lib/Target/R600/R600InstrInfo.cpp

   1 //===-- R600InstrInfo.cpp - R600 Instruction Information ------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief R600 Implementation of TargetInstrInfo.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "R600InstrInfo.h"
  16 #include "AMDGPU.h"
  17 #include "AMDGPUSubtarget.h"
  18 #include "AMDGPUTargetMachine.h"
  19 #include "R600Defines.h"
  20 #include "R600MachineFunctionInfo.h"
  21 #include "R600RegisterInfo.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25
  26 #define GET_INSTRINFO_CTOR
  27 #include "AMDGPUGenDFAPacketizer.inc"
  28
  29 using namespace llvm;
  30
  31 R600InstrInfo::R600InstrInfo(AMDGPUTargetMachine &tm)
  32   : AMDGPUInstrInfo(tm),
  33     RI(tm),
  34     ST(tm.getSubtarget<AMDGPUSubtarget>())
  35   { }
  36
  37 const R600RegisterInfo &R600InstrInfo::getRegisterInfo() const {
  38   return RI;
  39 }
  40
  41 bool R600InstrInfo::isTrig(const MachineInstr &MI) const {
  42   return get(MI.getOpcode()).TSFlags & R600_InstFlag::TRIG;
  43 }
  44
  45 bool R600InstrInfo::isVector(const MachineInstr &MI) const {
  46   return get(MI.getOpcode()).TSFlags & R600_InstFlag::VECTOR;
  47 }
  48
  49 void
  50 R600InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
  51                            MachineBasicBlock::iterator MI, DebugLoc DL,
  52                            unsigned DestReg, unsigned SrcReg,
  53                            bool KillSrc) const {
  54   unsigned VectorComponents = 0;
  55   if (AMDGPU::R600_Reg128RegClass.contains(DestReg) &&
  56       AMDGPU::R600_Reg128RegClass.contains(SrcReg)) {
  57     VectorComponents = 4;
  58   } else if(AMDGPU::R600_Reg64RegClass.contains(DestReg) &&
  59             AMDGPU::R600_Reg64RegClass.contains(SrcReg)) {
  60     VectorComponents = 2;
  61   }
  62
  63   if (VectorComponents > 0) {
  64     for (unsigned I = 0; I < VectorComponents; I++) {
  65       unsigned SubRegIndex = RI.getSubRegFromChannel(I);
  66       buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  67                               RI.getSubReg(DestReg, SubRegIndex),
  68                               RI.getSubReg(SrcReg, SubRegIndex))
  69                               .addReg(DestReg,
  70                                       RegState::Define | RegState::Implicit);
  71     }
  72   } else {
  73     MachineInstr *NewMI = buildDefaultInstruction(MBB, MI, AMDGPU::MOV,
  74                                                   DestReg, SrcReg);
  75     NewMI->getOperand(getOperandIdx(*NewMI, AMDGPU::OpName::src0))
  76                                     .setIsKill(KillSrc);
  77   }
  78 }
  79
  80 MachineInstr * R600InstrInfo::getMovImmInstr(MachineFunction *MF,
  81                                              unsigned DstReg, int64_t Imm) const {
  82   MachineInstr * MI = MF->CreateMachineInstr(get(AMDGPU::MOV), DebugLoc());
  83   MachineInstrBuilder MIB(*MF, MI);
  84   MIB.addReg(DstReg, RegState::Define);
  85   MIB.addReg(AMDGPU::ALU_LITERAL_X);
  86   MIB.addImm(Imm);
  87   MIB.addReg(0); // PREDICATE_BIT
  88
  89   return MI;
  90 }
  91
  92 unsigned R600InstrInfo::getIEQOpcode() const {
  93   return AMDGPU::SETE_INT;
  94 }
  95
  96 bool R600InstrInfo::isMov(unsigned Opcode) const {
  97
  98
  99   switch(Opcode) {
 100   default: return false;
 101   case AMDGPU::MOV:
 102   case AMDGPU::MOV_IMM_F32:
 103   case AMDGPU::MOV_IMM_I32:
 104     return true;
 105   }
 106 }
 107
 108 // Some instructions act as place holders to emulate operations that the GPU
 109 // hardware does automatically. This function can be used to check if
 110 // an opcode falls into this category.
 111 bool R600InstrInfo::isPlaceHolderOpcode(unsigned Opcode) const {
 112   switch (Opcode) {
 113   default: return false;
 114   case AMDGPU::RETURN:
 115     return true;
 116   }
 117 }
 118
 119 bool R600InstrInfo::isReductionOp(unsigned Opcode) const {
 120   return false;
 121 }
 122
 123 bool R600InstrInfo::isCubeOp(unsigned Opcode) const {
 124   switch(Opcode) {
 125     default: return false;
 126     case AMDGPU::CUBE_r600_pseudo:
 127     case AMDGPU::CUBE_r600_real:
 128     case AMDGPU::CUBE_eg_pseudo:
 129     case AMDGPU::CUBE_eg_real:
 130       return true;
 131   }
 132 }
 133
 134 bool R600InstrInfo::isALUInstr(unsigned Opcode) const {
 135   unsigned TargetFlags = get(Opcode).TSFlags;
 136
 137   return (TargetFlags & R600_InstFlag::ALU_INST);
 138 }
 139
 140 bool R600InstrInfo::hasInstrModifiers(unsigned Opcode) const {
 141   unsigned TargetFlags = get(Opcode).TSFlags;
 142
 143   return ((TargetFlags & R600_InstFlag::OP1) |
 144           (TargetFlags & R600_InstFlag::OP2) |
 145           (TargetFlags & R600_InstFlag::OP3));
 146 }
 147
 148 bool R600InstrInfo::isLDSInstr(unsigned Opcode) const {
 149   unsigned TargetFlags = get(Opcode).TSFlags;
 150
 151   return ((TargetFlags & R600_InstFlag::LDS_1A) |
 152           (TargetFlags & R600_InstFlag::LDS_1A1D) |
 153           (TargetFlags & R600_InstFlag::LDS_1A2D));
 154 }
 155
 156 bool R600InstrInfo::isTransOnly(unsigned Opcode) const {
 157   if (ST.hasCaymanISA())
 158     return false;
 159   return (get(Opcode).getSchedClass() == AMDGPU::Sched::TransALU);
 160 }
 161
 162 bool R600InstrInfo::isTransOnly(const MachineInstr *MI) const {
 163   return isTransOnly(MI->getOpcode());
 164 }
 165
 166 bool R600InstrInfo::isVectorOnly(unsigned Opcode) const {
 167   return (get(Opcode).getSchedClass() == AMDGPU::Sched::VecALU);
 168 }
 169
 170 bool R600InstrInfo::isVectorOnly(const MachineInstr *MI) const {
 171   return isVectorOnly(MI->getOpcode());
 172 }
 173
 174 bool R600InstrInfo::isExport(unsigned Opcode) const {
 175   return (get(Opcode).TSFlags & R600_InstFlag::IS_EXPORT);
 176 }
 177
 178 bool R600InstrInfo::usesVertexCache(unsigned Opcode) const {
 179   return ST.hasVertexCache() && IS_VTX(get(Opcode));
 180 }
 181
 182 bool R600InstrInfo::usesVertexCache(const MachineInstr *MI) const {
 183   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 184   return MFI->ShaderType != ShaderType::COMPUTE && usesVertexCache(MI->getOpcode());
 185 }
 186
 187 bool R600InstrInfo::usesTextureCache(unsigned Opcode) const {
 188   return (!ST.hasVertexCache() && IS_VTX(get(Opcode))) || IS_TEX(get(Opcode));
 189 }
 190
 191 bool R600InstrInfo::usesTextureCache(const MachineInstr *MI) const {
 192   const R600MachineFunctionInfo *MFI = MI->getParent()->getParent()->getInfo<R600MachineFunctionInfo>();
 193   return (MFI->ShaderType == ShaderType::COMPUTE && usesVertexCache(MI->getOpcode())) ||
 194          usesTextureCache(MI->getOpcode());
 195 }
 196
 197 bool R600InstrInfo::mustBeLastInClause(unsigned Opcode) const {
 198   switch (Opcode) {
 199   case AMDGPU::KILLGT:
 200   case AMDGPU::GROUP_BARRIER:
 201     return true;
 202   default:
 203     return false;
 204   }
 205 }
 206
 207 int R600InstrInfo::getSrcIdx(unsigned Opcode, unsigned SrcNum) const {
 208   static const unsigned OpTable[] = {
 209     AMDGPU::OpName::src0,
 210     AMDGPU::OpName::src1,
 211     AMDGPU::OpName::src2
 212   };
 213
 214   assert (SrcNum < 3);
 215   return getOperandIdx(Opcode, OpTable[SrcNum]);
 216 }
 217
 218 #define SRC_SEL_ROWS 11
 219 int R600InstrInfo::getSelIdx(unsigned Opcode, unsigned SrcIdx) const {
 220   static const unsigned SrcSelTable[SRC_SEL_ROWS][2] = {
 221     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 222     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 223     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 224     {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 225     {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 226     {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 227     {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 228     {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 229     {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 230     {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 231     {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W}
 232   };
 233
 234   for (unsigned i = 0; i < SRC_SEL_ROWS; ++i) {
 235     if (getOperandIdx(Opcode, SrcSelTable[i][0]) == (int)SrcIdx) {
 236       return getOperandIdx(Opcode, SrcSelTable[i][1]);
 237     }
 238   }
 239   return -1;
 240 }
 241 #undef SRC_SEL_ROWS
 242
 243 SmallVector<std::pair<MachineOperand *, int64_t>, 3>
 244 R600InstrInfo::getSrcs(MachineInstr *MI) const {
 245   SmallVector<std::pair<MachineOperand *, int64_t>, 3> Result;
 246
 247   if (MI->getOpcode() == AMDGPU::DOT_4) {
 248     static const unsigned OpTable[8][2] = {
 249       {AMDGPU::OpName::src0_X, AMDGPU::OpName::src0_sel_X},
 250       {AMDGPU::OpName::src0_Y, AMDGPU::OpName::src0_sel_Y},
 251       {AMDGPU::OpName::src0_Z, AMDGPU::OpName::src0_sel_Z},
 252       {AMDGPU::OpName::src0_W, AMDGPU::OpName::src0_sel_W},
 253       {AMDGPU::OpName::src1_X, AMDGPU::OpName::src1_sel_X},
 254       {AMDGPU::OpName::src1_Y, AMDGPU::OpName::src1_sel_Y},
 255       {AMDGPU::OpName::src1_Z, AMDGPU::OpName::src1_sel_Z},
 256       {AMDGPU::OpName::src1_W, AMDGPU::OpName::src1_sel_W},
 257     };
 258
 259     for (unsigned j = 0; j < 8; j++) {
 260       MachineOperand &MO = MI->getOperand(getOperandIdx(MI->getOpcode(),
 261                                                         OpTable[j][0]));
 262       unsigned Reg = MO.getReg();
 263       if (Reg == AMDGPU::ALU_CONST) {
 264         unsigned Sel = MI->getOperand(getOperandIdx(MI->getOpcode(),
 265                                                     OpTable[j][1])).getImm();
 266         Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 267         continue;
 268       }
 269
 270     }
 271     return Result;
 272   }
 273
 274   static const unsigned OpTable[3][2] = {
 275     {AMDGPU::OpName::src0, AMDGPU::OpName::src0_sel},
 276     {AMDGPU::OpName::src1, AMDGPU::OpName::src1_sel},
 277     {AMDGPU::OpName::src2, AMDGPU::OpName::src2_sel},
 278   };
 279
 280   for (unsigned j = 0; j < 3; j++) {
 281     int SrcIdx = getOperandIdx(MI->getOpcode(), OpTable[j][0]);
 282     if (SrcIdx < 0)
 283       break;
 284     MachineOperand &MO = MI->getOperand(SrcIdx);
 285     unsigned Reg = MI->getOperand(SrcIdx).getReg();
 286     if (Reg == AMDGPU::ALU_CONST) {
 287       unsigned Sel = MI->getOperand(
 288           getOperandIdx(MI->getOpcode(), OpTable[j][1])).getImm();
 289       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Sel));
 290       continue;
 291     }
 292     if (Reg == AMDGPU::ALU_LITERAL_X) {
 293       unsigned Imm = MI->getOperand(
 294           getOperandIdx(MI->getOpcode(), AMDGPU::OpName::literal)).getImm();
 295       Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, Imm));
 296       continue;
 297     }
 298     Result.push_back(std::pair<MachineOperand *, int64_t>(&MO, 0));
 299   }
 300   return Result;
 301 }
 302
 303 std::vector<std::pair<int, unsigned> >
 304 R600InstrInfo::ExtractSrcs(MachineInstr *MI,
 305                            const DenseMap<unsigned, unsigned> &PV,
 306                            unsigned &ConstCount) const {
 307   ConstCount = 0;
 308   const SmallVector<std::pair<MachineOperand *, int64_t>, 3> Srcs = getSrcs(MI);
 309   const std::pair<int, unsigned> DummyPair(-1, 0);
 310   std::vector<std::pair<int, unsigned> > Result;
 311   unsigned i = 0;
 312   for (unsigned n = Srcs.size(); i < n; ++i) {
 313     unsigned Reg = Srcs[i].first->getReg();
 314     unsigned Index = RI.getEncodingValue(Reg) & 0xff;
 315     if (Reg == AMDGPU::OQAP) {
 316       Result.push_back(std::pair<int, unsigned>(Index, 0));
 317     }
 318     if (PV.find(Reg) != PV.end()) {
 319       // 255 is used to tells its a PS/PV reg
 320       Result.push_back(std::pair<int, unsigned>(255, 0));
 321       continue;
 322     }
 323     if (Index > 127) {
 324       ConstCount++;
 325       Result.push_back(DummyPair);
 326       continue;
 327     }
 328     unsigned Chan = RI.getHWRegChan(Reg);
 329     Result.push_back(std::pair<int, unsigned>(Index, Chan));
 330   }
 331   for (; i < 3; ++i)
 332     Result.push_back(DummyPair);
 333   return Result;
 334 }
 335
 336 static std::vector<std::pair<int, unsigned> >
 337 Swizzle(std::vector<std::pair<int, unsigned> > Src,
 338         R600InstrInfo::BankSwizzle Swz) {
 339   switch (Swz) {
 340   case R600InstrInfo::ALU_VEC_012_SCL_210:
 341     break;
 342   case R600InstrInfo::ALU_VEC_021_SCL_122:
 343     std::swap(Src[1], Src[2]);
 344     break;
 345   case R600InstrInfo::ALU_VEC_102_SCL_221:
 346     std::swap(Src[0], Src[1]);
 347     break;
 348   case R600InstrInfo::ALU_VEC_120_SCL_212:
 349     std::swap(Src[0], Src[1]);
 350     std::swap(Src[0], Src[2]);
 351     break;
 352   case R600InstrInfo::ALU_VEC_201:
 353     std::swap(Src[0], Src[2]);
 354     std::swap(Src[0], Src[1]);
 355     break;
 356   case R600InstrInfo::ALU_VEC_210:
 357     std::swap(Src[0], Src[2]);
 358     break;
 359   }
 360   return Src;
 361 }
 362
 363 static unsigned
 364 getTransSwizzle(R600InstrInfo::BankSwizzle Swz, unsigned Op) {
 365   switch (Swz) {
 366   case R600InstrInfo::ALU_VEC_012_SCL_210: {
 367     unsigned Cycles[3] = { 2, 1, 0};
 368     return Cycles[Op];
 369   }
 370   case R600InstrInfo::ALU_VEC_021_SCL_122: {
 371     unsigned Cycles[3] = { 1, 2, 2};
 372     return Cycles[Op];
 373   }
 374   case R600InstrInfo::ALU_VEC_120_SCL_212: {
 375     unsigned Cycles[3] = { 2, 1, 2};
 376     return Cycles[Op];
 377   }
 378   case R600InstrInfo::ALU_VEC_102_SCL_221: {
 379     unsigned Cycles[3] = { 2, 2, 1};
 380     return Cycles[Op];
 381   }
 382   default:
 383     llvm_unreachable("Wrong Swizzle for Trans Slot");
 384     return 0;
 385   }
 386 }
 387
 388 /// returns how many MIs (whose inputs are represented by IGSrcs) can be packed
 389 /// in the same Instruction Group while meeting read port limitations given a
 390 /// Swz swizzle sequence.
 391 unsigned  R600InstrInfo::isLegalUpTo(
 392     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 393     const std::vector<R600InstrInfo::BankSwizzle> &Swz,
 394     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 395     R600InstrInfo::BankSwizzle TransSwz) const {
 396   int Vector[4][3];
 397   memset(Vector, -1, sizeof(Vector));
 398   for (unsigned i = 0, e = IGSrcs.size(); i < e; i++) {
 399     const std::vector<std::pair<int, unsigned> > &Srcs =
 400         Swizzle(IGSrcs[i], Swz[i]);
 401     for (unsigned j = 0; j < 3; j++) {
 402       const std::pair<int, unsigned> &Src = Srcs[j];
 403       if (Src.first < 0 || Src.first == 255)
 404         continue;
 405       if (Src.first == GET_REG_INDEX(RI.getEncodingValue(AMDGPU::OQAP))) {
 406         if (Swz[i] != R600InstrInfo::ALU_VEC_012_SCL_210 &&
 407             Swz[i] != R600InstrInfo::ALU_VEC_021_SCL_122) {
 408             // The value from output queue A (denoted by register OQAP) can
 409             // only be fetched during the first cycle.
 410             return false;
 411         }
 412         // OQAP does not count towards the normal read port restrictions
 413         continue;
 414       }
 415       if (Vector[Src.second][j] < 0)
 416         Vector[Src.second][j] = Src.first;
 417       if (Vector[Src.second][j] != Src.first)
 418         return i;
 419     }
 420   }
 421   // Now check Trans Alu
 422   for (unsigned i = 0, e = TransSrcs.size(); i < e; ++i) {
 423     const std::pair<int, unsigned> &Src = TransSrcs[i];
 424     unsigned Cycle = getTransSwizzle(TransSwz, i);
 425     if (Src.first < 0)
 426       continue;
 427     if (Src.first == 255)
 428       continue;
 429     if (Vector[Src.second][Cycle] < 0)
 430       Vector[Src.second][Cycle] = Src.first;
 431     if (Vector[Src.second][Cycle] != Src.first)
 432       return IGSrcs.size() - 1;
 433   }
 434   return IGSrcs.size();
 435 }
 436
 437 /// Given a swizzle sequence SwzCandidate and an index Idx, returns the next
 438 /// (in lexicographic term) swizzle sequence assuming that all swizzles after
 439 /// Idx can be skipped
 440 static bool
 441 NextPossibleSolution(
 442     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 443     unsigned Idx) {
 444   assert(Idx < SwzCandidate.size());
 445   int ResetIdx = Idx;
 446   while (ResetIdx > -1 && SwzCandidate[ResetIdx] == R600InstrInfo::ALU_VEC_210)
 447     ResetIdx --;
 448   for (unsigned i = ResetIdx + 1, e = SwzCandidate.size(); i < e; i++) {
 449     SwzCandidate[i] = R600InstrInfo::ALU_VEC_012_SCL_210;
 450   }
 451   if (ResetIdx == -1)
 452     return false;
 453   int NextSwizzle = SwzCandidate[ResetIdx] + 1;
 454   SwzCandidate[ResetIdx] = (R600InstrInfo::BankSwizzle)NextSwizzle;
 455   return true;
 456 }
 457
 458 /// Enumerate all possible Swizzle sequence to find one that can meet all
 459 /// read port requirements.
 460 bool R600InstrInfo::FindSwizzleForVectorSlot(
 461     const std::vector<std::vector<std::pair<int, unsigned> > > &IGSrcs,
 462     std::vector<R600InstrInfo::BankSwizzle> &SwzCandidate,
 463     const std::vector<std::pair<int, unsigned> > &TransSrcs,
 464     R600InstrInfo::BankSwizzle TransSwz) const {
 465   unsigned ValidUpTo = 0;
 466   do {
 467     ValidUpTo = isLegalUpTo(IGSrcs, SwzCandidate, TransSrcs, TransSwz);
 468     if (ValidUpTo == IGSrcs.size())
 469       return true;
 470   } while (NextPossibleSolution(SwzCandidate, ValidUpTo));
 471   return false;
 472 }
 473
 474 /// Instructions in Trans slot can't read gpr at cycle 0 if they also read
 475 /// a const, and can't read a gpr at cycle 1 if they read 2 const.
 476 static bool
 477 isConstCompatible(R600InstrInfo::BankSwizzle TransSwz,
 478                   const std::vector<std::pair<int, unsigned> > &TransOps,
 479                   unsigned ConstCount) {
 480   for (unsigned i = 0, e = TransOps.size(); i < e; ++i) {
 481     const std::pair<int, unsigned> &Src = TransOps[i];
 482     unsigned Cycle = getTransSwizzle(TransSwz, i);
 483     if (Src.first < 0)
 484       continue;
 485     if (ConstCount > 0 && Cycle == 0)
 486       return false;
 487     if (ConstCount > 1 && Cycle == 1)
 488       return false;
 489   }
 490   return true;
 491 }
 492
 493 bool
 494 R600InstrInfo::fitsReadPortLimitations(const std::vector<MachineInstr *> &IG,
 495                                        const DenseMap<unsigned, unsigned> &PV,
 496                                        std::vector<BankSwizzle> &ValidSwizzle,
 497                                        bool isLastAluTrans)
 498     const {
 499   //Todo : support shared src0 - src1 operand
 500
 501   std::vector<std::vector<std::pair<int, unsigned> > > IGSrcs;
 502   ValidSwizzle.clear();
 503   unsigned ConstCount;
 504   BankSwizzle TransBS = ALU_VEC_012_SCL_210;
 505   for (unsigned i = 0, e = IG.size(); i < e; ++i) {
 506     IGSrcs.push_back(ExtractSrcs(IG[i], PV, ConstCount));
 507     unsigned Op = getOperandIdx(IG[i]->getOpcode(),
 508         AMDGPU::OpName::bank_swizzle);
 509     ValidSwizzle.push_back( (R600InstrInfo::BankSwizzle)
 510         IG[i]->getOperand(Op).getImm());
 511   }
 512   std::vector<std::pair<int, unsigned> > TransOps;
 513   if (!isLastAluTrans)
 514     return FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps, TransBS);
 515
 516   TransOps = IGSrcs.back();
 517   IGSrcs.pop_back();
 518   ValidSwizzle.pop_back();
 519
 520   static const R600InstrInfo::BankSwizzle TransSwz[] = {
 521     ALU_VEC_012_SCL_210,
 522     ALU_VEC_021_SCL_122,
 523     ALU_VEC_120_SCL_212,
 524     ALU_VEC_102_SCL_221
 525   };
 526   for (unsigned i = 0; i < 4; i++) {
 527     TransBS = TransSwz[i];
 528     if (!isConstCompatible(TransBS, TransOps, ConstCount))
 529       continue;
 530     bool Result = FindSwizzleForVectorSlot(IGSrcs, ValidSwizzle, TransOps,
 531         TransBS);
 532     if (Result) {
 533       ValidSwizzle.push_back(TransBS);
 534       return true;
 535     }
 536   }
 537
 538   return false;
 539 }
 540
 541
 542 bool
 543 R600InstrInfo::fitsConstReadLimitations(const std::vector<unsigned> &Consts)
 544     const {
 545   assert (Consts.size() <= 12 && "Too many operands in instructions group");
 546   unsigned Pair1 = 0, Pair2 = 0;
 547   for (unsigned i = 0, n = Consts.size(); i < n; ++i) {
 548     unsigned ReadConstHalf = Consts[i] & 2;
 549     unsigned ReadConstIndex = Consts[i] & (~3);
 550     unsigned ReadHalfConst = ReadConstIndex | ReadConstHalf;
 551     if (!Pair1) {
 552       Pair1 = ReadHalfConst;
 553       continue;
 554     }
 555     if (Pair1 == ReadHalfConst)
 556       continue;
 557     if (!Pair2) {
 558       Pair2 = ReadHalfConst;
 559       continue;
 560     }
 561     if (Pair2 != ReadHalfConst)
 562       return false;
 563   }
 564   return true;
 565 }
 566
 567 bool
 568 R600InstrInfo::fitsConstReadLimitations(const std::vector<MachineInstr *> &MIs)
 569     const {
 570   std::vector<unsigned> Consts;
 571   SmallSet<int64_t, 4> Literals;
 572   for (unsigned i = 0, n = MIs.size(); i < n; i++) {
 573     MachineInstr *MI = MIs[i];
 574     if (!isALUInstr(MI->getOpcode()))
 575       continue;
 576
 577     const SmallVectorImpl<std::pair<MachineOperand *, int64_t> > &Srcs =
 578         getSrcs(MI);
 579
 580     for (unsigned j = 0, e = Srcs.size(); j < e; j++) {
 581       std::pair<MachineOperand *, unsigned> Src = Srcs[j];
 582       if (Src.first->getReg() == AMDGPU::ALU_LITERAL_X)
 583         Literals.insert(Src.second);
 584       if (Literals.size() > 4)
 585         return false;
 586       if (Src.first->getReg() == AMDGPU::ALU_CONST)
 587         Consts.push_back(Src.second);
 588       if (AMDGPU::R600_KC0RegClass.contains(Src.first->getReg()) ||
 589           AMDGPU::R600_KC1RegClass.contains(Src.first->getReg())) {
 590         unsigned Index = RI.getEncodingValue(Src.first->getReg()) & 0xff;
 591         unsigned Chan = RI.getHWRegChan(Src.first->getReg());
 592         Consts.push_back((Index << 2) | Chan);
 593       }
 594     }
 595   }
 596   return fitsConstReadLimitations(Consts);
 597 }
 598
 599 DFAPacketizer *R600InstrInfo::CreateTargetScheduleState(const TargetMachine *TM,
 600     const ScheduleDAG *DAG) const {
 601   const InstrItineraryData *II = TM->getInstrItineraryData();
 602   return TM->getSubtarget<AMDGPUSubtarget>().createDFAPacketizer(II);
 603 }
 604
 605 static bool
 606 isPredicateSetter(unsigned Opcode) {
 607   switch (Opcode) {
 608   case AMDGPU::PRED_X:
 609     return true;
 610   default:
 611     return false;
 612   }
 613 }
 614
 615 static MachineInstr *
 616 findFirstPredicateSetterFrom(MachineBasicBlock &MBB,
 617                              MachineBasicBlock::iterator I) {
 618   while (I != MBB.begin()) {
 619     --I;
 620     MachineInstr *MI = I;
 621     if (isPredicateSetter(MI->getOpcode()))
 622       return MI;
 623   }
 624
 625   return NULL;
 626 }
 627
 628 static
 629 bool isJump(unsigned Opcode) {
 630   return Opcode == AMDGPU::JUMP || Opcode == AMDGPU::JUMP_COND;
 631 }
 632
 633 bool
 634 R600InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 635                              MachineBasicBlock *&TBB,
 636                              MachineBasicBlock *&FBB,
 637                              SmallVectorImpl<MachineOperand> &Cond,
 638                              bool AllowModify) const {
 639   // Most of the following comes from the ARM implementation of AnalyzeBranch
 640
 641   // If the block has no terminators, it just falls into the block after it.
 642   MachineBasicBlock::iterator I = MBB.end();
 643   if (I == MBB.begin())
 644     return false;
 645   --I;
 646   while (I->isDebugValue()) {
 647     if (I == MBB.begin())
 648       return false;
 649     --I;
 650   }
 651   if (!isJump(static_cast<MachineInstr *>(I)->getOpcode())) {
 652     return false;
 653   }
 654
 655   // Get the last instruction in the block.
 656   MachineInstr *LastInst = I;
 657
 658   // If there is only one terminator instruction, process it.
 659   unsigned LastOpc = LastInst->getOpcode();
 660   if (I == MBB.begin() ||
 661           !isJump(static_cast<MachineInstr *>(--I)->getOpcode())) {
 662     if (LastOpc == AMDGPU::JUMP) {
 663       TBB = LastInst->getOperand(0).getMBB();
 664       return false;
 665     } else if (LastOpc == AMDGPU::JUMP_COND) {
 666       MachineInstr *predSet = I;
 667       while (!isPredicateSetter(predSet->getOpcode())) {
 668         predSet = --I;
 669       }
 670       TBB = LastInst->getOperand(0).getMBB();
 671       Cond.push_back(predSet->getOperand(1));
 672       Cond.push_back(predSet->getOperand(2));
 673       Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 674       return false;
 675     }
 676     return true;  // Can't handle indirect branch.
 677   }
 678
 679   // Get the instruction before it if it is a terminator.
 680   MachineInstr *SecondLastInst = I;
 681   unsigned SecondLastOpc = SecondLastInst->getOpcode();
 682
 683   // If the block ends with a B and a Bcc, handle it.
 684   if (SecondLastOpc == AMDGPU::JUMP_COND && LastOpc == AMDGPU::JUMP) {
 685     MachineInstr *predSet = --I;
 686     while (!isPredicateSetter(predSet->getOpcode())) {
 687       predSet = --I;
 688     }
 689     TBB = SecondLastInst->getOperand(0).getMBB();
 690     FBB = LastInst->getOperand(0).getMBB();
 691     Cond.push_back(predSet->getOperand(1));
 692     Cond.push_back(predSet->getOperand(2));
 693     Cond.push_back(MachineOperand::CreateReg(AMDGPU::PRED_SEL_ONE, false));
 694     return false;
 695   }
 696
 697   // Otherwise, can't handle this.
 698   return true;
 699 }
 700
 701 int R600InstrInfo::getBranchInstr(const MachineOperand &op) const {
 702   const MachineInstr *MI = op.getParent();
 703
 704   switch (MI->getDesc().OpInfo->RegClass) {
 705   default: // FIXME: fallthrough??
 706   case AMDGPU::GPRI32RegClassID: return AMDGPU::BRANCH_COND_i32;
 707   case AMDGPU::GPRF32RegClassID: return AMDGPU::BRANCH_COND_f32;
 708   };
 709 }
 710
 711 static
 712 MachineBasicBlock::iterator FindLastAluClause(MachineBasicBlock &MBB) {
 713   for (MachineBasicBlock::reverse_iterator It = MBB.rbegin(), E = MBB.rend();
 714       It != E; ++It) {
 715     if (It->getOpcode() == AMDGPU::CF_ALU ||
 716         It->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE)
 717       return llvm::prior(It.base());
 718   }
 719   return MBB.end();
 720 }
 721
 722 unsigned
 723 R600InstrInfo::InsertBranch(MachineBasicBlock &MBB,
 724                             MachineBasicBlock *TBB,
 725                             MachineBasicBlock *FBB,
 726                             const SmallVectorImpl<MachineOperand> &Cond,
 727                             DebugLoc DL) const {
 728   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 729
 730   if (FBB == 0) {
 731     if (Cond.empty()) {
 732       BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(TBB);
 733       return 1;
 734     } else {
 735       MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 736       assert(PredSet && "No previous predicate !");
 737       addFlag(PredSet, 0, MO_FLAG_PUSH);
 738       PredSet->getOperand(2).setImm(Cond[1].getImm());
 739
 740       BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 741              .addMBB(TBB)
 742              .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 743       MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 744       if (CfAlu == MBB.end())
 745         return 1;
 746       assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 747       CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 748       return 1;
 749     }
 750   } else {
 751     MachineInstr *PredSet = findFirstPredicateSetterFrom(MBB, MBB.end());
 752     assert(PredSet && "No previous predicate !");
 753     addFlag(PredSet, 0, MO_FLAG_PUSH);
 754     PredSet->getOperand(2).setImm(Cond[1].getImm());
 755     BuildMI(&MBB, DL, get(AMDGPU::JUMP_COND))
 756             .addMBB(TBB)
 757             .addReg(AMDGPU::PREDICATE_BIT, RegState::Kill);
 758     BuildMI(&MBB, DL, get(AMDGPU::JUMP)).addMBB(FBB);
 759     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 760     if (CfAlu == MBB.end())
 761       return 2;
 762     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU);
 763     CfAlu->setDesc(get(AMDGPU::CF_ALU_PUSH_BEFORE));
 764     return 2;
 765   }
 766 }
 767
 768 unsigned
 769 R600InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 770
 771   // Note : we leave PRED* instructions there.
 772   // They may be needed when predicating instructions.
 773
 774   MachineBasicBlock::iterator I = MBB.end();
 775
 776   if (I == MBB.begin()) {
 777     return 0;
 778   }
 779   --I;
 780   switch (I->getOpcode()) {
 781   default:
 782     return 0;
 783   case AMDGPU::JUMP_COND: {
 784     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 785     clearFlag(predSet, 0, MO_FLAG_PUSH);
 786     I->eraseFromParent();
 787     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 788     if (CfAlu == MBB.end())
 789       break;
 790     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 791     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 792     break;
 793   }
 794   case AMDGPU::JUMP:
 795     I->eraseFromParent();
 796     break;
 797   }
 798   I = MBB.end();
 799
 800   if (I == MBB.begin()) {
 801     return 1;
 802   }
 803   --I;
 804   switch (I->getOpcode()) {
 805     // FIXME: only one case??
 806   default:
 807     return 1;
 808   case AMDGPU::JUMP_COND: {
 809     MachineInstr *predSet = findFirstPredicateSetterFrom(MBB, I);
 810     clearFlag(predSet, 0, MO_FLAG_PUSH);
 811     I->eraseFromParent();
 812     MachineBasicBlock::iterator CfAlu = FindLastAluClause(MBB);
 813     if (CfAlu == MBB.end())
 814       break;
 815     assert (CfAlu->getOpcode() == AMDGPU::CF_ALU_PUSH_BEFORE);
 816     CfAlu->setDesc(get(AMDGPU::CF_ALU));
 817     break;
 818   }
 819   case AMDGPU::JUMP:
 820     I->eraseFromParent();
 821     break;
 822   }
 823   return 2;
 824 }
 825
 826 bool
 827 R600InstrInfo::isPredicated(const MachineInstr *MI) const {
 828   int idx = MI->findFirstPredOperandIdx();
 829   if (idx < 0)
 830     return false;
 831
 832   unsigned Reg = MI->getOperand(idx).getReg();
 833   switch (Reg) {
 834   default: return false;
 835   case AMDGPU::PRED_SEL_ONE:
 836   case AMDGPU::PRED_SEL_ZERO:
 837   case AMDGPU::PREDICATE_BIT:
 838     return true;
 839   }
 840 }
 841
 842 bool
 843 R600InstrInfo::isPredicable(MachineInstr *MI) const {
 844   // XXX: KILL* instructions can be predicated, but they must be the last
 845   // instruction in a clause, so this means any instructions after them cannot
 846   // be predicated.  Until we have proper support for instruction clauses in the
 847   // backend, we will mark KILL* instructions as unpredicable.
 848
 849   if (MI->getOpcode() == AMDGPU::KILLGT) {
 850     return false;
 851   } else if (MI->getOpcode() == AMDGPU::CF_ALU) {
 852     // If the clause start in the middle of MBB then the MBB has more
 853     // than a single clause, unable to predicate several clauses.
 854     if (MI->getParent()->begin() != MachineBasicBlock::iterator(MI))
 855       return false;
 856     // TODO: We don't support KC merging atm
 857     if (MI->getOperand(3).getImm() != 0 || MI->getOperand(4).getImm() != 0)
 858       return false;
 859     return true;
 860   } else if (isVector(*MI)) {
 861     return false;
 862   } else {
 863     return AMDGPUInstrInfo::isPredicable(MI);
 864   }
 865 }
 866
 867
 868 bool
 869 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &MBB,
 870                                    unsigned NumCyles,
 871                                    unsigned ExtraPredCycles,
 872                                    const BranchProbability &Probability) const{
 873   return true;
 874 }
 875
 876 bool
 877 R600InstrInfo::isProfitableToIfCvt(MachineBasicBlock &TMBB,
 878                                    unsigned NumTCycles,
 879                                    unsigned ExtraTCycles,
 880                                    MachineBasicBlock &FMBB,
 881                                    unsigned NumFCycles,
 882                                    unsigned ExtraFCycles,
 883                                    const BranchProbability &Probability) const {
 884   return true;
 885 }
 886
 887 bool
 888 R600InstrInfo::isProfitableToDupForIfCvt(MachineBasicBlock &MBB,
 889                                          unsigned NumCyles,
 890                                          const BranchProbability &Probability)
 891                                          const {
 892   return true;
 893 }
 894
 895 bool
 896 R600InstrInfo::isProfitableToUnpredicate(MachineBasicBlock &TMBB,
 897                                          MachineBasicBlock &FMBB) const {
 898   return false;
 899 }
 900
 901
 902 bool
 903 R600InstrInfo::ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 904   MachineOperand &MO = Cond[1];
 905   switch (MO.getImm()) {
 906   case OPCODE_IS_ZERO_INT:
 907     MO.setImm(OPCODE_IS_NOT_ZERO_INT);
 908     break;
 909   case OPCODE_IS_NOT_ZERO_INT:
 910     MO.setImm(OPCODE_IS_ZERO_INT);
 911     break;
 912   case OPCODE_IS_ZERO:
 913     MO.setImm(OPCODE_IS_NOT_ZERO);
 914     break;
 915   case OPCODE_IS_NOT_ZERO:
 916     MO.setImm(OPCODE_IS_ZERO);
 917     break;
 918   default:
 919     return true;
 920   }
 921
 922   MachineOperand &MO2 = Cond[2];
 923   switch (MO2.getReg()) {
 924   case AMDGPU::PRED_SEL_ZERO:
 925     MO2.setReg(AMDGPU::PRED_SEL_ONE);
 926     break;
 927   case AMDGPU::PRED_SEL_ONE:
 928     MO2.setReg(AMDGPU::PRED_SEL_ZERO);
 929     break;
 930   default:
 931     return true;
 932   }
 933   return false;
 934 }
 935
 936 bool
 937 R600InstrInfo::DefinesPredicate(MachineInstr *MI,
 938                                 std::vector<MachineOperand> &Pred) const {
 939   return isPredicateSetter(MI->getOpcode());
 940 }
 941
 942
 943 bool
 944 R600InstrInfo::SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 945                        const SmallVectorImpl<MachineOperand> &Pred2) const {
 946   return false;
 947 }
 948
 949
 950 bool
 951 R600InstrInfo::PredicateInstruction(MachineInstr *MI,
 952                       const SmallVectorImpl<MachineOperand> &Pred) const {
 953   int PIdx = MI->findFirstPredOperandIdx();
 954
 955   if (MI->getOpcode() == AMDGPU::CF_ALU) {
 956     MI->getOperand(8).setImm(0);
 957     return true;
 958   }
 959
 960   if (PIdx != -1) {
 961     MachineOperand &PMO = MI->getOperand(PIdx);
 962     PMO.setReg(Pred[2].getReg());
 963     MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
 964     MIB.addReg(AMDGPU::PREDICATE_BIT, RegState::Implicit);
 965     return true;
 966   }
 967
 968   return false;
 969 }
 970
 971 unsigned int R600InstrInfo::getInstrLatency(const InstrItineraryData *ItinData,
 972                                             const MachineInstr *MI,
 973                                             unsigned *PredCost) const {
 974   if (PredCost)
 975     *PredCost = 2;
 976   return 2;
 977 }
 978
 979 int R600InstrInfo::getIndirectIndexBegin(const MachineFunction &MF) const {
 980   const MachineRegisterInfo &MRI = MF.getRegInfo();
 981   const MachineFrameInfo *MFI = MF.getFrameInfo();
 982   int Offset = 0;
 983
 984   if (MFI->getNumObjects() == 0) {
 985     return -1;
 986   }
 987
 988   if (MRI.livein_empty()) {
 989     return 0;
 990   }
 991
 992   for (MachineRegisterInfo::livein_iterator LI = MRI.livein_begin(),
 993                                             LE = MRI.livein_end();
 994                                             LI != LE; ++LI) {
 995     Offset = std::max(Offset,
 996                       GET_REG_INDEX(RI.getEncodingValue(LI->first)));
 997   }
 998
 999   return Offset + 1;
1000 }
1001
1002 int R600InstrInfo::getIndirectIndexEnd(const MachineFunction &MF) const {
1003   int Offset = 0;
1004   const MachineFrameInfo *MFI = MF.getFrameInfo();
1005
1006   // Variable sized objects are not supported
1007   assert(!MFI->hasVarSizedObjects());
1008
1009   if (MFI->getNumObjects() == 0) {
1010     return -1;
1011   }
1012
1013   Offset = TM.getFrameLowering()->getFrameIndexOffset(MF, -1);
1014
1015   return getIndirectIndexBegin(MF) + Offset;
1016 }
1017
1018 std::vector<unsigned> R600InstrInfo::getIndirectReservedRegs(
1019                                              const MachineFunction &MF) const {
1020   const AMDGPUFrameLowering *TFL =
1021                  static_cast<const AMDGPUFrameLowering*>(TM.getFrameLowering());
1022   std::vector<unsigned> Regs;
1023
1024   unsigned StackWidth = TFL->getStackWidth(MF);
1025   int End = getIndirectIndexEnd(MF);
1026
1027   if (End == -1) {
1028     return Regs;
1029   }
1030
1031   for (int Index = getIndirectIndexBegin(MF); Index <= End; ++Index) {
1032     unsigned SuperReg = AMDGPU::R600_Reg128RegClass.getRegister(Index);
1033     Regs.push_back(SuperReg);
1034     for (unsigned Chan = 0; Chan < StackWidth; ++Chan) {
1035       unsigned Reg = AMDGPU::R600_TReg32RegClass.getRegister((4 * Index) + Chan);
1036       Regs.push_back(Reg);
1037     }
1038   }
1039   return Regs;
1040 }
1041
1042 unsigned R600InstrInfo::calculateIndirectAddress(unsigned RegIndex,
1043                                                  unsigned Channel) const {
1044   // XXX: Remove when we support a stack width > 2
1045   assert(Channel == 0);
1046   return RegIndex;
1047 }
1048
1049 const TargetRegisterClass * R600InstrInfo::getIndirectAddrStoreRegClass(
1050                                                      unsigned SourceReg) const {
1051   return &AMDGPU::R600_TReg32RegClass;
1052 }
1053
1054 const TargetRegisterClass *R600InstrInfo::getIndirectAddrLoadRegClass() const {
1055   return &AMDGPU::TRegMemRegClass;
1056 }
1057
1058 MachineInstrBuilder R600InstrInfo::buildIndirectWrite(MachineBasicBlock *MBB,
1059                                        MachineBasicBlock::iterator I,
1060                                        unsigned ValueReg, unsigned Address,
1061                                        unsigned OffsetReg) const {
1062   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1063   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1064                                                AMDGPU::AR_X, OffsetReg);
1065   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1066
1067   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1068                                       AddrReg, ValueReg)
1069                                       .addReg(AMDGPU::AR_X,
1070                                            RegState::Implicit | RegState::Kill);
1071   setImmOperand(Mov, AMDGPU::OpName::dst_rel, 1);
1072   return Mov;
1073 }
1074
1075 MachineInstrBuilder R600InstrInfo::buildIndirectRead(MachineBasicBlock *MBB,
1076                                        MachineBasicBlock::iterator I,
1077                                        unsigned ValueReg, unsigned Address,
1078                                        unsigned OffsetReg) const {
1079   unsigned AddrReg = AMDGPU::R600_AddrRegClass.getRegister(Address);
1080   MachineInstr *MOVA = buildDefaultInstruction(*MBB, I, AMDGPU::MOVA_INT_eg,
1081                                                        AMDGPU::AR_X,
1082                                                        OffsetReg);
1083   setImmOperand(MOVA, AMDGPU::OpName::write, 0);
1084   MachineInstrBuilder Mov = buildDefaultInstruction(*MBB, I, AMDGPU::MOV,
1085                                       ValueReg,
1086                                       AddrReg)
1087                                       .addReg(AMDGPU::AR_X,
1088                                            RegState::Implicit | RegState::Kill);
1089   setImmOperand(Mov, AMDGPU::OpName::src0_rel, 1);
1090
1091   return Mov;
1092 }
1093
1094 const TargetRegisterClass *R600InstrInfo::getSuperIndirectRegClass() const {
1095   return &AMDGPU::IndirectRegRegClass;
1096 }
1097
1098 unsigned R600InstrInfo::getMaxAlusPerClause() const {
1099   return 115;
1100 }
1101
1102 MachineInstrBuilder R600InstrInfo::buildDefaultInstruction(MachineBasicBlock &MBB,
1103                                                   MachineBasicBlock::iterator I,
1104                                                   unsigned Opcode,
1105                                                   unsigned DstReg,
1106                                                   unsigned Src0Reg,
1107                                                   unsigned Src1Reg) const {
1108   MachineInstrBuilder MIB = BuildMI(MBB, I, MBB.findDebugLoc(I), get(Opcode),
1109     DstReg);           // $dst
1110
1111   if (Src1Reg) {
1112     MIB.addImm(0)     // $update_exec_mask
1113        .addImm(0);    // $update_predicate
1114   }
1115   MIB.addImm(1)        // $write
1116      .addImm(0)        // $omod
1117      .addImm(0)        // $dst_rel
1118      .addImm(0)        // $dst_clamp
1119      .addReg(Src0Reg)  // $src0
1120      .addImm(0)        // $src0_neg
1121      .addImm(0)        // $src0_rel
1122      .addImm(0)        // $src0_abs
1123      .addImm(-1);       // $src0_sel
1124
1125   if (Src1Reg) {
1126     MIB.addReg(Src1Reg) // $src1
1127        .addImm(0)       // $src1_neg
1128        .addImm(0)       // $src1_rel
1129        .addImm(0)       // $src1_abs
1130        .addImm(-1);      // $src1_sel
1131   }
1132
1133   //XXX: The r600g finalizer expects this to be 1, once we've moved the
1134   //scheduling to the backend, we can change the default to 0.
1135   MIB.addImm(1)        // $last
1136       .addReg(AMDGPU::PRED_SEL_OFF) // $pred_sel
1137       .addImm(0)         // $literal
1138       .addImm(0);        // $bank_swizzle
1139
1140   return MIB;
1141 }
1142
1143 #define OPERAND_CASE(Label) \
1144   case Label: { \
1145     static const unsigned Ops[] = \
1146     { \
1147       Label##_X, \
1148       Label##_Y, \
1149       Label##_Z, \
1150       Label##_W \
1151     }; \
1152     return Ops[Slot]; \
1153   }
1154
1155 static unsigned getSlotedOps(unsigned  Op, unsigned Slot) {
1156   switch (Op) {
1157   OPERAND_CASE(AMDGPU::OpName::update_exec_mask)
1158   OPERAND_CASE(AMDGPU::OpName::update_pred)
1159   OPERAND_CASE(AMDGPU::OpName::write)
1160   OPERAND_CASE(AMDGPU::OpName::omod)
1161   OPERAND_CASE(AMDGPU::OpName::dst_rel)
1162   OPERAND_CASE(AMDGPU::OpName::clamp)
1163   OPERAND_CASE(AMDGPU::OpName::src0)
1164   OPERAND_CASE(AMDGPU::OpName::src0_neg)
1165   OPERAND_CASE(AMDGPU::OpName::src0_rel)
1166   OPERAND_CASE(AMDGPU::OpName::src0_abs)
1167   OPERAND_CASE(AMDGPU::OpName::src0_sel)
1168   OPERAND_CASE(AMDGPU::OpName::src1)
1169   OPERAND_CASE(AMDGPU::OpName::src1_neg)
1170   OPERAND_CASE(AMDGPU::OpName::src1_rel)
1171   OPERAND_CASE(AMDGPU::OpName::src1_abs)
1172   OPERAND_CASE(AMDGPU::OpName::src1_sel)
1173   OPERAND_CASE(AMDGPU::OpName::pred_sel)
1174   default:
1175     llvm_unreachable("Wrong Operand");
1176   }
1177 }
1178
1179 #undef OPERAND_CASE
1180
1181 MachineInstr *R600InstrInfo::buildSlotOfVectorInstruction(
1182     MachineBasicBlock &MBB, MachineInstr *MI, unsigned Slot, unsigned DstReg)
1183     const {
1184   assert (MI->getOpcode() == AMDGPU::DOT_4 && "Not Implemented");
1185   unsigned Opcode;
1186   const AMDGPUSubtarget &ST = TM.getSubtarget<AMDGPUSubtarget>();
1187   if (ST.getGeneration() <= AMDGPUSubtarget::R700)
1188     Opcode = AMDGPU::DOT4_r600;
1189   else
1190     Opcode = AMDGPU::DOT4_eg;
1191   MachineBasicBlock::iterator I = MI;
1192   MachineOperand &Src0 = MI->getOperand(
1193       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src0, Slot)));
1194   MachineOperand &Src1 = MI->getOperand(
1195       getOperandIdx(MI->getOpcode(), getSlotedOps(AMDGPU::OpName::src1, Slot)));
1196   MachineInstr *MIB = buildDefaultInstruction(
1197       MBB, I, Opcode, DstReg, Src0.getReg(), Src1.getReg());
1198   static const unsigned  Operands[14] = {
1199     AMDGPU::OpName::update_exec_mask,
1200     AMDGPU::OpName::update_pred,
1201     AMDGPU::OpName::write,
1202     AMDGPU::OpName::omod,
1203     AMDGPU::OpName::dst_rel,
1204     AMDGPU::OpName::clamp,
1205     AMDGPU::OpName::src0_neg,
1206     AMDGPU::OpName::src0_rel,
1207     AMDGPU::OpName::src0_abs,
1208     AMDGPU::OpName::src0_sel,
1209     AMDGPU::OpName::src1_neg,
1210     AMDGPU::OpName::src1_rel,
1211     AMDGPU::OpName::src1_abs,
1212     AMDGPU::OpName::src1_sel,
1213   };
1214
1215   for (unsigned i = 0; i < 14; i++) {
1216     MachineOperand &MO = MI->getOperand(
1217         getOperandIdx(MI->getOpcode(), getSlotedOps(Operands[i], Slot)));
1218     assert (MO.isImm());
1219     setImmOperand(MIB, Operands[i], MO.getImm());
1220   }
1221   MIB->getOperand(20).setImm(0);
1222   return MIB;
1223 }
1224
1225 MachineInstr *R600InstrInfo::buildMovImm(MachineBasicBlock &BB,
1226                                          MachineBasicBlock::iterator I,
1227                                          unsigned DstReg,
1228                                          uint64_t Imm) const {
1229   MachineInstr *MovImm = buildDefaultInstruction(BB, I, AMDGPU::MOV, DstReg,
1230                                                   AMDGPU::ALU_LITERAL_X);
1231   setImmOperand(MovImm, AMDGPU::OpName::literal, Imm);
1232   return MovImm;
1233 }
1234
1235 int R600InstrInfo::getOperandIdx(const MachineInstr &MI, unsigned Op) const {
1236   return getOperandIdx(MI.getOpcode(), Op);
1237 }
1238
1239 int R600InstrInfo::getOperandIdx(unsigned Opcode, unsigned Op) const {
1240   return AMDGPU::getNamedOperandIdx(Opcode, Op);
1241 }
1242
1243 void R600InstrInfo::setImmOperand(MachineInstr *MI, unsigned Op,
1244                                   int64_t Imm) const {
1245   int Idx = getOperandIdx(*MI, Op);
1246   assert(Idx != -1 && "Operand not supported for this instruction.");
1247   assert(MI->getOperand(Idx).isImm());
1248   MI->getOperand(Idx).setImm(Imm);
1249 }
1250
1251 //===----------------------------------------------------------------------===//
1252 // Instruction flag getters/setters
1253 //===----------------------------------------------------------------------===//
1254
1255 bool R600InstrInfo::hasFlagOperand(const MachineInstr &MI) const {
1256   return GET_FLAG_OPERAND_IDX(get(MI.getOpcode()).TSFlags) != 0;
1257 }
1258
1259 MachineOperand &R600InstrInfo::getFlagOp(MachineInstr *MI, unsigned SrcIdx,
1260                                          unsigned Flag) const {
1261   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1262   int FlagIndex = 0;
1263   if (Flag != 0) {
1264     // If we pass something other than the default value of Flag to this
1265     // function, it means we are want to set a flag on an instruction
1266     // that uses native encoding.
1267     assert(HAS_NATIVE_OPERANDS(TargetFlags));
1268     bool IsOP3 = (TargetFlags & R600_InstFlag::OP3) == R600_InstFlag::OP3;
1269     switch (Flag) {
1270     case MO_FLAG_CLAMP:
1271       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::clamp);
1272       break;
1273     case MO_FLAG_MASK:
1274       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::write);
1275       break;
1276     case MO_FLAG_NOT_LAST:
1277     case MO_FLAG_LAST:
1278       FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::last);
1279       break;
1280     case MO_FLAG_NEG:
1281       switch (SrcIdx) {
1282       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_neg); break;
1283       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_neg); break;
1284       case 2: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src2_neg); break;
1285       }
1286       break;
1287
1288     case MO_FLAG_ABS:
1289       assert(!IsOP3 && "Cannot set absolute value modifier for OP3 "
1290                        "instructions.");
1291       (void)IsOP3;
1292       switch (SrcIdx) {
1293       case 0: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src0_abs); break;
1294       case 1: FlagIndex = getOperandIdx(*MI, AMDGPU::OpName::src1_abs); break;
1295       }
1296       break;
1297
1298     default:
1299       FlagIndex = -1;
1300       break;
1301     }
1302     assert(FlagIndex != -1 && "Flag not supported for this instruction");
1303   } else {
1304       FlagIndex = GET_FLAG_OPERAND_IDX(TargetFlags);
1305       assert(FlagIndex != 0 &&
1306          "Instruction flags not supported for this instruction");
1307   }
1308
1309   MachineOperand &FlagOp = MI->getOperand(FlagIndex);
1310   assert(FlagOp.isImm());
1311   return FlagOp;
1312 }
1313
1314 void R600InstrInfo::addFlag(MachineInstr *MI, unsigned Operand,
1315                             unsigned Flag) const {
1316   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1317   if (Flag == 0) {
1318     return;
1319   }
1320   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1321     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1322     if (Flag == MO_FLAG_NOT_LAST) {
1323       clearFlag(MI, Operand, MO_FLAG_LAST);
1324     } else if (Flag == MO_FLAG_MASK) {
1325       clearFlag(MI, Operand, Flag);
1326     } else {
1327       FlagOp.setImm(1);
1328     }
1329   } else {
1330       MachineOperand &FlagOp = getFlagOp(MI, Operand);
1331       FlagOp.setImm(FlagOp.getImm() | (Flag << (NUM_MO_FLAGS * Operand)));
1332   }
1333 }
1334
1335 void R600InstrInfo::clearFlag(MachineInstr *MI, unsigned Operand,
1336                               unsigned Flag) const {
1337   unsigned TargetFlags = get(MI->getOpcode()).TSFlags;
1338   if (HAS_NATIVE_OPERANDS(TargetFlags)) {
1339     MachineOperand &FlagOp = getFlagOp(MI, Operand, Flag);
1340     FlagOp.setImm(0);
1341   } else {
1342     MachineOperand &FlagOp = getFlagOp(MI);
1343     unsigned InstFlags = FlagOp.getImm();
1344     InstFlags &= ~(Flag << (NUM_MO_FLAGS * Operand));
1345     FlagOp.setImm(InstFlags);
1346   }
1347 }