lib/Target/R600/MCTargetDesc/R600MCCodeEmitter.cpp

   1 //===- R600MCCodeEmitter.cpp - Code Emitter for R600->Cayman GPU families -===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 ///
  12 /// This code emitter outputs bytecode that is understood by the r600g driver
  13 /// in the Mesa [1] project.  The bytecode is very similar to the hardware's ISA,
  14 /// but it still needs to be run through a finalizer in order to be executed
  15 /// by the GPU.
  16 ///
  17 /// [1] http://www.mesa3d.org/
  18 //
  19 //===----------------------------------------------------------------------===//
  20
  21 #include "R600Defines.h"
  22 #include "MCTargetDesc/AMDGPUMCCodeEmitter.h"
  23 #include "MCTargetDesc/AMDGPUMCTargetDesc.h"
  24 #include "llvm/MC/MCCodeEmitter.h"
  25 #include "llvm/MC/MCContext.h"
  26 #include "llvm/MC/MCInst.h"
  27 #include "llvm/MC/MCInstrInfo.h"
  28 #include "llvm/MC/MCRegisterInfo.h"
  29 #include "llvm/MC/MCSubtargetInfo.h"
  30 #include "llvm/Support/raw_ostream.h"
  31 #include <stdio.h>
  32
  33 #define SRC_BYTE_COUNT 11
  34 #define DST_BYTE_COUNT 5
  35
  36 using namespace llvm;
  37
  38 namespace {
  39
  40 class R600MCCodeEmitter : public AMDGPUMCCodeEmitter {
  41   R600MCCodeEmitter(const R600MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  42   void operator=(const R600MCCodeEmitter &) LLVM_DELETED_FUNCTION;
  43   const MCInstrInfo &MCII;
  44   const MCRegisterInfo &MRI;
  45   const MCSubtargetInfo &STI;
  46   MCContext &Ctx;
  47
  48 public:
  49
  50   R600MCCodeEmitter(const MCInstrInfo &mcii, const MCRegisterInfo &mri,
  51                     const MCSubtargetInfo &sti, MCContext &ctx)
  52     : MCII(mcii), MRI(mri), STI(sti), Ctx(ctx) { }
  53
  54   /// \brief Encode the instruction and write it to the OS.
  55   virtual void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
  56                          SmallVectorImpl<MCFixup> &Fixups) const;
  57
  58   /// \returns the encoding for an MCOperand.
  59   virtual uint64_t getMachineOpValue(const MCInst &MI, const MCOperand &MO,
  60                                      SmallVectorImpl<MCFixup> &Fixups) const;
  61 private:
  62
  63   void EmitALUInstr(const MCInst &MI, SmallVectorImpl<MCFixup> &Fixups,
  64                     raw_ostream &OS) const;
  65   void EmitSrc(const MCInst &MI, unsigned OpIdx, raw_ostream &OS) const;
  66   void EmitSrcISA(const MCInst &MI, unsigned RegOpIdx, unsigned SelOpIdx,
  67                     raw_ostream &OS) const;
  68   void EmitDst(const MCInst &MI, raw_ostream &OS) const;
  69   void EmitFCInstr(const MCInst &MI, raw_ostream &OS) const;
  70
  71   void EmitNullBytes(unsigned int byteCount, raw_ostream &OS) const;
  72
  73   void EmitByte(unsigned int byte, raw_ostream &OS) const;
  74
  75   void EmitTwoBytes(uint32_t bytes, raw_ostream &OS) const;
  76
  77   void Emit(uint32_t value, raw_ostream &OS) const;
  78   void Emit(uint64_t value, raw_ostream &OS) const;
  79
  80   unsigned getHWRegChan(unsigned reg) const;
  81   unsigned getHWReg(unsigned regNo) const;
  82
  83   bool isFCOp(unsigned opcode) const;
  84   bool isTexOp(unsigned opcode) const;
  85   bool isFlagSet(const MCInst &MI, unsigned Operand, unsigned Flag) const;
  86
  87 };
  88
  89 } // End anonymous namespace
  90
  91 enum RegElement {
  92   ELEMENT_X = 0,
  93   ELEMENT_Y,
  94   ELEMENT_Z,
  95   ELEMENT_W
  96 };
  97
  98 enum InstrTypes {
  99   INSTR_ALU = 0,
 100   INSTR_TEX,
 101   INSTR_FC,
 102   INSTR_NATIVE,
 103   INSTR_VTX,
 104   INSTR_EXPORT,
 105   INSTR_CFALU
 106 };
 107
 108 enum FCInstr {
 109   FC_IF_PREDICATE = 0,
 110   FC_ELSE,
 111   FC_ENDIF,
 112   FC_BGNLOOP,
 113   FC_ENDLOOP,
 114   FC_BREAK_PREDICATE,
 115   FC_CONTINUE
 116 };
 117
 118 enum TextureTypes {
 119   TEXTURE_1D = 1,
 120   TEXTURE_2D,
 121   TEXTURE_3D,
 122   TEXTURE_CUBE,
 123   TEXTURE_RECT,
 124   TEXTURE_SHADOW1D,
 125   TEXTURE_SHADOW2D,
 126   TEXTURE_SHADOWRECT,
 127   TEXTURE_1D_ARRAY,
 128   TEXTURE_2D_ARRAY,
 129   TEXTURE_SHADOW1D_ARRAY,
 130   TEXTURE_SHADOW2D_ARRAY
 131 };
 132
 133 MCCodeEmitter *llvm::createR600MCCodeEmitter(const MCInstrInfo &MCII,
 134                                            const MCRegisterInfo &MRI,
 135                                            const MCSubtargetInfo &STI,
 136                                            MCContext &Ctx) {
 137   return new R600MCCodeEmitter(MCII, MRI, STI, Ctx);
 138 }
 139
 140 void R600MCCodeEmitter::EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 141                                        SmallVectorImpl<MCFixup> &Fixups) const {
 142   if (isFCOp(MI.getOpcode())){
 143     EmitFCInstr(MI, OS);
 144   } else if (MI.getOpcode() == AMDGPU::RETURN ||
 145     MI.getOpcode() == AMDGPU::FETCH_CLAUSE ||
 146     MI.getOpcode() == AMDGPU::ALU_CLAUSE ||
 147     MI.getOpcode() == AMDGPU::BUNDLE ||
 148     MI.getOpcode() == AMDGPU::KILL) {
 149     return;
 150   } else {
 151     switch(MI.getOpcode()) {
 152     case AMDGPU::RAT_WRITE_CACHELESS_32_eg:
 153     case AMDGPU::RAT_WRITE_CACHELESS_128_eg: {
 154       uint64_t inst = getBinaryCodeForInstr(MI, Fixups);
 155       EmitByte(INSTR_NATIVE, OS);
 156       Emit(inst, OS);
 157       break;
 158     }
 159     case AMDGPU::CONSTANT_LOAD_eg:
 160     case AMDGPU::VTX_READ_PARAM_8_eg:
 161     case AMDGPU::VTX_READ_PARAM_16_eg:
 162     case AMDGPU::VTX_READ_PARAM_32_eg:
 163     case AMDGPU::VTX_READ_PARAM_128_eg:
 164     case AMDGPU::VTX_READ_GLOBAL_8_eg:
 165     case AMDGPU::VTX_READ_GLOBAL_32_eg:
 166     case AMDGPU::VTX_READ_GLOBAL_128_eg:
 167     case AMDGPU::TEX_VTX_CONSTBUF:
 168     case AMDGPU::TEX_VTX_TEXBUF : {
 169       uint64_t InstWord01 = getBinaryCodeForInstr(MI, Fixups);
 170       uint32_t InstWord2 = MI.getOperand(2).getImm(); // Offset
 171       InstWord2 |= 1 << 19;
 172
 173       EmitByte(INSTR_NATIVE, OS);
 174       Emit(InstWord01, OS);
 175       EmitByte(INSTR_NATIVE, OS);
 176       Emit(InstWord2, OS);
 177       Emit((u_int32_t) 0, OS);
 178       break;
 179     }
 180     case AMDGPU::TEX_LD:
 181     case AMDGPU::TEX_GET_TEXTURE_RESINFO:
 182     case AMDGPU::TEX_SAMPLE:
 183     case AMDGPU::TEX_SAMPLE_C:
 184     case AMDGPU::TEX_SAMPLE_L:
 185     case AMDGPU::TEX_SAMPLE_C_L:
 186     case AMDGPU::TEX_SAMPLE_LB:
 187     case AMDGPU::TEX_SAMPLE_C_LB:
 188     case AMDGPU::TEX_SAMPLE_G:
 189     case AMDGPU::TEX_SAMPLE_C_G:
 190     case AMDGPU::TEX_GET_GRADIENTS_H:
 191     case AMDGPU::TEX_GET_GRADIENTS_V:
 192     case AMDGPU::TEX_SET_GRADIENTS_H:
 193     case AMDGPU::TEX_SET_GRADIENTS_V: {
 194       unsigned Opcode = MI.getOpcode();
 195       bool HasOffsets = (Opcode == AMDGPU::TEX_LD);
 196       unsigned OpOffset = HasOffsets ? 3 : 0;
 197       int64_t Sampler = MI.getOperand(OpOffset + 3).getImm();
 198       int64_t TextureType = MI.getOperand(OpOffset + 4).getImm();
 199
 200       uint32_t SrcSelect[4] = {0, 1, 2, 3};
 201       uint32_t Offsets[3] = {0, 0, 0};
 202       uint64_t CoordType[4] = {1, 1, 1, 1};
 203
 204       if (HasOffsets)
 205         for (unsigned i = 0; i < 3; i++) {
 206           int SignedOffset = MI.getOperand(i + 2).getImm();
 207           Offsets[i] = (SignedOffset & 0x1F);
 208         }
 209
 210
 211       if (TextureType == TEXTURE_RECT ||
 212           TextureType == TEXTURE_SHADOWRECT) {
 213         CoordType[ELEMENT_X] = 0;
 214         CoordType[ELEMENT_Y] = 0;
 215       }
 216
 217       if (TextureType == TEXTURE_1D_ARRAY ||
 218           TextureType == TEXTURE_SHADOW1D_ARRAY) {
 219         if (Opcode == AMDGPU::TEX_SAMPLE_C_L ||
 220             Opcode == AMDGPU::TEX_SAMPLE_C_LB) {
 221           CoordType[ELEMENT_Y] = 0;
 222         } else {
 223           CoordType[ELEMENT_Z] = 0;
 224           SrcSelect[ELEMENT_Z] = ELEMENT_Y;
 225         }
 226       } else if (TextureType == TEXTURE_2D_ARRAY ||
 227           TextureType == TEXTURE_SHADOW2D_ARRAY) {
 228         CoordType[ELEMENT_Z] = 0;
 229       }
 230
 231
 232       if ((TextureType == TEXTURE_SHADOW1D ||
 233           TextureType == TEXTURE_SHADOW2D ||
 234           TextureType == TEXTURE_SHADOWRECT ||
 235           TextureType == TEXTURE_SHADOW1D_ARRAY) &&
 236           Opcode != AMDGPU::TEX_SAMPLE_C_L &&
 237           Opcode != AMDGPU::TEX_SAMPLE_C_LB) {
 238         SrcSelect[ELEMENT_W] = ELEMENT_Z;
 239       }
 240
 241       uint64_t Word01 = getBinaryCodeForInstr(MI, Fixups) |
 242           CoordType[ELEMENT_X] << 60 | CoordType[ELEMENT_Y] << 61 |
 243           CoordType[ELEMENT_Z] << 62 | CoordType[ELEMENT_W] << 63;
 244       uint32_t Word2 = Sampler << 15 | SrcSelect[ELEMENT_X] << 20 |
 245           SrcSelect[ELEMENT_Y] << 23 | SrcSelect[ELEMENT_Z] << 26 |
 246           SrcSelect[ELEMENT_W] << 29 | Offsets[0] << 0 | Offsets[1] << 5 |
 247           Offsets[2] << 10;
 248
 249       EmitByte(INSTR_NATIVE, OS);
 250       Emit(Word01, OS);
 251       EmitByte(INSTR_NATIVE, OS);
 252       Emit(Word2, OS);
 253       Emit((u_int32_t) 0, OS);
 254       break;
 255     }
 256     case AMDGPU::CF_ALU:
 257     case AMDGPU::CF_ALU_PUSH_BEFORE: {
 258       uint64_t Inst = getBinaryCodeForInstr(MI, Fixups);
 259       EmitByte(INSTR_NATIVE, OS);
 260       Emit(Inst, OS);
 261       break;
 262     }
 263     case AMDGPU::CF_CALL_FS_EG:
 264     case AMDGPU::CF_CALL_FS_R600:
 265     case AMDGPU::CF_TC_EG:
 266     case AMDGPU::CF_VC_EG:
 267     case AMDGPU::CF_TC_R600:
 268     case AMDGPU::CF_VC_R600:
 269     case AMDGPU::WHILE_LOOP_EG:
 270     case AMDGPU::END_LOOP_EG:
 271     case AMDGPU::LOOP_BREAK_EG:
 272     case AMDGPU::CF_CONTINUE_EG:
 273     case AMDGPU::CF_JUMP_EG:
 274     case AMDGPU::CF_ELSE_EG:
 275     case AMDGPU::POP_EG:
 276     case AMDGPU::WHILE_LOOP_R600:
 277     case AMDGPU::END_LOOP_R600:
 278     case AMDGPU::LOOP_BREAK_R600:
 279     case AMDGPU::CF_CONTINUE_R600:
 280     case AMDGPU::CF_JUMP_R600:
 281     case AMDGPU::CF_ELSE_R600:
 282     case AMDGPU::POP_R600:
 283     case AMDGPU::EG_ExportSwz:
 284     case AMDGPU::R600_ExportSwz:
 285     case AMDGPU::EG_ExportBuf:
 286     case AMDGPU::R600_ExportBuf:
 287     case AMDGPU::PAD:
 288     case AMDGPU::CF_END_R600:
 289     case AMDGPU::CF_END_EG:
 290     case AMDGPU::CF_END_CM: {
 291       uint64_t Inst = getBinaryCodeForInstr(MI, Fixups);
 292       EmitByte(INSTR_NATIVE, OS);
 293       Emit(Inst, OS);
 294       break;
 295     }
 296     default:
 297       uint64_t Inst = getBinaryCodeForInstr(MI, Fixups);
 298       EmitByte(INSTR_NATIVE, OS);
 299       Emit(Inst, OS);
 300       break;
 301     }
 302   }
 303 }
 304
 305 void R600MCCodeEmitter::EmitALUInstr(const MCInst &MI,
 306                                      SmallVectorImpl<MCFixup> &Fixups,
 307                                      raw_ostream &OS) const {
 308   const MCInstrDesc &MCDesc = MCII.get(MI.getOpcode());
 309
 310   // Emit instruction type
 311   EmitByte(INSTR_ALU, OS);
 312
 313   uint64_t InstWord01 = getBinaryCodeForInstr(MI, Fixups);
 314
 315   //older alu have different encoding for instructions with one or two src
 316   //parameters.
 317   if ((STI.getFeatureBits() & AMDGPU::FeatureR600ALUInst) &&
 318       !(MCDesc.TSFlags & R600_InstFlag::OP3)) {
 319     uint64_t ISAOpCode = InstWord01 & (0x3FFULL << 39);
 320     InstWord01 &= ~(0x3FFULL << 39);
 321     InstWord01 |= ISAOpCode << 1;
 322   }
 323
 324   unsigned SrcNum = MCDesc.TSFlags & R600_InstFlag::OP3 ? 3 :
 325       MCDesc.TSFlags & R600_InstFlag::OP2 ? 2 : 1;
 326
 327   EmitByte(SrcNum, OS);
 328
 329   const unsigned SrcOps[3][2] = {
 330       {R600Operands::SRC0, R600Operands::SRC0_SEL},
 331       {R600Operands::SRC1, R600Operands::SRC1_SEL},
 332       {R600Operands::SRC2, R600Operands::SRC2_SEL}
 333   };
 334
 335   for (unsigned SrcIdx = 0; SrcIdx < SrcNum; ++SrcIdx) {
 336     unsigned RegOpIdx = R600Operands::ALUOpTable[SrcNum-1][SrcOps[SrcIdx][0]];
 337     unsigned SelOpIdx = R600Operands::ALUOpTable[SrcNum-1][SrcOps[SrcIdx][1]];
 338     EmitSrcISA(MI, RegOpIdx, SelOpIdx, OS);
 339   }
 340
 341   Emit(InstWord01, OS);
 342   return;
 343 }
 344
 345 void R600MCCodeEmitter::EmitSrc(const MCInst &MI, unsigned OpIdx,
 346                                 raw_ostream &OS) const {
 347   const MCOperand &MO = MI.getOperand(OpIdx);
 348   union {
 349     float f;
 350     uint32_t i;
 351   } Value;
 352   Value.i = 0;
 353   // Emit the source select (2 bytes).  For GPRs, this is the register index.
 354   // For other potential instruction operands, (e.g. constant registers) the
 355   // value of the source select is defined in the r600isa docs.
 356   if (MO.isReg()) {
 357     unsigned reg = MO.getReg();
 358     EmitTwoBytes(getHWReg(reg), OS);
 359     if (reg == AMDGPU::ALU_LITERAL_X) {
 360       unsigned ImmOpIndex = MI.getNumOperands() - 1;
 361       MCOperand ImmOp = MI.getOperand(ImmOpIndex);
 362       if (ImmOp.isFPImm()) {
 363         Value.f = ImmOp.getFPImm();
 364       } else {
 365         assert(ImmOp.isImm());
 366         Value.i = ImmOp.getImm();
 367       }
 368     }
 369   } else {
 370     // XXX: Handle other operand types.
 371     EmitTwoBytes(0, OS);
 372   }
 373
 374   // Emit the source channel (1 byte)
 375   if (MO.isReg()) {
 376     EmitByte(getHWRegChan(MO.getReg()), OS);
 377   } else {
 378     EmitByte(0, OS);
 379   }
 380
 381   // XXX: Emit isNegated (1 byte)
 382   if ((!(isFlagSet(MI, OpIdx, MO_FLAG_ABS)))
 383       && (isFlagSet(MI, OpIdx, MO_FLAG_NEG) ||
 384      (MO.isReg() &&
 385       (MO.getReg() == AMDGPU::NEG_ONE || MO.getReg() == AMDGPU::NEG_HALF)))){
 386     EmitByte(1, OS);
 387   } else {
 388     EmitByte(0, OS);
 389   }
 390
 391   // Emit isAbsolute (1 byte)
 392   if (isFlagSet(MI, OpIdx, MO_FLAG_ABS)) {
 393     EmitByte(1, OS);
 394   } else {
 395     EmitByte(0, OS);
 396   }
 397
 398   // XXX: Emit relative addressing mode (1 byte)
 399   EmitByte(0, OS);
 400
 401   // Emit kc_bank, This will be adjusted later by r600_asm
 402   EmitByte(0, OS);
 403
 404   // Emit the literal value, if applicable (4 bytes).
 405   Emit(Value.i, OS);
 406
 407 }
 408
 409 void R600MCCodeEmitter::EmitSrcISA(const MCInst &MI, unsigned RegOpIdx,
 410                                    unsigned SelOpIdx, raw_ostream &OS) const {
 411   const MCOperand &RegMO = MI.getOperand(RegOpIdx);
 412   const MCOperand &SelMO = MI.getOperand(SelOpIdx);
 413
 414   union {
 415     float f;
 416     uint32_t i;
 417   } InlineConstant;
 418   InlineConstant.i = 0;
 419   // Emit source type (1 byte) and source select (4 bytes). For GPRs type is 0
 420   // and select is 0 (GPR index is encoded in the instr encoding. For constants
 421   // type is 1 and select is the original const select passed from the driver.
 422   unsigned Reg = RegMO.getReg();
 423   if (Reg == AMDGPU::ALU_CONST) {
 424     EmitByte(1, OS);
 425     uint32_t Sel = SelMO.getImm();
 426     Emit(Sel, OS);
 427   } else {
 428     EmitByte(0, OS);
 429     Emit((uint32_t)0, OS);
 430   }
 431
 432   if (Reg == AMDGPU::ALU_LITERAL_X) {
 433     unsigned ImmOpIndex = MI.getNumOperands() - 2;
 434     MCOperand ImmOp = MI.getOperand(ImmOpIndex);
 435     if (ImmOp.isFPImm()) {
 436       InlineConstant.f = ImmOp.getFPImm();
 437     } else {
 438       assert(ImmOp.isImm());
 439       InlineConstant.i = ImmOp.getImm();
 440     }
 441   }
 442
 443   // Emit the literal value, if applicable (4 bytes).
 444   Emit(InlineConstant.i, OS);
 445 }
 446
 447 void R600MCCodeEmitter::EmitFCInstr(const MCInst &MI, raw_ostream &OS) const {
 448
 449   // Emit instruction type
 450   EmitByte(INSTR_FC, OS);
 451
 452   // Emit SRC
 453   unsigned NumOperands = MI.getNumOperands();
 454   if (NumOperands > 0) {
 455     assert(NumOperands == 1);
 456     EmitSrc(MI, 0, OS);
 457   } else {
 458     EmitNullBytes(SRC_BYTE_COUNT, OS);
 459   }
 460
 461   // Emit FC Instruction
 462   enum FCInstr instr;
 463   switch (MI.getOpcode()) {
 464   case AMDGPU::PREDICATED_BREAK:
 465     instr = FC_BREAK_PREDICATE;
 466     break;
 467   case AMDGPU::CONTINUE:
 468     instr = FC_CONTINUE;
 469     break;
 470   case AMDGPU::IF_PREDICATE_SET:
 471     instr = FC_IF_PREDICATE;
 472     break;
 473   case AMDGPU::ELSE:
 474     instr = FC_ELSE;
 475     break;
 476   case AMDGPU::ENDIF:
 477     instr = FC_ENDIF;
 478     break;
 479   case AMDGPU::ENDLOOP:
 480     instr = FC_ENDLOOP;
 481     break;
 482   case AMDGPU::WHILELOOP:
 483     instr = FC_BGNLOOP;
 484     break;
 485   default:
 486     abort();
 487     break;
 488   }
 489   EmitByte(instr, OS);
 490 }
 491
 492 void R600MCCodeEmitter::EmitNullBytes(unsigned int ByteCount,
 493                                       raw_ostream &OS) const {
 494
 495   for (unsigned int i = 0; i < ByteCount; i++) {
 496     EmitByte(0, OS);
 497   }
 498 }
 499
 500 void R600MCCodeEmitter::EmitByte(unsigned int Byte, raw_ostream &OS) const {
 501   OS.write((uint8_t) Byte & 0xff);
 502 }
 503
 504 void R600MCCodeEmitter::EmitTwoBytes(unsigned int Bytes,
 505                                      raw_ostream &OS) const {
 506   OS.write((uint8_t) (Bytes & 0xff));
 507   OS.write((uint8_t) ((Bytes >> 8) & 0xff));
 508 }
 509
 510 void R600MCCodeEmitter::Emit(uint32_t Value, raw_ostream &OS) const {
 511   for (unsigned i = 0; i < 4; i++) {
 512     OS.write((uint8_t) ((Value >> (8 * i)) & 0xff));
 513   }
 514 }
 515
 516 void R600MCCodeEmitter::Emit(uint64_t Value, raw_ostream &OS) const {
 517   for (unsigned i = 0; i < 8; i++) {
 518     EmitByte((Value >> (8 * i)) & 0xff, OS);
 519   }
 520 }
 521
 522 unsigned R600MCCodeEmitter::getHWRegChan(unsigned reg) const {
 523   return MRI.getEncodingValue(reg) >> HW_CHAN_SHIFT;
 524 }
 525
 526 unsigned R600MCCodeEmitter::getHWReg(unsigned RegNo) const {
 527   return MRI.getEncodingValue(RegNo) & HW_REG_MASK;
 528 }
 529
 530 uint64_t R600MCCodeEmitter::getMachineOpValue(const MCInst &MI,
 531                                               const MCOperand &MO,
 532                                         SmallVectorImpl<MCFixup> &Fixup) const {
 533   if (MO.isReg()) {
 534     if (HAS_NATIVE_OPERANDS(MCII.get(MI.getOpcode()).TSFlags)) {
 535       return MRI.getEncodingValue(MO.getReg());
 536     } else {
 537       return getHWReg(MO.getReg());
 538     }
 539   } else if (MO.isImm()) {
 540     return MO.getImm();
 541   } else {
 542     assert(0);
 543     return 0;
 544   }
 545 }
 546
 547 //===----------------------------------------------------------------------===//
 548 // Encoding helper functions
 549 //===----------------------------------------------------------------------===//
 550
 551 bool R600MCCodeEmitter::isFCOp(unsigned opcode) const {
 552   switch(opcode) {
 553   default: return false;
 554   case AMDGPU::PREDICATED_BREAK:
 555   case AMDGPU::CONTINUE:
 556   case AMDGPU::IF_PREDICATE_SET:
 557   case AMDGPU::ELSE:
 558   case AMDGPU::ENDIF:
 559   case AMDGPU::ENDLOOP:
 560   case AMDGPU::WHILELOOP:
 561     return true;
 562   }
 563 }
 564
 565 bool R600MCCodeEmitter::isTexOp(unsigned opcode) const {
 566   switch(opcode) {
 567   default: return false;
 568   case AMDGPU::TEX_LD:
 569   case AMDGPU::TEX_GET_TEXTURE_RESINFO:
 570   case AMDGPU::TEX_SAMPLE:
 571   case AMDGPU::TEX_SAMPLE_C:
 572   case AMDGPU::TEX_SAMPLE_L:
 573   case AMDGPU::TEX_SAMPLE_C_L:
 574   case AMDGPU::TEX_SAMPLE_LB:
 575   case AMDGPU::TEX_SAMPLE_C_LB:
 576   case AMDGPU::TEX_SAMPLE_G:
 577   case AMDGPU::TEX_SAMPLE_C_G:
 578   case AMDGPU::TEX_GET_GRADIENTS_H:
 579   case AMDGPU::TEX_GET_GRADIENTS_V:
 580   case AMDGPU::TEX_SET_GRADIENTS_H:
 581   case AMDGPU::TEX_SET_GRADIENTS_V:
 582     return true;
 583   }
 584 }
 585
 586 bool R600MCCodeEmitter::isFlagSet(const MCInst &MI, unsigned Operand,
 587                                   unsigned Flag) const {
 588   const MCInstrDesc &MCDesc = MCII.get(MI.getOpcode());
 589   unsigned FlagIndex = GET_FLAG_OPERAND_IDX(MCDesc.TSFlags);
 590   if (FlagIndex == 0) {
 591     return false;
 592   }
 593   assert(MI.getOperand(FlagIndex).isImm());
 594   return !!((MI.getOperand(FlagIndex).getImm() >>
 595             (NUM_MO_FLAGS * Operand)) & Flag);
 596 }
 597
 598 #include "AMDGPUGenMCCodeEmitter.inc"