lib/Target/R600/EvergreenInstructions.td

   1 //===-- EvergreenInstructions.td - EG Instruction defs  ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // TableGen definitions for instructions which are:
  11 // - Available to Evergreen and newer VLIW4/VLIW5 GPUs
  12 // - Available only on Evergreen family GPUs.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 def isEG : Predicate<
  17   "Subtarget.getGeneration() >= AMDGPUSubtarget::EVERGREEN && "
  18   "Subtarget.getGeneration() < AMDGPUSubtarget::SOUTHERN_ISLANDS && "
  19   "!Subtarget.hasCaymanISA()"
  20 >;
  21
  22 def isEGorCayman : Predicate<
  23   "Subtarget.getGeneration() == AMDGPUSubtarget::EVERGREEN ||"
  24   "Subtarget.getGeneration() ==AMDGPUSubtarget::NORTHERN_ISLANDS"
  25 >;
  26
  27 //===----------------------------------------------------------------------===//
  28 // Evergreen / Cayman store instructions
  29 //===----------------------------------------------------------------------===//
  30
  31 let Predicates = [isEGorCayman] in {
  32
  33 class CF_MEM_RAT_CACHELESS <bits<6> rat_inst, bits<4> rat_id, bits<4> mask, dag ins,
  34                            string name, list<dag> pattern>
  35     : EG_CF_RAT <0x57, rat_inst, rat_id, mask, (outs), ins,
  36                  "MEM_RAT_CACHELESS "#name, pattern>;
  37
  38 class CF_MEM_RAT <bits<6> rat_inst, bits<4> rat_id, dag ins, string name,
  39                   list<dag> pattern>
  40     : EG_CF_RAT <0x56, rat_inst, rat_id, 0xf /* mask */, (outs), ins,
  41                  "MEM_RAT "#name, pattern>;
  42
  43 def RAT_MSKOR : CF_MEM_RAT <0x11, 0,
  44   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr),
  45   "MSKOR $rw_gpr.XW, $index_gpr",
  46   [(mskor_global v4i32:$rw_gpr, i32:$index_gpr)]
  47 > {
  48   let eop = 0;
  49 }
  50
  51 } // End let Predicates = [isEGorCayman]
  52
  53 //===----------------------------------------------------------------------===//
  54 // Evergreen Only instructions
  55 //===----------------------------------------------------------------------===//
  56
  57 let Predicates = [isEG] in {
  58
  59 def RECIP_IEEE_eg : RECIP_IEEE_Common<0x86>;
  60 defm DIV_eg : DIV_Common<RECIP_IEEE_eg>;
  61
  62 def MULLO_INT_eg : MULLO_INT_Common<0x8F>;
  63 def MULHI_INT_eg : MULHI_INT_Common<0x90>;
  64 def MULLO_UINT_eg : MULLO_UINT_Common<0x91>;
  65 def MULHI_UINT_eg : MULHI_UINT_Common<0x92>;
  66 def RECIP_UINT_eg : RECIP_UINT_Common<0x94>;
  67 def RECIPSQRT_CLAMPED_eg : RECIPSQRT_CLAMPED_Common<0x87>;
  68 def EXP_IEEE_eg : EXP_IEEE_Common<0x81>;
  69 def LOG_IEEE_eg : LOG_IEEE_Common<0x83>;
  70 def RECIP_CLAMPED_eg : RECIP_CLAMPED_Common<0x84>;
  71 def RECIPSQRT_IEEE_eg : RECIPSQRT_IEEE_Common<0x89>;
  72 def SIN_eg : SIN_Common<0x8D>;
  73 def COS_eg : COS_Common<0x8E>;
  74
  75 def : POW_Common <LOG_IEEE_eg, EXP_IEEE_eg, MUL>;
  76 def : Pat<(fsqrt f32:$src), (MUL $src, (RECIPSQRT_CLAMPED_eg $src))>;
  77
  78 //===----------------------------------------------------------------------===//
  79 // Memory read/write instructions
  80 //===----------------------------------------------------------------------===//
  81
  82 let usesCustomInserter = 1 in {
  83
  84 // 32-bit store
  85 def RAT_WRITE_CACHELESS_32_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x1,
  86   (ins R600_TReg32_X:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
  87   "STORE_RAW $rw_gpr, $index_gpr, $eop",
  88   [(global_store i32:$rw_gpr, i32:$index_gpr)]
  89 >;
  90
  91 // 64-bit store
  92 def RAT_WRITE_CACHELESS_64_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0x3,
  93   (ins R600_Reg64:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
  94   "STORE_RAW $rw_gpr.XY, $index_gpr, $eop",
  95   [(global_store v2i32:$rw_gpr, i32:$index_gpr)]
  96 >;
  97
  98 //128-bit store
  99 def RAT_WRITE_CACHELESS_128_eg : CF_MEM_RAT_CACHELESS <0x2, 0, 0xf,
 100   (ins R600_Reg128:$rw_gpr, R600_TReg32_X:$index_gpr, InstFlag:$eop),
 101   "STORE_RAW $rw_gpr.XYZW, $index_gpr, $eop",
 102   [(global_store v4i32:$rw_gpr, i32:$index_gpr)]
 103 >;
 104
 105 } // End usesCustomInserter = 1
 106
 107 class VTX_READ_eg <string name, bits<8> buffer_id, dag outs, list<dag> pattern>
 108     : VTX_WORD0_eg, VTX_READ<name, buffer_id, outs, pattern> {
 109
 110   // Static fields
 111   let VC_INST = 0;
 112   let FETCH_TYPE = 2;
 113   let FETCH_WHOLE_QUAD = 0;
 114   let BUFFER_ID = buffer_id;
 115   let SRC_REL = 0;
 116   // XXX: We can infer this field based on the SRC_GPR.  This would allow us
 117   // to store vertex addresses in any channel, not just X.
 118   let SRC_SEL_X = 0;
 119
 120   let Inst{31-0} = Word0;
 121 }
 122
 123 class VTX_READ_8_eg <bits<8> buffer_id, list<dag> pattern>
 124     : VTX_READ_eg <"VTX_READ_8 $dst_gpr, $src_gpr", buffer_id,
 125                    (outs R600_TReg32_X:$dst_gpr), pattern> {
 126
 127   let MEGA_FETCH_COUNT = 1;
 128   let DST_SEL_X = 0;
 129   let DST_SEL_Y = 7;   // Masked
 130   let DST_SEL_Z = 7;   // Masked
 131   let DST_SEL_W = 7;   // Masked
 132   let DATA_FORMAT = 1; // FMT_8
 133 }
 134
 135 class VTX_READ_16_eg <bits<8> buffer_id, list<dag> pattern>
 136     : VTX_READ_eg <"VTX_READ_16 $dst_gpr, $src_gpr", buffer_id,
 137                    (outs R600_TReg32_X:$dst_gpr), pattern> {
 138   let MEGA_FETCH_COUNT = 2;
 139   let DST_SEL_X = 0;
 140   let DST_SEL_Y = 7;   // Masked
 141   let DST_SEL_Z = 7;   // Masked
 142   let DST_SEL_W = 7;   // Masked
 143   let DATA_FORMAT = 5; // FMT_16
 144
 145 }
 146
 147 class VTX_READ_32_eg <bits<8> buffer_id, list<dag> pattern>
 148     : VTX_READ_eg <"VTX_READ_32 $dst_gpr, $src_gpr", buffer_id,
 149                    (outs R600_TReg32_X:$dst_gpr), pattern> {
 150
 151   let MEGA_FETCH_COUNT = 4;
 152   let DST_SEL_X        = 0;
 153   let DST_SEL_Y        = 7;   // Masked
 154   let DST_SEL_Z        = 7;   // Masked
 155   let DST_SEL_W        = 7;   // Masked
 156   let DATA_FORMAT      = 0xD; // COLOR_32
 157
 158   // This is not really necessary, but there were some GPU hangs that appeared
 159   // to be caused by ALU instructions in the next instruction group that wrote
 160   // to the $src_gpr registers of the VTX_READ.
 161   // e.g.
 162   // %T3_X<def> = VTX_READ_PARAM_32_eg %T2_X<kill>, 24
 163   // %T2_X<def> = MOV %ZERO
 164   //Adding this constraint prevents this from happening.
 165   let Constraints = "$src_gpr.ptr = $dst_gpr";
 166 }
 167
 168 class VTX_READ_64_eg <bits<8> buffer_id, list<dag> pattern>
 169     : VTX_READ_eg <"VTX_READ_64 $dst_gpr.XY, $src_gpr", buffer_id,
 170                    (outs R600_Reg64:$dst_gpr), pattern> {
 171
 172   let MEGA_FETCH_COUNT = 8;
 173   let DST_SEL_X        = 0;
 174   let DST_SEL_Y        = 1;
 175   let DST_SEL_Z        = 7;
 176   let DST_SEL_W        = 7;
 177   let DATA_FORMAT      = 0x1D; // COLOR_32_32
 178 }
 179
 180 class VTX_READ_128_eg <bits<8> buffer_id, list<dag> pattern>
 181     : VTX_READ_eg <"VTX_READ_128 $dst_gpr.XYZW, $src_gpr", buffer_id,
 182                    (outs R600_Reg128:$dst_gpr), pattern> {
 183
 184   let MEGA_FETCH_COUNT = 16;
 185   let DST_SEL_X        =  0;
 186   let DST_SEL_Y        =  1;
 187   let DST_SEL_Z        =  2;
 188   let DST_SEL_W        =  3;
 189   let DATA_FORMAT      =  0x22; // COLOR_32_32_32_32
 190
 191   // XXX: Need to force VTX_READ_128 instructions to write to the same register
 192   // that holds its buffer address to avoid potential hangs.  We can't use
 193   // the same constraint as VTX_READ_32_eg, because the $src_gpr.ptr and $dst
 194   // registers are different sizes.
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // VTX Read from parameter memory space
 199 //===----------------------------------------------------------------------===//
 200
 201 def VTX_READ_PARAM_8_eg : VTX_READ_8_eg <0,
 202   [(set i32:$dst_gpr, (load_param_exti8 ADDRVTX_READ:$src_gpr))]
 203 >;
 204
 205 def VTX_READ_PARAM_16_eg : VTX_READ_16_eg <0,
 206   [(set i32:$dst_gpr, (load_param_exti16 ADDRVTX_READ:$src_gpr))]
 207 >;
 208
 209 def VTX_READ_PARAM_32_eg : VTX_READ_32_eg <0,
 210   [(set i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
 211 >;
 212
 213 def VTX_READ_PARAM_64_eg : VTX_READ_64_eg <0,
 214   [(set v2i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
 215 >;
 216
 217 def VTX_READ_PARAM_128_eg : VTX_READ_128_eg <0,
 218   [(set v4i32:$dst_gpr, (load_param ADDRVTX_READ:$src_gpr))]
 219 >;
 220
 221 //===----------------------------------------------------------------------===//
 222 // VTX Read from global memory space
 223 //===----------------------------------------------------------------------===//
 224
 225 // 8-bit reads
 226 def VTX_READ_GLOBAL_8_eg : VTX_READ_8_eg <1,
 227   [(set i32:$dst_gpr, (az_extloadi8_global ADDRVTX_READ:$src_gpr))]
 228 >;
 229
 230 def VTX_READ_GLOBAL_16_eg : VTX_READ_16_eg <1,
 231   [(set i32:$dst_gpr, (az_extloadi16_global ADDRVTX_READ:$src_gpr))]
 232 >;
 233
 234 // 32-bit reads
 235 def VTX_READ_GLOBAL_32_eg : VTX_READ_32_eg <1,
 236   [(set i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
 237 >;
 238
 239 // 64-bit reads
 240 def VTX_READ_GLOBAL_64_eg : VTX_READ_64_eg <1,
 241   [(set v2i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
 242 >;
 243
 244 // 128-bit reads
 245 def VTX_READ_GLOBAL_128_eg : VTX_READ_128_eg <1,
 246   [(set v4i32:$dst_gpr, (global_load ADDRVTX_READ:$src_gpr))]
 247 >;
 248
 249 } // End Predicates = [isEG]
 250
 251 //===----------------------------------------------------------------------===//
 252 // Evergreen / Cayman Instructions
 253 //===----------------------------------------------------------------------===//
 254
 255 let Predicates = [isEGorCayman] in {
 256
 257 // BFE_UINT - bit_extract, an optimization for mask and shift
 258 // Src0 = Input
 259 // Src1 = Offset
 260 // Src2 = Width
 261 //
 262 // bit_extract = (Input << (32 - Offset - Width)) >> (32 - Width)
 263 //
 264 // Example Usage:
 265 // (Offset, Width)
 266 //
 267 // (0, 8)  = (Input << 24) >> 24 = (Input &  0xff)       >> 0
 268 // (8, 8)  = (Input << 16) >> 24 = (Input &  0xffff)     >> 8
 269 // (16, 8) = (Input <<  8) >> 24 = (Input &  0xffffff)   >> 16
 270 // (24, 8) = (Input <<  0) >> 24 = (Input &  0xffffffff) >> 24
 271 def BFE_UINT_eg : R600_3OP <0x4, "BFE_UINT",
 272   [(set i32:$dst, (AMDGPUbfe_u32 i32:$src0, i32:$src1, i32:$src2))],
 273   VecALU
 274 >;
 275
 276 def BFE_INT_eg : R600_3OP <0x4, "BFE_INT",
 277   [(set i32:$dst, (AMDGPUbfe_i32 i32:$src0, i32:$src1, i32:$src2))],
 278   VecALU
 279 >;
 280
 281 // XXX: This pattern is broken, disabling for now.  See comment in
 282 // AMDGPUInstructions.td for more info.
 283 //  def : BFEPattern <BFE_UINT_eg>;
 284 def BFI_INT_eg : R600_3OP <0x06, "BFI_INT",
 285   [(set i32:$dst, (AMDGPUbfi i32:$src0, i32:$src1, i32:$src2))],
 286   VecALU
 287 >;
 288
 289 defm : BFIPatterns <BFI_INT_eg>;
 290
 291 def BFM_INT_eg : R600_2OP <0xA0, "BFM_INT",
 292   [(set i32:$dst, (AMDGPUbfm i32:$src0, i32:$src1))],
 293   VecALU
 294 >;
 295
 296 def MULADD_UINT24_eg : R600_3OP <0x10, "MULADD_UINT24",
 297   [(set i32:$dst, (add (mul U24:$src0, U24:$src1), i32:$src2))], VecALU
 298 >;
 299 def BIT_ALIGN_INT_eg : R600_3OP <0xC, "BIT_ALIGN_INT", [], VecALU>;
 300 def : ROTRPattern <BIT_ALIGN_INT_eg>;
 301 def MULADD_eg : MULADD_Common<0x14>;
 302 def MULADD_IEEE_eg : MULADD_IEEE_Common<0x18>;
 303 def ASHR_eg : ASHR_Common<0x15>;
 304 def LSHR_eg : LSHR_Common<0x16>;
 305 def LSHL_eg : LSHL_Common<0x17>;
 306 def CNDE_eg : CNDE_Common<0x19>;
 307 def CNDGT_eg : CNDGT_Common<0x1A>;
 308 def CNDGE_eg : CNDGE_Common<0x1B>;
 309 def MUL_LIT_eg : MUL_LIT_Common<0x1F>;
 310 def LOG_CLAMPED_eg : LOG_CLAMPED_Common<0x82>;
 311 def MUL_UINT24_eg : R600_2OP <0xB5, "MUL_UINT24",
 312   [(set i32:$dst, (mul U24:$src0, U24:$src1))], VecALU
 313 >;
 314 def DOT4_eg : DOT4_Common<0xBE>;
 315 defm CUBE_eg : CUBE_Common<0xC0>;
 316
 317 let hasSideEffects = 1 in {
 318   def MOVA_INT_eg : R600_1OP <0xCC, "MOVA_INT", [], VecALU>;
 319 }
 320
 321 def TGSI_LIT_Z_eg : TGSI_LIT_Z_Common<MUL_LIT_eg, LOG_CLAMPED_eg, EXP_IEEE_eg>;
 322
 323 def FLT_TO_INT_eg : FLT_TO_INT_Common<0x50> {
 324   let Pattern = [];
 325   let Itinerary = AnyALU;
 326 }
 327
 328 def INT_TO_FLT_eg : INT_TO_FLT_Common<0x9B>;
 329
 330 def FLT_TO_UINT_eg : FLT_TO_UINT_Common<0x9A> {
 331   let Pattern = [];
 332 }
 333
 334 def UINT_TO_FLT_eg : UINT_TO_FLT_Common<0x9C>;
 335
 336 def GROUP_BARRIER : InstR600 <
 337     (outs), (ins), "  GROUP_BARRIER", [(int_AMDGPU_barrier_local)], AnyALU>,
 338     R600ALU_Word0,
 339     R600ALU_Word1_OP2 <0x54> {
 340
 341   let dst = 0;
 342   let dst_rel = 0;
 343   let src0 = 0;
 344   let src0_rel = 0;
 345   let src0_neg = 0;
 346   let src0_abs = 0;
 347   let src1 = 0;
 348   let src1_rel = 0;
 349   let src1_neg = 0;
 350   let src1_abs = 0;
 351   let write = 0;
 352   let omod = 0;
 353   let clamp = 0;
 354   let last = 1;
 355   let bank_swizzle = 0;
 356   let pred_sel = 0;
 357   let update_exec_mask = 0;
 358   let update_pred = 0;
 359
 360   let Inst{31-0}  = Word0;
 361   let Inst{63-32} = Word1;
 362
 363   let ALUInst = 1;
 364 }
 365
 366 //===----------------------------------------------------------------------===//
 367 // LDS Instructions
 368 //===----------------------------------------------------------------------===//
 369 class R600_LDS  <bits<6> op, dag outs, dag ins, string asm,
 370                  list<dag> pattern = []> :
 371
 372     InstR600 <outs, ins, asm, pattern, XALU>,
 373     R600_ALU_LDS_Word0,
 374     R600LDS_Word1 {
 375
 376   bits<6>  offset = 0;
 377   let lds_op = op;
 378
 379   let Word1{27} = offset{0};
 380   let Word1{12} = offset{1};
 381   let Word1{28} = offset{2};
 382   let Word1{31} = offset{3};
 383   let Word0{12} = offset{4};
 384   let Word0{25} = offset{5};
 385
 386
 387   let Inst{31-0}  = Word0;
 388   let Inst{63-32} = Word1;
 389
 390   let ALUInst = 1;
 391   let HasNativeOperands = 1;
 392   let UseNamedOperandTable = 1;
 393 }
 394
 395 class R600_LDS_1A <bits<6> lds_op, string name, list<dag> pattern> : R600_LDS <
 396   lds_op,
 397   (outs R600_Reg32:$dst),
 398   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
 399        LAST:$last, R600_Pred:$pred_sel,
 400        BANK_SWIZZLE:$bank_swizzle),
 401   "  "#name#" $last OQAP, $src0$src0_rel $pred_sel",
 402   pattern
 403   > {
 404
 405   let src1 = 0;
 406   let src1_rel = 0;
 407   let src2 = 0;
 408   let src2_rel = 0;
 409
 410   let usesCustomInserter = 1;
 411   let LDS_1A = 1;
 412   let DisableEncoding = "$dst";
 413 }
 414
 415 class R600_LDS_1A1D <bits<6> lds_op, dag outs, string name, list<dag> pattern,
 416                      string dst =""> :
 417     R600_LDS <
 418   lds_op, outs,
 419   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
 420        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
 421        LAST:$last, R600_Pred:$pred_sel,
 422        BANK_SWIZZLE:$bank_swizzle),
 423   "  "#name#" $last "#dst#"$src0$src0_rel, $src1$src1_rel, $pred_sel",
 424   pattern
 425   > {
 426
 427   field string BaseOp;
 428
 429   let src2 = 0;
 430   let src2_rel = 0;
 431   let LDS_1A1D = 1;
 432 }
 433
 434 class R600_LDS_1A1D_NORET <bits<6> lds_op, string name, list<dag> pattern> :
 435     R600_LDS_1A1D <lds_op, (outs), name, pattern> {
 436   let BaseOp = name;
 437 }
 438
 439 class R600_LDS_1A1D_RET <bits<6> lds_op, string name, list<dag> pattern> :
 440     R600_LDS_1A1D <lds_op,  (outs R600_Reg32:$dst), name##"_RET", pattern, "OQAP, "> {
 441
 442   let BaseOp = name;
 443   let usesCustomInserter = 1;
 444   let DisableEncoding = "$dst";
 445 }
 446
 447 class R600_LDS_1A2D <bits<6> lds_op, string name, list<dag> pattern> :
 448     R600_LDS <
 449   lds_op,
 450   (outs),
 451   (ins R600_Reg32:$src0, REL:$src0_rel, SEL:$src0_sel,
 452        R600_Reg32:$src1, REL:$src1_rel, SEL:$src1_sel,
 453        R600_Reg32:$src2, REL:$src2_rel, SEL:$src2_sel,
 454        LAST:$last, R600_Pred:$pred_sel, BANK_SWIZZLE:$bank_swizzle),
 455   "  "#name# "$last $src0$src0_rel, $src1$src1_rel, $src2$src2_rel, $pred_sel",
 456   pattern> {
 457   let LDS_1A2D = 1;
 458 }
 459
 460 def LDS_ADD : R600_LDS_1A1D_NORET <0x0, "LDS_ADD", [] >;
 461 def LDS_SUB : R600_LDS_1A1D_NORET <0x1, "LDS_SUB", [] >;
 462 def LDS_WRITE : R600_LDS_1A1D_NORET <0xD, "LDS_WRITE",
 463   [(local_store (i32 R600_Reg32:$src1), R600_Reg32:$src0)]
 464 >;
 465 def LDS_BYTE_WRITE : R600_LDS_1A1D_NORET<0x12, "LDS_BYTE_WRITE",
 466   [(truncstorei8_local i32:$src1, i32:$src0)]
 467 >;
 468 def LDS_SHORT_WRITE : R600_LDS_1A1D_NORET<0x13, "LDS_SHORT_WRITE",
 469   [(truncstorei16_local i32:$src1, i32:$src0)]
 470 >;
 471 def LDS_ADD_RET : R600_LDS_1A1D_RET <0x20, "LDS_ADD",
 472   [(set i32:$dst, (atomic_load_add_local i32:$src0, i32:$src1))]
 473 >;
 474 def LDS_SUB_RET : R600_LDS_1A1D_RET <0x21, "LDS_SUB",
 475   [(set i32:$dst, (atomic_load_sub_local i32:$src0, i32:$src1))]
 476 >;
 477 def LDS_READ_RET : R600_LDS_1A <0x32, "LDS_READ_RET",
 478   [(set (i32 R600_Reg32:$dst), (local_load R600_Reg32:$src0))]
 479 >;
 480 def LDS_BYTE_READ_RET : R600_LDS_1A <0x36, "LDS_BYTE_READ_RET",
 481   [(set i32:$dst, (sextloadi8_local i32:$src0))]
 482 >;
 483 def LDS_UBYTE_READ_RET : R600_LDS_1A <0x37, "LDS_UBYTE_READ_RET",
 484   [(set i32:$dst, (az_extloadi8_local i32:$src0))]
 485 >;
 486 def LDS_SHORT_READ_RET : R600_LDS_1A <0x38, "LDS_SHORT_READ_RET",
 487   [(set i32:$dst, (sextloadi16_local i32:$src0))]
 488 >;
 489 def LDS_USHORT_READ_RET : R600_LDS_1A <0x39, "LDS_USHORT_READ_RET",
 490   [(set i32:$dst, (az_extloadi16_local i32:$src0))]
 491 >;
 492
 493 // TRUNC is used for the FLT_TO_INT instructions to work around a
 494 // perceived problem where the rounding modes are applied differently
 495 // depending on the instruction and the slot they are in.
 496 // See:
 497 // https://bugs.freedesktop.org/show_bug.cgi?id=50232
 498 // Mesa commit: a1a0974401c467cb86ef818f22df67c21774a38c
 499 //
 500 // XXX: Lowering SELECT_CC will sometimes generate fp_to_[su]int nodes,
 501 // which do not need to be truncated since the fp values are 0.0f or 1.0f.
 502 // We should look into handling these cases separately.
 503 def : Pat<(fp_to_sint f32:$src0), (FLT_TO_INT_eg (TRUNC $src0))>;
 504
 505 def : Pat<(fp_to_uint f32:$src0), (FLT_TO_UINT_eg (TRUNC $src0))>;
 506
 507 // SHA-256 Patterns
 508 def : SHA256MaPattern <BFI_INT_eg, XOR_INT>;
 509
 510 def : FROUNDPat <CNDGE_eg>;
 511
 512 def EG_ExportSwz : ExportSwzInst {
 513   let Word1{19-16} = 0; // BURST_COUNT
 514   let Word1{20} = 0; // VALID_PIXEL_MODE
 515   let Word1{21} = eop;
 516   let Word1{29-22} = inst;
 517   let Word1{30} = 0; // MARK
 518   let Word1{31} = 1; // BARRIER
 519 }
 520 defm : ExportPattern<EG_ExportSwz, 83>;
 521
 522 def EG_ExportBuf : ExportBufInst {
 523   let Word1{19-16} = 0; // BURST_COUNT
 524   let Word1{20} = 0; // VALID_PIXEL_MODE
 525   let Word1{21} = eop;
 526   let Word1{29-22} = inst;
 527   let Word1{30} = 0; // MARK
 528   let Word1{31} = 1; // BARRIER
 529 }
 530 defm : SteamOutputExportPattern<EG_ExportBuf, 0x40, 0x41, 0x42, 0x43>;
 531
 532 def CF_TC_EG : CF_CLAUSE_EG<1, (ins i32imm:$ADDR, i32imm:$COUNT),
 533   "TEX $COUNT @$ADDR"> {
 534   let POP_COUNT = 0;
 535 }
 536 def CF_VC_EG : CF_CLAUSE_EG<2, (ins i32imm:$ADDR, i32imm:$COUNT),
 537   "VTX $COUNT @$ADDR"> {
 538   let POP_COUNT = 0;
 539 }
 540 def WHILE_LOOP_EG : CF_CLAUSE_EG<6, (ins i32imm:$ADDR),
 541   "LOOP_START_DX10 @$ADDR"> {
 542   let POP_COUNT = 0;
 543   let COUNT = 0;
 544 }
 545 def END_LOOP_EG : CF_CLAUSE_EG<5, (ins i32imm:$ADDR), "END_LOOP @$ADDR"> {
 546   let POP_COUNT = 0;
 547   let COUNT = 0;
 548 }
 549 def LOOP_BREAK_EG : CF_CLAUSE_EG<9, (ins i32imm:$ADDR),
 550   "LOOP_BREAK @$ADDR"> {
 551   let POP_COUNT = 0;
 552   let COUNT = 0;
 553 }
 554 def CF_CONTINUE_EG : CF_CLAUSE_EG<8, (ins i32imm:$ADDR),
 555   "CONTINUE @$ADDR"> {
 556   let POP_COUNT = 0;
 557   let COUNT = 0;
 558 }
 559 def CF_JUMP_EG : CF_CLAUSE_EG<10, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
 560   "JUMP @$ADDR POP:$POP_COUNT"> {
 561   let COUNT = 0;
 562 }
 563 def CF_PUSH_EG : CF_CLAUSE_EG<11, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
 564                               "PUSH @$ADDR POP:$POP_COUNT"> {
 565   let COUNT = 0;
 566 }
 567 def CF_ELSE_EG : CF_CLAUSE_EG<13, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
 568   "ELSE @$ADDR POP:$POP_COUNT"> {
 569   let COUNT = 0;
 570 }
 571 def CF_CALL_FS_EG : CF_CLAUSE_EG<19, (ins), "CALL_FS"> {
 572   let ADDR = 0;
 573   let COUNT = 0;
 574   let POP_COUNT = 0;
 575 }
 576 def POP_EG : CF_CLAUSE_EG<14, (ins i32imm:$ADDR, i32imm:$POP_COUNT),
 577   "POP @$ADDR POP:$POP_COUNT"> {
 578   let COUNT = 0;
 579 }
 580 def CF_END_EG :  CF_CLAUSE_EG<0, (ins), "CF_END"> {
 581   let COUNT = 0;
 582   let POP_COUNT = 0;
 583   let ADDR = 0;
 584   let END_OF_PROGRAM = 1;
 585 }
 586
 587 } // End Predicates = [isEGorCayman]