lib/Target/R600/AMDGPUInstructions.td

   1 //===-- AMDGPUInstructions.td - Common instruction defs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction defs that are common to all hw codegen
  11 // targets.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 class AMDGPUInst <dag outs, dag ins, string asm, list<dag> pattern> : Instruction {
  16   field bit isRegisterLoad = 0;
  17   field bit isRegisterStore = 0;
  18
  19   let Namespace = "AMDGPU";
  20   let OutOperandList = outs;
  21   let InOperandList = ins;
  22   let AsmString = asm;
  23   let Pattern = pattern;
  24   let Itinerary = NullALU;
  25
  26   let TSFlags{63} = isRegisterLoad;
  27   let TSFlags{62} = isRegisterStore;
  28 }
  29
  30 class AMDGPUShaderInst <dag outs, dag ins, string asm, list<dag> pattern>
  31     : AMDGPUInst<outs, ins, asm, pattern> {
  32
  33   field bits<32> Inst = 0xffffffff;
  34
  35 }
  36
  37 def InstFlag : OperandWithDefaultOps <i32, (ops (i32 0))>;
  38
  39 def COND_EQ : PatLeaf <
  40   (cond),
  41   [{switch(N->get()){{default: return false;
  42                      case ISD::SETOEQ: case ISD::SETUEQ:
  43                      case ISD::SETEQ: return true;}}}]
  44 >;
  45
  46 def COND_NE : PatLeaf <
  47   (cond),
  48   [{switch(N->get()){{default: return false;
  49                      case ISD::SETONE: case ISD::SETUNE:
  50                      case ISD::SETNE: return true;}}}]
  51 >;
  52 def COND_GT : PatLeaf <
  53   (cond),
  54   [{switch(N->get()){{default: return false;
  55                      case ISD::SETOGT: case ISD::SETUGT:
  56                      case ISD::SETGT: return true;}}}]
  57 >;
  58
  59 def COND_GE : PatLeaf <
  60   (cond),
  61   [{switch(N->get()){{default: return false;
  62                      case ISD::SETOGE: case ISD::SETUGE:
  63                      case ISD::SETGE: return true;}}}]
  64 >;
  65
  66 def COND_LT : PatLeaf <
  67   (cond),
  68   [{switch(N->get()){{default: return false;
  69                      case ISD::SETOLT: case ISD::SETULT:
  70                      case ISD::SETLT: return true;}}}]
  71 >;
  72
  73 def COND_LE : PatLeaf <
  74   (cond),
  75   [{switch(N->get()){{default: return false;
  76                      case ISD::SETOLE: case ISD::SETULE:
  77                      case ISD::SETLE: return true;}}}]
  78 >;
  79
  80 def COND_NULL : PatLeaf <
  81   (cond),
  82   [{return false;}]
  83 >;
  84
  85 //===----------------------------------------------------------------------===//
  86 // Load/Store Pattern Fragments
  87 //===----------------------------------------------------------------------===//
  88
  89 def az_extload : PatFrag<(ops node:$ptr), (unindexedload node:$ptr), [{
  90   LoadSDNode *L = cast<LoadSDNode>(N);
  91   return L->getExtensionType() == ISD::ZEXTLOAD ||
  92          L->getExtensionType() == ISD::EXTLOAD;
  93 }]>;
  94
  95 def az_extloadi8 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
  96   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i8;
  97 }]>;
  98
  99 def sextloadi8_global : PatFrag<(ops node:$ptr), (sextloadi8 node:$ptr), [{
 100     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 101 }]>;
 102
 103 def az_extloadi8_constant : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 104     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 105 }]>;
 106
 107 def sextloadi8_constant : PatFrag<(ops node:$ptr), (sextloadi8 node:$ptr), [{
 108     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 109 }]>;
 110
 111 def az_extloadi8_global : PatFrag<(ops node:$ptr), (az_extloadi8 node:$ptr), [{
 112     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 113 }]>;
 114
 115 def az_extloadi16 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
 116   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i16;
 117 }]>;
 118
 119 def az_extloadi16_global : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 120     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 121 }]>;
 122
 123 def sextloadi16_global : PatFrag<(ops node:$ptr), (sextloadi16 node:$ptr), [{
 124     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 125 }]>;
 126
 127 def az_extloadi16_constant : PatFrag<(ops node:$ptr), (az_extloadi16 node:$ptr), [{
 128     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 129 }]>;
 130
 131 def sextloadi16_constant : PatFrag<(ops node:$ptr), (sextloadi16 node:$ptr), [{
 132     return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 133 }]>;
 134
 135 def az_extloadi32 : PatFrag<(ops node:$ptr), (az_extload node:$ptr), [{
 136   return cast<LoadSDNode>(N)->getMemoryVT() == MVT::i32;
 137 }]>;
 138
 139 def az_extloadi32_global : PatFrag<(ops node:$ptr),
 140                                    (az_extloadi32 node:$ptr), [{
 141   return isGlobalLoad(dyn_cast<LoadSDNode>(N));
 142 }]>;
 143
 144 def az_extloadi32_constant : PatFrag<(ops node:$ptr),
 145                                      (az_extloadi32 node:$ptr), [{
 146   return isConstantLoad(dyn_cast<LoadSDNode>(N), -1);
 147 }]>;
 148
 149 def local_load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 150     return isLocalLoad(dyn_cast<LoadSDNode>(N));
 151 }]>;
 152
 153 def local_store : PatFrag<(ops node:$val, node:$ptr),
 154                              (store node:$val, node:$ptr), [{
 155     return isLocalStore(dyn_cast<StoreSDNode>(N));
 156 }]>;
 157
 158 class Constants {
 159 int TWO_PI = 0x40c90fdb;
 160 int PI = 0x40490fdb;
 161 int TWO_PI_INV = 0x3e22f983;
 162 int FP_UINT_MAX_PLUS_1 = 0x4f800000;    // 1 << 32 in floating point encoding
 163 }
 164 def CONST : Constants;
 165
 166 def FP_ZERO : PatLeaf <
 167   (fpimm),
 168   [{return N->getValueAPF().isZero();}]
 169 >;
 170
 171 def FP_ONE : PatLeaf <
 172   (fpimm),
 173   [{return N->isExactlyValue(1.0);}]
 174 >;
 175
 176 let isCodeGenOnly = 1, isPseudo = 1 in {
 177
 178 let usesCustomInserter = 1  in {
 179
 180 class CLAMP <RegisterClass rc> : AMDGPUShaderInst <
 181   (outs rc:$dst),
 182   (ins rc:$src0),
 183   "CLAMP $dst, $src0",
 184   [(set f32:$dst, (int_AMDIL_clamp f32:$src0, (f32 FP_ZERO), (f32 FP_ONE)))]
 185 >;
 186
 187 class FABS <RegisterClass rc> : AMDGPUShaderInst <
 188   (outs rc:$dst),
 189   (ins rc:$src0),
 190   "FABS $dst, $src0",
 191   [(set f32:$dst, (fabs f32:$src0))]
 192 >;
 193
 194 class FNEG <RegisterClass rc> : AMDGPUShaderInst <
 195   (outs rc:$dst),
 196   (ins rc:$src0),
 197   "FNEG $dst, $src0",
 198   [(set f32:$dst, (fneg f32:$src0))]
 199 >;
 200
 201 } // usesCustomInserter = 1
 202
 203 multiclass RegisterLoadStore <RegisterClass dstClass, Operand addrClass,
 204                     ComplexPattern addrPat> {
 205   def RegisterLoad : AMDGPUShaderInst <
 206     (outs dstClass:$dst),
 207     (ins addrClass:$addr, i32imm:$chan),
 208     "RegisterLoad $dst, $addr",
 209     [(set i32:$dst, (AMDGPUregister_load addrPat:$addr, (i32 timm:$chan)))]
 210   > {
 211     let isRegisterLoad = 1;
 212   }
 213
 214   def RegisterStore : AMDGPUShaderInst <
 215     (outs),
 216     (ins dstClass:$val, addrClass:$addr, i32imm:$chan),
 217     "RegisterStore $val, $addr",
 218     [(AMDGPUregister_store i32:$val, addrPat:$addr, (i32 timm:$chan))]
 219   > {
 220     let isRegisterStore = 1;
 221   }
 222 }
 223
 224 } // End isCodeGenOnly = 1, isPseudo = 1
 225
 226 /* Generic helper patterns for intrinsics */
 227 /* -------------------------------------- */
 228
 229 class POW_Common <AMDGPUInst log_ieee, AMDGPUInst exp_ieee, AMDGPUInst mul>
 230   : Pat <
 231   (fpow f32:$src0, f32:$src1),
 232   (exp_ieee (mul f32:$src1, (log_ieee f32:$src0)))
 233 >;
 234
 235 /* Other helper patterns */
 236 /* --------------------- */
 237
 238 /* Extract element pattern */
 239 class Extract_Element <ValueType sub_type, ValueType vec_type, int sub_idx,
 240                        SubRegIndex sub_reg>
 241   : Pat<
 242   (sub_type (vector_extract vec_type:$src, sub_idx)),
 243   (EXTRACT_SUBREG $src, sub_reg)
 244 >;
 245
 246 /* Insert element pattern */
 247 class Insert_Element <ValueType elem_type, ValueType vec_type,
 248                       int sub_idx, SubRegIndex sub_reg>
 249   : Pat <
 250   (vector_insert vec_type:$vec, elem_type:$elem, sub_idx),
 251   (INSERT_SUBREG $vec, $elem, sub_reg)
 252 >;
 253
 254 // Vector Build pattern
 255 class Vector1_Build <ValueType vecType, ValueType elemType,
 256                      RegisterClass rc> : Pat <
 257   (vecType (build_vector elemType:$src)),
 258   (vecType (COPY_TO_REGCLASS $src, rc))
 259 >;
 260
 261 class Vector2_Build <ValueType vecType, ValueType elemType> : Pat <
 262   (vecType (build_vector elemType:$sub0, elemType:$sub1)),
 263   (INSERT_SUBREG (INSERT_SUBREG
 264     (vecType (IMPLICIT_DEF)), $sub0, sub0), $sub1, sub1)
 265 >;
 266
 267 class Vector4_Build <ValueType vecType, ValueType elemType> : Pat <
 268   (vecType (build_vector elemType:$x, elemType:$y, elemType:$z, elemType:$w)),
 269   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 270     (vecType (IMPLICIT_DEF)), $x, sub0), $y, sub1), $z, sub2), $w, sub3)
 271 >;
 272
 273 class Vector8_Build <ValueType vecType, ValueType elemType> : Pat <
 274   (vecType (build_vector elemType:$sub0, elemType:$sub1,
 275                          elemType:$sub2, elemType:$sub3,
 276                          elemType:$sub4, elemType:$sub5,
 277                          elemType:$sub6, elemType:$sub7)),
 278   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 279     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 280     (vecType (IMPLICIT_DEF)), $sub0, sub0), $sub1, sub1),
 281                               $sub2, sub2), $sub3, sub3),
 282                               $sub4, sub4), $sub5, sub5),
 283                               $sub6, sub6), $sub7, sub7)
 284 >;
 285
 286 class Vector16_Build <ValueType vecType, ValueType elemType> : Pat <
 287   (vecType (build_vector elemType:$sub0, elemType:$sub1,
 288                          elemType:$sub2, elemType:$sub3,
 289                          elemType:$sub4, elemType:$sub5,
 290                          elemType:$sub6, elemType:$sub7,
 291                          elemType:$sub8, elemType:$sub9,
 292                          elemType:$sub10, elemType:$sub11,
 293                          elemType:$sub12, elemType:$sub13,
 294                          elemType:$sub14, elemType:$sub15)),
 295   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 296     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 297     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 298     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 299     (vecType (IMPLICIT_DEF)), $sub0, sub0), $sub1, sub1),
 300                             $sub2, sub2), $sub3, sub3),
 301                             $sub4, sub4), $sub5, sub5),
 302                             $sub6, sub6), $sub7, sub7),
 303                             $sub8, sub8), $sub9, sub9),
 304                             $sub10, sub10), $sub11, sub11),
 305                             $sub12, sub12), $sub13, sub13),
 306                             $sub14, sub14), $sub15, sub15)
 307 >;
 308
 309 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 310 // can handle COPY instructions.
 311 // bitconvert pattern
 312 class BitConvert <ValueType dt, ValueType st, RegisterClass rc> : Pat <
 313   (dt (bitconvert (st rc:$src0))),
 314   (dt rc:$src0)
 315 >;
 316
 317 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 318 // can handle COPY instructions.
 319 class DwordAddrPat<ValueType vt, RegisterClass rc> : Pat <
 320   (vt (AMDGPUdwordaddr (vt rc:$addr))),
 321   (vt rc:$addr)
 322 >;
 323
 324 // BFI_INT patterns
 325
 326 multiclass BFIPatterns <Instruction BFI_INT> {
 327
 328   // Definition from ISA doc:
 329   // (y & x) | (z & ~x)
 330   def : Pat <
 331     (or (and i32:$y, i32:$x), (and i32:$z, (not i32:$x))),
 332     (BFI_INT $x, $y, $z)
 333   >;
 334
 335   // SHA-256 Ch function
 336   // z ^ (x & (y ^ z))
 337   def : Pat <
 338     (xor i32:$z, (and i32:$x, (xor i32:$y, i32:$z))),
 339     (BFI_INT $x, $y, $z)
 340   >;
 341
 342 }
 343
 344 // SHA-256 Ma patterns
 345
 346 // ((x & z) | (y & (x | z))) -> BFI_INT (XOR x, y), z, y
 347 class SHA256MaPattern <Instruction BFI_INT, Instruction XOR> : Pat <
 348   (or (and i32:$x, i32:$z), (and i32:$y, (or i32:$x, i32:$z))),
 349   (BFI_INT (XOR i32:$x, i32:$y), i32:$z, i32:$y)
 350 >;
 351
 352 // Bitfield extract patterns
 353
 354 def legalshift32 : ImmLeaf <i32, [{return Imm >=0 && Imm < 32;}]>;
 355 def bfemask : PatLeaf <(imm), [{return isMask_32(N->getZExtValue());}],
 356                             SDNodeXForm<imm, [{ return CurDAG->getTargetConstant(CountTrailingOnes_32(N->getZExtValue()), MVT::i32);}]>>;
 357
 358 class BFEPattern <Instruction BFE> : Pat <
 359   (and (srl i32:$x, legalshift32:$y), bfemask:$z),
 360   (BFE $x, $y, $z)
 361 >;
 362
 363 // rotr pattern
 364 class ROTRPattern <Instruction BIT_ALIGN> : Pat <
 365   (rotr i32:$src0, i32:$src1),
 366   (BIT_ALIGN $src0, $src0, $src1)
 367 >;
 368
 369 include "R600Instructions.td"
 370
 371 include "SIInstrInfo.td"
 372