lib/Target/R600/AMDGPUInstructions.td

   1 //===-- AMDGPUInstructions.td - Common instruction defs ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains instruction defs that are common to all hw codegen
  11 // targets.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 class AMDGPUInst <dag outs, dag ins, string asm, list<dag> pattern> : Instruction {
  16   field bit isRegisterLoad = 0;
  17   field bit isRegisterStore = 0;
  18
  19   let Namespace = "AMDGPU";
  20   let OutOperandList = outs;
  21   let InOperandList = ins;
  22   let AsmString = asm;
  23   let Pattern = pattern;
  24   let Itinerary = NullALU;
  25
  26   let TSFlags{63} = isRegisterLoad;
  27   let TSFlags{62} = isRegisterStore;
  28 }
  29
  30 class AMDGPUShaderInst <dag outs, dag ins, string asm, list<dag> pattern>
  31     : AMDGPUInst<outs, ins, asm, pattern> {
  32
  33   field bits<32> Inst = 0xffffffff;
  34
  35 }
  36
  37 def InstFlag : OperandWithDefaultOps <i32, (ops (i32 0))>;
  38
  39 def COND_EQ : PatLeaf <
  40   (cond),
  41   [{switch(N->get()){{default: return false;
  42                      case ISD::SETOEQ: case ISD::SETUEQ:
  43                      case ISD::SETEQ: return true;}}}]
  44 >;
  45
  46 def COND_NE : PatLeaf <
  47   (cond),
  48   [{switch(N->get()){{default: return false;
  49                      case ISD::SETONE: case ISD::SETUNE:
  50                      case ISD::SETNE: return true;}}}]
  51 >;
  52 def COND_GT : PatLeaf <
  53   (cond),
  54   [{switch(N->get()){{default: return false;
  55                      case ISD::SETOGT: case ISD::SETUGT:
  56                      case ISD::SETGT: return true;}}}]
  57 >;
  58
  59 def COND_GE : PatLeaf <
  60   (cond),
  61   [{switch(N->get()){{default: return false;
  62                      case ISD::SETOGE: case ISD::SETUGE:
  63                      case ISD::SETGE: return true;}}}]
  64 >;
  65
  66 def COND_LT : PatLeaf <
  67   (cond),
  68   [{switch(N->get()){{default: return false;
  69                      case ISD::SETOLT: case ISD::SETULT:
  70                      case ISD::SETLT: return true;}}}]
  71 >;
  72
  73 def COND_LE : PatLeaf <
  74   (cond),
  75   [{switch(N->get()){{default: return false;
  76                      case ISD::SETOLE: case ISD::SETULE:
  77                      case ISD::SETLE: return true;}}}]
  78 >;
  79
  80 def COND_NULL : PatLeaf <
  81   (cond),
  82   [{return false;}]
  83 >;
  84
  85 //===----------------------------------------------------------------------===//
  86 // Load/Store Pattern Fragments
  87 //===----------------------------------------------------------------------===//
  88
  89 def zextloadi8_global : PatFrag<(ops node:$ptr), (zextloadi8 node:$ptr), [{
  90     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
  91 }]>;
  92
  93 def zextloadi8_constant : PatFrag<(ops node:$ptr), (zextloadi8 node:$ptr), [{
  94     return isGlobalLoad(dyn_cast<LoadSDNode>(N));
  95 }]>;
  96
  97 class Constants {
  98 int TWO_PI = 0x40c90fdb;
  99 int PI = 0x40490fdb;
 100 int TWO_PI_INV = 0x3e22f983;
 101 int FP_UINT_MAX_PLUS_1 = 0x4f800000;    // 1 << 32 in floating point encoding
 102 }
 103 def CONST : Constants;
 104
 105 def FP_ZERO : PatLeaf <
 106   (fpimm),
 107   [{return N->getValueAPF().isZero();}]
 108 >;
 109
 110 def FP_ONE : PatLeaf <
 111   (fpimm),
 112   [{return N->isExactlyValue(1.0);}]
 113 >;
 114
 115 let isCodeGenOnly = 1, isPseudo = 1 in {
 116
 117 let usesCustomInserter = 1  in {
 118
 119 class CLAMP <RegisterClass rc> : AMDGPUShaderInst <
 120   (outs rc:$dst),
 121   (ins rc:$src0),
 122   "CLAMP $dst, $src0",
 123   [(set f32:$dst, (int_AMDIL_clamp f32:$src0, (f32 FP_ZERO), (f32 FP_ONE)))]
 124 >;
 125
 126 class FABS <RegisterClass rc> : AMDGPUShaderInst <
 127   (outs rc:$dst),
 128   (ins rc:$src0),
 129   "FABS $dst, $src0",
 130   [(set f32:$dst, (fabs f32:$src0))]
 131 >;
 132
 133 class FNEG <RegisterClass rc> : AMDGPUShaderInst <
 134   (outs rc:$dst),
 135   (ins rc:$src0),
 136   "FNEG $dst, $src0",
 137   [(set f32:$dst, (fneg f32:$src0))]
 138 >;
 139
 140 } // usesCustomInserter = 1
 141
 142 multiclass RegisterLoadStore <RegisterClass dstClass, Operand addrClass,
 143                     ComplexPattern addrPat> {
 144   def RegisterLoad : AMDGPUShaderInst <
 145     (outs dstClass:$dst),
 146     (ins addrClass:$addr, i32imm:$chan),
 147     "RegisterLoad $dst, $addr",
 148     [(set i32:$dst, (AMDGPUregister_load addrPat:$addr, (i32 timm:$chan)))]
 149   > {
 150     let isRegisterLoad = 1;
 151   }
 152
 153   def RegisterStore : AMDGPUShaderInst <
 154     (outs),
 155     (ins dstClass:$val, addrClass:$addr, i32imm:$chan),
 156     "RegisterStore $val, $addr",
 157     [(AMDGPUregister_store i32:$val, addrPat:$addr, (i32 timm:$chan))]
 158   > {
 159     let isRegisterStore = 1;
 160   }
 161 }
 162
 163 } // End isCodeGenOnly = 1, isPseudo = 1
 164
 165 /* Generic helper patterns for intrinsics */
 166 /* -------------------------------------- */
 167
 168 class POW_Common <AMDGPUInst log_ieee, AMDGPUInst exp_ieee, AMDGPUInst mul>
 169   : Pat <
 170   (fpow f32:$src0, f32:$src1),
 171   (exp_ieee (mul f32:$src1, (log_ieee f32:$src0)))
 172 >;
 173
 174 /* Other helper patterns */
 175 /* --------------------- */
 176
 177 /* Extract element pattern */
 178 class Extract_Element <ValueType sub_type, ValueType vec_type, int sub_idx,
 179                        SubRegIndex sub_reg>
 180   : Pat<
 181   (sub_type (vector_extract vec_type:$src, sub_idx)),
 182   (EXTRACT_SUBREG $src, sub_reg)
 183 >;
 184
 185 /* Insert element pattern */
 186 class Insert_Element <ValueType elem_type, ValueType vec_type,
 187                       int sub_idx, SubRegIndex sub_reg>
 188   : Pat <
 189   (vector_insert vec_type:$vec, elem_type:$elem, sub_idx),
 190   (INSERT_SUBREG $vec, $elem, sub_reg)
 191 >;
 192
 193 // Vector Build pattern
 194 class Vector1_Build <ValueType vecType, ValueType elemType,
 195                      RegisterClass rc> : Pat <
 196   (vecType (build_vector elemType:$src)),
 197   (vecType (COPY_TO_REGCLASS $src, rc))
 198 >;
 199
 200 class Vector2_Build <ValueType vecType, ValueType elemType> : Pat <
 201   (vecType (build_vector elemType:$sub0, elemType:$sub1)),
 202   (INSERT_SUBREG (INSERT_SUBREG
 203     (vecType (IMPLICIT_DEF)), $sub0, sub0), $sub1, sub1)
 204 >;
 205
 206 class Vector4_Build <ValueType vecType, ValueType elemType> : Pat <
 207   (vecType (build_vector elemType:$x, elemType:$y, elemType:$z, elemType:$w)),
 208   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 209     (vecType (IMPLICIT_DEF)), $x, sub0), $y, sub1), $z, sub2), $w, sub3)
 210 >;
 211
 212 class Vector8_Build <ValueType vecType, ValueType elemType> : Pat <
 213   (vecType (build_vector elemType:$sub0, elemType:$sub1,
 214                          elemType:$sub2, elemType:$sub3,
 215                          elemType:$sub4, elemType:$sub5,
 216                          elemType:$sub6, elemType:$sub7)),
 217   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 218     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 219     (vecType (IMPLICIT_DEF)), $sub0, sub0), $sub1, sub1),
 220                               $sub2, sub2), $sub3, sub3),
 221                               $sub4, sub4), $sub5, sub5),
 222                               $sub6, sub6), $sub7, sub7)
 223 >;
 224
 225 class Vector16_Build <ValueType vecType, ValueType elemType> : Pat <
 226   (vecType (build_vector elemType:$sub0, elemType:$sub1,
 227                          elemType:$sub2, elemType:$sub3,
 228                          elemType:$sub4, elemType:$sub5,
 229                          elemType:$sub6, elemType:$sub7,
 230                          elemType:$sub8, elemType:$sub9,
 231                          elemType:$sub10, elemType:$sub11,
 232                          elemType:$sub12, elemType:$sub13,
 233                          elemType:$sub14, elemType:$sub15)),
 234   (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 235     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 236     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 237     (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG (INSERT_SUBREG
 238     (vecType (IMPLICIT_DEF)), $sub0, sub0), $sub1, sub1),
 239                             $sub2, sub2), $sub3, sub3),
 240                             $sub4, sub4), $sub5, sub5),
 241                             $sub6, sub6), $sub7, sub7),
 242                             $sub8, sub8), $sub9, sub9),
 243                             $sub10, sub10), $sub11, sub11),
 244                             $sub12, sub12), $sub13, sub13),
 245                             $sub14, sub14), $sub15, sub15)
 246 >;
 247
 248 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 249 // can handle COPY instructions.
 250 // bitconvert pattern
 251 class BitConvert <ValueType dt, ValueType st, RegisterClass rc> : Pat <
 252   (dt (bitconvert (st rc:$src0))),
 253   (dt rc:$src0)
 254 >;
 255
 256 // XXX: Convert to new syntax and use COPY_TO_REG, once the DFAPacketizer
 257 // can handle COPY instructions.
 258 class DwordAddrPat<ValueType vt, RegisterClass rc> : Pat <
 259   (vt (AMDGPUdwordaddr (vt rc:$addr))),
 260   (vt rc:$addr)
 261 >;
 262
 263 // BFI_INT patterns
 264
 265 multiclass BFIPatterns <Instruction BFI_INT> {
 266
 267   // Definition from ISA doc:
 268   // (y & x) | (z & ~x)
 269   def : Pat <
 270     (or (and i32:$y, i32:$x), (and i32:$z, (not i32:$x))),
 271     (BFI_INT $x, $y, $z)
 272   >;
 273
 274   // SHA-256 Ch function
 275   // z ^ (x & (y ^ z))
 276   def : Pat <
 277     (xor i32:$z, (and i32:$x, (xor i32:$y, i32:$z))),
 278     (BFI_INT $x, $y, $z)
 279   >;
 280
 281 }
 282
 283 // SHA-256 Ma patterns
 284
 285 // ((x & z) | (y & (x | z))) -> BFI_INT (XOR x, y), z, y
 286 class SHA256MaPattern <Instruction BFI_INT, Instruction XOR> : Pat <
 287   (or (and i32:$x, i32:$z), (and i32:$y, (or i32:$x, i32:$z))),
 288   (BFI_INT (XOR i32:$x, i32:$y), i32:$z, i32:$y)
 289 >;
 290
 291 // Bitfield extract patterns
 292
 293 def legalshift32 : ImmLeaf <i32, [{return Imm >=0 && Imm < 32;}]>;
 294 def bfemask : PatLeaf <(imm), [{return isMask_32(N->getZExtValue());}],
 295                             SDNodeXForm<imm, [{ return CurDAG->getTargetConstant(CountTrailingOnes_32(N->getZExtValue()), MVT::i32);}]>>;
 296
 297 class BFEPattern <Instruction BFE> : Pat <
 298   (and (srl i32:$x, legalshift32:$y), bfemask:$z),
 299   (BFE $x, $y, $z)
 300 >;
 301
 302 // rotr pattern
 303 class ROTRPattern <Instruction BIT_ALIGN> : Pat <
 304   (rotr i32:$src0, i32:$src1),
 305   (BIT_ALIGN $src0, $src0, $src1)
 306 >;
 307
 308 include "R600Instructions.td"
 309
 310 include "SIInstrInfo.td"
 311