lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM, new TargetLoweringObjectFileELF()) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 131   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 132
 133   // Lower floating point store/load to integer store/load to reduce the number
 134   // of patterns in tablegen.
 135   setOperationAction(ISD::STORE, MVT::f32, Promote);
 136   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 137
 138   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 139   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 140
 141   setOperationAction(ISD::STORE, MVT::i64, Promote);
 142   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 143
 144   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 145   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 146
 147   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 152
 153   setOperationAction(ISD::STORE, MVT::f64, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 155
 156   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 158
 159   // Custom lowering of vector stores is required for local address space
 160   // stores.
 161   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 162   // XXX: Native v2i32 local address space stores are possible, but not
 163   // currently implemented.
 164   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 165
 166   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 167   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 168   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 169
 170   // XXX: This can be change to Custom, once ExpandVectorStores can
 171   // handle 64-bit stores.
 172   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 173
 174   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 175   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 176   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 177   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 178   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 179
 180
 181   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 182   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 183
 184   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 185   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 186
 187   setOperationAction(ISD::LOAD, MVT::i64, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::i64, MVT::v2i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 201
 202   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 204
 205   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 206   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 207   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 209   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 210   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 211   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 215
 216   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 217   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 218   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 219   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 220   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 221   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 222   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 223   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 224   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 226   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 227   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 228
 229   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 230
 231   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 232     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 233     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 234     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 235     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 236   }
 237
 238   if (!Subtarget->hasBFI()) {
 239     // fcopysign can be done in a single instruction with BFI.
 240     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 241     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 242   }
 243
 244   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 245
 246   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 247   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 248   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 249
 250   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 251   for (MVT VT : ScalarIntVTs) {
 252     setOperationAction(ISD::SREM, VT, Expand);
 253     setOperationAction(ISD::SDIV, VT, Custom);
 254
 255     // GPU does not have divrem function for signed or unsigned.
 256     setOperationAction(ISD::SDIVREM, VT, Custom);
 257     setOperationAction(ISD::UDIVREM, VT, Custom);
 258
 259     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 260     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 261     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 262
 263     setOperationAction(ISD::BSWAP, VT, Expand);
 264     setOperationAction(ISD::CTTZ, VT, Expand);
 265     setOperationAction(ISD::CTLZ, VT, Expand);
 266   }
 267
 268   if (!Subtarget->hasBCNT(32))
 269     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 270
 271   if (!Subtarget->hasBCNT(64))
 272     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 273
 274   // The hardware supports 32-bit ROTR, but not ROTL.
 275   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 276   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 277   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 278
 279   setOperationAction(ISD::MUL, MVT::i64, Expand);
 280   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 281   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 282   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 283   setOperationAction(ISD::UREM, MVT::i32, Expand);
 284   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 285   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 286
 287   if (!Subtarget->hasFFBH())
 288     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 289
 290   if (!Subtarget->hasFFBL())
 291     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 292
 293   static const MVT::SimpleValueType VectorIntTypes[] = {
 294     MVT::v2i32, MVT::v4i32
 295   };
 296
 297   for (MVT VT : VectorIntTypes) {
 298     // Expand the following operations for the current type by default.
 299     setOperationAction(ISD::ADD,  VT, Expand);
 300     setOperationAction(ISD::AND,  VT, Expand);
 301     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 302     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 303     setOperationAction(ISD::MUL,  VT, Expand);
 304     setOperationAction(ISD::OR,   VT, Expand);
 305     setOperationAction(ISD::SHL,  VT, Expand);
 306     setOperationAction(ISD::SRA,  VT, Expand);
 307     setOperationAction(ISD::SRL,  VT, Expand);
 308     setOperationAction(ISD::ROTL, VT, Expand);
 309     setOperationAction(ISD::ROTR, VT, Expand);
 310     setOperationAction(ISD::SUB,  VT, Expand);
 311     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 312     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 313     // TODO: Implement custom UREM / SREM routines.
 314     setOperationAction(ISD::SDIV, VT, Expand);
 315     setOperationAction(ISD::UDIV, VT, Expand);
 316     setOperationAction(ISD::SREM, VT, Expand);
 317     setOperationAction(ISD::UREM, VT, Expand);
 318     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 319     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 320     setOperationAction(ISD::SDIVREM, VT, Custom);
 321     setOperationAction(ISD::UDIVREM, VT, Custom);
 322     setOperationAction(ISD::ADDC, VT, Expand);
 323     setOperationAction(ISD::SUBC, VT, Expand);
 324     setOperationAction(ISD::ADDE, VT, Expand);
 325     setOperationAction(ISD::SUBE, VT, Expand);
 326     setOperationAction(ISD::SELECT, VT, Expand);
 327     setOperationAction(ISD::VSELECT, VT, Expand);
 328     setOperationAction(ISD::SELECT_CC, VT, Expand);
 329     setOperationAction(ISD::XOR,  VT, Expand);
 330     setOperationAction(ISD::BSWAP, VT, Expand);
 331     setOperationAction(ISD::CTPOP, VT, Expand);
 332     setOperationAction(ISD::CTTZ, VT, Expand);
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 334     setOperationAction(ISD::CTLZ, VT, Expand);
 335     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 336     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 337   }
 338
 339   static const MVT::SimpleValueType FloatVectorTypes[] = {
 340     MVT::v2f32, MVT::v4f32
 341   };
 342
 343   for (MVT VT : FloatVectorTypes) {
 344     setOperationAction(ISD::FABS, VT, Expand);
 345     setOperationAction(ISD::FADD, VT, Expand);
 346     setOperationAction(ISD::FCEIL, VT, Expand);
 347     setOperationAction(ISD::FCOS, VT, Expand);
 348     setOperationAction(ISD::FDIV, VT, Expand);
 349     setOperationAction(ISD::FEXP2, VT, Expand);
 350     setOperationAction(ISD::FLOG2, VT, Expand);
 351     setOperationAction(ISD::FPOW, VT, Expand);
 352     setOperationAction(ISD::FFLOOR, VT, Expand);
 353     setOperationAction(ISD::FTRUNC, VT, Expand);
 354     setOperationAction(ISD::FMUL, VT, Expand);
 355     setOperationAction(ISD::FMA, VT, Expand);
 356     setOperationAction(ISD::FRINT, VT, Expand);
 357     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 358     setOperationAction(ISD::FSQRT, VT, Expand);
 359     setOperationAction(ISD::FSIN, VT, Expand);
 360     setOperationAction(ISD::FSUB, VT, Expand);
 361     setOperationAction(ISD::FNEG, VT, Expand);
 362     setOperationAction(ISD::SELECT, VT, Expand);
 363     setOperationAction(ISD::VSELECT, VT, Expand);
 364     setOperationAction(ISD::SELECT_CC, VT, Expand);
 365     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 366     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 367   }
 368
 369   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 370   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 371
 372   setTargetDAGCombine(ISD::MUL);
 373   setTargetDAGCombine(ISD::SELECT_CC);
 374   setTargetDAGCombine(ISD::STORE);
 375
 376   setSchedulingPreference(Sched::RegPressure);
 377   setJumpIsExpensive(true);
 378
 379   setSelectIsExpensive(false);
 380   PredictableSelectIsExpensive = false;
 381
 382   // There are no integer divide instructions, and these expand to a pretty
 383   // large sequence of instructions.
 384   setIntDivIsCheap(false);
 385   setPow2DivIsCheap(false);
 386
 387   // TODO: Investigate this when 64-bit divides are implemented.
 388   addBypassSlowDiv(64, 32);
 389
 390   // FIXME: Need to really handle these.
 391   MaxStoresPerMemcpy  = 4096;
 392   MaxStoresPerMemmove = 4096;
 393   MaxStoresPerMemset  = 4096;
 394 }
 395
 396 //===----------------------------------------------------------------------===//
 397 // Target Information
 398 //===----------------------------------------------------------------------===//
 399
 400 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 401   return MVT::i32;
 402 }
 403
 404 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 405   return true;
 406 }
 407
 408 // The backend supports 32 and 64 bit floating point immediates.
 409 // FIXME: Why are we reporting vectors of FP immediates as legal?
 410 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 411   EVT ScalarVT = VT.getScalarType();
 412   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 413 }
 414
 415 // We don't want to shrink f64 / f32 constants.
 416 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 417   EVT ScalarVT = VT.getScalarType();
 418   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 419 }
 420
 421 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 422                                                    EVT CastTy) const {
 423   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 424     return true;
 425
 426   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 427   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 428
 429   return ((LScalarSize <= CastScalarSize) ||
 430           (CastScalarSize >= 32) ||
 431           (LScalarSize < 32));
 432 }
 433
 434 //===---------------------------------------------------------------------===//
 435 // Target Properties
 436 //===---------------------------------------------------------------------===//
 437
 438 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 439   assert(VT.isFloatingPoint());
 440   return VT == MVT::f32;
 441 }
 442
 443 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 444   assert(VT.isFloatingPoint());
 445   return VT == MVT::f32;
 446 }
 447
 448 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 449   // Truncate is just accessing a subregister.
 450   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 451 }
 452
 453 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 454   // Truncate is just accessing a subregister.
 455   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 456          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 457 }
 458
 459 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 460   const DataLayout *DL = getDataLayout();
 461   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 462   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 463
 464   return SrcSize == 32 && DestSize == 64;
 465 }
 466
 467 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 468   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 469   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 470   // this will enable reducing 64-bit operations the 32-bit, which is always
 471   // good.
 472   return Src == MVT::i32 && Dest == MVT::i64;
 473 }
 474
 475 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 476   return isZExtFree(Val.getValueType(), VT2);
 477 }
 478
 479 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 480   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 481   // limited number of native 64-bit operations. Shrinking an operation to fit
 482   // in a single 32-bit register should always be helpful. As currently used,
 483   // this is much less general than the name suggests, and is only used in
 484   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 485   // not profitable, and may actually be harmful.
 486   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 487 }
 488
 489 //===---------------------------------------------------------------------===//
 490 // TargetLowering Callbacks
 491 //===---------------------------------------------------------------------===//
 492
 493 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 494                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 495
 496   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 497 }
 498
 499 SDValue AMDGPUTargetLowering::LowerReturn(
 500                                      SDValue Chain,
 501                                      CallingConv::ID CallConv,
 502                                      bool isVarArg,
 503                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 504                                      const SmallVectorImpl<SDValue> &OutVals,
 505                                      SDLoc DL, SelectionDAG &DAG) const {
 506   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 507 }
 508
 509 //===---------------------------------------------------------------------===//
 510 // Target specific lowering
 511 //===---------------------------------------------------------------------===//
 512
 513 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 514                                         SmallVectorImpl<SDValue> &InVals) const {
 515   SDValue Callee = CLI.Callee;
 516   SelectionDAG &DAG = CLI.DAG;
 517
 518   const Function &Fn = *DAG.getMachineFunction().getFunction();
 519
 520   StringRef FuncName("<unknown>");
 521
 522   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 523     FuncName = G->getSymbol();
 524   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 525     FuncName = G->getGlobal()->getName();
 526
 527   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 528   DAG.getContext()->diagnose(NoCalls);
 529   return SDValue();
 530 }
 531
 532 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 533                                              SelectionDAG &DAG) const {
 534   switch (Op.getOpcode()) {
 535   default:
 536     Op.getNode()->dump();
 537     llvm_unreachable("Custom lowering code for this"
 538                      "instruction is not implemented yet!");
 539     break;
 540   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 541   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 542   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 543   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 544   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 545   case ISD::SDIV: return LowerSDIV(Op, DAG);
 546   case ISD::SREM: return LowerSREM(Op, DAG);
 547   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 548   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 549   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 550   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 551   case ISD::FRINT: return LowerFRINT(Op, DAG);
 552   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 553   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 554   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 555   }
 556   return Op;
 557 }
 558
 559 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 560                                               SmallVectorImpl<SDValue> &Results,
 561                                               SelectionDAG &DAG) const {
 562   switch (N->getOpcode()) {
 563   case ISD::SIGN_EXTEND_INREG:
 564     // Different parts of legalization seem to interpret which type of
 565     // sign_extend_inreg is the one to check for custom lowering. The extended
 566     // from type is what really matters, but some places check for custom
 567     // lowering of the result type. This results in trying to use
 568     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 569     // nothing here and let the illegal result integer be handled normally.
 570     return;
 571   case ISD::LOAD: {
 572     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 573     if (!Node)
 574       return;
 575
 576     Results.push_back(SDValue(Node, 0));
 577     Results.push_back(SDValue(Node, 1));
 578     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 579     // function
 580     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 581     return;
 582   }
 583   case ISD::STORE: {
 584     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 585     if (Lowered.getNode())
 586       Results.push_back(Lowered);
 587     return;
 588   }
 589   default:
 590     return;
 591   }
 592 }
 593
 594 // FIXME: This implements accesses to initialized globals in the constant
 595 // address space by copying them to private and accessing that. It does not
 596 // properly handle illegal types or vectors. The private vector loads are not
 597 // scalarized, and the illegal scalars hit an assertion. This technique will not
 598 // work well with large initializers, and this should eventually be
 599 // removed. Initialized globals should be placed into a data section that the
 600 // runtime will load into a buffer before the kernel is executed. Uses of the
 601 // global need to be replaced with a pointer loaded from an implicit kernel
 602 // argument into this buffer holding the copy of the data, which will remove the
 603 // need for any of this.
 604 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 605                                                        const GlobalValue *GV,
 606                                                        const SDValue &InitPtr,
 607                                                        SDValue Chain,
 608                                                        SelectionDAG &DAG) const {
 609   const DataLayout *TD = getTargetMachine().getDataLayout();
 610   SDLoc DL(InitPtr);
 611   Type *InitTy = Init->getType();
 612
 613   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 614     EVT VT = EVT::getEVT(InitTy);
 615     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 616     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 617                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 618                         TD->getPrefTypeAlignment(InitTy));
 619   }
 620
 621   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 622     EVT VT = EVT::getEVT(CFP->getType());
 623     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 624     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 625                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 626                  TD->getPrefTypeAlignment(CFP->getType()));
 627   }
 628
 629   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 630     const StructLayout *SL = TD->getStructLayout(ST);
 631
 632     EVT PtrVT = InitPtr.getValueType();
 633     SmallVector<SDValue, 8> Chains;
 634
 635     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 636       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 637       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 638
 639       Constant *Elt = Init->getAggregateElement(I);
 640       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 641     }
 642
 643     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 644   }
 645
 646   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 647     EVT PtrVT = InitPtr.getValueType();
 648
 649     unsigned NumElements;
 650     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 651       NumElements = AT->getNumElements();
 652     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 653       NumElements = VT->getNumElements();
 654     else
 655       llvm_unreachable("Unexpected type");
 656
 657     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 658     SmallVector<SDValue, 8> Chains;
 659     for (unsigned i = 0; i < NumElements; ++i) {
 660       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 661       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 662
 663       Constant *Elt = Init->getAggregateElement(i);
 664       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 665     }
 666
 667     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 668   }
 669
 670   if (isa<UndefValue>(Init)) {
 671     EVT VT = EVT::getEVT(InitTy);
 672     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 673     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 674                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 675                         TD->getPrefTypeAlignment(InitTy));
 676   }
 677
 678   Init->dump();
 679   llvm_unreachable("Unhandled constant initializer");
 680 }
 681
 682 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 683                                                  SDValue Op,
 684                                                  SelectionDAG &DAG) const {
 685
 686   const DataLayout *TD = getTargetMachine().getDataLayout();
 687   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 688   const GlobalValue *GV = G->getGlobal();
 689
 690   switch (G->getAddressSpace()) {
 691   default: llvm_unreachable("Global Address lowering not implemented for this "
 692                             "address space");
 693   case AMDGPUAS::LOCAL_ADDRESS: {
 694     // XXX: What does the value of G->getOffset() mean?
 695     assert(G->getOffset() == 0 &&
 696          "Do not know what to do with an non-zero offset");
 697
 698     unsigned Offset;
 699     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 700       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 701       Offset = MFI->LDSSize;
 702       MFI->LocalMemoryObjects[GV] = Offset;
 703       // XXX: Account for alignment?
 704       MFI->LDSSize += Size;
 705     } else {
 706       Offset = MFI->LocalMemoryObjects[GV];
 707     }
 708
 709     return DAG.getConstant(Offset, getPointerTy(G->getAddressSpace()));
 710   }
 711   case AMDGPUAS::CONSTANT_ADDRESS: {
 712     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 713     Type *EltType = GV->getType()->getElementType();
 714     unsigned Size = TD->getTypeAllocSize(EltType);
 715     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 716
 717     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 718     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 719
 720     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 721     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 722
 723     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 724     if (!Var->hasInitializer()) {
 725       // This has no use, but bugpoint will hit it.
 726       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 727     }
 728
 729     const Constant *Init = Var->getInitializer();
 730     SmallVector<SDNode*, 8> WorkList;
 731
 732     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 733                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 734       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 735         continue;
 736       WorkList.push_back(*I);
 737     }
 738     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 739     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 740                                            E = WorkList.end(); I != E; ++I) {
 741       SmallVector<SDValue, 8> Ops;
 742       Ops.push_back(Chain);
 743       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 744         Ops.push_back((*I)->getOperand(i));
 745       }
 746       DAG.UpdateNodeOperands(*I, Ops);
 747     }
 748     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 749   }
 750   }
 751 }
 752
 753 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 754                                                   SelectionDAG &DAG) const {
 755   SmallVector<SDValue, 8> Args;
 756   SDValue A = Op.getOperand(0);
 757   SDValue B = Op.getOperand(1);
 758
 759   DAG.ExtractVectorElements(A, Args);
 760   DAG.ExtractVectorElements(B, Args);
 761
 762   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 763 }
 764
 765 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 766                                                      SelectionDAG &DAG) const {
 767
 768   SmallVector<SDValue, 8> Args;
 769   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 770   EVT VT = Op.getValueType();
 771   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 772                             VT.getVectorNumElements());
 773
 774   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 775 }
 776
 777 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 778                                               SelectionDAG &DAG) const {
 779
 780   MachineFunction &MF = DAG.getMachineFunction();
 781   const AMDGPUFrameLowering *TFL =
 782    static_cast<const AMDGPUFrameLowering*>(getTargetMachine().getFrameLowering());
 783
 784   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 785
 786   unsigned FrameIndex = FIN->getIndex();
 787   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 788   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 789                          Op.getValueType());
 790 }
 791
 792 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 793     SelectionDAG &DAG) const {
 794   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 795   SDLoc DL(Op);
 796   EVT VT = Op.getValueType();
 797
 798   switch (IntrinsicID) {
 799     default: return Op;
 800     case AMDGPUIntrinsic::AMDGPU_abs:
 801     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 802       return LowerIntrinsicIABS(Op, DAG);
 803     case AMDGPUIntrinsic::AMDGPU_lrp:
 804       return LowerIntrinsicLRP(Op, DAG);
 805     case AMDGPUIntrinsic::AMDGPU_fract:
 806     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 807       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 808
 809     case AMDGPUIntrinsic::AMDGPU_clamp:
 810     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 811       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 812                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 813
 814     case Intrinsic::AMDGPU_div_scale: {
 815       // 3rd parameter required to be a constant.
 816       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 817       if (!Param)
 818         return DAG.getUNDEF(VT);
 819
 820       // Translate to the operands expected by the machine instruction. The
 821       // first parameter must be the same as the first instruction.
 822       SDValue Numerator = Op.getOperand(1);
 823       SDValue Denominator = Op.getOperand(2);
 824       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 825
 826       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, VT,
 827                          Src0, Denominator, Numerator);
 828     }
 829
 830     case Intrinsic::AMDGPU_div_fmas:
 831       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 832                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 833
 834     case Intrinsic::AMDGPU_div_fixup:
 835       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 836                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 837
 838     case Intrinsic::AMDGPU_trig_preop:
 839       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 840                          Op.getOperand(1), Op.getOperand(2));
 841
 842     case Intrinsic::AMDGPU_rcp:
 843       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 844
 845     case Intrinsic::AMDGPU_rsq:
 846       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 847
 848     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 849       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 850
 851     case Intrinsic::AMDGPU_rsq_clamped:
 852       return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 853
 854     case AMDGPUIntrinsic::AMDGPU_imax:
 855       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 856                                                   Op.getOperand(2));
 857     case AMDGPUIntrinsic::AMDGPU_umax:
 858       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 859                                                   Op.getOperand(2));
 860     case AMDGPUIntrinsic::AMDGPU_imin:
 861       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 862                                                   Op.getOperand(2));
 863     case AMDGPUIntrinsic::AMDGPU_umin:
 864       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 865                                                   Op.getOperand(2));
 866
 867     case AMDGPUIntrinsic::AMDGPU_umul24:
 868       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 869                          Op.getOperand(1), Op.getOperand(2));
 870
 871     case AMDGPUIntrinsic::AMDGPU_imul24:
 872       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 873                          Op.getOperand(1), Op.getOperand(2));
 874
 875     case AMDGPUIntrinsic::AMDGPU_umad24:
 876       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 877                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 878
 879     case AMDGPUIntrinsic::AMDGPU_imad24:
 880       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 881                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 882
 883     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 884       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 885
 886     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 887       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 888
 889     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 890       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 891
 892     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 893       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 894
 895     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 896       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 897                          Op.getOperand(1),
 898                          Op.getOperand(2),
 899                          Op.getOperand(3));
 900
 901     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 902       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 903                          Op.getOperand(1),
 904                          Op.getOperand(2),
 905                          Op.getOperand(3));
 906
 907     case AMDGPUIntrinsic::AMDGPU_bfi:
 908       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 909                          Op.getOperand(1),
 910                          Op.getOperand(2),
 911                          Op.getOperand(3));
 912
 913     case AMDGPUIntrinsic::AMDGPU_bfm:
 914       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 915                          Op.getOperand(1),
 916                          Op.getOperand(2));
 917
 918     case AMDGPUIntrinsic::AMDGPU_brev:
 919       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
 920
 921     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
 922       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 923
 924     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
 925       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 926     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
 927       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
 928   }
 929 }
 930
 931 ///IABS(a) = SMAX(sub(0, a), a)
 932 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 933                                                  SelectionDAG &DAG) const {
 934   SDLoc DL(Op);
 935   EVT VT = Op.getValueType();
 936   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 937                                               Op.getOperand(1));
 938
 939   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 940 }
 941
 942 /// Linear Interpolation
 943 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 944 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 945                                                 SelectionDAG &DAG) const {
 946   SDLoc DL(Op);
 947   EVT VT = Op.getValueType();
 948   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 949                                 DAG.getConstantFP(1.0f, MVT::f32),
 950                                 Op.getOperand(1));
 951   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 952                                                     Op.getOperand(3));
 953   return DAG.getNode(ISD::FADD, DL, VT,
 954       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 955       OneSubAC);
 956 }
 957
 958 /// \brief Generate Min/Max node
 959 SDValue AMDGPUTargetLowering::CombineMinMax(SDNode *N,
 960                                             SelectionDAG &DAG) const {
 961   SDLoc DL(N);
 962   EVT VT = N->getValueType(0);
 963
 964   SDValue LHS = N->getOperand(0);
 965   SDValue RHS = N->getOperand(1);
 966   SDValue True = N->getOperand(2);
 967   SDValue False = N->getOperand(3);
 968   SDValue CC = N->getOperand(4);
 969
 970   if (VT != MVT::f32 ||
 971       !((LHS == True && RHS == False) || (LHS == False && RHS == True))) {
 972     return SDValue();
 973   }
 974
 975   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
 976   switch (CCOpcode) {
 977   case ISD::SETOEQ:
 978   case ISD::SETONE:
 979   case ISD::SETUNE:
 980   case ISD::SETNE:
 981   case ISD::SETUEQ:
 982   case ISD::SETEQ:
 983   case ISD::SETFALSE:
 984   case ISD::SETFALSE2:
 985   case ISD::SETTRUE:
 986   case ISD::SETTRUE2:
 987   case ISD::SETUO:
 988   case ISD::SETO:
 989     llvm_unreachable("Operation should already be optimised!");
 990   case ISD::SETULE:
 991   case ISD::SETULT:
 992   case ISD::SETOLE:
 993   case ISD::SETOLT:
 994   case ISD::SETLE:
 995   case ISD::SETLT: {
 996     unsigned Opc = (LHS == True) ? AMDGPUISD::FMIN : AMDGPUISD::FMAX;
 997     return DAG.getNode(Opc, DL, VT, LHS, RHS);
 998   }
 999   case ISD::SETGT:
1000   case ISD::SETGE:
1001   case ISD::SETUGE:
1002   case ISD::SETOGE:
1003   case ISD::SETUGT:
1004   case ISD::SETOGT: {
1005     unsigned Opc = (LHS == True) ? AMDGPUISD::FMAX : AMDGPUISD::FMIN;
1006     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1007   }
1008   case ISD::SETCC_INVALID:
1009     llvm_unreachable("Invalid setcc condcode!");
1010   }
1011   return SDValue();
1012 }
1013
1014 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue &Op,
1015                                               SelectionDAG &DAG) const {
1016   LoadSDNode *Load = dyn_cast<LoadSDNode>(Op);
1017   EVT MemEltVT = Load->getMemoryVT().getVectorElementType();
1018   EVT LoadVT = Op.getValueType();
1019   EVT EltVT = Op.getValueType().getVectorElementType();
1020   EVT PtrVT = Load->getBasePtr().getValueType();
1021
1022   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1023   SmallVector<SDValue, 8> Loads;
1024   SmallVector<SDValue, 8> Chains;
1025
1026   SDLoc SL(Op);
1027
1028   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1029     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1030                     DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8), PtrVT));
1031
1032     SDValue NewLoad
1033       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1034                        Load->getChain(), Ptr,
1035                        MachinePointerInfo(Load->getMemOperand()->getValue()),
1036                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1037                        Load->getAlignment());
1038     Loads.push_back(NewLoad.getValue(0));
1039     Chains.push_back(NewLoad.getValue(1));
1040   }
1041
1042   SDValue Ops[] = {
1043     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1044     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1045   };
1046
1047   return DAG.getMergeValues(Ops, SL);
1048 }
1049
1050 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1051                                                SelectionDAG &DAG) const {
1052   StoreSDNode *Store = cast<StoreSDNode>(Op);
1053   EVT MemVT = Store->getMemoryVT();
1054   unsigned MemBits = MemVT.getSizeInBits();
1055
1056   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1057   // truncating store into an i32 store.
1058   // XXX: We could also handle optimize other vector bitwidths.
1059   if (!MemVT.isVector() || MemBits > 32) {
1060     return SDValue();
1061   }
1062
1063   SDLoc DL(Op);
1064   SDValue Value = Store->getValue();
1065   EVT VT = Value.getValueType();
1066   EVT ElemVT = VT.getVectorElementType();
1067   SDValue Ptr = Store->getBasePtr();
1068   EVT MemEltVT = MemVT.getVectorElementType();
1069   unsigned MemEltBits = MemEltVT.getSizeInBits();
1070   unsigned MemNumElements = MemVT.getVectorNumElements();
1071   unsigned PackedSize = MemVT.getStoreSizeInBits();
1072   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1073
1074   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1075
1076   SDValue PackedValue;
1077   for (unsigned i = 0; i < MemNumElements; ++i) {
1078     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1079                               DAG.getConstant(i, MVT::i32));
1080     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1081     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1082
1083     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1084     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1085
1086     if (i == 0) {
1087       PackedValue = Elt;
1088     } else {
1089       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1090     }
1091   }
1092
1093   if (PackedSize < 32) {
1094     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1095     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1096                              Store->getMemOperand()->getPointerInfo(),
1097                              PackedVT,
1098                              Store->isNonTemporal(), Store->isVolatile(),
1099                              Store->getAlignment());
1100   }
1101
1102   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1103                       Store->getMemOperand()->getPointerInfo(),
1104                       Store->isVolatile(),  Store->isNonTemporal(),
1105                       Store->getAlignment());
1106 }
1107
1108 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1109                                             SelectionDAG &DAG) const {
1110   StoreSDNode *Store = cast<StoreSDNode>(Op);
1111   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1112   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1113   EVT PtrVT = Store->getBasePtr().getValueType();
1114   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1115   SDLoc SL(Op);
1116
1117   SmallVector<SDValue, 8> Chains;
1118
1119   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1120     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1121                               Store->getValue(), DAG.getConstant(i, MVT::i32));
1122     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT,
1123                               Store->getBasePtr(),
1124                             DAG.getConstant(i * (MemEltVT.getSizeInBits() / 8),
1125                                             PtrVT));
1126     Chains.push_back(DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1127                          MachinePointerInfo(Store->getMemOperand()->getValue()),
1128                          MemEltVT, Store->isVolatile(), Store->isNonTemporal(),
1129                          Store->getAlignment()));
1130   }
1131   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1132 }
1133
1134 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1135   SDLoc DL(Op);
1136   LoadSDNode *Load = cast<LoadSDNode>(Op);
1137   ISD::LoadExtType ExtType = Load->getExtensionType();
1138   EVT VT = Op.getValueType();
1139   EVT MemVT = Load->getMemoryVT();
1140
1141   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1142     // We can do the extload to 32-bits, and then need to separately extend to
1143     // 64-bits.
1144
1145     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1146                                        Load->getChain(),
1147                                        Load->getBasePtr(),
1148                                        MemVT,
1149                                        Load->getMemOperand());
1150
1151     SDValue Ops[] = {
1152       DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32),
1153       ExtLoad32.getValue(1)
1154     };
1155
1156     return DAG.getMergeValues(Ops, DL);
1157   }
1158
1159   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1160     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1161     // FIXME: Copied from PPC
1162     // First, load into 32 bits, then truncate to 1 bit.
1163
1164     SDValue Chain = Load->getChain();
1165     SDValue BasePtr = Load->getBasePtr();
1166     MachineMemOperand *MMO = Load->getMemOperand();
1167
1168     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1169                                    BasePtr, MVT::i8, MMO);
1170
1171     SDValue Ops[] = {
1172       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1173       NewLD.getValue(1)
1174     };
1175
1176     return DAG.getMergeValues(Ops, DL);
1177   }
1178
1179   if (Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1180       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1181     return SDValue();
1182
1183
1184   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1185                             DAG.getConstant(2, MVT::i32));
1186   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1187                             Load->getChain(), Ptr,
1188                             DAG.getTargetConstant(0, MVT::i32),
1189                             Op.getOperand(2));
1190   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1191                                 Load->getBasePtr(),
1192                                 DAG.getConstant(0x3, MVT::i32));
1193   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1194                                  DAG.getConstant(3, MVT::i32));
1195
1196   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1197
1198   EVT MemEltVT = MemVT.getScalarType();
1199   if (ExtType == ISD::SEXTLOAD) {
1200     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1201
1202     SDValue Ops[] = {
1203       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1204       Load->getChain()
1205     };
1206
1207     return DAG.getMergeValues(Ops, DL);
1208   }
1209
1210   SDValue Ops[] = {
1211     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1212     Load->getChain()
1213   };
1214
1215   return DAG.getMergeValues(Ops, DL);
1216 }
1217
1218 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1219   SDLoc DL(Op);
1220   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1221   if (Result.getNode()) {
1222     return Result;
1223   }
1224
1225   StoreSDNode *Store = cast<StoreSDNode>(Op);
1226   SDValue Chain = Store->getChain();
1227   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1228        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1229       Store->getValue().getValueType().isVector()) {
1230     return SplitVectorStore(Op, DAG);
1231   }
1232
1233   EVT MemVT = Store->getMemoryVT();
1234   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1235       MemVT.bitsLT(MVT::i32)) {
1236     unsigned Mask = 0;
1237     if (Store->getMemoryVT() == MVT::i8) {
1238       Mask = 0xff;
1239     } else if (Store->getMemoryVT() == MVT::i16) {
1240       Mask = 0xffff;
1241     }
1242     SDValue BasePtr = Store->getBasePtr();
1243     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1244                               DAG.getConstant(2, MVT::i32));
1245     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1246                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1247
1248     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1249                                   DAG.getConstant(0x3, MVT::i32));
1250
1251     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1252                                    DAG.getConstant(3, MVT::i32));
1253
1254     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1255                                     Store->getValue());
1256
1257     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1258
1259     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1260                                        MaskedValue, ShiftAmt);
1261
1262     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1263                                   ShiftAmt);
1264     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1265                           DAG.getConstant(0xffffffff, MVT::i32));
1266     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1267
1268     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1269     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1270                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1271   }
1272   return SDValue();
1273 }
1274
1275 // This is a shortcut for integer division because we have fast i32<->f32
1276 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1277 // float is enough to accurately represent up to a 24-bit integer.
1278 SDValue AMDGPUTargetLowering::LowerSDIV24(SDValue Op, SelectionDAG &DAG) const {
1279   SDLoc DL(Op);
1280   EVT VT = Op.getValueType();
1281   SDValue LHS = Op.getOperand(0);
1282   SDValue RHS = Op.getOperand(1);
1283   MVT IntVT = MVT::i32;
1284   MVT FltVT = MVT::f32;
1285
1286   if (VT.isVector()) {
1287     unsigned NElts = VT.getVectorNumElements();
1288     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1289     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1290   }
1291
1292   unsigned BitSize = VT.getScalarType().getSizeInBits();
1293
1294   // char|short jq = ia ^ ib;
1295   SDValue jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1296
1297   // jq = jq >> (bitsize - 2)
1298   jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1299
1300   // jq = jq | 0x1
1301   jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1302
1303   // jq = (int)jq
1304   jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1305
1306   // int ia = (int)LHS;
1307   SDValue ia = DAG.getSExtOrTrunc(LHS, DL, IntVT);
1308
1309   // int ib, (int)RHS;
1310   SDValue ib = DAG.getSExtOrTrunc(RHS, DL, IntVT);
1311
1312   // float fa = (float)ia;
1313   SDValue fa = DAG.getNode(ISD::SINT_TO_FP, DL, FltVT, ia);
1314
1315   // float fb = (float)ib;
1316   SDValue fb = DAG.getNode(ISD::SINT_TO_FP, DL, FltVT, ib);
1317
1318   // float fq = native_divide(fa, fb);
1319   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1320                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1321
1322   // fq = trunc(fq);
1323   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1324
1325   // float fqneg = -fq;
1326   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1327
1328   // float fr = mad(fqneg, fb, fa);
1329   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1330                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1331
1332   // int iq = (int)fq;
1333   SDValue iq = DAG.getNode(ISD::FP_TO_SINT, DL, IntVT, fq);
1334
1335   // fr = fabs(fr);
1336   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1337
1338   // fb = fabs(fb);
1339   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1340
1341   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1342
1343   // int cv = fr >= fb;
1344   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1345
1346   // jq = (cv ? jq : 0);
1347   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1348
1349   // dst = iq + jq;
1350   iq = DAG.getSExtOrTrunc(iq, DL, VT);
1351   return DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1352 }
1353
1354 SDValue AMDGPUTargetLowering::LowerSDIV32(SDValue Op, SelectionDAG &DAG) const {
1355   SDLoc DL(Op);
1356   EVT OVT = Op.getValueType();
1357   SDValue LHS = Op.getOperand(0);
1358   SDValue RHS = Op.getOperand(1);
1359   // The LowerSDIV32 function generates equivalent to the following IL.
1360   // mov r0, LHS
1361   // mov r1, RHS
1362   // ilt r10, r0, 0
1363   // ilt r11, r1, 0
1364   // iadd r0, r0, r10
1365   // iadd r1, r1, r11
1366   // ixor r0, r0, r10
1367   // ixor r1, r1, r11
1368   // udiv r0, r0, r1
1369   // ixor r10, r10, r11
1370   // iadd r0, r0, r10
1371   // ixor DST, r0, r10
1372
1373   // mov r0, LHS
1374   SDValue r0 = LHS;
1375
1376   // mov r1, RHS
1377   SDValue r1 = RHS;
1378
1379   // ilt r10, r0, 0
1380   SDValue r10 = DAG.getSelectCC(DL,
1381       r0, DAG.getConstant(0, OVT),
1382       DAG.getConstant(-1, OVT),
1383       DAG.getConstant(0, OVT),
1384       ISD::SETLT);
1385
1386   // ilt r11, r1, 0
1387   SDValue r11 = DAG.getSelectCC(DL,
1388       r1, DAG.getConstant(0, OVT),
1389       DAG.getConstant(-1, OVT),
1390       DAG.getConstant(0, OVT),
1391       ISD::SETLT);
1392
1393   // iadd r0, r0, r10
1394   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1395
1396   // iadd r1, r1, r11
1397   r1 = DAG.getNode(ISD::ADD, DL, OVT, r1, r11);
1398
1399   // ixor r0, r0, r10
1400   r0 = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1401
1402   // ixor r1, r1, r11
1403   r1 = DAG.getNode(ISD::XOR, DL, OVT, r1, r11);
1404
1405   // udiv r0, r0, r1
1406   r0 = DAG.getNode(ISD::UDIV, DL, OVT, r0, r1);
1407
1408   // ixor r10, r10, r11
1409   r10 = DAG.getNode(ISD::XOR, DL, OVT, r10, r11);
1410
1411   // iadd r0, r0, r10
1412   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1413
1414   // ixor DST, r0, r10
1415   SDValue DST = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1416   return DST;
1417 }
1418
1419 SDValue AMDGPUTargetLowering::LowerSDIV64(SDValue Op, SelectionDAG &DAG) const {
1420   return SDValue(Op.getNode(), 0);
1421 }
1422
1423 SDValue AMDGPUTargetLowering::LowerSDIV(SDValue Op, SelectionDAG &DAG) const {
1424   EVT OVT = Op.getValueType().getScalarType();
1425
1426   if (OVT == MVT::i32) {
1427     if (DAG.ComputeNumSignBits(Op.getOperand(0)) > 8 &&
1428         DAG.ComputeNumSignBits(Op.getOperand(1)) > 8) {
1429       // TODO: We technically could do this for i64, but shouldn't that just be
1430       // handled by something generally reducing 64-bit division on 32-bit
1431       // values to 32-bit?
1432       return LowerSDIV24(Op, DAG);
1433     }
1434
1435     return LowerSDIV32(Op, DAG);
1436   }
1437
1438   assert(OVT == MVT::i64);
1439   return LowerSDIV64(Op, DAG);
1440 }
1441
1442 SDValue AMDGPUTargetLowering::LowerSREM32(SDValue Op, SelectionDAG &DAG) const {
1443   SDLoc DL(Op);
1444   EVT OVT = Op.getValueType();
1445   SDValue LHS = Op.getOperand(0);
1446   SDValue RHS = Op.getOperand(1);
1447   // The LowerSREM32 function generates equivalent to the following IL.
1448   // mov r0, LHS
1449   // mov r1, RHS
1450   // ilt r10, r0, 0
1451   // ilt r11, r1, 0
1452   // iadd r0, r0, r10
1453   // iadd r1, r1, r11
1454   // ixor r0, r0, r10
1455   // ixor r1, r1, r11
1456   // udiv r20, r0, r1
1457   // umul r20, r20, r1
1458   // sub r0, r0, r20
1459   // iadd r0, r0, r10
1460   // ixor DST, r0, r10
1461
1462   // mov r0, LHS
1463   SDValue r0 = LHS;
1464
1465   // mov r1, RHS
1466   SDValue r1 = RHS;
1467
1468   // ilt r10, r0, 0
1469   SDValue r10 = DAG.getSetCC(DL, OVT, r0, DAG.getConstant(0, OVT), ISD::SETLT);
1470
1471   // ilt r11, r1, 0
1472   SDValue r11 = DAG.getSetCC(DL, OVT, r1, DAG.getConstant(0, OVT), ISD::SETLT);
1473
1474   // iadd r0, r0, r10
1475   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1476
1477   // iadd r1, r1, r11
1478   r1 = DAG.getNode(ISD::ADD, DL, OVT, r1, r11);
1479
1480   // ixor r0, r0, r10
1481   r0 = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1482
1483   // ixor r1, r1, r11
1484   r1 = DAG.getNode(ISD::XOR, DL, OVT, r1, r11);
1485
1486   // udiv r20, r0, r1
1487   SDValue r20 = DAG.getNode(ISD::UREM, DL, OVT, r0, r1);
1488
1489   // umul r20, r20, r1
1490   r20 = DAG.getNode(AMDGPUISD::UMUL, DL, OVT, r20, r1);
1491
1492   // sub r0, r0, r20
1493   r0 = DAG.getNode(ISD::SUB, DL, OVT, r0, r20);
1494
1495   // iadd r0, r0, r10
1496   r0 = DAG.getNode(ISD::ADD, DL, OVT, r0, r10);
1497
1498   // ixor DST, r0, r10
1499   SDValue DST = DAG.getNode(ISD::XOR, DL, OVT, r0, r10);
1500   return DST;
1501 }
1502
1503 SDValue AMDGPUTargetLowering::LowerSREM64(SDValue Op, SelectionDAG &DAG) const {
1504   return SDValue(Op.getNode(), 0);
1505 }
1506
1507 SDValue AMDGPUTargetLowering::LowerSREM(SDValue Op, SelectionDAG &DAG) const {
1508   EVT OVT = Op.getValueType();
1509
1510   if (OVT.getScalarType() == MVT::i64)
1511     return LowerSREM64(Op, DAG);
1512
1513   if (OVT.getScalarType() == MVT::i32)
1514     return LowerSREM32(Op, DAG);
1515
1516   return SDValue(Op.getNode(), 0);
1517 }
1518
1519 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1520                                            SelectionDAG &DAG) const {
1521   SDLoc DL(Op);
1522   EVT VT = Op.getValueType();
1523
1524   SDValue Num = Op.getOperand(0);
1525   SDValue Den = Op.getOperand(1);
1526
1527   // RCP =  URECIP(Den) = 2^32 / Den + e
1528   // e is rounding error.
1529   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1530
1531   // RCP_LO = umulo(RCP, Den) */
1532   SDValue RCP_LO = DAG.getNode(ISD::UMULO, DL, VT, RCP, Den);
1533
1534   // RCP_HI = mulhu (RCP, Den) */
1535   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1536
1537   // NEG_RCP_LO = -RCP_LO
1538   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1539                                                      RCP_LO);
1540
1541   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1542   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1543                                            NEG_RCP_LO, RCP_LO,
1544                                            ISD::SETEQ);
1545   // Calculate the rounding error from the URECIP instruction
1546   // E = mulhu(ABS_RCP_LO, RCP)
1547   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1548
1549   // RCP_A_E = RCP + E
1550   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1551
1552   // RCP_S_E = RCP - E
1553   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1554
1555   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1556   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1557                                      RCP_A_E, RCP_S_E,
1558                                      ISD::SETEQ);
1559   // Quotient = mulhu(Tmp0, Num)
1560   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1561
1562   // Num_S_Remainder = Quotient * Den
1563   SDValue Num_S_Remainder = DAG.getNode(ISD::UMULO, DL, VT, Quotient, Den);
1564
1565   // Remainder = Num - Num_S_Remainder
1566   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1567
1568   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1569   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1570                                                  DAG.getConstant(-1, VT),
1571                                                  DAG.getConstant(0, VT),
1572                                                  ISD::SETUGE);
1573   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1574   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1575                                                   Num_S_Remainder,
1576                                                   DAG.getConstant(-1, VT),
1577                                                   DAG.getConstant(0, VT),
1578                                                   ISD::SETUGE);
1579   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1580   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1581                                                Remainder_GE_Zero);
1582
1583   // Calculate Division result:
1584
1585   // Quotient_A_One = Quotient + 1
1586   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1587                                                          DAG.getConstant(1, VT));
1588
1589   // Quotient_S_One = Quotient - 1
1590   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1591                                                          DAG.getConstant(1, VT));
1592
1593   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1594   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1595                                      Quotient, Quotient_A_One, ISD::SETEQ);
1596
1597   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1598   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1599                             Quotient_S_One, Div, ISD::SETEQ);
1600
1601   // Calculate Rem result:
1602
1603   // Remainder_S_Den = Remainder - Den
1604   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1605
1606   // Remainder_A_Den = Remainder + Den
1607   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1608
1609   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1610   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1611                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1612
1613   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1614   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1615                             Remainder_A_Den, Rem, ISD::SETEQ);
1616   SDValue Ops[2] = {
1617     Div,
1618     Rem
1619   };
1620   return DAG.getMergeValues(Ops, DL);
1621 }
1622
1623 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1624                                            SelectionDAG &DAG) const {
1625   SDLoc DL(Op);
1626   EVT VT = Op.getValueType();
1627
1628   SDValue Zero = DAG.getConstant(0, VT);
1629   SDValue NegOne = DAG.getConstant(-1, VT);
1630
1631   SDValue LHS = Op.getOperand(0);
1632   SDValue RHS = Op.getOperand(1);
1633
1634   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1635   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1636   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1637   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1638
1639   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1640   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1641
1642   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1643   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1644
1645   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1646   SDValue Rem = Div.getValue(1);
1647
1648   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1649   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1650
1651   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1652   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1653
1654   SDValue Res[2] = {
1655     Div,
1656     Rem
1657   };
1658   return DAG.getMergeValues(Res, DL);
1659 }
1660
1661 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1662   SDLoc SL(Op);
1663   SDValue Src = Op.getOperand(0);
1664
1665   // result = trunc(src)
1666   // if (src > 0.0 && src != result)
1667   //   result += 1.0
1668
1669   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1670
1671   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1672   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1673
1674   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1675
1676   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1677   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1678   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1679
1680   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1681   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1682 }
1683
1684 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1685   SDLoc SL(Op);
1686   SDValue Src = Op.getOperand(0);
1687
1688   assert(Op.getValueType() == MVT::f64);
1689
1690   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1691   const SDValue One = DAG.getConstant(1, MVT::i32);
1692
1693   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1694
1695   // Extract the upper half, since this is where we will find the sign and
1696   // exponent.
1697   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1698
1699   const unsigned FractBits = 52;
1700   const unsigned ExpBits = 11;
1701
1702   // Extract the exponent.
1703   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_I32, SL, MVT::i32,
1704                                 Hi,
1705                                 DAG.getConstant(FractBits - 32, MVT::i32),
1706                                 DAG.getConstant(ExpBits, MVT::i32));
1707   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1708                             DAG.getConstant(1023, MVT::i32));
1709
1710   // Extract the sign bit.
1711   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1712   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1713
1714   // Extend back to to 64-bits.
1715   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1716                                   Zero, SignBit);
1717   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1718
1719   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1720   const SDValue FractMask
1721     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1722
1723   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1724   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1725   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1726
1727   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1728
1729   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1730
1731   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1732   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1733
1734   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1735   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1736
1737   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1738 }
1739
1740 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1741   SDLoc SL(Op);
1742   SDValue Src = Op.getOperand(0);
1743
1744   assert(Op.getValueType() == MVT::f64);
1745
1746   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1747   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1748   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1749
1750   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1751   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1752
1753   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1754
1755   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
1756   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
1757
1758   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1759   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1760
1761   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1762 }
1763
1764 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
1765   // FNEARBYINT and FRINT are the same, except in their handling of FP
1766   // exceptions. Those aren't really meaningful for us, and OpenCL only has
1767   // rint, so just treat them as equivalent.
1768   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
1769 }
1770
1771 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1772   SDLoc SL(Op);
1773   SDValue Src = Op.getOperand(0);
1774
1775   // result = trunc(src);
1776   // if (src < 0.0 && src != result)
1777   //   result += -1.0.
1778
1779   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1780
1781   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1782   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
1783
1784   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1785
1786   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
1787   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1788   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1789
1790   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
1791   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1792 }
1793
1794 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1795                                                SelectionDAG &DAG) const {
1796   SDValue S0 = Op.getOperand(0);
1797   SDLoc DL(Op);
1798   if (Op.getValueType() != MVT::f32 || S0.getValueType() != MVT::i64)
1799     return SDValue();
1800
1801   // f32 uint_to_fp i64
1802   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1803                            DAG.getConstant(0, MVT::i32));
1804   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
1805   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1806                            DAG.getConstant(1, MVT::i32));
1807   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
1808   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
1809                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
1810   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
1811 }
1812
1813 SDValue AMDGPUTargetLowering::ExpandSIGN_EXTEND_INREG(SDValue Op,
1814                                                       unsigned BitsDiff,
1815                                                       SelectionDAG &DAG) const {
1816   MVT VT = Op.getSimpleValueType();
1817   SDLoc DL(Op);
1818   SDValue Shift = DAG.getConstant(BitsDiff, VT);
1819   // Shift left by 'Shift' bits.
1820   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, Op.getOperand(0), Shift);
1821   // Signed shift Right by 'Shift' bits.
1822   return DAG.getNode(ISD::SRA, DL, VT, Shl, Shift);
1823 }
1824
1825 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
1826                                                      SelectionDAG &DAG) const {
1827   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
1828   MVT VT = Op.getSimpleValueType();
1829   MVT ScalarVT = VT.getScalarType();
1830
1831   if (!VT.isVector())
1832     return SDValue();
1833
1834   SDValue Src = Op.getOperand(0);
1835   SDLoc DL(Op);
1836
1837   // TODO: Don't scalarize on Evergreen?
1838   unsigned NElts = VT.getVectorNumElements();
1839   SmallVector<SDValue, 8> Args;
1840   DAG.ExtractVectorElements(Src, Args, 0, NElts);
1841
1842   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
1843   for (unsigned I = 0; I < NElts; ++I)
1844     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
1845
1846   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
1847 }
1848
1849 //===----------------------------------------------------------------------===//
1850 // Custom DAG optimizations
1851 //===----------------------------------------------------------------------===//
1852
1853 static bool isU24(SDValue Op, SelectionDAG &DAG) {
1854   APInt KnownZero, KnownOne;
1855   EVT VT = Op.getValueType();
1856   DAG.computeKnownBits(Op, KnownZero, KnownOne);
1857
1858   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
1859 }
1860
1861 static bool isI24(SDValue Op, SelectionDAG &DAG) {
1862   EVT VT = Op.getValueType();
1863
1864   // In order for this to be a signed 24-bit value, bit 23, must
1865   // be a sign bit.
1866   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
1867                                      // as unsigned 24-bit values.
1868          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
1869 }
1870
1871 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
1872
1873   SelectionDAG &DAG = DCI.DAG;
1874   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
1875   EVT VT = Op.getValueType();
1876
1877   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
1878   APInt KnownZero, KnownOne;
1879   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
1880   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
1881     DCI.CommitTargetLoweringOpt(TLO);
1882 }
1883
1884 template <typename IntTy>
1885 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
1886                                uint32_t Offset, uint32_t Width) {
1887   if (Width + Offset < 32) {
1888     IntTy Result = (Src0 << (32 - Offset - Width)) >> (32 - Width);
1889     return DAG.getConstant(Result, MVT::i32);
1890   }
1891
1892   return DAG.getConstant(Src0 >> Offset, MVT::i32);
1893 }
1894
1895 static bool usesAllNormalStores(SDNode *LoadVal) {
1896   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
1897     if (!ISD::isNormalStore(*I))
1898       return false;
1899   }
1900
1901   return true;
1902 }
1903
1904 // If we have a copy of an illegal type, replace it with a load / store of an
1905 // equivalently sized legal type. This avoids intermediate bit pack / unpack
1906 // instructions emitted when handling extloads and truncstores. Ideally we could
1907 // recognize the pack / unpack pattern to eliminate it.
1908 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
1909                                                   DAGCombinerInfo &DCI) const {
1910   if (!DCI.isBeforeLegalize())
1911     return SDValue();
1912
1913   StoreSDNode *SN = cast<StoreSDNode>(N);
1914   SDValue Value = SN->getValue();
1915   EVT VT = Value.getValueType();
1916
1917   if (isTypeLegal(VT) || SN->isVolatile() || !ISD::isNormalLoad(Value.getNode()))
1918     return SDValue();
1919
1920   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
1921   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
1922     return SDValue();
1923
1924   EVT MemVT = LoadVal->getMemoryVT();
1925
1926   SDLoc SL(N);
1927   SelectionDAG &DAG = DCI.DAG;
1928   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
1929
1930   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
1931                                 LoadVT, SL,
1932                                 LoadVal->getChain(),
1933                                 LoadVal->getBasePtr(),
1934                                 LoadVal->getOffset(),
1935                                 LoadVT,
1936                                 LoadVal->getMemOperand());
1937
1938   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
1939   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
1940
1941   return DAG.getStore(SN->getChain(), SL, NewLoad,
1942                       SN->getBasePtr(), SN->getMemOperand());
1943 }
1944
1945 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
1946                                                 DAGCombinerInfo &DCI) const {
1947   EVT VT = N->getValueType(0);
1948
1949   if (VT.isVector() || VT.getSizeInBits() > 32)
1950     return SDValue();
1951
1952   SelectionDAG &DAG = DCI.DAG;
1953   SDLoc DL(N);
1954
1955   SDValue N0 = N->getOperand(0);
1956   SDValue N1 = N->getOperand(1);
1957   SDValue Mul;
1958
1959   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
1960     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
1961     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
1962     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
1963   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
1964     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
1965     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
1966     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
1967   } else {
1968     return SDValue();
1969   }
1970
1971   // We need to use sext even for MUL_U24, because MUL_U24 is used
1972   // for signed multiply of 8 and 16-bit types.
1973   return DAG.getSExtOrTrunc(Mul, DL, VT);
1974 }
1975
1976 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
1977                                                 DAGCombinerInfo &DCI) const {
1978   SelectionDAG &DAG = DCI.DAG;
1979   SDLoc DL(N);
1980
1981   switch(N->getOpcode()) {
1982     default: break;
1983     case ISD::MUL:
1984       return performMulCombine(N, DCI);
1985     case AMDGPUISD::MUL_I24:
1986     case AMDGPUISD::MUL_U24: {
1987       SDValue N0 = N->getOperand(0);
1988       SDValue N1 = N->getOperand(1);
1989       simplifyI24(N0, DCI);
1990       simplifyI24(N1, DCI);
1991       return SDValue();
1992     }
1993     case ISD::SELECT_CC: {
1994       return CombineMinMax(N, DAG);
1995     }
1996   case AMDGPUISD::BFE_I32:
1997   case AMDGPUISD::BFE_U32: {
1998     assert(!N->getValueType(0).isVector() &&
1999            "Vector handling of BFE not implemented");
2000     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2001     if (!Width)
2002       break;
2003
2004     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2005     if (WidthVal == 0)
2006       return DAG.getConstant(0, MVT::i32);
2007
2008     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2009     if (!Offset)
2010       break;
2011
2012     SDValue BitsFrom = N->getOperand(0);
2013     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2014
2015     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2016
2017     if (OffsetVal == 0) {
2018       // This is already sign / zero extended, so try to fold away extra BFEs.
2019       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2020
2021       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2022       if (OpSignBits >= SignBits)
2023         return BitsFrom;
2024
2025       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2026       if (Signed) {
2027         // This is a sign_extend_inreg. Replace it to take advantage of existing
2028         // DAG Combines. If not eliminated, we will match back to BFE during
2029         // selection.
2030
2031         // TODO: The sext_inreg of extended types ends, although we can could
2032         // handle them in a single BFE.
2033         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2034                            DAG.getValueType(SmallVT));
2035       }
2036
2037       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2038     }
2039
2040     if (ConstantSDNode *Val = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
2041       if (Signed) {
2042         return constantFoldBFE<int32_t>(DAG,
2043                                         Val->getSExtValue(),
2044                                         OffsetVal,
2045                                         WidthVal);
2046       }
2047
2048       return constantFoldBFE<uint32_t>(DAG,
2049                                        Val->getZExtValue(),
2050                                        OffsetVal,
2051                                        WidthVal);
2052     }
2053
2054     APInt Demanded = APInt::getBitsSet(32,
2055                                        OffsetVal,
2056                                        OffsetVal + WidthVal);
2057
2058     if ((OffsetVal + WidthVal) >= 32) {
2059       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2060       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2061                          BitsFrom, ShiftVal);
2062     }
2063
2064     APInt KnownZero, KnownOne;
2065     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2066                                           !DCI.isBeforeLegalizeOps());
2067     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2068     if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2069         TLI.SimplifyDemandedBits(BitsFrom, Demanded, KnownZero, KnownOne, TLO)) {
2070       DCI.CommitTargetLoweringOpt(TLO);
2071     }
2072
2073     break;
2074   }
2075
2076   case ISD::STORE:
2077     return performStoreCombine(N, DCI);
2078   }
2079   return SDValue();
2080 }
2081
2082 //===----------------------------------------------------------------------===//
2083 // Helper functions
2084 //===----------------------------------------------------------------------===//
2085
2086 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2087                                SelectionDAG &DAG,
2088                                const Function *F,
2089                                const SmallVectorImpl<ISD::InputArg> &Ins,
2090                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2091
2092   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2093     if (Ins[i].ArgVT == Ins[i].VT) {
2094       OrigIns.push_back(Ins[i]);
2095       continue;
2096     }
2097
2098     EVT VT;
2099     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2100       // Vector has been split into scalars.
2101       VT = Ins[i].ArgVT.getVectorElementType();
2102     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2103                Ins[i].ArgVT.getVectorElementType() !=
2104                Ins[i].VT.getVectorElementType()) {
2105       // Vector elements have been promoted
2106       VT = Ins[i].ArgVT;
2107     } else {
2108       // Vector has been spilt into smaller vectors.
2109       VT = Ins[i].VT;
2110     }
2111
2112     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2113                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2114     OrigIns.push_back(Arg);
2115   }
2116 }
2117
2118 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2119   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2120     return CFP->isExactlyValue(1.0);
2121   }
2122   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2123     return C->isAllOnesValue();
2124   }
2125   return false;
2126 }
2127
2128 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2129   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2130     return CFP->getValueAPF().isZero();
2131   }
2132   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2133     return C->isNullValue();
2134   }
2135   return false;
2136 }
2137
2138 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2139                                                   const TargetRegisterClass *RC,
2140                                                    unsigned Reg, EVT VT) const {
2141   MachineFunction &MF = DAG.getMachineFunction();
2142   MachineRegisterInfo &MRI = MF.getRegInfo();
2143   unsigned VirtualRegister;
2144   if (!MRI.isLiveIn(Reg)) {
2145     VirtualRegister = MRI.createVirtualRegister(RC);
2146     MRI.addLiveIn(Reg, VirtualRegister);
2147   } else {
2148     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2149   }
2150   return DAG.getRegister(VirtualRegister, VT);
2151 }
2152
2153 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2154
2155 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2156   switch (Opcode) {
2157   default: return nullptr;
2158   // AMDIL DAG nodes
2159   NODE_NAME_CASE(CALL);
2160   NODE_NAME_CASE(UMUL);
2161   NODE_NAME_CASE(RET_FLAG);
2162   NODE_NAME_CASE(BRANCH_COND);
2163
2164   // AMDGPU DAG nodes
2165   NODE_NAME_CASE(DWORDADDR)
2166   NODE_NAME_CASE(FRACT)
2167   NODE_NAME_CASE(CLAMP)
2168   NODE_NAME_CASE(FMAX)
2169   NODE_NAME_CASE(SMAX)
2170   NODE_NAME_CASE(UMAX)
2171   NODE_NAME_CASE(FMIN)
2172   NODE_NAME_CASE(SMIN)
2173   NODE_NAME_CASE(UMIN)
2174   NODE_NAME_CASE(URECIP)
2175   NODE_NAME_CASE(DIV_SCALE)
2176   NODE_NAME_CASE(DIV_FMAS)
2177   NODE_NAME_CASE(DIV_FIXUP)
2178   NODE_NAME_CASE(TRIG_PREOP)
2179   NODE_NAME_CASE(RCP)
2180   NODE_NAME_CASE(RSQ)
2181   NODE_NAME_CASE(RSQ_LEGACY)
2182   NODE_NAME_CASE(RSQ_CLAMPED)
2183   NODE_NAME_CASE(DOT4)
2184   NODE_NAME_CASE(BFE_U32)
2185   NODE_NAME_CASE(BFE_I32)
2186   NODE_NAME_CASE(BFI)
2187   NODE_NAME_CASE(BFM)
2188   NODE_NAME_CASE(BREV)
2189   NODE_NAME_CASE(MUL_U24)
2190   NODE_NAME_CASE(MUL_I24)
2191   NODE_NAME_CASE(MAD_U24)
2192   NODE_NAME_CASE(MAD_I24)
2193   NODE_NAME_CASE(EXPORT)
2194   NODE_NAME_CASE(CONST_ADDRESS)
2195   NODE_NAME_CASE(REGISTER_LOAD)
2196   NODE_NAME_CASE(REGISTER_STORE)
2197   NODE_NAME_CASE(LOAD_CONSTANT)
2198   NODE_NAME_CASE(LOAD_INPUT)
2199   NODE_NAME_CASE(SAMPLE)
2200   NODE_NAME_CASE(SAMPLEB)
2201   NODE_NAME_CASE(SAMPLED)
2202   NODE_NAME_CASE(SAMPLEL)
2203   NODE_NAME_CASE(CVT_F32_UBYTE0)
2204   NODE_NAME_CASE(CVT_F32_UBYTE1)
2205   NODE_NAME_CASE(CVT_F32_UBYTE2)
2206   NODE_NAME_CASE(CVT_F32_UBYTE3)
2207   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2208   NODE_NAME_CASE(CONST_DATA_PTR)
2209   NODE_NAME_CASE(STORE_MSKOR)
2210   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2211   }
2212 }
2213
2214 static void computeKnownBitsForMinMax(const SDValue Op0,
2215                                       const SDValue Op1,
2216                                       APInt &KnownZero,
2217                                       APInt &KnownOne,
2218                                       const SelectionDAG &DAG,
2219                                       unsigned Depth) {
2220   APInt Op0Zero, Op0One;
2221   APInt Op1Zero, Op1One;
2222   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2223   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2224
2225   KnownZero = Op0Zero & Op1Zero;
2226   KnownOne = Op0One & Op1One;
2227 }
2228
2229 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2230   const SDValue Op,
2231   APInt &KnownZero,
2232   APInt &KnownOne,
2233   const SelectionDAG &DAG,
2234   unsigned Depth) const {
2235
2236   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2237
2238   APInt KnownZero2;
2239   APInt KnownOne2;
2240   unsigned Opc = Op.getOpcode();
2241
2242   switch (Opc) {
2243   default:
2244     break;
2245   case ISD::INTRINSIC_WO_CHAIN: {
2246     // FIXME: The intrinsic should just use the node.
2247     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2248     case AMDGPUIntrinsic::AMDGPU_imax:
2249     case AMDGPUIntrinsic::AMDGPU_umax:
2250     case AMDGPUIntrinsic::AMDGPU_imin:
2251     case AMDGPUIntrinsic::AMDGPU_umin:
2252       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2253                                 KnownZero, KnownOne, DAG, Depth);
2254       break;
2255     default:
2256       break;
2257     }
2258
2259     break;
2260   }
2261   case AMDGPUISD::SMAX:
2262   case AMDGPUISD::UMAX:
2263   case AMDGPUISD::SMIN:
2264   case AMDGPUISD::UMIN:
2265     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2266                               KnownZero, KnownOne, DAG, Depth);
2267     break;
2268
2269   case AMDGPUISD::BFE_I32:
2270   case AMDGPUISD::BFE_U32: {
2271     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2272     if (!CWidth)
2273       return;
2274
2275     unsigned BitWidth = 32;
2276     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2277     if (Width == 0) {
2278       KnownZero = APInt::getAllOnesValue(BitWidth);
2279       KnownOne = APInt::getNullValue(BitWidth);
2280       return;
2281     }
2282
2283     // FIXME: This could do a lot more. If offset is 0, should be the same as
2284     // sign_extend_inreg implementation, but that involves duplicating it.
2285     if (Opc == AMDGPUISD::BFE_I32)
2286       KnownOne = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2287     else
2288       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2289
2290     break;
2291   }
2292   }
2293 }
2294
2295 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2296   SDValue Op,
2297   const SelectionDAG &DAG,
2298   unsigned Depth) const {
2299   switch (Op.getOpcode()) {
2300   case AMDGPUISD::BFE_I32: {
2301     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2302     if (!Width)
2303       return 1;
2304
2305     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2306     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2307     if (!Offset || !Offset->isNullValue())
2308       return SignBits;
2309
2310     // TODO: Could probably figure something out with non-0 offsets.
2311     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2312     return std::max(SignBits, Op0SignBits);
2313   }
2314
2315   case AMDGPUISD::BFE_U32: {
2316     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2317     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2318   }
2319
2320   default:
2321     return 1;
2322   }
2323 }