lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 131   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 132
 133   setOperationAction(ISD::FREM, MVT::f32, Custom);
 134   setOperationAction(ISD::FREM, MVT::f64, Custom);
 135
 136   // Lower floating point store/load to integer store/load to reduce the number
 137   // of patterns in tablegen.
 138   setOperationAction(ISD::STORE, MVT::f32, Promote);
 139   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 140
 141   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 142   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 143
 144   setOperationAction(ISD::STORE, MVT::i64, Promote);
 145   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 146
 147   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 152
 153   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 155
 156   setOperationAction(ISD::STORE, MVT::f64, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 158
 159   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 160   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 161
 162   // Custom lowering of vector stores is required for local address space
 163   // stores.
 164   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 165   // XXX: Native v2i32 local address space stores are possible, but not
 166   // currently implemented.
 167   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 168
 169   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 170   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 171   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 172
 173   // XXX: This can be change to Custom, once ExpandVectorStores can
 174   // handle 64-bit stores.
 175   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 176
 177   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 178   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 179   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 180   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 181   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 182
 183
 184   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 185   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 186
 187   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::i64, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::i64, MVT::v2i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 201
 202   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 204
 205   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 206   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 207
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 211   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 217   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 218
 219   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 220   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 221   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 222   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 223   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 224   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 226   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 227   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 228   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 229   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 230   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 231
 232   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 233
 234   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 235     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 236     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 237     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 238     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 239   }
 240
 241   if (!Subtarget->hasBFI()) {
 242     // fcopysign can be done in a single instruction with BFI.
 243     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 244     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 245   }
 246
 247   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 248
 249   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 250   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 251   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 252
 253   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 254   for (MVT VT : ScalarIntVTs) {
 255     setOperationAction(ISD::SREM, VT, Expand);
 256     setOperationAction(ISD::SDIV, VT, Expand);
 257
 258     // GPU does not have divrem function for signed or unsigned.
 259     setOperationAction(ISD::SDIVREM, VT, Custom);
 260     setOperationAction(ISD::UDIVREM, VT, Custom);
 261
 262     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 263     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 264     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 265
 266     setOperationAction(ISD::BSWAP, VT, Expand);
 267     setOperationAction(ISD::CTTZ, VT, Expand);
 268     setOperationAction(ISD::CTLZ, VT, Expand);
 269   }
 270
 271   if (!Subtarget->hasBCNT(32))
 272     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 273
 274   if (!Subtarget->hasBCNT(64))
 275     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 276
 277   // The hardware supports 32-bit ROTR, but not ROTL.
 278   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 279   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 280   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 281
 282   setOperationAction(ISD::MUL, MVT::i64, Expand);
 283   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 284   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 285   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 286   setOperationAction(ISD::UREM, MVT::i32, Expand);
 287   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 288   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 289   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 290   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 291   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 292
 293   if (!Subtarget->hasFFBH())
 294     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 295
 296   if (!Subtarget->hasFFBL())
 297     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 298
 299   static const MVT::SimpleValueType VectorIntTypes[] = {
 300     MVT::v2i32, MVT::v4i32
 301   };
 302
 303   for (MVT VT : VectorIntTypes) {
 304     // Expand the following operations for the current type by default.
 305     setOperationAction(ISD::ADD,  VT, Expand);
 306     setOperationAction(ISD::AND,  VT, Expand);
 307     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 308     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 309     setOperationAction(ISD::MUL,  VT, Expand);
 310     setOperationAction(ISD::OR,   VT, Expand);
 311     setOperationAction(ISD::SHL,  VT, Expand);
 312     setOperationAction(ISD::SRA,  VT, Expand);
 313     setOperationAction(ISD::SRL,  VT, Expand);
 314     setOperationAction(ISD::ROTL, VT, Expand);
 315     setOperationAction(ISD::ROTR, VT, Expand);
 316     setOperationAction(ISD::SUB,  VT, Expand);
 317     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 318     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 319     setOperationAction(ISD::SDIV, VT, Expand);
 320     setOperationAction(ISD::UDIV, VT, Expand);
 321     setOperationAction(ISD::SREM, VT, Expand);
 322     setOperationAction(ISD::UREM, VT, Expand);
 323     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 324     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325     setOperationAction(ISD::SDIVREM, VT, Custom);
 326     setOperationAction(ISD::UDIVREM, VT, Custom);
 327     setOperationAction(ISD::ADDC, VT, Expand);
 328     setOperationAction(ISD::SUBC, VT, Expand);
 329     setOperationAction(ISD::ADDE, VT, Expand);
 330     setOperationAction(ISD::SUBE, VT, Expand);
 331     setOperationAction(ISD::SELECT, VT, Expand);
 332     setOperationAction(ISD::VSELECT, VT, Expand);
 333     setOperationAction(ISD::SELECT_CC, VT, Expand);
 334     setOperationAction(ISD::XOR,  VT, Expand);
 335     setOperationAction(ISD::BSWAP, VT, Expand);
 336     setOperationAction(ISD::CTPOP, VT, Expand);
 337     setOperationAction(ISD::CTTZ, VT, Expand);
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 339     setOperationAction(ISD::CTLZ, VT, Expand);
 340     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 341     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 342   }
 343
 344   static const MVT::SimpleValueType FloatVectorTypes[] = {
 345     MVT::v2f32, MVT::v4f32
 346   };
 347
 348   for (MVT VT : FloatVectorTypes) {
 349     setOperationAction(ISD::FABS, VT, Expand);
 350     setOperationAction(ISD::FMINNUM, VT, Expand);
 351     setOperationAction(ISD::FMAXNUM, VT, Expand);
 352     setOperationAction(ISD::FADD, VT, Expand);
 353     setOperationAction(ISD::FCEIL, VT, Expand);
 354     setOperationAction(ISD::FCOS, VT, Expand);
 355     setOperationAction(ISD::FDIV, VT, Expand);
 356     setOperationAction(ISD::FEXP2, VT, Expand);
 357     setOperationAction(ISD::FLOG2, VT, Expand);
 358     setOperationAction(ISD::FREM, VT, Expand);
 359     setOperationAction(ISD::FPOW, VT, Expand);
 360     setOperationAction(ISD::FFLOOR, VT, Expand);
 361     setOperationAction(ISD::FTRUNC, VT, Expand);
 362     setOperationAction(ISD::FMUL, VT, Expand);
 363     setOperationAction(ISD::FMA, VT, Expand);
 364     setOperationAction(ISD::FRINT, VT, Expand);
 365     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 366     setOperationAction(ISD::FSQRT, VT, Expand);
 367     setOperationAction(ISD::FSIN, VT, Expand);
 368     setOperationAction(ISD::FSUB, VT, Expand);
 369     setOperationAction(ISD::FNEG, VT, Expand);
 370     setOperationAction(ISD::SELECT, VT, Expand);
 371     setOperationAction(ISD::VSELECT, VT, Expand);
 372     setOperationAction(ISD::SELECT_CC, VT, Expand);
 373     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 374     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 375   }
 376
 377   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 378   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 379
 380   setTargetDAGCombine(ISD::MUL);
 381   setTargetDAGCombine(ISD::SELECT);
 382   setTargetDAGCombine(ISD::SELECT_CC);
 383   setTargetDAGCombine(ISD::STORE);
 384
 385   setSchedulingPreference(Sched::RegPressure);
 386   setJumpIsExpensive(true);
 387
 388   // SI at least has hardware support for floating point exceptions, but no way
 389   // of using or handling them is implemented. They are also optional in OpenCL
 390   // (Section 7.3)
 391   setHasFloatingPointExceptions(false);
 392
 393   setSelectIsExpensive(false);
 394   PredictableSelectIsExpensive = false;
 395
 396   // There are no integer divide instructions, and these expand to a pretty
 397   // large sequence of instructions.
 398   setIntDivIsCheap(false);
 399   setPow2SDivIsCheap(false);
 400
 401   // FIXME: Need to really handle these.
 402   MaxStoresPerMemcpy  = 4096;
 403   MaxStoresPerMemmove = 4096;
 404   MaxStoresPerMemset  = 4096;
 405 }
 406
 407 //===----------------------------------------------------------------------===//
 408 // Target Information
 409 //===----------------------------------------------------------------------===//
 410
 411 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 412   return MVT::i32;
 413 }
 414
 415 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 416   return true;
 417 }
 418
 419 // The backend supports 32 and 64 bit floating point immediates.
 420 // FIXME: Why are we reporting vectors of FP immediates as legal?
 421 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 422   EVT ScalarVT = VT.getScalarType();
 423   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 424 }
 425
 426 // We don't want to shrink f64 / f32 constants.
 427 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 428   EVT ScalarVT = VT.getScalarType();
 429   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 430 }
 431
 432 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 433                                                    EVT CastTy) const {
 434   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 435     return true;
 436
 437   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 438   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 439
 440   return ((LScalarSize <= CastScalarSize) ||
 441           (CastScalarSize >= 32) ||
 442           (LScalarSize < 32));
 443 }
 444
 445 //===---------------------------------------------------------------------===//
 446 // Target Properties
 447 //===---------------------------------------------------------------------===//
 448
 449 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 450   assert(VT.isFloatingPoint());
 451   return VT == MVT::f32 || VT == MVT::f64;
 452 }
 453
 454 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 455   assert(VT.isFloatingPoint());
 456   return VT == MVT::f32 || VT == MVT::f64;
 457 }
 458
 459 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 460   // Truncate is just accessing a subregister.
 461   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 462 }
 463
 464 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 465   // Truncate is just accessing a subregister.
 466   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 467          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 468 }
 469
 470 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 471   const DataLayout *DL = getDataLayout();
 472   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 473   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 474
 475   return SrcSize == 32 && DestSize == 64;
 476 }
 477
 478 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 479   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 480   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 481   // this will enable reducing 64-bit operations the 32-bit, which is always
 482   // good.
 483   return Src == MVT::i32 && Dest == MVT::i64;
 484 }
 485
 486 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 487   return isZExtFree(Val.getValueType(), VT2);
 488 }
 489
 490 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 491   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 492   // limited number of native 64-bit operations. Shrinking an operation to fit
 493   // in a single 32-bit register should always be helpful. As currently used,
 494   // this is much less general than the name suggests, and is only used in
 495   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 496   // not profitable, and may actually be harmful.
 497   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 498 }
 499
 500 //===---------------------------------------------------------------------===//
 501 // TargetLowering Callbacks
 502 //===---------------------------------------------------------------------===//
 503
 504 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 505                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 506
 507   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 508 }
 509
 510 SDValue AMDGPUTargetLowering::LowerReturn(
 511                                      SDValue Chain,
 512                                      CallingConv::ID CallConv,
 513                                      bool isVarArg,
 514                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 515                                      const SmallVectorImpl<SDValue> &OutVals,
 516                                      SDLoc DL, SelectionDAG &DAG) const {
 517   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 518 }
 519
 520 //===---------------------------------------------------------------------===//
 521 // Target specific lowering
 522 //===---------------------------------------------------------------------===//
 523
 524 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 525                                         SmallVectorImpl<SDValue> &InVals) const {
 526   SDValue Callee = CLI.Callee;
 527   SelectionDAG &DAG = CLI.DAG;
 528
 529   const Function &Fn = *DAG.getMachineFunction().getFunction();
 530
 531   StringRef FuncName("<unknown>");
 532
 533   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 534     FuncName = G->getSymbol();
 535   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 536     FuncName = G->getGlobal()->getName();
 537
 538   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 539   DAG.getContext()->diagnose(NoCalls);
 540   return SDValue();
 541 }
 542
 543 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 544                                              SelectionDAG &DAG) const {
 545   switch (Op.getOpcode()) {
 546   default:
 547     Op.getNode()->dump();
 548     llvm_unreachable("Custom lowering code for this"
 549                      "instruction is not implemented yet!");
 550     break;
 551   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 552   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 553   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 554   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 555   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 556   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 557   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 558   case ISD::FREM: return LowerFREM(Op, DAG);
 559   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 560   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 561   case ISD::FRINT: return LowerFRINT(Op, DAG);
 562   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 563   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 564   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 565   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 566   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 567   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 568   }
 569   return Op;
 570 }
 571
 572 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 573                                               SmallVectorImpl<SDValue> &Results,
 574                                               SelectionDAG &DAG) const {
 575   switch (N->getOpcode()) {
 576   case ISD::SIGN_EXTEND_INREG:
 577     // Different parts of legalization seem to interpret which type of
 578     // sign_extend_inreg is the one to check for custom lowering. The extended
 579     // from type is what really matters, but some places check for custom
 580     // lowering of the result type. This results in trying to use
 581     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 582     // nothing here and let the illegal result integer be handled normally.
 583     return;
 584   case ISD::LOAD: {
 585     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 586     if (!Node)
 587       return;
 588
 589     Results.push_back(SDValue(Node, 0));
 590     Results.push_back(SDValue(Node, 1));
 591     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 592     // function
 593     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 594     return;
 595   }
 596   case ISD::STORE: {
 597     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 598     if (Lowered.getNode())
 599       Results.push_back(Lowered);
 600     return;
 601   }
 602   default:
 603     return;
 604   }
 605 }
 606
 607 // FIXME: This implements accesses to initialized globals in the constant
 608 // address space by copying them to private and accessing that. It does not
 609 // properly handle illegal types or vectors. The private vector loads are not
 610 // scalarized, and the illegal scalars hit an assertion. This technique will not
 611 // work well with large initializers, and this should eventually be
 612 // removed. Initialized globals should be placed into a data section that the
 613 // runtime will load into a buffer before the kernel is executed. Uses of the
 614 // global need to be replaced with a pointer loaded from an implicit kernel
 615 // argument into this buffer holding the copy of the data, which will remove the
 616 // need for any of this.
 617 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 618                                                        const GlobalValue *GV,
 619                                                        const SDValue &InitPtr,
 620                                                        SDValue Chain,
 621                                                        SelectionDAG &DAG) const {
 622   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 623   SDLoc DL(InitPtr);
 624   Type *InitTy = Init->getType();
 625
 626   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 627     EVT VT = EVT::getEVT(InitTy);
 628     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 629     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 630                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 631                         TD->getPrefTypeAlignment(InitTy));
 632   }
 633
 634   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 635     EVT VT = EVT::getEVT(CFP->getType());
 636     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 637     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 638                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 639                  TD->getPrefTypeAlignment(CFP->getType()));
 640   }
 641
 642   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 643     const StructLayout *SL = TD->getStructLayout(ST);
 644
 645     EVT PtrVT = InitPtr.getValueType();
 646     SmallVector<SDValue, 8> Chains;
 647
 648     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 649       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 650       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 651
 652       Constant *Elt = Init->getAggregateElement(I);
 653       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 654     }
 655
 656     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 657   }
 658
 659   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 660     EVT PtrVT = InitPtr.getValueType();
 661
 662     unsigned NumElements;
 663     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 664       NumElements = AT->getNumElements();
 665     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 666       NumElements = VT->getNumElements();
 667     else
 668       llvm_unreachable("Unexpected type");
 669
 670     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 671     SmallVector<SDValue, 8> Chains;
 672     for (unsigned i = 0; i < NumElements; ++i) {
 673       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 674       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 675
 676       Constant *Elt = Init->getAggregateElement(i);
 677       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 678     }
 679
 680     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 681   }
 682
 683   if (isa<UndefValue>(Init)) {
 684     EVT VT = EVT::getEVT(InitTy);
 685     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 686     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 687                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 688                         TD->getPrefTypeAlignment(InitTy));
 689   }
 690
 691   Init->dump();
 692   llvm_unreachable("Unhandled constant initializer");
 693 }
 694
 695 static bool hasDefinedInitializer(const GlobalValue *GV) {
 696   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 697   if (!GVar || !GVar->hasInitializer())
 698     return false;
 699
 700   if (isa<UndefValue>(GVar->getInitializer()))
 701     return false;
 702
 703   return true;
 704 }
 705
 706 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 707                                                  SDValue Op,
 708                                                  SelectionDAG &DAG) const {
 709
 710   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 711   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 712   const GlobalValue *GV = G->getGlobal();
 713
 714   switch (G->getAddressSpace()) {
 715   case AMDGPUAS::LOCAL_ADDRESS: {
 716     // XXX: What does the value of G->getOffset() mean?
 717     assert(G->getOffset() == 0 &&
 718          "Do not know what to do with an non-zero offset");
 719
 720     // TODO: We could emit code to handle the initialization somewhere.
 721     if (hasDefinedInitializer(GV))
 722       break;
 723
 724     unsigned Offset;
 725     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 726       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 727       Offset = MFI->LDSSize;
 728       MFI->LocalMemoryObjects[GV] = Offset;
 729       // XXX: Account for alignment?
 730       MFI->LDSSize += Size;
 731     } else {
 732       Offset = MFI->LocalMemoryObjects[GV];
 733     }
 734
 735     return DAG.getConstant(Offset, getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 736   }
 737   case AMDGPUAS::CONSTANT_ADDRESS: {
 738     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 739     Type *EltType = GV->getType()->getElementType();
 740     unsigned Size = TD->getTypeAllocSize(EltType);
 741     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 742
 743     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 744     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 745
 746     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 747     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 748
 749     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 750     if (!Var->hasInitializer()) {
 751       // This has no use, but bugpoint will hit it.
 752       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 753     }
 754
 755     const Constant *Init = Var->getInitializer();
 756     SmallVector<SDNode*, 8> WorkList;
 757
 758     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 759                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 760       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 761         continue;
 762       WorkList.push_back(*I);
 763     }
 764     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 765     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 766                                            E = WorkList.end(); I != E; ++I) {
 767       SmallVector<SDValue, 8> Ops;
 768       Ops.push_back(Chain);
 769       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 770         Ops.push_back((*I)->getOperand(i));
 771       }
 772       DAG.UpdateNodeOperands(*I, Ops);
 773     }
 774     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 775   }
 776   }
 777
 778   const Function &Fn = *DAG.getMachineFunction().getFunction();
 779   DiagnosticInfoUnsupported BadInit(Fn,
 780                                     "initializer for address space");
 781   DAG.getContext()->diagnose(BadInit);
 782   return SDValue();
 783 }
 784
 785 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 786                                                   SelectionDAG &DAG) const {
 787   SmallVector<SDValue, 8> Args;
 788   SDValue A = Op.getOperand(0);
 789   SDValue B = Op.getOperand(1);
 790
 791   DAG.ExtractVectorElements(A, Args);
 792   DAG.ExtractVectorElements(B, Args);
 793
 794   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 795 }
 796
 797 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 798                                                      SelectionDAG &DAG) const {
 799
 800   SmallVector<SDValue, 8> Args;
 801   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 802   EVT VT = Op.getValueType();
 803   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 804                             VT.getVectorNumElements());
 805
 806   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 807 }
 808
 809 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 810                                               SelectionDAG &DAG) const {
 811
 812   MachineFunction &MF = DAG.getMachineFunction();
 813   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
 814       getTargetMachine().getSubtargetImpl()->getFrameLowering());
 815
 816   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 817
 818   unsigned FrameIndex = FIN->getIndex();
 819   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 820   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 821                          Op.getValueType());
 822 }
 823
 824 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 825     SelectionDAG &DAG) const {
 826   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 827   SDLoc DL(Op);
 828   EVT VT = Op.getValueType();
 829
 830   switch (IntrinsicID) {
 831     default: return Op;
 832     case AMDGPUIntrinsic::AMDGPU_abs:
 833     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 834       return LowerIntrinsicIABS(Op, DAG);
 835     case AMDGPUIntrinsic::AMDGPU_lrp:
 836       return LowerIntrinsicLRP(Op, DAG);
 837     case AMDGPUIntrinsic::AMDGPU_fract:
 838     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 839       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 840
 841     case AMDGPUIntrinsic::AMDGPU_clamp:
 842     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 843       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 844                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 845
 846     case Intrinsic::AMDGPU_div_scale: {
 847       // 3rd parameter required to be a constant.
 848       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 849       if (!Param)
 850         return DAG.getUNDEF(VT);
 851
 852       // Translate to the operands expected by the machine instruction. The
 853       // first parameter must be the same as the first instruction.
 854       SDValue Numerator = Op.getOperand(1);
 855       SDValue Denominator = Op.getOperand(2);
 856
 857       // Note this order is opposite of the machine instruction's operations,
 858       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 859       // intrinsic has the numerator as the first operand to match a normal
 860       // division operation.
 861
 862       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 863
 864       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 865                          Denominator, Numerator);
 866     }
 867
 868     case Intrinsic::AMDGPU_div_fmas:
 869       // FIXME: Dropping bool parameter. Work is needed to support the implicit
 870       // read from VCC.
 871       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 872                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 873
 874     case Intrinsic::AMDGPU_div_fixup:
 875       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 876                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 877
 878     case Intrinsic::AMDGPU_trig_preop:
 879       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 880                          Op.getOperand(1), Op.getOperand(2));
 881
 882     case Intrinsic::AMDGPU_rcp:
 883       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 884
 885     case Intrinsic::AMDGPU_rsq:
 886       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 887
 888     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 889       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 890
 891     case Intrinsic::AMDGPU_rsq_clamped:
 892       return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 893
 894     case Intrinsic::AMDGPU_ldexp:
 895       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 896                                                    Op.getOperand(2));
 897
 898     case AMDGPUIntrinsic::AMDGPU_imax:
 899       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 900                                                   Op.getOperand(2));
 901     case AMDGPUIntrinsic::AMDGPU_umax:
 902       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 903                                                   Op.getOperand(2));
 904     case AMDGPUIntrinsic::AMDGPU_imin:
 905       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 906                                                   Op.getOperand(2));
 907     case AMDGPUIntrinsic::AMDGPU_umin:
 908       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 909                                                   Op.getOperand(2));
 910
 911     case AMDGPUIntrinsic::AMDGPU_umul24:
 912       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 913                          Op.getOperand(1), Op.getOperand(2));
 914
 915     case AMDGPUIntrinsic::AMDGPU_imul24:
 916       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 917                          Op.getOperand(1), Op.getOperand(2));
 918
 919     case AMDGPUIntrinsic::AMDGPU_umad24:
 920       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 921                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 922
 923     case AMDGPUIntrinsic::AMDGPU_imad24:
 924       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 925                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 926
 927     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 928       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 929
 930     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 931       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 932
 933     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 934       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 935
 936     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 937       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 938
 939     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 940       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 941                          Op.getOperand(1),
 942                          Op.getOperand(2),
 943                          Op.getOperand(3));
 944
 945     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 946       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 947                          Op.getOperand(1),
 948                          Op.getOperand(2),
 949                          Op.getOperand(3));
 950
 951     case AMDGPUIntrinsic::AMDGPU_bfi:
 952       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 953                          Op.getOperand(1),
 954                          Op.getOperand(2),
 955                          Op.getOperand(3));
 956
 957     case AMDGPUIntrinsic::AMDGPU_bfm:
 958       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 959                          Op.getOperand(1),
 960                          Op.getOperand(2));
 961
 962     case AMDGPUIntrinsic::AMDGPU_brev:
 963       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
 964
 965     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
 966       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
 967
 968     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
 969       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
 970     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
 971       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
 972   }
 973 }
 974
 975 ///IABS(a) = SMAX(sub(0, a), a)
 976 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
 977                                                  SelectionDAG &DAG) const {
 978   SDLoc DL(Op);
 979   EVT VT = Op.getValueType();
 980   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
 981                                               Op.getOperand(1));
 982
 983   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
 984 }
 985
 986 /// Linear Interpolation
 987 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
 988 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
 989                                                 SelectionDAG &DAG) const {
 990   SDLoc DL(Op);
 991   EVT VT = Op.getValueType();
 992   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
 993                                 DAG.getConstantFP(1.0f, MVT::f32),
 994                                 Op.getOperand(1));
 995   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
 996                                                     Op.getOperand(3));
 997   return DAG.getNode(ISD::FADD, DL, VT,
 998       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
 999       OneSubAC);
1000 }
1001
1002 /// \brief Generate Min/Max node
1003 SDValue AMDGPUTargetLowering::CombineFMinMax(SDLoc DL,
1004                                              EVT VT,
1005                                              SDValue LHS,
1006                                              SDValue RHS,
1007                                              SDValue True,
1008                                              SDValue False,
1009                                              SDValue CC,
1010                                              SelectionDAG &DAG) const {
1011   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1012     return SDValue();
1013
1014   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1015   switch (CCOpcode) {
1016   case ISD::SETOEQ:
1017   case ISD::SETONE:
1018   case ISD::SETUNE:
1019   case ISD::SETNE:
1020   case ISD::SETUEQ:
1021   case ISD::SETEQ:
1022   case ISD::SETFALSE:
1023   case ISD::SETFALSE2:
1024   case ISD::SETTRUE:
1025   case ISD::SETTRUE2:
1026   case ISD::SETUO:
1027   case ISD::SETO:
1028     break;
1029   case ISD::SETULE:
1030   case ISD::SETULT:
1031   case ISD::SETOLE:
1032   case ISD::SETOLT:
1033   case ISD::SETLE:
1034   case ISD::SETLT: {
1035     unsigned Opc
1036       = (LHS == True) ? AMDGPUISD::FMIN_LEGACY : AMDGPUISD::FMAX_LEGACY;
1037     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1038   }
1039   case ISD::SETGT:
1040   case ISD::SETGE:
1041   case ISD::SETUGE:
1042   case ISD::SETOGE:
1043   case ISD::SETUGT:
1044   case ISD::SETOGT: {
1045     unsigned Opc
1046       = (LHS == True) ? AMDGPUISD::FMAX_LEGACY : AMDGPUISD::FMIN_LEGACY;
1047     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1048   }
1049   case ISD::SETCC_INVALID:
1050     llvm_unreachable("Invalid setcc condcode!");
1051   }
1052   return SDValue();
1053 }
1054
1055 /// \brief Generate Min/Max node
1056 SDValue AMDGPUTargetLowering::CombineIMinMax(SDLoc DL,
1057                                              EVT VT,
1058                                              SDValue LHS,
1059                                              SDValue RHS,
1060                                              SDValue True,
1061                                              SDValue False,
1062                                              SDValue CC,
1063                                              SelectionDAG &DAG) const {
1064   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1065     return SDValue();
1066
1067   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1068   switch (CCOpcode) {
1069   case ISD::SETULE:
1070   case ISD::SETULT: {
1071     unsigned Opc = (LHS == True) ? AMDGPUISD::UMIN : AMDGPUISD::UMAX;
1072     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1073   }
1074   case ISD::SETLE:
1075   case ISD::SETLT: {
1076     unsigned Opc = (LHS == True) ? AMDGPUISD::SMIN : AMDGPUISD::SMAX;
1077     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1078   }
1079   case ISD::SETGT:
1080   case ISD::SETGE: {
1081     unsigned Opc = (LHS == True) ? AMDGPUISD::SMAX : AMDGPUISD::SMIN;
1082     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1083   }
1084   case ISD::SETUGE:
1085   case ISD::SETUGT: {
1086     unsigned Opc = (LHS == True) ? AMDGPUISD::UMAX : AMDGPUISD::UMIN;
1087     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1088   }
1089   default:
1090     return SDValue();
1091   }
1092 }
1093
1094 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1095                                                   SelectionDAG &DAG) const {
1096   LoadSDNode *Load = cast<LoadSDNode>(Op);
1097   EVT MemVT = Load->getMemoryVT();
1098   EVT MemEltVT = MemVT.getVectorElementType();
1099
1100   EVT LoadVT = Op.getValueType();
1101   EVT EltVT = LoadVT.getVectorElementType();
1102   EVT PtrVT = Load->getBasePtr().getValueType();
1103
1104   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1105   SmallVector<SDValue, 8> Loads;
1106   SmallVector<SDValue, 8> Chains;
1107
1108   SDLoc SL(Op);
1109   unsigned MemEltSize = MemEltVT.getStoreSize();
1110   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1111
1112   for (unsigned i = 0; i < NumElts; ++i) {
1113     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1114                               DAG.getConstant(i * MemEltSize, PtrVT));
1115
1116     SDValue NewLoad
1117       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1118                        Load->getChain(), Ptr,
1119                        SrcValue.getWithOffset(i * MemEltSize),
1120                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1121                        Load->isInvariant(), Load->getAlignment());
1122     Loads.push_back(NewLoad.getValue(0));
1123     Chains.push_back(NewLoad.getValue(1));
1124   }
1125
1126   SDValue Ops[] = {
1127     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1128     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1129   };
1130
1131   return DAG.getMergeValues(Ops, SL);
1132 }
1133
1134 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1135                                               SelectionDAG &DAG) const {
1136   EVT VT = Op.getValueType();
1137
1138   // If this is a 2 element vector, we really want to scalarize and not create
1139   // weird 1 element vectors.
1140   if (VT.getVectorNumElements() == 2)
1141     return ScalarizeVectorLoad(Op, DAG);
1142
1143   LoadSDNode *Load = cast<LoadSDNode>(Op);
1144   SDValue BasePtr = Load->getBasePtr();
1145   EVT PtrVT = BasePtr.getValueType();
1146   EVT MemVT = Load->getMemoryVT();
1147   SDLoc SL(Op);
1148   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1149
1150   EVT LoVT, HiVT;
1151   EVT LoMemVT, HiMemVT;
1152   SDValue Lo, Hi;
1153
1154   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1155   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1156   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1157   SDValue LoLoad
1158     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1159                      Load->getChain(), BasePtr,
1160                      SrcValue,
1161                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1162                      Load->isInvariant(), Load->getAlignment());
1163
1164   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1165                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1166
1167   SDValue HiLoad
1168     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1169                      Load->getChain(), HiPtr,
1170                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1171                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1172                      Load->isInvariant(), Load->getAlignment());
1173
1174   SDValue Ops[] = {
1175     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1176     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1177                 LoLoad.getValue(1), HiLoad.getValue(1))
1178   };
1179
1180   return DAG.getMergeValues(Ops, SL);
1181 }
1182
1183 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1184                                                SelectionDAG &DAG) const {
1185   StoreSDNode *Store = cast<StoreSDNode>(Op);
1186   EVT MemVT = Store->getMemoryVT();
1187   unsigned MemBits = MemVT.getSizeInBits();
1188
1189   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1190   // truncating store into an i32 store.
1191   // XXX: We could also handle optimize other vector bitwidths.
1192   if (!MemVT.isVector() || MemBits > 32) {
1193     return SDValue();
1194   }
1195
1196   SDLoc DL(Op);
1197   SDValue Value = Store->getValue();
1198   EVT VT = Value.getValueType();
1199   EVT ElemVT = VT.getVectorElementType();
1200   SDValue Ptr = Store->getBasePtr();
1201   EVT MemEltVT = MemVT.getVectorElementType();
1202   unsigned MemEltBits = MemEltVT.getSizeInBits();
1203   unsigned MemNumElements = MemVT.getVectorNumElements();
1204   unsigned PackedSize = MemVT.getStoreSizeInBits();
1205   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1206
1207   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1208
1209   SDValue PackedValue;
1210   for (unsigned i = 0; i < MemNumElements; ++i) {
1211     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1212                               DAG.getConstant(i, MVT::i32));
1213     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1214     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1215
1216     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1217     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1218
1219     if (i == 0) {
1220       PackedValue = Elt;
1221     } else {
1222       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1223     }
1224   }
1225
1226   if (PackedSize < 32) {
1227     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1228     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1229                              Store->getMemOperand()->getPointerInfo(),
1230                              PackedVT,
1231                              Store->isNonTemporal(), Store->isVolatile(),
1232                              Store->getAlignment());
1233   }
1234
1235   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1236                       Store->getMemOperand()->getPointerInfo(),
1237                       Store->isVolatile(),  Store->isNonTemporal(),
1238                       Store->getAlignment());
1239 }
1240
1241 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1242                                                    SelectionDAG &DAG) const {
1243   StoreSDNode *Store = cast<StoreSDNode>(Op);
1244   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1245   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1246   EVT PtrVT = Store->getBasePtr().getValueType();
1247   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1248   SDLoc SL(Op);
1249
1250   SmallVector<SDValue, 8> Chains;
1251
1252   unsigned EltSize = MemEltVT.getStoreSize();
1253   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1254
1255   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1256     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1257                               Store->getValue(),
1258                               DAG.getConstant(i, MVT::i32));
1259
1260     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), PtrVT);
1261     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1262     SDValue NewStore =
1263       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1264                         SrcValue.getWithOffset(i * EltSize),
1265                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1266                         Store->getAlignment());
1267     Chains.push_back(NewStore);
1268   }
1269
1270   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1271 }
1272
1273 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1274                                                SelectionDAG &DAG) const {
1275   StoreSDNode *Store = cast<StoreSDNode>(Op);
1276   SDValue Val = Store->getValue();
1277   EVT VT = Val.getValueType();
1278
1279   // If this is a 2 element vector, we really want to scalarize and not create
1280   // weird 1 element vectors.
1281   if (VT.getVectorNumElements() == 2)
1282     return ScalarizeVectorStore(Op, DAG);
1283
1284   EVT MemVT = Store->getMemoryVT();
1285   SDValue Chain = Store->getChain();
1286   SDValue BasePtr = Store->getBasePtr();
1287   SDLoc SL(Op);
1288
1289   EVT LoVT, HiVT;
1290   EVT LoMemVT, HiMemVT;
1291   SDValue Lo, Hi;
1292
1293   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1294   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1295   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1296
1297   EVT PtrVT = BasePtr.getValueType();
1298   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1299                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1300
1301   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1302   SDValue LoStore
1303     = DAG.getTruncStore(Chain, SL, Lo,
1304                         BasePtr,
1305                         SrcValue,
1306                         LoMemVT,
1307                         Store->isNonTemporal(),
1308                         Store->isVolatile(),
1309                         Store->getAlignment());
1310   SDValue HiStore
1311     = DAG.getTruncStore(Chain, SL, Hi,
1312                         HiPtr,
1313                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1314                         HiMemVT,
1315                         Store->isNonTemporal(),
1316                         Store->isVolatile(),
1317                         Store->getAlignment());
1318
1319   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1320 }
1321
1322
1323 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1324   SDLoc DL(Op);
1325   LoadSDNode *Load = cast<LoadSDNode>(Op);
1326   ISD::LoadExtType ExtType = Load->getExtensionType();
1327   EVT VT = Op.getValueType();
1328   EVT MemVT = Load->getMemoryVT();
1329
1330   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1331     // We can do the extload to 32-bits, and then need to separately extend to
1332     // 64-bits.
1333
1334     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1335                                        Load->getChain(),
1336                                        Load->getBasePtr(),
1337                                        MemVT,
1338                                        Load->getMemOperand());
1339
1340     SDValue Ops[] = {
1341       DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32),
1342       ExtLoad32.getValue(1)
1343     };
1344
1345     return DAG.getMergeValues(Ops, DL);
1346   }
1347
1348   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1349     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1350     // FIXME: Copied from PPC
1351     // First, load into 32 bits, then truncate to 1 bit.
1352
1353     SDValue Chain = Load->getChain();
1354     SDValue BasePtr = Load->getBasePtr();
1355     MachineMemOperand *MMO = Load->getMemOperand();
1356
1357     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1358                                    BasePtr, MVT::i8, MMO);
1359
1360     SDValue Ops[] = {
1361       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1362       NewLD.getValue(1)
1363     };
1364
1365     return DAG.getMergeValues(Ops, DL);
1366   }
1367
1368   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1369       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1370       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1371     return SDValue();
1372
1373
1374   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1375                             DAG.getConstant(2, MVT::i32));
1376   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1377                             Load->getChain(), Ptr,
1378                             DAG.getTargetConstant(0, MVT::i32),
1379                             Op.getOperand(2));
1380   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1381                                 Load->getBasePtr(),
1382                                 DAG.getConstant(0x3, MVT::i32));
1383   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1384                                  DAG.getConstant(3, MVT::i32));
1385
1386   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1387
1388   EVT MemEltVT = MemVT.getScalarType();
1389   if (ExtType == ISD::SEXTLOAD) {
1390     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1391
1392     SDValue Ops[] = {
1393       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1394       Load->getChain()
1395     };
1396
1397     return DAG.getMergeValues(Ops, DL);
1398   }
1399
1400   SDValue Ops[] = {
1401     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1402     Load->getChain()
1403   };
1404
1405   return DAG.getMergeValues(Ops, DL);
1406 }
1407
1408 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1409   SDLoc DL(Op);
1410   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1411   if (Result.getNode()) {
1412     return Result;
1413   }
1414
1415   StoreSDNode *Store = cast<StoreSDNode>(Op);
1416   SDValue Chain = Store->getChain();
1417   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1418        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1419       Store->getValue().getValueType().isVector()) {
1420     return ScalarizeVectorStore(Op, DAG);
1421   }
1422
1423   EVT MemVT = Store->getMemoryVT();
1424   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1425       MemVT.bitsLT(MVT::i32)) {
1426     unsigned Mask = 0;
1427     if (Store->getMemoryVT() == MVT::i8) {
1428       Mask = 0xff;
1429     } else if (Store->getMemoryVT() == MVT::i16) {
1430       Mask = 0xffff;
1431     }
1432     SDValue BasePtr = Store->getBasePtr();
1433     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1434                               DAG.getConstant(2, MVT::i32));
1435     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1436                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1437
1438     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1439                                   DAG.getConstant(0x3, MVT::i32));
1440
1441     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1442                                    DAG.getConstant(3, MVT::i32));
1443
1444     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1445                                     Store->getValue());
1446
1447     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1448
1449     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1450                                        MaskedValue, ShiftAmt);
1451
1452     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1453                                   ShiftAmt);
1454     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1455                           DAG.getConstant(0xffffffff, MVT::i32));
1456     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1457
1458     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1459     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1460                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1461   }
1462   return SDValue();
1463 }
1464
1465 // This is a shortcut for integer division because we have fast i32<->f32
1466 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1467 // float is enough to accurately represent up to a 24-bit integer.
1468 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1469   SDLoc DL(Op);
1470   EVT VT = Op.getValueType();
1471   SDValue LHS = Op.getOperand(0);
1472   SDValue RHS = Op.getOperand(1);
1473   MVT IntVT = MVT::i32;
1474   MVT FltVT = MVT::f32;
1475
1476   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1477   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1478
1479   if (VT.isVector()) {
1480     unsigned NElts = VT.getVectorNumElements();
1481     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1482     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1483   }
1484
1485   unsigned BitSize = VT.getScalarType().getSizeInBits();
1486
1487   SDValue jq = DAG.getConstant(1, IntVT);
1488
1489   if (sign) {
1490     // char|short jq = ia ^ ib;
1491     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1492
1493     // jq = jq >> (bitsize - 2)
1494     jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1495
1496     // jq = jq | 0x1
1497     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1498
1499     // jq = (int)jq
1500     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1501   }
1502
1503   // int ia = (int)LHS;
1504   SDValue ia = sign ?
1505     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1506
1507   // int ib, (int)RHS;
1508   SDValue ib = sign ?
1509     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1510
1511   // float fa = (float)ia;
1512   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1513
1514   // float fb = (float)ib;
1515   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1516
1517   // float fq = native_divide(fa, fb);
1518   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1519                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1520
1521   // fq = trunc(fq);
1522   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1523
1524   // float fqneg = -fq;
1525   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1526
1527   // float fr = mad(fqneg, fb, fa);
1528   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1529                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1530
1531   // int iq = (int)fq;
1532   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1533
1534   // fr = fabs(fr);
1535   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1536
1537   // fb = fabs(fb);
1538   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1539
1540   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1541
1542   // int cv = fr >= fb;
1543   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1544
1545   // jq = (cv ? jq : 0);
1546   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1547
1548   // dst = trunc/extend to legal type
1549   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1550
1551   // dst = iq + jq;
1552   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1553
1554   // Rem needs compensation, it's easier to recompute it
1555   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1556   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1557
1558   SDValue Res[2] = {
1559     Div,
1560     Rem
1561   };
1562   return DAG.getMergeValues(Res, DL);
1563 }
1564
1565 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1566                                       SelectionDAG &DAG,
1567                                       SmallVectorImpl<SDValue> &Results) const {
1568   assert(Op.getValueType() == MVT::i64);
1569
1570   SDLoc DL(Op);
1571   EVT VT = Op.getValueType();
1572   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1573
1574   SDValue one = DAG.getConstant(1, HalfVT);
1575   SDValue zero = DAG.getConstant(0, HalfVT);
1576
1577   //HiLo split
1578   SDValue LHS = Op.getOperand(0);
1579   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1580   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1581
1582   SDValue RHS = Op.getOperand(1);
1583   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1584   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1585
1586   // Get Speculative values
1587   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1588   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1589
1590   SDValue REM_Hi = zero;
1591   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1592
1593   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1594   SDValue DIV_Lo = zero;
1595
1596   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1597
1598   for (unsigned i = 0; i < halfBitWidth; ++i) {
1599     SDValue POS = DAG.getConstant(halfBitWidth - i - 1, HalfVT);
1600     // Get Value of high bit
1601     SDValue HBit;
1602     if (halfBitWidth == 32 && Subtarget->hasBFE()) {
1603       HBit = DAG.getNode(AMDGPUISD::BFE_U32, DL, HalfVT, LHS_Lo, POS, one);
1604     } else {
1605       HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1606       HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1607     }
1608
1609     SDValue Carry = DAG.getNode(ISD::SRL, DL, HalfVT, REM_Lo,
1610       DAG.getConstant(halfBitWidth - 1, HalfVT));
1611     REM_Hi = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Hi, one);
1612     REM_Hi = DAG.getNode(ISD::OR, DL, HalfVT, REM_Hi, Carry);
1613
1614     REM_Lo = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Lo, one);
1615     REM_Lo = DAG.getNode(ISD::OR, DL, HalfVT, REM_Lo, HBit);
1616
1617
1618     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1619
1620     SDValue BIT = DAG.getConstant(1 << (halfBitWidth - i - 1), HalfVT);
1621     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETGE);
1622
1623     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1624
1625     // Update REM
1626
1627     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1628
1629     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETGE);
1630     REM_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, zero);
1631     REM_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, one);
1632   }
1633
1634   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1635   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1636   Results.push_back(DIV);
1637   Results.push_back(REM);
1638 }
1639
1640 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1641                                            SelectionDAG &DAG) const {
1642   SDLoc DL(Op);
1643   EVT VT = Op.getValueType();
1644
1645   if (VT == MVT::i64) {
1646     SmallVector<SDValue, 2> Results;
1647     LowerUDIVREM64(Op, DAG, Results);
1648     return DAG.getMergeValues(Results, DL);
1649   }
1650
1651   SDValue Num = Op.getOperand(0);
1652   SDValue Den = Op.getOperand(1);
1653
1654   if (VT == MVT::i32) {
1655     if (DAG.MaskedValueIsZero(Op.getOperand(0), APInt(32, 0xff << 24)) &&
1656         DAG.MaskedValueIsZero(Op.getOperand(1), APInt(32, 0xff << 24))) {
1657       // TODO: We technically could do this for i64, but shouldn't that just be
1658       // handled by something generally reducing 64-bit division on 32-bit
1659       // values to 32-bit?
1660       return LowerDIVREM24(Op, DAG, false);
1661     }
1662   }
1663
1664   // RCP =  URECIP(Den) = 2^32 / Den + e
1665   // e is rounding error.
1666   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1667
1668   // RCP_LO = mul(RCP, Den) */
1669   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1670
1671   // RCP_HI = mulhu (RCP, Den) */
1672   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1673
1674   // NEG_RCP_LO = -RCP_LO
1675   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1676                                                      RCP_LO);
1677
1678   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1679   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1680                                            NEG_RCP_LO, RCP_LO,
1681                                            ISD::SETEQ);
1682   // Calculate the rounding error from the URECIP instruction
1683   // E = mulhu(ABS_RCP_LO, RCP)
1684   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1685
1686   // RCP_A_E = RCP + E
1687   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1688
1689   // RCP_S_E = RCP - E
1690   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1691
1692   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1693   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1694                                      RCP_A_E, RCP_S_E,
1695                                      ISD::SETEQ);
1696   // Quotient = mulhu(Tmp0, Num)
1697   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1698
1699   // Num_S_Remainder = Quotient * Den
1700   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1701
1702   // Remainder = Num - Num_S_Remainder
1703   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1704
1705   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1706   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1707                                                  DAG.getConstant(-1, VT),
1708                                                  DAG.getConstant(0, VT),
1709                                                  ISD::SETUGE);
1710   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1711   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1712                                                   Num_S_Remainder,
1713                                                   DAG.getConstant(-1, VT),
1714                                                   DAG.getConstant(0, VT),
1715                                                   ISD::SETUGE);
1716   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1717   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1718                                                Remainder_GE_Zero);
1719
1720   // Calculate Division result:
1721
1722   // Quotient_A_One = Quotient + 1
1723   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1724                                                          DAG.getConstant(1, VT));
1725
1726   // Quotient_S_One = Quotient - 1
1727   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1728                                                          DAG.getConstant(1, VT));
1729
1730   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1731   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1732                                      Quotient, Quotient_A_One, ISD::SETEQ);
1733
1734   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1735   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1736                             Quotient_S_One, Div, ISD::SETEQ);
1737
1738   // Calculate Rem result:
1739
1740   // Remainder_S_Den = Remainder - Den
1741   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1742
1743   // Remainder_A_Den = Remainder + Den
1744   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1745
1746   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1747   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1748                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1749
1750   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1751   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1752                             Remainder_A_Den, Rem, ISD::SETEQ);
1753   SDValue Ops[2] = {
1754     Div,
1755     Rem
1756   };
1757   return DAG.getMergeValues(Ops, DL);
1758 }
1759
1760 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1761                                            SelectionDAG &DAG) const {
1762   SDLoc DL(Op);
1763   EVT VT = Op.getValueType();
1764
1765   SDValue LHS = Op.getOperand(0);
1766   SDValue RHS = Op.getOperand(1);
1767
1768   if (VT == MVT::i32) {
1769     if (DAG.ComputeNumSignBits(Op.getOperand(0)) > 8 &&
1770         DAG.ComputeNumSignBits(Op.getOperand(1)) > 8) {
1771       // TODO: We technically could do this for i64, but shouldn't that just be
1772       // handled by something generally reducing 64-bit division on 32-bit
1773       // values to 32-bit?
1774       return LowerDIVREM24(Op, DAG, true);
1775     }
1776   }
1777
1778   SDValue Zero = DAG.getConstant(0, VT);
1779   SDValue NegOne = DAG.getConstant(-1, VT);
1780
1781   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1782   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1783   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1784   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1785
1786   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1787   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1788
1789   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1790   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1791
1792   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1793   SDValue Rem = Div.getValue(1);
1794
1795   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1796   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1797
1798   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1799   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1800
1801   SDValue Res[2] = {
1802     Div,
1803     Rem
1804   };
1805   return DAG.getMergeValues(Res, DL);
1806 }
1807
1808 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1809 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1810   SDLoc SL(Op);
1811   EVT VT = Op.getValueType();
1812   SDValue X = Op.getOperand(0);
1813   SDValue Y = Op.getOperand(1);
1814
1815   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1816   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1817   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1818
1819   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1820 }
1821
1822 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1823   SDLoc SL(Op);
1824   SDValue Src = Op.getOperand(0);
1825
1826   // result = trunc(src)
1827   // if (src > 0.0 && src != result)
1828   //   result += 1.0
1829
1830   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1831
1832   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1833   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1834
1835   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1836
1837   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1838   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1839   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1840
1841   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1842   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1843 }
1844
1845 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1846   SDLoc SL(Op);
1847   SDValue Src = Op.getOperand(0);
1848
1849   assert(Op.getValueType() == MVT::f64);
1850
1851   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1852   const SDValue One = DAG.getConstant(1, MVT::i32);
1853
1854   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1855
1856   // Extract the upper half, since this is where we will find the sign and
1857   // exponent.
1858   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1859
1860   const unsigned FractBits = 52;
1861   const unsigned ExpBits = 11;
1862
1863   // Extract the exponent.
1864   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1865                                 Hi,
1866                                 DAG.getConstant(FractBits - 32, MVT::i32),
1867                                 DAG.getConstant(ExpBits, MVT::i32));
1868   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1869                             DAG.getConstant(1023, MVT::i32));
1870
1871   // Extract the sign bit.
1872   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1873   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1874
1875   // Extend back to to 64-bits.
1876   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1877                                   Zero, SignBit);
1878   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1879
1880   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1881   const SDValue FractMask
1882     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1883
1884   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1885   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1886   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1887
1888   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1889
1890   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1891
1892   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1893   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1894
1895   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1896   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1897
1898   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1899 }
1900
1901 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1902   SDLoc SL(Op);
1903   SDValue Src = Op.getOperand(0);
1904
1905   assert(Op.getValueType() == MVT::f64);
1906
1907   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1908   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1909   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1910
1911   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1912   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1913
1914   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1915
1916   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
1917   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
1918
1919   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1920   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1921
1922   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1923 }
1924
1925 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
1926   // FNEARBYINT and FRINT are the same, except in their handling of FP
1927   // exceptions. Those aren't really meaningful for us, and OpenCL only has
1928   // rint, so just treat them as equivalent.
1929   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
1930 }
1931
1932 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1933   SDLoc SL(Op);
1934   SDValue Src = Op.getOperand(0);
1935
1936   // result = trunc(src);
1937   // if (src < 0.0 && src != result)
1938   //   result += -1.0.
1939
1940   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1941
1942   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1943   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
1944
1945   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1946
1947   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
1948   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1949   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1950
1951   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
1952   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1953 }
1954
1955 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
1956                                                bool Signed) const {
1957   SDLoc SL(Op);
1958   SDValue Src = Op.getOperand(0);
1959
1960   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1961
1962   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
1963                            DAG.getConstant(0, MVT::i32));
1964   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
1965                            DAG.getConstant(1, MVT::i32));
1966
1967   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
1968                               SL, MVT::f64, Hi);
1969
1970   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
1971
1972   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
1973                               DAG.getConstant(32, MVT::i32));
1974
1975   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
1976 }
1977
1978 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
1979                                                SelectionDAG &DAG) const {
1980   SDValue S0 = Op.getOperand(0);
1981   if (S0.getValueType() != MVT::i64)
1982     return SDValue();
1983
1984   EVT DestVT = Op.getValueType();
1985   if (DestVT == MVT::f64)
1986     return LowerINT_TO_FP64(Op, DAG, false);
1987
1988   assert(DestVT == MVT::f32);
1989
1990   SDLoc DL(Op);
1991
1992   // f32 uint_to_fp i64
1993   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1994                            DAG.getConstant(0, MVT::i32));
1995   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
1996   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
1997                            DAG.getConstant(1, MVT::i32));
1998   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
1999   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2000                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
2001   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2002 }
2003
2004 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2005                                               SelectionDAG &DAG) const {
2006   SDValue Src = Op.getOperand(0);
2007   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2008     return LowerINT_TO_FP64(Op, DAG, true);
2009
2010   return SDValue();
2011 }
2012
2013 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2014                                                bool Signed) const {
2015   SDLoc SL(Op);
2016
2017   SDValue Src = Op.getOperand(0);
2018
2019   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2020
2021   SDValue K0
2022     = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), MVT::f64);
2023   SDValue K1
2024     = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), MVT::f64);
2025
2026   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2027
2028   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2029
2030
2031   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2032
2033   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2034                            MVT::i32, FloorMul);
2035   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2036
2037   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2038
2039   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2040 }
2041
2042 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2043                                               SelectionDAG &DAG) const {
2044   SDValue Src = Op.getOperand(0);
2045
2046   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2047     return LowerFP64_TO_INT(Op, DAG, true);
2048
2049   return SDValue();
2050 }
2051
2052 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2053                                               SelectionDAG &DAG) const {
2054   SDValue Src = Op.getOperand(0);
2055
2056   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2057     return LowerFP64_TO_INT(Op, DAG, false);
2058
2059   return SDValue();
2060 }
2061
2062 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2063                                                      SelectionDAG &DAG) const {
2064   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2065   MVT VT = Op.getSimpleValueType();
2066   MVT ScalarVT = VT.getScalarType();
2067
2068   if (!VT.isVector())
2069     return SDValue();
2070
2071   SDValue Src = Op.getOperand(0);
2072   SDLoc DL(Op);
2073
2074   // TODO: Don't scalarize on Evergreen?
2075   unsigned NElts = VT.getVectorNumElements();
2076   SmallVector<SDValue, 8> Args;
2077   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2078
2079   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2080   for (unsigned I = 0; I < NElts; ++I)
2081     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2082
2083   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2084 }
2085
2086 //===----------------------------------------------------------------------===//
2087 // Custom DAG optimizations
2088 //===----------------------------------------------------------------------===//
2089
2090 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2091   APInt KnownZero, KnownOne;
2092   EVT VT = Op.getValueType();
2093   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2094
2095   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2096 }
2097
2098 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2099   EVT VT = Op.getValueType();
2100
2101   // In order for this to be a signed 24-bit value, bit 23, must
2102   // be a sign bit.
2103   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2104                                      // as unsigned 24-bit values.
2105          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2106 }
2107
2108 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2109
2110   SelectionDAG &DAG = DCI.DAG;
2111   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2112   EVT VT = Op.getValueType();
2113
2114   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2115   APInt KnownZero, KnownOne;
2116   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2117   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2118     DCI.CommitTargetLoweringOpt(TLO);
2119 }
2120
2121 template <typename IntTy>
2122 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2123                                uint32_t Offset, uint32_t Width) {
2124   if (Width + Offset < 32) {
2125     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2126     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2127     return DAG.getConstant(Result, MVT::i32);
2128   }
2129
2130   return DAG.getConstant(Src0 >> Offset, MVT::i32);
2131 }
2132
2133 static bool usesAllNormalStores(SDNode *LoadVal) {
2134   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2135     if (!ISD::isNormalStore(*I))
2136       return false;
2137   }
2138
2139   return true;
2140 }
2141
2142 // If we have a copy of an illegal type, replace it with a load / store of an
2143 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2144 // instructions emitted when handling extloads and truncstores. Ideally we could
2145 // recognize the pack / unpack pattern to eliminate it.
2146 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2147                                                   DAGCombinerInfo &DCI) const {
2148   if (!DCI.isBeforeLegalize())
2149     return SDValue();
2150
2151   StoreSDNode *SN = cast<StoreSDNode>(N);
2152   SDValue Value = SN->getValue();
2153   EVT VT = Value.getValueType();
2154
2155   if (isTypeLegal(VT) || SN->isVolatile() || !ISD::isNormalLoad(Value.getNode()))
2156     return SDValue();
2157
2158   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2159   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2160     return SDValue();
2161
2162   EVT MemVT = LoadVal->getMemoryVT();
2163
2164   SDLoc SL(N);
2165   SelectionDAG &DAG = DCI.DAG;
2166   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2167
2168   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2169                                 LoadVT, SL,
2170                                 LoadVal->getChain(),
2171                                 LoadVal->getBasePtr(),
2172                                 LoadVal->getOffset(),
2173                                 LoadVT,
2174                                 LoadVal->getMemOperand());
2175
2176   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2177   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2178
2179   return DAG.getStore(SN->getChain(), SL, NewLoad,
2180                       SN->getBasePtr(), SN->getMemOperand());
2181 }
2182
2183 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2184                                                 DAGCombinerInfo &DCI) const {
2185   EVT VT = N->getValueType(0);
2186
2187   if (VT.isVector() || VT.getSizeInBits() > 32)
2188     return SDValue();
2189
2190   SelectionDAG &DAG = DCI.DAG;
2191   SDLoc DL(N);
2192
2193   SDValue N0 = N->getOperand(0);
2194   SDValue N1 = N->getOperand(1);
2195   SDValue Mul;
2196
2197   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2198     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2199     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2200     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2201   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2202     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2203     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2204     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2205   } else {
2206     return SDValue();
2207   }
2208
2209   // We need to use sext even for MUL_U24, because MUL_U24 is used
2210   // for signed multiply of 8 and 16-bit types.
2211   return DAG.getSExtOrTrunc(Mul, DL, VT);
2212 }
2213
2214 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2215                                                 DAGCombinerInfo &DCI) const {
2216   SelectionDAG &DAG = DCI.DAG;
2217   SDLoc DL(N);
2218
2219   switch(N->getOpcode()) {
2220     default: break;
2221     case ISD::MUL:
2222       return performMulCombine(N, DCI);
2223     case AMDGPUISD::MUL_I24:
2224     case AMDGPUISD::MUL_U24: {
2225       SDValue N0 = N->getOperand(0);
2226       SDValue N1 = N->getOperand(1);
2227       simplifyI24(N0, DCI);
2228       simplifyI24(N1, DCI);
2229       return SDValue();
2230     }
2231   case ISD::SELECT_CC: {
2232     SDLoc DL(N);
2233     EVT VT = N->getValueType(0);
2234
2235     if (VT == MVT::f32 ||
2236         (VT == MVT::f64 &&
2237          Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)) {
2238       SDValue LHS = N->getOperand(0);
2239       SDValue RHS = N->getOperand(1);
2240       SDValue True = N->getOperand(2);
2241       SDValue False = N->getOperand(3);
2242       SDValue CC = N->getOperand(4);
2243
2244       return CombineFMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2245     }
2246
2247     break;
2248   }
2249   case ISD::SELECT: {
2250     SDValue Cond = N->getOperand(0);
2251     if (Cond.getOpcode() == ISD::SETCC) {
2252       SDLoc DL(N);
2253       EVT VT = N->getValueType(0);
2254       SDValue LHS = Cond.getOperand(0);
2255       SDValue RHS = Cond.getOperand(1);
2256       SDValue CC = Cond.getOperand(2);
2257
2258       SDValue True = N->getOperand(1);
2259       SDValue False = N->getOperand(2);
2260
2261       if (VT == MVT::f32 ||
2262           (VT == MVT::f64 &&
2263            Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)) {
2264         return CombineFMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2265       }
2266
2267       // TODO: Implement min / max Evergreen instructions.
2268       if (VT == MVT::i32 &&
2269           Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
2270         return CombineIMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2271       }
2272     }
2273
2274     break;
2275   }
2276   case AMDGPUISD::BFE_I32:
2277   case AMDGPUISD::BFE_U32: {
2278     assert(!N->getValueType(0).isVector() &&
2279            "Vector handling of BFE not implemented");
2280     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2281     if (!Width)
2282       break;
2283
2284     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2285     if (WidthVal == 0)
2286       return DAG.getConstant(0, MVT::i32);
2287
2288     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2289     if (!Offset)
2290       break;
2291
2292     SDValue BitsFrom = N->getOperand(0);
2293     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2294
2295     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2296
2297     if (OffsetVal == 0) {
2298       // This is already sign / zero extended, so try to fold away extra BFEs.
2299       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2300
2301       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2302       if (OpSignBits >= SignBits)
2303         return BitsFrom;
2304
2305       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2306       if (Signed) {
2307         // This is a sign_extend_inreg. Replace it to take advantage of existing
2308         // DAG Combines. If not eliminated, we will match back to BFE during
2309         // selection.
2310
2311         // TODO: The sext_inreg of extended types ends, although we can could
2312         // handle them in a single BFE.
2313         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2314                            DAG.getValueType(SmallVT));
2315       }
2316
2317       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2318     }
2319
2320     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2321       if (Signed) {
2322         return constantFoldBFE<int32_t>(DAG,
2323                                         CVal->getSExtValue(),
2324                                         OffsetVal,
2325                                         WidthVal);
2326       }
2327
2328       return constantFoldBFE<uint32_t>(DAG,
2329                                        CVal->getZExtValue(),
2330                                        OffsetVal,
2331                                        WidthVal);
2332     }
2333
2334     if ((OffsetVal + WidthVal) >= 32) {
2335       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2336       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2337                          BitsFrom, ShiftVal);
2338     }
2339
2340     if (BitsFrom.hasOneUse()) {
2341       APInt Demanded = APInt::getBitsSet(32,
2342                                          OffsetVal,
2343                                          OffsetVal + WidthVal);
2344
2345       APInt KnownZero, KnownOne;
2346       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2347                                             !DCI.isBeforeLegalizeOps());
2348       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2349       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2350           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2351                                    KnownZero, KnownOne, TLO)) {
2352         DCI.CommitTargetLoweringOpt(TLO);
2353       }
2354     }
2355
2356     break;
2357   }
2358
2359   case ISD::STORE:
2360     return performStoreCombine(N, DCI);
2361   }
2362   return SDValue();
2363 }
2364
2365 //===----------------------------------------------------------------------===//
2366 // Helper functions
2367 //===----------------------------------------------------------------------===//
2368
2369 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2370                                SelectionDAG &DAG,
2371                                const Function *F,
2372                                const SmallVectorImpl<ISD::InputArg> &Ins,
2373                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2374
2375   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2376     if (Ins[i].ArgVT == Ins[i].VT) {
2377       OrigIns.push_back(Ins[i]);
2378       continue;
2379     }
2380
2381     EVT VT;
2382     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2383       // Vector has been split into scalars.
2384       VT = Ins[i].ArgVT.getVectorElementType();
2385     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2386                Ins[i].ArgVT.getVectorElementType() !=
2387                Ins[i].VT.getVectorElementType()) {
2388       // Vector elements have been promoted
2389       VT = Ins[i].ArgVT;
2390     } else {
2391       // Vector has been spilt into smaller vectors.
2392       VT = Ins[i].VT;
2393     }
2394
2395     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2396                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2397     OrigIns.push_back(Arg);
2398   }
2399 }
2400
2401 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2402   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2403     return CFP->isExactlyValue(1.0);
2404   }
2405   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2406     return C->isAllOnesValue();
2407   }
2408   return false;
2409 }
2410
2411 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2412   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2413     return CFP->getValueAPF().isZero();
2414   }
2415   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2416     return C->isNullValue();
2417   }
2418   return false;
2419 }
2420
2421 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2422                                                   const TargetRegisterClass *RC,
2423                                                    unsigned Reg, EVT VT) const {
2424   MachineFunction &MF = DAG.getMachineFunction();
2425   MachineRegisterInfo &MRI = MF.getRegInfo();
2426   unsigned VirtualRegister;
2427   if (!MRI.isLiveIn(Reg)) {
2428     VirtualRegister = MRI.createVirtualRegister(RC);
2429     MRI.addLiveIn(Reg, VirtualRegister);
2430   } else {
2431     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2432   }
2433   return DAG.getRegister(VirtualRegister, VT);
2434 }
2435
2436 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2437
2438 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2439   switch (Opcode) {
2440   default: return nullptr;
2441   // AMDIL DAG nodes
2442   NODE_NAME_CASE(CALL);
2443   NODE_NAME_CASE(UMUL);
2444   NODE_NAME_CASE(RET_FLAG);
2445   NODE_NAME_CASE(BRANCH_COND);
2446
2447   // AMDGPU DAG nodes
2448   NODE_NAME_CASE(DWORDADDR)
2449   NODE_NAME_CASE(FRACT)
2450   NODE_NAME_CASE(CLAMP)
2451   NODE_NAME_CASE(MAD)
2452   NODE_NAME_CASE(FMAX_LEGACY)
2453   NODE_NAME_CASE(SMAX)
2454   NODE_NAME_CASE(UMAX)
2455   NODE_NAME_CASE(FMIN_LEGACY)
2456   NODE_NAME_CASE(SMIN)
2457   NODE_NAME_CASE(UMIN)
2458   NODE_NAME_CASE(FMAX3)
2459   NODE_NAME_CASE(SMAX3)
2460   NODE_NAME_CASE(UMAX3)
2461   NODE_NAME_CASE(FMIN3)
2462   NODE_NAME_CASE(SMIN3)
2463   NODE_NAME_CASE(UMIN3)
2464   NODE_NAME_CASE(URECIP)
2465   NODE_NAME_CASE(DIV_SCALE)
2466   NODE_NAME_CASE(DIV_FMAS)
2467   NODE_NAME_CASE(DIV_FIXUP)
2468   NODE_NAME_CASE(TRIG_PREOP)
2469   NODE_NAME_CASE(RCP)
2470   NODE_NAME_CASE(RSQ)
2471   NODE_NAME_CASE(RSQ_LEGACY)
2472   NODE_NAME_CASE(RSQ_CLAMPED)
2473   NODE_NAME_CASE(LDEXP)
2474   NODE_NAME_CASE(DOT4)
2475   NODE_NAME_CASE(BFE_U32)
2476   NODE_NAME_CASE(BFE_I32)
2477   NODE_NAME_CASE(BFI)
2478   NODE_NAME_CASE(BFM)
2479   NODE_NAME_CASE(BREV)
2480   NODE_NAME_CASE(MUL_U24)
2481   NODE_NAME_CASE(MUL_I24)
2482   NODE_NAME_CASE(MAD_U24)
2483   NODE_NAME_CASE(MAD_I24)
2484   NODE_NAME_CASE(EXPORT)
2485   NODE_NAME_CASE(CONST_ADDRESS)
2486   NODE_NAME_CASE(REGISTER_LOAD)
2487   NODE_NAME_CASE(REGISTER_STORE)
2488   NODE_NAME_CASE(LOAD_CONSTANT)
2489   NODE_NAME_CASE(LOAD_INPUT)
2490   NODE_NAME_CASE(SAMPLE)
2491   NODE_NAME_CASE(SAMPLEB)
2492   NODE_NAME_CASE(SAMPLED)
2493   NODE_NAME_CASE(SAMPLEL)
2494   NODE_NAME_CASE(CVT_F32_UBYTE0)
2495   NODE_NAME_CASE(CVT_F32_UBYTE1)
2496   NODE_NAME_CASE(CVT_F32_UBYTE2)
2497   NODE_NAME_CASE(CVT_F32_UBYTE3)
2498   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2499   NODE_NAME_CASE(CONST_DATA_PTR)
2500   NODE_NAME_CASE(STORE_MSKOR)
2501   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2502   }
2503 }
2504
2505 static void computeKnownBitsForMinMax(const SDValue Op0,
2506                                       const SDValue Op1,
2507                                       APInt &KnownZero,
2508                                       APInt &KnownOne,
2509                                       const SelectionDAG &DAG,
2510                                       unsigned Depth) {
2511   APInt Op0Zero, Op0One;
2512   APInt Op1Zero, Op1One;
2513   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2514   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2515
2516   KnownZero = Op0Zero & Op1Zero;
2517   KnownOne = Op0One & Op1One;
2518 }
2519
2520 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2521   const SDValue Op,
2522   APInt &KnownZero,
2523   APInt &KnownOne,
2524   const SelectionDAG &DAG,
2525   unsigned Depth) const {
2526
2527   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2528
2529   APInt KnownZero2;
2530   APInt KnownOne2;
2531   unsigned Opc = Op.getOpcode();
2532
2533   switch (Opc) {
2534   default:
2535     break;
2536   case ISD::INTRINSIC_WO_CHAIN: {
2537     // FIXME: The intrinsic should just use the node.
2538     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2539     case AMDGPUIntrinsic::AMDGPU_imax:
2540     case AMDGPUIntrinsic::AMDGPU_umax:
2541     case AMDGPUIntrinsic::AMDGPU_imin:
2542     case AMDGPUIntrinsic::AMDGPU_umin:
2543       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2544                                 KnownZero, KnownOne, DAG, Depth);
2545       break;
2546     default:
2547       break;
2548     }
2549
2550     break;
2551   }
2552   case AMDGPUISD::SMAX:
2553   case AMDGPUISD::UMAX:
2554   case AMDGPUISD::SMIN:
2555   case AMDGPUISD::UMIN:
2556     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2557                               KnownZero, KnownOne, DAG, Depth);
2558     break;
2559
2560   case AMDGPUISD::BFE_I32:
2561   case AMDGPUISD::BFE_U32: {
2562     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2563     if (!CWidth)
2564       return;
2565
2566     unsigned BitWidth = 32;
2567     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2568
2569     if (Opc == AMDGPUISD::BFE_U32)
2570       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2571
2572     break;
2573   }
2574   }
2575 }
2576
2577 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2578   SDValue Op,
2579   const SelectionDAG &DAG,
2580   unsigned Depth) const {
2581   switch (Op.getOpcode()) {
2582   case AMDGPUISD::BFE_I32: {
2583     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2584     if (!Width)
2585       return 1;
2586
2587     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2588     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2589     if (!Offset || !Offset->isNullValue())
2590       return SignBits;
2591
2592     // TODO: Could probably figure something out with non-0 offsets.
2593     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2594     return std::max(SignBits, Op0SignBits);
2595   }
2596
2597   case AMDGPUISD::BFE_U32: {
2598     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2599     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2600   }
2601
2602   default:
2603     return 1;
2604   }
2605 }