lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 131
 132   setOperationAction(ISD::FROUND, MVT::f32, Custom);
 133   setOperationAction(ISD::FROUND, MVT::f64, Custom);
 134
 135   setOperationAction(ISD::FREM, MVT::f32, Custom);
 136   setOperationAction(ISD::FREM, MVT::f64, Custom);
 137
 138   // Lower floating point store/load to integer store/load to reduce the number
 139   // of patterns in tablegen.
 140   setOperationAction(ISD::STORE, MVT::f32, Promote);
 141   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 142
 143   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 144   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 145
 146   setOperationAction(ISD::STORE, MVT::i64, Promote);
 147   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 148
 149   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 150   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 151
 152   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 153   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 154
 155   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 156   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 157
 158   setOperationAction(ISD::STORE, MVT::f64, Promote);
 159   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 160
 161   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 162   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 163
 164   // Custom lowering of vector stores is required for local address space
 165   // stores.
 166   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 167   // XXX: Native v2i32 local address space stores are possible, but not
 168   // currently implemented.
 169   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 170
 171   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 172   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 173   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 174
 175   // XXX: This can be change to Custom, once ExpandVectorStores can
 176   // handle 64-bit stores.
 177   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 178
 179   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 180   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 181   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 182   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 183   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 184
 185
 186   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 187   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 188
 189   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 190   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 191
 192   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 193   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 194
 195   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 196   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 197
 198   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 199   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 200
 201   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 202   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 203
 204   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 205   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 206
 207   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 211   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 217
 218   // There are no 64-bit extloads. These should be done as a 32-bit extload and
 219   // an extension to 64-bit.
 220   for (MVT VT : MVT::integer_valuetypes()) {
 221     setLoadExtAction(ISD::EXTLOAD, MVT::i64, VT, Expand);
 222     setLoadExtAction(ISD::SEXTLOAD, MVT::i64, VT, Expand);
 223     setLoadExtAction(ISD::ZEXTLOAD, MVT::i64, VT, Expand);
 224   }
 225
 226   for (MVT VT : MVT::integer_vector_valuetypes()) {
 227     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Expand);
 228     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Expand);
 229     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i8, Expand);
 230     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Expand);
 231     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Expand);
 232     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i8, Expand);
 233     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Expand);
 234     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Expand);
 235     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v2i16, Expand);
 236     setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Expand);
 237     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Expand);
 238     setLoadExtAction(ISD::ZEXTLOAD, VT, MVT::v4i16, Expand);
 239   }
 240
 241   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 242
 243   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 244     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 245     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 246     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 247     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 248   }
 249
 250   if (!Subtarget->hasBFI()) {
 251     // fcopysign can be done in a single instruction with BFI.
 252     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 253     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 254   }
 255
 256   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 257
 258   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 259   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 260   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 261   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 262
 263   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 264   for (MVT VT : ScalarIntVTs) {
 265     setOperationAction(ISD::SREM, VT, Expand);
 266     setOperationAction(ISD::SDIV, VT, Expand);
 267
 268     // GPU does not have divrem function for signed or unsigned.
 269     setOperationAction(ISD::SDIVREM, VT, Custom);
 270     setOperationAction(ISD::UDIVREM, VT, Custom);
 271
 272     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 273     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 274     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 275
 276     setOperationAction(ISD::BSWAP, VT, Expand);
 277     setOperationAction(ISD::CTTZ, VT, Expand);
 278     setOperationAction(ISD::CTLZ, VT, Expand);
 279   }
 280
 281   if (!Subtarget->hasBCNT(32))
 282     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 283
 284   if (!Subtarget->hasBCNT(64))
 285     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 286
 287   // The hardware supports 32-bit ROTR, but not ROTL.
 288   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 289   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 290   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 291
 292   setOperationAction(ISD::MUL, MVT::i64, Expand);
 293   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 294   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 295   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 296   setOperationAction(ISD::UREM, MVT::i32, Expand);
 297   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 298   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 299   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 300   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 301   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 302
 303   if (!Subtarget->hasFFBH())
 304     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 305
 306   if (!Subtarget->hasFFBL())
 307     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 308
 309   static const MVT::SimpleValueType VectorIntTypes[] = {
 310     MVT::v2i32, MVT::v4i32
 311   };
 312
 313   for (MVT VT : VectorIntTypes) {
 314     // Expand the following operations for the current type by default.
 315     setOperationAction(ISD::ADD,  VT, Expand);
 316     setOperationAction(ISD::AND,  VT, Expand);
 317     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 318     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 319     setOperationAction(ISD::MUL,  VT, Expand);
 320     setOperationAction(ISD::OR,   VT, Expand);
 321     setOperationAction(ISD::SHL,  VT, Expand);
 322     setOperationAction(ISD::SRA,  VT, Expand);
 323     setOperationAction(ISD::SRL,  VT, Expand);
 324     setOperationAction(ISD::ROTL, VT, Expand);
 325     setOperationAction(ISD::ROTR, VT, Expand);
 326     setOperationAction(ISD::SUB,  VT, Expand);
 327     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 328     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 329     setOperationAction(ISD::SDIV, VT, Expand);
 330     setOperationAction(ISD::UDIV, VT, Expand);
 331     setOperationAction(ISD::SREM, VT, Expand);
 332     setOperationAction(ISD::UREM, VT, Expand);
 333     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 334     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 335     setOperationAction(ISD::SDIVREM, VT, Custom);
 336     setOperationAction(ISD::UDIVREM, VT, Custom);
 337     setOperationAction(ISD::ADDC, VT, Expand);
 338     setOperationAction(ISD::SUBC, VT, Expand);
 339     setOperationAction(ISD::ADDE, VT, Expand);
 340     setOperationAction(ISD::SUBE, VT, Expand);
 341     setOperationAction(ISD::SELECT, VT, Expand);
 342     setOperationAction(ISD::VSELECT, VT, Expand);
 343     setOperationAction(ISD::SELECT_CC, VT, Expand);
 344     setOperationAction(ISD::XOR,  VT, Expand);
 345     setOperationAction(ISD::BSWAP, VT, Expand);
 346     setOperationAction(ISD::CTPOP, VT, Expand);
 347     setOperationAction(ISD::CTTZ, VT, Expand);
 348     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 349     setOperationAction(ISD::CTLZ, VT, Expand);
 350     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 351     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 352   }
 353
 354   static const MVT::SimpleValueType FloatVectorTypes[] = {
 355     MVT::v2f32, MVT::v4f32
 356   };
 357
 358   for (MVT VT : FloatVectorTypes) {
 359     setOperationAction(ISD::FABS, VT, Expand);
 360     setOperationAction(ISD::FMINNUM, VT, Expand);
 361     setOperationAction(ISD::FMAXNUM, VT, Expand);
 362     setOperationAction(ISD::FADD, VT, Expand);
 363     setOperationAction(ISD::FCEIL, VT, Expand);
 364     setOperationAction(ISD::FCOS, VT, Expand);
 365     setOperationAction(ISD::FDIV, VT, Expand);
 366     setOperationAction(ISD::FEXP2, VT, Expand);
 367     setOperationAction(ISD::FLOG2, VT, Expand);
 368     setOperationAction(ISD::FREM, VT, Expand);
 369     setOperationAction(ISD::FPOW, VT, Expand);
 370     setOperationAction(ISD::FFLOOR, VT, Expand);
 371     setOperationAction(ISD::FTRUNC, VT, Expand);
 372     setOperationAction(ISD::FMUL, VT, Expand);
 373     setOperationAction(ISD::FMA, VT, Expand);
 374     setOperationAction(ISD::FRINT, VT, Expand);
 375     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 376     setOperationAction(ISD::FSQRT, VT, Expand);
 377     setOperationAction(ISD::FSIN, VT, Expand);
 378     setOperationAction(ISD::FSUB, VT, Expand);
 379     setOperationAction(ISD::FNEG, VT, Expand);
 380     setOperationAction(ISD::SELECT, VT, Expand);
 381     setOperationAction(ISD::VSELECT, VT, Expand);
 382     setOperationAction(ISD::SELECT_CC, VT, Expand);
 383     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 384     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 385   }
 386
 387   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 388   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 389
 390   setTargetDAGCombine(ISD::MUL);
 391   setTargetDAGCombine(ISD::SELECT);
 392   setTargetDAGCombine(ISD::SELECT_CC);
 393   setTargetDAGCombine(ISD::STORE);
 394
 395   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 396   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 397
 398   setSchedulingPreference(Sched::RegPressure);
 399   setJumpIsExpensive(true);
 400
 401   // SI at least has hardware support for floating point exceptions, but no way
 402   // of using or handling them is implemented. They are also optional in OpenCL
 403   // (Section 7.3)
 404   setHasFloatingPointExceptions(false);
 405
 406   setSelectIsExpensive(false);
 407   PredictableSelectIsExpensive = false;
 408
 409   // There are no integer divide instructions, and these expand to a pretty
 410   // large sequence of instructions.
 411   setIntDivIsCheap(false);
 412   setPow2SDivIsCheap(false);
 413   setFsqrtIsCheap(true);
 414
 415   // FIXME: Need to really handle these.
 416   MaxStoresPerMemcpy  = 4096;
 417   MaxStoresPerMemmove = 4096;
 418   MaxStoresPerMemset  = 4096;
 419 }
 420
 421 //===----------------------------------------------------------------------===//
 422 // Target Information
 423 //===----------------------------------------------------------------------===//
 424
 425 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 426   return MVT::i32;
 427 }
 428
 429 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 430   return true;
 431 }
 432
 433 // The backend supports 32 and 64 bit floating point immediates.
 434 // FIXME: Why are we reporting vectors of FP immediates as legal?
 435 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 436   EVT ScalarVT = VT.getScalarType();
 437   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 438 }
 439
 440 // We don't want to shrink f64 / f32 constants.
 441 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 442   EVT ScalarVT = VT.getScalarType();
 443   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 444 }
 445
 446 bool AMDGPUTargetLowering::shouldReduceLoadWidth(SDNode *N,
 447                                                  ISD::LoadExtType,
 448                                                  EVT NewVT) const {
 449
 450   unsigned NewSize = NewVT.getStoreSizeInBits();
 451
 452   // If we are reducing to a 32-bit load, this is always better.
 453   if (NewSize == 32)
 454     return true;
 455
 456   EVT OldVT = N->getValueType(0);
 457   unsigned OldSize = OldVT.getStoreSizeInBits();
 458
 459   // Don't produce extloads from sub 32-bit types. SI doesn't have scalar
 460   // extloads, so doing one requires using a buffer_load. In cases where we
 461   // still couldn't use a scalar load, using the wider load shouldn't really
 462   // hurt anything.
 463
 464   // If the old size already had to be an extload, there's no harm in continuing
 465   // to reduce the width.
 466   return (OldSize < 32);
 467 }
 468
 469 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 470                                                    EVT CastTy) const {
 471   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 472     return true;
 473
 474   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 475   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 476
 477   return ((LScalarSize <= CastScalarSize) ||
 478           (CastScalarSize >= 32) ||
 479           (LScalarSize < 32));
 480 }
 481
 482 // SI+ has instructions for cttz / ctlz for 32-bit values. This is probably also
 483 // profitable with the expansion for 64-bit since it's generally good to
 484 // speculate things.
 485 // FIXME: These should really have the size as a parameter.
 486 bool AMDGPUTargetLowering::isCheapToSpeculateCttz() const {
 487   return true;
 488 }
 489
 490 bool AMDGPUTargetLowering::isCheapToSpeculateCtlz() const {
 491   return true;
 492 }
 493
 494 //===---------------------------------------------------------------------===//
 495 // Target Properties
 496 //===---------------------------------------------------------------------===//
 497
 498 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 499   assert(VT.isFloatingPoint());
 500   return VT == MVT::f32 || VT == MVT::f64;
 501 }
 502
 503 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 504   assert(VT.isFloatingPoint());
 505   return VT == MVT::f32 || VT == MVT::f64;
 506 }
 507
 508 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 509   // Truncate is just accessing a subregister.
 510   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 511 }
 512
 513 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 514   // Truncate is just accessing a subregister.
 515   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 516          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 517 }
 518
 519 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 520   const DataLayout *DL = getDataLayout();
 521   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 522   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 523
 524   return SrcSize == 32 && DestSize == 64;
 525 }
 526
 527 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 528   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 529   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 530   // this will enable reducing 64-bit operations the 32-bit, which is always
 531   // good.
 532   return Src == MVT::i32 && Dest == MVT::i64;
 533 }
 534
 535 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 536   return isZExtFree(Val.getValueType(), VT2);
 537 }
 538
 539 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 540   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 541   // limited number of native 64-bit operations. Shrinking an operation to fit
 542   // in a single 32-bit register should always be helpful. As currently used,
 543   // this is much less general than the name suggests, and is only used in
 544   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 545   // not profitable, and may actually be harmful.
 546   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 547 }
 548
 549 //===---------------------------------------------------------------------===//
 550 // TargetLowering Callbacks
 551 //===---------------------------------------------------------------------===//
 552
 553 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 554                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 555
 556   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 557 }
 558
 559 SDValue AMDGPUTargetLowering::LowerReturn(
 560                                      SDValue Chain,
 561                                      CallingConv::ID CallConv,
 562                                      bool isVarArg,
 563                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 564                                      const SmallVectorImpl<SDValue> &OutVals,
 565                                      SDLoc DL, SelectionDAG &DAG) const {
 566   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 567 }
 568
 569 //===---------------------------------------------------------------------===//
 570 // Target specific lowering
 571 //===---------------------------------------------------------------------===//
 572
 573 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 574                                         SmallVectorImpl<SDValue> &InVals) const {
 575   SDValue Callee = CLI.Callee;
 576   SelectionDAG &DAG = CLI.DAG;
 577
 578   const Function &Fn = *DAG.getMachineFunction().getFunction();
 579
 580   StringRef FuncName("<unknown>");
 581
 582   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 583     FuncName = G->getSymbol();
 584   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 585     FuncName = G->getGlobal()->getName();
 586
 587   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 588   DAG.getContext()->diagnose(NoCalls);
 589   return SDValue();
 590 }
 591
 592 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 593                                              SelectionDAG &DAG) const {
 594   switch (Op.getOpcode()) {
 595   default:
 596     Op.getNode()->dump();
 597     llvm_unreachable("Custom lowering code for this"
 598                      "instruction is not implemented yet!");
 599     break;
 600   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 601   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 602   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 603   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 604   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 605   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 606   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 607   case ISD::FREM: return LowerFREM(Op, DAG);
 608   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 609   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 610   case ISD::FRINT: return LowerFRINT(Op, DAG);
 611   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 612   case ISD::FROUND: return LowerFROUND(Op, DAG);
 613   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 614   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 615   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 616   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 617   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 618   }
 619   return Op;
 620 }
 621
 622 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 623                                               SmallVectorImpl<SDValue> &Results,
 624                                               SelectionDAG &DAG) const {
 625   switch (N->getOpcode()) {
 626   case ISD::SIGN_EXTEND_INREG:
 627     // Different parts of legalization seem to interpret which type of
 628     // sign_extend_inreg is the one to check for custom lowering. The extended
 629     // from type is what really matters, but some places check for custom
 630     // lowering of the result type. This results in trying to use
 631     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 632     // nothing here and let the illegal result integer be handled normally.
 633     return;
 634   case ISD::LOAD: {
 635     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 636     if (!Node)
 637       return;
 638
 639     Results.push_back(SDValue(Node, 0));
 640     Results.push_back(SDValue(Node, 1));
 641     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 642     // function
 643     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 644     return;
 645   }
 646   case ISD::STORE: {
 647     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 648     if (Lowered.getNode())
 649       Results.push_back(Lowered);
 650     return;
 651   }
 652   default:
 653     return;
 654   }
 655 }
 656
 657 // FIXME: This implements accesses to initialized globals in the constant
 658 // address space by copying them to private and accessing that. It does not
 659 // properly handle illegal types or vectors. The private vector loads are not
 660 // scalarized, and the illegal scalars hit an assertion. This technique will not
 661 // work well with large initializers, and this should eventually be
 662 // removed. Initialized globals should be placed into a data section that the
 663 // runtime will load into a buffer before the kernel is executed. Uses of the
 664 // global need to be replaced with a pointer loaded from an implicit kernel
 665 // argument into this buffer holding the copy of the data, which will remove the
 666 // need for any of this.
 667 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 668                                                        const GlobalValue *GV,
 669                                                        const SDValue &InitPtr,
 670                                                        SDValue Chain,
 671                                                        SelectionDAG &DAG) const {
 672   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 673   SDLoc DL(InitPtr);
 674   Type *InitTy = Init->getType();
 675
 676   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 677     EVT VT = EVT::getEVT(InitTy);
 678     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 679     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 680                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 681                         TD->getPrefTypeAlignment(InitTy));
 682   }
 683
 684   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 685     EVT VT = EVT::getEVT(CFP->getType());
 686     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 687     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 688                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 689                  TD->getPrefTypeAlignment(CFP->getType()));
 690   }
 691
 692   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 693     const StructLayout *SL = TD->getStructLayout(ST);
 694
 695     EVT PtrVT = InitPtr.getValueType();
 696     SmallVector<SDValue, 8> Chains;
 697
 698     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 699       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 700       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 701
 702       Constant *Elt = Init->getAggregateElement(I);
 703       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 704     }
 705
 706     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 707   }
 708
 709   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 710     EVT PtrVT = InitPtr.getValueType();
 711
 712     unsigned NumElements;
 713     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 714       NumElements = AT->getNumElements();
 715     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 716       NumElements = VT->getNumElements();
 717     else
 718       llvm_unreachable("Unexpected type");
 719
 720     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 721     SmallVector<SDValue, 8> Chains;
 722     for (unsigned i = 0; i < NumElements; ++i) {
 723       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 724       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 725
 726       Constant *Elt = Init->getAggregateElement(i);
 727       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 728     }
 729
 730     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 731   }
 732
 733   if (isa<UndefValue>(Init)) {
 734     EVT VT = EVT::getEVT(InitTy);
 735     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 736     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 737                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 738                         TD->getPrefTypeAlignment(InitTy));
 739   }
 740
 741   Init->dump();
 742   llvm_unreachable("Unhandled constant initializer");
 743 }
 744
 745 static bool hasDefinedInitializer(const GlobalValue *GV) {
 746   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 747   if (!GVar || !GVar->hasInitializer())
 748     return false;
 749
 750   if (isa<UndefValue>(GVar->getInitializer()))
 751     return false;
 752
 753   return true;
 754 }
 755
 756 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 757                                                  SDValue Op,
 758                                                  SelectionDAG &DAG) const {
 759
 760   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 761   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 762   const GlobalValue *GV = G->getGlobal();
 763
 764   switch (G->getAddressSpace()) {
 765   case AMDGPUAS::LOCAL_ADDRESS: {
 766     // XXX: What does the value of G->getOffset() mean?
 767     assert(G->getOffset() == 0 &&
 768          "Do not know what to do with an non-zero offset");
 769
 770     // TODO: We could emit code to handle the initialization somewhere.
 771     if (hasDefinedInitializer(GV))
 772       break;
 773
 774     unsigned Offset;
 775     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 776       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 777       Offset = MFI->LDSSize;
 778       MFI->LocalMemoryObjects[GV] = Offset;
 779       // XXX: Account for alignment?
 780       MFI->LDSSize += Size;
 781     } else {
 782       Offset = MFI->LocalMemoryObjects[GV];
 783     }
 784
 785     return DAG.getConstant(Offset, getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 786   }
 787   case AMDGPUAS::CONSTANT_ADDRESS: {
 788     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 789     Type *EltType = GV->getType()->getElementType();
 790     unsigned Size = TD->getTypeAllocSize(EltType);
 791     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 792
 793     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 794     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 795
 796     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 797     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 798
 799     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 800     if (!Var->hasInitializer()) {
 801       // This has no use, but bugpoint will hit it.
 802       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 803     }
 804
 805     const Constant *Init = Var->getInitializer();
 806     SmallVector<SDNode*, 8> WorkList;
 807
 808     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 809                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 810       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 811         continue;
 812       WorkList.push_back(*I);
 813     }
 814     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 815     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 816                                            E = WorkList.end(); I != E; ++I) {
 817       SmallVector<SDValue, 8> Ops;
 818       Ops.push_back(Chain);
 819       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 820         Ops.push_back((*I)->getOperand(i));
 821       }
 822       DAG.UpdateNodeOperands(*I, Ops);
 823     }
 824     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 825   }
 826   }
 827
 828   const Function &Fn = *DAG.getMachineFunction().getFunction();
 829   DiagnosticInfoUnsupported BadInit(Fn,
 830                                     "initializer for address space");
 831   DAG.getContext()->diagnose(BadInit);
 832   return SDValue();
 833 }
 834
 835 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 836                                                   SelectionDAG &DAG) const {
 837   SmallVector<SDValue, 8> Args;
 838   SDValue A = Op.getOperand(0);
 839   SDValue B = Op.getOperand(1);
 840
 841   DAG.ExtractVectorElements(A, Args);
 842   DAG.ExtractVectorElements(B, Args);
 843
 844   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 845 }
 846
 847 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 848                                                      SelectionDAG &DAG) const {
 849
 850   SmallVector<SDValue, 8> Args;
 851   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 852   EVT VT = Op.getValueType();
 853   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 854                             VT.getVectorNumElements());
 855
 856   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 857 }
 858
 859 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 860                                               SelectionDAG &DAG) const {
 861
 862   MachineFunction &MF = DAG.getMachineFunction();
 863   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
 864       getTargetMachine().getSubtargetImpl()->getFrameLowering());
 865
 866   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 867
 868   unsigned FrameIndex = FIN->getIndex();
 869   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 870   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 871                          Op.getValueType());
 872 }
 873
 874 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 875     SelectionDAG &DAG) const {
 876   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 877   SDLoc DL(Op);
 878   EVT VT = Op.getValueType();
 879
 880   switch (IntrinsicID) {
 881     default: return Op;
 882     case AMDGPUIntrinsic::AMDGPU_abs:
 883     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 884       return LowerIntrinsicIABS(Op, DAG);
 885     case AMDGPUIntrinsic::AMDGPU_lrp:
 886       return LowerIntrinsicLRP(Op, DAG);
 887     case AMDGPUIntrinsic::AMDGPU_fract:
 888     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 889       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 890
 891     case AMDGPUIntrinsic::AMDGPU_clamp:
 892     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 893       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 894                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 895
 896     case Intrinsic::AMDGPU_div_scale: {
 897       // 3rd parameter required to be a constant.
 898       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 899       if (!Param)
 900         return DAG.getUNDEF(VT);
 901
 902       // Translate to the operands expected by the machine instruction. The
 903       // first parameter must be the same as the first instruction.
 904       SDValue Numerator = Op.getOperand(1);
 905       SDValue Denominator = Op.getOperand(2);
 906
 907       // Note this order is opposite of the machine instruction's operations,
 908       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 909       // intrinsic has the numerator as the first operand to match a normal
 910       // division operation.
 911
 912       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 913
 914       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 915                          Denominator, Numerator);
 916     }
 917
 918     case Intrinsic::AMDGPU_div_fmas:
 919       // FIXME: Dropping bool parameter. Work is needed to support the implicit
 920       // read from VCC.
 921       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 922                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 923
 924     case Intrinsic::AMDGPU_div_fixup:
 925       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 926                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 927
 928     case Intrinsic::AMDGPU_trig_preop:
 929       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 930                          Op.getOperand(1), Op.getOperand(2));
 931
 932     case Intrinsic::AMDGPU_rcp:
 933       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 934
 935     case Intrinsic::AMDGPU_rsq:
 936       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 937
 938     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 939       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 940
 941     case Intrinsic::AMDGPU_rsq_clamped:
 942       if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 943         Type *Type = VT.getTypeForEVT(*DAG.getContext());
 944         APFloat Max = APFloat::getLargest(Type->getFltSemantics());
 945         APFloat Min = APFloat::getLargest(Type->getFltSemantics(), true);
 946
 947         SDValue Rsq = DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 948         SDValue Tmp = DAG.getNode(ISD::FMINNUM, DL, VT, Rsq,
 949                                   DAG.getConstantFP(Max, VT));
 950         return DAG.getNode(ISD::FMAXNUM, DL, VT, Tmp,
 951                            DAG.getConstantFP(Min, VT));
 952       } else {
 953         return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 954       }
 955
 956     case Intrinsic::AMDGPU_ldexp:
 957       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 958                                                    Op.getOperand(2));
 959
 960     case AMDGPUIntrinsic::AMDGPU_imax:
 961       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 962                                                   Op.getOperand(2));
 963     case AMDGPUIntrinsic::AMDGPU_umax:
 964       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 965                                                   Op.getOperand(2));
 966     case AMDGPUIntrinsic::AMDGPU_imin:
 967       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 968                                                   Op.getOperand(2));
 969     case AMDGPUIntrinsic::AMDGPU_umin:
 970       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 971                                                   Op.getOperand(2));
 972
 973     case AMDGPUIntrinsic::AMDGPU_umul24:
 974       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 975                          Op.getOperand(1), Op.getOperand(2));
 976
 977     case AMDGPUIntrinsic::AMDGPU_imul24:
 978       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 979                          Op.getOperand(1), Op.getOperand(2));
 980
 981     case AMDGPUIntrinsic::AMDGPU_umad24:
 982       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 983                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 984
 985     case AMDGPUIntrinsic::AMDGPU_imad24:
 986       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 987                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 988
 989     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 990       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 991
 992     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 993       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 994
 995     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 996       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 997
 998     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 999       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
1000
1001     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
1002       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
1003                          Op.getOperand(1),
1004                          Op.getOperand(2),
1005                          Op.getOperand(3));
1006
1007     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
1008       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
1009                          Op.getOperand(1),
1010                          Op.getOperand(2),
1011                          Op.getOperand(3));
1012
1013     case AMDGPUIntrinsic::AMDGPU_bfi:
1014       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
1015                          Op.getOperand(1),
1016                          Op.getOperand(2),
1017                          Op.getOperand(3));
1018
1019     case AMDGPUIntrinsic::AMDGPU_bfm:
1020       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
1021                          Op.getOperand(1),
1022                          Op.getOperand(2));
1023
1024     case AMDGPUIntrinsic::AMDGPU_brev:
1025       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
1026
1027   case Intrinsic::AMDGPU_class:
1028     return DAG.getNode(AMDGPUISD::FP_CLASS, DL, VT,
1029                        Op.getOperand(1), Op.getOperand(2));
1030
1031     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
1032       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
1033
1034     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
1035       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
1036     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
1037       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
1038   }
1039 }
1040
1041 ///IABS(a) = SMAX(sub(0, a), a)
1042 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
1043                                                  SelectionDAG &DAG) const {
1044   SDLoc DL(Op);
1045   EVT VT = Op.getValueType();
1046   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1047                                               Op.getOperand(1));
1048
1049   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
1050 }
1051
1052 /// Linear Interpolation
1053 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
1054 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
1055                                                 SelectionDAG &DAG) const {
1056   SDLoc DL(Op);
1057   EVT VT = Op.getValueType();
1058   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
1059                                 DAG.getConstantFP(1.0f, MVT::f32),
1060                                 Op.getOperand(1));
1061   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
1062                                                     Op.getOperand(3));
1063   return DAG.getNode(ISD::FADD, DL, VT,
1064       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1065       OneSubAC);
1066 }
1067
1068 /// \brief Generate Min/Max node
1069 SDValue AMDGPUTargetLowering::CombineFMinMaxLegacy(SDLoc DL,
1070                                                    EVT VT,
1071                                                    SDValue LHS,
1072                                                    SDValue RHS,
1073                                                    SDValue True,
1074                                                    SDValue False,
1075                                                    SDValue CC,
1076                                                    DAGCombinerInfo &DCI) const {
1077   if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1078     return SDValue();
1079
1080   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1081     return SDValue();
1082
1083   SelectionDAG &DAG = DCI.DAG;
1084   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1085   switch (CCOpcode) {
1086   case ISD::SETOEQ:
1087   case ISD::SETONE:
1088   case ISD::SETUNE:
1089   case ISD::SETNE:
1090   case ISD::SETUEQ:
1091   case ISD::SETEQ:
1092   case ISD::SETFALSE:
1093   case ISD::SETFALSE2:
1094   case ISD::SETTRUE:
1095   case ISD::SETTRUE2:
1096   case ISD::SETUO:
1097   case ISD::SETO:
1098     break;
1099   case ISD::SETULE:
1100   case ISD::SETULT: {
1101     if (LHS == True)
1102       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1103     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1104   }
1105   case ISD::SETOLE:
1106   case ISD::SETOLT:
1107   case ISD::SETLE:
1108   case ISD::SETLT: {
1109     // Ordered. Assume ordered for undefined.
1110
1111     // Only do this after legalization to avoid interfering with other combines
1112     // which might occur.
1113     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1114         !DCI.isCalledByLegalizer())
1115       return SDValue();
1116
1117     // We need to permute the operands to get the correct NaN behavior. The
1118     // selected operand is the second one based on the failing compare with NaN,
1119     // so permute it based on the compare type the hardware uses.
1120     if (LHS == True)
1121       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1122     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1123   }
1124   case ISD::SETUGE:
1125   case ISD::SETUGT: {
1126     if (LHS == True)
1127       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1128     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1129   }
1130   case ISD::SETGT:
1131   case ISD::SETGE:
1132   case ISD::SETOGE:
1133   case ISD::SETOGT: {
1134     if (DCI.getDAGCombineLevel() < AfterLegalizeDAG &&
1135         !DCI.isCalledByLegalizer())
1136       return SDValue();
1137
1138     if (LHS == True)
1139       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1140     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1141   }
1142   case ISD::SETCC_INVALID:
1143     llvm_unreachable("Invalid setcc condcode!");
1144   }
1145   return SDValue();
1146 }
1147
1148 /// \brief Generate Min/Max node
1149 SDValue AMDGPUTargetLowering::CombineIMinMax(SDLoc DL,
1150                                              EVT VT,
1151                                              SDValue LHS,
1152                                              SDValue RHS,
1153                                              SDValue True,
1154                                              SDValue False,
1155                                              SDValue CC,
1156                                              SelectionDAG &DAG) const {
1157   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1158     return SDValue();
1159
1160   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1161   switch (CCOpcode) {
1162   case ISD::SETULE:
1163   case ISD::SETULT: {
1164     unsigned Opc = (LHS == True) ? AMDGPUISD::UMIN : AMDGPUISD::UMAX;
1165     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1166   }
1167   case ISD::SETLE:
1168   case ISD::SETLT: {
1169     unsigned Opc = (LHS == True) ? AMDGPUISD::SMIN : AMDGPUISD::SMAX;
1170     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1171   }
1172   case ISD::SETGT:
1173   case ISD::SETGE: {
1174     unsigned Opc = (LHS == True) ? AMDGPUISD::SMAX : AMDGPUISD::SMIN;
1175     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1176   }
1177   case ISD::SETUGE:
1178   case ISD::SETUGT: {
1179     unsigned Opc = (LHS == True) ? AMDGPUISD::UMAX : AMDGPUISD::UMIN;
1180     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1181   }
1182   default:
1183     return SDValue();
1184   }
1185 }
1186
1187 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1188                                                   SelectionDAG &DAG) const {
1189   LoadSDNode *Load = cast<LoadSDNode>(Op);
1190   EVT MemVT = Load->getMemoryVT();
1191   EVT MemEltVT = MemVT.getVectorElementType();
1192
1193   EVT LoadVT = Op.getValueType();
1194   EVT EltVT = LoadVT.getVectorElementType();
1195   EVT PtrVT = Load->getBasePtr().getValueType();
1196
1197   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1198   SmallVector<SDValue, 8> Loads;
1199   SmallVector<SDValue, 8> Chains;
1200
1201   SDLoc SL(Op);
1202   unsigned MemEltSize = MemEltVT.getStoreSize();
1203   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1204
1205   for (unsigned i = 0; i < NumElts; ++i) {
1206     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1207                               DAG.getConstant(i * MemEltSize, PtrVT));
1208
1209     SDValue NewLoad
1210       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1211                        Load->getChain(), Ptr,
1212                        SrcValue.getWithOffset(i * MemEltSize),
1213                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1214                        Load->isInvariant(), Load->getAlignment());
1215     Loads.push_back(NewLoad.getValue(0));
1216     Chains.push_back(NewLoad.getValue(1));
1217   }
1218
1219   SDValue Ops[] = {
1220     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1221     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1222   };
1223
1224   return DAG.getMergeValues(Ops, SL);
1225 }
1226
1227 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1228                                               SelectionDAG &DAG) const {
1229   EVT VT = Op.getValueType();
1230
1231   // If this is a 2 element vector, we really want to scalarize and not create
1232   // weird 1 element vectors.
1233   if (VT.getVectorNumElements() == 2)
1234     return ScalarizeVectorLoad(Op, DAG);
1235
1236   LoadSDNode *Load = cast<LoadSDNode>(Op);
1237   SDValue BasePtr = Load->getBasePtr();
1238   EVT PtrVT = BasePtr.getValueType();
1239   EVT MemVT = Load->getMemoryVT();
1240   SDLoc SL(Op);
1241   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1242
1243   EVT LoVT, HiVT;
1244   EVT LoMemVT, HiMemVT;
1245   SDValue Lo, Hi;
1246
1247   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1248   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1249   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1250   SDValue LoLoad
1251     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1252                      Load->getChain(), BasePtr,
1253                      SrcValue,
1254                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1255                      Load->isInvariant(), Load->getAlignment());
1256
1257   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1258                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1259
1260   SDValue HiLoad
1261     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1262                      Load->getChain(), HiPtr,
1263                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1264                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1265                      Load->isInvariant(), Load->getAlignment());
1266
1267   SDValue Ops[] = {
1268     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1269     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1270                 LoLoad.getValue(1), HiLoad.getValue(1))
1271   };
1272
1273   return DAG.getMergeValues(Ops, SL);
1274 }
1275
1276 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1277                                                SelectionDAG &DAG) const {
1278   StoreSDNode *Store = cast<StoreSDNode>(Op);
1279   EVT MemVT = Store->getMemoryVT();
1280   unsigned MemBits = MemVT.getSizeInBits();
1281
1282   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1283   // truncating store into an i32 store.
1284   // XXX: We could also handle optimize other vector bitwidths.
1285   if (!MemVT.isVector() || MemBits > 32) {
1286     return SDValue();
1287   }
1288
1289   SDLoc DL(Op);
1290   SDValue Value = Store->getValue();
1291   EVT VT = Value.getValueType();
1292   EVT ElemVT = VT.getVectorElementType();
1293   SDValue Ptr = Store->getBasePtr();
1294   EVT MemEltVT = MemVT.getVectorElementType();
1295   unsigned MemEltBits = MemEltVT.getSizeInBits();
1296   unsigned MemNumElements = MemVT.getVectorNumElements();
1297   unsigned PackedSize = MemVT.getStoreSizeInBits();
1298   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1299
1300   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1301
1302   SDValue PackedValue;
1303   for (unsigned i = 0; i < MemNumElements; ++i) {
1304     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1305                               DAG.getConstant(i, MVT::i32));
1306     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1307     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1308
1309     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1310     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1311
1312     if (i == 0) {
1313       PackedValue = Elt;
1314     } else {
1315       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1316     }
1317   }
1318
1319   if (PackedSize < 32) {
1320     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1321     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1322                              Store->getMemOperand()->getPointerInfo(),
1323                              PackedVT,
1324                              Store->isNonTemporal(), Store->isVolatile(),
1325                              Store->getAlignment());
1326   }
1327
1328   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1329                       Store->getMemOperand()->getPointerInfo(),
1330                       Store->isVolatile(),  Store->isNonTemporal(),
1331                       Store->getAlignment());
1332 }
1333
1334 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1335                                                    SelectionDAG &DAG) const {
1336   StoreSDNode *Store = cast<StoreSDNode>(Op);
1337   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1338   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1339   EVT PtrVT = Store->getBasePtr().getValueType();
1340   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1341   SDLoc SL(Op);
1342
1343   SmallVector<SDValue, 8> Chains;
1344
1345   unsigned EltSize = MemEltVT.getStoreSize();
1346   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1347
1348   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1349     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1350                               Store->getValue(),
1351                               DAG.getConstant(i, MVT::i32));
1352
1353     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), PtrVT);
1354     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1355     SDValue NewStore =
1356       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1357                         SrcValue.getWithOffset(i * EltSize),
1358                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1359                         Store->getAlignment());
1360     Chains.push_back(NewStore);
1361   }
1362
1363   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1364 }
1365
1366 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1367                                                SelectionDAG &DAG) const {
1368   StoreSDNode *Store = cast<StoreSDNode>(Op);
1369   SDValue Val = Store->getValue();
1370   EVT VT = Val.getValueType();
1371
1372   // If this is a 2 element vector, we really want to scalarize and not create
1373   // weird 1 element vectors.
1374   if (VT.getVectorNumElements() == 2)
1375     return ScalarizeVectorStore(Op, DAG);
1376
1377   EVT MemVT = Store->getMemoryVT();
1378   SDValue Chain = Store->getChain();
1379   SDValue BasePtr = Store->getBasePtr();
1380   SDLoc SL(Op);
1381
1382   EVT LoVT, HiVT;
1383   EVT LoMemVT, HiMemVT;
1384   SDValue Lo, Hi;
1385
1386   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1387   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1388   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1389
1390   EVT PtrVT = BasePtr.getValueType();
1391   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1392                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1393
1394   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1395   SDValue LoStore
1396     = DAG.getTruncStore(Chain, SL, Lo,
1397                         BasePtr,
1398                         SrcValue,
1399                         LoMemVT,
1400                         Store->isNonTemporal(),
1401                         Store->isVolatile(),
1402                         Store->getAlignment());
1403   SDValue HiStore
1404     = DAG.getTruncStore(Chain, SL, Hi,
1405                         HiPtr,
1406                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1407                         HiMemVT,
1408                         Store->isNonTemporal(),
1409                         Store->isVolatile(),
1410                         Store->getAlignment());
1411
1412   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1413 }
1414
1415
1416 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1417   SDLoc DL(Op);
1418   LoadSDNode *Load = cast<LoadSDNode>(Op);
1419   ISD::LoadExtType ExtType = Load->getExtensionType();
1420   EVT VT = Op.getValueType();
1421   EVT MemVT = Load->getMemoryVT();
1422
1423   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1424     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1425     // FIXME: Copied from PPC
1426     // First, load into 32 bits, then truncate to 1 bit.
1427
1428     SDValue Chain = Load->getChain();
1429     SDValue BasePtr = Load->getBasePtr();
1430     MachineMemOperand *MMO = Load->getMemOperand();
1431
1432     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1433                                    BasePtr, MVT::i8, MMO);
1434
1435     SDValue Ops[] = {
1436       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1437       NewLD.getValue(1)
1438     };
1439
1440     return DAG.getMergeValues(Ops, DL);
1441   }
1442
1443   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1444       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1445       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1446     return SDValue();
1447
1448
1449   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1450                             DAG.getConstant(2, MVT::i32));
1451   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1452                             Load->getChain(), Ptr,
1453                             DAG.getTargetConstant(0, MVT::i32),
1454                             Op.getOperand(2));
1455   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1456                                 Load->getBasePtr(),
1457                                 DAG.getConstant(0x3, MVT::i32));
1458   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1459                                  DAG.getConstant(3, MVT::i32));
1460
1461   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1462
1463   EVT MemEltVT = MemVT.getScalarType();
1464   if (ExtType == ISD::SEXTLOAD) {
1465     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1466
1467     SDValue Ops[] = {
1468       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1469       Load->getChain()
1470     };
1471
1472     return DAG.getMergeValues(Ops, DL);
1473   }
1474
1475   SDValue Ops[] = {
1476     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1477     Load->getChain()
1478   };
1479
1480   return DAG.getMergeValues(Ops, DL);
1481 }
1482
1483 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1484   SDLoc DL(Op);
1485   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1486   if (Result.getNode()) {
1487     return Result;
1488   }
1489
1490   StoreSDNode *Store = cast<StoreSDNode>(Op);
1491   SDValue Chain = Store->getChain();
1492   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1493        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1494       Store->getValue().getValueType().isVector()) {
1495     return ScalarizeVectorStore(Op, DAG);
1496   }
1497
1498   EVT MemVT = Store->getMemoryVT();
1499   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1500       MemVT.bitsLT(MVT::i32)) {
1501     unsigned Mask = 0;
1502     if (Store->getMemoryVT() == MVT::i8) {
1503       Mask = 0xff;
1504     } else if (Store->getMemoryVT() == MVT::i16) {
1505       Mask = 0xffff;
1506     }
1507     SDValue BasePtr = Store->getBasePtr();
1508     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1509                               DAG.getConstant(2, MVT::i32));
1510     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1511                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1512
1513     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1514                                   DAG.getConstant(0x3, MVT::i32));
1515
1516     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1517                                    DAG.getConstant(3, MVT::i32));
1518
1519     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1520                                     Store->getValue());
1521
1522     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1523
1524     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1525                                        MaskedValue, ShiftAmt);
1526
1527     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1528                                   ShiftAmt);
1529     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1530                           DAG.getConstant(0xffffffff, MVT::i32));
1531     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1532
1533     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1534     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1535                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1536   }
1537   return SDValue();
1538 }
1539
1540 // This is a shortcut for integer division because we have fast i32<->f32
1541 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1542 // float is enough to accurately represent up to a 24-bit integer.
1543 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1544   SDLoc DL(Op);
1545   EVT VT = Op.getValueType();
1546   SDValue LHS = Op.getOperand(0);
1547   SDValue RHS = Op.getOperand(1);
1548   MVT IntVT = MVT::i32;
1549   MVT FltVT = MVT::f32;
1550
1551   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1552   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1553
1554   if (VT.isVector()) {
1555     unsigned NElts = VT.getVectorNumElements();
1556     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1557     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1558   }
1559
1560   unsigned BitSize = VT.getScalarType().getSizeInBits();
1561
1562   SDValue jq = DAG.getConstant(1, IntVT);
1563
1564   if (sign) {
1565     // char|short jq = ia ^ ib;
1566     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1567
1568     // jq = jq >> (bitsize - 2)
1569     jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1570
1571     // jq = jq | 0x1
1572     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1573
1574     // jq = (int)jq
1575     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1576   }
1577
1578   // int ia = (int)LHS;
1579   SDValue ia = sign ?
1580     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1581
1582   // int ib, (int)RHS;
1583   SDValue ib = sign ?
1584     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1585
1586   // float fa = (float)ia;
1587   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1588
1589   // float fb = (float)ib;
1590   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1591
1592   // float fq = native_divide(fa, fb);
1593   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1594                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1595
1596   // fq = trunc(fq);
1597   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1598
1599   // float fqneg = -fq;
1600   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1601
1602   // float fr = mad(fqneg, fb, fa);
1603   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1604                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1605
1606   // int iq = (int)fq;
1607   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1608
1609   // fr = fabs(fr);
1610   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1611
1612   // fb = fabs(fb);
1613   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1614
1615   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1616
1617   // int cv = fr >= fb;
1618   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1619
1620   // jq = (cv ? jq : 0);
1621   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1622
1623   // dst = trunc/extend to legal type
1624   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1625
1626   // dst = iq + jq;
1627   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1628
1629   // Rem needs compensation, it's easier to recompute it
1630   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1631   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1632
1633   SDValue Res[2] = {
1634     Div,
1635     Rem
1636   };
1637   return DAG.getMergeValues(Res, DL);
1638 }
1639
1640 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1641                                       SelectionDAG &DAG,
1642                                       SmallVectorImpl<SDValue> &Results) const {
1643   assert(Op.getValueType() == MVT::i64);
1644
1645   SDLoc DL(Op);
1646   EVT VT = Op.getValueType();
1647   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1648
1649   SDValue one = DAG.getConstant(1, HalfVT);
1650   SDValue zero = DAG.getConstant(0, HalfVT);
1651
1652   //HiLo split
1653   SDValue LHS = Op.getOperand(0);
1654   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1655   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1656
1657   SDValue RHS = Op.getOperand(1);
1658   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1659   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1660
1661   if (VT == MVT::i64 &&
1662     DAG.MaskedValueIsZero(RHS, APInt::getHighBitsSet(64, 32)) &&
1663     DAG.MaskedValueIsZero(LHS, APInt::getHighBitsSet(64, 32))) {
1664
1665     SDValue Res = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1666                               LHS_Lo, RHS_Lo);
1667
1668     SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(0), zero);
1669     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, Res.getValue(1), zero);
1670     Results.push_back(DIV);
1671     Results.push_back(REM);
1672     return;
1673   }
1674
1675   // Get Speculative values
1676   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1677   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1678
1679   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1680   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, zero);
1681
1682   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1683   SDValue DIV_Lo = zero;
1684
1685   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1686
1687   for (unsigned i = 0; i < halfBitWidth; ++i) {
1688     const unsigned bitPos = halfBitWidth - i - 1;
1689     SDValue POS = DAG.getConstant(bitPos, HalfVT);
1690     // Get value of high bit
1691     // TODO: Remove the BFE part when the optimization is fixed
1692     SDValue HBit;
1693     if (halfBitWidth == 32 && Subtarget->hasBFE()) {
1694       HBit = DAG.getNode(AMDGPUISD::BFE_U32, DL, HalfVT, LHS_Lo, POS, one);
1695     } else {
1696       HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1697       HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1698     }
1699     HBit = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, HBit);
1700
1701     // Shift
1702     REM = DAG.getNode(ISD::SHL, DL, VT, REM, DAG.getConstant(1, VT));
1703     // Add LHS high bit
1704     REM = DAG.getNode(ISD::OR, DL, VT, REM, HBit);
1705
1706     SDValue BIT = DAG.getConstant(1 << bitPos, HalfVT);
1707     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1708
1709     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1710
1711     // Update REM
1712     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1713     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1714   }
1715
1716   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1717   Results.push_back(DIV);
1718   Results.push_back(REM);
1719 }
1720
1721 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1722                                            SelectionDAG &DAG) const {
1723   SDLoc DL(Op);
1724   EVT VT = Op.getValueType();
1725
1726   if (VT == MVT::i64) {
1727     SmallVector<SDValue, 2> Results;
1728     LowerUDIVREM64(Op, DAG, Results);
1729     return DAG.getMergeValues(Results, DL);
1730   }
1731
1732   SDValue Num = Op.getOperand(0);
1733   SDValue Den = Op.getOperand(1);
1734
1735   if (VT == MVT::i32) {
1736     if (DAG.MaskedValueIsZero(Num, APInt::getHighBitsSet(32, 8)) &&
1737         DAG.MaskedValueIsZero(Den, APInt::getHighBitsSet(32, 8))) {
1738       // TODO: We technically could do this for i64, but shouldn't that just be
1739       // handled by something generally reducing 64-bit division on 32-bit
1740       // values to 32-bit?
1741       return LowerDIVREM24(Op, DAG, false);
1742     }
1743   }
1744
1745   // RCP =  URECIP(Den) = 2^32 / Den + e
1746   // e is rounding error.
1747   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1748
1749   // RCP_LO = mul(RCP, Den) */
1750   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1751
1752   // RCP_HI = mulhu (RCP, Den) */
1753   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1754
1755   // NEG_RCP_LO = -RCP_LO
1756   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1757                                                      RCP_LO);
1758
1759   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1760   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1761                                            NEG_RCP_LO, RCP_LO,
1762                                            ISD::SETEQ);
1763   // Calculate the rounding error from the URECIP instruction
1764   // E = mulhu(ABS_RCP_LO, RCP)
1765   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1766
1767   // RCP_A_E = RCP + E
1768   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1769
1770   // RCP_S_E = RCP - E
1771   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1772
1773   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1774   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1775                                      RCP_A_E, RCP_S_E,
1776                                      ISD::SETEQ);
1777   // Quotient = mulhu(Tmp0, Num)
1778   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1779
1780   // Num_S_Remainder = Quotient * Den
1781   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1782
1783   // Remainder = Num - Num_S_Remainder
1784   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1785
1786   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1787   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1788                                                  DAG.getConstant(-1, VT),
1789                                                  DAG.getConstant(0, VT),
1790                                                  ISD::SETUGE);
1791   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1792   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1793                                                   Num_S_Remainder,
1794                                                   DAG.getConstant(-1, VT),
1795                                                   DAG.getConstant(0, VT),
1796                                                   ISD::SETUGE);
1797   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1798   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1799                                                Remainder_GE_Zero);
1800
1801   // Calculate Division result:
1802
1803   // Quotient_A_One = Quotient + 1
1804   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1805                                                          DAG.getConstant(1, VT));
1806
1807   // Quotient_S_One = Quotient - 1
1808   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1809                                                          DAG.getConstant(1, VT));
1810
1811   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1812   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1813                                      Quotient, Quotient_A_One, ISD::SETEQ);
1814
1815   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1816   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1817                             Quotient_S_One, Div, ISD::SETEQ);
1818
1819   // Calculate Rem result:
1820
1821   // Remainder_S_Den = Remainder - Den
1822   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1823
1824   // Remainder_A_Den = Remainder + Den
1825   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1826
1827   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1828   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1829                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1830
1831   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1832   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1833                             Remainder_A_Den, Rem, ISD::SETEQ);
1834   SDValue Ops[2] = {
1835     Div,
1836     Rem
1837   };
1838   return DAG.getMergeValues(Ops, DL);
1839 }
1840
1841 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1842                                            SelectionDAG &DAG) const {
1843   SDLoc DL(Op);
1844   EVT VT = Op.getValueType();
1845
1846   SDValue LHS = Op.getOperand(0);
1847   SDValue RHS = Op.getOperand(1);
1848
1849   SDValue Zero = DAG.getConstant(0, VT);
1850   SDValue NegOne = DAG.getConstant(-1, VT);
1851
1852   if (VT == MVT::i32 &&
1853       DAG.ComputeNumSignBits(LHS) > 8 &&
1854       DAG.ComputeNumSignBits(RHS) > 8) {
1855     return LowerDIVREM24(Op, DAG, true);
1856   }
1857   if (VT == MVT::i64 &&
1858       DAG.ComputeNumSignBits(LHS) > 32 &&
1859       DAG.ComputeNumSignBits(RHS) > 32) {
1860     EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1861
1862     //HiLo split
1863     SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, Zero);
1864     SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, Zero);
1865     SDValue DIVREM = DAG.getNode(ISD::SDIVREM, DL, DAG.getVTList(HalfVT, HalfVT),
1866                                  LHS_Lo, RHS_Lo);
1867     SDValue Res[2] = {
1868       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(0)),
1869       DAG.getNode(ISD::SIGN_EXTEND, DL, VT, DIVREM.getValue(1))
1870     };
1871     return DAG.getMergeValues(Res, DL);
1872   }
1873
1874   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1875   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1876   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1877   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1878
1879   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1880   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1881
1882   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1883   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1884
1885   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1886   SDValue Rem = Div.getValue(1);
1887
1888   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1889   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1890
1891   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1892   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1893
1894   SDValue Res[2] = {
1895     Div,
1896     Rem
1897   };
1898   return DAG.getMergeValues(Res, DL);
1899 }
1900
1901 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1902 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1903   SDLoc SL(Op);
1904   EVT VT = Op.getValueType();
1905   SDValue X = Op.getOperand(0);
1906   SDValue Y = Op.getOperand(1);
1907
1908   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1909   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1910   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1911
1912   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1913 }
1914
1915 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1916   SDLoc SL(Op);
1917   SDValue Src = Op.getOperand(0);
1918
1919   // result = trunc(src)
1920   // if (src > 0.0 && src != result)
1921   //   result += 1.0
1922
1923   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1924
1925   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1926   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1927
1928   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1929
1930   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1931   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1932   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1933
1934   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1935   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1936 }
1937
1938 static SDValue extractF64Exponent(SDValue Hi, SDLoc SL, SelectionDAG &DAG) {
1939   const unsigned FractBits = 52;
1940   const unsigned ExpBits = 11;
1941
1942   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1943                                 Hi,
1944                                 DAG.getConstant(FractBits - 32, MVT::i32),
1945                                 DAG.getConstant(ExpBits, MVT::i32));
1946   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1947                             DAG.getConstant(1023, MVT::i32));
1948
1949   return Exp;
1950 }
1951
1952 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1953   SDLoc SL(Op);
1954   SDValue Src = Op.getOperand(0);
1955
1956   assert(Op.getValueType() == MVT::f64);
1957
1958   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1959   const SDValue One = DAG.getConstant(1, MVT::i32);
1960
1961   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1962
1963   // Extract the upper half, since this is where we will find the sign and
1964   // exponent.
1965   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1966
1967   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
1968
1969   const unsigned FractBits = 52;
1970
1971   // Extract the sign bit.
1972   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1973   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1974
1975   // Extend back to to 64-bits.
1976   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1977                                   Zero, SignBit);
1978   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1979
1980   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1981   const SDValue FractMask
1982     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1983
1984   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1985   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1986   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1987
1988   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1989
1990   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1991
1992   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1993   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1994
1995   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1996   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1997
1998   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1999 }
2000
2001 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
2002   SDLoc SL(Op);
2003   SDValue Src = Op.getOperand(0);
2004
2005   assert(Op.getValueType() == MVT::f64);
2006
2007   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
2008   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
2009   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
2010
2011   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
2012   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
2013
2014   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
2015
2016   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
2017   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
2018
2019   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
2020   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
2021
2022   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
2023 }
2024
2025 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
2026   // FNEARBYINT and FRINT are the same, except in their handling of FP
2027   // exceptions. Those aren't really meaningful for us, and OpenCL only has
2028   // rint, so just treat them as equivalent.
2029   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
2030 }
2031
2032 // XXX - May require not supporting f32 denormals?
2033 SDValue AMDGPUTargetLowering::LowerFROUND32(SDValue Op, SelectionDAG &DAG) const {
2034   SDLoc SL(Op);
2035   SDValue X = Op.getOperand(0);
2036
2037   SDValue T = DAG.getNode(ISD::FTRUNC, SL, MVT::f32, X);
2038
2039   SDValue Diff = DAG.getNode(ISD::FSUB, SL, MVT::f32, X, T);
2040
2041   SDValue AbsDiff = DAG.getNode(ISD::FABS, SL, MVT::f32, Diff);
2042
2043   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f32);
2044   const SDValue One = DAG.getConstantFP(1.0, MVT::f32);
2045   const SDValue Half = DAG.getConstantFP(0.5, MVT::f32);
2046
2047   SDValue SignOne = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f32, One, X);
2048
2049   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f32);
2050
2051   SDValue Cmp = DAG.getSetCC(SL, SetCCVT, AbsDiff, Half, ISD::SETOGE);
2052
2053   SDValue Sel = DAG.getNode(ISD::SELECT, SL, MVT::f32, Cmp, SignOne, Zero);
2054
2055   return DAG.getNode(ISD::FADD, SL, MVT::f32, T, Sel);
2056 }
2057
2058 SDValue AMDGPUTargetLowering::LowerFROUND64(SDValue Op, SelectionDAG &DAG) const {
2059   SDLoc SL(Op);
2060   SDValue X = Op.getOperand(0);
2061
2062   SDValue L = DAG.getNode(ISD::BITCAST, SL, MVT::i64, X);
2063
2064   const SDValue Zero = DAG.getConstant(0, MVT::i32);
2065   const SDValue One = DAG.getConstant(1, MVT::i32);
2066   const SDValue NegOne = DAG.getConstant(-1, MVT::i32);
2067   const SDValue FiftyOne = DAG.getConstant(51, MVT::i32);
2068   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
2069
2070
2071   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, X);
2072
2073   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC, One);
2074
2075   SDValue Exp = extractF64Exponent(Hi, SL, DAG);
2076
2077   const SDValue Mask = DAG.getConstant(INT64_C(0x000fffffffffffff), MVT::i64);
2078
2079   SDValue M = DAG.getNode(ISD::SRA, SL, MVT::i64, Mask, Exp);
2080   SDValue D = DAG.getNode(ISD::SRA, SL, MVT::i64,
2081                           DAG.getConstant(INT64_C(0x0008000000000000), MVT::i64),
2082                           Exp);
2083
2084   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, L, M);
2085   SDValue Tmp1 = DAG.getSetCC(SL, SetCCVT,
2086                               DAG.getConstant(0, MVT::i64), Tmp0,
2087                               ISD::SETNE);
2088
2089   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, Tmp1,
2090                              D, DAG.getConstant(0, MVT::i64));
2091   SDValue K = DAG.getNode(ISD::ADD, SL, MVT::i64, L, Tmp2);
2092
2093   K = DAG.getNode(ISD::AND, SL, MVT::i64, K, DAG.getNOT(SL, M, MVT::i64));
2094   K = DAG.getNode(ISD::BITCAST, SL, MVT::f64, K);
2095
2096   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
2097   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
2098   SDValue ExpEqNegOne = DAG.getSetCC(SL, SetCCVT, NegOne, Exp, ISD::SETEQ);
2099
2100   SDValue Mag = DAG.getNode(ISD::SELECT, SL, MVT::f64,
2101                             ExpEqNegOne,
2102                             DAG.getConstantFP(1.0, MVT::f64),
2103                             DAG.getConstantFP(0.0, MVT::f64));
2104
2105   SDValue S = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, Mag, X);
2106
2107   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpLt0, S, K);
2108   K = DAG.getNode(ISD::SELECT, SL, MVT::f64, ExpGt51, X, K);
2109
2110   return K;
2111 }
2112
2113 SDValue AMDGPUTargetLowering::LowerFROUND(SDValue Op, SelectionDAG &DAG) const {
2114   EVT VT = Op.getValueType();
2115
2116   if (VT == MVT::f32)
2117     return LowerFROUND32(Op, DAG);
2118
2119   if (VT == MVT::f64)
2120     return LowerFROUND64(Op, DAG);
2121
2122   llvm_unreachable("unhandled type");
2123 }
2124
2125 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
2126   SDLoc SL(Op);
2127   SDValue Src = Op.getOperand(0);
2128
2129   // result = trunc(src);
2130   // if (src < 0.0 && src != result)
2131   //   result += -1.0.
2132
2133   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2134
2135   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
2136   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
2137
2138   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
2139
2140   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
2141   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
2142   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
2143
2144   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
2145   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
2146 }
2147
2148 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
2149                                                bool Signed) const {
2150   SDLoc SL(Op);
2151   SDValue Src = Op.getOperand(0);
2152
2153   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
2154
2155   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2156                            DAG.getConstant(0, MVT::i32));
2157   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2158                            DAG.getConstant(1, MVT::i32));
2159
2160   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
2161                               SL, MVT::f64, Hi);
2162
2163   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
2164
2165   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
2166                               DAG.getConstant(32, MVT::i32));
2167
2168   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
2169 }
2170
2171 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
2172                                                SelectionDAG &DAG) const {
2173   SDValue S0 = Op.getOperand(0);
2174   if (S0.getValueType() != MVT::i64)
2175     return SDValue();
2176
2177   EVT DestVT = Op.getValueType();
2178   if (DestVT == MVT::f64)
2179     return LowerINT_TO_FP64(Op, DAG, false);
2180
2181   assert(DestVT == MVT::f32);
2182
2183   SDLoc DL(Op);
2184
2185   // f32 uint_to_fp i64
2186   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2187                            DAG.getConstant(0, MVT::i32));
2188   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2189   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2190                            DAG.getConstant(1, MVT::i32));
2191   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2192   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2193                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
2194   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2195 }
2196
2197 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2198                                               SelectionDAG &DAG) const {
2199   SDValue Src = Op.getOperand(0);
2200   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2201     return LowerINT_TO_FP64(Op, DAG, true);
2202
2203   return SDValue();
2204 }
2205
2206 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2207                                                bool Signed) const {
2208   SDLoc SL(Op);
2209
2210   SDValue Src = Op.getOperand(0);
2211
2212   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2213
2214   SDValue K0
2215     = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), MVT::f64);
2216   SDValue K1
2217     = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), MVT::f64);
2218
2219   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2220
2221   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2222
2223
2224   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2225
2226   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2227                            MVT::i32, FloorMul);
2228   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2229
2230   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2231
2232   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2233 }
2234
2235 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2236                                               SelectionDAG &DAG) const {
2237   SDValue Src = Op.getOperand(0);
2238
2239   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2240     return LowerFP64_TO_INT(Op, DAG, true);
2241
2242   return SDValue();
2243 }
2244
2245 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2246                                               SelectionDAG &DAG) const {
2247   SDValue Src = Op.getOperand(0);
2248
2249   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2250     return LowerFP64_TO_INT(Op, DAG, false);
2251
2252   return SDValue();
2253 }
2254
2255 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2256                                                      SelectionDAG &DAG) const {
2257   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2258   MVT VT = Op.getSimpleValueType();
2259   MVT ScalarVT = VT.getScalarType();
2260
2261   if (!VT.isVector())
2262     return SDValue();
2263
2264   SDValue Src = Op.getOperand(0);
2265   SDLoc DL(Op);
2266
2267   // TODO: Don't scalarize on Evergreen?
2268   unsigned NElts = VT.getVectorNumElements();
2269   SmallVector<SDValue, 8> Args;
2270   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2271
2272   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2273   for (unsigned I = 0; I < NElts; ++I)
2274     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2275
2276   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2277 }
2278
2279 //===----------------------------------------------------------------------===//
2280 // Custom DAG optimizations
2281 //===----------------------------------------------------------------------===//
2282
2283 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2284   APInt KnownZero, KnownOne;
2285   EVT VT = Op.getValueType();
2286   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2287
2288   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2289 }
2290
2291 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2292   EVT VT = Op.getValueType();
2293
2294   // In order for this to be a signed 24-bit value, bit 23, must
2295   // be a sign bit.
2296   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2297                                      // as unsigned 24-bit values.
2298          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2299 }
2300
2301 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2302
2303   SelectionDAG &DAG = DCI.DAG;
2304   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2305   EVT VT = Op.getValueType();
2306
2307   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2308   APInt KnownZero, KnownOne;
2309   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2310   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2311     DCI.CommitTargetLoweringOpt(TLO);
2312 }
2313
2314 template <typename IntTy>
2315 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2316                                uint32_t Offset, uint32_t Width) {
2317   if (Width + Offset < 32) {
2318     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2319     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2320     return DAG.getConstant(Result, MVT::i32);
2321   }
2322
2323   return DAG.getConstant(Src0 >> Offset, MVT::i32);
2324 }
2325
2326 static bool usesAllNormalStores(SDNode *LoadVal) {
2327   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2328     if (!ISD::isNormalStore(*I))
2329       return false;
2330   }
2331
2332   return true;
2333 }
2334
2335 // If we have a copy of an illegal type, replace it with a load / store of an
2336 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2337 // instructions emitted when handling extloads and truncstores. Ideally we could
2338 // recognize the pack / unpack pattern to eliminate it.
2339 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2340                                                   DAGCombinerInfo &DCI) const {
2341   if (!DCI.isBeforeLegalize())
2342     return SDValue();
2343
2344   StoreSDNode *SN = cast<StoreSDNode>(N);
2345   SDValue Value = SN->getValue();
2346   EVT VT = Value.getValueType();
2347
2348   if (isTypeLegal(VT) || SN->isVolatile() ||
2349       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2350     return SDValue();
2351
2352   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2353   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2354     return SDValue();
2355
2356   EVT MemVT = LoadVal->getMemoryVT();
2357
2358   SDLoc SL(N);
2359   SelectionDAG &DAG = DCI.DAG;
2360   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2361
2362   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2363                                 LoadVT, SL,
2364                                 LoadVal->getChain(),
2365                                 LoadVal->getBasePtr(),
2366                                 LoadVal->getOffset(),
2367                                 LoadVT,
2368                                 LoadVal->getMemOperand());
2369
2370   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2371   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2372
2373   return DAG.getStore(SN->getChain(), SL, NewLoad,
2374                       SN->getBasePtr(), SN->getMemOperand());
2375 }
2376
2377 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2378                                                 DAGCombinerInfo &DCI) const {
2379   EVT VT = N->getValueType(0);
2380
2381   if (VT.isVector() || VT.getSizeInBits() > 32)
2382     return SDValue();
2383
2384   SelectionDAG &DAG = DCI.DAG;
2385   SDLoc DL(N);
2386
2387   SDValue N0 = N->getOperand(0);
2388   SDValue N1 = N->getOperand(1);
2389   SDValue Mul;
2390
2391   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2392     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2393     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2394     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2395   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2396     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2397     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2398     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2399   } else {
2400     return SDValue();
2401   }
2402
2403   // We need to use sext even for MUL_U24, because MUL_U24 is used
2404   // for signed multiply of 8 and 16-bit types.
2405   return DAG.getSExtOrTrunc(Mul, DL, VT);
2406 }
2407
2408 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2409                                                 DAGCombinerInfo &DCI) const {
2410   SelectionDAG &DAG = DCI.DAG;
2411   SDLoc DL(N);
2412
2413   switch(N->getOpcode()) {
2414     default: break;
2415     case ISD::MUL:
2416       return performMulCombine(N, DCI);
2417     case AMDGPUISD::MUL_I24:
2418     case AMDGPUISD::MUL_U24: {
2419       SDValue N0 = N->getOperand(0);
2420       SDValue N1 = N->getOperand(1);
2421       simplifyI24(N0, DCI);
2422       simplifyI24(N1, DCI);
2423       return SDValue();
2424     }
2425   case ISD::SELECT: {
2426     SDValue Cond = N->getOperand(0);
2427     if (Cond.getOpcode() == ISD::SETCC && Cond.hasOneUse()) {
2428       SDLoc DL(N);
2429       EVT VT = N->getValueType(0);
2430       SDValue LHS = Cond.getOperand(0);
2431       SDValue RHS = Cond.getOperand(1);
2432       SDValue CC = Cond.getOperand(2);
2433
2434       SDValue True = N->getOperand(1);
2435       SDValue False = N->getOperand(2);
2436
2437       if (VT == MVT::f32)
2438         return CombineFMinMaxLegacy(DL, VT, LHS, RHS, True, False, CC, DCI);
2439
2440       // TODO: Implement min / max Evergreen instructions.
2441       if (VT == MVT::i32 &&
2442           Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
2443         return CombineIMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2444       }
2445     }
2446
2447     break;
2448   }
2449   case AMDGPUISD::BFE_I32:
2450   case AMDGPUISD::BFE_U32: {
2451     assert(!N->getValueType(0).isVector() &&
2452            "Vector handling of BFE not implemented");
2453     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2454     if (!Width)
2455       break;
2456
2457     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2458     if (WidthVal == 0)
2459       return DAG.getConstant(0, MVT::i32);
2460
2461     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2462     if (!Offset)
2463       break;
2464
2465     SDValue BitsFrom = N->getOperand(0);
2466     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2467
2468     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2469
2470     if (OffsetVal == 0) {
2471       // This is already sign / zero extended, so try to fold away extra BFEs.
2472       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2473
2474       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2475       if (OpSignBits >= SignBits)
2476         return BitsFrom;
2477
2478       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2479       if (Signed) {
2480         // This is a sign_extend_inreg. Replace it to take advantage of existing
2481         // DAG Combines. If not eliminated, we will match back to BFE during
2482         // selection.
2483
2484         // TODO: The sext_inreg of extended types ends, although we can could
2485         // handle them in a single BFE.
2486         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2487                            DAG.getValueType(SmallVT));
2488       }
2489
2490       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2491     }
2492
2493     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2494       if (Signed) {
2495         return constantFoldBFE<int32_t>(DAG,
2496                                         CVal->getSExtValue(),
2497                                         OffsetVal,
2498                                         WidthVal);
2499       }
2500
2501       return constantFoldBFE<uint32_t>(DAG,
2502                                        CVal->getZExtValue(),
2503                                        OffsetVal,
2504                                        WidthVal);
2505     }
2506
2507     if ((OffsetVal + WidthVal) >= 32) {
2508       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2509       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2510                          BitsFrom, ShiftVal);
2511     }
2512
2513     if (BitsFrom.hasOneUse()) {
2514       APInt Demanded = APInt::getBitsSet(32,
2515                                          OffsetVal,
2516                                          OffsetVal + WidthVal);
2517
2518       APInt KnownZero, KnownOne;
2519       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2520                                             !DCI.isBeforeLegalizeOps());
2521       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2522       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2523           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2524                                    KnownZero, KnownOne, TLO)) {
2525         DCI.CommitTargetLoweringOpt(TLO);
2526       }
2527     }
2528
2529     break;
2530   }
2531
2532   case ISD::STORE:
2533     return performStoreCombine(N, DCI);
2534   }
2535   return SDValue();
2536 }
2537
2538 //===----------------------------------------------------------------------===//
2539 // Helper functions
2540 //===----------------------------------------------------------------------===//
2541
2542 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2543                                SelectionDAG &DAG,
2544                                const Function *F,
2545                                const SmallVectorImpl<ISD::InputArg> &Ins,
2546                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2547
2548   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2549     if (Ins[i].ArgVT == Ins[i].VT) {
2550       OrigIns.push_back(Ins[i]);
2551       continue;
2552     }
2553
2554     EVT VT;
2555     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2556       // Vector has been split into scalars.
2557       VT = Ins[i].ArgVT.getVectorElementType();
2558     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2559                Ins[i].ArgVT.getVectorElementType() !=
2560                Ins[i].VT.getVectorElementType()) {
2561       // Vector elements have been promoted
2562       VT = Ins[i].ArgVT;
2563     } else {
2564       // Vector has been spilt into smaller vectors.
2565       VT = Ins[i].VT;
2566     }
2567
2568     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2569                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2570     OrigIns.push_back(Arg);
2571   }
2572 }
2573
2574 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2575   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2576     return CFP->isExactlyValue(1.0);
2577   }
2578   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2579     return C->isAllOnesValue();
2580   }
2581   return false;
2582 }
2583
2584 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2585   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2586     return CFP->getValueAPF().isZero();
2587   }
2588   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2589     return C->isNullValue();
2590   }
2591   return false;
2592 }
2593
2594 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2595                                                   const TargetRegisterClass *RC,
2596                                                    unsigned Reg, EVT VT) const {
2597   MachineFunction &MF = DAG.getMachineFunction();
2598   MachineRegisterInfo &MRI = MF.getRegInfo();
2599   unsigned VirtualRegister;
2600   if (!MRI.isLiveIn(Reg)) {
2601     VirtualRegister = MRI.createVirtualRegister(RC);
2602     MRI.addLiveIn(Reg, VirtualRegister);
2603   } else {
2604     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2605   }
2606   return DAG.getRegister(VirtualRegister, VT);
2607 }
2608
2609 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2610
2611 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2612   switch (Opcode) {
2613   default: return nullptr;
2614   // AMDIL DAG nodes
2615   NODE_NAME_CASE(CALL);
2616   NODE_NAME_CASE(UMUL);
2617   NODE_NAME_CASE(RET_FLAG);
2618   NODE_NAME_CASE(BRANCH_COND);
2619
2620   // AMDGPU DAG nodes
2621   NODE_NAME_CASE(DWORDADDR)
2622   NODE_NAME_CASE(FRACT)
2623   NODE_NAME_CASE(CLAMP)
2624   NODE_NAME_CASE(MAD)
2625   NODE_NAME_CASE(FMAX_LEGACY)
2626   NODE_NAME_CASE(SMAX)
2627   NODE_NAME_CASE(UMAX)
2628   NODE_NAME_CASE(FMIN_LEGACY)
2629   NODE_NAME_CASE(SMIN)
2630   NODE_NAME_CASE(UMIN)
2631   NODE_NAME_CASE(FMAX3)
2632   NODE_NAME_CASE(SMAX3)
2633   NODE_NAME_CASE(UMAX3)
2634   NODE_NAME_CASE(FMIN3)
2635   NODE_NAME_CASE(SMIN3)
2636   NODE_NAME_CASE(UMIN3)
2637   NODE_NAME_CASE(URECIP)
2638   NODE_NAME_CASE(DIV_SCALE)
2639   NODE_NAME_CASE(DIV_FMAS)
2640   NODE_NAME_CASE(DIV_FIXUP)
2641   NODE_NAME_CASE(TRIG_PREOP)
2642   NODE_NAME_CASE(RCP)
2643   NODE_NAME_CASE(RSQ)
2644   NODE_NAME_CASE(RSQ_LEGACY)
2645   NODE_NAME_CASE(RSQ_CLAMPED)
2646   NODE_NAME_CASE(LDEXP)
2647   NODE_NAME_CASE(FP_CLASS)
2648   NODE_NAME_CASE(DOT4)
2649   NODE_NAME_CASE(BFE_U32)
2650   NODE_NAME_CASE(BFE_I32)
2651   NODE_NAME_CASE(BFI)
2652   NODE_NAME_CASE(BFM)
2653   NODE_NAME_CASE(BREV)
2654   NODE_NAME_CASE(MUL_U24)
2655   NODE_NAME_CASE(MUL_I24)
2656   NODE_NAME_CASE(MAD_U24)
2657   NODE_NAME_CASE(MAD_I24)
2658   NODE_NAME_CASE(EXPORT)
2659   NODE_NAME_CASE(CONST_ADDRESS)
2660   NODE_NAME_CASE(REGISTER_LOAD)
2661   NODE_NAME_CASE(REGISTER_STORE)
2662   NODE_NAME_CASE(LOAD_CONSTANT)
2663   NODE_NAME_CASE(LOAD_INPUT)
2664   NODE_NAME_CASE(SAMPLE)
2665   NODE_NAME_CASE(SAMPLEB)
2666   NODE_NAME_CASE(SAMPLED)
2667   NODE_NAME_CASE(SAMPLEL)
2668   NODE_NAME_CASE(CVT_F32_UBYTE0)
2669   NODE_NAME_CASE(CVT_F32_UBYTE1)
2670   NODE_NAME_CASE(CVT_F32_UBYTE2)
2671   NODE_NAME_CASE(CVT_F32_UBYTE3)
2672   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2673   NODE_NAME_CASE(CONST_DATA_PTR)
2674   NODE_NAME_CASE(STORE_MSKOR)
2675   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2676   }
2677 }
2678
2679 SDValue AMDGPUTargetLowering::getRsqrtEstimate(SDValue Operand,
2680                                                DAGCombinerInfo &DCI,
2681                                                unsigned &RefinementSteps,
2682                                                bool &UseOneConstNR) const {
2683   SelectionDAG &DAG = DCI.DAG;
2684   EVT VT = Operand.getValueType();
2685
2686   if (VT == MVT::f32) {
2687     RefinementSteps = 0;
2688     return DAG.getNode(AMDGPUISD::RSQ, SDLoc(Operand), VT, Operand);
2689   }
2690
2691   // TODO: There is also f64 rsq instruction, but the documentation is less
2692   // clear on its precision.
2693
2694   return SDValue();
2695 }
2696
2697 SDValue AMDGPUTargetLowering::getRecipEstimate(SDValue Operand,
2698                                                DAGCombinerInfo &DCI,
2699                                                unsigned &RefinementSteps) const {
2700   SelectionDAG &DAG = DCI.DAG;
2701   EVT VT = Operand.getValueType();
2702
2703   if (VT == MVT::f32) {
2704     // Reciprocal, < 1 ulp error.
2705     //
2706     // This reciprocal approximation converges to < 0.5 ulp error with one
2707     // newton rhapson performed with two fused multiple adds (FMAs).
2708
2709     RefinementSteps = 0;
2710     return DAG.getNode(AMDGPUISD::RCP, SDLoc(Operand), VT, Operand);
2711   }
2712
2713   // TODO: There is also f64 rcp instruction, but the documentation is less
2714   // clear on its precision.
2715
2716   return SDValue();
2717 }
2718
2719 static void computeKnownBitsForMinMax(const SDValue Op0,
2720                                       const SDValue Op1,
2721                                       APInt &KnownZero,
2722                                       APInt &KnownOne,
2723                                       const SelectionDAG &DAG,
2724                                       unsigned Depth) {
2725   APInt Op0Zero, Op0One;
2726   APInt Op1Zero, Op1One;
2727   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2728   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2729
2730   KnownZero = Op0Zero & Op1Zero;
2731   KnownOne = Op0One & Op1One;
2732 }
2733
2734 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2735   const SDValue Op,
2736   APInt &KnownZero,
2737   APInt &KnownOne,
2738   const SelectionDAG &DAG,
2739   unsigned Depth) const {
2740
2741   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2742
2743   APInt KnownZero2;
2744   APInt KnownOne2;
2745   unsigned Opc = Op.getOpcode();
2746
2747   switch (Opc) {
2748   default:
2749     break;
2750   case ISD::INTRINSIC_WO_CHAIN: {
2751     // FIXME: The intrinsic should just use the node.
2752     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2753     case AMDGPUIntrinsic::AMDGPU_imax:
2754     case AMDGPUIntrinsic::AMDGPU_umax:
2755     case AMDGPUIntrinsic::AMDGPU_imin:
2756     case AMDGPUIntrinsic::AMDGPU_umin:
2757       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2758                                 KnownZero, KnownOne, DAG, Depth);
2759       break;
2760     default:
2761       break;
2762     }
2763
2764     break;
2765   }
2766   case AMDGPUISD::SMAX:
2767   case AMDGPUISD::UMAX:
2768   case AMDGPUISD::SMIN:
2769   case AMDGPUISD::UMIN:
2770     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2771                               KnownZero, KnownOne, DAG, Depth);
2772     break;
2773
2774   case AMDGPUISD::BFE_I32:
2775   case AMDGPUISD::BFE_U32: {
2776     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2777     if (!CWidth)
2778       return;
2779
2780     unsigned BitWidth = 32;
2781     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2782
2783     if (Opc == AMDGPUISD::BFE_U32)
2784       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2785
2786     break;
2787   }
2788   }
2789 }
2790
2791 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2792   SDValue Op,
2793   const SelectionDAG &DAG,
2794   unsigned Depth) const {
2795   switch (Op.getOpcode()) {
2796   case AMDGPUISD::BFE_I32: {
2797     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2798     if (!Width)
2799       return 1;
2800
2801     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2802     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2803     if (!Offset || !Offset->isNullValue())
2804       return SignBits;
2805
2806     // TODO: Could probably figure something out with non-0 offsets.
2807     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2808     return std::max(SignBits, Op0SignBits);
2809   }
2810
2811   case AMDGPUISD::BFE_U32: {
2812     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2813     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2814   }
2815
2816   default:
2817     return 1;
2818   }
2819 }