lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56 //===----------------------------------------------------------------------===//
  57 // PowerPC specific DAG Nodes.
  58 //
  59
  60 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  61 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  62 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  63 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  64                        [SDNPHasChain, SDNPMayStore]>;
  65
  66 // This sequence is used for long double->int conversions.  It changes the
  67 // bits in the FPSCR which is not modelled.
  68 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  69                         [SDNPOutFlag]>;
  70 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  71                        [SDNPInFlag, SDNPOutFlag]>;
  72 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  73                        [SDNPInFlag, SDNPOutFlag]>;
  74 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  75                        [SDNPInFlag, SDNPOutFlag]>;
  76 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  77                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  78                         SDTCisVT<3, f64>]>,
  79                        [SDNPInFlag]>;
  80
  81 def PPCfsel   : SDNode<"PPCISD::FSEL",
  82    // Type constraint for fsel.
  83    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  84                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  85
  86 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  87 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  88 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  89 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  90
  91 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  92
  93 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  94 // amounts.  These nodes are generated by the multi-precision shift code.
  95 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
  96 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
  97 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
  98
  99 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 100 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 101                            [SDNPHasChain, SDNPMayStore]>;
 102
 103 // These are target-independent nodes, but have target-specific formats.
 104 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 105                            [SDNPHasChain, SDNPOutFlag]>;
 106 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 107                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 108
 109 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 110 def PPCcall_Darwin : SDNode<"PPCISD::CALL_Darwin", SDT_PPCCall,
 111                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 112 def PPCcall_SVR4  : SDNode<"PPCISD::CALL_SVR4", SDT_PPCCall,
 113                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 114 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 115                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 116 def PPCbctrl_Darwin  : SDNode<"PPCISD::BCTRL_Darwin", SDTNone,
 117                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 118
 119 def PPCbctrl_SVR4  : SDNode<"PPCISD::BCTRL_SVR4", SDTNone,
 120                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 121
 122 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 123                            [SDNPHasChain, SDNPOptInFlag]>;
 124
 125 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 126                         [SDNPHasChain,  SDNPOptInFlag]>;
 127
 128 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 129 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 130
 131 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 132                            [SDNPHasChain, SDNPOptInFlag]>;
 133
 134 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 135                            [SDNPHasChain, SDNPMayLoad]>;
 136 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 137                            [SDNPHasChain, SDNPMayStore]>;
 138
 139 // Instructions to support atomic operations
 140 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 141                           [SDNPHasChain, SDNPMayLoad]>;
 142 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 143                           [SDNPHasChain, SDNPMayStore]>;
 144
 145 // Instructions to support dynamic alloca.
 146 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 147 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 148
 149 //===----------------------------------------------------------------------===//
 150 // PowerPC specific transformation functions and pattern fragments.
 151 //
 152
 153 def SHL32 : SDNodeXForm<imm, [{
 154   // Transformation function: 31 - imm
 155   return getI32Imm(31 - N->getZExtValue());
 156 }]>;
 157
 158 def SRL32 : SDNodeXForm<imm, [{
 159   // Transformation function: 32 - imm
 160   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 161 }]>;
 162
 163 def LO16 : SDNodeXForm<imm, [{
 164   // Transformation function: get the low 16 bits.
 165   return getI32Imm((unsigned short)N->getZExtValue());
 166 }]>;
 167
 168 def HI16 : SDNodeXForm<imm, [{
 169   // Transformation function: shift the immediate value down into the low bits.
 170   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 171 }]>;
 172
 173 def HA16 : SDNodeXForm<imm, [{
 174   // Transformation function: shift the immediate value down into the low bits.
 175   signed int Val = N->getZExtValue();
 176   return getI32Imm((Val - (signed short)Val) >> 16);
 177 }]>;
 178 def MB : SDNodeXForm<imm, [{
 179   // Transformation function: get the start bit of a mask
 180   unsigned mb = 0, me;
 181   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 182   return getI32Imm(mb);
 183 }]>;
 184
 185 def ME : SDNodeXForm<imm, [{
 186   // Transformation function: get the end bit of a mask
 187   unsigned mb, me = 0;
 188   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 189   return getI32Imm(me);
 190 }]>;
 191 def maskimm32 : PatLeaf<(imm), [{
 192   // maskImm predicate - True if immediate is a run of ones.
 193   unsigned mb, me;
 194   if (N->getValueType(0) == MVT::i32)
 195     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 196   else
 197     return false;
 198 }]>;
 199
 200 def immSExt16  : PatLeaf<(imm), [{
 201   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 202   // field.  Used by instructions like 'addi'.
 203   if (N->getValueType(0) == MVT::i32)
 204     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 205   else
 206     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 207 }]>;
 208 def immZExt16  : PatLeaf<(imm), [{
 209   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 210   // field.  Used by instructions like 'ori'.
 211   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 212 }], LO16>;
 213
 214 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 215 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 216 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 217 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 218 // clear).
 219 def imm16ShiftedZExt : PatLeaf<(imm), [{
 220   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 221   // immediate are set.  Used by instructions like 'xoris'.
 222   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 223 }], HI16>;
 224
 225 def imm16ShiftedSExt : PatLeaf<(imm), [{
 226   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 227   // immediate are set.  Used by instructions like 'addis'.  Identical to
 228   // imm16ShiftedZExt in 32-bit mode.
 229   if (N->getZExtValue() & 0xFFFF) return false;
 230   if (N->getValueType(0) == MVT::i32)
 231     return true;
 232   // For 64-bit, make sure it is sext right.
 233   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 234 }], HI16>;
 235
 236
 237 //===----------------------------------------------------------------------===//
 238 // PowerPC Flag Definitions.
 239
 240 class isPPC64 { bit PPC64 = 1; }
 241 class isDOT   {
 242   list<Register> Defs = [CR0];
 243   bit RC  = 1;
 244 }
 245
 246 class RegConstraint<string C> {
 247   string Constraints = C;
 248 }
 249 class NoEncode<string E> {
 250   string DisableEncoding = E;
 251 }
 252
 253
 254 //===----------------------------------------------------------------------===//
 255 // PowerPC Operand Definitions.
 256
 257 def s5imm   : Operand<i32> {
 258   let PrintMethod = "printS5ImmOperand";
 259 }
 260 def u5imm   : Operand<i32> {
 261   let PrintMethod = "printU5ImmOperand";
 262 }
 263 def u6imm   : Operand<i32> {
 264   let PrintMethod = "printU6ImmOperand";
 265 }
 266 def s16imm  : Operand<i32> {
 267   let PrintMethod = "printS16ImmOperand";
 268 }
 269 def u16imm  : Operand<i32> {
 270   let PrintMethod = "printU16ImmOperand";
 271 }
 272 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 273   let PrintMethod = "printS16X4ImmOperand";
 274 }
 275 def target : Operand<OtherVT> {
 276   let PrintMethod = "printBranchOperand";
 277 }
 278 def calltarget : Operand<iPTR> {
 279   let PrintMethod = "printCallOperand";
 280 }
 281 def aaddr : Operand<iPTR> {
 282   let PrintMethod = "printAbsAddrOperand";
 283 }
 284 def piclabel: Operand<iPTR> {
 285   let PrintMethod = "printPICLabel";
 286 }
 287 def symbolHi: Operand<i32> {
 288   let PrintMethod = "printSymbolHi";
 289 }
 290 def symbolLo: Operand<i32> {
 291   let PrintMethod = "printSymbolLo";
 292 }
 293 def crbitm: Operand<i8> {
 294   let PrintMethod = "printcrbitm";
 295 }
 296 // Address operands
 297 def memri : Operand<iPTR> {
 298   let PrintMethod = "printMemRegImm";
 299   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 300 }
 301 def memrr : Operand<iPTR> {
 302   let PrintMethod = "printMemRegReg";
 303   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 304 }
 305 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 306   let PrintMethod = "printMemRegImmShifted";
 307   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 308 }
 309
 310 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 311 // that doesn't matter.
 312 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 313                                      (ops (i32 20), (i32 zero_reg))> {
 314   let PrintMethod = "printPredicateOperand";
 315 }
 316
 317 // Define PowerPC specific addressing mode.
 318 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 319 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 320 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 321 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 322
 323 /// This is just the offset part of iaddr, used for preinc.
 324 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 325
 326 //===----------------------------------------------------------------------===//
 327 // PowerPC Instruction Predicate Definitions.
 328 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 329 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 330 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 331
 332
 333 //===----------------------------------------------------------------------===//
 334 // PowerPC Instruction Definitions.
 335
 336 // Pseudo-instructions:
 337
 338 let hasCtrlDep = 1 in {
 339 let Defs = [R1], Uses = [R1] in {
 340 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt),
 341                               "${:comment} ADJCALLSTACKDOWN",
 342                               [(callseq_start timm:$amt)]>;
 343 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2),
 344                               "${:comment} ADJCALLSTACKUP",
 345                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 346 }
 347
 348 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 349                               "UPDATE_VRSAVE $rD, $rS", []>;
 350 }
 351
 352 let Defs = [R1], Uses = [R1] in
 353 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi),
 354                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 355                        [(set GPRC:$result,
 356                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 357
 358 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 359 // scheduler into a branch sequence.
 360 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 361     PPC970_Single = 1 in {
 362   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 363                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 364                               []>;
 365   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 366                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 367                               []>;
 368   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 369                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 370                               []>;
 371   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 372                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 373                               []>;
 374   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 375                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 376                               []>;
 377 }
 378
 379 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 380 // scavenge a register for it.
 381 def SPILL_CR : Pseudo<(outs), (ins GPRC:$cond, memri:$F),
 382                      "${:comment} SPILL_CR $cond $F", []>;
 383
 384 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 385   let isReturn = 1, Uses = [LR, RM] in
 386     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 387                           "b${p:cc}lr ${p:reg}", BrB,
 388                           [(retflag)]>;
 389   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 390     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 391 }
 392
 393 let Defs = [LR] in
 394   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "bl $label", []>,
 395                    PPC970_Unit_BRU;
 396
 397 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 398   let isBarrier = 1 in {
 399   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 400                   "b $dst", BrB,
 401                   [(br bb:$dst)]>;
 402   }
 403
 404   // BCC represents an arbitrary conditional branch on a predicate.
 405   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 406   // a two-value operand where a dag node expects two operands. :(
 407   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 408                   "b${cond:cc} ${cond:reg}, $dst"
 409                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 410 }
 411
 412 // Darwin ABI Calls.
 413 let isCall = 1, PPC970_Unit = 7,
 414   // All calls clobber the non-callee saved registers...
 415   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 416           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 417           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 418           LR,CTR,
 419           CR0,CR1,CR5,CR6,CR7,
 420           CR0LT,CR0GT,CR0EQ,CR0UN,CR1LT,CR1GT,CR1EQ,CR1UN,CR5LT,CR5GT,CR5EQ,
 421           CR5UN,CR6LT,CR6GT,CR6EQ,CR6UN,CR7LT,CR7GT,CR7EQ,CR7UN] in {
 422   // Convenient aliases for call instructions
 423   let Uses = [RM] in {
 424     def BL_Darwin  : IForm<18, 0, 1,
 425                            (outs), (ins calltarget:$func, variable_ops),
 426                            "bl $func", BrB, []>;  // See Pat patterns below.
 427     def BLA_Darwin : IForm<18, 1, 1,
 428                           (outs), (ins aaddr:$func, variable_ops),
 429                           "bla $func", BrB, [(PPCcall_Darwin (i32 imm:$func))]>;
 430   }
 431   let Uses = [CTR, RM] in {
 432     def BCTRL_Darwin : XLForm_2_ext<19, 528, 20, 0, 1,
 433                                   (outs), (ins variable_ops),
 434                                   "bctrl", BrB,
 435                                   [(PPCbctrl_Darwin)]>, Requires<[In32BitMode]>;
 436   }
 437 }
 438
 439 // SVR4 ABI Calls.
 440 let isCall = 1, PPC970_Unit = 7,
 441   // All calls clobber the non-callee saved registers...
 442   Defs = [R0,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 443           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 444           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 445           LR,CTR,
 446           CR0,CR1,CR5,CR6,CR7,
 447           CR0LT,CR0GT,CR0EQ,CR0UN,CR1LT,CR1GT,CR1EQ,CR1UN,CR5LT,CR5GT,CR5EQ,
 448           CR5UN,CR6LT,CR6GT,CR6EQ,CR6UN,CR7LT,CR7GT,CR7EQ,CR7UN] in {
 449   // Convenient aliases for call instructions
 450   let Uses = [RM] in {
 451     def BL_SVR4  : IForm<18, 0, 1,
 452                         (outs), (ins calltarget:$func, variable_ops),
 453                         "bl $func", BrB, []>;  // See Pat patterns below.
 454     def BLA_SVR4 : IForm<18, 1, 1,
 455                         (outs), (ins aaddr:$func, variable_ops),
 456                         "bla $func", BrB,
 457                         [(PPCcall_SVR4 (i32 imm:$func))]>;
 458   }
 459   let Uses = [CTR, RM] in {
 460     def BCTRL_SVR4 : XLForm_2_ext<19, 528, 20, 0, 1,
 461                                 (outs), (ins variable_ops),
 462                                 "bctrl", BrB,
 463                                 [(PPCbctrl_SVR4)]>, Requires<[In32BitMode]>;
 464   }
 465 }
 466
 467
 468 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 469 def TCRETURNdi :Pseudo< (outs),
 470                         (ins calltarget:$dst, i32imm:$offset, variable_ops),
 471                  "#TC_RETURNd $dst $offset",
 472                  []>;
 473
 474
 475 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 476 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset, variable_ops),
 477                  "#TC_RETURNa $func $offset",
 478                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 479
 480 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 481 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset, variable_ops),
 482                  "#TC_RETURNr $dst $offset",
 483                  []>;
 484
 485
 486 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 487     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 488 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 489      Requires<[In32BitMode]>;
 490
 491
 492
 493 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 494     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 495 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 496                   "b $dst", BrB,
 497                   []>;
 498
 499
 500 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 501     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 502 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 503                   "ba $dst", BrB,
 504                   []>;
 505
 506
 507 // DCB* instructions.
 508 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 509                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 510                       PPC970_DGroup_Single;
 511 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 512                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 513                       PPC970_DGroup_Single;
 514 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 515                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 516                       PPC970_DGroup_Single;
 517 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 518                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 519                       PPC970_DGroup_Single;
 520 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 521                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 522                       PPC970_DGroup_Single;
 523 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 524                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 525                       PPC970_DGroup_Single;
 526 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 527                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 528                       PPC970_DGroup_Single;
 529 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 530                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 531                       PPC970_DGroup_Single;
 532
 533 // Atomic operations
 534 let usesCustomDAGSchedInserter = 1 in {
 535   let Uses = [CR0] in {
 536     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 537       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 538       "${:comment} ATOMIC_LOAD_ADD_I8 PSEUDO!",
 539       [(set GPRC:$dst, (atomic_load_add_8 xoaddr:$ptr, GPRC:$incr))]>;
 540     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 541       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 542       "${:comment} ATOMIC_LOAD_SUB_I8 PSEUDO!",
 543       [(set GPRC:$dst, (atomic_load_sub_8 xoaddr:$ptr, GPRC:$incr))]>;
 544     def ATOMIC_LOAD_AND_I8 : Pseudo<
 545       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 546       "${:comment} ATOMIC_LOAD_AND_I8 PSEUDO!",
 547       [(set GPRC:$dst, (atomic_load_and_8 xoaddr:$ptr, GPRC:$incr))]>;
 548     def ATOMIC_LOAD_OR_I8 : Pseudo<
 549       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 550       "${:comment} ATOMIC_LOAD_OR_I8 PSEUDO!",
 551       [(set GPRC:$dst, (atomic_load_or_8 xoaddr:$ptr, GPRC:$incr))]>;
 552     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 553       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 554       "${:comment} ATOMIC_LOAD_XOR_I8 PSEUDO!",
 555       [(set GPRC:$dst, (atomic_load_xor_8 xoaddr:$ptr, GPRC:$incr))]>;
 556     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 557       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 558       "${:comment} ATOMIC_LOAD_NAND_I8 PSEUDO!",
 559       [(set GPRC:$dst, (atomic_load_nand_8 xoaddr:$ptr, GPRC:$incr))]>;
 560     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 561       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 562       "${:comment} ATOMIC_LOAD_ADD_I16 PSEUDO!",
 563       [(set GPRC:$dst, (atomic_load_add_16 xoaddr:$ptr, GPRC:$incr))]>;
 564     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 565       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 566       "${:comment} ATOMIC_LOAD_SUB_I16 PSEUDO!",
 567       [(set GPRC:$dst, (atomic_load_sub_16 xoaddr:$ptr, GPRC:$incr))]>;
 568     def ATOMIC_LOAD_AND_I16 : Pseudo<
 569       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 570       "${:comment} ATOMIC_LOAD_AND_I16 PSEUDO!",
 571       [(set GPRC:$dst, (atomic_load_and_16 xoaddr:$ptr, GPRC:$incr))]>;
 572     def ATOMIC_LOAD_OR_I16 : Pseudo<
 573       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 574       "${:comment} ATOMIC_LOAD_OR_I16 PSEUDO!",
 575       [(set GPRC:$dst, (atomic_load_or_16 xoaddr:$ptr, GPRC:$incr))]>;
 576     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 577       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 578       "${:comment} ATOMIC_LOAD_XOR_I16 PSEUDO!",
 579       [(set GPRC:$dst, (atomic_load_xor_16 xoaddr:$ptr, GPRC:$incr))]>;
 580     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 581       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 582       "${:comment} ATOMIC_LOAD_NAND_I16 PSEUDO!",
 583       [(set GPRC:$dst, (atomic_load_nand_16 xoaddr:$ptr, GPRC:$incr))]>;
 584     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 585       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 586       "${:comment} ATOMIC_LOAD_ADD_I32 PSEUDO!",
 587       [(set GPRC:$dst, (atomic_load_add_32 xoaddr:$ptr, GPRC:$incr))]>;
 588     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 589       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 590       "${:comment} ATOMIC_LOAD_SUB_I32 PSEUDO!",
 591       [(set GPRC:$dst, (atomic_load_sub_32 xoaddr:$ptr, GPRC:$incr))]>;
 592     def ATOMIC_LOAD_AND_I32 : Pseudo<
 593       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 594       "${:comment} ATOMIC_LOAD_AND_I32 PSEUDO!",
 595       [(set GPRC:$dst, (atomic_load_and_32 xoaddr:$ptr, GPRC:$incr))]>;
 596     def ATOMIC_LOAD_OR_I32 : Pseudo<
 597       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 598       "${:comment} ATOMIC_LOAD_OR_I32 PSEUDO!",
 599       [(set GPRC:$dst, (atomic_load_or_32 xoaddr:$ptr, GPRC:$incr))]>;
 600     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 601       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 602       "${:comment} ATOMIC_LOAD_XOR_I32 PSEUDO!",
 603       [(set GPRC:$dst, (atomic_load_xor_32 xoaddr:$ptr, GPRC:$incr))]>;
 604     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 605       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr),
 606       "${:comment} ATOMIC_LOAD_NAND_I32 PSEUDO!",
 607       [(set GPRC:$dst, (atomic_load_nand_32 xoaddr:$ptr, GPRC:$incr))]>;
 608
 609     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 610       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new),
 611       "${:comment} ATOMIC_CMP_SWAP_I8 PSEUDO!",
 612       [(set GPRC:$dst,
 613                     (atomic_cmp_swap_8 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 614     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 615       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new),
 616       "${:comment} ATOMIC_CMP_SWAP_I16 PSEUDO!",
 617       [(set GPRC:$dst,
 618                     (atomic_cmp_swap_16 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 619     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 620       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new),
 621       "${:comment} ATOMIC_CMP_SWAP_I32 PSEUDO!",
 622       [(set GPRC:$dst,
 623                     (atomic_cmp_swap_32 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 624
 625     def ATOMIC_SWAP_I8 : Pseudo<
 626       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new),
 627       "${:comment} ATOMIC_SWAP_I8 PSEUDO!",
 628       [(set GPRC:$dst, (atomic_swap_8 xoaddr:$ptr, GPRC:$new))]>;
 629     def ATOMIC_SWAP_I16 : Pseudo<
 630       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new),
 631       "${:comment} ATOMIC_SWAP_I16 PSEUDO!",
 632       [(set GPRC:$dst, (atomic_swap_16 xoaddr:$ptr, GPRC:$new))]>;
 633     def ATOMIC_SWAP_I32 : Pseudo<
 634       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new),
 635       "${:comment} ATOMIC_SWAP_I32 PSEUDO!",
 636       [(set GPRC:$dst, (atomic_swap_32 xoaddr:$ptr, GPRC:$new))]>;
 637   }
 638 }
 639
 640 // Instructions to support atomic operations
 641 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 642                    "lwarx $rD, $src", LdStLWARX,
 643                    [(set GPRC:$rD, (PPClarx xoaddr:$src))]>;
 644
 645 let Defs = [CR0] in
 646 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 647                    "stwcx. $rS, $dst", LdStSTWCX,
 648                    [(PPCstcx GPRC:$rS, xoaddr:$dst)]>,
 649                    isDOT;
 650
 651 let isBarrier = 1, hasCtrlDep = 1 in
 652 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStGeneral, [(trap)]>;
 653
 654 //===----------------------------------------------------------------------===//
 655 // PPC32 Load Instructions.
 656 //
 657
 658 // Unindexed (r+i) Loads.
 659 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 660 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 661                   "lbz $rD, $src", LdStGeneral,
 662                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 663 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 664                   "lha $rD, $src", LdStLHA,
 665                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 666                   PPC970_DGroup_Cracked;
 667 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 668                   "lhz $rD, $src", LdStGeneral,
 669                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 670 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 671                   "lwz $rD, $src", LdStGeneral,
 672                   [(set GPRC:$rD, (load iaddr:$src))]>;
 673
 674 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 675                   "lfs $rD, $src", LdStLFDU,
 676                   [(set F4RC:$rD, (load iaddr:$src))]>;
 677 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 678                   "lfd $rD, $src", LdStLFD,
 679                   [(set F8RC:$rD, (load iaddr:$src))]>;
 680
 681
 682 // Unindexed (r+i) Loads with Update (preinc).
 683 let mayLoad = 1 in {
 684 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 685                    "lbzu $rD, $addr", LdStGeneral,
 686                    []>, RegConstraint<"$addr.reg = $ea_result">,
 687                    NoEncode<"$ea_result">;
 688
 689 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 690                    "lhau $rD, $addr", LdStGeneral,
 691                    []>, RegConstraint<"$addr.reg = $ea_result">,
 692                    NoEncode<"$ea_result">;
 693
 694 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 695                    "lhzu $rD, $addr", LdStGeneral,
 696                    []>, RegConstraint<"$addr.reg = $ea_result">,
 697                    NoEncode<"$ea_result">;
 698
 699 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 700                    "lwzu $rD, $addr", LdStGeneral,
 701                    []>, RegConstraint<"$addr.reg = $ea_result">,
 702                    NoEncode<"$ea_result">;
 703
 704 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 705                   "lfs $rD, $addr", LdStLFDU,
 706                   []>, RegConstraint<"$addr.reg = $ea_result">,
 707                    NoEncode<"$ea_result">;
 708
 709 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 710                   "lfd $rD, $addr", LdStLFD,
 711                   []>, RegConstraint<"$addr.reg = $ea_result">,
 712                    NoEncode<"$ea_result">;
 713 }
 714 }
 715
 716 // Indexed (r+r) Loads.
 717 //
 718 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 719 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 720                    "lbzx $rD, $src", LdStGeneral,
 721                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 722 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 723                    "lhax $rD, $src", LdStLHA,
 724                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 725                    PPC970_DGroup_Cracked;
 726 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 727                    "lhzx $rD, $src", LdStGeneral,
 728                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 729 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 730                    "lwzx $rD, $src", LdStGeneral,
 731                    [(set GPRC:$rD, (load xaddr:$src))]>;
 732
 733
 734 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 735                    "lhbrx $rD, $src", LdStGeneral,
 736                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 737 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 738                    "lwbrx $rD, $src", LdStGeneral,
 739                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 740
 741 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 742                       "lfsx $frD, $src", LdStLFDU,
 743                       [(set F4RC:$frD, (load xaddr:$src))]>;
 744 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 745                       "lfdx $frD, $src", LdStLFDU,
 746                       [(set F8RC:$frD, (load xaddr:$src))]>;
 747 }
 748
 749 //===----------------------------------------------------------------------===//
 750 // PPC32 Store Instructions.
 751 //
 752
 753 // Unindexed (r+i) Stores.
 754 let PPC970_Unit = 2 in {
 755 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 756                    "stb $rS, $src", LdStGeneral,
 757                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 758 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 759                    "sth $rS, $src", LdStGeneral,
 760                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 761 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 762                    "stw $rS, $src", LdStGeneral,
 763                    [(store GPRC:$rS, iaddr:$src)]>;
 764 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 765                    "stfs $rS, $dst", LdStUX,
 766                    [(store F4RC:$rS, iaddr:$dst)]>;
 767 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 768                    "stfd $rS, $dst", LdStUX,
 769                    [(store F8RC:$rS, iaddr:$dst)]>;
 770 }
 771
 772 // Unindexed (r+i) Stores with Update (preinc).
 773 let PPC970_Unit = 2 in {
 774 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 775                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 776                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 777                     [(set ptr_rc:$ea_res,
 778                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 779                                          iaddroff:$ptroff))]>,
 780                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 781 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 782                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 783                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 784                     [(set ptr_rc:$ea_res,
 785                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 786                                         iaddroff:$ptroff))]>,
 787                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 788 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 789                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 790                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 791                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 792                                                      iaddroff:$ptroff))]>,
 793                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 794 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 795                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 796                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 797                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 798                                           iaddroff:$ptroff))]>,
 799                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 800 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 801                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 802                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 803                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 804                                           iaddroff:$ptroff))]>,
 805                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 806 }
 807
 808
 809 // Indexed (r+r) Stores.
 810 //
 811 let PPC970_Unit = 2 in {
 812 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 813                    "stbx $rS, $dst", LdStGeneral,
 814                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 815                    PPC970_DGroup_Cracked;
 816 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 817                    "sthx $rS, $dst", LdStGeneral,
 818                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 819                    PPC970_DGroup_Cracked;
 820 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 821                    "stwx $rS, $dst", LdStGeneral,
 822                    [(store GPRC:$rS, xaddr:$dst)]>,
 823                    PPC970_DGroup_Cracked;
 824
 825 let mayStore = 1 in {
 826 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 827                    "stwux $rS, $rA, $rB", LdStGeneral,
 828                    []>;
 829 }
 830 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 831                    "sthbrx $rS, $dst", LdStGeneral,
 832                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 833                    PPC970_DGroup_Cracked;
 834 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 835                    "stwbrx $rS, $dst", LdStGeneral,
 836                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 837                    PPC970_DGroup_Cracked;
 838
 839 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 840                      "stfiwx $frS, $dst", LdStUX,
 841                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 842
 843 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 844                      "stfsx $frS, $dst", LdStUX,
 845                      [(store F4RC:$frS, xaddr:$dst)]>;
 846 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 847                      "stfdx $frS, $dst", LdStUX,
 848                      [(store F8RC:$frS, xaddr:$dst)]>;
 849 }
 850
 851 let isBarrier = 1 in
 852 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 853                         "sync", LdStSync,
 854                         [(int_ppc_sync)]>;
 855
 856 //===----------------------------------------------------------------------===//
 857 // PPC32 Arithmetic Instructions.
 858 //
 859
 860 let PPC970_Unit = 1 in {  // FXU Operations.
 861 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 862                      "addi $rD, $rA, $imm", IntGeneral,
 863                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 864 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 865                      "addic $rD, $rA, $imm", IntGeneral,
 866                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 867                      PPC970_DGroup_Cracked;
 868 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 869                      "addic. $rD, $rA, $imm", IntGeneral,
 870                      []>;
 871 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 872                      "addis $rD, $rA, $imm", IntGeneral,
 873                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 874 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 875                      "la $rD, $sym($rA)", IntGeneral,
 876                      [(set GPRC:$rD, (add GPRC:$rA,
 877                                           (PPClo tglobaladdr:$sym, 0)))]>;
 878 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 879                      "mulli $rD, $rA, $imm", IntMulLI,
 880                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 881 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 882                      "subfic $rD, $rA, $imm", IntGeneral,
 883                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 884
 885 let isReMaterializable = 1 in {
 886   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 887                        "li $rD, $imm", IntGeneral,
 888                        [(set GPRC:$rD, immSExt16:$imm)]>;
 889   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 890                        "lis $rD, $imm", IntGeneral,
 891                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 892 }
 893 }
 894
 895 let PPC970_Unit = 1 in {  // FXU Operations.
 896 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 897                     "andi. $dst, $src1, $src2", IntGeneral,
 898                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 899                     isDOT;
 900 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 901                     "andis. $dst, $src1, $src2", IntGeneral,
 902                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 903                     isDOT;
 904 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 905                     "ori $dst, $src1, $src2", IntGeneral,
 906                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 907 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 908                     "oris $dst, $src1, $src2", IntGeneral,
 909                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 910 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 911                     "xori $dst, $src1, $src2", IntGeneral,
 912                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 913 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 914                     "xoris $dst, $src1, $src2", IntGeneral,
 915                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 916 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 917                          []>;
 918 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 919                         "cmpwi $crD, $rA, $imm", IntCompare>;
 920 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 921                          "cmplwi $dst, $src1, $src2", IntCompare>;
 922 }
 923
 924
 925 let PPC970_Unit = 1 in {  // FXU Operations.
 926 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 927                    "nand $rA, $rS, $rB", IntGeneral,
 928                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 929 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 930                    "and $rA, $rS, $rB", IntGeneral,
 931                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 932 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 933                    "andc $rA, $rS, $rB", IntGeneral,
 934                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 935 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 936                    "or $rA, $rS, $rB", IntGeneral,
 937                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 938 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 939                    "nor $rA, $rS, $rB", IntGeneral,
 940                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 941 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 942                    "orc $rA, $rS, $rB", IntGeneral,
 943                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 944 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 945                    "eqv $rA, $rS, $rB", IntGeneral,
 946                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 947 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 948                    "xor $rA, $rS, $rB", IntGeneral,
 949                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 950 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 951                    "slw $rA, $rS, $rB", IntGeneral,
 952                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 953 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 954                    "srw $rA, $rS, $rB", IntGeneral,
 955                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 956 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 957                    "sraw $rA, $rS, $rB", IntShift,
 958                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 959 }
 960
 961 let PPC970_Unit = 1 in {  // FXU Operations.
 962 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 963                      "srawi $rA, $rS, $SH", IntShift,
 964                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 965 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 966                       "cntlzw $rA, $rS", IntGeneral,
 967                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 968 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 969                       "extsb $rA, $rS", IntGeneral,
 970                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 971 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 972                       "extsh $rA, $rS", IntGeneral,
 973                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 974
 975 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 976                           "cmpw $crD, $rA, $rB", IntCompare>;
 977 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 978                           "cmplw $crD, $rA, $rB", IntCompare>;
 979 }
 980 let PPC970_Unit = 3 in {  // FPU Operations.
 981 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 982 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 983 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 984                       "fcmpu $crD, $fA, $fB", FPCompare>;
 985 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 986                       "fcmpu $crD, $fA, $fB", FPCompare>;
 987
 988 let Uses = [RM] in {
 989   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 990                         "fctiwz $frD, $frB", FPGeneral,
 991                         [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 992   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 993                         "frsp $frD, $frB", FPGeneral,
 994                         [(set F4RC:$frD, (fround F8RC:$frB))]>;
 995   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 996                         "fsqrt $frD, $frB", FPSqrt,
 997                         [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 998   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 999                         "fsqrts $frD, $frB", FPSqrt,
1000                         [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
1001   }
1002 }
1003
1004 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
1005 ///
1006 /// Note that these are defined as pseudo-ops on the PPC970 because they are
1007 /// often coalesced away and we don't want the dispatch group builder to think
1008 /// that they will fill slots (which could cause the load of a LSU reject to
1009 /// sneak into a d-group with a store).
1010 def FMRS   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1011                       "fmr $frD, $frB", FPGeneral,
1012                       []>,  // (set F4RC:$frD, F4RC:$frB)
1013                       PPC970_Unit_Pseudo;
1014 def FMRD   : XForm_26<63, 72, (outs F8RC:$frD), (ins F8RC:$frB),
1015                       "fmr $frD, $frB", FPGeneral,
1016                       []>,  // (set F8RC:$frD, F8RC:$frB)
1017                       PPC970_Unit_Pseudo;
1018 def FMRSD  : XForm_26<63, 72, (outs F8RC:$frD), (ins F4RC:$frB),
1019                       "fmr $frD, $frB", FPGeneral,
1020                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
1021                       PPC970_Unit_Pseudo;
1022
1023 let PPC970_Unit = 3 in {  // FPU Operations.
1024 // These are artificially split into two different forms, for 4/8 byte FP.
1025 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1026                       "fabs $frD, $frB", FPGeneral,
1027                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
1028 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1029                       "fabs $frD, $frB", FPGeneral,
1030                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
1031 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1032                       "fnabs $frD, $frB", FPGeneral,
1033                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
1034 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1035                       "fnabs $frD, $frB", FPGeneral,
1036                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
1037 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1038                       "fneg $frD, $frB", FPGeneral,
1039                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
1040 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1041                       "fneg $frD, $frB", FPGeneral,
1042                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
1043 }
1044
1045
1046 // XL-Form instructions.  condition register logical ops.
1047 //
1048 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1049                       "mcrf $BF, $BFA", BrMCR>,
1050              PPC970_DGroup_First, PPC970_Unit_CRU;
1051
1052 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1053                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1054                       "creqv $CRD, $CRA, $CRB", BrCR,
1055                       []>;
1056
1057 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1058                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1059                       "cror $CRD, $CRA, $CRB", BrCR,
1060                       []>;
1061
1062 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1063               "creqv $dst, $dst, $dst", BrCR,
1064               []>;
1065
1066 // XFX-Form instructions.  Instructions that deal with SPRs.
1067 //
1068 let Uses = [CTR] in {
1069 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1070                           "mfctr $rT", SprMFSPR>,
1071             PPC970_DGroup_First, PPC970_Unit_FXU;
1072 }
1073 let Defs = [CTR], Pattern = [(PPCmtctr GPRC:$rS)] in {
1074 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1075                           "mtctr $rS", SprMTSPR>,
1076             PPC970_DGroup_First, PPC970_Unit_FXU;
1077 }
1078
1079 let Defs = [LR] in {
1080 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1081                           "mtlr $rS", SprMTSPR>,
1082             PPC970_DGroup_First, PPC970_Unit_FXU;
1083 }
1084 let Uses = [LR] in {
1085 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1086                           "mflr $rT", SprMFSPR>,
1087             PPC970_DGroup_First, PPC970_Unit_FXU;
1088 }
1089
1090 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1091 // a GPR on the PPC970.  As such, copies in and out have the same performance
1092 // characteristics as an OR instruction.
1093 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1094                              "mtspr 256, $rS", IntGeneral>,
1095                PPC970_DGroup_Single, PPC970_Unit_FXU;
1096 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1097                              "mfspr $rT, 256", IntGeneral>,
1098                PPC970_DGroup_First, PPC970_Unit_FXU;
1099
1100 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
1101                       "mtcrf $FXM, $rS", BrMCRX>,
1102             PPC970_MicroCode, PPC970_Unit_CRU;
1103 // FIXME:  this Uses all the CR registers.  Marking it as such is
1104 // necessary for DeadMachineInstructionElim to do the right thing.
1105 // However, marking it also exposes PR 2964, and causes crashes in
1106 // the Local RA because it doesn't like this sequence:
1107 //  vreg = MCRF  CR0
1108 //  MFCR  <kill of whatever preg got assigned to vreg>
1109 // For now DeadMachineInstructionElim is turned off, so don't do the marking.
1110 def MFCR  : XFXForm_3<31, 19, (outs GPRC:$rT), (ins), "mfcr $rT", SprMFCR>,
1111             PPC970_MicroCode, PPC970_Unit_CRU;
1112 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1113                        "mfcr $rT, $FXM", SprMFCR>,
1114             PPC970_DGroup_First, PPC970_Unit_CRU;
1115
1116 // Instructions to manipulate FPSCR.  Only long double handling uses these.
1117 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
1118
1119 let Uses = [RM], Defs = [RM] in {
1120   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1121                          "mtfsb0 $FM", IntMTFSB0,
1122                         [(PPCmtfsb0 (i32 imm:$FM))]>,
1123                PPC970_DGroup_Single, PPC970_Unit_FPU;
1124   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1125                          "mtfsb1 $FM", IntMTFSB0,
1126                         [(PPCmtfsb1 (i32 imm:$FM))]>,
1127                PPC970_DGroup_Single, PPC970_Unit_FPU;
1128   // MTFSF does not actually produce an FP result.  We pretend it copies
1129   // input reg B to the output.  If we didn't do this it would look like the
1130   // instruction had no outputs (because we aren't modelling the FPSCR) and
1131   // it would be deleted.
1132   def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
1133                                 (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
1134                          "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
1135                          [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
1136                                                      F8RC:$rT, F8RC:$FRB))]>,
1137                PPC970_DGroup_Single, PPC970_Unit_FPU;
1138 }
1139 let Uses = [RM] in {
1140   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1141                          "mffs $rT", IntMFFS,
1142                          [(set F8RC:$rT, (PPCmffs))]>,
1143                PPC970_DGroup_Single, PPC970_Unit_FPU;
1144   def FADDrtz: AForm_2<63, 21,
1145                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1146                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1147                       [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
1148                PPC970_DGroup_Single, PPC970_Unit_FPU;
1149 }
1150
1151
1152 let PPC970_Unit = 1 in {  // FXU Operations.
1153
1154 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1155 //
1156 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1157                      "add $rT, $rA, $rB", IntGeneral,
1158                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
1159 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1160                      "addc $rT, $rA, $rB", IntGeneral,
1161                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
1162                      PPC970_DGroup_Cracked;
1163 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1164                      "adde $rT, $rA, $rB", IntGeneral,
1165                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
1166 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1167                      "divw $rT, $rA, $rB", IntDivW,
1168                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
1169                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1170 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1171                      "divwu $rT, $rA, $rB", IntDivW,
1172                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
1173                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1174 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1175                      "mulhw $rT, $rA, $rB", IntMulHW,
1176                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
1177 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1178                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1179                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
1180 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1181                      "mullw $rT, $rA, $rB", IntMulHW,
1182                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
1183 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1184                      "subf $rT, $rA, $rB", IntGeneral,
1185                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
1186 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1187                      "subfc $rT, $rA, $rB", IntGeneral,
1188                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
1189                      PPC970_DGroup_Cracked;
1190 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1191                      "subfe $rT, $rA, $rB", IntGeneral,
1192                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
1193 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1194                       "addme $rT, $rA", IntGeneral,
1195                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
1196 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1197                       "addze $rT, $rA", IntGeneral,
1198                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
1199 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1200                       "neg $rT, $rA", IntGeneral,
1201                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
1202 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1203                       "subfme $rT, $rA", IntGeneral,
1204                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
1205 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1206                       "subfze $rT, $rA", IntGeneral,
1207                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
1208 }
1209
1210 // A-Form instructions.  Most of the instructions executed in the FPU are of
1211 // this type.
1212 //
1213 let PPC970_Unit = 3 in {  // FPU Operations.
1214 let Uses = [RM] in {
1215   def FMADD : AForm_1<63, 29,
1216                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1217                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1218                       [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1219                                              F8RC:$FRB))]>,
1220                       Requires<[FPContractions]>;
1221   def FMADDS : AForm_1<59, 29,
1222                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1223                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1224                       [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1225                                              F4RC:$FRB))]>,
1226                       Requires<[FPContractions]>;
1227   def FMSUB : AForm_1<63, 28,
1228                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1229                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1230                       [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1231                                              F8RC:$FRB))]>,
1232                       Requires<[FPContractions]>;
1233   def FMSUBS : AForm_1<59, 28,
1234                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1235                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1236                       [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1237                                              F4RC:$FRB))]>,
1238                       Requires<[FPContractions]>;
1239   def FNMADD : AForm_1<63, 31,
1240                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1241                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1242                       [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1243                                                    F8RC:$FRB)))]>,
1244                       Requires<[FPContractions]>;
1245   def FNMADDS : AForm_1<59, 31,
1246                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1247                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1248                       [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1249                                                    F4RC:$FRB)))]>,
1250                       Requires<[FPContractions]>;
1251   def FNMSUB : AForm_1<63, 30,
1252                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1253                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1254                       [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1255                                                    F8RC:$FRB)))]>,
1256                       Requires<[FPContractions]>;
1257   def FNMSUBS : AForm_1<59, 30,
1258                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1259                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1260                       [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1261                                                    F4RC:$FRB)))]>,
1262                       Requires<[FPContractions]>;
1263 }
1264 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1265 // having 4 of these, force the comparison to always be an 8-byte double (code
1266 // should use an FMRSD if the input comparison value really wants to be a float)
1267 // and 4/8 byte forms for the result and operand type..
1268 def FSELD : AForm_1<63, 23,
1269                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1270                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1271                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1272 def FSELS : AForm_1<63, 23,
1273                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1274                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1275                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1276 let Uses = [RM] in {
1277   def FADD  : AForm_2<63, 21,
1278                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1279                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1280                       [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1281   def FADDS : AForm_2<59, 21,
1282                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1283                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1284                       [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1285   def FDIV  : AForm_2<63, 18,
1286                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1287                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1288                       [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1289   def FDIVS : AForm_2<59, 18,
1290                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1291                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1292                       [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1293   def FMUL  : AForm_3<63, 25,
1294                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1295                       "fmul $FRT, $FRA, $FRB", FPFused,
1296                       [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1297   def FMULS : AForm_3<59, 25,
1298                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1299                       "fmuls $FRT, $FRA, $FRB", FPGeneral,
1300                       [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1301   def FSUB  : AForm_2<63, 20,
1302                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1303                       "fsub $FRT, $FRA, $FRB", FPGeneral,
1304                       [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1305   def FSUBS : AForm_2<59, 20,
1306                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1307                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1308                       [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1309   }
1310 }
1311
1312 let PPC970_Unit = 1 in {  // FXU Operations.
1313 // M-Form instructions.  rotate and mask instructions.
1314 //
1315 let isCommutable = 1 in {
1316 // RLWIMI can be commuted if the rotate amount is zero.
1317 def RLWIMI : MForm_2<20,
1318                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1319                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1320                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1321                       NoEncode<"$rSi">;
1322 }
1323 def RLWINM : MForm_2<21,
1324                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1325                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1326                      []>;
1327 def RLWINMo : MForm_2<21,
1328                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1329                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1330                      []>, isDOT, PPC970_DGroup_Cracked;
1331 def RLWNM  : MForm_2<23,
1332                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1333                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1334                      []>;
1335 }
1336
1337
1338 //===----------------------------------------------------------------------===//
1339 // DWARF Pseudo Instructions
1340 //
1341
1342 def DWARF_LOC        : Pseudo<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
1343                               "${:comment} .loc $file, $line, $col",
1344                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1345                                   (i32 imm:$file))]>;
1346
1347 //===----------------------------------------------------------------------===//
1348 // PowerPC Instruction Patterns
1349 //
1350
1351 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1352 def : Pat<(i32 imm:$imm),
1353           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1354
1355 // Implement the 'not' operation with the NOR instruction.
1356 def NOT : Pat<(not GPRC:$in),
1357               (NOR GPRC:$in, GPRC:$in)>;
1358
1359 // ADD an arbitrary immediate.
1360 def : Pat<(add GPRC:$in, imm:$imm),
1361           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1362 // OR an arbitrary immediate.
1363 def : Pat<(or GPRC:$in, imm:$imm),
1364           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1365 // XOR an arbitrary immediate.
1366 def : Pat<(xor GPRC:$in, imm:$imm),
1367           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1368 // SUBFIC
1369 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1370           (SUBFIC GPRC:$in, imm:$imm)>;
1371
1372 // SHL/SRL
1373 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1374           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1375 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1376           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1377
1378 // ROTL
1379 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1380           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1381 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1382           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1383
1384 // RLWNM
1385 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1386           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1387
1388 // Calls
1389 def : Pat<(PPCcall_Darwin (i32 tglobaladdr:$dst)),
1390           (BL_Darwin tglobaladdr:$dst)>;
1391 def : Pat<(PPCcall_Darwin (i32 texternalsym:$dst)),
1392           (BL_Darwin texternalsym:$dst)>;
1393 def : Pat<(PPCcall_SVR4 (i32 tglobaladdr:$dst)),
1394           (BL_SVR4 tglobaladdr:$dst)>;
1395 def : Pat<(PPCcall_SVR4 (i32 texternalsym:$dst)),
1396           (BL_SVR4 texternalsym:$dst)>;
1397
1398
1399 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1400           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1401
1402 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1403           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1404
1405 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1406           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1407
1408
1409
1410 // Hi and Lo for Darwin Global Addresses.
1411 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1412 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1413 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1414 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1415 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1416 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1417 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1418           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1419 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1420           (ADDIS GPRC:$in, tconstpool:$g)>;
1421 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1422           (ADDIS GPRC:$in, tjumptable:$g)>;
1423
1424 // Fused negative multiply subtract, alternate pattern
1425 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1426           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1427           Requires<[FPContractions]>;
1428 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1429           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1430           Requires<[FPContractions]>;
1431
1432 // Standard shifts.  These are represented separately from the real shifts above
1433 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1434 // amounts.
1435 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1436           (SRAW GPRC:$rS, GPRC:$rB)>;
1437 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1438           (SRW GPRC:$rS, GPRC:$rB)>;
1439 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1440           (SLW GPRC:$rS, GPRC:$rB)>;
1441
1442 def : Pat<(zextloadi1 iaddr:$src),
1443           (LBZ iaddr:$src)>;
1444 def : Pat<(zextloadi1 xaddr:$src),
1445           (LBZX xaddr:$src)>;
1446 def : Pat<(extloadi1 iaddr:$src),
1447           (LBZ iaddr:$src)>;
1448 def : Pat<(extloadi1 xaddr:$src),
1449           (LBZX xaddr:$src)>;
1450 def : Pat<(extloadi8 iaddr:$src),
1451           (LBZ iaddr:$src)>;
1452 def : Pat<(extloadi8 xaddr:$src),
1453           (LBZX xaddr:$src)>;
1454 def : Pat<(extloadi16 iaddr:$src),
1455           (LHZ iaddr:$src)>;
1456 def : Pat<(extloadi16 xaddr:$src),
1457           (LHZX xaddr:$src)>;
1458 def : Pat<(extloadf32 iaddr:$src),
1459           (FMRSD (LFS iaddr:$src))>;
1460 def : Pat<(extloadf32 xaddr:$src),
1461           (FMRSD (LFSX xaddr:$src))>;
1462
1463 // Memory barriers
1464 def : Pat<(membarrier (i32 imm:$ll),
1465                       (i32 imm:$ls),
1466                       (i32 imm:$sl),
1467                       (i32 imm:$ss),
1468                       (i32 imm:$device)),
1469            (SYNC)>;
1470
1471 include "PPCInstrAltivec.td"
1472 include "PPCInstr64Bit.td"