lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCShiftOp : SDTypeProfile<1, 2, [   // PPCshl, PPCsra, PPCsrl
  24   SDTCisVT<0, i32>, SDTCisVT<1, i32>, SDTCisVT<2, i32>
  25 ]>;
  26 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  27 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  28                                          SDTCisVT<1, i32> ]>;
  29 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  30   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  31 ]>;
  32
  33 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  34   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  35 ]>;
  36
  37 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  38   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  39 ]>;
  40
  41 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  43 ]>;
  44 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  45   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  46 ]>;
  47
  48 //===----------------------------------------------------------------------===//
  49 // PowerPC specific DAG Nodes.
  50 //
  51
  52 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  53 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  54 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  55 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  56                        [SDNPHasChain, SDNPMayStore]>;
  57
  58 // This sequence is used for long double->int conversions.  It changes the
  59 // bits in the FPSCR which is not modelled.
  60 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  61                         [SDNPOutFlag]>;
  62 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  63                        [SDNPInFlag, SDNPOutFlag]>;
  64 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  65                        [SDNPInFlag, SDNPOutFlag]>;
  66 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  67                        [SDNPInFlag, SDNPOutFlag]>;
  68 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  69                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  70                         SDTCisVT<3, f64>]>,
  71                        [SDNPInFlag]>;
  72
  73 def PPCfsel   : SDNode<"PPCISD::FSEL",
  74    // Type constraint for fsel.
  75    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  76                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  77
  78 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  79 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  80 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  81 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  82
  83 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  84
  85 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  86 // amounts.  These nodes are generated by the multi-precision shift code.
  87 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDT_PPCShiftOp>;
  88 def PPCsra        : SDNode<"PPCISD::SRA"       , SDT_PPCShiftOp>;
  89 def PPCshl        : SDNode<"PPCISD::SHL"       , SDT_PPCShiftOp>;
  90
  91 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  92 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
  93                            [SDNPHasChain, SDNPMayStore]>;
  94
  95 // These are target-independent nodes, but have target-specific formats.
  96 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
  97                            [SDNPHasChain, SDNPOutFlag]>;
  98 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
  99                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 100
 101 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 102 def PPCcall_Macho : SDNode<"PPCISD::CALL_Macho", SDT_PPCCall,
 103                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 104 def PPCcall_ELF   : SDNode<"PPCISD::CALL_ELF", SDT_PPCCall,
 105                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 106 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 107                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 108 def PPCbctrl_Macho  : SDNode<"PPCISD::BCTRL_Macho", SDTNone,
 109                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 110
 111 def PPCbctrl_ELF  : SDNode<"PPCISD::BCTRL_ELF", SDTNone,
 112                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 113
 114 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 115                            [SDNPHasChain, SDNPOptInFlag]>;
 116
 117 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 118 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 119
 120 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 121                            [SDNPHasChain, SDNPOptInFlag]>;
 122
 123 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 124                            [SDNPHasChain, SDNPMayLoad]>;
 125 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 126                            [SDNPHasChain, SDNPMayStore]>;
 127
 128 // Instructions to support dynamic alloca.
 129 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 130 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 131
 132 //===----------------------------------------------------------------------===//
 133 // PowerPC specific transformation functions and pattern fragments.
 134 //
 135
 136 def SHL32 : SDNodeXForm<imm, [{
 137   // Transformation function: 31 - imm
 138   return getI32Imm(31 - N->getValue());
 139 }]>;
 140
 141 def SRL32 : SDNodeXForm<imm, [{
 142   // Transformation function: 32 - imm
 143   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 144 }]>;
 145
 146 def LO16 : SDNodeXForm<imm, [{
 147   // Transformation function: get the low 16 bits.
 148   return getI32Imm((unsigned short)N->getValue());
 149 }]>;
 150
 151 def HI16 : SDNodeXForm<imm, [{
 152   // Transformation function: shift the immediate value down into the low bits.
 153   return getI32Imm((unsigned)N->getValue() >> 16);
 154 }]>;
 155
 156 def HA16 : SDNodeXForm<imm, [{
 157   // Transformation function: shift the immediate value down into the low bits.
 158   signed int Val = N->getValue();
 159   return getI32Imm((Val - (signed short)Val) >> 16);
 160 }]>;
 161 def MB : SDNodeXForm<imm, [{
 162   // Transformation function: get the start bit of a mask
 163   unsigned mb, me;
 164   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 165   return getI32Imm(mb);
 166 }]>;
 167
 168 def ME : SDNodeXForm<imm, [{
 169   // Transformation function: get the end bit of a mask
 170   unsigned mb, me;
 171   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 172   return getI32Imm(me);
 173 }]>;
 174 def maskimm32 : PatLeaf<(imm), [{
 175   // maskImm predicate - True if immediate is a run of ones.
 176   unsigned mb, me;
 177   if (N->getValueType(0) == MVT::i32)
 178     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 179   else
 180     return false;
 181 }]>;
 182
 183 def immSExt16  : PatLeaf<(imm), [{
 184   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 185   // field.  Used by instructions like 'addi'.
 186   if (N->getValueType(0) == MVT::i32)
 187     return (int32_t)N->getValue() == (short)N->getValue();
 188   else
 189     return (int64_t)N->getValue() == (short)N->getValue();
 190 }]>;
 191 def immZExt16  : PatLeaf<(imm), [{
 192   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 193   // field.  Used by instructions like 'ori'.
 194   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 195 }], LO16>;
 196
 197 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 198 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 199 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 200 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 201 // clear).
 202 def imm16ShiftedZExt : PatLeaf<(imm), [{
 203   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 204   // immediate are set.  Used by instructions like 'xoris'.
 205   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 206 }], HI16>;
 207
 208 def imm16ShiftedSExt : PatLeaf<(imm), [{
 209   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 210   // immediate are set.  Used by instructions like 'addis'.  Identical to
 211   // imm16ShiftedZExt in 32-bit mode.
 212   if (N->getValue() & 0xFFFF) return false;
 213   if (N->getValueType(0) == MVT::i32)
 214     return true;
 215   // For 64-bit, make sure it is sext right.
 216   return N->getValue() == (uint64_t)(int)N->getValue();
 217 }], HI16>;
 218
 219
 220 //===----------------------------------------------------------------------===//
 221 // PowerPC Flag Definitions.
 222
 223 class isPPC64 { bit PPC64 = 1; }
 224 class isDOT   {
 225   list<Register> Defs = [CR0];
 226   bit RC  = 1;
 227 }
 228
 229 class RegConstraint<string C> {
 230   string Constraints = C;
 231 }
 232 class NoEncode<string E> {
 233   string DisableEncoding = E;
 234 }
 235
 236
 237 //===----------------------------------------------------------------------===//
 238 // PowerPC Operand Definitions.
 239
 240 def s5imm   : Operand<i32> {
 241   let PrintMethod = "printS5ImmOperand";
 242 }
 243 def u5imm   : Operand<i32> {
 244   let PrintMethod = "printU5ImmOperand";
 245 }
 246 def u6imm   : Operand<i32> {
 247   let PrintMethod = "printU6ImmOperand";
 248 }
 249 def s16imm  : Operand<i32> {
 250   let PrintMethod = "printS16ImmOperand";
 251 }
 252 def u16imm  : Operand<i32> {
 253   let PrintMethod = "printU16ImmOperand";
 254 }
 255 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 256   let PrintMethod = "printS16X4ImmOperand";
 257 }
 258 def target : Operand<OtherVT> {
 259   let PrintMethod = "printBranchOperand";
 260 }
 261 def calltarget : Operand<iPTR> {
 262   let PrintMethod = "printCallOperand";
 263 }
 264 def aaddr : Operand<iPTR> {
 265   let PrintMethod = "printAbsAddrOperand";
 266 }
 267 def piclabel: Operand<iPTR> {
 268   let PrintMethod = "printPICLabel";
 269 }
 270 def symbolHi: Operand<i32> {
 271   let PrintMethod = "printSymbolHi";
 272 }
 273 def symbolLo: Operand<i32> {
 274   let PrintMethod = "printSymbolLo";
 275 }
 276 def crbitm: Operand<i8> {
 277   let PrintMethod = "printcrbitm";
 278 }
 279 // Address operands
 280 def memri : Operand<iPTR> {
 281   let PrintMethod = "printMemRegImm";
 282   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 283 }
 284 def memrr : Operand<iPTR> {
 285   let PrintMethod = "printMemRegReg";
 286   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 287 }
 288 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 289   let PrintMethod = "printMemRegImmShifted";
 290   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 291 }
 292
 293 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 294 // that doesn't matter.
 295 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 296                                      (ops (i32 20), (i32 zero_reg))> {
 297   let PrintMethod = "printPredicateOperand";
 298 }
 299
 300 // Define PowerPC specific addressing mode.
 301 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 302 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 303 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 304 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 305
 306 /// This is just the offset part of iaddr, used for preinc.
 307 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 308
 309 //===----------------------------------------------------------------------===//
 310 // PowerPC Instruction Predicate Definitions.
 311 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 312 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 313 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 314
 315
 316 //===----------------------------------------------------------------------===//
 317 // PowerPC Instruction Definitions.
 318
 319 // Pseudo-instructions:
 320
 321 let hasCtrlDep = 1 in {
 322 let Defs = [R1], Uses = [R1] in {
 323 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt),
 324                               "${:comment} ADJCALLSTACKDOWN",
 325                               [(callseq_start imm:$amt)]>;
 326 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2),
 327                               "${:comment} ADJCALLSTACKUP",
 328                               [(callseq_end imm:$amt1, imm:$amt2)]>;
 329 }
 330
 331 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 332                               "UPDATE_VRSAVE $rD, $rS", []>;
 333 }
 334
 335 let Defs = [R1], Uses = [R1] in
 336 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi),
 337                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 338                        [(set GPRC:$result,
 339                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 340
 341 let isImplicitDef = 1 in {
 342 def IMPLICIT_DEF_GPRC: Pseudo<(outs GPRC:$rD), (ins),
 343                               "${:comment}IMPLICIT_DEF_GPRC $rD",
 344                               [(set GPRC:$rD, (undef))]>;
 345 def IMPLICIT_DEF_F8  : Pseudo<(outs F8RC:$rD), (ins),
 346                               "${:comment} IMPLICIT_DEF_F8 $rD",
 347                               [(set F8RC:$rD, (undef))]>;
 348 def IMPLICIT_DEF_F4  : Pseudo<(outs F4RC:$rD), (ins),
 349                               "${:comment} IMPLICIT_DEF_F4 $rD",
 350                               [(set F4RC:$rD, (undef))]>;
 351 }
 352
 353 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 354 // scheduler into a branch sequence.
 355 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 356     PPC970_Single = 1 in {
 357   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 358                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 359                               []>;
 360   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 361                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 362                               []>;
 363   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 364                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 365                               []>;
 366   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 367                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 368                               []>;
 369   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 370                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 371                               []>;
 372 }
 373
 374 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 375 // scavenge a register for it.
 376 def SPILL_CR : Pseudo<(outs), (ins GPRC:$cond, memri:$F),
 377                      "${:comment} SPILL_CR $cond $F", []>;
 378
 379 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 380   let isReturn = 1 in
 381     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 382                           "b${p:cc}lr ${p:reg}", BrB,
 383                           [(retflag)]>;
 384   let isBranch = 1, isIndirectBranch = 1 in
 385     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 386 }
 387
 388 let Defs = [LR] in
 389   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "bl $label", []>,
 390                    PPC970_Unit_BRU;
 391
 392 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 393   let isBarrier = 1 in {
 394   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 395                   "b $dst", BrB,
 396                   [(br bb:$dst)]>;
 397   }
 398
 399   // BCC represents an arbitrary conditional branch on a predicate.
 400   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 401   // a two-value operand where a dag node expects two operands. :(
 402   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 403                   "b${cond:cc} ${cond:reg}, $dst"
 404                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 405 }
 406
 407 // Macho ABI Calls.
 408 let isCall = 1, PPC970_Unit = 7,
 409   // All calls clobber the non-callee saved registers...
 410   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 411           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 412           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 413           LR,CTR,
 414           CR0,CR1,CR5,CR6,CR7] in {
 415   // Convenient aliases for call instructions
 416   def BL_Macho  : IForm<18, 0, 1,
 417                         (outs), (ins calltarget:$func, variable_ops),
 418                         "bl $func", BrB, []>;  // See Pat patterns below.
 419   def BLA_Macho : IForm<18, 1, 1,
 420                         (outs), (ins aaddr:$func, variable_ops),
 421                         "bla $func", BrB, [(PPCcall_Macho (i32 imm:$func))]>;
 422   def BCTRL_Macho : XLForm_2_ext<19, 528, 20, 0, 1,
 423                                  (outs), (ins variable_ops),
 424                                  "bctrl", BrB,
 425                                  [(PPCbctrl_Macho)]>, Requires<[In32BitMode]>;
 426 }
 427
 428 // ELF ABI Calls.
 429 let isCall = 1, PPC970_Unit = 7,
 430   // All calls clobber the non-callee saved registers...
 431   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 432           F0,F1,F2,F3,F4,F5,F6,F7,F8,
 433           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 434           LR,CTR,
 435           CR0,CR1,CR5,CR6,CR7] in {
 436   // Convenient aliases for call instructions
 437   def BL_ELF  : IForm<18, 0, 1,
 438                       (outs), (ins calltarget:$func, variable_ops),
 439                       "bl $func", BrB, []>;  // See Pat patterns below.
 440   def BLA_ELF : IForm<18, 1, 1,
 441                       (outs), (ins aaddr:$func, variable_ops),
 442                       "bla $func", BrB,
 443                       [(PPCcall_ELF (i32 imm:$func))]>;
 444   def BCTRL_ELF : XLForm_2_ext<19, 528, 20, 0, 1,
 445                                (outs), (ins variable_ops),
 446                                "bctrl", BrB,
 447                                [(PPCbctrl_ELF)]>, Requires<[In32BitMode]>;
 448 }
 449
 450 // DCB* instructions.
 451 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 452                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 453                       PPC970_DGroup_Single;
 454 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 455                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 456                       PPC970_DGroup_Single;
 457 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 458                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 459                       PPC970_DGroup_Single;
 460 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 461                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 462                       PPC970_DGroup_Single;
 463 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 464                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 465                       PPC970_DGroup_Single;
 466 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 467                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 468                       PPC970_DGroup_Single;
 469 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 470                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 471                       PPC970_DGroup_Single;
 472 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 473                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 474                       PPC970_DGroup_Single;
 475
 476 //===----------------------------------------------------------------------===//
 477 // PPC32 Load Instructions.
 478 //
 479
 480 // Unindexed (r+i) Loads.
 481 let isSimpleLoad = 1, PPC970_Unit = 2 in {
 482 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 483                   "lbz $rD, $src", LdStGeneral,
 484                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 485 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 486                   "lha $rD, $src", LdStLHA,
 487                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 488                   PPC970_DGroup_Cracked;
 489 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 490                   "lhz $rD, $src", LdStGeneral,
 491                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 492 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 493                   "lwz $rD, $src", LdStGeneral,
 494                   [(set GPRC:$rD, (load iaddr:$src))]>;
 495
 496 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 497                   "lfs $rD, $src", LdStLFDU,
 498                   [(set F4RC:$rD, (load iaddr:$src))]>;
 499 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 500                   "lfd $rD, $src", LdStLFD,
 501                   [(set F8RC:$rD, (load iaddr:$src))]>;
 502
 503
 504 // Unindexed (r+i) Loads with Update (preinc).
 505 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 506                    "lbzu $rD, $addr", LdStGeneral,
 507                    []>, RegConstraint<"$addr.reg = $ea_result">,
 508                    NoEncode<"$ea_result">;
 509
 510 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 511                    "lhau $rD, $addr", LdStGeneral,
 512                    []>, RegConstraint<"$addr.reg = $ea_result">,
 513                    NoEncode<"$ea_result">;
 514
 515 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 516                    "lhzu $rD, $addr", LdStGeneral,
 517                    []>, RegConstraint<"$addr.reg = $ea_result">,
 518                    NoEncode<"$ea_result">;
 519
 520 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 521                    "lwzu $rD, $addr", LdStGeneral,
 522                    []>, RegConstraint<"$addr.reg = $ea_result">,
 523                    NoEncode<"$ea_result">;
 524
 525 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 526                   "lfs $rD, $addr", LdStLFDU,
 527                   []>, RegConstraint<"$addr.reg = $ea_result">,
 528                    NoEncode<"$ea_result">;
 529
 530 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 531                   "lfd $rD, $addr", LdStLFD,
 532                   []>, RegConstraint<"$addr.reg = $ea_result">,
 533                    NoEncode<"$ea_result">;
 534 }
 535
 536 // Indexed (r+r) Loads.
 537 //
 538 let isSimpleLoad = 1, PPC970_Unit = 2 in {
 539 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 540                    "lbzx $rD, $src", LdStGeneral,
 541                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 542 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 543                    "lhax $rD, $src", LdStLHA,
 544                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 545                    PPC970_DGroup_Cracked;
 546 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 547                    "lhzx $rD, $src", LdStGeneral,
 548                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 549 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 550                    "lwzx $rD, $src", LdStGeneral,
 551                    [(set GPRC:$rD, (load xaddr:$src))]>;
 552
 553
 554 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 555                    "lhbrx $rD, $src", LdStGeneral,
 556                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 557 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 558                    "lwbrx $rD, $src", LdStGeneral,
 559                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 560
 561 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 562                       "lfsx $frD, $src", LdStLFDU,
 563                       [(set F4RC:$frD, (load xaddr:$src))]>;
 564 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 565                       "lfdx $frD, $src", LdStLFDU,
 566                       [(set F8RC:$frD, (load xaddr:$src))]>;
 567 }
 568
 569 //===----------------------------------------------------------------------===//
 570 // PPC32 Store Instructions.
 571 //
 572
 573 // Unindexed (r+i) Stores.
 574 let PPC970_Unit = 2 in {
 575 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 576                    "stb $rS, $src", LdStGeneral,
 577                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 578 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 579                    "sth $rS, $src", LdStGeneral,
 580                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 581 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 582                    "stw $rS, $src", LdStGeneral,
 583                    [(store GPRC:$rS, iaddr:$src)]>;
 584 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 585                    "stfs $rS, $dst", LdStUX,
 586                    [(store F4RC:$rS, iaddr:$dst)]>;
 587 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 588                    "stfd $rS, $dst", LdStUX,
 589                    [(store F8RC:$rS, iaddr:$dst)]>;
 590 }
 591
 592 // Unindexed (r+i) Stores with Update (preinc).
 593 let PPC970_Unit = 2 in {
 594 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 595                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 596                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 597                     [(set ptr_rc:$ea_res,
 598                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 599                                          iaddroff:$ptroff))]>,
 600                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 601 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 602                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 603                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 604                     [(set ptr_rc:$ea_res,
 605                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 606                                         iaddroff:$ptroff))]>,
 607                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 608 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 609                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 610                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 611                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 612                                                      iaddroff:$ptroff))]>,
 613                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 614 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 615                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 616                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 617                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 618                                           iaddroff:$ptroff))]>,
 619                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 620 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 621                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 622                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 623                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 624                                           iaddroff:$ptroff))]>,
 625                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 626 }
 627
 628
 629 // Indexed (r+r) Stores.
 630 //
 631 let PPC970_Unit = 2 in {
 632 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 633                    "stbx $rS, $dst", LdStGeneral,
 634                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 635                    PPC970_DGroup_Cracked;
 636 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 637                    "sthx $rS, $dst", LdStGeneral,
 638                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 639                    PPC970_DGroup_Cracked;
 640 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 641                    "stwx $rS, $dst", LdStGeneral,
 642                    [(store GPRC:$rS, xaddr:$dst)]>,
 643                    PPC970_DGroup_Cracked;
 644
 645 let mayStore = 1 in {
 646 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 647                    "stwux $rS, $rA, $rB", LdStGeneral,
 648                    []>;
 649 }
 650 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 651                    "sthbrx $rS, $dst", LdStGeneral,
 652                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 653                    PPC970_DGroup_Cracked;
 654 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 655                    "stwbrx $rS, $dst", LdStGeneral,
 656                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 657                    PPC970_DGroup_Cracked;
 658
 659 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 660                      "stfiwx $frS, $dst", LdStUX,
 661                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 662
 663 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 664                      "stfsx $frS, $dst", LdStUX,
 665                      [(store F4RC:$frS, xaddr:$dst)]>;
 666 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 667                      "stfdx $frS, $dst", LdStUX,
 668                      [(store F8RC:$frS, xaddr:$dst)]>;
 669 }
 670
 671
 672 //===----------------------------------------------------------------------===//
 673 // PPC32 Arithmetic Instructions.
 674 //
 675
 676 let PPC970_Unit = 1 in {  // FXU Operations.
 677 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 678                      "addi $rD, $rA, $imm", IntGeneral,
 679                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 680 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 681                      "addic $rD, $rA, $imm", IntGeneral,
 682                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 683                      PPC970_DGroup_Cracked;
 684 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 685                      "addic. $rD, $rA, $imm", IntGeneral,
 686                      []>;
 687 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 688                      "addis $rD, $rA, $imm", IntGeneral,
 689                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 690 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 691                      "la $rD, $sym($rA)", IntGeneral,
 692                      [(set GPRC:$rD, (add GPRC:$rA,
 693                                           (PPClo tglobaladdr:$sym, 0)))]>;
 694 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 695                      "mulli $rD, $rA, $imm", IntMulLI,
 696                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 697 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 698                      "subfic $rD, $rA, $imm", IntGeneral,
 699                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 700
 701 let isReMaterializable = 1 in {
 702   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 703                        "li $rD, $imm", IntGeneral,
 704                        [(set GPRC:$rD, immSExt16:$imm)]>;
 705   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 706                        "lis $rD, $imm", IntGeneral,
 707                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 708 }
 709 }
 710
 711 let PPC970_Unit = 1 in {  // FXU Operations.
 712 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 713                     "andi. $dst, $src1, $src2", IntGeneral,
 714                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 715                     isDOT;
 716 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 717                     "andis. $dst, $src1, $src2", IntGeneral,
 718                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 719                     isDOT;
 720 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 721                     "ori $dst, $src1, $src2", IntGeneral,
 722                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 723 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 724                     "oris $dst, $src1, $src2", IntGeneral,
 725                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 726 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 727                     "xori $dst, $src1, $src2", IntGeneral,
 728                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 729 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 730                     "xoris $dst, $src1, $src2", IntGeneral,
 731                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 732 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 733                          []>;
 734 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 735                         "cmpwi $crD, $rA, $imm", IntCompare>;
 736 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 737                          "cmplwi $dst, $src1, $src2", IntCompare>;
 738 }
 739
 740
 741 let PPC970_Unit = 1 in {  // FXU Operations.
 742 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 743                    "nand $rA, $rS, $rB", IntGeneral,
 744                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 745 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 746                    "and $rA, $rS, $rB", IntGeneral,
 747                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 748 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 749                    "andc $rA, $rS, $rB", IntGeneral,
 750                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 751 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 752                    "or $rA, $rS, $rB", IntGeneral,
 753                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 754 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 755                    "nor $rA, $rS, $rB", IntGeneral,
 756                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 757 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 758                    "orc $rA, $rS, $rB", IntGeneral,
 759                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 760 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 761                    "eqv $rA, $rS, $rB", IntGeneral,
 762                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 763 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 764                    "xor $rA, $rS, $rB", IntGeneral,
 765                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 766 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 767                    "slw $rA, $rS, $rB", IntGeneral,
 768                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 769 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 770                    "srw $rA, $rS, $rB", IntGeneral,
 771                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 772 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 773                    "sraw $rA, $rS, $rB", IntShift,
 774                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 775 }
 776
 777 let PPC970_Unit = 1 in {  // FXU Operations.
 778 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 779                      "srawi $rA, $rS, $SH", IntShift,
 780                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 781 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 782                       "cntlzw $rA, $rS", IntGeneral,
 783                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 784 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 785                       "extsb $rA, $rS", IntGeneral,
 786                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 787 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 788                       "extsh $rA, $rS", IntGeneral,
 789                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 790
 791 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 792                           "cmpw $crD, $rA, $rB", IntCompare>;
 793 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 794                           "cmplw $crD, $rA, $rB", IntCompare>;
 795 }
 796 let PPC970_Unit = 3 in {  // FPU Operations.
 797 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 798 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 799 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 800                       "fcmpu $crD, $fA, $fB", FPCompare>;
 801 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 802                       "fcmpu $crD, $fA, $fB", FPCompare>;
 803
 804 def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 805                       "fctiwz $frD, $frB", FPGeneral,
 806                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 807 def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 808                       "frsp $frD, $frB", FPGeneral,
 809                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 810 def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 811                       "fsqrt $frD, $frB", FPSqrt,
 812                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 813 def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 814                       "fsqrts $frD, $frB", FPSqrt,
 815                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 816 }
 817
 818 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 819 ///
 820 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 821 /// often coalesced away and we don't want the dispatch group builder to think
 822 /// that they will fill slots (which could cause the load of a LSU reject to
 823 /// sneak into a d-group with a store).
 824 def FMRS   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
 825                       "fmr $frD, $frB", FPGeneral,
 826                       []>,  // (set F4RC:$frD, F4RC:$frB)
 827                       PPC970_Unit_Pseudo;
 828 def FMRD   : XForm_26<63, 72, (outs F8RC:$frD), (ins F8RC:$frB),
 829                       "fmr $frD, $frB", FPGeneral,
 830                       []>,  // (set F8RC:$frD, F8RC:$frB)
 831                       PPC970_Unit_Pseudo;
 832 def FMRSD  : XForm_26<63, 72, (outs F8RC:$frD), (ins F4RC:$frB),
 833                       "fmr $frD, $frB", FPGeneral,
 834                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 835                       PPC970_Unit_Pseudo;
 836
 837 let PPC970_Unit = 3 in {  // FPU Operations.
 838 // These are artificially split into two different forms, for 4/8 byte FP.
 839 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
 840                       "fabs $frD, $frB", FPGeneral,
 841                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 842 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
 843                       "fabs $frD, $frB", FPGeneral,
 844                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 845 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
 846                       "fnabs $frD, $frB", FPGeneral,
 847                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 848 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
 849                       "fnabs $frD, $frB", FPGeneral,
 850                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 851 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
 852                       "fneg $frD, $frB", FPGeneral,
 853                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 854 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
 855                       "fneg $frD, $frB", FPGeneral,
 856                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 857 }
 858
 859
 860 // XL-Form instructions.  condition register logical ops.
 861 //
 862 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
 863                       "mcrf $BF, $BFA", BrMCR>,
 864              PPC970_DGroup_First, PPC970_Unit_CRU;
 865
 866 def CREQV  : XLForm_1<19, 289, (outs CRRC:$CRD), (ins CRRC:$CRA, CRRC:$CRB),
 867                       "creqv $CRD, $CRA, $CRB", BrCR,
 868                       []>;
 869
 870 def SETCR  : XLForm_1_ext<19, 289, (outs CRRC:$dst), (ins),
 871               "creqv $dst, $dst, $dst", BrCR,
 872               []>;
 873
 874 // XFX-Form instructions.  Instructions that deal with SPRs.
 875 //
 876 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
 877                           "mfctr $rT", SprMFSPR>,
 878             PPC970_DGroup_First, PPC970_Unit_FXU;
 879 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 880 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
 881                           "mtctr $rS", SprMTSPR>,
 882             PPC970_DGroup_First, PPC970_Unit_FXU;
 883 }
 884
 885 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
 886                           "mtlr $rS", SprMTSPR>,
 887             PPC970_DGroup_First, PPC970_Unit_FXU;
 888 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
 889                           "mflr $rT", SprMFSPR>,
 890             PPC970_DGroup_First, PPC970_Unit_FXU;
 891
 892 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 893 // a GPR on the PPC970.  As such, copies in and out have the same performance
 894 // characteristics as an OR instruction.
 895 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
 896                              "mtspr 256, $rS", IntGeneral>,
 897                PPC970_DGroup_Single, PPC970_Unit_FXU;
 898 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
 899                              "mfspr $rT, 256", IntGeneral>,
 900                PPC970_DGroup_First, PPC970_Unit_FXU;
 901
 902 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
 903                       "mtcrf $FXM, $rS", BrMCRX>,
 904             PPC970_MicroCode, PPC970_Unit_CRU;
 905 def MFCR  : XFXForm_3<31, 19, (outs GPRC:$rT), (ins), "mfcr $rT", SprMFCR>,
 906             PPC970_MicroCode, PPC970_Unit_CRU;
 907 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
 908                        "mfcr $rT, $FXM", SprMFCR>,
 909             PPC970_DGroup_First, PPC970_Unit_CRU;
 910
 911 // Instructions to manipulate FPSCR.  Only long double handling uses these.
 912 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
 913
 914 def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
 915                        "mffs $rT", IntMFFS,
 916                        [(set F8RC:$rT, (PPCmffs))]>,
 917              PPC970_DGroup_Single, PPC970_Unit_FPU;
 918 def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
 919                        "mtfsb0 $FM", IntMTFSB0,
 920                       [(PPCmtfsb0 (i32 imm:$FM))]>,
 921              PPC970_DGroup_Single, PPC970_Unit_FPU;
 922 def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
 923                        "mtfsb1 $FM", IntMTFSB0,
 924                       [(PPCmtfsb1 (i32 imm:$FM))]>,
 925              PPC970_DGroup_Single, PPC970_Unit_FPU;
 926 def FADDrtz: AForm_2<63, 21,
 927                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
 928                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 929                     [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
 930              PPC970_DGroup_Single, PPC970_Unit_FPU;
 931 // MTFSF does not actually produce an FP result.  We pretend it copies
 932 // input reg B to the output.  If we didn't do this it would look like the
 933 // instruction had no outputs (because we aren't modelling the FPSCR) and
 934 // it would be deleted.
 935 def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
 936                               (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
 937                        "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
 938                        [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
 939                                                    F8RC:$rT, F8RC:$FRB))]>,
 940              PPC970_DGroup_Single, PPC970_Unit_FPU;
 941
 942 let PPC970_Unit = 1 in {  // FXU Operations.
 943
 944 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 945 //
 946 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 947                      "add $rT, $rA, $rB", IntGeneral,
 948                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 949 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 950                      "addc $rT, $rA, $rB", IntGeneral,
 951                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 952                      PPC970_DGroup_Cracked;
 953 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 954                      "adde $rT, $rA, $rB", IntGeneral,
 955                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 956 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 957                      "divw $rT, $rA, $rB", IntDivW,
 958                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 959                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 960 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 961                      "divwu $rT, $rA, $rB", IntDivW,
 962                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 963                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 964 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 965                      "mulhw $rT, $rA, $rB", IntMulHW,
 966                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 967 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 968                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 969                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
 970 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 971                      "mullw $rT, $rA, $rB", IntMulHW,
 972                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
 973 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 974                      "subf $rT, $rA, $rB", IntGeneral,
 975                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
 976 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 977                      "subfc $rT, $rA, $rB", IntGeneral,
 978                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
 979                      PPC970_DGroup_Cracked;
 980 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 981                      "subfe $rT, $rA, $rB", IntGeneral,
 982                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
 983 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 984                       "addme $rT, $rA", IntGeneral,
 985                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
 986 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 987                       "addze $rT, $rA", IntGeneral,
 988                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
 989 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 990                       "neg $rT, $rA", IntGeneral,
 991                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
 992 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 993                       "subfme $rT, $rA", IntGeneral,
 994                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
 995 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
 996                       "subfze $rT, $rA", IntGeneral,
 997                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
 998 }
 999
1000 // A-Form instructions.  Most of the instructions executed in the FPU are of
1001 // this type.
1002 //
1003 let PPC970_Unit = 3 in {  // FPU Operations.
1004 def FMADD : AForm_1<63, 29,
1005                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1006                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1007                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1008                                            F8RC:$FRB))]>,
1009                     Requires<[FPContractions]>;
1010 def FMADDS : AForm_1<59, 29,
1011                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1012                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1013                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1014                                            F4RC:$FRB))]>,
1015                     Requires<[FPContractions]>;
1016 def FMSUB : AForm_1<63, 28,
1017                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1018                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1019                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1020                                            F8RC:$FRB))]>,
1021                     Requires<[FPContractions]>;
1022 def FMSUBS : AForm_1<59, 28,
1023                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1024                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1025                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1026                                            F4RC:$FRB))]>,
1027                     Requires<[FPContractions]>;
1028 def FNMADD : AForm_1<63, 31,
1029                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1030                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1031                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1032                                                  F8RC:$FRB)))]>,
1033                     Requires<[FPContractions]>;
1034 def FNMADDS : AForm_1<59, 31,
1035                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1036                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1037                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1038                                                  F4RC:$FRB)))]>,
1039                     Requires<[FPContractions]>;
1040 def FNMSUB : AForm_1<63, 30,
1041                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1042                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1043                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1044                                                  F8RC:$FRB)))]>,
1045                     Requires<[FPContractions]>;
1046 def FNMSUBS : AForm_1<59, 30,
1047                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1048                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1049                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1050                                                  F4RC:$FRB)))]>,
1051                     Requires<[FPContractions]>;
1052 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1053 // having 4 of these, force the comparison to always be an 8-byte double (code
1054 // should use an FMRSD if the input comparison value really wants to be a float)
1055 // and 4/8 byte forms for the result and operand type..
1056 def FSELD : AForm_1<63, 23,
1057                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1058                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1059                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1060 def FSELS : AForm_1<63, 23,
1061                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1062                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1063                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1064 def FADD  : AForm_2<63, 21,
1065                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1066                     "fadd $FRT, $FRA, $FRB", FPGeneral,
1067                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1068 def FADDS : AForm_2<59, 21,
1069                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1070                     "fadds $FRT, $FRA, $FRB", FPGeneral,
1071                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1072 def FDIV  : AForm_2<63, 18,
1073                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1074                     "fdiv $FRT, $FRA, $FRB", FPDivD,
1075                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1076 def FDIVS : AForm_2<59, 18,
1077                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1078                     "fdivs $FRT, $FRA, $FRB", FPDivS,
1079                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1080 def FMUL  : AForm_3<63, 25,
1081                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1082                     "fmul $FRT, $FRA, $FRB", FPFused,
1083                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1084 def FMULS : AForm_3<59, 25,
1085                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1086                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
1087                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1088 def FSUB  : AForm_2<63, 20,
1089                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1090                     "fsub $FRT, $FRA, $FRB", FPGeneral,
1091                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1092 def FSUBS : AForm_2<59, 20,
1093                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1094                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
1095                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1096 }
1097
1098 let PPC970_Unit = 1 in {  // FXU Operations.
1099 // M-Form instructions.  rotate and mask instructions.
1100 //
1101 let isCommutable = 1 in {
1102 // RLWIMI can be commuted if the rotate amount is zero.
1103 def RLWIMI : MForm_2<20,
1104                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1105                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1106                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1107                       NoEncode<"$rSi">;
1108 }
1109 def RLWINM : MForm_2<21,
1110                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1111                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1112                      []>;
1113 def RLWINMo : MForm_2<21,
1114                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1115                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1116                      []>, isDOT, PPC970_DGroup_Cracked;
1117 def RLWNM  : MForm_2<23,
1118                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1119                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1120                      []>;
1121 }
1122
1123
1124 //===----------------------------------------------------------------------===//
1125 // DWARF Pseudo Instructions
1126 //
1127
1128 def DWARF_LOC        : Pseudo<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
1129                               "${:comment} .loc $file, $line, $col",
1130                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1131                                   (i32 imm:$file))]>;
1132
1133 //===----------------------------------------------------------------------===//
1134 // PowerPC Instruction Patterns
1135 //
1136
1137 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1138 def : Pat<(i32 imm:$imm),
1139           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1140
1141 // Implement the 'not' operation with the NOR instruction.
1142 def NOT : Pat<(not GPRC:$in),
1143               (NOR GPRC:$in, GPRC:$in)>;
1144
1145 // ADD an arbitrary immediate.
1146 def : Pat<(add GPRC:$in, imm:$imm),
1147           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1148 // OR an arbitrary immediate.
1149 def : Pat<(or GPRC:$in, imm:$imm),
1150           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1151 // XOR an arbitrary immediate.
1152 def : Pat<(xor GPRC:$in, imm:$imm),
1153           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1154 // SUBFIC
1155 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1156           (SUBFIC GPRC:$in, imm:$imm)>;
1157
1158 // SHL/SRL
1159 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1160           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1161 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1162           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1163
1164 // ROTL
1165 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1166           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1167 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1168           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1169
1170 // RLWNM
1171 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1172           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1173
1174 // Calls
1175 def : Pat<(PPCcall_Macho (i32 tglobaladdr:$dst)),
1176           (BL_Macho tglobaladdr:$dst)>;
1177 def : Pat<(PPCcall_Macho (i32 texternalsym:$dst)),
1178           (BL_Macho texternalsym:$dst)>;
1179 def : Pat<(PPCcall_ELF (i32 tglobaladdr:$dst)),
1180           (BL_ELF tglobaladdr:$dst)>;
1181 def : Pat<(PPCcall_ELF (i32 texternalsym:$dst)),
1182           (BL_ELF texternalsym:$dst)>;
1183
1184 // Hi and Lo for Darwin Global Addresses.
1185 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1186 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1187 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1188 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1189 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1190 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1191 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1192           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1193 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1194           (ADDIS GPRC:$in, tconstpool:$g)>;
1195 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1196           (ADDIS GPRC:$in, tjumptable:$g)>;
1197
1198 // Fused negative multiply subtract, alternate pattern
1199 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1200           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1201           Requires<[FPContractions]>;
1202 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1203           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1204           Requires<[FPContractions]>;
1205
1206 // Standard shifts.  These are represented separately from the real shifts above
1207 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1208 // amounts.
1209 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1210           (SRAW GPRC:$rS, GPRC:$rB)>;
1211 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1212           (SRW GPRC:$rS, GPRC:$rB)>;
1213 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1214           (SLW GPRC:$rS, GPRC:$rB)>;
1215
1216 def : Pat<(zextloadi1 iaddr:$src),
1217           (LBZ iaddr:$src)>;
1218 def : Pat<(zextloadi1 xaddr:$src),
1219           (LBZX xaddr:$src)>;
1220 def : Pat<(extloadi1 iaddr:$src),
1221           (LBZ iaddr:$src)>;
1222 def : Pat<(extloadi1 xaddr:$src),
1223           (LBZX xaddr:$src)>;
1224 def : Pat<(extloadi8 iaddr:$src),
1225           (LBZ iaddr:$src)>;
1226 def : Pat<(extloadi8 xaddr:$src),
1227           (LBZX xaddr:$src)>;
1228 def : Pat<(extloadi16 iaddr:$src),
1229           (LHZ iaddr:$src)>;
1230 def : Pat<(extloadi16 xaddr:$src),
1231           (LHZX xaddr:$src)>;
1232 def : Pat<(extloadf32 iaddr:$src),
1233           (FMRSD (LFS iaddr:$src))>;
1234 def : Pat<(extloadf32 xaddr:$src),
1235           (FMRSD (LFSX xaddr:$src))>;
1236
1237 include "PPCInstrAltivec.td"
1238 include "PPCInstr64Bit.td"