lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 3, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 4, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>, SDTCisVT<3, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClwarx : SDTypeProfile<1, 2, [
  46   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, i32>
  47 ]>;
  48 def SDT_PPCstwcx : SDTypeProfile<0, 3, [
  49   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, i32>
  50 ]>;
  51 def SDT_PPCcmp_unres : SDTypeProfile<0, 3, [
  52   SDTCisVT<0, i32>, SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>
  53 ]>;
  54
  55 //===----------------------------------------------------------------------===//
  56 // PowerPC specific DAG Nodes.
  57 //
  58
  59 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  60 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  61 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  62 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  63                        [SDNPHasChain, SDNPMayStore]>;
  64
  65 // This sequence is used for long double->int conversions.  It changes the
  66 // bits in the FPSCR which is not modelled.
  67 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  68                         [SDNPOutFlag]>;
  69 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  70                        [SDNPInFlag, SDNPOutFlag]>;
  71 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  72                        [SDNPInFlag, SDNPOutFlag]>;
  73 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  74                        [SDNPInFlag, SDNPOutFlag]>;
  75 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  76                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  77                         SDTCisVT<3, f64>]>,
  78                        [SDNPInFlag]>;
  79
  80 def PPCfsel   : SDNode<"PPCISD::FSEL",
  81    // Type constraint for fsel.
  82    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  83                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  84
  85 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  86 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  87 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  88 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  89
  90 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  91
  92 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  93 // amounts.  These nodes are generated by the multi-precision shift code.
  94 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
  95 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
  96 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
  97
  98 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
  99 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 100                            [SDNPHasChain, SDNPMayStore]>;
 101
 102 // These are target-independent nodes, but have target-specific formats.
 103 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 104                            [SDNPHasChain, SDNPOutFlag]>;
 105 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 106                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 107
 108 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 109 def PPCcall_Macho : SDNode<"PPCISD::CALL_Macho", SDT_PPCCall,
 110                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 111 def PPCcall_ELF   : SDNode<"PPCISD::CALL_ELF", SDT_PPCCall,
 112                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 113 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 114                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 115 def PPCbctrl_Macho  : SDNode<"PPCISD::BCTRL_Macho", SDTNone,
 116                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 117
 118 def PPCbctrl_ELF  : SDNode<"PPCISD::BCTRL_ELF", SDTNone,
 119                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 120
 121 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 122                            [SDNPHasChain, SDNPOptInFlag]>;
 123
 124 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 125 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 126
 127 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 128                            [SDNPHasChain, SDNPOptInFlag]>;
 129
 130 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 131                            [SDNPHasChain, SDNPMayLoad]>;
 132 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 133                            [SDNPHasChain, SDNPMayStore]>;
 134
 135 def PPClwarx      : SDNode<"PPCISD::LWARX", SDT_PPClwarx,
 136                            [SDNPHasChain, SDNPMayLoad]>;
 137 def PPCstwcx      : SDNode<"PPCISD::STWCX", SDT_PPCstwcx,
 138                            [SDNPHasChain, SDNPMayStore]>;
 139 def PPCcmp_unres  : SDNode<"PPCISD::CMP_UNRESERVE", SDT_PPCcmp_unres,
 140                            [SDNPHasChain]>;
 141
 142 // Instructions to support dynamic alloca.
 143 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 144 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // PowerPC specific transformation functions and pattern fragments.
 148 //
 149
 150 def SHL32 : SDNodeXForm<imm, [{
 151   // Transformation function: 31 - imm
 152   return getI32Imm(31 - N->getValue());
 153 }]>;
 154
 155 def SRL32 : SDNodeXForm<imm, [{
 156   // Transformation function: 32 - imm
 157   return N->getValue() ? getI32Imm(32 - N->getValue()) : getI32Imm(0);
 158 }]>;
 159
 160 def LO16 : SDNodeXForm<imm, [{
 161   // Transformation function: get the low 16 bits.
 162   return getI32Imm((unsigned short)N->getValue());
 163 }]>;
 164
 165 def HI16 : SDNodeXForm<imm, [{
 166   // Transformation function: shift the immediate value down into the low bits.
 167   return getI32Imm((unsigned)N->getValue() >> 16);
 168 }]>;
 169
 170 def HA16 : SDNodeXForm<imm, [{
 171   // Transformation function: shift the immediate value down into the low bits.
 172   signed int Val = N->getValue();
 173   return getI32Imm((Val - (signed short)Val) >> 16);
 174 }]>;
 175 def MB : SDNodeXForm<imm, [{
 176   // Transformation function: get the start bit of a mask
 177   unsigned mb, me;
 178   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 179   return getI32Imm(mb);
 180 }]>;
 181
 182 def ME : SDNodeXForm<imm, [{
 183   // Transformation function: get the end bit of a mask
 184   unsigned mb, me;
 185   (void)isRunOfOnes((unsigned)N->getValue(), mb, me);
 186   return getI32Imm(me);
 187 }]>;
 188 def maskimm32 : PatLeaf<(imm), [{
 189   // maskImm predicate - True if immediate is a run of ones.
 190   unsigned mb, me;
 191   if (N->getValueType(0) == MVT::i32)
 192     return isRunOfOnes((unsigned)N->getValue(), mb, me);
 193   else
 194     return false;
 195 }]>;
 196
 197 def immSExt16  : PatLeaf<(imm), [{
 198   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 199   // field.  Used by instructions like 'addi'.
 200   if (N->getValueType(0) == MVT::i32)
 201     return (int32_t)N->getValue() == (short)N->getValue();
 202   else
 203     return (int64_t)N->getValue() == (short)N->getValue();
 204 }]>;
 205 def immZExt16  : PatLeaf<(imm), [{
 206   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 207   // field.  Used by instructions like 'ori'.
 208   return (uint64_t)N->getValue() == (unsigned short)N->getValue();
 209 }], LO16>;
 210
 211 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 212 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 213 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 214 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 215 // clear).
 216 def imm16ShiftedZExt : PatLeaf<(imm), [{
 217   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 218   // immediate are set.  Used by instructions like 'xoris'.
 219   return (N->getValue() & ~uint64_t(0xFFFF0000)) == 0;
 220 }], HI16>;
 221
 222 def imm16ShiftedSExt : PatLeaf<(imm), [{
 223   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 224   // immediate are set.  Used by instructions like 'addis'.  Identical to
 225   // imm16ShiftedZExt in 32-bit mode.
 226   if (N->getValue() & 0xFFFF) return false;
 227   if (N->getValueType(0) == MVT::i32)
 228     return true;
 229   // For 64-bit, make sure it is sext right.
 230   return N->getValue() == (uint64_t)(int)N->getValue();
 231 }], HI16>;
 232
 233
 234 //===----------------------------------------------------------------------===//
 235 // PowerPC Flag Definitions.
 236
 237 class isPPC64 { bit PPC64 = 1; }
 238 class isDOT   {
 239   list<Register> Defs = [CR0];
 240   bit RC  = 1;
 241 }
 242
 243 class RegConstraint<string C> {
 244   string Constraints = C;
 245 }
 246 class NoEncode<string E> {
 247   string DisableEncoding = E;
 248 }
 249
 250
 251 //===----------------------------------------------------------------------===//
 252 // PowerPC Operand Definitions.
 253
 254 def s5imm   : Operand<i32> {
 255   let PrintMethod = "printS5ImmOperand";
 256 }
 257 def u5imm   : Operand<i32> {
 258   let PrintMethod = "printU5ImmOperand";
 259 }
 260 def u6imm   : Operand<i32> {
 261   let PrintMethod = "printU6ImmOperand";
 262 }
 263 def s16imm  : Operand<i32> {
 264   let PrintMethod = "printS16ImmOperand";
 265 }
 266 def u16imm  : Operand<i32> {
 267   let PrintMethod = "printU16ImmOperand";
 268 }
 269 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 270   let PrintMethod = "printS16X4ImmOperand";
 271 }
 272 def target : Operand<OtherVT> {
 273   let PrintMethod = "printBranchOperand";
 274 }
 275 def calltarget : Operand<iPTR> {
 276   let PrintMethod = "printCallOperand";
 277 }
 278 def aaddr : Operand<iPTR> {
 279   let PrintMethod = "printAbsAddrOperand";
 280 }
 281 def piclabel: Operand<iPTR> {
 282   let PrintMethod = "printPICLabel";
 283 }
 284 def symbolHi: Operand<i32> {
 285   let PrintMethod = "printSymbolHi";
 286 }
 287 def symbolLo: Operand<i32> {
 288   let PrintMethod = "printSymbolLo";
 289 }
 290 def crbitm: Operand<i8> {
 291   let PrintMethod = "printcrbitm";
 292 }
 293 // Address operands
 294 def memri : Operand<iPTR> {
 295   let PrintMethod = "printMemRegImm";
 296   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 297 }
 298 def memrr : Operand<iPTR> {
 299   let PrintMethod = "printMemRegReg";
 300   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 301 }
 302 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 303   let PrintMethod = "printMemRegImmShifted";
 304   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 305 }
 306
 307 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 308 // that doesn't matter.
 309 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 310                                      (ops (i32 20), (i32 zero_reg))> {
 311   let PrintMethod = "printPredicateOperand";
 312 }
 313
 314 // Define PowerPC specific addressing mode.
 315 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 316 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 317 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 318 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 319
 320 /// This is just the offset part of iaddr, used for preinc.
 321 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 322
 323 //===----------------------------------------------------------------------===//
 324 // PowerPC Instruction Predicate Definitions.
 325 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 326 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 327 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 328
 329
 330 //===----------------------------------------------------------------------===//
 331 // PowerPC Instruction Definitions.
 332
 333 // Pseudo-instructions:
 334
 335 let hasCtrlDep = 1 in {
 336 let Defs = [R1], Uses = [R1] in {
 337 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt),
 338                               "${:comment} ADJCALLSTACKDOWN",
 339                               [(callseq_start imm:$amt)]>;
 340 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2),
 341                               "${:comment} ADJCALLSTACKUP",
 342                               [(callseq_end imm:$amt1, imm:$amt2)]>;
 343 }
 344
 345 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 346                               "UPDATE_VRSAVE $rD, $rS", []>;
 347 }
 348
 349 let Defs = [R1], Uses = [R1] in
 350 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi),
 351                        "${:comment} DYNALLOC $result, $negsize, $fpsi",
 352                        [(set GPRC:$result,
 353                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 354
 355 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded by the
 356 // scheduler into a branch sequence.
 357 let usesCustomDAGSchedInserter = 1,    // Expanded by the scheduler.
 358     PPC970_Single = 1 in {
 359   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 360                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 361                               []>;
 362   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 363                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 364                               []>;
 365   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 366                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 367                               []>;
 368   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 369                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 370                               []>;
 371   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 372                               i32imm:$BROPC), "${:comment} SELECT_CC PSEUDO!",
 373                               []>;
 374 }
 375
 376 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 377 // scavenge a register for it.
 378 def SPILL_CR : Pseudo<(outs), (ins GPRC:$cond, memri:$F),
 379                      "${:comment} SPILL_CR $cond $F", []>;
 380
 381 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 382   let isReturn = 1 in
 383     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 384                           "b${p:cc}lr ${p:reg}", BrB,
 385                           [(retflag)]>;
 386   let isBranch = 1, isIndirectBranch = 1 in
 387     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 388 }
 389
 390 let Defs = [LR] in
 391   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "bl $label", []>,
 392                    PPC970_Unit_BRU;
 393
 394 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 395   let isBarrier = 1 in {
 396   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 397                   "b $dst", BrB,
 398                   [(br bb:$dst)]>;
 399   }
 400
 401   // BCC represents an arbitrary conditional branch on a predicate.
 402   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 403   // a two-value operand where a dag node expects two operands. :(
 404   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 405                   "b${cond:cc} ${cond:reg}, $dst"
 406                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 407 }
 408
 409 // Macho ABI Calls.
 410 let isCall = 1, PPC970_Unit = 7,
 411   // All calls clobber the non-callee saved registers...
 412   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 413           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 414           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 415           LR,CTR,
 416           CR0,CR1,CR5,CR6,CR7,
 417           CR0LT,CR0GT,CR0EQ,CR0UN,CR1LT,CR1GT,CR1EQ,CR1UN,CR5LT,CR5GT,CR5EQ,
 418           CR5UN,CR6LT,CR6GT,CR6EQ,CR6UN,CR7LT,CR7GT,CR7EQ,CR7UN] in {
 419   // Convenient aliases for call instructions
 420   def BL_Macho  : IForm<18, 0, 1,
 421                         (outs), (ins calltarget:$func, variable_ops),
 422                         "bl $func", BrB, []>;  // See Pat patterns below.
 423   def BLA_Macho : IForm<18, 1, 1,
 424                         (outs), (ins aaddr:$func, variable_ops),
 425                         "bla $func", BrB, [(PPCcall_Macho (i32 imm:$func))]>;
 426   def BCTRL_Macho : XLForm_2_ext<19, 528, 20, 0, 1,
 427                                  (outs), (ins variable_ops),
 428                                  "bctrl", BrB,
 429                                  [(PPCbctrl_Macho)]>, Requires<[In32BitMode]>;
 430 }
 431
 432 // ELF ABI Calls.
 433 let isCall = 1, PPC970_Unit = 7,
 434   // All calls clobber the non-callee saved registers...
 435   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 436           F0,F1,F2,F3,F4,F5,F6,F7,F8,
 437           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 438           LR,CTR,
 439           CR0,CR1,CR5,CR6,CR7,
 440           CR0LT,CR0GT,CR0EQ,CR0UN,CR1LT,CR1GT,CR1EQ,CR1UN,CR5LT,CR5GT,CR5EQ,
 441           CR5UN,CR6LT,CR6GT,CR6EQ,CR6UN,CR7LT,CR7GT,CR7EQ,CR7UN] in {
 442   // Convenient aliases for call instructions
 443   def BL_ELF  : IForm<18, 0, 1,
 444                       (outs), (ins calltarget:$func, variable_ops),
 445                       "bl $func", BrB, []>;  // See Pat patterns below.
 446   def BLA_ELF : IForm<18, 1, 1,
 447                       (outs), (ins aaddr:$func, variable_ops),
 448                       "bla $func", BrB,
 449                       [(PPCcall_ELF (i32 imm:$func))]>;
 450   def BCTRL_ELF : XLForm_2_ext<19, 528, 20, 0, 1,
 451                                (outs), (ins variable_ops),
 452                                "bctrl", BrB,
 453                                [(PPCbctrl_ELF)]>, Requires<[In32BitMode]>;
 454 }
 455
 456 // DCB* instructions.
 457 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 458                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 459                       PPC970_DGroup_Single;
 460 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 461                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 462                       PPC970_DGroup_Single;
 463 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 464                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 465                       PPC970_DGroup_Single;
 466 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 467                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 468                       PPC970_DGroup_Single;
 469 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 470                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 471                       PPC970_DGroup_Single;
 472 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 473                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 474                       PPC970_DGroup_Single;
 475 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 476                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 477                       PPC970_DGroup_Single;
 478 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 479                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 480                       PPC970_DGroup_Single;
 481
 482 // Atomic operations.
 483 def LWARX : Pseudo<(outs GPRC:$rD), (ins memrr:$ptr, i32imm:$label),
 484                    "\nLa${label}_entry:\n\tlwarx $rD, $ptr",
 485                    [(set GPRC:$rD, (PPClwarx xoaddr:$ptr, imm:$label))]>;
 486
 487 let Defs = [CR0] in {
 488 def STWCX : Pseudo<(outs), (ins GPRC:$rS, memrr:$dst, i32imm:$label),
 489                    "stwcx. $rS, $dst\n\tbne- La${label}_entry\nLa${label}_exit:",
 490                    [(PPCstwcx GPRC:$rS, xoaddr:$dst, imm:$label)]>;
 491
 492 def CMP_UNRESw : Pseudo<(outs), (ins GPRC:$rA, GPRC:$rB, i32imm:$label),
 493                          "cmpw $rA, $rB\n\tbne- La${label}_exit",
 494                          [(PPCcmp_unres GPRC:$rA, GPRC:$rB, imm:$label)]>;
 495 def CMP_UNRESwi : Pseudo<(outs), (ins GPRC:$rA, s16imm:$imm, i32imm:$label),
 496                          "cmpwi $rA, $imm\n\tbne- La${label}_exit",
 497                          [(PPCcmp_unres GPRC:$rA, imm:$imm, imm:$label)]>;
 498 }
 499
 500 //===----------------------------------------------------------------------===//
 501 // PPC32 Load Instructions.
 502 //
 503
 504 // Unindexed (r+i) Loads.
 505 let isSimpleLoad = 1, PPC970_Unit = 2 in {
 506 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 507                   "lbz $rD, $src", LdStGeneral,
 508                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 509 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 510                   "lha $rD, $src", LdStLHA,
 511                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 512                   PPC970_DGroup_Cracked;
 513 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 514                   "lhz $rD, $src", LdStGeneral,
 515                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 516 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 517                   "lwz $rD, $src", LdStGeneral,
 518                   [(set GPRC:$rD, (load iaddr:$src))]>;
 519
 520 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 521                   "lfs $rD, $src", LdStLFDU,
 522                   [(set F4RC:$rD, (load iaddr:$src))]>;
 523 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 524                   "lfd $rD, $src", LdStLFD,
 525                   [(set F8RC:$rD, (load iaddr:$src))]>;
 526
 527
 528 // Unindexed (r+i) Loads with Update (preinc).
 529 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 530                    "lbzu $rD, $addr", LdStGeneral,
 531                    []>, RegConstraint<"$addr.reg = $ea_result">,
 532                    NoEncode<"$ea_result">;
 533
 534 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 535                    "lhau $rD, $addr", LdStGeneral,
 536                    []>, RegConstraint<"$addr.reg = $ea_result">,
 537                    NoEncode<"$ea_result">;
 538
 539 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 540                    "lhzu $rD, $addr", LdStGeneral,
 541                    []>, RegConstraint<"$addr.reg = $ea_result">,
 542                    NoEncode<"$ea_result">;
 543
 544 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 545                    "lwzu $rD, $addr", LdStGeneral,
 546                    []>, RegConstraint<"$addr.reg = $ea_result">,
 547                    NoEncode<"$ea_result">;
 548
 549 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 550                   "lfs $rD, $addr", LdStLFDU,
 551                   []>, RegConstraint<"$addr.reg = $ea_result">,
 552                    NoEncode<"$ea_result">;
 553
 554 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 555                   "lfd $rD, $addr", LdStLFD,
 556                   []>, RegConstraint<"$addr.reg = $ea_result">,
 557                    NoEncode<"$ea_result">;
 558 }
 559
 560 // Indexed (r+r) Loads.
 561 //
 562 let isSimpleLoad = 1, PPC970_Unit = 2 in {
 563 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 564                    "lbzx $rD, $src", LdStGeneral,
 565                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 566 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 567                    "lhax $rD, $src", LdStLHA,
 568                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 569                    PPC970_DGroup_Cracked;
 570 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 571                    "lhzx $rD, $src", LdStGeneral,
 572                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 573 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 574                    "lwzx $rD, $src", LdStGeneral,
 575                    [(set GPRC:$rD, (load xaddr:$src))]>;
 576
 577
 578 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 579                    "lhbrx $rD, $src", LdStGeneral,
 580                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i16))]>;
 581 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 582                    "lwbrx $rD, $src", LdStGeneral,
 583                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, srcvalue:$sv, i32))]>;
 584
 585 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 586                       "lfsx $frD, $src", LdStLFDU,
 587                       [(set F4RC:$frD, (load xaddr:$src))]>;
 588 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 589                       "lfdx $frD, $src", LdStLFDU,
 590                       [(set F8RC:$frD, (load xaddr:$src))]>;
 591 }
 592
 593 //===----------------------------------------------------------------------===//
 594 // PPC32 Store Instructions.
 595 //
 596
 597 // Unindexed (r+i) Stores.
 598 let PPC970_Unit = 2 in {
 599 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 600                    "stb $rS, $src", LdStGeneral,
 601                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 602 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 603                    "sth $rS, $src", LdStGeneral,
 604                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 605 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 606                    "stw $rS, $src", LdStGeneral,
 607                    [(store GPRC:$rS, iaddr:$src)]>;
 608 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 609                    "stfs $rS, $dst", LdStUX,
 610                    [(store F4RC:$rS, iaddr:$dst)]>;
 611 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 612                    "stfd $rS, $dst", LdStUX,
 613                    [(store F8RC:$rS, iaddr:$dst)]>;
 614 }
 615
 616 // Unindexed (r+i) Stores with Update (preinc).
 617 let PPC970_Unit = 2 in {
 618 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 619                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 620                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 621                     [(set ptr_rc:$ea_res,
 622                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 623                                          iaddroff:$ptroff))]>,
 624                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 625 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 626                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 627                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 628                     [(set ptr_rc:$ea_res,
 629                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 630                                         iaddroff:$ptroff))]>,
 631                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 632 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 633                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 634                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 635                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 636                                                      iaddroff:$ptroff))]>,
 637                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 638 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 639                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 640                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 641                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 642                                           iaddroff:$ptroff))]>,
 643                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 644 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 645                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 646                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 647                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 648                                           iaddroff:$ptroff))]>,
 649                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 650 }
 651
 652
 653 // Indexed (r+r) Stores.
 654 //
 655 let PPC970_Unit = 2 in {
 656 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 657                    "stbx $rS, $dst", LdStGeneral,
 658                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 659                    PPC970_DGroup_Cracked;
 660 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 661                    "sthx $rS, $dst", LdStGeneral,
 662                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 663                    PPC970_DGroup_Cracked;
 664 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 665                    "stwx $rS, $dst", LdStGeneral,
 666                    [(store GPRC:$rS, xaddr:$dst)]>,
 667                    PPC970_DGroup_Cracked;
 668
 669 let mayStore = 1 in {
 670 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 671                    "stwux $rS, $rA, $rB", LdStGeneral,
 672                    []>;
 673 }
 674 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 675                    "sthbrx $rS, $dst", LdStGeneral,
 676                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i16)]>,
 677                    PPC970_DGroup_Cracked;
 678 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 679                    "stwbrx $rS, $dst", LdStGeneral,
 680                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, srcvalue:$dummy, i32)]>,
 681                    PPC970_DGroup_Cracked;
 682
 683 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 684                      "stfiwx $frS, $dst", LdStUX,
 685                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 686
 687 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 688                      "stfsx $frS, $dst", LdStUX,
 689                      [(store F4RC:$frS, xaddr:$dst)]>;
 690 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 691                      "stfdx $frS, $dst", LdStUX,
 692                      [(store F8RC:$frS, xaddr:$dst)]>;
 693 }
 694
 695
 696 //===----------------------------------------------------------------------===//
 697 // PPC32 Arithmetic Instructions.
 698 //
 699
 700 let PPC970_Unit = 1 in {  // FXU Operations.
 701 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 702                      "addi $rD, $rA, $imm", IntGeneral,
 703                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 704 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 705                      "addic $rD, $rA, $imm", IntGeneral,
 706                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 707                      PPC970_DGroup_Cracked;
 708 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 709                      "addic. $rD, $rA, $imm", IntGeneral,
 710                      []>;
 711 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 712                      "addis $rD, $rA, $imm", IntGeneral,
 713                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 714 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 715                      "la $rD, $sym($rA)", IntGeneral,
 716                      [(set GPRC:$rD, (add GPRC:$rA,
 717                                           (PPClo tglobaladdr:$sym, 0)))]>;
 718 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 719                      "mulli $rD, $rA, $imm", IntMulLI,
 720                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 721 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 722                      "subfic $rD, $rA, $imm", IntGeneral,
 723                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 724
 725 let isReMaterializable = 1 in {
 726   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 727                        "li $rD, $imm", IntGeneral,
 728                        [(set GPRC:$rD, immSExt16:$imm)]>;
 729   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 730                        "lis $rD, $imm", IntGeneral,
 731                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 732 }
 733 }
 734
 735 let PPC970_Unit = 1 in {  // FXU Operations.
 736 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 737                     "andi. $dst, $src1, $src2", IntGeneral,
 738                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 739                     isDOT;
 740 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 741                     "andis. $dst, $src1, $src2", IntGeneral,
 742                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 743                     isDOT;
 744 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 745                     "ori $dst, $src1, $src2", IntGeneral,
 746                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 747 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 748                     "oris $dst, $src1, $src2", IntGeneral,
 749                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 750 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 751                     "xori $dst, $src1, $src2", IntGeneral,
 752                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 753 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 754                     "xoris $dst, $src1, $src2", IntGeneral,
 755                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 756 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 757                          []>;
 758 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 759                         "cmpwi $crD, $rA, $imm", IntCompare>;
 760 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 761                          "cmplwi $dst, $src1, $src2", IntCompare>;
 762 }
 763
 764
 765 let PPC970_Unit = 1 in {  // FXU Operations.
 766 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 767                    "nand $rA, $rS, $rB", IntGeneral,
 768                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 769 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 770                    "and $rA, $rS, $rB", IntGeneral,
 771                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 772 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 773                    "andc $rA, $rS, $rB", IntGeneral,
 774                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 775 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 776                    "or $rA, $rS, $rB", IntGeneral,
 777                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 778 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 779                    "nor $rA, $rS, $rB", IntGeneral,
 780                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 781 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 782                    "orc $rA, $rS, $rB", IntGeneral,
 783                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 784 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 785                    "eqv $rA, $rS, $rB", IntGeneral,
 786                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 787 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 788                    "xor $rA, $rS, $rB", IntGeneral,
 789                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 790 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 791                    "slw $rA, $rS, $rB", IntGeneral,
 792                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 793 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 794                    "srw $rA, $rS, $rB", IntGeneral,
 795                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 796 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 797                    "sraw $rA, $rS, $rB", IntShift,
 798                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 799 }
 800
 801 let PPC970_Unit = 1 in {  // FXU Operations.
 802 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 803                      "srawi $rA, $rS, $SH", IntShift,
 804                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 805 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 806                       "cntlzw $rA, $rS", IntGeneral,
 807                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 808 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 809                       "extsb $rA, $rS", IntGeneral,
 810                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 811 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 812                       "extsh $rA, $rS", IntGeneral,
 813                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 814
 815 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 816                           "cmpw $crD, $rA, $rB", IntCompare>;
 817 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 818                           "cmplw $crD, $rA, $rB", IntCompare>;
 819 }
 820 let PPC970_Unit = 3 in {  // FPU Operations.
 821 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 822 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 823 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 824                       "fcmpu $crD, $fA, $fB", FPCompare>;
 825 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 826                       "fcmpu $crD, $fA, $fB", FPCompare>;
 827
 828 def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 829                       "fctiwz $frD, $frB", FPGeneral,
 830                       [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 831 def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 832                       "frsp $frD, $frB", FPGeneral,
 833                       [(set F4RC:$frD, (fround F8RC:$frB))]>;
 834 def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 835                       "fsqrt $frD, $frB", FPSqrt,
 836                       [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 837 def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 838                       "fsqrts $frD, $frB", FPSqrt,
 839                       [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 840 }
 841
 842 /// FMR is split into 3 versions, one for 4/8 byte FP, and one for extending.
 843 ///
 844 /// Note that these are defined as pseudo-ops on the PPC970 because they are
 845 /// often coalesced away and we don't want the dispatch group builder to think
 846 /// that they will fill slots (which could cause the load of a LSU reject to
 847 /// sneak into a d-group with a store).
 848 def FMRS   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
 849                       "fmr $frD, $frB", FPGeneral,
 850                       []>,  // (set F4RC:$frD, F4RC:$frB)
 851                       PPC970_Unit_Pseudo;
 852 def FMRD   : XForm_26<63, 72, (outs F8RC:$frD), (ins F8RC:$frB),
 853                       "fmr $frD, $frB", FPGeneral,
 854                       []>,  // (set F8RC:$frD, F8RC:$frB)
 855                       PPC970_Unit_Pseudo;
 856 def FMRSD  : XForm_26<63, 72, (outs F8RC:$frD), (ins F4RC:$frB),
 857                       "fmr $frD, $frB", FPGeneral,
 858                       [(set F8RC:$frD, (fextend F4RC:$frB))]>,
 859                       PPC970_Unit_Pseudo;
 860
 861 let PPC970_Unit = 3 in {  // FPU Operations.
 862 // These are artificially split into two different forms, for 4/8 byte FP.
 863 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
 864                       "fabs $frD, $frB", FPGeneral,
 865                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
 866 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
 867                       "fabs $frD, $frB", FPGeneral,
 868                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
 869 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
 870                       "fnabs $frD, $frB", FPGeneral,
 871                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
 872 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
 873                       "fnabs $frD, $frB", FPGeneral,
 874                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
 875 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
 876                       "fneg $frD, $frB", FPGeneral,
 877                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
 878 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
 879                       "fneg $frD, $frB", FPGeneral,
 880                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
 881 }
 882
 883
 884 // XL-Form instructions.  condition register logical ops.
 885 //
 886 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
 887                       "mcrf $BF, $BFA", BrMCR>,
 888              PPC970_DGroup_First, PPC970_Unit_CRU;
 889
 890 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
 891                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
 892                       "creqv $CRD, $CRA, $CRB", BrCR,
 893                       []>;
 894
 895 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
 896                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
 897                       "cror $CRD, $CRA, $CRB", BrCR,
 898                       []>;
 899
 900 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
 901               "creqv $dst, $dst, $dst", BrCR,
 902               []>;
 903
 904 // XFX-Form instructions.  Instructions that deal with SPRs.
 905 //
 906 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
 907                           "mfctr $rT", SprMFSPR>,
 908             PPC970_DGroup_First, PPC970_Unit_FXU;
 909 let Pattern = [(PPCmtctr GPRC:$rS)] in {
 910 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
 911                           "mtctr $rS", SprMTSPR>,
 912             PPC970_DGroup_First, PPC970_Unit_FXU;
 913 }
 914
 915 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
 916                           "mtlr $rS", SprMTSPR>,
 917             PPC970_DGroup_First, PPC970_Unit_FXU;
 918 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
 919                           "mflr $rT", SprMFSPR>,
 920             PPC970_DGroup_First, PPC970_Unit_FXU;
 921
 922 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
 923 // a GPR on the PPC970.  As such, copies in and out have the same performance
 924 // characteristics as an OR instruction.
 925 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
 926                              "mtspr 256, $rS", IntGeneral>,
 927                PPC970_DGroup_Single, PPC970_Unit_FXU;
 928 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
 929                              "mfspr $rT, 256", IntGeneral>,
 930                PPC970_DGroup_First, PPC970_Unit_FXU;
 931
 932 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
 933                       "mtcrf $FXM, $rS", BrMCRX>,
 934             PPC970_MicroCode, PPC970_Unit_CRU;
 935 def MFCR  : XFXForm_3<31, 19, (outs GPRC:$rT), (ins), "mfcr $rT", SprMFCR>,
 936             PPC970_MicroCode, PPC970_Unit_CRU;
 937 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
 938                        "mfcr $rT, $FXM", SprMFCR>,
 939             PPC970_DGroup_First, PPC970_Unit_CRU;
 940
 941 // Instructions to manipulate FPSCR.  Only long double handling uses these.
 942 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
 943
 944 def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
 945                        "mffs $rT", IntMFFS,
 946                        [(set F8RC:$rT, (PPCmffs))]>,
 947              PPC970_DGroup_Single, PPC970_Unit_FPU;
 948 def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
 949                        "mtfsb0 $FM", IntMTFSB0,
 950                       [(PPCmtfsb0 (i32 imm:$FM))]>,
 951              PPC970_DGroup_Single, PPC970_Unit_FPU;
 952 def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
 953                        "mtfsb1 $FM", IntMTFSB0,
 954                       [(PPCmtfsb1 (i32 imm:$FM))]>,
 955              PPC970_DGroup_Single, PPC970_Unit_FPU;
 956 def FADDrtz: AForm_2<63, 21,
 957                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
 958                     "fadd $FRT, $FRA, $FRB", FPGeneral,
 959                     [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
 960              PPC970_DGroup_Single, PPC970_Unit_FPU;
 961 // MTFSF does not actually produce an FP result.  We pretend it copies
 962 // input reg B to the output.  If we didn't do this it would look like the
 963 // instruction had no outputs (because we aren't modelling the FPSCR) and
 964 // it would be deleted.
 965 def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
 966                               (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
 967                        "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
 968                        [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
 969                                                    F8RC:$rT, F8RC:$FRB))]>,
 970              PPC970_DGroup_Single, PPC970_Unit_FPU;
 971
 972 let PPC970_Unit = 1 in {  // FXU Operations.
 973
 974 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
 975 //
 976 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 977                      "add $rT, $rA, $rB", IntGeneral,
 978                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
 979 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 980                      "addc $rT, $rA, $rB", IntGeneral,
 981                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
 982                      PPC970_DGroup_Cracked;
 983 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 984                      "adde $rT, $rA, $rB", IntGeneral,
 985                      [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
 986 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 987                      "divw $rT, $rA, $rB", IntDivW,
 988                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
 989                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 990 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 991                      "divwu $rT, $rA, $rB", IntDivW,
 992                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
 993                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
 994 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 995                      "mulhw $rT, $rA, $rB", IntMulHW,
 996                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
 997 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
 998                      "mulhwu $rT, $rA, $rB", IntMulHWU,
 999                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
1000 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1001                      "mullw $rT, $rA, $rB", IntMulHW,
1002                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
1003 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1004                      "subf $rT, $rA, $rB", IntGeneral,
1005                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
1006 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1007                      "subfc $rT, $rA, $rB", IntGeneral,
1008                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
1009                      PPC970_DGroup_Cracked;
1010 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1011                      "subfe $rT, $rA, $rB", IntGeneral,
1012                      [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
1013 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1014                       "addme $rT, $rA", IntGeneral,
1015                       [(set GPRC:$rT, (adde GPRC:$rA, immAllOnes))]>;
1016 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1017                       "addze $rT, $rA", IntGeneral,
1018                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
1019 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1020                       "neg $rT, $rA", IntGeneral,
1021                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
1022 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1023                       "subfme $rT, $rA", IntGeneral,
1024                       [(set GPRC:$rT, (sube immAllOnes, GPRC:$rA))]>;
1025 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1026                       "subfze $rT, $rA", IntGeneral,
1027                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
1028 }
1029
1030 // A-Form instructions.  Most of the instructions executed in the FPU are of
1031 // this type.
1032 //
1033 let PPC970_Unit = 3 in {  // FPU Operations.
1034 def FMADD : AForm_1<63, 29,
1035                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1036                     "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1037                     [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1038                                            F8RC:$FRB))]>,
1039                     Requires<[FPContractions]>;
1040 def FMADDS : AForm_1<59, 29,
1041                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1042                     "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1043                     [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1044                                            F4RC:$FRB))]>,
1045                     Requires<[FPContractions]>;
1046 def FMSUB : AForm_1<63, 28,
1047                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1048                     "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1049                     [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1050                                            F8RC:$FRB))]>,
1051                     Requires<[FPContractions]>;
1052 def FMSUBS : AForm_1<59, 28,
1053                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1054                     "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1055                     [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1056                                            F4RC:$FRB))]>,
1057                     Requires<[FPContractions]>;
1058 def FNMADD : AForm_1<63, 31,
1059                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1060                     "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1061                     [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1062                                                  F8RC:$FRB)))]>,
1063                     Requires<[FPContractions]>;
1064 def FNMADDS : AForm_1<59, 31,
1065                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1066                     "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1067                     [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1068                                                  F4RC:$FRB)))]>,
1069                     Requires<[FPContractions]>;
1070 def FNMSUB : AForm_1<63, 30,
1071                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1072                     "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1073                     [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1074                                                  F8RC:$FRB)))]>,
1075                     Requires<[FPContractions]>;
1076 def FNMSUBS : AForm_1<59, 30,
1077                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1078                     "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1079                     [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1080                                                  F4RC:$FRB)))]>,
1081                     Requires<[FPContractions]>;
1082 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1083 // having 4 of these, force the comparison to always be an 8-byte double (code
1084 // should use an FMRSD if the input comparison value really wants to be a float)
1085 // and 4/8 byte forms for the result and operand type..
1086 def FSELD : AForm_1<63, 23,
1087                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1088                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1089                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1090 def FSELS : AForm_1<63, 23,
1091                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1092                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1093                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1094 def FADD  : AForm_2<63, 21,
1095                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1096                     "fadd $FRT, $FRA, $FRB", FPGeneral,
1097                     [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1098 def FADDS : AForm_2<59, 21,
1099                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1100                     "fadds $FRT, $FRA, $FRB", FPGeneral,
1101                     [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1102 def FDIV  : AForm_2<63, 18,
1103                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1104                     "fdiv $FRT, $FRA, $FRB", FPDivD,
1105                     [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1106 def FDIVS : AForm_2<59, 18,
1107                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1108                     "fdivs $FRT, $FRA, $FRB", FPDivS,
1109                     [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1110 def FMUL  : AForm_3<63, 25,
1111                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1112                     "fmul $FRT, $FRA, $FRB", FPFused,
1113                     [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1114 def FMULS : AForm_3<59, 25,
1115                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1116                     "fmuls $FRT, $FRA, $FRB", FPGeneral,
1117                     [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1118 def FSUB  : AForm_2<63, 20,
1119                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1120                     "fsub $FRT, $FRA, $FRB", FPGeneral,
1121                     [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1122 def FSUBS : AForm_2<59, 20,
1123                     (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1124                     "fsubs $FRT, $FRA, $FRB", FPGeneral,
1125                     [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1126 }
1127
1128 let PPC970_Unit = 1 in {  // FXU Operations.
1129 // M-Form instructions.  rotate and mask instructions.
1130 //
1131 let isCommutable = 1 in {
1132 // RLWIMI can be commuted if the rotate amount is zero.
1133 def RLWIMI : MForm_2<20,
1134                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1135                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1136                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1137                       NoEncode<"$rSi">;
1138 }
1139 def RLWINM : MForm_2<21,
1140                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1141                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1142                      []>;
1143 def RLWINMo : MForm_2<21,
1144                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1145                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1146                      []>, isDOT, PPC970_DGroup_Cracked;
1147 def RLWNM  : MForm_2<23,
1148                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1149                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1150                      []>;
1151 }
1152
1153
1154 //===----------------------------------------------------------------------===//
1155 // DWARF Pseudo Instructions
1156 //
1157
1158 def DWARF_LOC        : Pseudo<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file),
1159                               "${:comment} .loc $file, $line, $col",
1160                       [(dwarf_loc (i32 imm:$line), (i32 imm:$col),
1161                                   (i32 imm:$file))]>;
1162
1163 //===----------------------------------------------------------------------===//
1164 // PowerPC Instruction Patterns
1165 //
1166
1167 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1168 def : Pat<(i32 imm:$imm),
1169           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1170
1171 // Implement the 'not' operation with the NOR instruction.
1172 def NOT : Pat<(not GPRC:$in),
1173               (NOR GPRC:$in, GPRC:$in)>;
1174
1175 // ADD an arbitrary immediate.
1176 def : Pat<(add GPRC:$in, imm:$imm),
1177           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1178 // OR an arbitrary immediate.
1179 def : Pat<(or GPRC:$in, imm:$imm),
1180           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1181 // XOR an arbitrary immediate.
1182 def : Pat<(xor GPRC:$in, imm:$imm),
1183           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1184 // SUBFIC
1185 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1186           (SUBFIC GPRC:$in, imm:$imm)>;
1187
1188 // SHL/SRL
1189 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1190           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1191 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1192           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1193
1194 // ROTL
1195 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1196           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1197 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1198           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1199
1200 // RLWNM
1201 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1202           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1203
1204 // Calls
1205 def : Pat<(PPCcall_Macho (i32 tglobaladdr:$dst)),
1206           (BL_Macho tglobaladdr:$dst)>;
1207 def : Pat<(PPCcall_Macho (i32 texternalsym:$dst)),
1208           (BL_Macho texternalsym:$dst)>;
1209 def : Pat<(PPCcall_ELF (i32 tglobaladdr:$dst)),
1210           (BL_ELF tglobaladdr:$dst)>;
1211 def : Pat<(PPCcall_ELF (i32 texternalsym:$dst)),
1212           (BL_ELF texternalsym:$dst)>;
1213
1214 // Hi and Lo for Darwin Global Addresses.
1215 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1216 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1217 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1218 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1219 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1220 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1221 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1222           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1223 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1224           (ADDIS GPRC:$in, tconstpool:$g)>;
1225 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1226           (ADDIS GPRC:$in, tjumptable:$g)>;
1227
1228 // Fused negative multiply subtract, alternate pattern
1229 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1230           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1231           Requires<[FPContractions]>;
1232 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1233           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1234           Requires<[FPContractions]>;
1235
1236 // Standard shifts.  These are represented separately from the real shifts above
1237 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1238 // amounts.
1239 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1240           (SRAW GPRC:$rS, GPRC:$rB)>;
1241 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1242           (SRW GPRC:$rS, GPRC:$rB)>;
1243 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1244           (SLW GPRC:$rS, GPRC:$rB)>;
1245
1246 def : Pat<(zextloadi1 iaddr:$src),
1247           (LBZ iaddr:$src)>;
1248 def : Pat<(zextloadi1 xaddr:$src),
1249           (LBZX xaddr:$src)>;
1250 def : Pat<(extloadi1 iaddr:$src),
1251           (LBZ iaddr:$src)>;
1252 def : Pat<(extloadi1 xaddr:$src),
1253           (LBZX xaddr:$src)>;
1254 def : Pat<(extloadi8 iaddr:$src),
1255           (LBZ iaddr:$src)>;
1256 def : Pat<(extloadi8 xaddr:$src),
1257           (LBZX xaddr:$src)>;
1258 def : Pat<(extloadi16 iaddr:$src),
1259           (LHZ iaddr:$src)>;
1260 def : Pat<(extloadi16 xaddr:$src),
1261           (LHZX xaddr:$src)>;
1262 def : Pat<(extloadf32 iaddr:$src),
1263           (FMRSD (LFS iaddr:$src))>;
1264 def : Pat<(extloadf32 xaddr:$src),
1265           (FMRSD (LFSX xaddr:$src))>;
1266
1267 // Atomic operations
1268 def : Pat<(PPCcmp_unres imm:$imm, GPRC:$rA, imm:$label),
1269           (CMP_UNRESwi GPRC:$rA, imm:$imm, imm:$label)>;
1270
1271 include "PPCInstrAltivec.td"
1272 include "PPCInstr64Bit.td"