lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56
  57 //===----------------------------------------------------------------------===//
  58 // PowerPC specific DAG Nodes.
  59 //
  60
  61 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  62 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  63 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  64 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  65                        [SDNPHasChain, SDNPMayStore]>;
  66
  67 // This sequence is used for long double->int conversions.  It changes the
  68 // bits in the FPSCR which is not modelled.
  69 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  70                         [SDNPOutGlue]>;
  71 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  72                        [SDNPInGlue, SDNPOutGlue]>;
  73 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  74                        [SDNPInGlue, SDNPOutGlue]>;
  75 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  76                        [SDNPInGlue, SDNPOutGlue]>;
  77 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  78                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  79                         SDTCisVT<3, f64>]>,
  80                        [SDNPInGlue]>;
  81
  82 def PPCfsel   : SDNode<"PPCISD::FSEL",
  83    // Type constraint for fsel.
  84    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  85                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  86
  87 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  88 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  89 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  90 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  91 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  92
  93 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
  94 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
  95                             [SDNPMayLoad]>;
  96 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
  97 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
  98 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
  99 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 100 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 101 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 102 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 103 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 104                               [SDNPHasChain]>;
 105 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 106
 107 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 108
 109 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 110 // amounts.  These nodes are generated by the multi-precision shift code.
 111 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 112 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 113 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 114
 115 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 116 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 117                            [SDNPHasChain, SDNPMayStore]>;
 118
 119 // These are target-independent nodes, but have target-specific formats.
 120 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 121                            [SDNPHasChain, SDNPOutGlue]>;
 122 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 123                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 124
 125 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 126 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 127                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 128                        SDNPVariadic]>;
 129 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 130                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 131                            SDNPVariadic]>;
 132 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 133                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 134 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 135                           [SDNPHasChain, SDNPSideEffect,
 136                            SDNPInGlue, SDNPOutGlue]>;
 137 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 138                             [SDNPHasChain, SDNPSideEffect,
 139                              SDNPInGlue, SDNPOutGlue]>;
 140 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 141                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 142 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 143                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 144                        SDNPVariadic]>;
 145
 146 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 147                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 148
 149 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 150                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 151
 152 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 153                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 154                                                      SDTCisPtrTy<1>]>,
 155                                 [SDNPHasChain, SDNPSideEffect]>;
 156 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 157                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 158                                 [SDNPHasChain, SDNPSideEffect]>;
 159
 160 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 161 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 162
 163 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 164                            [SDNPHasChain, SDNPOptInGlue]>;
 165
 166 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 167                            [SDNPHasChain, SDNPMayLoad]>;
 168 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 169                            [SDNPHasChain, SDNPMayStore]>;
 170
 171 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 172 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 173                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 174 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 175                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 176
 177 // Instructions to support atomic operations
 178 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 179                           [SDNPHasChain, SDNPMayLoad]>;
 180 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 181                           [SDNPHasChain, SDNPMayStore]>;
 182
 183 // Instructions to support medium and large code model
 184 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 185 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 186 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 187
 188
 189 // Instructions to support dynamic alloca.
 190 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 191 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 192
 193 //===----------------------------------------------------------------------===//
 194 // PowerPC specific transformation functions and pattern fragments.
 195 //
 196
 197 def SHL32 : SDNodeXForm<imm, [{
 198   // Transformation function: 31 - imm
 199   return getI32Imm(31 - N->getZExtValue());
 200 }]>;
 201
 202 def SRL32 : SDNodeXForm<imm, [{
 203   // Transformation function: 32 - imm
 204   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 205 }]>;
 206
 207 def LO16 : SDNodeXForm<imm, [{
 208   // Transformation function: get the low 16 bits.
 209   return getI32Imm((unsigned short)N->getZExtValue());
 210 }]>;
 211
 212 def HI16 : SDNodeXForm<imm, [{
 213   // Transformation function: shift the immediate value down into the low bits.
 214   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 215 }]>;
 216
 217 def HA16 : SDNodeXForm<imm, [{
 218   // Transformation function: shift the immediate value down into the low bits.
 219   signed int Val = N->getZExtValue();
 220   return getI32Imm((Val - (signed short)Val) >> 16);
 221 }]>;
 222 def MB : SDNodeXForm<imm, [{
 223   // Transformation function: get the start bit of a mask
 224   unsigned mb = 0, me;
 225   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 226   return getI32Imm(mb);
 227 }]>;
 228
 229 def ME : SDNodeXForm<imm, [{
 230   // Transformation function: get the end bit of a mask
 231   unsigned mb, me = 0;
 232   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 233   return getI32Imm(me);
 234 }]>;
 235 def maskimm32 : PatLeaf<(imm), [{
 236   // maskImm predicate - True if immediate is a run of ones.
 237   unsigned mb, me;
 238   if (N->getValueType(0) == MVT::i32)
 239     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 240   else
 241     return false;
 242 }]>;
 243
 244 def immSExt16  : PatLeaf<(imm), [{
 245   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 246   // field.  Used by instructions like 'addi'.
 247   if (N->getValueType(0) == MVT::i32)
 248     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 249   else
 250     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 251 }]>;
 252 def immZExt16  : PatLeaf<(imm), [{
 253   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 254   // field.  Used by instructions like 'ori'.
 255   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 256 }], LO16>;
 257
 258 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 259 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 260 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 261 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 262 // clear).
 263 def imm16ShiftedZExt : PatLeaf<(imm), [{
 264   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 265   // immediate are set.  Used by instructions like 'xoris'.
 266   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 267 }], HI16>;
 268
 269 def imm16ShiftedSExt : PatLeaf<(imm), [{
 270   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 271   // immediate are set.  Used by instructions like 'addis'.  Identical to
 272   // imm16ShiftedZExt in 32-bit mode.
 273   if (N->getZExtValue() & 0xFFFF) return false;
 274   if (N->getValueType(0) == MVT::i32)
 275     return true;
 276   // For 64-bit, make sure it is sext right.
 277   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 278 }], HI16>;
 279
 280 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 281 // restricted memrix (offset/4) constants are alignment sensitive. If these
 282 // offsets are hidden behind TOC entries than the values of the lower-order
 283 // bits cannot be checked directly. As a result, we need to also incorporate
 284 // an alignment check into the relevant patterns.
 285
 286 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 287   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 288 }]>;
 289 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 290                             (store node:$val, node:$ptr), [{
 291   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 292 }]>;
 293 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 294   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 295 }]>;
 296 def aligned4pre_store : PatFrag<
 297                           (ops node:$val, node:$base, node:$offset),
 298                           (pre_store node:$val, node:$base, node:$offset), [{
 299   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 300 }]>;
 301
 302 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 303   return cast<LoadSDNode>(N)->getAlignment() < 4;
 304 }]>;
 305 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 306                               (store node:$val, node:$ptr), [{
 307   return cast<StoreSDNode>(N)->getAlignment() < 4;
 308 }]>;
 309 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 310   return cast<LoadSDNode>(N)->getAlignment() < 4;
 311 }]>;
 312
 313 //===----------------------------------------------------------------------===//
 314 // PowerPC Flag Definitions.
 315
 316 class isPPC64 { bit PPC64 = 1; }
 317 class isDOT   {
 318   list<Register> Defs = [CR0];
 319   bit RC  = 1;
 320 }
 321
 322 class RegConstraint<string C> {
 323   string Constraints = C;
 324 }
 325 class NoEncode<string E> {
 326   string DisableEncoding = E;
 327 }
 328
 329
 330 //===----------------------------------------------------------------------===//
 331 // PowerPC Operand Definitions.
 332
 333 def s5imm   : Operand<i32> {
 334   let PrintMethod = "printS5ImmOperand";
 335 }
 336 def u5imm   : Operand<i32> {
 337   let PrintMethod = "printU5ImmOperand";
 338 }
 339 def u6imm   : Operand<i32> {
 340   let PrintMethod = "printU6ImmOperand";
 341 }
 342 def s16imm  : Operand<i32> {
 343   let PrintMethod = "printS16ImmOperand";
 344 }
 345 def u16imm  : Operand<i32> {
 346   let PrintMethod = "printU16ImmOperand";
 347 }
 348 def directbrtarget : Operand<OtherVT> {
 349   let PrintMethod = "printBranchOperand";
 350   let EncoderMethod = "getDirectBrEncoding";
 351 }
 352 def condbrtarget : Operand<OtherVT> {
 353   let PrintMethod = "printBranchOperand";
 354   let EncoderMethod = "getCondBrEncoding";
 355 }
 356 def calltarget : Operand<iPTR> {
 357   let EncoderMethod = "getDirectBrEncoding";
 358 }
 359 def aaddr : Operand<iPTR> {
 360   let PrintMethod = "printAbsAddrOperand";
 361 }
 362 def symbolHi: Operand<i32> {
 363   let PrintMethod = "printSymbolHi";
 364   let EncoderMethod = "getHA16Encoding";
 365 }
 366 def symbolLo: Operand<i32> {
 367   let PrintMethod = "printSymbolLo";
 368   let EncoderMethod = "getLO16Encoding";
 369 }
 370 def crbitm: Operand<i8> {
 371   let PrintMethod = "printcrbitm";
 372   let EncoderMethod = "get_crbitm_encoding";
 373 }
 374 // Address operands
 375 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 376 def ptr_rc_nor0 : PointerLikeRegClass<1>;
 377
 378 def memri : Operand<iPTR> {
 379   let PrintMethod = "printMemRegImm";
 380   let MIOperandInfo = (ops symbolLo:$imm, ptr_rc_nor0:$reg);
 381   let EncoderMethod = "getMemRIEncoding";
 382 }
 383 def memrr : Operand<iPTR> {
 384   let PrintMethod = "printMemRegReg";
 385   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc:$offreg);
 386 }
 387 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 388   let PrintMethod = "printMemRegImmShifted";
 389   let MIOperandInfo = (ops symbolLo:$imm, ptr_rc_nor0:$reg);
 390   let EncoderMethod = "getMemRIXEncoding";
 391 }
 392
 393 // A single-register address. This is used with the SjLj
 394 // pseudo-instructions.
 395 def memr : Operand<iPTR> {
 396   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 397 }
 398
 399 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 400 // that doesn't matter.
 401 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 402                                      (ops (i32 20), (i32 zero_reg))> {
 403   let PrintMethod = "printPredicateOperand";
 404 }
 405
 406 // Define PowerPC specific addressing mode.
 407 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 408 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 409 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 410 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 411
 412 // The address in a single register. This is used with the SjLj
 413 // pseudo-instructions.
 414 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 415
 416 /// This is just the offset part of iaddr, used for preinc.
 417 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 418
 419 //===----------------------------------------------------------------------===//
 420 // PowerPC Instruction Predicate Definitions.
 421 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 422 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 423 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 424
 425 //===----------------------------------------------------------------------===//
 426 // PowerPC Instruction Definitions.
 427
 428 // Pseudo-instructions:
 429
 430 let hasCtrlDep = 1 in {
 431 let Defs = [R1], Uses = [R1] in {
 432 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 433                               [(callseq_start timm:$amt)]>;
 434 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 435                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 436 }
 437
 438 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 439                               "UPDATE_VRSAVE $rD, $rS", []>;
 440 }
 441
 442 let Defs = [R1], Uses = [R1] in
 443 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "#DYNALLOC",
 444                        [(set GPRC:$result,
 445                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 446
 447 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 448 // instruction selection into a branch sequence.
 449 let usesCustomInserter = 1,    // Expanded after instruction selection.
 450     PPC970_Single = 1 in {
 451   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 452                               i32imm:$BROPC), "#SELECT_CC_I4",
 453                               []>;
 454   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 455                               i32imm:$BROPC), "#SELECT_CC_I8",
 456                               []>;
 457   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 458                               i32imm:$BROPC), "#SELECT_CC_F4",
 459                               []>;
 460   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 461                               i32imm:$BROPC), "#SELECT_CC_F8",
 462                               []>;
 463   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 464                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 465                               []>;
 466 }
 467
 468 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 469 // scavenge a register for it.
 470 let mayStore = 1 in
 471 def SPILL_CR : Pseudo<(outs), (ins CRRC:$cond, memri:$F),
 472                      "#SPILL_CR", []>;
 473
 474 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 475 // spilled), so we'll need to scavenge a register for it.
 476 let mayLoad = 1 in
 477 def RESTORE_CR : Pseudo<(outs CRRC:$cond), (ins memri:$F),
 478                      "#RESTORE_CR", []>;
 479
 480 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 481   let isCodeGenOnly = 1, isReturn = 1, Uses = [LR, RM] in
 482     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 483                           "b${p:cc}lr ${p:reg}", BrB,
 484                           [(retflag)]>;
 485   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 486     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 487 }
 488
 489 let Defs = [LR] in
 490   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 491                    PPC970_Unit_BRU;
 492
 493 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 494   let isBarrier = 1 in {
 495   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 496                   "b $dst", BrB,
 497                   [(br bb:$dst)]>;
 498   }
 499
 500   // BCC represents an arbitrary conditional branch on a predicate.
 501   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 502   // a two-value operand where a dag node expects two operands. :(
 503   let isCodeGenOnly = 1 in
 504     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 505                     "b${cond:cc} ${cond:reg}, $dst"
 506                     /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 507
 508   let Defs = [CTR], Uses = [CTR] in {
 509     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 510                        "bdz $dst">;
 511     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 512                        "bdnz $dst">;
 513   }
 514 }
 515
 516 // The direct BCL used by the SjLj setjmp code.
 517 let isCall = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 518   let Defs = [LR], Uses = [RM] in {
 519     def BCL  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 520                        "bcl 20, 31, $dst">;
 521   }
 522 }
 523
 524 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 525   // Convenient aliases for call instructions
 526   let Uses = [RM] in {
 527     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 528                     "bl $func", BrB, []>;  // See Pat patterns below.
 529     def BLA : IForm<18, 1, 1, (outs), (ins aaddr:$func),
 530                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 531   }
 532   let Uses = [CTR, RM] in {
 533     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 534                              "bctrl", BrB, [(PPCbctrl)]>,
 535                 Requires<[In32BitMode]>;
 536   }
 537 }
 538
 539 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 540 def TCRETURNdi :Pseudo< (outs),
 541                         (ins calltarget:$dst, i32imm:$offset),
 542                  "#TC_RETURNd $dst $offset",
 543                  []>;
 544
 545
 546 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 547 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset),
 548                  "#TC_RETURNa $func $offset",
 549                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 550
 551 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 552 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
 553                  "#TC_RETURNr $dst $offset",
 554                  []>;
 555
 556
 557 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 558     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 559 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 560      Requires<[In32BitMode]>;
 561
 562
 563
 564 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 565     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 566 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 567                   "b $dst", BrB,
 568                   []>;
 569
 570
 571 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 572     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 573 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 574                   "ba $dst", BrB,
 575                   []>;
 576
 577 let hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
 578     usesCustomInserter = 1 in {
 579   def EH_SjLj_SetJmp32  : Pseudo<(outs GPRC:$dst), (ins memr:$buf),
 580                             "#EH_SJLJ_SETJMP32",
 581                             [(set GPRC:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
 582                           Requires<[In32BitMode]>;
 583   let isTerminator = 1 in
 584   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
 585                             "#EH_SJLJ_LONGJMP32",
 586                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
 587                           Requires<[In32BitMode]>;
 588 }
 589
 590 let isBranch = 1, isTerminator = 1, isCodeGenOnly = 1 in {
 591   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
 592                         "#EH_SjLj_Setup\t$dst", []>;
 593 }
 594
 595 // DCB* instructions.
 596 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 597                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 598                       PPC970_DGroup_Single;
 599 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 600                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 601                       PPC970_DGroup_Single;
 602 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 603                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 604                       PPC970_DGroup_Single;
 605 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 606                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 607                       PPC970_DGroup_Single;
 608 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 609                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 610                       PPC970_DGroup_Single;
 611 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 612                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 613                       PPC970_DGroup_Single;
 614 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 615                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 616                       PPC970_DGroup_Single;
 617 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 618                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 619                       PPC970_DGroup_Single;
 620
 621 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
 622           (DCBT xoaddr:$dst)>;
 623
 624 // Atomic operations
 625 let usesCustomInserter = 1 in {
 626   let Defs = [CR0] in {
 627     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 628       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I8",
 629       [(set GPRC:$dst, (atomic_load_add_8 xoaddr:$ptr, GPRC:$incr))]>;
 630     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 631       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I8",
 632       [(set GPRC:$dst, (atomic_load_sub_8 xoaddr:$ptr, GPRC:$incr))]>;
 633     def ATOMIC_LOAD_AND_I8 : Pseudo<
 634       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I8",
 635       [(set GPRC:$dst, (atomic_load_and_8 xoaddr:$ptr, GPRC:$incr))]>;
 636     def ATOMIC_LOAD_OR_I8 : Pseudo<
 637       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I8",
 638       [(set GPRC:$dst, (atomic_load_or_8 xoaddr:$ptr, GPRC:$incr))]>;
 639     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 640       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "ATOMIC_LOAD_XOR_I8",
 641       [(set GPRC:$dst, (atomic_load_xor_8 xoaddr:$ptr, GPRC:$incr))]>;
 642     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 643       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I8",
 644       [(set GPRC:$dst, (atomic_load_nand_8 xoaddr:$ptr, GPRC:$incr))]>;
 645     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 646       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I16",
 647       [(set GPRC:$dst, (atomic_load_add_16 xoaddr:$ptr, GPRC:$incr))]>;
 648     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 649       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I16",
 650       [(set GPRC:$dst, (atomic_load_sub_16 xoaddr:$ptr, GPRC:$incr))]>;
 651     def ATOMIC_LOAD_AND_I16 : Pseudo<
 652       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I16",
 653       [(set GPRC:$dst, (atomic_load_and_16 xoaddr:$ptr, GPRC:$incr))]>;
 654     def ATOMIC_LOAD_OR_I16 : Pseudo<
 655       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I16",
 656       [(set GPRC:$dst, (atomic_load_or_16 xoaddr:$ptr, GPRC:$incr))]>;
 657     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 658       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I16",
 659       [(set GPRC:$dst, (atomic_load_xor_16 xoaddr:$ptr, GPRC:$incr))]>;
 660     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 661       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I16",
 662       [(set GPRC:$dst, (atomic_load_nand_16 xoaddr:$ptr, GPRC:$incr))]>;
 663     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 664       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I32",
 665       [(set GPRC:$dst, (atomic_load_add_32 xoaddr:$ptr, GPRC:$incr))]>;
 666     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 667       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I32",
 668       [(set GPRC:$dst, (atomic_load_sub_32 xoaddr:$ptr, GPRC:$incr))]>;
 669     def ATOMIC_LOAD_AND_I32 : Pseudo<
 670       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I32",
 671       [(set GPRC:$dst, (atomic_load_and_32 xoaddr:$ptr, GPRC:$incr))]>;
 672     def ATOMIC_LOAD_OR_I32 : Pseudo<
 673       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I32",
 674       [(set GPRC:$dst, (atomic_load_or_32 xoaddr:$ptr, GPRC:$incr))]>;
 675     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 676       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I32",
 677       [(set GPRC:$dst, (atomic_load_xor_32 xoaddr:$ptr, GPRC:$incr))]>;
 678     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 679       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I32",
 680       [(set GPRC:$dst, (atomic_load_nand_32 xoaddr:$ptr, GPRC:$incr))]>;
 681
 682     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 683       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I8",
 684       [(set GPRC:$dst,
 685                     (atomic_cmp_swap_8 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 686     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 687       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
 688       [(set GPRC:$dst,
 689                     (atomic_cmp_swap_16 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 690     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 691       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
 692       [(set GPRC:$dst,
 693                     (atomic_cmp_swap_32 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 694
 695     def ATOMIC_SWAP_I8 : Pseudo<
 696       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_i8",
 697       [(set GPRC:$dst, (atomic_swap_8 xoaddr:$ptr, GPRC:$new))]>;
 698     def ATOMIC_SWAP_I16 : Pseudo<
 699       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I16",
 700       [(set GPRC:$dst, (atomic_swap_16 xoaddr:$ptr, GPRC:$new))]>;
 701     def ATOMIC_SWAP_I32 : Pseudo<
 702       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I32",
 703       [(set GPRC:$dst, (atomic_swap_32 xoaddr:$ptr, GPRC:$new))]>;
 704   }
 705 }
 706
 707 // Instructions to support atomic operations
 708 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 709                    "lwarx $rD, $src", LdStLWARX,
 710                    [(set GPRC:$rD, (PPClarx xoaddr:$src))]>;
 711
 712 let Defs = [CR0] in
 713 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 714                    "stwcx. $rS, $dst", LdStSTWCX,
 715                    [(PPCstcx GPRC:$rS, xoaddr:$dst)]>,
 716                    isDOT;
 717
 718 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 719 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
 720
 721 //===----------------------------------------------------------------------===//
 722 // PPC32 Load Instructions.
 723 //
 724
 725 // Unindexed (r+i) Loads.
 726 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 727 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 728                   "lbz $rD, $src", LdStLoad,
 729                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 730 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 731                   "lha $rD, $src", LdStLHA,
 732                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 733                   PPC970_DGroup_Cracked;
 734 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 735                   "lhz $rD, $src", LdStLoad,
 736                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 737 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 738                   "lwz $rD, $src", LdStLoad,
 739                   [(set GPRC:$rD, (load iaddr:$src))]>;
 740
 741 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 742                   "lfs $rD, $src", LdStLFD,
 743                   [(set F4RC:$rD, (load iaddr:$src))]>;
 744 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 745                   "lfd $rD, $src", LdStLFD,
 746                   [(set F8RC:$rD, (load iaddr:$src))]>;
 747
 748
 749 // Unindexed (r+i) Loads with Update (preinc).
 750 let mayLoad = 1 in {
 751 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 752                    "lbzu $rD, $addr", LdStLoadUpd,
 753                    []>, RegConstraint<"$addr.reg = $ea_result">,
 754                    NoEncode<"$ea_result">;
 755
 756 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 757                    "lhau $rD, $addr", LdStLHAU,
 758                    []>, RegConstraint<"$addr.reg = $ea_result">,
 759                    NoEncode<"$ea_result">;
 760
 761 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 762                    "lhzu $rD, $addr", LdStLoadUpd,
 763                    []>, RegConstraint<"$addr.reg = $ea_result">,
 764                    NoEncode<"$ea_result">;
 765
 766 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 767                    "lwzu $rD, $addr", LdStLoadUpd,
 768                    []>, RegConstraint<"$addr.reg = $ea_result">,
 769                    NoEncode<"$ea_result">;
 770
 771 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 772                   "lfsu $rD, $addr", LdStLFDU,
 773                   []>, RegConstraint<"$addr.reg = $ea_result">,
 774                    NoEncode<"$ea_result">;
 775
 776 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 777                   "lfdu $rD, $addr", LdStLFDU,
 778                   []>, RegConstraint<"$addr.reg = $ea_result">,
 779                    NoEncode<"$ea_result">;
 780
 781
 782 // Indexed (r+r) Loads with Update (preinc).
 783 def LBZUX : XForm_1<31, 119, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 784                    (ins memrr:$addr),
 785                    "lbzux $rD, $addr", LdStLoadUpd,
 786                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 787                    NoEncode<"$ea_result">;
 788
 789 def LHAUX : XForm_1<31, 375, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 790                    (ins memrr:$addr),
 791                    "lhaux $rD, $addr", LdStLHAU,
 792                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 793                    NoEncode<"$ea_result">;
 794
 795 def LHZUX : XForm_1<31, 311, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 796                    (ins memrr:$addr),
 797                    "lhzux $rD, $addr", LdStLoadUpd,
 798                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 799                    NoEncode<"$ea_result">;
 800
 801 def LWZUX : XForm_1<31, 55, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 802                    (ins memrr:$addr),
 803                    "lwzux $rD, $addr", LdStLoadUpd,
 804                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 805                    NoEncode<"$ea_result">;
 806
 807 def LFSUX : XForm_1<31, 567, (outs F4RC:$rD, ptr_rc_nor0:$ea_result),
 808                    (ins memrr:$addr),
 809                    "lfsux $rD, $addr", LdStLFDU,
 810                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 811                    NoEncode<"$ea_result">;
 812
 813 def LFDUX : XForm_1<31, 631, (outs F8RC:$rD, ptr_rc_nor0:$ea_result),
 814                    (ins memrr:$addr),
 815                    "lfdux $rD, $addr", LdStLFDU,
 816                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 817                    NoEncode<"$ea_result">;
 818 }
 819 }
 820
 821 // Indexed (r+r) Loads.
 822 //
 823 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 824 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 825                    "lbzx $rD, $src", LdStLoad,
 826                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 827 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 828                    "lhax $rD, $src", LdStLHA,
 829                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 830                    PPC970_DGroup_Cracked;
 831 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 832                    "lhzx $rD, $src", LdStLoad,
 833                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 834 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 835                    "lwzx $rD, $src", LdStLoad,
 836                    [(set GPRC:$rD, (load xaddr:$src))]>;
 837
 838
 839 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 840                    "lhbrx $rD, $src", LdStLoad,
 841                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i16))]>;
 842 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 843                    "lwbrx $rD, $src", LdStLoad,
 844                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i32))]>;
 845
 846 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 847                       "lfsx $frD, $src", LdStLFD,
 848                       [(set F4RC:$frD, (load xaddr:$src))]>;
 849 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 850                       "lfdx $frD, $src", LdStLFD,
 851                       [(set F8RC:$frD, (load xaddr:$src))]>;
 852 }
 853
 854 //===----------------------------------------------------------------------===//
 855 // PPC32 Store Instructions.
 856 //
 857
 858 // Unindexed (r+i) Stores.
 859 let PPC970_Unit = 2 in {
 860 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 861                    "stb $rS, $src", LdStStore,
 862                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 863 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 864                    "sth $rS, $src", LdStStore,
 865                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 866 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 867                    "stw $rS, $src", LdStStore,
 868                    [(store GPRC:$rS, iaddr:$src)]>;
 869 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 870                    "stfs $rS, $dst", LdStSTFD,
 871                    [(store F4RC:$rS, iaddr:$dst)]>;
 872 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 873                    "stfd $rS, $dst", LdStSTFD,
 874                    [(store F8RC:$rS, iaddr:$dst)]>;
 875 }
 876
 877 // Unindexed (r+i) Stores with Update (preinc).
 878 let PPC970_Unit = 2, mayStore = 1 in {
 879 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 880                     "stbu $rS, $dst", LdStStoreUpd, []>,
 881                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 882 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 883                     "sthu $rS, $dst", LdStStoreUpd, []>,
 884                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 885 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 886                     "stwu $rS, $dst", LdStStoreUpd, []>,
 887                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 888 def STFSU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memri:$dst),
 889                     "stfsu $rS, $dst", LdStSTFDU, []>,
 890                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 891 def STFDU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memri:$dst),
 892                     "stfdu $rS, $dst", LdStSTFDU, []>,
 893                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 894 }
 895
 896 // Patterns to match the pre-inc stores.  We can't put the patterns on
 897 // the instruction definitions directly as ISel wants the address base
 898 // and offset to be separate operands, not a single complex operand.
 899 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 900           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
 901 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 902           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
 903 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 904           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
 905 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 906           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
 907 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 908           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
 909
 910 // Indexed (r+r) Stores.
 911 let PPC970_Unit = 2 in {
 912 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 913                    "stbx $rS, $dst", LdStStore,
 914                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 915                    PPC970_DGroup_Cracked;
 916 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 917                    "sthx $rS, $dst", LdStStore,
 918                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 919                    PPC970_DGroup_Cracked;
 920 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 921                    "stwx $rS, $dst", LdStStore,
 922                    [(store GPRC:$rS, xaddr:$dst)]>,
 923                    PPC970_DGroup_Cracked;
 924
 925 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 926                    "sthbrx $rS, $dst", LdStStore,
 927                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i16)]>,
 928                    PPC970_DGroup_Cracked;
 929 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 930                    "stwbrx $rS, $dst", LdStStore,
 931                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i32)]>,
 932                    PPC970_DGroup_Cracked;
 933
 934 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 935                      "stfiwx $frS, $dst", LdStSTFD,
 936                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 937
 938 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 939                      "stfsx $frS, $dst", LdStSTFD,
 940                      [(store F4RC:$frS, xaddr:$dst)]>;
 941 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 942                      "stfdx $frS, $dst", LdStSTFD,
 943                      [(store F8RC:$frS, xaddr:$dst)]>;
 944 }
 945
 946 // Indexed (r+r) Stores with Update (preinc).
 947 let PPC970_Unit = 2, mayStore = 1 in {
 948 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 949                     "stbux $rS, $dst", LdStStoreUpd, []>,
 950                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 951                     PPC970_DGroup_Cracked;
 952 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 953                     "sthux $rS, $dst", LdStStoreUpd, []>,
 954                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 955                     PPC970_DGroup_Cracked;
 956 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 957                     "stwux $rS, $dst", LdStStoreUpd, []>,
 958                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 959                     PPC970_DGroup_Cracked;
 960 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memrr:$dst),
 961                     "stfsux $rS, $dst", LdStSTFDU, []>,
 962                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 963                     PPC970_DGroup_Cracked;
 964 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memrr:$dst),
 965                     "stfdux $rS, $dst", LdStSTFDU, []>,
 966                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 967                     PPC970_DGroup_Cracked;
 968 }
 969
 970 // Patterns to match the pre-inc stores.  We can't put the patterns on
 971 // the instruction definitions directly as ISel wants the address base
 972 // and offset to be separate operands, not a single complex operand.
 973 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 974           (STBUX $rS, $ptrreg, $ptroff)>;
 975 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 976           (STHUX $rS, $ptrreg, $ptroff)>;
 977 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 978           (STWUX $rS, $ptrreg, $ptroff)>;
 979 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 980           (STFSUX $rS, $ptrreg, $ptroff)>;
 981 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 982           (STFDUX $rS, $ptrreg, $ptroff)>;
 983
 984 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 985                         "sync", LdStSync,
 986                         [(int_ppc_sync)]>;
 987
 988 //===----------------------------------------------------------------------===//
 989 // PPC32 Arithmetic Instructions.
 990 //
 991
 992 let PPC970_Unit = 1 in {  // FXU Operations.
 993 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, s16imm:$imm),
 994                      "addi $rD, $rA, $imm", IntSimple,
 995                      [(set GPRC:$rD, (add GPRC_NOR0:$rA, immSExt16:$imm))]>;
 996 def ADDIL  : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$imm),
 997                      "addi $rD, $rA, $imm", IntSimple,
 998                      [(set GPRC:$rD, (add GPRC_NOR0:$rA, immSExt16:$imm))]>;
 999 let Defs = [CARRY] in {
1000 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1001                      "addic $rD, $rA, $imm", IntGeneral,
1002                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
1003                      PPC970_DGroup_Cracked;
1004 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1005                      "addic. $rD, $rA, $imm", IntGeneral,
1006                      []>;
1007 }
1008 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolHi:$imm),
1009                      "addis $rD, $rA, $imm", IntSimple,
1010                      [(set GPRC:$rD, (add GPRC_NOR0:$rA,
1011                                           imm16ShiftedSExt:$imm))]>;
1012 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$sym),
1013                      "la $rD, $sym($rA)", IntGeneral,
1014                      [(set GPRC:$rD, (add GPRC_NOR0:$rA,
1015                                           (PPClo tglobaladdr:$sym, 0)))]>;
1016 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1017                      "mulli $rD, $rA, $imm", IntMulLI,
1018                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
1019 let Defs = [CARRY] in {
1020 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1021                      "subfic $rD, $rA, $imm", IntGeneral,
1022                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
1023 }
1024
1025 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1026   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
1027                        "li $rD, $imm", IntSimple,
1028                        [(set GPRC:$rD, immSExt16:$imm)]>;
1029   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
1030                        "lis $rD, $imm", IntSimple,
1031                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
1032 }
1033 }
1034
1035 let PPC970_Unit = 1 in {  // FXU Operations.
1036 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1037                     "andi. $dst, $src1, $src2", IntGeneral,
1038                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
1039                     isDOT;
1040 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1041                     "andis. $dst, $src1, $src2", IntGeneral,
1042                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
1043                     isDOT;
1044 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1045                     "ori $dst, $src1, $src2", IntSimple,
1046                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
1047 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1048                     "oris $dst, $src1, $src2", IntSimple,
1049                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
1050 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1051                     "xori $dst, $src1, $src2", IntSimple,
1052                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
1053 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1054                     "xoris $dst, $src1, $src2", IntSimple,
1055                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
1056 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1057                          []>;
1058 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
1059                         "cmpwi $crD, $rA, $imm", IntCompare>;
1060 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1061                          "cmplwi $dst, $src1, $src2", IntCompare>;
1062 }
1063
1064
1065 let PPC970_Unit = 1 in {  // FXU Operations.
1066 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1067                    "nand $rA, $rS, $rB", IntSimple,
1068                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
1069 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1070                    "and $rA, $rS, $rB", IntSimple,
1071                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
1072 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1073                    "andc $rA, $rS, $rB", IntSimple,
1074                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
1075 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1076                    "or $rA, $rS, $rB", IntSimple,
1077                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
1078 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1079                    "nor $rA, $rS, $rB", IntSimple,
1080                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
1081 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1082                    "orc $rA, $rS, $rB", IntSimple,
1083                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
1084 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1085                    "eqv $rA, $rS, $rB", IntSimple,
1086                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
1087 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1088                    "xor $rA, $rS, $rB", IntSimple,
1089                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
1090 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1091                    "slw $rA, $rS, $rB", IntGeneral,
1092                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
1093 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1094                    "srw $rA, $rS, $rB", IntGeneral,
1095                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
1096 let Defs = [CARRY] in {
1097 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1098                    "sraw $rA, $rS, $rB", IntShift,
1099                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
1100 }
1101 }
1102
1103 let PPC970_Unit = 1 in {  // FXU Operations.
1104 let Defs = [CARRY] in {
1105 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
1106                      "srawi $rA, $rS, $SH", IntShift,
1107                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
1108 }
1109 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
1110                       "cntlzw $rA, $rS", IntGeneral,
1111                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
1112 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
1113                       "extsb $rA, $rS", IntSimple,
1114                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
1115 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
1116                       "extsh $rA, $rS", IntSimple,
1117                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
1118
1119 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1120                           "cmpw $crD, $rA, $rB", IntCompare>;
1121 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1122                           "cmplw $crD, $rA, $rB", IntCompare>;
1123 }
1124 let PPC970_Unit = 3 in {  // FPU Operations.
1125 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1126 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1127 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
1128                       "fcmpu $crD, $fA, $fB", FPCompare>;
1129 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
1130                       "fcmpu $crD, $fA, $fB", FPCompare>;
1131
1132 let Uses = [RM] in {
1133   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
1134                         "fctiwz $frD, $frB", FPGeneral,
1135                         [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
1136   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
1137                         "frsp $frD, $frB", FPGeneral,
1138                         [(set F4RC:$frD, (fround F8RC:$frB))]>;
1139   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
1140                         "fsqrt $frD, $frB", FPSqrt,
1141                         [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
1142   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
1143                         "fsqrts $frD, $frB", FPSqrt,
1144                         [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
1145   }
1146 }
1147
1148 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1149 /// often coalesced away and we don't want the dispatch group builder to think
1150 /// that they will fill slots (which could cause the load of a LSU reject to
1151 /// sneak into a d-group with a store).
1152 def FMR   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1153                      "fmr $frD, $frB", FPGeneral,
1154                      []>,  // (set F4RC:$frD, F4RC:$frB)
1155                      PPC970_Unit_Pseudo;
1156
1157 let PPC970_Unit = 3 in {  // FPU Operations.
1158 // These are artificially split into two different forms, for 4/8 byte FP.
1159 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1160                       "fabs $frD, $frB", FPGeneral,
1161                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
1162 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1163                       "fabs $frD, $frB", FPGeneral,
1164                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
1165 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1166                       "fnabs $frD, $frB", FPGeneral,
1167                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
1168 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1169                       "fnabs $frD, $frB", FPGeneral,
1170                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
1171 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1172                       "fneg $frD, $frB", FPGeneral,
1173                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
1174 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1175                       "fneg $frD, $frB", FPGeneral,
1176                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
1177 }
1178
1179
1180 // XL-Form instructions.  condition register logical ops.
1181 //
1182 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1183                       "mcrf $BF, $BFA", BrMCR>,
1184              PPC970_DGroup_First, PPC970_Unit_CRU;
1185
1186 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1187                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1188                       "creqv $CRD, $CRA, $CRB", BrCR,
1189                       []>;
1190
1191 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1192                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1193                       "cror $CRD, $CRA, $CRB", BrCR,
1194                       []>;
1195
1196 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1197               "creqv $dst, $dst, $dst", BrCR,
1198               []>;
1199
1200 def CRUNSET: XLForm_1_ext<19, 193, (outs CRBITRC:$dst), (ins),
1201               "crxor $dst, $dst, $dst", BrCR,
1202               []>;
1203
1204 let Defs = [CR1EQ], CRD = 6 in {
1205 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1206               "creqv 6, 6, 6", BrCR,
1207               [(PPCcr6set)]>;
1208
1209 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1210               "crxor 6, 6, 6", BrCR,
1211               [(PPCcr6unset)]>;
1212 }
1213
1214 // XFX-Form instructions.  Instructions that deal with SPRs.
1215 //
1216 let Uses = [CTR] in {
1217 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1218                           "mfctr $rT", SprMFSPR>,
1219             PPC970_DGroup_First, PPC970_Unit_FXU;
1220 }
1221 let Defs = [CTR], Pattern = [(PPCmtctr GPRC:$rS)] in {
1222 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1223                           "mtctr $rS", SprMTSPR>,
1224             PPC970_DGroup_First, PPC970_Unit_FXU;
1225 }
1226
1227 let Defs = [LR] in {
1228 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1229                           "mtlr $rS", SprMTSPR>,
1230             PPC970_DGroup_First, PPC970_Unit_FXU;
1231 }
1232 let Uses = [LR] in {
1233 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1234                           "mflr $rT", SprMFSPR>,
1235             PPC970_DGroup_First, PPC970_Unit_FXU;
1236 }
1237
1238 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1239 // a GPR on the PPC970.  As such, copies in and out have the same performance
1240 // characteristics as an OR instruction.
1241 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1242                              "mtspr 256, $rS", IntGeneral>,
1243                PPC970_DGroup_Single, PPC970_Unit_FXU;
1244 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1245                              "mfspr $rT, 256", IntGeneral>,
1246                PPC970_DGroup_First, PPC970_Unit_FXU;
1247
1248 let isCodeGenOnly = 1 in {
1249   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1250                                 (outs VRSAVERC:$reg), (ins GPRC:$rS),
1251                                 "mtspr 256, $rS", IntGeneral>,
1252                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1253   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT),
1254                                 (ins VRSAVERC:$reg),
1255                                 "mfspr $rT, 256", IntGeneral>,
1256                   PPC970_DGroup_First, PPC970_Unit_FXU;
1257 }
1258
1259 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1260 // so we'll need to scavenge a register for it.
1261 let mayStore = 1 in
1262 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1263                      "#SPILL_VRSAVE", []>;
1264
1265 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1266 // spilled), so we'll need to scavenge a register for it.
1267 let mayLoad = 1 in
1268 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1269                      "#RESTORE_VRSAVE", []>;
1270
1271 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins GPRC:$rS),
1272                       "mtcrf $FXM, $rS", BrMCRX>,
1273             PPC970_MicroCode, PPC970_Unit_CRU;
1274
1275 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1276 // declaring that here gives the local register allocator problems with this:
1277 //  vreg = MCRF  CR0
1278 //  MFCR  <kill of whatever preg got assigned to vreg>
1279 // while not declaring it breaks DeadMachineInstructionElimination.
1280 // As it turns out, in all cases where we currently use this,
1281 // we're only interested in one subregister of it.  Represent this in the
1282 // instruction to keep the register allocator from becoming confused.
1283 //
1284 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1285 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1286                        "#MFCRpseud", SprMFCR>,
1287             PPC970_MicroCode, PPC970_Unit_CRU;
1288
1289 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1290                      "mfcr $rT", SprMFCR>,
1291                      PPC970_MicroCode, PPC970_Unit_CRU;
1292
1293 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1294                        "mfocrf $rT, $FXM", SprMFCR>,
1295             PPC970_DGroup_First, PPC970_Unit_CRU;
1296
1297 // Instructions to manipulate FPSCR.  Only long double handling uses these.
1298 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
1299
1300 let Uses = [RM], Defs = [RM] in {
1301   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1302                          "mtfsb0 $FM", IntMTFSB0,
1303                         [(PPCmtfsb0 (i32 imm:$FM))]>,
1304                PPC970_DGroup_Single, PPC970_Unit_FPU;
1305   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1306                          "mtfsb1 $FM", IntMTFSB0,
1307                         [(PPCmtfsb1 (i32 imm:$FM))]>,
1308                PPC970_DGroup_Single, PPC970_Unit_FPU;
1309   // MTFSF does not actually produce an FP result.  We pretend it copies
1310   // input reg B to the output.  If we didn't do this it would look like the
1311   // instruction had no outputs (because we aren't modelling the FPSCR) and
1312   // it would be deleted.
1313   def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
1314                                 (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
1315                          "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
1316                          [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
1317                                                      F8RC:$rT, F8RC:$FRB))]>,
1318                PPC970_DGroup_Single, PPC970_Unit_FPU;
1319 }
1320 let Uses = [RM] in {
1321   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1322                          "mffs $rT", IntMFFS,
1323                          [(set F8RC:$rT, (PPCmffs))]>,
1324                PPC970_DGroup_Single, PPC970_Unit_FPU;
1325   def FADDrtz: AForm_2<63, 21,
1326                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1327                       "fadd $FRT, $FRA, $FRB", FPAddSub,
1328                       [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
1329                PPC970_DGroup_Single, PPC970_Unit_FPU;
1330 }
1331
1332
1333 let PPC970_Unit = 1 in {  // FXU Operations.
1334
1335 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1336 //
1337 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1338                      "add $rT, $rA, $rB", IntSimple,
1339                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
1340 let Defs = [CARRY] in {
1341 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1342                      "addc $rT, $rA, $rB", IntGeneral,
1343                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
1344                      PPC970_DGroup_Cracked;
1345 }
1346 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1347                      "divw $rT, $rA, $rB", IntDivW,
1348                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
1349                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1350 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1351                      "divwu $rT, $rA, $rB", IntDivW,
1352                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
1353                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1354 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1355                      "mulhw $rT, $rA, $rB", IntMulHW,
1356                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
1357 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1358                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1359                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
1360 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1361                      "mullw $rT, $rA, $rB", IntMulHW,
1362                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
1363 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1364                      "subf $rT, $rA, $rB", IntGeneral,
1365                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
1366 let Defs = [CARRY] in {
1367 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1368                      "subfc $rT, $rA, $rB", IntGeneral,
1369                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
1370                      PPC970_DGroup_Cracked;
1371 }
1372 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1373                       "neg $rT, $rA", IntSimple,
1374                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
1375 let Uses = [CARRY], Defs = [CARRY] in {
1376 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1377                       "adde $rT, $rA, $rB", IntGeneral,
1378                       [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
1379 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1380                       "addme $rT, $rA", IntGeneral,
1381                       [(set GPRC:$rT, (adde GPRC:$rA, -1))]>;
1382 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1383                       "addze $rT, $rA", IntGeneral,
1384                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
1385 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1386                       "subfe $rT, $rA, $rB", IntGeneral,
1387                       [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
1388 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1389                       "subfme $rT, $rA", IntGeneral,
1390                       [(set GPRC:$rT, (sube -1, GPRC:$rA))]>;
1391 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1392                       "subfze $rT, $rA", IntGeneral,
1393                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
1394 }
1395 }
1396
1397 // A-Form instructions.  Most of the instructions executed in the FPU are of
1398 // this type.
1399 //
1400 let PPC970_Unit = 3 in {  // FPU Operations.
1401 let Uses = [RM] in {
1402   def FMADD : AForm_1<63, 29,
1403                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1404                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1405                       [(set F8RC:$FRT,
1406                             (fma F8RC:$FRA, F8RC:$FRC, F8RC:$FRB))]>;
1407   def FMADDS : AForm_1<59, 29,
1408                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1409                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1410                       [(set F4RC:$FRT,
1411                             (fma F4RC:$FRA, F4RC:$FRC, F4RC:$FRB))]>;
1412   def FMSUB : AForm_1<63, 28,
1413                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1414                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1415                       [(set F8RC:$FRT,
1416                             (fma F8RC:$FRA, F8RC:$FRC, (fneg F8RC:$FRB)))]>;
1417   def FMSUBS : AForm_1<59, 28,
1418                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1419                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1420                       [(set F4RC:$FRT,
1421                             (fma F4RC:$FRA, F4RC:$FRC, (fneg F4RC:$FRB)))]>;
1422   def FNMADD : AForm_1<63, 31,
1423                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1424                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1425                       [(set F8RC:$FRT,
1426                             (fneg (fma F8RC:$FRA, F8RC:$FRC, F8RC:$FRB)))]>;
1427   def FNMADDS : AForm_1<59, 31,
1428                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1429                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1430                       [(set F4RC:$FRT,
1431                             (fneg (fma F4RC:$FRA, F4RC:$FRC, F4RC:$FRB)))]>;
1432   def FNMSUB : AForm_1<63, 30,
1433                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1434                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1435                       [(set F8RC:$FRT, (fneg (fma F8RC:$FRA, F8RC:$FRC,
1436                                                   (fneg F8RC:$FRB))))]>;
1437   def FNMSUBS : AForm_1<59, 30,
1438                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1439                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1440                       [(set F4RC:$FRT, (fneg (fma F4RC:$FRA, F4RC:$FRC,
1441                                                   (fneg F4RC:$FRB))))]>;
1442 }
1443 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1444 // having 4 of these, force the comparison to always be an 8-byte double (code
1445 // should use an FMRSD if the input comparison value really wants to be a float)
1446 // and 4/8 byte forms for the result and operand type..
1447 def FSELD : AForm_1<63, 23,
1448                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1449                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1450                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1451 def FSELS : AForm_1<63, 23,
1452                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1453                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1454                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1455 let Uses = [RM] in {
1456   def FADD  : AForm_2<63, 21,
1457                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1458                       "fadd $FRT, $FRA, $FRB", FPAddSub,
1459                       [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1460   def FADDS : AForm_2<59, 21,
1461                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1462                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1463                       [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1464   def FDIV  : AForm_2<63, 18,
1465                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1466                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1467                       [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1468   def FDIVS : AForm_2<59, 18,
1469                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1470                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1471                       [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1472   def FMUL  : AForm_3<63, 25,
1473                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC),
1474                       "fmul $FRT, $FRA, $FRC", FPFused,
1475                       [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRC))]>;
1476   def FMULS : AForm_3<59, 25,
1477                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC),
1478                       "fmuls $FRT, $FRA, $FRC", FPGeneral,
1479                       [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRC))]>;
1480   def FSUB  : AForm_2<63, 20,
1481                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1482                       "fsub $FRT, $FRA, $FRB", FPAddSub,
1483                       [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1484   def FSUBS : AForm_2<59, 20,
1485                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1486                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1487                       [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1488   }
1489 }
1490
1491 let PPC970_Unit = 1 in {  // FXU Operations.
1492   def ISEL  : AForm_4<31, 15,
1493                      (outs GPRC:$rT), (ins GPRC_NOR0:$rA, GPRC:$rB, pred:$cond),
1494                      "isel $rT, $rA, $rB, $cond", IntGeneral,
1495                      []>;
1496 }
1497
1498 let PPC970_Unit = 1 in {  // FXU Operations.
1499 // M-Form instructions.  rotate and mask instructions.
1500 //
1501 let isCommutable = 1 in {
1502 // RLWIMI can be commuted if the rotate amount is zero.
1503 def RLWIMI : MForm_2<20,
1504                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1505                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1506                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1507                       NoEncode<"$rSi">;
1508 }
1509 def RLWINM : MForm_2<21,
1510                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1511                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1512                      []>;
1513 def RLWINMo : MForm_2<21,
1514                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1515                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1516                      []>, isDOT, PPC970_DGroup_Cracked;
1517 def RLWNM  : MForm_2<23,
1518                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1519                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1520                      []>;
1521 }
1522
1523
1524 //===----------------------------------------------------------------------===//
1525 // PowerPC Instruction Patterns
1526 //
1527
1528 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1529 def : Pat<(i32 imm:$imm),
1530           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1531
1532 // Implement the 'not' operation with the NOR instruction.
1533 def NOT : Pat<(not i32:$in),
1534               (NOR $in, $in)>;
1535
1536 // ADD an arbitrary immediate.
1537 def : Pat<(add i32:$in, imm:$imm),
1538           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1539 // OR an arbitrary immediate.
1540 def : Pat<(or i32:$in, imm:$imm),
1541           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1542 // XOR an arbitrary immediate.
1543 def : Pat<(xor i32:$in, imm:$imm),
1544           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1545 // SUBFIC
1546 def : Pat<(sub immSExt16:$imm, i32:$in),
1547           (SUBFIC $in, imm:$imm)>;
1548
1549 // SHL/SRL
1550 def : Pat<(shl i32:$in, (i32 imm:$imm)),
1551           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
1552 def : Pat<(srl i32:$in, (i32 imm:$imm)),
1553           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
1554
1555 // ROTL
1556 def : Pat<(rotl i32:$in, i32:$sh),
1557           (RLWNM $in, $sh, 0, 31)>;
1558 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
1559           (RLWINM $in, imm:$imm, 0, 31)>;
1560
1561 // RLWNM
1562 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
1563           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1564
1565 // Calls
1566 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
1567           (BL tglobaladdr:$dst)>;
1568 def : Pat<(PPCcall (i32 texternalsym:$dst)),
1569           (BL texternalsym:$dst)>;
1570
1571
1572 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1573           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1574
1575 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1576           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1577
1578 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1579           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1580
1581
1582
1583 // Hi and Lo for Darwin Global Addresses.
1584 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1585 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1586 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1587 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1588 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1589 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1590 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1591 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1592 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
1593           (ADDIS $in, tglobaltlsaddr:$g)>;
1594 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
1595           (ADDIL $in, tglobaltlsaddr:$g)>;
1596 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
1597           (ADDIS $in, tglobaladdr:$g)>;
1598 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
1599           (ADDIS $in, tconstpool:$g)>;
1600 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
1601           (ADDIS $in, tjumptable:$g)>;
1602 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
1603           (ADDIS $in, tblockaddress:$g)>;
1604
1605 // Standard shifts.  These are represented separately from the real shifts above
1606 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1607 // amounts.
1608 def : Pat<(sra i32:$rS, i32:$rB),
1609           (SRAW $rS, $rB)>;
1610 def : Pat<(srl i32:$rS, i32:$rB),
1611           (SRW $rS, $rB)>;
1612 def : Pat<(shl i32:$rS, i32:$rB),
1613           (SLW $rS, $rB)>;
1614
1615 def : Pat<(zextloadi1 iaddr:$src),
1616           (LBZ iaddr:$src)>;
1617 def : Pat<(zextloadi1 xaddr:$src),
1618           (LBZX xaddr:$src)>;
1619 def : Pat<(extloadi1 iaddr:$src),
1620           (LBZ iaddr:$src)>;
1621 def : Pat<(extloadi1 xaddr:$src),
1622           (LBZX xaddr:$src)>;
1623 def : Pat<(extloadi8 iaddr:$src),
1624           (LBZ iaddr:$src)>;
1625 def : Pat<(extloadi8 xaddr:$src),
1626           (LBZX xaddr:$src)>;
1627 def : Pat<(extloadi16 iaddr:$src),
1628           (LHZ iaddr:$src)>;
1629 def : Pat<(extloadi16 xaddr:$src),
1630           (LHZX xaddr:$src)>;
1631 def : Pat<(f64 (extloadf32 iaddr:$src)),
1632           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1633 def : Pat<(f64 (extloadf32 xaddr:$src)),
1634           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1635
1636 def : Pat<(f64 (fextend f32:$src)),
1637           (COPY_TO_REGCLASS $src, F8RC)>;
1638
1639 // Memory barriers
1640 def : Pat<(membarrier (i32 imm /*ll*/),
1641                       (i32 imm /*ls*/),
1642                       (i32 imm /*sl*/),
1643                       (i32 imm /*ss*/),
1644                       (i32 imm /*device*/)),
1645            (SYNC)>;
1646
1647 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
1648
1649 include "PPCInstrAltivec.td"
1650 include "PPCInstr64Bit.td"