lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56 def SDT_PPCnop : SDTypeProfile<0, 0, []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // PowerPC specific DAG Nodes.
  60 //
  61
  62 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  63 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  64 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  65 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  66                        [SDNPHasChain, SDNPMayStore]>;
  67
  68 // This sequence is used for long double->int conversions.  It changes the
  69 // bits in the FPSCR which is not modelled.
  70 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  71                         [SDNPOutFlag]>;
  72 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  73                        [SDNPInFlag, SDNPOutFlag]>;
  74 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  75                        [SDNPInFlag, SDNPOutFlag]>;
  76 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  77                        [SDNPInFlag, SDNPOutFlag]>;
  78 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  79                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  80                         SDTCisVT<3, f64>]>,
  81                        [SDNPInFlag]>;
  82
  83 def PPCfsel   : SDNode<"PPCISD::FSEL",
  84    // Type constraint for fsel.
  85    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  86                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  87
  88 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  89 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  90 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  91 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  92 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  93
  94 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  95
  96 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  97 // amounts.  These nodes are generated by the multi-precision shift code.
  98 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
  99 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 100 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 101
 102 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 103 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 104                            [SDNPHasChain, SDNPMayStore]>;
 105
 106 // These are target-independent nodes, but have target-specific formats.
 107 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 108                            [SDNPHasChain, SDNPOutFlag]>;
 109 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 110                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 111
 112 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 113 def PPCcall_Darwin : SDNode<"PPCISD::CALL_Darwin", SDT_PPCCall,
 114                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
 115                              SDNPVariadic]>;
 116 def PPCcall_SVR4  : SDNode<"PPCISD::CALL_SVR4", SDT_PPCCall,
 117                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
 118                             SDNPVariadic]>;
 119 def PPCnop : SDNode<"PPCISD::NOP", SDT_PPCnop, [SDNPInFlag, SDNPOutFlag]>;
 120 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 121                        [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 122 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 123                           [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 124 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 125                             [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 126 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 127                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 128 def PPCbctrl_Darwin  : SDNode<"PPCISD::BCTRL_Darwin", SDTNone,
 129                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
 130                                SDNPVariadic]>;
 131
 132 def PPCbctrl_SVR4  : SDNode<"PPCISD::BCTRL_SVR4", SDTNone,
 133                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
 134                              SDNPVariadic]>;
 135
 136 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 137                            [SDNPHasChain, SDNPOptInFlag, SDNPVariadic]>;
 138
 139 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 140                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 141
 142 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 143 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 144
 145 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 146                            [SDNPHasChain, SDNPOptInFlag]>;
 147
 148 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 149                            [SDNPHasChain, SDNPMayLoad]>;
 150 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 151                            [SDNPHasChain, SDNPMayStore]>;
 152
 153 // Instructions to support atomic operations
 154 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 155                           [SDNPHasChain, SDNPMayLoad]>;
 156 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 157                           [SDNPHasChain, SDNPMayStore]>;
 158
 159 // Instructions to support dynamic alloca.
 160 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 161 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 162
 163 //===----------------------------------------------------------------------===//
 164 // PowerPC specific transformation functions and pattern fragments.
 165 //
 166
 167 def SHL32 : SDNodeXForm<imm, [{
 168   // Transformation function: 31 - imm
 169   return getI32Imm(31 - N->getZExtValue());
 170 }]>;
 171
 172 def SRL32 : SDNodeXForm<imm, [{
 173   // Transformation function: 32 - imm
 174   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 175 }]>;
 176
 177 def LO16 : SDNodeXForm<imm, [{
 178   // Transformation function: get the low 16 bits.
 179   return getI32Imm((unsigned short)N->getZExtValue());
 180 }]>;
 181
 182 def HI16 : SDNodeXForm<imm, [{
 183   // Transformation function: shift the immediate value down into the low bits.
 184   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 185 }]>;
 186
 187 def HA16 : SDNodeXForm<imm, [{
 188   // Transformation function: shift the immediate value down into the low bits.
 189   signed int Val = N->getZExtValue();
 190   return getI32Imm((Val - (signed short)Val) >> 16);
 191 }]>;
 192 def MB : SDNodeXForm<imm, [{
 193   // Transformation function: get the start bit of a mask
 194   unsigned mb = 0, me;
 195   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 196   return getI32Imm(mb);
 197 }]>;
 198
 199 def ME : SDNodeXForm<imm, [{
 200   // Transformation function: get the end bit of a mask
 201   unsigned mb, me = 0;
 202   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 203   return getI32Imm(me);
 204 }]>;
 205 def maskimm32 : PatLeaf<(imm), [{
 206   // maskImm predicate - True if immediate is a run of ones.
 207   unsigned mb, me;
 208   if (N->getValueType(0) == MVT::i32)
 209     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 210   else
 211     return false;
 212 }]>;
 213
 214 def immSExt16  : PatLeaf<(imm), [{
 215   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 216   // field.  Used by instructions like 'addi'.
 217   if (N->getValueType(0) == MVT::i32)
 218     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 219   else
 220     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 221 }]>;
 222 def immZExt16  : PatLeaf<(imm), [{
 223   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 224   // field.  Used by instructions like 'ori'.
 225   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 226 }], LO16>;
 227
 228 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 229 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 230 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 231 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 232 // clear).
 233 def imm16ShiftedZExt : PatLeaf<(imm), [{
 234   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 235   // immediate are set.  Used by instructions like 'xoris'.
 236   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 237 }], HI16>;
 238
 239 def imm16ShiftedSExt : PatLeaf<(imm), [{
 240   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 241   // immediate are set.  Used by instructions like 'addis'.  Identical to
 242   // imm16ShiftedZExt in 32-bit mode.
 243   if (N->getZExtValue() & 0xFFFF) return false;
 244   if (N->getValueType(0) == MVT::i32)
 245     return true;
 246   // For 64-bit, make sure it is sext right.
 247   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 248 }], HI16>;
 249
 250
 251 //===----------------------------------------------------------------------===//
 252 // PowerPC Flag Definitions.
 253
 254 class isPPC64 { bit PPC64 = 1; }
 255 class isDOT   {
 256   list<Register> Defs = [CR0];
 257   bit RC  = 1;
 258 }
 259
 260 class RegConstraint<string C> {
 261   string Constraints = C;
 262 }
 263 class NoEncode<string E> {
 264   string DisableEncoding = E;
 265 }
 266
 267
 268 //===----------------------------------------------------------------------===//
 269 // PowerPC Operand Definitions.
 270
 271 def s5imm   : Operand<i32> {
 272   let PrintMethod = "printS5ImmOperand";
 273 }
 274 def u5imm   : Operand<i32> {
 275   let PrintMethod = "printU5ImmOperand";
 276 }
 277 def u6imm   : Operand<i32> {
 278   let PrintMethod = "printU6ImmOperand";
 279 }
 280 def s16imm  : Operand<i32> {
 281   let PrintMethod = "printS16ImmOperand";
 282 }
 283 def u16imm  : Operand<i32> {
 284   let PrintMethod = "printU16ImmOperand";
 285 }
 286 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 287   let PrintMethod = "printS16X4ImmOperand";
 288 }
 289 def target : Operand<OtherVT> {
 290   let PrintMethod = "printBranchOperand";
 291 }
 292 def calltarget : Operand<iPTR> {
 293   let EncoderMethod = "getCallTargetEncoding";
 294 }
 295 def aaddr : Operand<iPTR> {
 296   let PrintMethod = "printAbsAddrOperand";
 297 }
 298 def piclabel: Operand<iPTR> {}
 299 def symbolHi: Operand<i32> {
 300   let PrintMethod = "printSymbolHi";
 301 }
 302 def symbolLo: Operand<i32> {
 303   let PrintMethod = "printSymbolLo";
 304 }
 305 def crbitm: Operand<i8> {
 306   let PrintMethod = "printcrbitm";
 307   let EncoderMethod = "get_crbitm_encoding";
 308 }
 309 // Address operands
 310 def memri : Operand<iPTR> {
 311   let PrintMethod = "printMemRegImm";
 312   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 313 }
 314 def memrr : Operand<iPTR> {
 315   let PrintMethod = "printMemRegReg";
 316   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 317 }
 318 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 319   let PrintMethod = "printMemRegImmShifted";
 320   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 321 }
 322 def tocentry : Operand<iPTR> {
 323   let MIOperandInfo = (ops i32imm:$imm);
 324 }
 325
 326 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 327 // that doesn't matter.
 328 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 329                                      (ops (i32 20), (i32 zero_reg))> {
 330   let PrintMethod = "printPredicateOperand";
 331 }
 332
 333 // Define PowerPC specific addressing mode.
 334 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 335 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 336 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 337 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 338
 339 /// This is just the offset part of iaddr, used for preinc.
 340 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 341
 342 //===----------------------------------------------------------------------===//
 343 // PowerPC Instruction Predicate Definitions.
 344 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 345 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 346 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 347
 348
 349 //===----------------------------------------------------------------------===//
 350 // PowerPC Instruction Definitions.
 351
 352 // Pseudo-instructions:
 353
 354 let hasCtrlDep = 1 in {
 355 let Defs = [R1], Uses = [R1] in {
 356 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "",
 357                               [(callseq_start timm:$amt)]>;
 358 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "",
 359                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 360 }
 361
 362 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 363                               "UPDATE_VRSAVE $rD, $rS", []>;
 364 }
 365
 366 let Defs = [R1], Uses = [R1] in
 367 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "",
 368                        [(set GPRC:$result,
 369                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 370
 371 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 372 // instruction selection into a branch sequence.
 373 let usesCustomInserter = 1,    // Expanded after instruction selection.
 374     PPC970_Single = 1 in {
 375   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 376                               i32imm:$BROPC), "",
 377                               []>;
 378   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 379                               i32imm:$BROPC), "",
 380                               []>;
 381   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 382                               i32imm:$BROPC), "",
 383                               []>;
 384   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 385                               i32imm:$BROPC), "",
 386                               []>;
 387   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 388                               i32imm:$BROPC), "",
 389                               []>;
 390 }
 391
 392 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 393 // scavenge a register for it.
 394 def SPILL_CR : Pseudo<(outs), (ins GPRC:$cond, memri:$F),
 395                      "", []>;
 396
 397 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 398   let isReturn = 1, Uses = [LR, RM] in
 399     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 400                           "b${p:cc}lr ${p:reg}", BrB,
 401                           [(retflag)]>;
 402   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 403     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 404 }
 405
 406 let Defs = [LR] in
 407   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "", []>,
 408                    PPC970_Unit_BRU;
 409
 410 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 411   let isBarrier = 1 in {
 412   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 413                   "b $dst", BrB,
 414                   [(br bb:$dst)]>;
 415   }
 416
 417   // BCC represents an arbitrary conditional branch on a predicate.
 418   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 419   // a two-value operand where a dag node expects two operands. :(
 420   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 421                   "b${cond:cc} ${cond:reg}, $dst"
 422                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 423 }
 424
 425 // Darwin ABI Calls.
 426 let isCall = 1, PPC970_Unit = 7,
 427   // All calls clobber the non-callee saved registers...
 428   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 429           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 430           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 431           LR,CTR,
 432           CR0,CR1,CR5,CR6,CR7,CARRY] in {
 433   // Convenient aliases for call instructions
 434   let Uses = [RM] in {
 435     def BL_Darwin  : IForm<18, 0, 1,
 436                            (outs), (ins calltarget:$func, variable_ops),
 437                            "bl $func", BrB, []>;  // See Pat patterns below.
 438     def BLA_Darwin : IForm<18, 1, 1,
 439                           (outs), (ins aaddr:$func, variable_ops),
 440                           "bla $func", BrB, [(PPCcall_Darwin (i32 imm:$func))]>;
 441   }
 442   let Uses = [CTR, RM] in {
 443     def BCTRL_Darwin : XLForm_2_ext<19, 528, 20, 0, 1,
 444                                   (outs), (ins variable_ops),
 445                                   "bctrl", BrB,
 446                                   [(PPCbctrl_Darwin)]>, Requires<[In32BitMode]>;
 447   }
 448 }
 449
 450 // SVR4 ABI Calls.
 451 let isCall = 1, PPC970_Unit = 7,
 452   // All calls clobber the non-callee saved registers...
 453   Defs = [R0,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 454           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 455           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 456           LR,CTR,
 457           CR0,CR1,CR5,CR6,CR7,CARRY] in {
 458   // Convenient aliases for call instructions
 459   let Uses = [RM] in {
 460     def BL_SVR4  : IForm<18, 0, 1,
 461                         (outs), (ins calltarget:$func, variable_ops),
 462                         "bl $func", BrB, []>;  // See Pat patterns below.
 463     def BLA_SVR4 : IForm<18, 1, 1,
 464                         (outs), (ins aaddr:$func, variable_ops),
 465                         "bla $func", BrB,
 466                         [(PPCcall_SVR4 (i32 imm:$func))]>;
 467   }
 468   let Uses = [CTR, RM] in {
 469     def BCTRL_SVR4 : XLForm_2_ext<19, 528, 20, 0, 1,
 470                                 (outs), (ins variable_ops),
 471                                 "bctrl", BrB,
 472                                 [(PPCbctrl_SVR4)]>, Requires<[In32BitMode]>;
 473   }
 474 }
 475
 476
 477 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 478 def TCRETURNdi :Pseudo< (outs),
 479                         (ins calltarget:$dst, i32imm:$offset, variable_ops),
 480                  "#TC_RETURNd $dst $offset",
 481                  []>;
 482
 483
 484 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 485 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset, variable_ops),
 486                  "#TC_RETURNa $func $offset",
 487                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 488
 489 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 490 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset, variable_ops),
 491                  "#TC_RETURNr $dst $offset",
 492                  []>;
 493
 494
 495 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 496     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 497 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 498      Requires<[In32BitMode]>;
 499
 500
 501
 502 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 503     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 504 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 505                   "b $dst", BrB,
 506                   []>;
 507
 508
 509 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 510     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 511 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 512                   "ba $dst", BrB,
 513                   []>;
 514
 515
 516 // DCB* instructions.
 517 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 518                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 519                       PPC970_DGroup_Single;
 520 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 521                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 522                       PPC970_DGroup_Single;
 523 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 524                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 525                       PPC970_DGroup_Single;
 526 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 527                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 528                       PPC970_DGroup_Single;
 529 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 530                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 531                       PPC970_DGroup_Single;
 532 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 533                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 534                       PPC970_DGroup_Single;
 535 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 536                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 537                       PPC970_DGroup_Single;
 538 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 539                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 540                       PPC970_DGroup_Single;
 541
 542 // Atomic operations
 543 let usesCustomInserter = 1 in {
 544   let Uses = [CR0] in {
 545     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 546       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 547       [(set GPRC:$dst, (atomic_load_add_8 xoaddr:$ptr, GPRC:$incr))]>;
 548     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 549       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 550       [(set GPRC:$dst, (atomic_load_sub_8 xoaddr:$ptr, GPRC:$incr))]>;
 551     def ATOMIC_LOAD_AND_I8 : Pseudo<
 552       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 553       [(set GPRC:$dst, (atomic_load_and_8 xoaddr:$ptr, GPRC:$incr))]>;
 554     def ATOMIC_LOAD_OR_I8 : Pseudo<
 555       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 556       [(set GPRC:$dst, (atomic_load_or_8 xoaddr:$ptr, GPRC:$incr))]>;
 557     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 558       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 559       [(set GPRC:$dst, (atomic_load_xor_8 xoaddr:$ptr, GPRC:$incr))]>;
 560     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 561       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 562       [(set GPRC:$dst, (atomic_load_nand_8 xoaddr:$ptr, GPRC:$incr))]>;
 563     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 564       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 565       [(set GPRC:$dst, (atomic_load_add_16 xoaddr:$ptr, GPRC:$incr))]>;
 566     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 567       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 568       [(set GPRC:$dst, (atomic_load_sub_16 xoaddr:$ptr, GPRC:$incr))]>;
 569     def ATOMIC_LOAD_AND_I16 : Pseudo<
 570       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 571       [(set GPRC:$dst, (atomic_load_and_16 xoaddr:$ptr, GPRC:$incr))]>;
 572     def ATOMIC_LOAD_OR_I16 : Pseudo<
 573       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 574       [(set GPRC:$dst, (atomic_load_or_16 xoaddr:$ptr, GPRC:$incr))]>;
 575     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 576       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 577       [(set GPRC:$dst, (atomic_load_xor_16 xoaddr:$ptr, GPRC:$incr))]>;
 578     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 579       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 580       [(set GPRC:$dst, (atomic_load_nand_16 xoaddr:$ptr, GPRC:$incr))]>;
 581     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 582       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 583       [(set GPRC:$dst, (atomic_load_add_32 xoaddr:$ptr, GPRC:$incr))]>;
 584     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 585       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 586       [(set GPRC:$dst, (atomic_load_sub_32 xoaddr:$ptr, GPRC:$incr))]>;
 587     def ATOMIC_LOAD_AND_I32 : Pseudo<
 588       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 589       [(set GPRC:$dst, (atomic_load_and_32 xoaddr:$ptr, GPRC:$incr))]>;
 590     def ATOMIC_LOAD_OR_I32 : Pseudo<
 591       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 592       [(set GPRC:$dst, (atomic_load_or_32 xoaddr:$ptr, GPRC:$incr))]>;
 593     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 594       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 595       [(set GPRC:$dst, (atomic_load_xor_32 xoaddr:$ptr, GPRC:$incr))]>;
 596     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 597       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 598       [(set GPRC:$dst, (atomic_load_nand_32 xoaddr:$ptr, GPRC:$incr))]>;
 599
 600     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 601       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "",
 602       [(set GPRC:$dst,
 603                     (atomic_cmp_swap_8 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 604     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 605       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "",
 606       [(set GPRC:$dst,
 607                     (atomic_cmp_swap_16 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 608     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 609       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "",
 610       [(set GPRC:$dst,
 611                     (atomic_cmp_swap_32 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 612
 613     def ATOMIC_SWAP_I8 : Pseudo<
 614       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "",
 615       [(set GPRC:$dst, (atomic_swap_8 xoaddr:$ptr, GPRC:$new))]>;
 616     def ATOMIC_SWAP_I16 : Pseudo<
 617       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "",
 618       [(set GPRC:$dst, (atomic_swap_16 xoaddr:$ptr, GPRC:$new))]>;
 619     def ATOMIC_SWAP_I32 : Pseudo<
 620       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "",
 621       [(set GPRC:$dst, (atomic_swap_32 xoaddr:$ptr, GPRC:$new))]>;
 622   }
 623 }
 624
 625 // Instructions to support atomic operations
 626 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 627                    "lwarx $rD, $src", LdStLWARX,
 628                    [(set GPRC:$rD, (PPClarx xoaddr:$src))]>;
 629
 630 let Defs = [CR0] in
 631 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 632                    "stwcx. $rS, $dst", LdStSTWCX,
 633                    [(PPCstcx GPRC:$rS, xoaddr:$dst)]>,
 634                    isDOT;
 635
 636 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 637 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStGeneral, [(trap)]>;
 638
 639 //===----------------------------------------------------------------------===//
 640 // PPC32 Load Instructions.
 641 //
 642
 643 // Unindexed (r+i) Loads.
 644 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 645 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 646                   "lbz $rD, $src", LdStGeneral,
 647                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 648 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 649                   "lha $rD, $src", LdStLHA,
 650                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 651                   PPC970_DGroup_Cracked;
 652 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 653                   "lhz $rD, $src", LdStGeneral,
 654                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 655 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 656                   "lwz $rD, $src", LdStGeneral,
 657                   [(set GPRC:$rD, (load iaddr:$src))]>;
 658
 659 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 660                   "lfs $rD, $src", LdStLFDU,
 661                   [(set F4RC:$rD, (load iaddr:$src))]>;
 662 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 663                   "lfd $rD, $src", LdStLFD,
 664                   [(set F8RC:$rD, (load iaddr:$src))]>;
 665
 666
 667 // Unindexed (r+i) Loads with Update (preinc).
 668 let mayLoad = 1 in {
 669 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 670                    "lbzu $rD, $addr", LdStGeneral,
 671                    []>, RegConstraint<"$addr.reg = $ea_result">,
 672                    NoEncode<"$ea_result">;
 673
 674 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 675                    "lhau $rD, $addr", LdStGeneral,
 676                    []>, RegConstraint<"$addr.reg = $ea_result">,
 677                    NoEncode<"$ea_result">;
 678
 679 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 680                    "lhzu $rD, $addr", LdStGeneral,
 681                    []>, RegConstraint<"$addr.reg = $ea_result">,
 682                    NoEncode<"$ea_result">;
 683
 684 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 685                    "lwzu $rD, $addr", LdStGeneral,
 686                    []>, RegConstraint<"$addr.reg = $ea_result">,
 687                    NoEncode<"$ea_result">;
 688
 689 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 690                   "lfs $rD, $addr", LdStLFDU,
 691                   []>, RegConstraint<"$addr.reg = $ea_result">,
 692                    NoEncode<"$ea_result">;
 693
 694 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 695                   "lfd $rD, $addr", LdStLFD,
 696                   []>, RegConstraint<"$addr.reg = $ea_result">,
 697                    NoEncode<"$ea_result">;
 698 }
 699 }
 700
 701 // Indexed (r+r) Loads.
 702 //
 703 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 704 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 705                    "lbzx $rD, $src", LdStGeneral,
 706                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 707 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 708                    "lhax $rD, $src", LdStLHA,
 709                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 710                    PPC970_DGroup_Cracked;
 711 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 712                    "lhzx $rD, $src", LdStGeneral,
 713                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 714 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 715                    "lwzx $rD, $src", LdStGeneral,
 716                    [(set GPRC:$rD, (load xaddr:$src))]>;
 717
 718
 719 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 720                    "lhbrx $rD, $src", LdStGeneral,
 721                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i16))]>;
 722 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 723                    "lwbrx $rD, $src", LdStGeneral,
 724                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i32))]>;
 725
 726 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 727                       "lfsx $frD, $src", LdStLFDU,
 728                       [(set F4RC:$frD, (load xaddr:$src))]>;
 729 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 730                       "lfdx $frD, $src", LdStLFDU,
 731                       [(set F8RC:$frD, (load xaddr:$src))]>;
 732 }
 733
 734 //===----------------------------------------------------------------------===//
 735 // PPC32 Store Instructions.
 736 //
 737
 738 // Unindexed (r+i) Stores.
 739 let PPC970_Unit = 2 in {
 740 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 741                    "stb $rS, $src", LdStGeneral,
 742                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 743 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 744                    "sth $rS, $src", LdStGeneral,
 745                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 746 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 747                    "stw $rS, $src", LdStGeneral,
 748                    [(store GPRC:$rS, iaddr:$src)]>;
 749 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 750                    "stfs $rS, $dst", LdStUX,
 751                    [(store F4RC:$rS, iaddr:$dst)]>;
 752 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 753                    "stfd $rS, $dst", LdStUX,
 754                    [(store F8RC:$rS, iaddr:$dst)]>;
 755 }
 756
 757 // Unindexed (r+i) Stores with Update (preinc).
 758 let PPC970_Unit = 2 in {
 759 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 760                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 761                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 762                     [(set ptr_rc:$ea_res,
 763                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 764                                          iaddroff:$ptroff))]>,
 765                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 766 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 767                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 768                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 769                     [(set ptr_rc:$ea_res,
 770                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 771                                         iaddroff:$ptroff))]>,
 772                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 773 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 774                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 775                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 776                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 777                                                      iaddroff:$ptroff))]>,
 778                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 779 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 780                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 781                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 782                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 783                                           iaddroff:$ptroff))]>,
 784                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 785 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 786                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 787                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 788                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 789                                           iaddroff:$ptroff))]>,
 790                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 791 }
 792
 793
 794 // Indexed (r+r) Stores.
 795 //
 796 let PPC970_Unit = 2 in {
 797 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 798                    "stbx $rS, $dst", LdStGeneral,
 799                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 800                    PPC970_DGroup_Cracked;
 801 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 802                    "sthx $rS, $dst", LdStGeneral,
 803                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 804                    PPC970_DGroup_Cracked;
 805 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 806                    "stwx $rS, $dst", LdStGeneral,
 807                    [(store GPRC:$rS, xaddr:$dst)]>,
 808                    PPC970_DGroup_Cracked;
 809
 810 let mayStore = 1 in {
 811 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 812                    "stwux $rS, $rA, $rB", LdStGeneral,
 813                    []>;
 814 }
 815 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 816                    "sthbrx $rS, $dst", LdStGeneral,
 817                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i16)]>,
 818                    PPC970_DGroup_Cracked;
 819 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 820                    "stwbrx $rS, $dst", LdStGeneral,
 821                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i32)]>,
 822                    PPC970_DGroup_Cracked;
 823
 824 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 825                      "stfiwx $frS, $dst", LdStUX,
 826                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 827
 828 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 829                      "stfsx $frS, $dst", LdStUX,
 830                      [(store F4RC:$frS, xaddr:$dst)]>;
 831 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 832                      "stfdx $frS, $dst", LdStUX,
 833                      [(store F8RC:$frS, xaddr:$dst)]>;
 834 }
 835
 836 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 837                         "sync", LdStSync,
 838                         [(int_ppc_sync)]>;
 839
 840 //===----------------------------------------------------------------------===//
 841 // PPC32 Arithmetic Instructions.
 842 //
 843
 844 let PPC970_Unit = 1 in {  // FXU Operations.
 845 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 846                      "addi $rD, $rA, $imm", IntGeneral,
 847                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 848 let Defs = [CARRY] in {
 849 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 850                      "addic $rD, $rA, $imm", IntGeneral,
 851                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 852                      PPC970_DGroup_Cracked;
 853 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 854                      "addic. $rD, $rA, $imm", IntGeneral,
 855                      []>;
 856 }
 857 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 858                      "addis $rD, $rA, $imm", IntGeneral,
 859                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 860 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 861                      "la $rD, $sym($rA)", IntGeneral,
 862                      [(set GPRC:$rD, (add GPRC:$rA,
 863                                           (PPClo tglobaladdr:$sym, 0)))]>;
 864 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 865                      "mulli $rD, $rA, $imm", IntMulLI,
 866                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 867 let Defs = [CARRY] in {
 868 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 869                      "subfic $rD, $rA, $imm", IntGeneral,
 870                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 871 }
 872
 873 let isReMaterializable = 1 in {
 874   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 875                        "li $rD, $imm", IntGeneral,
 876                        [(set GPRC:$rD, immSExt16:$imm)]>;
 877   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 878                        "lis $rD, $imm", IntGeneral,
 879                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 880 }
 881 }
 882
 883 let PPC970_Unit = 1 in {  // FXU Operations.
 884 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 885                     "andi. $dst, $src1, $src2", IntGeneral,
 886                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 887                     isDOT;
 888 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 889                     "andis. $dst, $src1, $src2", IntGeneral,
 890                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 891                     isDOT;
 892 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 893                     "ori $dst, $src1, $src2", IntGeneral,
 894                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 895 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 896                     "oris $dst, $src1, $src2", IntGeneral,
 897                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 898 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 899                     "xori $dst, $src1, $src2", IntGeneral,
 900                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 901 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 902                     "xoris $dst, $src1, $src2", IntGeneral,
 903                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 904 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 905                          []>;
 906 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 907                         "cmpwi $crD, $rA, $imm", IntCompare>;
 908 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 909                          "cmplwi $dst, $src1, $src2", IntCompare>;
 910 }
 911
 912
 913 let PPC970_Unit = 1 in {  // FXU Operations.
 914 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 915                    "nand $rA, $rS, $rB", IntGeneral,
 916                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 917 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 918                    "and $rA, $rS, $rB", IntGeneral,
 919                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 920 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 921                    "andc $rA, $rS, $rB", IntGeneral,
 922                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 923 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 924                    "or $rA, $rS, $rB", IntGeneral,
 925                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 926 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 927                    "nor $rA, $rS, $rB", IntGeneral,
 928                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 929 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 930                    "orc $rA, $rS, $rB", IntGeneral,
 931                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 932 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 933                    "eqv $rA, $rS, $rB", IntGeneral,
 934                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 935 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 936                    "xor $rA, $rS, $rB", IntGeneral,
 937                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 938 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 939                    "slw $rA, $rS, $rB", IntGeneral,
 940                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 941 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 942                    "srw $rA, $rS, $rB", IntGeneral,
 943                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 944 let Defs = [CARRY] in {
 945 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 946                    "sraw $rA, $rS, $rB", IntShift,
 947                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 948 }
 949 }
 950
 951 let PPC970_Unit = 1 in {  // FXU Operations.
 952 let Defs = [CARRY] in {
 953 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 954                      "srawi $rA, $rS, $SH", IntShift,
 955                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 956 }
 957 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 958                       "cntlzw $rA, $rS", IntGeneral,
 959                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 960 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 961                       "extsb $rA, $rS", IntGeneral,
 962                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 963 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 964                       "extsh $rA, $rS", IntGeneral,
 965                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 966
 967 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 968                           "cmpw $crD, $rA, $rB", IntCompare>;
 969 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 970                           "cmplw $crD, $rA, $rB", IntCompare>;
 971 }
 972 let PPC970_Unit = 3 in {  // FPU Operations.
 973 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 974 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 975 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 976                       "fcmpu $crD, $fA, $fB", FPCompare>;
 977 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 978                       "fcmpu $crD, $fA, $fB", FPCompare>;
 979
 980 let Uses = [RM] in {
 981   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 982                         "fctiwz $frD, $frB", FPGeneral,
 983                         [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 984   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 985                         "frsp $frD, $frB", FPGeneral,
 986                         [(set F4RC:$frD, (fround F8RC:$frB))]>;
 987   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 988                         "fsqrt $frD, $frB", FPSqrt,
 989                         [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 990   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 991                         "fsqrts $frD, $frB", FPSqrt,
 992                         [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 993   }
 994 }
 995
 996 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
 997 /// often coalesced away and we don't want the dispatch group builder to think
 998 /// that they will fill slots (which could cause the load of a LSU reject to
 999 /// sneak into a d-group with a store).
1000 def FMR   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1001                      "fmr $frD, $frB", FPGeneral,
1002                      []>,  // (set F4RC:$frD, F4RC:$frB)
1003                      PPC970_Unit_Pseudo;
1004
1005 let PPC970_Unit = 3 in {  // FPU Operations.
1006 // These are artificially split into two different forms, for 4/8 byte FP.
1007 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1008                       "fabs $frD, $frB", FPGeneral,
1009                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
1010 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1011                       "fabs $frD, $frB", FPGeneral,
1012                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
1013 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1014                       "fnabs $frD, $frB", FPGeneral,
1015                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
1016 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1017                       "fnabs $frD, $frB", FPGeneral,
1018                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
1019 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1020                       "fneg $frD, $frB", FPGeneral,
1021                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
1022 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1023                       "fneg $frD, $frB", FPGeneral,
1024                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
1025 }
1026
1027
1028 // XL-Form instructions.  condition register logical ops.
1029 //
1030 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1031                       "mcrf $BF, $BFA", BrMCR>,
1032              PPC970_DGroup_First, PPC970_Unit_CRU;
1033
1034 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1035                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1036                       "creqv $CRD, $CRA, $CRB", BrCR,
1037                       []>;
1038
1039 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1040                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1041                       "cror $CRD, $CRA, $CRB", BrCR,
1042                       []>;
1043
1044 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1045               "creqv $dst, $dst, $dst", BrCR,
1046               []>;
1047
1048 // XFX-Form instructions.  Instructions that deal with SPRs.
1049 //
1050 let Uses = [CTR] in {
1051 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1052                           "mfctr $rT", SprMFSPR>,
1053             PPC970_DGroup_First, PPC970_Unit_FXU;
1054 }
1055 let Defs = [CTR], Pattern = [(PPCmtctr GPRC:$rS)] in {
1056 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1057                           "mtctr $rS", SprMTSPR>,
1058             PPC970_DGroup_First, PPC970_Unit_FXU;
1059 }
1060
1061 let Defs = [LR] in {
1062 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1063                           "mtlr $rS", SprMTSPR>,
1064             PPC970_DGroup_First, PPC970_Unit_FXU;
1065 }
1066 let Uses = [LR] in {
1067 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1068                           "mflr $rT", SprMFSPR>,
1069             PPC970_DGroup_First, PPC970_Unit_FXU;
1070 }
1071
1072 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1073 // a GPR on the PPC970.  As such, copies in and out have the same performance
1074 // characteristics as an OR instruction.
1075 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1076                              "mtspr 256, $rS", IntGeneral>,
1077                PPC970_DGroup_Single, PPC970_Unit_FXU;
1078 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1079                              "mfspr $rT, 256", IntGeneral>,
1080                PPC970_DGroup_First, PPC970_Unit_FXU;
1081
1082 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
1083                       "mtcrf $FXM, $rS", BrMCRX>,
1084             PPC970_MicroCode, PPC970_Unit_CRU;
1085
1086 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1087 // declaring that here gives the local register allocator problems with this:
1088 //  vreg = MCRF  CR0
1089 //  MFCR  <kill of whatever preg got assigned to vreg>
1090 // while not declaring it breaks DeadMachineInstructionElimination.
1091 // As it turns out, in all cases where we currently use this,
1092 // we're only interested in one subregister of it.  Represent this in the
1093 // instruction to keep the register allocator from becoming confused.
1094 //
1095 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1096 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1097                        "", SprMFCR>,
1098             PPC970_MicroCode, PPC970_Unit_CRU;
1099
1100 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1101                      "mfcr $rT", SprMFCR>,
1102                      PPC970_MicroCode, PPC970_Unit_CRU;
1103
1104 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1105                        "mfcr $rT, $FXM", SprMFCR>,
1106             PPC970_DGroup_First, PPC970_Unit_CRU;
1107
1108 // Instructions to manipulate FPSCR.  Only long double handling uses these.
1109 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
1110
1111 let Uses = [RM], Defs = [RM] in {
1112   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1113                          "mtfsb0 $FM", IntMTFSB0,
1114                         [(PPCmtfsb0 (i32 imm:$FM))]>,
1115                PPC970_DGroup_Single, PPC970_Unit_FPU;
1116   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1117                          "mtfsb1 $FM", IntMTFSB0,
1118                         [(PPCmtfsb1 (i32 imm:$FM))]>,
1119                PPC970_DGroup_Single, PPC970_Unit_FPU;
1120   // MTFSF does not actually produce an FP result.  We pretend it copies
1121   // input reg B to the output.  If we didn't do this it would look like the
1122   // instruction had no outputs (because we aren't modelling the FPSCR) and
1123   // it would be deleted.
1124   def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
1125                                 (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
1126                          "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
1127                          [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
1128                                                      F8RC:$rT, F8RC:$FRB))]>,
1129                PPC970_DGroup_Single, PPC970_Unit_FPU;
1130 }
1131 let Uses = [RM] in {
1132   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1133                          "mffs $rT", IntMFFS,
1134                          [(set F8RC:$rT, (PPCmffs))]>,
1135                PPC970_DGroup_Single, PPC970_Unit_FPU;
1136   def FADDrtz: AForm_2<63, 21,
1137                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1138                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1139                       [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
1140                PPC970_DGroup_Single, PPC970_Unit_FPU;
1141 }
1142
1143
1144 let PPC970_Unit = 1 in {  // FXU Operations.
1145
1146 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1147 //
1148 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1149                      "add $rT, $rA, $rB", IntGeneral,
1150                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
1151 let Defs = [CARRY] in {
1152 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1153                      "addc $rT, $rA, $rB", IntGeneral,
1154                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
1155                      PPC970_DGroup_Cracked;
1156 }
1157 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1158                      "divw $rT, $rA, $rB", IntDivW,
1159                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
1160                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1161 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1162                      "divwu $rT, $rA, $rB", IntDivW,
1163                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
1164                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1165 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1166                      "mulhw $rT, $rA, $rB", IntMulHW,
1167                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
1168 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1169                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1170                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
1171 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1172                      "mullw $rT, $rA, $rB", IntMulHW,
1173                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
1174 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1175                      "subf $rT, $rA, $rB", IntGeneral,
1176                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
1177 let Defs = [CARRY] in {
1178 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1179                      "subfc $rT, $rA, $rB", IntGeneral,
1180                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
1181                      PPC970_DGroup_Cracked;
1182 }
1183 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1184                       "neg $rT, $rA", IntGeneral,
1185                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
1186 let Uses = [CARRY], Defs = [CARRY] in {
1187 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1188                       "adde $rT, $rA, $rB", IntGeneral,
1189                       [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
1190 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1191                       "addme $rT, $rA", IntGeneral,
1192                       [(set GPRC:$rT, (adde GPRC:$rA, -1))]>;
1193 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1194                       "addze $rT, $rA", IntGeneral,
1195                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
1196 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1197                       "subfe $rT, $rA, $rB", IntGeneral,
1198                       [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
1199 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1200                       "subfme $rT, $rA", IntGeneral,
1201                       [(set GPRC:$rT, (sube -1, GPRC:$rA))]>;
1202 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1203                       "subfze $rT, $rA", IntGeneral,
1204                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
1205 }
1206 }
1207
1208 // A-Form instructions.  Most of the instructions executed in the FPU are of
1209 // this type.
1210 //
1211 let PPC970_Unit = 3 in {  // FPU Operations.
1212 let Uses = [RM] in {
1213   def FMADD : AForm_1<63, 29,
1214                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1215                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1216                       [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1217                                              F8RC:$FRB))]>,
1218                       Requires<[FPContractions]>;
1219   def FMADDS : AForm_1<59, 29,
1220                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1221                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1222                       [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1223                                              F4RC:$FRB))]>,
1224                       Requires<[FPContractions]>;
1225   def FMSUB : AForm_1<63, 28,
1226                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1227                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1228                       [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1229                                              F8RC:$FRB))]>,
1230                       Requires<[FPContractions]>;
1231   def FMSUBS : AForm_1<59, 28,
1232                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1233                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1234                       [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1235                                              F4RC:$FRB))]>,
1236                       Requires<[FPContractions]>;
1237   def FNMADD : AForm_1<63, 31,
1238                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1239                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1240                       [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1241                                                    F8RC:$FRB)))]>,
1242                       Requires<[FPContractions]>;
1243   def FNMADDS : AForm_1<59, 31,
1244                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1245                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1246                       [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1247                                                    F4RC:$FRB)))]>,
1248                       Requires<[FPContractions]>;
1249   def FNMSUB : AForm_1<63, 30,
1250                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1251                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1252                       [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1253                                                    F8RC:$FRB)))]>,
1254                       Requires<[FPContractions]>;
1255   def FNMSUBS : AForm_1<59, 30,
1256                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1257                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1258                       [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1259                                                    F4RC:$FRB)))]>,
1260                       Requires<[FPContractions]>;
1261 }
1262 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1263 // having 4 of these, force the comparison to always be an 8-byte double (code
1264 // should use an FMRSD if the input comparison value really wants to be a float)
1265 // and 4/8 byte forms for the result and operand type..
1266 def FSELD : AForm_1<63, 23,
1267                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1268                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1269                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1270 def FSELS : AForm_1<63, 23,
1271                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1272                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1273                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1274 let Uses = [RM] in {
1275   def FADD  : AForm_2<63, 21,
1276                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1277                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1278                       [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1279   def FADDS : AForm_2<59, 21,
1280                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1281                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1282                       [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1283   def FDIV  : AForm_2<63, 18,
1284                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1285                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1286                       [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1287   def FDIVS : AForm_2<59, 18,
1288                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1289                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1290                       [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1291   def FMUL  : AForm_3<63, 25,
1292                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1293                       "fmul $FRT, $FRA, $FRB", FPFused,
1294                       [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1295   def FMULS : AForm_3<59, 25,
1296                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1297                       "fmuls $FRT, $FRA, $FRB", FPGeneral,
1298                       [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1299   def FSUB  : AForm_2<63, 20,
1300                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1301                       "fsub $FRT, $FRA, $FRB", FPGeneral,
1302                       [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1303   def FSUBS : AForm_2<59, 20,
1304                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1305                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1306                       [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1307   }
1308 }
1309
1310 let PPC970_Unit = 1 in {  // FXU Operations.
1311 // M-Form instructions.  rotate and mask instructions.
1312 //
1313 let isCommutable = 1 in {
1314 // RLWIMI can be commuted if the rotate amount is zero.
1315 def RLWIMI : MForm_2<20,
1316                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1317                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1318                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1319                       NoEncode<"$rSi">;
1320 }
1321 def RLWINM : MForm_2<21,
1322                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1323                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1324                      []>;
1325 def RLWINMo : MForm_2<21,
1326                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1327                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1328                      []>, isDOT, PPC970_DGroup_Cracked;
1329 def RLWNM  : MForm_2<23,
1330                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1331                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1332                      []>;
1333 }
1334
1335
1336 //===----------------------------------------------------------------------===//
1337 // PowerPC Instruction Patterns
1338 //
1339
1340 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1341 def : Pat<(i32 imm:$imm),
1342           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1343
1344 // Implement the 'not' operation with the NOR instruction.
1345 def NOT : Pat<(not GPRC:$in),
1346               (NOR GPRC:$in, GPRC:$in)>;
1347
1348 // ADD an arbitrary immediate.
1349 def : Pat<(add GPRC:$in, imm:$imm),
1350           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1351 // OR an arbitrary immediate.
1352 def : Pat<(or GPRC:$in, imm:$imm),
1353           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1354 // XOR an arbitrary immediate.
1355 def : Pat<(xor GPRC:$in, imm:$imm),
1356           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1357 // SUBFIC
1358 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1359           (SUBFIC GPRC:$in, imm:$imm)>;
1360
1361 // SHL/SRL
1362 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1363           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1364 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1365           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1366
1367 // ROTL
1368 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1369           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1370 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1371           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1372
1373 // RLWNM
1374 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1375           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1376
1377 // Calls
1378 def : Pat<(PPCcall_Darwin (i32 tglobaladdr:$dst)),
1379           (BL_Darwin tglobaladdr:$dst)>;
1380 def : Pat<(PPCcall_Darwin (i32 texternalsym:$dst)),
1381           (BL_Darwin texternalsym:$dst)>;
1382 def : Pat<(PPCcall_SVR4 (i32 tglobaladdr:$dst)),
1383           (BL_SVR4 tglobaladdr:$dst)>;
1384 def : Pat<(PPCcall_SVR4 (i32 texternalsym:$dst)),
1385           (BL_SVR4 texternalsym:$dst)>;
1386
1387
1388 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1389           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1390
1391 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1392           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1393
1394 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1395           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1396
1397
1398
1399 // Hi and Lo for Darwin Global Addresses.
1400 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1401 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1402 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1403 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1404 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1405 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1406 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1407 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1408 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1409           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1410 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1411           (ADDIS GPRC:$in, tconstpool:$g)>;
1412 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1413           (ADDIS GPRC:$in, tjumptable:$g)>;
1414 def : Pat<(add GPRC:$in, (PPChi tblockaddress:$g, 0)),
1415           (ADDIS GPRC:$in, tblockaddress:$g)>;
1416
1417 // Fused negative multiply subtract, alternate pattern
1418 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1419           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1420           Requires<[FPContractions]>;
1421 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1422           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1423           Requires<[FPContractions]>;
1424
1425 // Standard shifts.  These are represented separately from the real shifts above
1426 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1427 // amounts.
1428 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1429           (SRAW GPRC:$rS, GPRC:$rB)>;
1430 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1431           (SRW GPRC:$rS, GPRC:$rB)>;
1432 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1433           (SLW GPRC:$rS, GPRC:$rB)>;
1434
1435 def : Pat<(zextloadi1 iaddr:$src),
1436           (LBZ iaddr:$src)>;
1437 def : Pat<(zextloadi1 xaddr:$src),
1438           (LBZX xaddr:$src)>;
1439 def : Pat<(extloadi1 iaddr:$src),
1440           (LBZ iaddr:$src)>;
1441 def : Pat<(extloadi1 xaddr:$src),
1442           (LBZX xaddr:$src)>;
1443 def : Pat<(extloadi8 iaddr:$src),
1444           (LBZ iaddr:$src)>;
1445 def : Pat<(extloadi8 xaddr:$src),
1446           (LBZX xaddr:$src)>;
1447 def : Pat<(extloadi16 iaddr:$src),
1448           (LHZ iaddr:$src)>;
1449 def : Pat<(extloadi16 xaddr:$src),
1450           (LHZX xaddr:$src)>;
1451 def : Pat<(f64 (extloadf32 iaddr:$src)),
1452           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1453 def : Pat<(f64 (extloadf32 xaddr:$src)),
1454           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1455
1456 def : Pat<(f64 (fextend F4RC:$src)),
1457           (COPY_TO_REGCLASS F4RC:$src, F8RC)>;
1458
1459 // Memory barriers
1460 def : Pat<(membarrier (i32 imm /*ll*/),
1461                       (i32 imm /*ls*/),
1462                       (i32 imm /*sl*/),
1463                       (i32 imm /*ss*/),
1464                       (i32 imm /*device*/)),
1465            (SYNC)>;
1466
1467 include "PPCInstrAltivec.td"
1468 include "PPCInstr64Bit.td"