lib/Target/PowerPC/PPCInstrInfo.td

   1 //===- PPCInstrInfo.td - The PowerPC Instruction Set -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56 def SDT_PPCnop : SDTypeProfile<0, 0, []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // PowerPC specific DAG Nodes.
  60 //
  61
  62 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  63 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  64 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  65 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  66                        [SDNPHasChain, SDNPMayStore]>;
  67
  68 // This sequence is used for long double->int conversions.  It changes the
  69 // bits in the FPSCR which is not modelled.
  70 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  71                         [SDNPOutFlag]>;
  72 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  73                        [SDNPInFlag, SDNPOutFlag]>;
  74 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  75                        [SDNPInFlag, SDNPOutFlag]>;
  76 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  77                        [SDNPInFlag, SDNPOutFlag]>;
  78 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  79                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  80                         SDTCisVT<3, f64>]>,
  81                        [SDNPInFlag]>;
  82
  83 def PPCfsel   : SDNode<"PPCISD::FSEL",
  84    // Type constraint for fsel.
  85    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  86                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  87
  88 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  89 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  90 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  91 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  92 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  93
  94 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
  95
  96 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
  97 // amounts.  These nodes are generated by the multi-precision shift code.
  98 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
  99 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 100 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 101
 102 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 103 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 104                            [SDNPHasChain, SDNPMayStore]>;
 105
 106 // These are target-independent nodes, but have target-specific formats.
 107 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 108                            [SDNPHasChain, SDNPOutFlag]>;
 109 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 110                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 111
 112 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 113 def PPCcall_Darwin : SDNode<"PPCISD::CALL_Darwin", SDT_PPCCall,
 114                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
 115                              SDNPVariadic]>;
 116 def PPCcall_SVR4  : SDNode<"PPCISD::CALL_SVR4", SDT_PPCCall,
 117                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
 118                             SDNPVariadic]>;
 119 def PPCnop : SDNode<"PPCISD::NOP", SDT_PPCnop, [SDNPInFlag, SDNPOutFlag]>;
 120 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 121                        [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 122 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 123                           [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 124 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 125                             [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 126 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 127                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
 128 def PPCbctrl_Darwin  : SDNode<"PPCISD::BCTRL_Darwin", SDTNone,
 129                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
 130                                SDNPVariadic]>;
 131
 132 def PPCbctrl_SVR4  : SDNode<"PPCISD::BCTRL_SVR4", SDTNone,
 133                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
 134                              SDNPVariadic]>;
 135
 136 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 137                            [SDNPHasChain, SDNPOptInFlag, SDNPVariadic]>;
 138
 139 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 140                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 141
 142 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 143 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutFlag]>;
 144
 145 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 146                            [SDNPHasChain, SDNPOptInFlag]>;
 147
 148 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 149                            [SDNPHasChain, SDNPMayLoad]>;
 150 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 151                            [SDNPHasChain, SDNPMayStore]>;
 152
 153 // Instructions to support atomic operations
 154 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 155                           [SDNPHasChain, SDNPMayLoad]>;
 156 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 157                           [SDNPHasChain, SDNPMayStore]>;
 158
 159 // Instructions to support dynamic alloca.
 160 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 161 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 162
 163 //===----------------------------------------------------------------------===//
 164 // PowerPC specific transformation functions and pattern fragments.
 165 //
 166
 167 def SHL32 : SDNodeXForm<imm, [{
 168   // Transformation function: 31 - imm
 169   return getI32Imm(31 - N->getZExtValue());
 170 }]>;
 171
 172 def SRL32 : SDNodeXForm<imm, [{
 173   // Transformation function: 32 - imm
 174   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 175 }]>;
 176
 177 def LO16 : SDNodeXForm<imm, [{
 178   // Transformation function: get the low 16 bits.
 179   return getI32Imm((unsigned short)N->getZExtValue());
 180 }]>;
 181
 182 def HI16 : SDNodeXForm<imm, [{
 183   // Transformation function: shift the immediate value down into the low bits.
 184   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 185 }]>;
 186
 187 def HA16 : SDNodeXForm<imm, [{
 188   // Transformation function: shift the immediate value down into the low bits.
 189   signed int Val = N->getZExtValue();
 190   return getI32Imm((Val - (signed short)Val) >> 16);
 191 }]>;
 192 def MB : SDNodeXForm<imm, [{
 193   // Transformation function: get the start bit of a mask
 194   unsigned mb = 0, me;
 195   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 196   return getI32Imm(mb);
 197 }]>;
 198
 199 def ME : SDNodeXForm<imm, [{
 200   // Transformation function: get the end bit of a mask
 201   unsigned mb, me = 0;
 202   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 203   return getI32Imm(me);
 204 }]>;
 205 def maskimm32 : PatLeaf<(imm), [{
 206   // maskImm predicate - True if immediate is a run of ones.
 207   unsigned mb, me;
 208   if (N->getValueType(0) == MVT::i32)
 209     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 210   else
 211     return false;
 212 }]>;
 213
 214 def immSExt16  : PatLeaf<(imm), [{
 215   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 216   // field.  Used by instructions like 'addi'.
 217   if (N->getValueType(0) == MVT::i32)
 218     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 219   else
 220     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 221 }]>;
 222 def immZExt16  : PatLeaf<(imm), [{
 223   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 224   // field.  Used by instructions like 'ori'.
 225   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 226 }], LO16>;
 227
 228 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 229 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 230 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 231 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 232 // clear).
 233 def imm16ShiftedZExt : PatLeaf<(imm), [{
 234   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 235   // immediate are set.  Used by instructions like 'xoris'.
 236   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 237 }], HI16>;
 238
 239 def imm16ShiftedSExt : PatLeaf<(imm), [{
 240   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 241   // immediate are set.  Used by instructions like 'addis'.  Identical to
 242   // imm16ShiftedZExt in 32-bit mode.
 243   if (N->getZExtValue() & 0xFFFF) return false;
 244   if (N->getValueType(0) == MVT::i32)
 245     return true;
 246   // For 64-bit, make sure it is sext right.
 247   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 248 }], HI16>;
 249
 250
 251 //===----------------------------------------------------------------------===//
 252 // PowerPC Flag Definitions.
 253
 254 class isPPC64 { bit PPC64 = 1; }
 255 class isDOT   {
 256   list<Register> Defs = [CR0];
 257   bit RC  = 1;
 258 }
 259
 260 class RegConstraint<string C> {
 261   string Constraints = C;
 262 }
 263 class NoEncode<string E> {
 264   string DisableEncoding = E;
 265 }
 266
 267
 268 //===----------------------------------------------------------------------===//
 269 // PowerPC Operand Definitions.
 270
 271 def s5imm   : Operand<i32> {
 272   let PrintMethod = "printS5ImmOperand";
 273 }
 274 def u5imm   : Operand<i32> {
 275   let PrintMethod = "printU5ImmOperand";
 276 }
 277 def u6imm   : Operand<i32> {
 278   let PrintMethod = "printU6ImmOperand";
 279 }
 280 def s16imm  : Operand<i32> {
 281   let PrintMethod = "printS16ImmOperand";
 282 }
 283 def u16imm  : Operand<i32> {
 284   let PrintMethod = "printU16ImmOperand";
 285 }
 286 def s16immX4  : Operand<i32> {   // Multiply imm by 4 before printing.
 287   let PrintMethod = "printS16X4ImmOperand";
 288 }
 289 def target : Operand<OtherVT> {
 290   let PrintMethod = "printBranchOperand";
 291 }
 292 def calltarget : Operand<iPTR> {
 293   let PrintMethod = "printCallOperand";
 294 }
 295 def aaddr : Operand<iPTR> {
 296   let PrintMethod = "printAbsAddrOperand";
 297 }
 298 def piclabel: Operand<iPTR> {
 299   let PrintMethod = "printPICLabel";
 300 }
 301 def symbolHi: Operand<i32> {
 302   let PrintMethod = "printSymbolHi";
 303 }
 304 def symbolLo: Operand<i32> {
 305   let PrintMethod = "printSymbolLo";
 306 }
 307 def crbitm: Operand<i8> {
 308   let PrintMethod = "printcrbitm";
 309 }
 310 // Address operands
 311 def memri : Operand<iPTR> {
 312   let PrintMethod = "printMemRegImm";
 313   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 314 }
 315 def memrr : Operand<iPTR> {
 316   let PrintMethod = "printMemRegReg";
 317   let MIOperandInfo = (ops ptr_rc, ptr_rc);
 318 }
 319 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 320   let PrintMethod = "printMemRegImmShifted";
 321   let MIOperandInfo = (ops i32imm:$imm, ptr_rc:$reg);
 322 }
 323 def tocentry : Operand<iPTR> {
 324   let PrintMethod = "printTOCEntryLabel";
 325   let MIOperandInfo = (ops i32imm:$imm);
 326 }
 327
 328 // PowerPC Predicate operand.  20 = (0<<5)|20 = always, CR0 is a dummy reg
 329 // that doesn't matter.
 330 def pred : PredicateOperand<OtherVT, (ops imm, CRRC),
 331                                      (ops (i32 20), (i32 zero_reg))> {
 332   let PrintMethod = "printPredicateOperand";
 333 }
 334
 335 // Define PowerPC specific addressing mode.
 336 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 337 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 338 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 339 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 340
 341 /// This is just the offset part of iaddr, used for preinc.
 342 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 343
 344 //===----------------------------------------------------------------------===//
 345 // PowerPC Instruction Predicate Definitions.
 346 def FPContractions : Predicate<"!NoExcessFPPrecision">;
 347 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 348 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 349
 350
 351 //===----------------------------------------------------------------------===//
 352 // PowerPC Instruction Definitions.
 353
 354 // Pseudo-instructions:
 355
 356 let hasCtrlDep = 1 in {
 357 let Defs = [R1], Uses = [R1] in {
 358 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "",
 359                               [(callseq_start timm:$amt)]>;
 360 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "",
 361                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 362 }
 363
 364 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 365                               "UPDATE_VRSAVE $rD, $rS", []>;
 366 }
 367
 368 let Defs = [R1], Uses = [R1] in
 369 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "",
 370                        [(set GPRC:$result,
 371                              (PPCdynalloc GPRC:$negsize, iaddr:$fpsi))]>;
 372
 373 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 374 // instruction selection into a branch sequence.
 375 let usesCustomInserter = 1,    // Expanded after instruction selection.
 376     PPC970_Single = 1 in {
 377   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 378                               i32imm:$BROPC), "",
 379                               []>;
 380   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 381                               i32imm:$BROPC), "",
 382                               []>;
 383   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 384                               i32imm:$BROPC), "",
 385                               []>;
 386   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 387                               i32imm:$BROPC), "",
 388                               []>;
 389   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 390                               i32imm:$BROPC), "",
 391                               []>;
 392 }
 393
 394 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 395 // scavenge a register for it.
 396 def SPILL_CR : Pseudo<(outs), (ins GPRC:$cond, memri:$F),
 397                      "", []>;
 398
 399 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 400   let isReturn = 1, Uses = [LR, RM] in
 401     def BLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$p),
 402                           "b${p:cc}lr ${p:reg}", BrB,
 403                           [(retflag)]>;
 404   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 405     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 406 }
 407
 408 let Defs = [LR] in
 409   def MovePCtoLR : Pseudo<(outs), (ins piclabel:$label), "", []>,
 410                    PPC970_Unit_BRU;
 411
 412 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 413   let isBarrier = 1 in {
 414   def B   : IForm<18, 0, 0, (outs), (ins target:$dst),
 415                   "b $dst", BrB,
 416                   [(br bb:$dst)]>;
 417   }
 418
 419   // BCC represents an arbitrary conditional branch on a predicate.
 420   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 421   // a two-value operand where a dag node expects two operands. :(
 422   def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, target:$dst),
 423                   "b${cond:cc} ${cond:reg}, $dst"
 424                   /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 425 }
 426
 427 // Darwin ABI Calls.
 428 let isCall = 1, PPC970_Unit = 7,
 429   // All calls clobber the non-callee saved registers...
 430   Defs = [R0,R2,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 431           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 432           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 433           LR,CTR,
 434           CR0,CR1,CR5,CR6,CR7,CARRY] in {
 435   // Convenient aliases for call instructions
 436   let Uses = [RM] in {
 437     def BL_Darwin  : IForm<18, 0, 1,
 438                            (outs), (ins calltarget:$func, variable_ops),
 439                            "bl $func", BrB, []>;  // See Pat patterns below.
 440     def BLA_Darwin : IForm<18, 1, 1,
 441                           (outs), (ins aaddr:$func, variable_ops),
 442                           "bla $func", BrB, [(PPCcall_Darwin (i32 imm:$func))]>;
 443   }
 444   let Uses = [CTR, RM] in {
 445     def BCTRL_Darwin : XLForm_2_ext<19, 528, 20, 0, 1,
 446                                   (outs), (ins variable_ops),
 447                                   "bctrl", BrB,
 448                                   [(PPCbctrl_Darwin)]>, Requires<[In32BitMode]>;
 449   }
 450 }
 451
 452 // SVR4 ABI Calls.
 453 let isCall = 1, PPC970_Unit = 7,
 454   // All calls clobber the non-callee saved registers...
 455   Defs = [R0,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,
 456           F0,F1,F2,F3,F4,F5,F6,F7,F8,F9,F10,F11,F12,F13,
 457           V0,V1,V2,V3,V4,V5,V6,V7,V8,V9,V10,V11,V12,V13,V14,V15,V16,V17,V18,V19,
 458           LR,CTR,
 459           CR0,CR1,CR5,CR6,CR7,CARRY] in {
 460   // Convenient aliases for call instructions
 461   let Uses = [RM] in {
 462     def BL_SVR4  : IForm<18, 0, 1,
 463                         (outs), (ins calltarget:$func, variable_ops),
 464                         "bl $func", BrB, []>;  // See Pat patterns below.
 465     def BLA_SVR4 : IForm<18, 1, 1,
 466                         (outs), (ins aaddr:$func, variable_ops),
 467                         "bla $func", BrB,
 468                         [(PPCcall_SVR4 (i32 imm:$func))]>;
 469   }
 470   let Uses = [CTR, RM] in {
 471     def BCTRL_SVR4 : XLForm_2_ext<19, 528, 20, 0, 1,
 472                                 (outs), (ins variable_ops),
 473                                 "bctrl", BrB,
 474                                 [(PPCbctrl_SVR4)]>, Requires<[In32BitMode]>;
 475   }
 476 }
 477
 478
 479 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 480 def TCRETURNdi :Pseudo< (outs),
 481                         (ins calltarget:$dst, i32imm:$offset, variable_ops),
 482                  "#TC_RETURNd $dst $offset",
 483                  []>;
 484
 485
 486 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 487 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset, variable_ops),
 488                  "#TC_RETURNa $func $offset",
 489                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 490
 491 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 492 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset, variable_ops),
 493                  "#TC_RETURNr $dst $offset",
 494                  []>;
 495
 496
 497 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 498     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 499 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 500      Requires<[In32BitMode]>;
 501
 502
 503
 504 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 505     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 506 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 507                   "b $dst", BrB,
 508                   []>;
 509
 510
 511 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 512     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 513 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 514                   "ba $dst", BrB,
 515                   []>;
 516
 517
 518 // DCB* instructions.
 519 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 520                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 521                       PPC970_DGroup_Single;
 522 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 523                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 524                       PPC970_DGroup_Single;
 525 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 526                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 527                       PPC970_DGroup_Single;
 528 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 529                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 530                       PPC970_DGroup_Single;
 531 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 532                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 533                       PPC970_DGroup_Single;
 534 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 535                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 536                       PPC970_DGroup_Single;
 537 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 538                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 539                       PPC970_DGroup_Single;
 540 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 541                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 542                       PPC970_DGroup_Single;
 543
 544 // Atomic operations
 545 let usesCustomInserter = 1 in {
 546   let Uses = [CR0] in {
 547     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 548       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 549       [(set GPRC:$dst, (atomic_load_add_8 xoaddr:$ptr, GPRC:$incr))]>;
 550     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 551       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 552       [(set GPRC:$dst, (atomic_load_sub_8 xoaddr:$ptr, GPRC:$incr))]>;
 553     def ATOMIC_LOAD_AND_I8 : Pseudo<
 554       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 555       [(set GPRC:$dst, (atomic_load_and_8 xoaddr:$ptr, GPRC:$incr))]>;
 556     def ATOMIC_LOAD_OR_I8 : Pseudo<
 557       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 558       [(set GPRC:$dst, (atomic_load_or_8 xoaddr:$ptr, GPRC:$incr))]>;
 559     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 560       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 561       [(set GPRC:$dst, (atomic_load_xor_8 xoaddr:$ptr, GPRC:$incr))]>;
 562     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 563       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 564       [(set GPRC:$dst, (atomic_load_nand_8 xoaddr:$ptr, GPRC:$incr))]>;
 565     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 566       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 567       [(set GPRC:$dst, (atomic_load_add_16 xoaddr:$ptr, GPRC:$incr))]>;
 568     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 569       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 570       [(set GPRC:$dst, (atomic_load_sub_16 xoaddr:$ptr, GPRC:$incr))]>;
 571     def ATOMIC_LOAD_AND_I16 : Pseudo<
 572       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 573       [(set GPRC:$dst, (atomic_load_and_16 xoaddr:$ptr, GPRC:$incr))]>;
 574     def ATOMIC_LOAD_OR_I16 : Pseudo<
 575       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 576       [(set GPRC:$dst, (atomic_load_or_16 xoaddr:$ptr, GPRC:$incr))]>;
 577     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 578       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 579       [(set GPRC:$dst, (atomic_load_xor_16 xoaddr:$ptr, GPRC:$incr))]>;
 580     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 581       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 582       [(set GPRC:$dst, (atomic_load_nand_16 xoaddr:$ptr, GPRC:$incr))]>;
 583     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 584       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 585       [(set GPRC:$dst, (atomic_load_add_32 xoaddr:$ptr, GPRC:$incr))]>;
 586     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 587       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 588       [(set GPRC:$dst, (atomic_load_sub_32 xoaddr:$ptr, GPRC:$incr))]>;
 589     def ATOMIC_LOAD_AND_I32 : Pseudo<
 590       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 591       [(set GPRC:$dst, (atomic_load_and_32 xoaddr:$ptr, GPRC:$incr))]>;
 592     def ATOMIC_LOAD_OR_I32 : Pseudo<
 593       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 594       [(set GPRC:$dst, (atomic_load_or_32 xoaddr:$ptr, GPRC:$incr))]>;
 595     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 596       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 597       [(set GPRC:$dst, (atomic_load_xor_32 xoaddr:$ptr, GPRC:$incr))]>;
 598     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 599       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "",
 600       [(set GPRC:$dst, (atomic_load_nand_32 xoaddr:$ptr, GPRC:$incr))]>;
 601
 602     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 603       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "",
 604       [(set GPRC:$dst,
 605                     (atomic_cmp_swap_8 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 606     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 607       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "",
 608       [(set GPRC:$dst,
 609                     (atomic_cmp_swap_16 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 610     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 611       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "",
 612       [(set GPRC:$dst,
 613                     (atomic_cmp_swap_32 xoaddr:$ptr, GPRC:$old, GPRC:$new))]>;
 614
 615     def ATOMIC_SWAP_I8 : Pseudo<
 616       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "",
 617       [(set GPRC:$dst, (atomic_swap_8 xoaddr:$ptr, GPRC:$new))]>;
 618     def ATOMIC_SWAP_I16 : Pseudo<
 619       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "",
 620       [(set GPRC:$dst, (atomic_swap_16 xoaddr:$ptr, GPRC:$new))]>;
 621     def ATOMIC_SWAP_I32 : Pseudo<
 622       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "",
 623       [(set GPRC:$dst, (atomic_swap_32 xoaddr:$ptr, GPRC:$new))]>;
 624   }
 625 }
 626
 627 // Instructions to support atomic operations
 628 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 629                    "lwarx $rD, $src", LdStLWARX,
 630                    [(set GPRC:$rD, (PPClarx xoaddr:$src))]>;
 631
 632 let Defs = [CR0] in
 633 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 634                    "stwcx. $rS, $dst", LdStSTWCX,
 635                    [(PPCstcx GPRC:$rS, xoaddr:$dst)]>,
 636                    isDOT;
 637
 638 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 639 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStGeneral, [(trap)]>;
 640
 641 //===----------------------------------------------------------------------===//
 642 // PPC32 Load Instructions.
 643 //
 644
 645 // Unindexed (r+i) Loads.
 646 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 647 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 648                   "lbz $rD, $src", LdStGeneral,
 649                   [(set GPRC:$rD, (zextloadi8 iaddr:$src))]>;
 650 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 651                   "lha $rD, $src", LdStLHA,
 652                   [(set GPRC:$rD, (sextloadi16 iaddr:$src))]>,
 653                   PPC970_DGroup_Cracked;
 654 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 655                   "lhz $rD, $src", LdStGeneral,
 656                   [(set GPRC:$rD, (zextloadi16 iaddr:$src))]>;
 657 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 658                   "lwz $rD, $src", LdStGeneral,
 659                   [(set GPRC:$rD, (load iaddr:$src))]>;
 660
 661 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 662                   "lfs $rD, $src", LdStLFDU,
 663                   [(set F4RC:$rD, (load iaddr:$src))]>;
 664 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 665                   "lfd $rD, $src", LdStLFD,
 666                   [(set F8RC:$rD, (load iaddr:$src))]>;
 667
 668
 669 // Unindexed (r+i) Loads with Update (preinc).
 670 let mayLoad = 1 in {
 671 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 672                    "lbzu $rD, $addr", LdStGeneral,
 673                    []>, RegConstraint<"$addr.reg = $ea_result">,
 674                    NoEncode<"$ea_result">;
 675
 676 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 677                    "lhau $rD, $addr", LdStGeneral,
 678                    []>, RegConstraint<"$addr.reg = $ea_result">,
 679                    NoEncode<"$ea_result">;
 680
 681 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 682                    "lhzu $rD, $addr", LdStGeneral,
 683                    []>, RegConstraint<"$addr.reg = $ea_result">,
 684                    NoEncode<"$ea_result">;
 685
 686 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 687                    "lwzu $rD, $addr", LdStGeneral,
 688                    []>, RegConstraint<"$addr.reg = $ea_result">,
 689                    NoEncode<"$ea_result">;
 690
 691 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 692                   "lfs $rD, $addr", LdStLFDU,
 693                   []>, RegConstraint<"$addr.reg = $ea_result">,
 694                    NoEncode<"$ea_result">;
 695
 696 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc:$ea_result), (ins memri:$addr),
 697                   "lfd $rD, $addr", LdStLFD,
 698                   []>, RegConstraint<"$addr.reg = $ea_result">,
 699                    NoEncode<"$ea_result">;
 700 }
 701 }
 702
 703 // Indexed (r+r) Loads.
 704 //
 705 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 706 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 707                    "lbzx $rD, $src", LdStGeneral,
 708                    [(set GPRC:$rD, (zextloadi8 xaddr:$src))]>;
 709 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 710                    "lhax $rD, $src", LdStLHA,
 711                    [(set GPRC:$rD, (sextloadi16 xaddr:$src))]>,
 712                    PPC970_DGroup_Cracked;
 713 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 714                    "lhzx $rD, $src", LdStGeneral,
 715                    [(set GPRC:$rD, (zextloadi16 xaddr:$src))]>;
 716 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 717                    "lwzx $rD, $src", LdStGeneral,
 718                    [(set GPRC:$rD, (load xaddr:$src))]>;
 719
 720
 721 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 722                    "lhbrx $rD, $src", LdStGeneral,
 723                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i16))]>;
 724 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 725                    "lwbrx $rD, $src", LdStGeneral,
 726                    [(set GPRC:$rD, (PPClbrx xoaddr:$src, i32))]>;
 727
 728 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 729                       "lfsx $frD, $src", LdStLFDU,
 730                       [(set F4RC:$frD, (load xaddr:$src))]>;
 731 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 732                       "lfdx $frD, $src", LdStLFDU,
 733                       [(set F8RC:$frD, (load xaddr:$src))]>;
 734 }
 735
 736 //===----------------------------------------------------------------------===//
 737 // PPC32 Store Instructions.
 738 //
 739
 740 // Unindexed (r+i) Stores.
 741 let PPC970_Unit = 2 in {
 742 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 743                    "stb $rS, $src", LdStGeneral,
 744                    [(truncstorei8 GPRC:$rS, iaddr:$src)]>;
 745 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 746                    "sth $rS, $src", LdStGeneral,
 747                    [(truncstorei16 GPRC:$rS, iaddr:$src)]>;
 748 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 749                    "stw $rS, $src", LdStGeneral,
 750                    [(store GPRC:$rS, iaddr:$src)]>;
 751 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 752                    "stfs $rS, $dst", LdStUX,
 753                    [(store F4RC:$rS, iaddr:$dst)]>;
 754 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 755                    "stfd $rS, $dst", LdStUX,
 756                    [(store F8RC:$rS, iaddr:$dst)]>;
 757 }
 758
 759 // Unindexed (r+i) Stores with Update (preinc).
 760 let PPC970_Unit = 2 in {
 761 def STBU  : DForm_1<39, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 762                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 763                     "stbu $rS, $ptroff($ptrreg)", LdStGeneral,
 764                     [(set ptr_rc:$ea_res,
 765                           (pre_truncsti8 GPRC:$rS, ptr_rc:$ptrreg,
 766                                          iaddroff:$ptroff))]>,
 767                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 768 def STHU  : DForm_1<45, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 769                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 770                     "sthu $rS, $ptroff($ptrreg)", LdStGeneral,
 771                     [(set ptr_rc:$ea_res,
 772                         (pre_truncsti16 GPRC:$rS, ptr_rc:$ptrreg,
 773                                         iaddroff:$ptroff))]>,
 774                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 775 def STWU  : DForm_1<37, (outs ptr_rc:$ea_res), (ins GPRC:$rS,
 776                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 777                     "stwu $rS, $ptroff($ptrreg)", LdStGeneral,
 778                     [(set ptr_rc:$ea_res, (pre_store GPRC:$rS, ptr_rc:$ptrreg,
 779                                                      iaddroff:$ptroff))]>,
 780                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 781 def STFSU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F4RC:$rS,
 782                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 783                     "stfsu $rS, $ptroff($ptrreg)", LdStGeneral,
 784                     [(set ptr_rc:$ea_res, (pre_store F4RC:$rS,  ptr_rc:$ptrreg,
 785                                           iaddroff:$ptroff))]>,
 786                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 787 def STFDU : DForm_1<37, (outs ptr_rc:$ea_res), (ins F8RC:$rS,
 788                              symbolLo:$ptroff, ptr_rc:$ptrreg),
 789                     "stfdu $rS, $ptroff($ptrreg)", LdStGeneral,
 790                     [(set ptr_rc:$ea_res, (pre_store F8RC:$rS, ptr_rc:$ptrreg,
 791                                           iaddroff:$ptroff))]>,
 792                     RegConstraint<"$ptrreg = $ea_res">, NoEncode<"$ea_res">;
 793 }
 794
 795
 796 // Indexed (r+r) Stores.
 797 //
 798 let PPC970_Unit = 2 in {
 799 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 800                    "stbx $rS, $dst", LdStGeneral,
 801                    [(truncstorei8 GPRC:$rS, xaddr:$dst)]>,
 802                    PPC970_DGroup_Cracked;
 803 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 804                    "sthx $rS, $dst", LdStGeneral,
 805                    [(truncstorei16 GPRC:$rS, xaddr:$dst)]>,
 806                    PPC970_DGroup_Cracked;
 807 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 808                    "stwx $rS, $dst", LdStGeneral,
 809                    [(store GPRC:$rS, xaddr:$dst)]>,
 810                    PPC970_DGroup_Cracked;
 811
 812 let mayStore = 1 in {
 813 def STWUX : XForm_8<31, 183, (outs), (ins GPRC:$rS, GPRC:$rA, GPRC:$rB),
 814                    "stwux $rS, $rA, $rB", LdStGeneral,
 815                    []>;
 816 }
 817 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 818                    "sthbrx $rS, $dst", LdStGeneral,
 819                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i16)]>,
 820                    PPC970_DGroup_Cracked;
 821 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 822                    "stwbrx $rS, $dst", LdStGeneral,
 823                    [(PPCstbrx GPRC:$rS, xoaddr:$dst, i32)]>,
 824                    PPC970_DGroup_Cracked;
 825
 826 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 827                      "stfiwx $frS, $dst", LdStUX,
 828                      [(PPCstfiwx F8RC:$frS, xoaddr:$dst)]>;
 829
 830 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 831                      "stfsx $frS, $dst", LdStUX,
 832                      [(store F4RC:$frS, xaddr:$dst)]>;
 833 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 834                      "stfdx $frS, $dst", LdStUX,
 835                      [(store F8RC:$frS, xaddr:$dst)]>;
 836 }
 837
 838 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 839                         "sync", LdStSync,
 840                         [(int_ppc_sync)]>;
 841
 842 //===----------------------------------------------------------------------===//
 843 // PPC32 Arithmetic Instructions.
 844 //
 845
 846 let PPC970_Unit = 1 in {  // FXU Operations.
 847 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 848                      "addi $rD, $rA, $imm", IntGeneral,
 849                      [(set GPRC:$rD, (add GPRC:$rA, immSExt16:$imm))]>;
 850 let Defs = [CARRY] in {
 851 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 852                      "addic $rD, $rA, $imm", IntGeneral,
 853                      [(set GPRC:$rD, (addc GPRC:$rA, immSExt16:$imm))]>,
 854                      PPC970_DGroup_Cracked;
 855 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 856                      "addic. $rD, $rA, $imm", IntGeneral,
 857                      []>;
 858 }
 859 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC:$rA, symbolHi:$imm),
 860                      "addis $rD, $rA, $imm", IntGeneral,
 861                      [(set GPRC:$rD, (add GPRC:$rA, imm16ShiftedSExt:$imm))]>;
 862 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC:$rA, symbolLo:$sym),
 863                      "la $rD, $sym($rA)", IntGeneral,
 864                      [(set GPRC:$rD, (add GPRC:$rA,
 865                                           (PPClo tglobaladdr:$sym, 0)))]>;
 866 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 867                      "mulli $rD, $rA, $imm", IntMulLI,
 868                      [(set GPRC:$rD, (mul GPRC:$rA, immSExt16:$imm))]>;
 869 let Defs = [CARRY] in {
 870 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 871                      "subfic $rD, $rA, $imm", IntGeneral,
 872                      [(set GPRC:$rD, (subc immSExt16:$imm, GPRC:$rA))]>;
 873 }
 874
 875 let isReMaterializable = 1 in {
 876   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
 877                        "li $rD, $imm", IntGeneral,
 878                        [(set GPRC:$rD, immSExt16:$imm)]>;
 879   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
 880                        "lis $rD, $imm", IntGeneral,
 881                        [(set GPRC:$rD, imm16ShiftedSExt:$imm)]>;
 882 }
 883 }
 884
 885 let PPC970_Unit = 1 in {  // FXU Operations.
 886 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 887                     "andi. $dst, $src1, $src2", IntGeneral,
 888                     [(set GPRC:$dst, (and GPRC:$src1, immZExt16:$src2))]>,
 889                     isDOT;
 890 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 891                     "andis. $dst, $src1, $src2", IntGeneral,
 892                     [(set GPRC:$dst, (and GPRC:$src1,imm16ShiftedZExt:$src2))]>,
 893                     isDOT;
 894 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 895                     "ori $dst, $src1, $src2", IntGeneral,
 896                     [(set GPRC:$dst, (or GPRC:$src1, immZExt16:$src2))]>;
 897 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 898                     "oris $dst, $src1, $src2", IntGeneral,
 899                     [(set GPRC:$dst, (or GPRC:$src1, imm16ShiftedZExt:$src2))]>;
 900 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 901                     "xori $dst, $src1, $src2", IntGeneral,
 902                     [(set GPRC:$dst, (xor GPRC:$src1, immZExt16:$src2))]>;
 903 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 904                     "xoris $dst, $src1, $src2", IntGeneral,
 905                     [(set GPRC:$dst, (xor GPRC:$src1,imm16ShiftedZExt:$src2))]>;
 906 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntGeneral,
 907                          []>;
 908 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
 909                         "cmpwi $crD, $rA, $imm", IntCompare>;
 910 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
 911                          "cmplwi $dst, $src1, $src2", IntCompare>;
 912 }
 913
 914
 915 let PPC970_Unit = 1 in {  // FXU Operations.
 916 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 917                    "nand $rA, $rS, $rB", IntGeneral,
 918                    [(set GPRC:$rA, (not (and GPRC:$rS, GPRC:$rB)))]>;
 919 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 920                    "and $rA, $rS, $rB", IntGeneral,
 921                    [(set GPRC:$rA, (and GPRC:$rS, GPRC:$rB))]>;
 922 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 923                    "andc $rA, $rS, $rB", IntGeneral,
 924                    [(set GPRC:$rA, (and GPRC:$rS, (not GPRC:$rB)))]>;
 925 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 926                    "or $rA, $rS, $rB", IntGeneral,
 927                    [(set GPRC:$rA, (or GPRC:$rS, GPRC:$rB))]>;
 928 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 929                    "nor $rA, $rS, $rB", IntGeneral,
 930                    [(set GPRC:$rA, (not (or GPRC:$rS, GPRC:$rB)))]>;
 931 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 932                    "orc $rA, $rS, $rB", IntGeneral,
 933                    [(set GPRC:$rA, (or GPRC:$rS, (not GPRC:$rB)))]>;
 934 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 935                    "eqv $rA, $rS, $rB", IntGeneral,
 936                    [(set GPRC:$rA, (not (xor GPRC:$rS, GPRC:$rB)))]>;
 937 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 938                    "xor $rA, $rS, $rB", IntGeneral,
 939                    [(set GPRC:$rA, (xor GPRC:$rS, GPRC:$rB))]>;
 940 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 941                    "slw $rA, $rS, $rB", IntGeneral,
 942                    [(set GPRC:$rA, (PPCshl GPRC:$rS, GPRC:$rB))]>;
 943 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 944                    "srw $rA, $rS, $rB", IntGeneral,
 945                    [(set GPRC:$rA, (PPCsrl GPRC:$rS, GPRC:$rB))]>;
 946 let Defs = [CARRY] in {
 947 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
 948                    "sraw $rA, $rS, $rB", IntShift,
 949                    [(set GPRC:$rA, (PPCsra GPRC:$rS, GPRC:$rB))]>;
 950 }
 951 }
 952
 953 let PPC970_Unit = 1 in {  // FXU Operations.
 954 let Defs = [CARRY] in {
 955 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
 956                      "srawi $rA, $rS, $SH", IntShift,
 957                      [(set GPRC:$rA, (sra GPRC:$rS, (i32 imm:$SH)))]>;
 958 }
 959 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
 960                       "cntlzw $rA, $rS", IntGeneral,
 961                       [(set GPRC:$rA, (ctlz GPRC:$rS))]>;
 962 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
 963                       "extsb $rA, $rS", IntGeneral,
 964                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i8))]>;
 965 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
 966                       "extsh $rA, $rS", IntGeneral,
 967                       [(set GPRC:$rA, (sext_inreg GPRC:$rS, i16))]>;
 968
 969 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 970                           "cmpw $crD, $rA, $rB", IntCompare>;
 971 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
 972                           "cmplw $crD, $rA, $rB", IntCompare>;
 973 }
 974 let PPC970_Unit = 3 in {  // FPU Operations.
 975 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
 976 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
 977 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
 978                       "fcmpu $crD, $fA, $fB", FPCompare>;
 979 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
 980                       "fcmpu $crD, $fA, $fB", FPCompare>;
 981
 982 let Uses = [RM] in {
 983   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
 984                         "fctiwz $frD, $frB", FPGeneral,
 985                         [(set F8RC:$frD, (PPCfctiwz F8RC:$frB))]>;
 986   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
 987                         "frsp $frD, $frB", FPGeneral,
 988                         [(set F4RC:$frD, (fround F8RC:$frB))]>;
 989   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
 990                         "fsqrt $frD, $frB", FPSqrt,
 991                         [(set F8RC:$frD, (fsqrt F8RC:$frB))]>;
 992   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
 993                         "fsqrts $frD, $frB", FPSqrt,
 994                         [(set F4RC:$frD, (fsqrt F4RC:$frB))]>;
 995   }
 996 }
 997
 998 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
 999 /// often coalesced away and we don't want the dispatch group builder to think
1000 /// that they will fill slots (which could cause the load of a LSU reject to
1001 /// sneak into a d-group with a store).
1002 def FMR   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1003                      "fmr $frD, $frB", FPGeneral,
1004                      []>,  // (set F4RC:$frD, F4RC:$frB)
1005                      PPC970_Unit_Pseudo;
1006
1007 let PPC970_Unit = 3 in {  // FPU Operations.
1008 // These are artificially split into two different forms, for 4/8 byte FP.
1009 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1010                       "fabs $frD, $frB", FPGeneral,
1011                       [(set F4RC:$frD, (fabs F4RC:$frB))]>;
1012 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1013                       "fabs $frD, $frB", FPGeneral,
1014                       [(set F8RC:$frD, (fabs F8RC:$frB))]>;
1015 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1016                       "fnabs $frD, $frB", FPGeneral,
1017                       [(set F4RC:$frD, (fneg (fabs F4RC:$frB)))]>;
1018 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1019                       "fnabs $frD, $frB", FPGeneral,
1020                       [(set F8RC:$frD, (fneg (fabs F8RC:$frB)))]>;
1021 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1022                       "fneg $frD, $frB", FPGeneral,
1023                       [(set F4RC:$frD, (fneg F4RC:$frB))]>;
1024 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1025                       "fneg $frD, $frB", FPGeneral,
1026                       [(set F8RC:$frD, (fneg F8RC:$frB))]>;
1027 }
1028
1029
1030 // XL-Form instructions.  condition register logical ops.
1031 //
1032 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1033                       "mcrf $BF, $BFA", BrMCR>,
1034              PPC970_DGroup_First, PPC970_Unit_CRU;
1035
1036 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1037                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1038                       "creqv $CRD, $CRA, $CRB", BrCR,
1039                       []>;
1040
1041 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1042                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1043                       "cror $CRD, $CRA, $CRB", BrCR,
1044                       []>;
1045
1046 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1047               "creqv $dst, $dst, $dst", BrCR,
1048               []>;
1049
1050 // XFX-Form instructions.  Instructions that deal with SPRs.
1051 //
1052 let Uses = [CTR] in {
1053 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1054                           "mfctr $rT", SprMFSPR>,
1055             PPC970_DGroup_First, PPC970_Unit_FXU;
1056 }
1057 let Defs = [CTR], Pattern = [(PPCmtctr GPRC:$rS)] in {
1058 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1059                           "mtctr $rS", SprMTSPR>,
1060             PPC970_DGroup_First, PPC970_Unit_FXU;
1061 }
1062
1063 let Defs = [LR] in {
1064 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1065                           "mtlr $rS", SprMTSPR>,
1066             PPC970_DGroup_First, PPC970_Unit_FXU;
1067 }
1068 let Uses = [LR] in {
1069 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1070                           "mflr $rT", SprMFSPR>,
1071             PPC970_DGroup_First, PPC970_Unit_FXU;
1072 }
1073
1074 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1075 // a GPR on the PPC970.  As such, copies in and out have the same performance
1076 // characteristics as an OR instruction.
1077 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1078                              "mtspr 256, $rS", IntGeneral>,
1079                PPC970_DGroup_Single, PPC970_Unit_FXU;
1080 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1081                              "mfspr $rT, 256", IntGeneral>,
1082                PPC970_DGroup_First, PPC970_Unit_FXU;
1083
1084 def MTCRF : XFXForm_5<31, 144, (outs), (ins crbitm:$FXM, GPRC:$rS),
1085                       "mtcrf $FXM, $rS", BrMCRX>,
1086             PPC970_MicroCode, PPC970_Unit_CRU;
1087
1088 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1089 // declaring that here gives the local register allocator problems with this:
1090 //  vreg = MCRF  CR0
1091 //  MFCR  <kill of whatever preg got assigned to vreg>
1092 // while not declaring it breaks DeadMachineInstructionElimination.
1093 // As it turns out, in all cases where we currently use this,
1094 // we're only interested in one subregister of it.  Represent this in the
1095 // instruction to keep the register allocator from becoming confused.
1096 //
1097 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1098 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1099                        "", SprMFCR>,
1100             PPC970_MicroCode, PPC970_Unit_CRU;
1101
1102 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1103                      "mfcr $rT", SprMFCR>,
1104                      PPC970_MicroCode, PPC970_Unit_CRU;
1105
1106 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1107                        "mfcr $rT, $FXM", SprMFCR>,
1108             PPC970_DGroup_First, PPC970_Unit_CRU;
1109
1110 // Instructions to manipulate FPSCR.  Only long double handling uses these.
1111 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
1112
1113 let Uses = [RM], Defs = [RM] in {
1114   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1115                          "mtfsb0 $FM", IntMTFSB0,
1116                         [(PPCmtfsb0 (i32 imm:$FM))]>,
1117                PPC970_DGroup_Single, PPC970_Unit_FPU;
1118   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1119                          "mtfsb1 $FM", IntMTFSB0,
1120                         [(PPCmtfsb1 (i32 imm:$FM))]>,
1121                PPC970_DGroup_Single, PPC970_Unit_FPU;
1122   // MTFSF does not actually produce an FP result.  We pretend it copies
1123   // input reg B to the output.  If we didn't do this it would look like the
1124   // instruction had no outputs (because we aren't modelling the FPSCR) and
1125   // it would be deleted.
1126   def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
1127                                 (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
1128                          "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
1129                          [(set F8RC:$FRA, (PPCmtfsf (i32 imm:$FM),
1130                                                      F8RC:$rT, F8RC:$FRB))]>,
1131                PPC970_DGroup_Single, PPC970_Unit_FPU;
1132 }
1133 let Uses = [RM] in {
1134   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1135                          "mffs $rT", IntMFFS,
1136                          [(set F8RC:$rT, (PPCmffs))]>,
1137                PPC970_DGroup_Single, PPC970_Unit_FPU;
1138   def FADDrtz: AForm_2<63, 21,
1139                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1140                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1141                       [(set F8RC:$FRT, (PPCfaddrtz F8RC:$FRA, F8RC:$FRB))]>,
1142                PPC970_DGroup_Single, PPC970_Unit_FPU;
1143 }
1144
1145
1146 let PPC970_Unit = 1 in {  // FXU Operations.
1147
1148 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1149 //
1150 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1151                      "add $rT, $rA, $rB", IntGeneral,
1152                      [(set GPRC:$rT, (add GPRC:$rA, GPRC:$rB))]>;
1153 let Defs = [CARRY] in {
1154 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1155                      "addc $rT, $rA, $rB", IntGeneral,
1156                      [(set GPRC:$rT, (addc GPRC:$rA, GPRC:$rB))]>,
1157                      PPC970_DGroup_Cracked;
1158 }
1159 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1160                      "divw $rT, $rA, $rB", IntDivW,
1161                      [(set GPRC:$rT, (sdiv GPRC:$rA, GPRC:$rB))]>,
1162                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1163 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1164                      "divwu $rT, $rA, $rB", IntDivW,
1165                      [(set GPRC:$rT, (udiv GPRC:$rA, GPRC:$rB))]>,
1166                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1167 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1168                      "mulhw $rT, $rA, $rB", IntMulHW,
1169                      [(set GPRC:$rT, (mulhs GPRC:$rA, GPRC:$rB))]>;
1170 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1171                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1172                      [(set GPRC:$rT, (mulhu GPRC:$rA, GPRC:$rB))]>;
1173 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1174                      "mullw $rT, $rA, $rB", IntMulHW,
1175                      [(set GPRC:$rT, (mul GPRC:$rA, GPRC:$rB))]>;
1176 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1177                      "subf $rT, $rA, $rB", IntGeneral,
1178                      [(set GPRC:$rT, (sub GPRC:$rB, GPRC:$rA))]>;
1179 let Defs = [CARRY] in {
1180 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1181                      "subfc $rT, $rA, $rB", IntGeneral,
1182                      [(set GPRC:$rT, (subc GPRC:$rB, GPRC:$rA))]>,
1183                      PPC970_DGroup_Cracked;
1184 }
1185 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1186                       "neg $rT, $rA", IntGeneral,
1187                       [(set GPRC:$rT, (ineg GPRC:$rA))]>;
1188 let Uses = [CARRY], Defs = [CARRY] in {
1189 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1190                       "adde $rT, $rA, $rB", IntGeneral,
1191                       [(set GPRC:$rT, (adde GPRC:$rA, GPRC:$rB))]>;
1192 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1193                       "addme $rT, $rA", IntGeneral,
1194                       [(set GPRC:$rT, (adde GPRC:$rA, -1))]>;
1195 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1196                       "addze $rT, $rA", IntGeneral,
1197                       [(set GPRC:$rT, (adde GPRC:$rA, 0))]>;
1198 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1199                       "subfe $rT, $rA, $rB", IntGeneral,
1200                       [(set GPRC:$rT, (sube GPRC:$rB, GPRC:$rA))]>;
1201 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1202                       "subfme $rT, $rA", IntGeneral,
1203                       [(set GPRC:$rT, (sube -1, GPRC:$rA))]>;
1204 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1205                       "subfze $rT, $rA", IntGeneral,
1206                       [(set GPRC:$rT, (sube 0, GPRC:$rA))]>;
1207 }
1208 }
1209
1210 // A-Form instructions.  Most of the instructions executed in the FPU are of
1211 // this type.
1212 //
1213 let PPC970_Unit = 3 in {  // FPU Operations.
1214 let Uses = [RM] in {
1215   def FMADD : AForm_1<63, 29,
1216                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1217                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1218                       [(set F8RC:$FRT, (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1219                                              F8RC:$FRB))]>,
1220                       Requires<[FPContractions]>;
1221   def FMADDS : AForm_1<59, 29,
1222                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1223                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1224                       [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1225                                              F4RC:$FRB))]>,
1226                       Requires<[FPContractions]>;
1227   def FMSUB : AForm_1<63, 28,
1228                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1229                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1230                       [(set F8RC:$FRT, (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1231                                              F8RC:$FRB))]>,
1232                       Requires<[FPContractions]>;
1233   def FMSUBS : AForm_1<59, 28,
1234                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1235                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1236                       [(set F4RC:$FRT, (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1237                                              F4RC:$FRB))]>,
1238                       Requires<[FPContractions]>;
1239   def FNMADD : AForm_1<63, 31,
1240                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1241                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1242                       [(set F8RC:$FRT, (fneg (fadd (fmul F8RC:$FRA, F8RC:$FRC),
1243                                                    F8RC:$FRB)))]>,
1244                       Requires<[FPContractions]>;
1245   def FNMADDS : AForm_1<59, 31,
1246                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1247                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1248                       [(set F4RC:$FRT, (fneg (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1249                                                    F4RC:$FRB)))]>,
1250                       Requires<[FPContractions]>;
1251   def FNMSUB : AForm_1<63, 30,
1252                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1253                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1254                       [(set F8RC:$FRT, (fneg (fsub (fmul F8RC:$FRA, F8RC:$FRC),
1255                                                    F8RC:$FRB)))]>,
1256                       Requires<[FPContractions]>;
1257   def FNMSUBS : AForm_1<59, 30,
1258                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1259                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1260                       [(set F4RC:$FRT, (fneg (fsub (fmul F4RC:$FRA, F4RC:$FRC),
1261                                                    F4RC:$FRB)))]>,
1262                       Requires<[FPContractions]>;
1263 }
1264 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1265 // having 4 of these, force the comparison to always be an 8-byte double (code
1266 // should use an FMRSD if the input comparison value really wants to be a float)
1267 // and 4/8 byte forms for the result and operand type..
1268 def FSELD : AForm_1<63, 23,
1269                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1270                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1271                     [(set F8RC:$FRT, (PPCfsel F8RC:$FRA,F8RC:$FRC,F8RC:$FRB))]>;
1272 def FSELS : AForm_1<63, 23,
1273                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1274                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1275                     [(set F4RC:$FRT, (PPCfsel F8RC:$FRA,F4RC:$FRC,F4RC:$FRB))]>;
1276 let Uses = [RM] in {
1277   def FADD  : AForm_2<63, 21,
1278                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1279                       "fadd $FRT, $FRA, $FRB", FPGeneral,
1280                       [(set F8RC:$FRT, (fadd F8RC:$FRA, F8RC:$FRB))]>;
1281   def FADDS : AForm_2<59, 21,
1282                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1283                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1284                       [(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))]>;
1285   def FDIV  : AForm_2<63, 18,
1286                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1287                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1288                       [(set F8RC:$FRT, (fdiv F8RC:$FRA, F8RC:$FRB))]>;
1289   def FDIVS : AForm_2<59, 18,
1290                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1291                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1292                       [(set F4RC:$FRT, (fdiv F4RC:$FRA, F4RC:$FRB))]>;
1293   def FMUL  : AForm_3<63, 25,
1294                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1295                       "fmul $FRT, $FRA, $FRB", FPFused,
1296                       [(set F8RC:$FRT, (fmul F8RC:$FRA, F8RC:$FRB))]>;
1297   def FMULS : AForm_3<59, 25,
1298                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1299                       "fmuls $FRT, $FRA, $FRB", FPGeneral,
1300                       [(set F4RC:$FRT, (fmul F4RC:$FRA, F4RC:$FRB))]>;
1301   def FSUB  : AForm_2<63, 20,
1302                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1303                       "fsub $FRT, $FRA, $FRB", FPGeneral,
1304                       [(set F8RC:$FRT, (fsub F8RC:$FRA, F8RC:$FRB))]>;
1305   def FSUBS : AForm_2<59, 20,
1306                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1307                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1308                       [(set F4RC:$FRT, (fsub F4RC:$FRA, F4RC:$FRB))]>;
1309   }
1310 }
1311
1312 let PPC970_Unit = 1 in {  // FXU Operations.
1313 // M-Form instructions.  rotate and mask instructions.
1314 //
1315 let isCommutable = 1 in {
1316 // RLWIMI can be commuted if the rotate amount is zero.
1317 def RLWIMI : MForm_2<20,
1318                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1319                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1320                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1321                       NoEncode<"$rSi">;
1322 }
1323 def RLWINM : MForm_2<21,
1324                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1325                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1326                      []>;
1327 def RLWINMo : MForm_2<21,
1328                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1329                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1330                      []>, isDOT, PPC970_DGroup_Cracked;
1331 def RLWNM  : MForm_2<23,
1332                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1333                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1334                      []>;
1335 }
1336
1337
1338 //===----------------------------------------------------------------------===//
1339 // PowerPC Instruction Patterns
1340 //
1341
1342 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1343 def : Pat<(i32 imm:$imm),
1344           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1345
1346 // Implement the 'not' operation with the NOR instruction.
1347 def NOT : Pat<(not GPRC:$in),
1348               (NOR GPRC:$in, GPRC:$in)>;
1349
1350 // ADD an arbitrary immediate.
1351 def : Pat<(add GPRC:$in, imm:$imm),
1352           (ADDIS (ADDI GPRC:$in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1353 // OR an arbitrary immediate.
1354 def : Pat<(or GPRC:$in, imm:$imm),
1355           (ORIS (ORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1356 // XOR an arbitrary immediate.
1357 def : Pat<(xor GPRC:$in, imm:$imm),
1358           (XORIS (XORI GPRC:$in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1359 // SUBFIC
1360 def : Pat<(sub  immSExt16:$imm, GPRC:$in),
1361           (SUBFIC GPRC:$in, imm:$imm)>;
1362
1363 // SHL/SRL
1364 def : Pat<(shl GPRC:$in, (i32 imm:$imm)),
1365           (RLWINM GPRC:$in, imm:$imm, 0, (SHL32 imm:$imm))>;
1366 def : Pat<(srl GPRC:$in, (i32 imm:$imm)),
1367           (RLWINM GPRC:$in, (SRL32 imm:$imm), imm:$imm, 31)>;
1368
1369 // ROTL
1370 def : Pat<(rotl GPRC:$in, GPRC:$sh),
1371           (RLWNM GPRC:$in, GPRC:$sh, 0, 31)>;
1372 def : Pat<(rotl GPRC:$in, (i32 imm:$imm)),
1373           (RLWINM GPRC:$in, imm:$imm, 0, 31)>;
1374
1375 // RLWNM
1376 def : Pat<(and (rotl GPRC:$in, GPRC:$sh), maskimm32:$imm),
1377           (RLWNM GPRC:$in, GPRC:$sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1378
1379 // Calls
1380 def : Pat<(PPCcall_Darwin (i32 tglobaladdr:$dst)),
1381           (BL_Darwin tglobaladdr:$dst)>;
1382 def : Pat<(PPCcall_Darwin (i32 texternalsym:$dst)),
1383           (BL_Darwin texternalsym:$dst)>;
1384 def : Pat<(PPCcall_SVR4 (i32 tglobaladdr:$dst)),
1385           (BL_SVR4 tglobaladdr:$dst)>;
1386 def : Pat<(PPCcall_SVR4 (i32 texternalsym:$dst)),
1387           (BL_SVR4 texternalsym:$dst)>;
1388
1389
1390 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1391           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1392
1393 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1394           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1395
1396 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1397           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1398
1399
1400
1401 // Hi and Lo for Darwin Global Addresses.
1402 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1403 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1404 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1405 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1406 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1407 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1408 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1409 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1410 def : Pat<(add GPRC:$in, (PPChi tglobaladdr:$g, 0)),
1411           (ADDIS GPRC:$in, tglobaladdr:$g)>;
1412 def : Pat<(add GPRC:$in, (PPChi tconstpool:$g, 0)),
1413           (ADDIS GPRC:$in, tconstpool:$g)>;
1414 def : Pat<(add GPRC:$in, (PPChi tjumptable:$g, 0)),
1415           (ADDIS GPRC:$in, tjumptable:$g)>;
1416 def : Pat<(add GPRC:$in, (PPChi tblockaddress:$g, 0)),
1417           (ADDIS GPRC:$in, tblockaddress:$g)>;
1418
1419 // Fused negative multiply subtract, alternate pattern
1420 def : Pat<(fsub F8RC:$B, (fmul F8RC:$A, F8RC:$C)),
1421           (FNMSUB F8RC:$A, F8RC:$C, F8RC:$B)>,
1422           Requires<[FPContractions]>;
1423 def : Pat<(fsub F4RC:$B, (fmul F4RC:$A, F4RC:$C)),
1424           (FNMSUBS F4RC:$A, F4RC:$C, F4RC:$B)>,
1425           Requires<[FPContractions]>;
1426
1427 // Standard shifts.  These are represented separately from the real shifts above
1428 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1429 // amounts.
1430 def : Pat<(sra GPRC:$rS, GPRC:$rB),
1431           (SRAW GPRC:$rS, GPRC:$rB)>;
1432 def : Pat<(srl GPRC:$rS, GPRC:$rB),
1433           (SRW GPRC:$rS, GPRC:$rB)>;
1434 def : Pat<(shl GPRC:$rS, GPRC:$rB),
1435           (SLW GPRC:$rS, GPRC:$rB)>;
1436
1437 def : Pat<(zextloadi1 iaddr:$src),
1438           (LBZ iaddr:$src)>;
1439 def : Pat<(zextloadi1 xaddr:$src),
1440           (LBZX xaddr:$src)>;
1441 def : Pat<(extloadi1 iaddr:$src),
1442           (LBZ iaddr:$src)>;
1443 def : Pat<(extloadi1 xaddr:$src),
1444           (LBZX xaddr:$src)>;
1445 def : Pat<(extloadi8 iaddr:$src),
1446           (LBZ iaddr:$src)>;
1447 def : Pat<(extloadi8 xaddr:$src),
1448           (LBZX xaddr:$src)>;
1449 def : Pat<(extloadi16 iaddr:$src),
1450           (LHZ iaddr:$src)>;
1451 def : Pat<(extloadi16 xaddr:$src),
1452           (LHZX xaddr:$src)>;
1453 def : Pat<(f64 (extloadf32 iaddr:$src)),
1454           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1455 def : Pat<(f64 (extloadf32 xaddr:$src)),
1456           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1457
1458 def : Pat<(f64 (fextend F4RC:$src)),
1459           (COPY_TO_REGCLASS F4RC:$src, F8RC)>;
1460
1461 // Memory barriers
1462 def : Pat<(membarrier (i32 imm /*ll*/),
1463                       (i32 imm /*ls*/),
1464                       (i32 imm /*sl*/),
1465                       (i32 imm /*ss*/),
1466                       (i32 imm /*device*/)),
1467            (SYNC)>;
1468
1469 include "PPCInstrAltivec.td"
1470 include "PPCInstr64Bit.td"