lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  24 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  25                                          SDTCisVT<1, i32> ]>;
  26 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  27   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  28 ]>;
  29
  30 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  31   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  32 ]>;
  33
  34 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  35   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  36 ]>;
  37
  38 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  39   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  40 ]>;
  41 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  42   SDTCisVT<0, i32>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  43 ]>;
  44
  45 def SDT_PPClarx : SDTypeProfile<1, 1, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>
  47 ]>;
  48 def SDT_PPCstcx : SDTypeProfile<0, 2, [
  49   SDTCisInt<0>, SDTCisPtrTy<1>
  50 ]>;
  51
  52 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  53   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  54 ]>;
  55
  56
  57 //===----------------------------------------------------------------------===//
  58 // PowerPC specific DAG Nodes.
  59 //
  60
  61 def PPCfcfid  : SDNode<"PPCISD::FCFID" , SDTFPUnaryOp, []>;
  62 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  63 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  64 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  65                        [SDNPHasChain, SDNPMayStore]>;
  66
  67 // This sequence is used for long double->int conversions.  It changes the
  68 // bits in the FPSCR which is not modelled.
  69 def PPCmffs   : SDNode<"PPCISD::MFFS", SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>,
  70                         [SDNPOutGlue]>;
  71 def PPCmtfsb0 : SDNode<"PPCISD::MTFSB0", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  72                        [SDNPInGlue, SDNPOutGlue]>;
  73 def PPCmtfsb1 : SDNode<"PPCISD::MTFSB1", SDTypeProfile<0, 1, [SDTCisInt<0>]>,
  74                        [SDNPInGlue, SDNPOutGlue]>;
  75 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp,
  76                        [SDNPInGlue, SDNPOutGlue]>;
  77 def PPCmtfsf  : SDNode<"PPCISD::MTFSF", SDTypeProfile<1, 3,
  78                        [SDTCisVT<0, f64>, SDTCisInt<1>, SDTCisVT<2, f64>,
  79                         SDTCisVT<3, f64>]>,
  80                        [SDNPInGlue]>;
  81
  82 def PPCfsel   : SDNode<"PPCISD::FSEL",
  83    // Type constraint for fsel.
  84    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
  85                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
  86
  87 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
  88 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
  89 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp, [SDNPMayLoad]>;
  90 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
  91 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
  92
  93 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
  94 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
  95                             [SDNPMayLoad]>;
  96 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
  97 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
  98 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
  99 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 100 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 101 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 102 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 103 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp,
 104                               [SDNPHasChain]>;
 105 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 106
 107 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 108
 109 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 110 // amounts.  These nodes are generated by the multi-precision shift code.
 111 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 112 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 113 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 114
 115 def PPCextsw_32   : SDNode<"PPCISD::EXTSW_32"  , SDTIntUnaryOp>;
 116 def PPCstd_32     : SDNode<"PPCISD::STD_32"    , SDTStore,
 117                            [SDNPHasChain, SDNPMayStore]>;
 118
 119 // These are target-independent nodes, but have target-specific formats.
 120 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 121                            [SDNPHasChain, SDNPOutGlue]>;
 122 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 123                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 124
 125 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 126 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 127                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 128                        SDNPVariadic]>;
 129 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 130                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 131                            SDNPVariadic]>;
 132 def PPCload   : SDNode<"PPCISD::LOAD", SDTypeProfile<1, 1, []>,
 133                        [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 134 def PPCload_toc : SDNode<"PPCISD::LOAD_TOC", SDTypeProfile<0, 1, []>,
 135                           [SDNPHasChain, SDNPSideEffect,
 136                            SDNPInGlue, SDNPOutGlue]>;
 137 def PPCtoc_restore : SDNode<"PPCISD::TOC_RESTORE", SDTypeProfile<0, 0, []>,
 138                             [SDNPHasChain, SDNPSideEffect,
 139                              SDNPInGlue, SDNPOutGlue]>;
 140 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 141                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 142 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 143                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 144                        SDNPVariadic]>;
 145
 146 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 147                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 148
 149 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 150                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 151
 152 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 153                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 154                                                      SDTCisPtrTy<1>]>,
 155                                 [SDNPHasChain, SDNPSideEffect]>;
 156 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 157                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 158                                 [SDNPHasChain, SDNPSideEffect]>;
 159
 160 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 161 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 162
 163 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 164                            [SDNPHasChain, SDNPOptInGlue]>;
 165
 166 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 167                            [SDNPHasChain, SDNPMayLoad]>;
 168 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 169                            [SDNPHasChain, SDNPMayStore]>;
 170
 171 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 172 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 173                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 174 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 175                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 176
 177 // Instructions to support atomic operations
 178 def PPClarx      : SDNode<"PPCISD::LARX", SDT_PPClarx,
 179                           [SDNPHasChain, SDNPMayLoad]>;
 180 def PPCstcx      : SDNode<"PPCISD::STCX", SDT_PPCstcx,
 181                           [SDNPHasChain, SDNPMayStore]>;
 182
 183 // Instructions to support medium and large code model
 184 def PPCaddisTocHA : SDNode<"PPCISD::ADDIS_TOC_HA", SDTIntBinOp, []>;
 185 def PPCldTocL     : SDNode<"PPCISD::LD_TOC_L", SDTIntBinOp, [SDNPMayLoad]>;
 186 def PPCaddiTocL   : SDNode<"PPCISD::ADDI_TOC_L", SDTIntBinOp, []>;
 187
 188
 189 // Instructions to support dynamic alloca.
 190 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 191 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 192
 193 //===----------------------------------------------------------------------===//
 194 // PowerPC specific transformation functions and pattern fragments.
 195 //
 196
 197 def SHL32 : SDNodeXForm<imm, [{
 198   // Transformation function: 31 - imm
 199   return getI32Imm(31 - N->getZExtValue());
 200 }]>;
 201
 202 def SRL32 : SDNodeXForm<imm, [{
 203   // Transformation function: 32 - imm
 204   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 205 }]>;
 206
 207 def LO16 : SDNodeXForm<imm, [{
 208   // Transformation function: get the low 16 bits.
 209   return getI32Imm((unsigned short)N->getZExtValue());
 210 }]>;
 211
 212 def HI16 : SDNodeXForm<imm, [{
 213   // Transformation function: shift the immediate value down into the low bits.
 214   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 215 }]>;
 216
 217 def HA16 : SDNodeXForm<imm, [{
 218   // Transformation function: shift the immediate value down into the low bits.
 219   signed int Val = N->getZExtValue();
 220   return getI32Imm((Val - (signed short)Val) >> 16);
 221 }]>;
 222 def MB : SDNodeXForm<imm, [{
 223   // Transformation function: get the start bit of a mask
 224   unsigned mb = 0, me;
 225   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 226   return getI32Imm(mb);
 227 }]>;
 228
 229 def ME : SDNodeXForm<imm, [{
 230   // Transformation function: get the end bit of a mask
 231   unsigned mb, me = 0;
 232   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 233   return getI32Imm(me);
 234 }]>;
 235 def maskimm32 : PatLeaf<(imm), [{
 236   // maskImm predicate - True if immediate is a run of ones.
 237   unsigned mb, me;
 238   if (N->getValueType(0) == MVT::i32)
 239     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 240   else
 241     return false;
 242 }]>;
 243
 244 def immSExt16  : PatLeaf<(imm), [{
 245   // immSExt16 predicate - True if the immediate fits in a 16-bit sign extended
 246   // field.  Used by instructions like 'addi'.
 247   if (N->getValueType(0) == MVT::i32)
 248     return (int32_t)N->getZExtValue() == (short)N->getZExtValue();
 249   else
 250     return (int64_t)N->getZExtValue() == (short)N->getZExtValue();
 251 }]>;
 252 def immZExt16  : PatLeaf<(imm), [{
 253   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 254   // field.  Used by instructions like 'ori'.
 255   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 256 }], LO16>;
 257
 258 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 259 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 260 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 261 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 262 // clear).
 263 def imm16ShiftedZExt : PatLeaf<(imm), [{
 264   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 265   // immediate are set.  Used by instructions like 'xoris'.
 266   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 267 }], HI16>;
 268
 269 def imm16ShiftedSExt : PatLeaf<(imm), [{
 270   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 271   // immediate are set.  Used by instructions like 'addis'.  Identical to
 272   // imm16ShiftedZExt in 32-bit mode.
 273   if (N->getZExtValue() & 0xFFFF) return false;
 274   if (N->getValueType(0) == MVT::i32)
 275     return true;
 276   // For 64-bit, make sure it is sext right.
 277   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 278 }], HI16>;
 279
 280 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 281 // restricted memrix (offset/4) constants are alignment sensitive. If these
 282 // offsets are hidden behind TOC entries than the values of the lower-order
 283 // bits cannot be checked directly. As a result, we need to also incorporate
 284 // an alignment check into the relevant patterns.
 285
 286 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 287   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 288 }]>;
 289 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 290                             (store node:$val, node:$ptr), [{
 291   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 292 }]>;
 293 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 294   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 295 }]>;
 296 def aligned4pre_store : PatFrag<
 297                           (ops node:$val, node:$base, node:$offset),
 298                           (pre_store node:$val, node:$base, node:$offset), [{
 299   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 300 }]>;
 301
 302 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 303   return cast<LoadSDNode>(N)->getAlignment() < 4;
 304 }]>;
 305 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 306                               (store node:$val, node:$ptr), [{
 307   return cast<StoreSDNode>(N)->getAlignment() < 4;
 308 }]>;
 309 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 310   return cast<LoadSDNode>(N)->getAlignment() < 4;
 311 }]>;
 312
 313 //===----------------------------------------------------------------------===//
 314 // PowerPC Flag Definitions.
 315
 316 class isPPC64 { bit PPC64 = 1; }
 317 class isDOT   {
 318   list<Register> Defs = [CR0];
 319   bit RC  = 1;
 320 }
 321
 322 class RegConstraint<string C> {
 323   string Constraints = C;
 324 }
 325 class NoEncode<string E> {
 326   string DisableEncoding = E;
 327 }
 328
 329
 330 //===----------------------------------------------------------------------===//
 331 // PowerPC Operand Definitions.
 332
 333 def s5imm   : Operand<i32> {
 334   let PrintMethod = "printS5ImmOperand";
 335 }
 336 def u5imm   : Operand<i32> {
 337   let PrintMethod = "printU5ImmOperand";
 338 }
 339 def u6imm   : Operand<i32> {
 340   let PrintMethod = "printU6ImmOperand";
 341 }
 342 def s16imm  : Operand<i32> {
 343   let PrintMethod = "printS16ImmOperand";
 344 }
 345 def u16imm  : Operand<i32> {
 346   let PrintMethod = "printU16ImmOperand";
 347 }
 348 def directbrtarget : Operand<OtherVT> {
 349   let PrintMethod = "printBranchOperand";
 350   let EncoderMethod = "getDirectBrEncoding";
 351 }
 352 def condbrtarget : Operand<OtherVT> {
 353   let PrintMethod = "printBranchOperand";
 354   let EncoderMethod = "getCondBrEncoding";
 355 }
 356 def calltarget : Operand<iPTR> {
 357   let EncoderMethod = "getDirectBrEncoding";
 358 }
 359 def aaddr : Operand<iPTR> {
 360   let PrintMethod = "printAbsAddrOperand";
 361 }
 362 def symbolHi: Operand<i32> {
 363   let PrintMethod = "printSymbolHi";
 364   let EncoderMethod = "getHA16Encoding";
 365 }
 366 def symbolLo: Operand<i32> {
 367   let PrintMethod = "printSymbolLo";
 368   let EncoderMethod = "getLO16Encoding";
 369 }
 370 def crbitm: Operand<i8> {
 371   let PrintMethod = "printcrbitm";
 372   let EncoderMethod = "get_crbitm_encoding";
 373 }
 374 // Address operands
 375 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 376 def ptr_rc_nor0 : PointerLikeRegClass<1>;
 377
 378 def memri : Operand<iPTR> {
 379   let PrintMethod = "printMemRegImm";
 380   let MIOperandInfo = (ops symbolLo:$imm, ptr_rc_nor0:$reg);
 381   let EncoderMethod = "getMemRIEncoding";
 382 }
 383 def memrr : Operand<iPTR> {
 384   let PrintMethod = "printMemRegReg";
 385   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc:$offreg);
 386 }
 387 def memrix : Operand<iPTR> {   // memri where the imm is shifted 2 bits.
 388   let PrintMethod = "printMemRegImmShifted";
 389   let MIOperandInfo = (ops symbolLo:$imm, ptr_rc_nor0:$reg);
 390   let EncoderMethod = "getMemRIXEncoding";
 391 }
 392
 393 // A single-register address. This is used with the SjLj
 394 // pseudo-instructions.
 395 def memr : Operand<iPTR> {
 396   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 397 }
 398
 399 // PowerPC Predicate operand.
 400 def pred : Operand<OtherVT> {
 401   let PrintMethod = "printPredicateOperand";
 402   let MIOperandInfo = (ops i32imm:$bibo, CRRC:$reg);
 403 }
 404
 405 // Define PowerPC specific addressing mode.
 406 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 407 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 408 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 409 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmShift", [], []>; // "std"
 410
 411 // The address in a single register. This is used with the SjLj
 412 // pseudo-instructions.
 413 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 414
 415 /// This is just the offset part of iaddr, used for preinc.
 416 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 417
 418 //===----------------------------------------------------------------------===//
 419 // PowerPC Instruction Predicate Definitions.
 420 def In32BitMode  : Predicate<"!PPCSubTarget.isPPC64()">;
 421 def In64BitMode  : Predicate<"PPCSubTarget.isPPC64()">;
 422 def IsBookE  : Predicate<"PPCSubTarget.isBookE()">;
 423
 424 //===----------------------------------------------------------------------===//
 425 // PowerPC Instruction Definitions.
 426
 427 // Pseudo-instructions:
 428
 429 let hasCtrlDep = 1 in {
 430 let Defs = [R1], Uses = [R1] in {
 431 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 432                               [(callseq_start timm:$amt)]>;
 433 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 434                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 435 }
 436
 437 def UPDATE_VRSAVE    : Pseudo<(outs GPRC:$rD), (ins GPRC:$rS),
 438                               "UPDATE_VRSAVE $rD, $rS", []>;
 439 }
 440
 441 let Defs = [R1], Uses = [R1] in
 442 def DYNALLOC : Pseudo<(outs GPRC:$result), (ins GPRC:$negsize, memri:$fpsi), "#DYNALLOC",
 443                        [(set i32:$result,
 444                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 445
 446 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 447 // instruction selection into a branch sequence.
 448 let usesCustomInserter = 1,    // Expanded after instruction selection.
 449     PPC970_Single = 1 in {
 450   def SELECT_CC_I4 : Pseudo<(outs GPRC:$dst), (ins CRRC:$cond, GPRC:$T, GPRC:$F,
 451                               i32imm:$BROPC), "#SELECT_CC_I4",
 452                               []>;
 453   def SELECT_CC_I8 : Pseudo<(outs G8RC:$dst), (ins CRRC:$cond, G8RC:$T, G8RC:$F,
 454                               i32imm:$BROPC), "#SELECT_CC_I8",
 455                               []>;
 456   def SELECT_CC_F4  : Pseudo<(outs F4RC:$dst), (ins CRRC:$cond, F4RC:$T, F4RC:$F,
 457                               i32imm:$BROPC), "#SELECT_CC_F4",
 458                               []>;
 459   def SELECT_CC_F8  : Pseudo<(outs F8RC:$dst), (ins CRRC:$cond, F8RC:$T, F8RC:$F,
 460                               i32imm:$BROPC), "#SELECT_CC_F8",
 461                               []>;
 462   def SELECT_CC_VRRC: Pseudo<(outs VRRC:$dst), (ins CRRC:$cond, VRRC:$T, VRRC:$F,
 463                               i32imm:$BROPC), "#SELECT_CC_VRRC",
 464                               []>;
 465 }
 466
 467 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
 468 // scavenge a register for it.
 469 let mayStore = 1 in
 470 def SPILL_CR : Pseudo<(outs), (ins CRRC:$cond, memri:$F),
 471                      "#SPILL_CR", []>;
 472
 473 // RESTORE_CR - Indicate that we're restoring the CR register (previously
 474 // spilled), so we'll need to scavenge a register for it.
 475 let mayLoad = 1 in
 476 def RESTORE_CR : Pseudo<(outs CRRC:$cond), (ins memri:$F),
 477                      "#RESTORE_CR", []>;
 478
 479 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
 480   let isReturn = 1, Uses = [LR, RM] in
 481     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", BrB,
 482                            [(retflag)]>;
 483   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in
 484     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>;
 485 }
 486
 487 let Defs = [LR] in
 488   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
 489                    PPC970_Unit_BRU;
 490
 491 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 492   let isBarrier = 1 in {
 493   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
 494                   "b $dst", BrB,
 495                   [(br bb:$dst)]>;
 496   }
 497
 498   // BCC represents an arbitrary conditional branch on a predicate.
 499   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
 500   // a two-value operand where a dag node expects two operands. :(
 501   let isCodeGenOnly = 1 in
 502     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
 503                     "b${cond:cc} ${cond:reg}, $dst"
 504                     /*[(PPCcondbranch CRRC:$crS, imm:$opc, bb:$dst)]*/>;
 505
 506   let Defs = [CTR], Uses = [CTR] in {
 507     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
 508                        "bdz $dst">;
 509     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
 510                        "bdnz $dst">;
 511   }
 512 }
 513
 514 // The direct BCL used by the SjLj setjmp code.
 515 let isCall = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
 516   let Defs = [LR], Uses = [RM] in {
 517     def BCL  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
 518                        "bcl 20, 31, $dst">;
 519   }
 520 }
 521
 522 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
 523   // Convenient aliases for call instructions
 524   let Uses = [RM] in {
 525     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
 526                     "bl $func", BrB, []>;  // See Pat patterns below.
 527     def BLA : IForm<18, 1, 1, (outs), (ins aaddr:$func),
 528                     "bla $func", BrB, [(PPCcall (i32 imm:$func))]>;
 529   }
 530   let Uses = [CTR, RM] in {
 531     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
 532                              "bctrl", BrB, [(PPCbctrl)]>,
 533                 Requires<[In32BitMode]>;
 534   }
 535 }
 536
 537 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 538 def TCRETURNdi :Pseudo< (outs),
 539                         (ins calltarget:$dst, i32imm:$offset),
 540                  "#TC_RETURNd $dst $offset",
 541                  []>;
 542
 543
 544 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 545 def TCRETURNai :Pseudo<(outs), (ins aaddr:$func, i32imm:$offset),
 546                  "#TC_RETURNa $func $offset",
 547                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
 548
 549 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
 550 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
 551                  "#TC_RETURNr $dst $offset",
 552                  []>;
 553
 554
 555 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
 556     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
 557 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", BrB, []>,
 558      Requires<[In32BitMode]>;
 559
 560
 561
 562 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 563     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 564 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
 565                   "b $dst", BrB,
 566                   []>;
 567
 568
 569 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
 570     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
 571 def TAILBA   : IForm<18, 0, 0, (outs), (ins aaddr:$dst),
 572                   "ba $dst", BrB,
 573                   []>;
 574
 575 let hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
 576     usesCustomInserter = 1 in {
 577   def EH_SjLj_SetJmp32  : Pseudo<(outs GPRC:$dst), (ins memr:$buf),
 578                             "#EH_SJLJ_SETJMP32",
 579                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
 580                           Requires<[In32BitMode]>;
 581   let isTerminator = 1 in
 582   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
 583                             "#EH_SJLJ_LONGJMP32",
 584                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
 585                           Requires<[In32BitMode]>;
 586 }
 587
 588 let isBranch = 1, isTerminator = 1, isCodeGenOnly = 1 in {
 589   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
 590                         "#EH_SjLj_Setup\t$dst", []>;
 591 }
 592
 593 // DCB* instructions.
 594 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst),
 595                       "dcba $dst", LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
 596                       PPC970_DGroup_Single;
 597 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst),
 598                       "dcbf $dst", LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
 599                       PPC970_DGroup_Single;
 600 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst),
 601                       "dcbi $dst", LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
 602                       PPC970_DGroup_Single;
 603 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst),
 604                       "dcbst $dst", LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
 605                       PPC970_DGroup_Single;
 606 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst),
 607                       "dcbt $dst", LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
 608                       PPC970_DGroup_Single;
 609 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst),
 610                       "dcbtst $dst", LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
 611                       PPC970_DGroup_Single;
 612 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst),
 613                       "dcbz $dst", LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
 614                       PPC970_DGroup_Single;
 615 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst),
 616                       "dcbzl $dst", LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
 617                       PPC970_DGroup_Single;
 618
 619 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
 620           (DCBT xoaddr:$dst)>;
 621
 622 // Atomic operations
 623 let usesCustomInserter = 1 in {
 624   let Defs = [CR0] in {
 625     def ATOMIC_LOAD_ADD_I8 : Pseudo<
 626       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I8",
 627       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
 628     def ATOMIC_LOAD_SUB_I8 : Pseudo<
 629       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I8",
 630       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
 631     def ATOMIC_LOAD_AND_I8 : Pseudo<
 632       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I8",
 633       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
 634     def ATOMIC_LOAD_OR_I8 : Pseudo<
 635       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I8",
 636       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
 637     def ATOMIC_LOAD_XOR_I8 : Pseudo<
 638       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "ATOMIC_LOAD_XOR_I8",
 639       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
 640     def ATOMIC_LOAD_NAND_I8 : Pseudo<
 641       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I8",
 642       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
 643     def ATOMIC_LOAD_ADD_I16 : Pseudo<
 644       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I16",
 645       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
 646     def ATOMIC_LOAD_SUB_I16 : Pseudo<
 647       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I16",
 648       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
 649     def ATOMIC_LOAD_AND_I16 : Pseudo<
 650       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I16",
 651       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
 652     def ATOMIC_LOAD_OR_I16 : Pseudo<
 653       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I16",
 654       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
 655     def ATOMIC_LOAD_XOR_I16 : Pseudo<
 656       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I16",
 657       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
 658     def ATOMIC_LOAD_NAND_I16 : Pseudo<
 659       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I16",
 660       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
 661     def ATOMIC_LOAD_ADD_I32 : Pseudo<
 662       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_ADD_I32",
 663       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
 664     def ATOMIC_LOAD_SUB_I32 : Pseudo<
 665       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_SUB_I32",
 666       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
 667     def ATOMIC_LOAD_AND_I32 : Pseudo<
 668       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_AND_I32",
 669       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
 670     def ATOMIC_LOAD_OR_I32 : Pseudo<
 671       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_OR_I32",
 672       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
 673     def ATOMIC_LOAD_XOR_I32 : Pseudo<
 674       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_XOR_I32",
 675       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
 676     def ATOMIC_LOAD_NAND_I32 : Pseudo<
 677       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$incr), "#ATOMIC_LOAD_NAND_I32",
 678       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
 679
 680     def ATOMIC_CMP_SWAP_I8 : Pseudo<
 681       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I8",
 682       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
 683     def ATOMIC_CMP_SWAP_I16 : Pseudo<
 684       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
 685       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
 686     def ATOMIC_CMP_SWAP_I32 : Pseudo<
 687       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$old, GPRC:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
 688       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
 689
 690     def ATOMIC_SWAP_I8 : Pseudo<
 691       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_i8",
 692       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
 693     def ATOMIC_SWAP_I16 : Pseudo<
 694       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I16",
 695       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
 696     def ATOMIC_SWAP_I32 : Pseudo<
 697       (outs GPRC:$dst), (ins memrr:$ptr, GPRC:$new), "#ATOMIC_SWAP_I32",
 698       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
 699   }
 700 }
 701
 702 // Instructions to support atomic operations
 703 def LWARX : XForm_1<31,  20, (outs GPRC:$rD), (ins memrr:$src),
 704                    "lwarx $rD, $src", LdStLWARX,
 705                    [(set i32:$rD, (PPClarx xoaddr:$src))]>;
 706
 707 let Defs = [CR0] in
 708 def STWCX : XForm_1<31, 150, (outs), (ins GPRC:$rS, memrr:$dst),
 709                    "stwcx. $rS, $dst", LdStSTWCX,
 710                    [(PPCstcx i32:$rS, xoaddr:$dst)]>,
 711                    isDOT;
 712
 713 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
 714 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", LdStLoad, [(trap)]>;
 715
 716 //===----------------------------------------------------------------------===//
 717 // PPC32 Load Instructions.
 718 //
 719
 720 // Unindexed (r+i) Loads.
 721 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 722 def LBZ : DForm_1<34, (outs GPRC:$rD), (ins memri:$src),
 723                   "lbz $rD, $src", LdStLoad,
 724                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
 725 def LHA : DForm_1<42, (outs GPRC:$rD), (ins memri:$src),
 726                   "lha $rD, $src", LdStLHA,
 727                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
 728                   PPC970_DGroup_Cracked;
 729 def LHZ : DForm_1<40, (outs GPRC:$rD), (ins memri:$src),
 730                   "lhz $rD, $src", LdStLoad,
 731                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
 732 def LWZ : DForm_1<32, (outs GPRC:$rD), (ins memri:$src),
 733                   "lwz $rD, $src", LdStLoad,
 734                   [(set i32:$rD, (load iaddr:$src))]>;
 735
 736 def LFS : DForm_1<48, (outs F4RC:$rD), (ins memri:$src),
 737                   "lfs $rD, $src", LdStLFD,
 738                   [(set f32:$rD, (load iaddr:$src))]>;
 739 def LFD : DForm_1<50, (outs F8RC:$rD), (ins memri:$src),
 740                   "lfd $rD, $src", LdStLFD,
 741                   [(set f64:$rD, (load iaddr:$src))]>;
 742
 743
 744 // Unindexed (r+i) Loads with Update (preinc).
 745 let mayLoad = 1 in {
 746 def LBZU : DForm_1<35, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 747                    "lbzu $rD, $addr", LdStLoadUpd,
 748                    []>, RegConstraint<"$addr.reg = $ea_result">,
 749                    NoEncode<"$ea_result">;
 750
 751 def LHAU : DForm_1<43, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 752                    "lhau $rD, $addr", LdStLHAU,
 753                    []>, RegConstraint<"$addr.reg = $ea_result">,
 754                    NoEncode<"$ea_result">;
 755
 756 def LHZU : DForm_1<41, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 757                    "lhzu $rD, $addr", LdStLoadUpd,
 758                    []>, RegConstraint<"$addr.reg = $ea_result">,
 759                    NoEncode<"$ea_result">;
 760
 761 def LWZU : DForm_1<33, (outs GPRC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 762                    "lwzu $rD, $addr", LdStLoadUpd,
 763                    []>, RegConstraint<"$addr.reg = $ea_result">,
 764                    NoEncode<"$ea_result">;
 765
 766 def LFSU : DForm_1<49, (outs F4RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 767                   "lfsu $rD, $addr", LdStLFDU,
 768                   []>, RegConstraint<"$addr.reg = $ea_result">,
 769                    NoEncode<"$ea_result">;
 770
 771 def LFDU : DForm_1<51, (outs F8RC:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
 772                   "lfdu $rD, $addr", LdStLFDU,
 773                   []>, RegConstraint<"$addr.reg = $ea_result">,
 774                    NoEncode<"$ea_result">;
 775
 776
 777 // Indexed (r+r) Loads with Update (preinc).
 778 def LBZUX : XForm_1<31, 119, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 779                    (ins memrr:$addr),
 780                    "lbzux $rD, $addr", LdStLoadUpd,
 781                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 782                    NoEncode<"$ea_result">;
 783
 784 def LHAUX : XForm_1<31, 375, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 785                    (ins memrr:$addr),
 786                    "lhaux $rD, $addr", LdStLHAU,
 787                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 788                    NoEncode<"$ea_result">;
 789
 790 def LHZUX : XForm_1<31, 311, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 791                    (ins memrr:$addr),
 792                    "lhzux $rD, $addr", LdStLoadUpd,
 793                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 794                    NoEncode<"$ea_result">;
 795
 796 def LWZUX : XForm_1<31, 55, (outs GPRC:$rD, ptr_rc_nor0:$ea_result),
 797                    (ins memrr:$addr),
 798                    "lwzux $rD, $addr", LdStLoadUpd,
 799                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 800                    NoEncode<"$ea_result">;
 801
 802 def LFSUX : XForm_1<31, 567, (outs F4RC:$rD, ptr_rc_nor0:$ea_result),
 803                    (ins memrr:$addr),
 804                    "lfsux $rD, $addr", LdStLFDU,
 805                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 806                    NoEncode<"$ea_result">;
 807
 808 def LFDUX : XForm_1<31, 631, (outs F8RC:$rD, ptr_rc_nor0:$ea_result),
 809                    (ins memrr:$addr),
 810                    "lfdux $rD, $addr", LdStLFDU,
 811                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
 812                    NoEncode<"$ea_result">;
 813 }
 814 }
 815
 816 // Indexed (r+r) Loads.
 817 //
 818 let canFoldAsLoad = 1, PPC970_Unit = 2 in {
 819 def LBZX : XForm_1<31,  87, (outs GPRC:$rD), (ins memrr:$src),
 820                    "lbzx $rD, $src", LdStLoad,
 821                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
 822 def LHAX : XForm_1<31, 343, (outs GPRC:$rD), (ins memrr:$src),
 823                    "lhax $rD, $src", LdStLHA,
 824                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
 825                    PPC970_DGroup_Cracked;
 826 def LHZX : XForm_1<31, 279, (outs GPRC:$rD), (ins memrr:$src),
 827                    "lhzx $rD, $src", LdStLoad,
 828                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
 829 def LWZX : XForm_1<31,  23, (outs GPRC:$rD), (ins memrr:$src),
 830                    "lwzx $rD, $src", LdStLoad,
 831                    [(set i32:$rD, (load xaddr:$src))]>;
 832
 833
 834 def LHBRX : XForm_1<31, 790, (outs GPRC:$rD), (ins memrr:$src),
 835                    "lhbrx $rD, $src", LdStLoad,
 836                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
 837 def LWBRX : XForm_1<31,  534, (outs GPRC:$rD), (ins memrr:$src),
 838                    "lwbrx $rD, $src", LdStLoad,
 839                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
 840
 841 def LFSX   : XForm_25<31, 535, (outs F4RC:$frD), (ins memrr:$src),
 842                       "lfsx $frD, $src", LdStLFD,
 843                       [(set f32:$frD, (load xaddr:$src))]>;
 844 def LFDX   : XForm_25<31, 599, (outs F8RC:$frD), (ins memrr:$src),
 845                       "lfdx $frD, $src", LdStLFD,
 846                       [(set f64:$frD, (load xaddr:$src))]>;
 847 }
 848
 849 //===----------------------------------------------------------------------===//
 850 // PPC32 Store Instructions.
 851 //
 852
 853 // Unindexed (r+i) Stores.
 854 let PPC970_Unit = 2 in {
 855 def STB  : DForm_1<38, (outs), (ins GPRC:$rS, memri:$src),
 856                    "stb $rS, $src", LdStStore,
 857                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
 858 def STH  : DForm_1<44, (outs), (ins GPRC:$rS, memri:$src),
 859                    "sth $rS, $src", LdStStore,
 860                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
 861 def STW  : DForm_1<36, (outs), (ins GPRC:$rS, memri:$src),
 862                    "stw $rS, $src", LdStStore,
 863                    [(store i32:$rS, iaddr:$src)]>;
 864 def STFS : DForm_1<52, (outs), (ins F4RC:$rS, memri:$dst),
 865                    "stfs $rS, $dst", LdStSTFD,
 866                    [(store f32:$rS, iaddr:$dst)]>;
 867 def STFD : DForm_1<54, (outs), (ins F8RC:$rS, memri:$dst),
 868                    "stfd $rS, $dst", LdStSTFD,
 869                    [(store f64:$rS, iaddr:$dst)]>;
 870 }
 871
 872 // Unindexed (r+i) Stores with Update (preinc).
 873 let PPC970_Unit = 2, mayStore = 1 in {
 874 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 875                     "stbu $rS, $dst", LdStStoreUpd, []>,
 876                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 877 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 878                     "sthu $rS, $dst", LdStStoreUpd, []>,
 879                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 880 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memri:$dst),
 881                     "stwu $rS, $dst", LdStStoreUpd, []>,
 882                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 883 def STFSU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memri:$dst),
 884                     "stfsu $rS, $dst", LdStSTFDU, []>,
 885                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 886 def STFDU : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memri:$dst),
 887                     "stfdu $rS, $dst", LdStSTFDU, []>,
 888                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
 889 }
 890
 891 // Patterns to match the pre-inc stores.  We can't put the patterns on
 892 // the instruction definitions directly as ISel wants the address base
 893 // and offset to be separate operands, not a single complex operand.
 894 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 895           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
 896 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 897           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
 898 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 899           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
 900 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 901           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
 902 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
 903           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
 904
 905 // Indexed (r+r) Stores.
 906 let PPC970_Unit = 2 in {
 907 def STBX  : XForm_8<31, 215, (outs), (ins GPRC:$rS, memrr:$dst),
 908                    "stbx $rS, $dst", LdStStore,
 909                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
 910                    PPC970_DGroup_Cracked;
 911 def STHX  : XForm_8<31, 407, (outs), (ins GPRC:$rS, memrr:$dst),
 912                    "sthx $rS, $dst", LdStStore,
 913                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
 914                    PPC970_DGroup_Cracked;
 915 def STWX  : XForm_8<31, 151, (outs), (ins GPRC:$rS, memrr:$dst),
 916                    "stwx $rS, $dst", LdStStore,
 917                    [(store i32:$rS, xaddr:$dst)]>,
 918                    PPC970_DGroup_Cracked;
 919
 920 def STHBRX: XForm_8<31, 918, (outs), (ins GPRC:$rS, memrr:$dst),
 921                    "sthbrx $rS, $dst", LdStStore,
 922                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
 923                    PPC970_DGroup_Cracked;
 924 def STWBRX: XForm_8<31, 662, (outs), (ins GPRC:$rS, memrr:$dst),
 925                    "stwbrx $rS, $dst", LdStStore,
 926                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
 927                    PPC970_DGroup_Cracked;
 928
 929 def STFIWX: XForm_28<31, 983, (outs), (ins F8RC:$frS, memrr:$dst),
 930                      "stfiwx $frS, $dst", LdStSTFD,
 931                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
 932
 933 def STFSX : XForm_28<31, 663, (outs), (ins F4RC:$frS, memrr:$dst),
 934                      "stfsx $frS, $dst", LdStSTFD,
 935                      [(store f32:$frS, xaddr:$dst)]>;
 936 def STFDX : XForm_28<31, 727, (outs), (ins F8RC:$frS, memrr:$dst),
 937                      "stfdx $frS, $dst", LdStSTFD,
 938                      [(store f64:$frS, xaddr:$dst)]>;
 939 }
 940
 941 // Indexed (r+r) Stores with Update (preinc).
 942 let PPC970_Unit = 2, mayStore = 1 in {
 943 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 944                     "stbux $rS, $dst", LdStStoreUpd, []>,
 945                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 946                     PPC970_DGroup_Cracked;
 947 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 948                     "sthux $rS, $dst", LdStStoreUpd, []>,
 949                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 950                     PPC970_DGroup_Cracked;
 951 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins GPRC:$rS, memrr:$dst),
 952                     "stwux $rS, $dst", LdStStoreUpd, []>,
 953                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 954                     PPC970_DGroup_Cracked;
 955 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins F4RC:$rS, memrr:$dst),
 956                     "stfsux $rS, $dst", LdStSTFDU, []>,
 957                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 958                     PPC970_DGroup_Cracked;
 959 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins F8RC:$rS, memrr:$dst),
 960                     "stfdux $rS, $dst", LdStSTFDU, []>,
 961                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
 962                     PPC970_DGroup_Cracked;
 963 }
 964
 965 // Patterns to match the pre-inc stores.  We can't put the patterns on
 966 // the instruction definitions directly as ISel wants the address base
 967 // and offset to be separate operands, not a single complex operand.
 968 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 969           (STBUX $rS, $ptrreg, $ptroff)>;
 970 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 971           (STHUX $rS, $ptrreg, $ptroff)>;
 972 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 973           (STWUX $rS, $ptrreg, $ptroff)>;
 974 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 975           (STFSUX $rS, $ptrreg, $ptroff)>;
 976 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
 977           (STFDUX $rS, $ptrreg, $ptroff)>;
 978
 979 def SYNC : XForm_24_sync<31, 598, (outs), (ins),
 980                         "sync", LdStSync,
 981                         [(int_ppc_sync)]>;
 982
 983 //===----------------------------------------------------------------------===//
 984 // PPC32 Arithmetic Instructions.
 985 //
 986
 987 let PPC970_Unit = 1 in {  // FXU Operations.
 988 def ADDI   : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$imm),
 989                      "addi $rD, $rA, $imm", IntSimple,
 990                      [(set i32:$rD, (add i32:$rA, immSExt16:$imm))]>;
 991 let Defs = [CARRY] in {
 992 def ADDIC  : DForm_2<12, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 993                      "addic $rD, $rA, $imm", IntGeneral,
 994                      [(set i32:$rD, (addc i32:$rA, immSExt16:$imm))]>,
 995                      PPC970_DGroup_Cracked;
 996 def ADDICo : DForm_2<13, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
 997                      "addic. $rD, $rA, $imm", IntGeneral,
 998                      []>;
 999 }
1000 def ADDIS  : DForm_2<15, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolHi:$imm),
1001                      "addis $rD, $rA, $imm", IntSimple,
1002                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1003 def LA     : DForm_2<14, (outs GPRC:$rD), (ins GPRC_NOR0:$rA, symbolLo:$sym),
1004                      "la $rD, $sym($rA)", IntGeneral,
1005                      [(set i32:$rD, (add i32:$rA,
1006                                           (PPClo tglobaladdr:$sym, 0)))]>;
1007 def MULLI  : DForm_2< 7, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1008                      "mulli $rD, $rA, $imm", IntMulLI,
1009                      [(set i32:$rD, (mul i32:$rA, immSExt16:$imm))]>;
1010 let Defs = [CARRY] in {
1011 def SUBFIC : DForm_2< 8, (outs GPRC:$rD), (ins GPRC:$rA, s16imm:$imm),
1012                      "subfic $rD, $rA, $imm", IntGeneral,
1013                      [(set i32:$rD, (subc immSExt16:$imm, i32:$rA))]>;
1014 }
1015
1016 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1017   def LI  : DForm_2_r0<14, (outs GPRC:$rD), (ins symbolLo:$imm),
1018                        "li $rD, $imm", IntSimple,
1019                        [(set i32:$rD, immSExt16:$imm)]>;
1020   def LIS : DForm_2_r0<15, (outs GPRC:$rD), (ins symbolHi:$imm),
1021                        "lis $rD, $imm", IntSimple,
1022                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1023 }
1024 }
1025
1026 let PPC970_Unit = 1 in {  // FXU Operations.
1027 def ANDIo : DForm_4<28, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1028                     "andi. $dst, $src1, $src2", IntGeneral,
1029                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1030                     isDOT;
1031 def ANDISo : DForm_4<29, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1032                     "andis. $dst, $src1, $src2", IntGeneral,
1033                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1034                     isDOT;
1035 def ORI   : DForm_4<24, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1036                     "ori $dst, $src1, $src2", IntSimple,
1037                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1038 def ORIS  : DForm_4<25, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1039                     "oris $dst, $src1, $src2", IntSimple,
1040                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1041 def XORI  : DForm_4<26, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1042                     "xori $dst, $src1, $src2", IntSimple,
1043                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1044 def XORIS : DForm_4<27, (outs GPRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1045                     "xoris $dst, $src1, $src2", IntSimple,
1046                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1047 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IntSimple,
1048                          []>;
1049 def CMPWI : DForm_5_ext<11, (outs CRRC:$crD), (ins GPRC:$rA, s16imm:$imm),
1050                         "cmpwi $crD, $rA, $imm", IntCompare>;
1051 def CMPLWI : DForm_6_ext<10, (outs CRRC:$dst), (ins GPRC:$src1, u16imm:$src2),
1052                          "cmplwi $dst, $src1, $src2", IntCompare>;
1053 }
1054
1055
1056 let PPC970_Unit = 1 in {  // FXU Operations.
1057 def NAND : XForm_6<31, 476, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1058                    "nand $rA, $rS, $rB", IntSimple,
1059                    [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1060 def AND  : XForm_6<31,  28, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1061                    "and $rA, $rS, $rB", IntSimple,
1062                    [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1063 def ANDC : XForm_6<31,  60, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1064                    "andc $rA, $rS, $rB", IntSimple,
1065                    [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1066 def OR   : XForm_6<31, 444, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1067                    "or $rA, $rS, $rB", IntSimple,
1068                    [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1069 def NOR  : XForm_6<31, 124, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1070                    "nor $rA, $rS, $rB", IntSimple,
1071                    [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1072 def ORC  : XForm_6<31, 412, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1073                    "orc $rA, $rS, $rB", IntSimple,
1074                    [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1075 def EQV  : XForm_6<31, 284, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1076                    "eqv $rA, $rS, $rB", IntSimple,
1077                    [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1078 def XOR  : XForm_6<31, 316, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1079                    "xor $rA, $rS, $rB", IntSimple,
1080                    [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1081 def SLW  : XForm_6<31,  24, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1082                    "slw $rA, $rS, $rB", IntGeneral,
1083                    [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1084 def SRW  : XForm_6<31, 536, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1085                    "srw $rA, $rS, $rB", IntGeneral,
1086                    [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1087 let Defs = [CARRY] in {
1088 def SRAW : XForm_6<31, 792, (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB),
1089                    "sraw $rA, $rS, $rB", IntShift,
1090                    [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1091 }
1092 }
1093
1094 let PPC970_Unit = 1 in {  // FXU Operations.
1095 let Defs = [CARRY] in {
1096 def SRAWI : XForm_10<31, 824, (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH),
1097                      "srawi $rA, $rS, $SH", IntShift,
1098                      [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1099 }
1100 def CNTLZW : XForm_11<31,  26, (outs GPRC:$rA), (ins GPRC:$rS),
1101                       "cntlzw $rA, $rS", IntGeneral,
1102                       [(set i32:$rA, (ctlz i32:$rS))]>;
1103 def EXTSB  : XForm_11<31, 954, (outs GPRC:$rA), (ins GPRC:$rS),
1104                       "extsb $rA, $rS", IntSimple,
1105                       [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1106 def EXTSH  : XForm_11<31, 922, (outs GPRC:$rA), (ins GPRC:$rS),
1107                       "extsh $rA, $rS", IntSimple,
1108                       [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1109
1110 def CMPW   : XForm_16_ext<31, 0, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1111                           "cmpw $crD, $rA, $rB", IntCompare>;
1112 def CMPLW  : XForm_16_ext<31, 32, (outs CRRC:$crD), (ins GPRC:$rA, GPRC:$rB),
1113                           "cmplw $crD, $rA, $rB", IntCompare>;
1114 }
1115 let PPC970_Unit = 3 in {  // FPU Operations.
1116 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1117 //                      "fcmpo $crD, $fA, $fB", FPCompare>;
1118 def FCMPUS : XForm_17<63, 0, (outs CRRC:$crD), (ins F4RC:$fA, F4RC:$fB),
1119                       "fcmpu $crD, $fA, $fB", FPCompare>;
1120 def FCMPUD : XForm_17<63, 0, (outs CRRC:$crD), (ins F8RC:$fA, F8RC:$fB),
1121                       "fcmpu $crD, $fA, $fB", FPCompare>;
1122
1123 let Uses = [RM] in {
1124   def FCTIWZ : XForm_26<63, 15, (outs F8RC:$frD), (ins F8RC:$frB),
1125                         "fctiwz $frD, $frB", FPGeneral,
1126                         [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1127   def FRSP   : XForm_26<63, 12, (outs F4RC:$frD), (ins F8RC:$frB),
1128                         "frsp $frD, $frB", FPGeneral,
1129                         [(set f32:$frD, (fround f64:$frB))]>;
1130   def FSQRT  : XForm_26<63, 22, (outs F8RC:$frD), (ins F8RC:$frB),
1131                         "fsqrt $frD, $frB", FPSqrt,
1132                         [(set f64:$frD, (fsqrt f64:$frB))]>;
1133   def FSQRTS : XForm_26<59, 22, (outs F4RC:$frD), (ins F4RC:$frB),
1134                         "fsqrts $frD, $frB", FPSqrt,
1135                         [(set f32:$frD, (fsqrt f32:$frB))]>;
1136   }
1137 }
1138
1139 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
1140 /// often coalesced away and we don't want the dispatch group builder to think
1141 /// that they will fill slots (which could cause the load of a LSU reject to
1142 /// sneak into a d-group with a store).
1143 def FMR   : XForm_26<63, 72, (outs F4RC:$frD), (ins F4RC:$frB),
1144                      "fmr $frD, $frB", FPGeneral,
1145                      []>,  // (set f32:$frD, f32:$frB)
1146                      PPC970_Unit_Pseudo;
1147
1148 let PPC970_Unit = 3 in {  // FPU Operations.
1149 // These are artificially split into two different forms, for 4/8 byte FP.
1150 def FABSS  : XForm_26<63, 264, (outs F4RC:$frD), (ins F4RC:$frB),
1151                       "fabs $frD, $frB", FPGeneral,
1152                       [(set f32:$frD, (fabs f32:$frB))]>;
1153 def FABSD  : XForm_26<63, 264, (outs F8RC:$frD), (ins F8RC:$frB),
1154                       "fabs $frD, $frB", FPGeneral,
1155                       [(set f64:$frD, (fabs f64:$frB))]>;
1156 def FNABSS : XForm_26<63, 136, (outs F4RC:$frD), (ins F4RC:$frB),
1157                       "fnabs $frD, $frB", FPGeneral,
1158                       [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
1159 def FNABSD : XForm_26<63, 136, (outs F8RC:$frD), (ins F8RC:$frB),
1160                       "fnabs $frD, $frB", FPGeneral,
1161                       [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
1162 def FNEGS  : XForm_26<63, 40, (outs F4RC:$frD), (ins F4RC:$frB),
1163                       "fneg $frD, $frB", FPGeneral,
1164                       [(set f32:$frD, (fneg f32:$frB))]>;
1165 def FNEGD  : XForm_26<63, 40, (outs F8RC:$frD), (ins F8RC:$frB),
1166                       "fneg $frD, $frB", FPGeneral,
1167                       [(set f64:$frD, (fneg f64:$frB))]>;
1168 }
1169
1170
1171 // XL-Form instructions.  condition register logical ops.
1172 //
1173 def MCRF   : XLForm_3<19, 0, (outs CRRC:$BF), (ins CRRC:$BFA),
1174                       "mcrf $BF, $BFA", BrMCR>,
1175              PPC970_DGroup_First, PPC970_Unit_CRU;
1176
1177 def CREQV  : XLForm_1<19, 289, (outs CRBITRC:$CRD),
1178                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1179                       "creqv $CRD, $CRA, $CRB", BrCR,
1180                       []>;
1181
1182 def CROR  : XLForm_1<19, 449, (outs CRBITRC:$CRD),
1183                                (ins CRBITRC:$CRA, CRBITRC:$CRB),
1184                       "cror $CRD, $CRA, $CRB", BrCR,
1185                       []>;
1186
1187 def CRSET  : XLForm_1_ext<19, 289, (outs CRBITRC:$dst), (ins),
1188               "creqv $dst, $dst, $dst", BrCR,
1189               []>;
1190
1191 def CRUNSET: XLForm_1_ext<19, 193, (outs CRBITRC:$dst), (ins),
1192               "crxor $dst, $dst, $dst", BrCR,
1193               []>;
1194
1195 let Defs = [CR1EQ], CRD = 6 in {
1196 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
1197               "creqv 6, 6, 6", BrCR,
1198               [(PPCcr6set)]>;
1199
1200 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
1201               "crxor 6, 6, 6", BrCR,
1202               [(PPCcr6unset)]>;
1203 }
1204
1205 // XFX-Form instructions.  Instructions that deal with SPRs.
1206 //
1207 let Uses = [CTR] in {
1208 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs GPRC:$rT), (ins),
1209                           "mfctr $rT", SprMFSPR>,
1210             PPC970_DGroup_First, PPC970_Unit_FXU;
1211 }
1212 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
1213 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins GPRC:$rS),
1214                           "mtctr $rS", SprMTSPR>,
1215             PPC970_DGroup_First, PPC970_Unit_FXU;
1216 }
1217
1218 let Defs = [LR] in {
1219 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins GPRC:$rS),
1220                           "mtlr $rS", SprMTSPR>,
1221             PPC970_DGroup_First, PPC970_Unit_FXU;
1222 }
1223 let Uses = [LR] in {
1224 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs GPRC:$rT), (ins),
1225                           "mflr $rT", SprMFSPR>,
1226             PPC970_DGroup_First, PPC970_Unit_FXU;
1227 }
1228
1229 // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed like
1230 // a GPR on the PPC970.  As such, copies in and out have the same performance
1231 // characteristics as an OR instruction.
1232 def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins GPRC:$rS),
1233                              "mtspr 256, $rS", IntGeneral>,
1234                PPC970_DGroup_Single, PPC970_Unit_FXU;
1235 def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT), (ins),
1236                              "mfspr $rT, 256", IntGeneral>,
1237                PPC970_DGroup_First, PPC970_Unit_FXU;
1238
1239 let isCodeGenOnly = 1 in {
1240   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
1241                                 (outs VRSAVERC:$reg), (ins GPRC:$rS),
1242                                 "mtspr 256, $rS", IntGeneral>,
1243                   PPC970_DGroup_Single, PPC970_Unit_FXU;
1244   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs GPRC:$rT),
1245                                 (ins VRSAVERC:$reg),
1246                                 "mfspr $rT, 256", IntGeneral>,
1247                   PPC970_DGroup_First, PPC970_Unit_FXU;
1248 }
1249
1250 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
1251 // so we'll need to scavenge a register for it.
1252 let mayStore = 1 in
1253 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
1254                      "#SPILL_VRSAVE", []>;
1255
1256 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
1257 // spilled), so we'll need to scavenge a register for it.
1258 let mayLoad = 1 in
1259 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
1260                      "#RESTORE_VRSAVE", []>;
1261
1262 def MTCRF : XFXForm_5<31, 144, (outs crbitm:$FXM), (ins GPRC:$rS),
1263                       "mtcrf $FXM, $rS", BrMCRX>,
1264             PPC970_MicroCode, PPC970_Unit_CRU;
1265
1266 // This is a pseudo for MFCR, which implicitly uses all 8 of its subregisters;
1267 // declaring that here gives the local register allocator problems with this:
1268 //  vreg = MCRF  CR0
1269 //  MFCR  <kill of whatever preg got assigned to vreg>
1270 // while not declaring it breaks DeadMachineInstructionElimination.
1271 // As it turns out, in all cases where we currently use this,
1272 // we're only interested in one subregister of it.  Represent this in the
1273 // instruction to keep the register allocator from becoming confused.
1274 //
1275 // FIXME: Make this a real Pseudo instruction when the JIT switches to MC.
1276 def MFCRpseud: XFXForm_3<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1277                        "#MFCRpseud", SprMFCR>,
1278             PPC970_MicroCode, PPC970_Unit_CRU;
1279
1280 def MFCR : XFXForm_3<31, 19, (outs GPRC:$rT), (ins),
1281                      "mfcr $rT", SprMFCR>,
1282                      PPC970_MicroCode, PPC970_Unit_CRU;
1283
1284 def MFOCRF: XFXForm_5a<31, 19, (outs GPRC:$rT), (ins crbitm:$FXM),
1285                        "mfocrf $rT, $FXM", SprMFCR>,
1286             PPC970_DGroup_First, PPC970_Unit_CRU;
1287
1288 // Instructions to manipulate FPSCR.  Only long double handling uses these.
1289 // FPSCR is not modelled; we use the SDNode Flag to keep things in order.
1290
1291 let Uses = [RM], Defs = [RM] in {
1292   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
1293                          "mtfsb0 $FM", IntMTFSB0,
1294                         [(PPCmtfsb0 (i32 imm:$FM))]>,
1295                PPC970_DGroup_Single, PPC970_Unit_FPU;
1296   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
1297                          "mtfsb1 $FM", IntMTFSB0,
1298                         [(PPCmtfsb1 (i32 imm:$FM))]>,
1299                PPC970_DGroup_Single, PPC970_Unit_FPU;
1300   // MTFSF does not actually produce an FP result.  We pretend it copies
1301   // input reg B to the output.  If we didn't do this it would look like the
1302   // instruction had no outputs (because we aren't modelling the FPSCR) and
1303   // it would be deleted.
1304   def MTFSF  : XFLForm<63, 711, (outs F8RC:$FRA),
1305                                 (ins i32imm:$FM, F8RC:$rT, F8RC:$FRB),
1306                          "mtfsf $FM, $rT", "$FRB = $FRA", IntMTFSB0,
1307                          [(set f64:$FRA, (PPCmtfsf (i32 imm:$FM),
1308                                                     f64:$rT, f64:$FRB))]>,
1309                PPC970_DGroup_Single, PPC970_Unit_FPU;
1310 }
1311 let Uses = [RM] in {
1312   def MFFS   : XForm_42<63, 583, (outs F8RC:$rT), (ins),
1313                          "mffs $rT", IntMFFS,
1314                          [(set f64:$rT, (PPCmffs))]>,
1315                PPC970_DGroup_Single, PPC970_Unit_FPU;
1316   def FADDrtz: AForm_2<63, 21,
1317                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1318                       "fadd $FRT, $FRA, $FRB", FPAddSub,
1319                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>,
1320                PPC970_DGroup_Single, PPC970_Unit_FPU;
1321 }
1322
1323
1324 let PPC970_Unit = 1 in {  // FXU Operations.
1325
1326 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
1327 //
1328 def ADD4  : XOForm_1<31, 266, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1329                      "add $rT, $rA, $rB", IntSimple,
1330                      [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
1331 let Defs = [CARRY] in {
1332 def ADDC  : XOForm_1<31, 10, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1333                      "addc $rT, $rA, $rB", IntGeneral,
1334                      [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
1335                      PPC970_DGroup_Cracked;
1336 }
1337 def DIVW  : XOForm_1<31, 491, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1338                      "divw $rT, $rA, $rB", IntDivW,
1339                      [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
1340                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1341 def DIVWU : XOForm_1<31, 459, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1342                      "divwu $rT, $rA, $rB", IntDivW,
1343                      [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
1344                      PPC970_DGroup_First, PPC970_DGroup_Cracked;
1345 def MULHW : XOForm_1<31, 75, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1346                      "mulhw $rT, $rA, $rB", IntMulHW,
1347                      [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
1348 def MULHWU : XOForm_1<31, 11, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1349                      "mulhwu $rT, $rA, $rB", IntMulHWU,
1350                      [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
1351 def MULLW : XOForm_1<31, 235, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1352                      "mullw $rT, $rA, $rB", IntMulHW,
1353                      [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
1354 def SUBF  : XOForm_1<31, 40, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1355                      "subf $rT, $rA, $rB", IntGeneral,
1356                      [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
1357 let Defs = [CARRY] in {
1358 def SUBFC : XOForm_1<31, 8, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1359                      "subfc $rT, $rA, $rB", IntGeneral,
1360                      [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
1361                      PPC970_DGroup_Cracked;
1362 }
1363 def NEG    : XOForm_3<31, 104, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1364                       "neg $rT, $rA", IntSimple,
1365                       [(set i32:$rT, (ineg i32:$rA))]>;
1366 let Uses = [CARRY], Defs = [CARRY] in {
1367 def ADDE  : XOForm_1<31, 138, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1368                       "adde $rT, $rA, $rB", IntGeneral,
1369                       [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
1370 def ADDME  : XOForm_3<31, 234, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1371                       "addme $rT, $rA", IntGeneral,
1372                       [(set i32:$rT, (adde i32:$rA, -1))]>;
1373 def ADDZE  : XOForm_3<31, 202, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1374                       "addze $rT, $rA", IntGeneral,
1375                       [(set i32:$rT, (adde i32:$rA, 0))]>;
1376 def SUBFE : XOForm_1<31, 136, 0, (outs GPRC:$rT), (ins GPRC:$rA, GPRC:$rB),
1377                       "subfe $rT, $rA, $rB", IntGeneral,
1378                       [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
1379 def SUBFME : XOForm_3<31, 232, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1380                       "subfme $rT, $rA", IntGeneral,
1381                       [(set i32:$rT, (sube -1, i32:$rA))]>;
1382 def SUBFZE : XOForm_3<31, 200, 0, (outs GPRC:$rT), (ins GPRC:$rA),
1383                       "subfze $rT, $rA", IntGeneral,
1384                       [(set i32:$rT, (sube 0, i32:$rA))]>;
1385 }
1386 }
1387
1388 // A-Form instructions.  Most of the instructions executed in the FPU are of
1389 // this type.
1390 //
1391 let PPC970_Unit = 3 in {  // FPU Operations.
1392 let Uses = [RM] in {
1393   def FMADD : AForm_1<63, 29,
1394                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1395                       "fmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1396                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
1397   def FMADDS : AForm_1<59, 29,
1398                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1399                       "fmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1400                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
1401   def FMSUB : AForm_1<63, 28,
1402                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1403                       "fmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1404                       [(set f64:$FRT,
1405                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
1406   def FMSUBS : AForm_1<59, 28,
1407                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1408                       "fmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1409                       [(set f32:$FRT,
1410                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
1411   def FNMADD : AForm_1<63, 31,
1412                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1413                       "fnmadd $FRT, $FRA, $FRC, $FRB", FPFused,
1414                       [(set f64:$FRT,
1415                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
1416   def FNMADDS : AForm_1<59, 31,
1417                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1418                       "fnmadds $FRT, $FRA, $FRC, $FRB", FPGeneral,
1419                       [(set f32:$FRT,
1420                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
1421   def FNMSUB : AForm_1<63, 30,
1422                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1423                       "fnmsub $FRT, $FRA, $FRC, $FRB", FPFused,
1424                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
1425                                                  (fneg f64:$FRB))))]>;
1426   def FNMSUBS : AForm_1<59, 30,
1427                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1428                       "fnmsubs $FRT, $FRA, $FRC, $FRB", FPGeneral,
1429                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
1430                                                  (fneg f32:$FRB))))]>;
1431 }
1432 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
1433 // having 4 of these, force the comparison to always be an 8-byte double (code
1434 // should use an FMRSD if the input comparison value really wants to be a float)
1435 // and 4/8 byte forms for the result and operand type..
1436 def FSELD : AForm_1<63, 23,
1437                     (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC, F8RC:$FRB),
1438                     "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1439                     [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
1440 def FSELS : AForm_1<63, 23,
1441                      (outs F4RC:$FRT), (ins F8RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1442                      "fsel $FRT, $FRA, $FRC, $FRB", FPGeneral,
1443                     [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
1444 let Uses = [RM] in {
1445   def FADD  : AForm_2<63, 21,
1446                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1447                       "fadd $FRT, $FRA, $FRB", FPAddSub,
1448                       [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
1449   def FADDS : AForm_2<59, 21,
1450                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1451                       "fadds $FRT, $FRA, $FRB", FPGeneral,
1452                       [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
1453   def FDIV  : AForm_2<63, 18,
1454                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1455                       "fdiv $FRT, $FRA, $FRB", FPDivD,
1456                       [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
1457   def FDIVS : AForm_2<59, 18,
1458                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1459                       "fdivs $FRT, $FRA, $FRB", FPDivS,
1460                       [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
1461   def FMUL  : AForm_3<63, 25,
1462                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRC),
1463                       "fmul $FRT, $FRA, $FRC", FPFused,
1464                       [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
1465   def FMULS : AForm_3<59, 25,
1466                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRC),
1467                       "fmuls $FRT, $FRA, $FRC", FPGeneral,
1468                       [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
1469   def FSUB  : AForm_2<63, 20,
1470                       (outs F8RC:$FRT), (ins F8RC:$FRA, F8RC:$FRB),
1471                       "fsub $FRT, $FRA, $FRB", FPAddSub,
1472                       [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
1473   def FSUBS : AForm_2<59, 20,
1474                       (outs F4RC:$FRT), (ins F4RC:$FRA, F4RC:$FRB),
1475                       "fsubs $FRT, $FRA, $FRB", FPGeneral,
1476                       [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
1477   }
1478 }
1479
1480 let PPC970_Unit = 1 in {  // FXU Operations.
1481   def ISEL  : AForm_4<31, 15,
1482                      (outs GPRC:$rT), (ins GPRC_NOR0:$rA, GPRC:$rB, CRBITRC:$cond),
1483                      "isel $rT, $rA, $rB, $cond", IntGeneral,
1484                      []>;
1485 }
1486
1487 let PPC970_Unit = 1 in {  // FXU Operations.
1488 // M-Form instructions.  rotate and mask instructions.
1489 //
1490 let isCommutable = 1 in {
1491 // RLWIMI can be commuted if the rotate amount is zero.
1492 def RLWIMI : MForm_2<20,
1493                      (outs GPRC:$rA), (ins GPRC:$rSi, GPRC:$rS, u5imm:$SH, u5imm:$MB,
1494                       u5imm:$ME), "rlwimi $rA, $rS, $SH, $MB, $ME", IntRotate,
1495                       []>, PPC970_DGroup_Cracked, RegConstraint<"$rSi = $rA">,
1496                       NoEncode<"$rSi">;
1497 }
1498 def RLWINM : MForm_2<21,
1499                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1500                      "rlwinm $rA, $rS, $SH, $MB, $ME", IntGeneral,
1501                      []>;
1502 def RLWINMo : MForm_2<21,
1503                      (outs GPRC:$rA), (ins GPRC:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
1504                      "rlwinm. $rA, $rS, $SH, $MB, $ME", IntGeneral,
1505                      []>, isDOT, PPC970_DGroup_Cracked;
1506 def RLWNM  : MForm_2<23,
1507                      (outs GPRC:$rA), (ins GPRC:$rS, GPRC:$rB, u5imm:$MB, u5imm:$ME),
1508                      "rlwnm $rA, $rS, $rB, $MB, $ME", IntGeneral,
1509                      []>;
1510 }
1511
1512
1513 //===----------------------------------------------------------------------===//
1514 // PowerPC Instruction Patterns
1515 //
1516
1517 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1518 def : Pat<(i32 imm:$imm),
1519           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
1520
1521 // Implement the 'not' operation with the NOR instruction.
1522 def NOT : Pat<(not i32:$in),
1523               (NOR $in, $in)>;
1524
1525 // ADD an arbitrary immediate.
1526 def : Pat<(add i32:$in, imm:$imm),
1527           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
1528 // OR an arbitrary immediate.
1529 def : Pat<(or i32:$in, imm:$imm),
1530           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1531 // XOR an arbitrary immediate.
1532 def : Pat<(xor i32:$in, imm:$imm),
1533           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
1534 // SUBFIC
1535 def : Pat<(sub immSExt16:$imm, i32:$in),
1536           (SUBFIC $in, imm:$imm)>;
1537
1538 // SHL/SRL
1539 def : Pat<(shl i32:$in, (i32 imm:$imm)),
1540           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
1541 def : Pat<(srl i32:$in, (i32 imm:$imm)),
1542           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
1543
1544 // ROTL
1545 def : Pat<(rotl i32:$in, i32:$sh),
1546           (RLWNM $in, $sh, 0, 31)>;
1547 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
1548           (RLWINM $in, imm:$imm, 0, 31)>;
1549
1550 // RLWNM
1551 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
1552           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
1553
1554 // Calls
1555 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
1556           (BL tglobaladdr:$dst)>;
1557 def : Pat<(PPCcall (i32 texternalsym:$dst)),
1558           (BL texternalsym:$dst)>;
1559
1560
1561 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
1562           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
1563
1564 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
1565           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
1566
1567 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
1568           (TCRETURNri CTRRC:$dst, imm:$imm)>;
1569
1570
1571
1572 // Hi and Lo for Darwin Global Addresses.
1573 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
1574 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
1575 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
1576 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
1577 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
1578 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
1579 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
1580 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
1581 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
1582           (ADDIS $in, tglobaltlsaddr:$g)>;
1583 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
1584           (ADDI $in, tglobaltlsaddr:$g)>;
1585 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
1586           (ADDIS $in, tglobaladdr:$g)>;
1587 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
1588           (ADDIS $in, tconstpool:$g)>;
1589 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
1590           (ADDIS $in, tjumptable:$g)>;
1591 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
1592           (ADDIS $in, tblockaddress:$g)>;
1593
1594 // Standard shifts.  These are represented separately from the real shifts above
1595 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
1596 // amounts.
1597 def : Pat<(sra i32:$rS, i32:$rB),
1598           (SRAW $rS, $rB)>;
1599 def : Pat<(srl i32:$rS, i32:$rB),
1600           (SRW $rS, $rB)>;
1601 def : Pat<(shl i32:$rS, i32:$rB),
1602           (SLW $rS, $rB)>;
1603
1604 def : Pat<(zextloadi1 iaddr:$src),
1605           (LBZ iaddr:$src)>;
1606 def : Pat<(zextloadi1 xaddr:$src),
1607           (LBZX xaddr:$src)>;
1608 def : Pat<(extloadi1 iaddr:$src),
1609           (LBZ iaddr:$src)>;
1610 def : Pat<(extloadi1 xaddr:$src),
1611           (LBZX xaddr:$src)>;
1612 def : Pat<(extloadi8 iaddr:$src),
1613           (LBZ iaddr:$src)>;
1614 def : Pat<(extloadi8 xaddr:$src),
1615           (LBZX xaddr:$src)>;
1616 def : Pat<(extloadi16 iaddr:$src),
1617           (LHZ iaddr:$src)>;
1618 def : Pat<(extloadi16 xaddr:$src),
1619           (LHZX xaddr:$src)>;
1620 def : Pat<(f64 (extloadf32 iaddr:$src)),
1621           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
1622 def : Pat<(f64 (extloadf32 xaddr:$src)),
1623           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
1624
1625 def : Pat<(f64 (fextend f32:$src)),
1626           (COPY_TO_REGCLASS $src, F8RC)>;
1627
1628 // Memory barriers
1629 def : Pat<(membarrier (i32 imm /*ll*/),
1630                       (i32 imm /*ls*/),
1631                       (i32 imm /*sl*/),
1632                       (i32 imm /*ss*/),
1633                       (i32 imm /*device*/)),
1634            (SYNC)>;
1635
1636 def : Pat<(atomic_fence (imm), (imm)), (SYNC)>;
1637
1638 include "PPCInstrAltivec.td"
1639 include "PPCInstr64Bit.td"