lib/Target/PowerPC/PPCInstrInfo.td

   1 //===-- PPCInstrInfo.td - The PowerPC Instruction Set ------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the subset of the 32-bit PowerPC instruction set, as used
  11 // by the PowerPC instruction selector.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 include "PPCInstrFormats.td"
  16
  17 //===----------------------------------------------------------------------===//
  18 // PowerPC specific type constraints.
  19 //
  20 def SDT_PPCstfiwx : SDTypeProfile<0, 2, [ // stfiwx
  21   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  22 ]>;
  23 def SDT_PPClfiwx : SDTypeProfile<1, 1, [ // lfiw[az]x
  24   SDTCisVT<0, f64>, SDTCisPtrTy<1>
  25 ]>;
  26
  27 def SDT_PPCCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  28 def SDT_PPCCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  29                                          SDTCisVT<1, i32> ]>;
  30 def SDT_PPCvperm   : SDTypeProfile<1, 3, [
  31   SDTCisVT<3, v16i8>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>
  32 ]>;
  33
  34 def SDT_PPCvcmp : SDTypeProfile<1, 3, [
  35   SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>, SDTCisVT<3, i32>
  36 ]>;
  37
  38 def SDT_PPCcondbr : SDTypeProfile<0, 3, [
  39   SDTCisVT<0, i32>, SDTCisVT<2, OtherVT>
  40 ]>;
  41
  42 def SDT_PPClbrx : SDTypeProfile<1, 2, [
  43   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  44 ]>;
  45 def SDT_PPCstbrx : SDTypeProfile<0, 3, [
  46   SDTCisInt<0>, SDTCisPtrTy<1>, SDTCisVT<2, OtherVT>
  47 ]>;
  48
  49 def SDT_PPCTC_ret : SDTypeProfile<0, 2, [
  50   SDTCisPtrTy<0>, SDTCisVT<1, i32>
  51 ]>;
  52
  53 def tocentry32 : Operand<iPTR> {
  54   let MIOperandInfo = (ops i32imm:$imm);
  55 }
  56
  57 def SDT_PPCqvfperm   : SDTypeProfile<1, 3, [
  58   SDTCisVec<0>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>, SDTCisVec<3>
  59 ]>;
  60 def SDT_PPCqvgpci   : SDTypeProfile<1, 1, [
  61   SDTCisVec<0>, SDTCisInt<1>
  62 ]>;
  63 def SDT_PPCqvaligni   : SDTypeProfile<1, 3, [
  64   SDTCisVec<0>, SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>, SDTCisInt<3>
  65 ]>;
  66 def SDT_PPCqvesplati   : SDTypeProfile<1, 2, [
  67   SDTCisVec<0>, SDTCisSameAs<0, 1>, SDTCisInt<2>
  68 ]>;
  69
  70 def SDT_PPCqbflt : SDTypeProfile<1, 1, [
  71   SDTCisVec<0>, SDTCisVec<1>
  72 ]>;
  73
  74 def SDT_PPCqvlfsb : SDTypeProfile<1, 1, [
  75   SDTCisVec<0>, SDTCisPtrTy<1>
  76 ]>;
  77
  78 //===----------------------------------------------------------------------===//
  79 // PowerPC specific DAG Nodes.
  80 //
  81
  82 def PPCfre    : SDNode<"PPCISD::FRE",     SDTFPUnaryOp, []>;
  83 def PPCfrsqrte: SDNode<"PPCISD::FRSQRTE", SDTFPUnaryOp, []>;
  84
  85 def PPCfcfid  : SDNode<"PPCISD::FCFID",   SDTFPUnaryOp, []>;
  86 def PPCfcfidu : SDNode<"PPCISD::FCFIDU",  SDTFPUnaryOp, []>;
  87 def PPCfcfids : SDNode<"PPCISD::FCFIDS",  SDTFPRoundOp, []>;
  88 def PPCfcfidus: SDNode<"PPCISD::FCFIDUS", SDTFPRoundOp, []>;
  89 def PPCfctidz : SDNode<"PPCISD::FCTIDZ", SDTFPUnaryOp, []>;
  90 def PPCfctiwz : SDNode<"PPCISD::FCTIWZ", SDTFPUnaryOp, []>;
  91 def PPCfctiduz: SDNode<"PPCISD::FCTIDUZ",SDTFPUnaryOp, []>;
  92 def PPCfctiwuz: SDNode<"PPCISD::FCTIWUZ",SDTFPUnaryOp, []>;
  93 def PPCstfiwx : SDNode<"PPCISD::STFIWX", SDT_PPCstfiwx,
  94                        [SDNPHasChain, SDNPMayStore]>;
  95 def PPClfiwax : SDNode<"PPCISD::LFIWAX", SDT_PPClfiwx,
  96                        [SDNPHasChain, SDNPMayLoad]>;
  97 def PPClfiwzx : SDNode<"PPCISD::LFIWZX", SDT_PPClfiwx,
  98                        [SDNPHasChain, SDNPMayLoad]>;
  99
 100 // Extract FPSCR (not modeled at the DAG level).
 101 def PPCmffs   : SDNode<"PPCISD::MFFS",
 102                        SDTypeProfile<1, 0, [SDTCisVT<0, f64>]>, []>;
 103
 104 // Perform FADD in round-to-zero mode.
 105 def PPCfaddrtz: SDNode<"PPCISD::FADDRTZ", SDTFPBinOp, []>;
 106
 107
 108 def PPCfsel   : SDNode<"PPCISD::FSEL",
 109    // Type constraint for fsel.
 110    SDTypeProfile<1, 3, [SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>,
 111                         SDTCisFP<0>, SDTCisVT<1, f64>]>, []>;
 112
 113 def PPChi       : SDNode<"PPCISD::Hi", SDTIntBinOp, []>;
 114 def PPClo       : SDNode<"PPCISD::Lo", SDTIntBinOp, []>;
 115 def PPCtoc_entry: SDNode<"PPCISD::TOC_ENTRY", SDTIntBinOp,
 116                          [SDNPMayLoad, SDNPMemOperand]>;
 117 def PPCvmaddfp  : SDNode<"PPCISD::VMADDFP", SDTFPTernaryOp, []>;
 118 def PPCvnmsubfp : SDNode<"PPCISD::VNMSUBFP", SDTFPTernaryOp, []>;
 119
 120 def PPCppc32GOT : SDNode<"PPCISD::PPC32_GOT", SDTIntLeaf, []>;
 121
 122 def PPCaddisGotTprelHA : SDNode<"PPCISD::ADDIS_GOT_TPREL_HA", SDTIntBinOp>;
 123 def PPCldGotTprelL : SDNode<"PPCISD::LD_GOT_TPREL_L", SDTIntBinOp,
 124                             [SDNPMayLoad]>;
 125 def PPCaddTls     : SDNode<"PPCISD::ADD_TLS", SDTIntBinOp, []>;
 126 def PPCaddisTlsgdHA : SDNode<"PPCISD::ADDIS_TLSGD_HA", SDTIntBinOp>;
 127 def PPCaddiTlsgdL   : SDNode<"PPCISD::ADDI_TLSGD_L", SDTIntBinOp>;
 128 def PPCgetTlsAddr   : SDNode<"PPCISD::GET_TLS_ADDR", SDTIntBinOp>;
 129 def PPCaddiTlsgdLAddr : SDNode<"PPCISD::ADDI_TLSGD_L_ADDR",
 130                                SDTypeProfile<1, 3, [
 131                                  SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
 132                                  SDTCisSameAs<0, 3>, SDTCisInt<0> ]>>;
 133 def PPCaddisTlsldHA : SDNode<"PPCISD::ADDIS_TLSLD_HA", SDTIntBinOp>;
 134 def PPCaddiTlsldL   : SDNode<"PPCISD::ADDI_TLSLD_L", SDTIntBinOp>;
 135 def PPCgetTlsldAddr : SDNode<"PPCISD::GET_TLSLD_ADDR", SDTIntBinOp>;
 136 def PPCaddiTlsldLAddr : SDNode<"PPCISD::ADDI_TLSLD_L_ADDR",
 137                                SDTypeProfile<1, 3, [
 138                                  SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
 139                                  SDTCisSameAs<0, 3>, SDTCisInt<0> ]>>;
 140 def PPCaddisDtprelHA : SDNode<"PPCISD::ADDIS_DTPREL_HA", SDTIntBinOp>;
 141 def PPCaddiDtprelL   : SDNode<"PPCISD::ADDI_DTPREL_L", SDTIntBinOp>;
 142
 143 def PPCvperm    : SDNode<"PPCISD::VPERM", SDT_PPCvperm, []>;
 144
 145 def PPCqvfperm   : SDNode<"PPCISD::QVFPERM", SDT_PPCqvfperm, []>;
 146 def PPCqvgpci    : SDNode<"PPCISD::QVGPCI", SDT_PPCqvgpci, []>;
 147 def PPCqvaligni  : SDNode<"PPCISD::QVALIGNI", SDT_PPCqvaligni, []>;
 148 def PPCqvesplati : SDNode<"PPCISD::QVESPLATI", SDT_PPCqvesplati, []>;
 149
 150 def PPCqbflt     : SDNode<"PPCISD::QBFLT", SDT_PPCqbflt, []>;
 151
 152 def PPCqvlfsb    : SDNode<"PPCISD::QVLFSb", SDT_PPCqvlfsb,
 153                           [SDNPHasChain, SDNPMayLoad]>;
 154
 155 def PPCcmpb     : SDNode<"PPCISD::CMPB", SDTIntBinOp, []>;
 156
 157 // These nodes represent the 32-bit PPC shifts that operate on 6-bit shift
 158 // amounts.  These nodes are generated by the multi-precision shift code.
 159 def PPCsrl        : SDNode<"PPCISD::SRL"       , SDTIntShiftOp>;
 160 def PPCsra        : SDNode<"PPCISD::SRA"       , SDTIntShiftOp>;
 161 def PPCshl        : SDNode<"PPCISD::SHL"       , SDTIntShiftOp>;
 162
 163 // These are target-independent nodes, but have target-specific formats.
 164 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_PPCCallSeqStart,
 165                            [SDNPHasChain, SDNPOutGlue]>;
 166 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_PPCCallSeqEnd,
 167                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 168
 169 def SDT_PPCCall   : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
 170 def PPCcall  : SDNode<"PPCISD::CALL", SDT_PPCCall,
 171                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 172                        SDNPVariadic]>;
 173 def PPCcall_nop  : SDNode<"PPCISD::CALL_NOP", SDT_PPCCall,
 174                           [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 175                            SDNPVariadic]>;
 176 def PPCmtctr      : SDNode<"PPCISD::MTCTR", SDT_PPCCall,
 177                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 178 def PPCbctrl : SDNode<"PPCISD::BCTRL", SDTNone,
 179                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 180                        SDNPVariadic]>;
 181 def PPCbctrl_load_toc : SDNode<"PPCISD::BCTRL_LOAD_TOC",
 182                                SDTypeProfile<0, 1, []>,
 183                                [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 184                                 SDNPVariadic]>;
 185
 186 def retflag       : SDNode<"PPCISD::RET_FLAG", SDTNone,
 187                            [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 188
 189 def PPCtc_return : SDNode<"PPCISD::TC_RETURN", SDT_PPCTC_ret,
 190                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 191
 192 def PPCeh_sjlj_setjmp  : SDNode<"PPCISD::EH_SJLJ_SETJMP",
 193                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 194                                                      SDTCisPtrTy<1>]>,
 195                                 [SDNPHasChain, SDNPSideEffect]>;
 196 def PPCeh_sjlj_longjmp : SDNode<"PPCISD::EH_SJLJ_LONGJMP",
 197                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 198                                 [SDNPHasChain, SDNPSideEffect]>;
 199
 200 def SDT_PPCsc     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 201 def PPCsc         : SDNode<"PPCISD::SC", SDT_PPCsc,
 202                            [SDNPHasChain, SDNPSideEffect]>;
 203
 204 def PPCvcmp       : SDNode<"PPCISD::VCMP" , SDT_PPCvcmp, []>;
 205 def PPCvcmp_o     : SDNode<"PPCISD::VCMPo", SDT_PPCvcmp, [SDNPOutGlue]>;
 206
 207 def PPCcondbranch : SDNode<"PPCISD::COND_BRANCH", SDT_PPCcondbr,
 208                            [SDNPHasChain, SDNPOptInGlue]>;
 209
 210 def PPClbrx       : SDNode<"PPCISD::LBRX", SDT_PPClbrx,
 211                            [SDNPHasChain, SDNPMayLoad]>;
 212 def PPCstbrx      : SDNode<"PPCISD::STBRX", SDT_PPCstbrx,
 213                            [SDNPHasChain, SDNPMayStore]>;
 214
 215 // Instructions to set/unset CR bit 6 for SVR4 vararg calls
 216 def PPCcr6set   : SDNode<"PPCISD::CR6SET", SDTNone,
 217                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 218 def PPCcr6unset : SDNode<"PPCISD::CR6UNSET", SDTNone,
 219                          [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 220
 221 // Instructions to support dynamic alloca.
 222 def SDTDynOp  : SDTypeProfile<1, 2, []>;
 223 def PPCdynalloc   : SDNode<"PPCISD::DYNALLOC", SDTDynOp, [SDNPHasChain]>;
 224
 225 //===----------------------------------------------------------------------===//
 226 // PowerPC specific transformation functions and pattern fragments.
 227 //
 228
 229 def SHL32 : SDNodeXForm<imm, [{
 230   // Transformation function: 31 - imm
 231   return getI32Imm(31 - N->getZExtValue());
 232 }]>;
 233
 234 def SRL32 : SDNodeXForm<imm, [{
 235   // Transformation function: 32 - imm
 236   return N->getZExtValue() ? getI32Imm(32 - N->getZExtValue()) : getI32Imm(0);
 237 }]>;
 238
 239 def LO16 : SDNodeXForm<imm, [{
 240   // Transformation function: get the low 16 bits.
 241   return getI32Imm((unsigned short)N->getZExtValue());
 242 }]>;
 243
 244 def HI16 : SDNodeXForm<imm, [{
 245   // Transformation function: shift the immediate value down into the low bits.
 246   return getI32Imm((unsigned)N->getZExtValue() >> 16);
 247 }]>;
 248
 249 def HA16 : SDNodeXForm<imm, [{
 250   // Transformation function: shift the immediate value down into the low bits.
 251   signed int Val = N->getZExtValue();
 252   return getI32Imm((Val - (signed short)Val) >> 16);
 253 }]>;
 254 def MB : SDNodeXForm<imm, [{
 255   // Transformation function: get the start bit of a mask
 256   unsigned mb = 0, me;
 257   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 258   return getI32Imm(mb);
 259 }]>;
 260
 261 def ME : SDNodeXForm<imm, [{
 262   // Transformation function: get the end bit of a mask
 263   unsigned mb, me = 0;
 264   (void)isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 265   return getI32Imm(me);
 266 }]>;
 267 def maskimm32 : PatLeaf<(imm), [{
 268   // maskImm predicate - True if immediate is a run of ones.
 269   unsigned mb, me;
 270   if (N->getValueType(0) == MVT::i32)
 271     return isRunOfOnes((unsigned)N->getZExtValue(), mb, me);
 272   else
 273     return false;
 274 }]>;
 275
 276 def imm32SExt16  : Operand<i32>, ImmLeaf<i32, [{
 277   // imm32SExt16 predicate - True if the i32 immediate fits in a 16-bit
 278   // sign extended field.  Used by instructions like 'addi'.
 279   return (int32_t)Imm == (short)Imm;
 280 }]>;
 281 def imm64SExt16  : Operand<i64>, ImmLeaf<i64, [{
 282   // imm64SExt16 predicate - True if the i64 immediate fits in a 16-bit
 283   // sign extended field.  Used by instructions like 'addi'.
 284   return (int64_t)Imm == (short)Imm;
 285 }]>;
 286 def immZExt16  : PatLeaf<(imm), [{
 287   // immZExt16 predicate - True if the immediate fits in a 16-bit zero extended
 288   // field.  Used by instructions like 'ori'.
 289   return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 290 }], LO16>;
 291
 292 // imm16Shifted* - These match immediates where the low 16-bits are zero.  There
 293 // are two forms: imm16ShiftedSExt and imm16ShiftedZExt.  These two forms are
 294 // identical in 32-bit mode, but in 64-bit mode, they return true if the
 295 // immediate fits into a sign/zero extended 32-bit immediate (with the low bits
 296 // clear).
 297 def imm16ShiftedZExt : PatLeaf<(imm), [{
 298   // imm16ShiftedZExt predicate - True if only bits in the top 16-bits of the
 299   // immediate are set.  Used by instructions like 'xoris'.
 300   return (N->getZExtValue() & ~uint64_t(0xFFFF0000)) == 0;
 301 }], HI16>;
 302
 303 def imm16ShiftedSExt : PatLeaf<(imm), [{
 304   // imm16ShiftedSExt predicate - True if only bits in the top 16-bits of the
 305   // immediate are set.  Used by instructions like 'addis'.  Identical to
 306   // imm16ShiftedZExt in 32-bit mode.
 307   if (N->getZExtValue() & 0xFFFF) return false;
 308   if (N->getValueType(0) == MVT::i32)
 309     return true;
 310   // For 64-bit, make sure it is sext right.
 311   return N->getZExtValue() == (uint64_t)(int)N->getZExtValue();
 312 }], HI16>;
 313
 314 def imm64ZExt32  : Operand<i64>, ImmLeaf<i64, [{
 315   // imm64ZExt32 predicate - True if the i64 immediate fits in a 32-bit
 316   // zero extended field.
 317   return isUInt<32>(Imm);
 318 }]>;
 319
 320 // Some r+i load/store instructions (such as LD, STD, LDU, etc.) that require
 321 // restricted memrix (4-aligned) constants are alignment sensitive. If these
 322 // offsets are hidden behind TOC entries than the values of the lower-order
 323 // bits cannot be checked directly. As a result, we need to also incorporate
 324 // an alignment check into the relevant patterns.
 325
 326 def aligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 327   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 328 }]>;
 329 def aligned4store : PatFrag<(ops node:$val, node:$ptr),
 330                             (store node:$val, node:$ptr), [{
 331   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 332 }]>;
 333 def aligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 334   return cast<LoadSDNode>(N)->getAlignment() >= 4;
 335 }]>;
 336 def aligned4pre_store : PatFrag<
 337                           (ops node:$val, node:$base, node:$offset),
 338                           (pre_store node:$val, node:$base, node:$offset), [{
 339   return cast<StoreSDNode>(N)->getAlignment() >= 4;
 340 }]>;
 341
 342 def unaligned4load : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 343   return cast<LoadSDNode>(N)->getAlignment() < 4;
 344 }]>;
 345 def unaligned4store : PatFrag<(ops node:$val, node:$ptr),
 346                               (store node:$val, node:$ptr), [{
 347   return cast<StoreSDNode>(N)->getAlignment() < 4;
 348 }]>;
 349 def unaligned4sextloadi32 : PatFrag<(ops node:$ptr), (sextloadi32 node:$ptr), [{
 350   return cast<LoadSDNode>(N)->getAlignment() < 4;
 351 }]>;
 352
 353 //===----------------------------------------------------------------------===//
 354 // PowerPC Flag Definitions.
 355
 356 class isPPC64 { bit PPC64 = 1; }
 357 class isDOT   { bit RC = 1; }
 358
 359 class RegConstraint<string C> {
 360   string Constraints = C;
 361 }
 362 class NoEncode<string E> {
 363   string DisableEncoding = E;
 364 }
 365
 366
 367 //===----------------------------------------------------------------------===//
 368 // PowerPC Operand Definitions.
 369
 370 // In the default PowerPC assembler syntax, registers are specified simply
 371 // by number, so they cannot be distinguished from immediate values (without
 372 // looking at the opcode).  This means that the default operand matching logic
 373 // for the asm parser does not work, and we need to specify custom matchers.
 374 // Since those can only be specified with RegisterOperand classes and not
 375 // directly on the RegisterClass, all instructions patterns used by the asm
 376 // parser need to use a RegisterOperand (instead of a RegisterClass) for
 377 // all their register operands.
 378 // For this purpose, we define one RegisterOperand for each RegisterClass,
 379 // using the same name as the class, just in lower case.
 380
 381 def PPCRegGPRCAsmOperand : AsmOperandClass {
 382   let Name = "RegGPRC"; let PredicateMethod = "isRegNumber";
 383 }
 384 def gprc : RegisterOperand<GPRC> {
 385   let ParserMatchClass = PPCRegGPRCAsmOperand;
 386 }
 387 def PPCRegG8RCAsmOperand : AsmOperandClass {
 388   let Name = "RegG8RC"; let PredicateMethod = "isRegNumber";
 389 }
 390 def g8rc : RegisterOperand<G8RC> {
 391   let ParserMatchClass = PPCRegG8RCAsmOperand;
 392 }
 393 def PPCRegGPRCNoR0AsmOperand : AsmOperandClass {
 394   let Name = "RegGPRCNoR0"; let PredicateMethod = "isRegNumber";
 395 }
 396 def gprc_nor0 : RegisterOperand<GPRC_NOR0> {
 397   let ParserMatchClass = PPCRegGPRCNoR0AsmOperand;
 398 }
 399 def PPCRegG8RCNoX0AsmOperand : AsmOperandClass {
 400   let Name = "RegG8RCNoX0"; let PredicateMethod = "isRegNumber";
 401 }
 402 def g8rc_nox0 : RegisterOperand<G8RC_NOX0> {
 403   let ParserMatchClass = PPCRegG8RCNoX0AsmOperand;
 404 }
 405 def PPCRegF8RCAsmOperand : AsmOperandClass {
 406   let Name = "RegF8RC"; let PredicateMethod = "isRegNumber";
 407 }
 408 def f8rc : RegisterOperand<F8RC> {
 409   let ParserMatchClass = PPCRegF8RCAsmOperand;
 410 }
 411 def PPCRegF4RCAsmOperand : AsmOperandClass {
 412   let Name = "RegF4RC"; let PredicateMethod = "isRegNumber";
 413 }
 414 def f4rc : RegisterOperand<F4RC> {
 415   let ParserMatchClass = PPCRegF4RCAsmOperand;
 416 }
 417 def PPCRegVRRCAsmOperand : AsmOperandClass {
 418   let Name = "RegVRRC"; let PredicateMethod = "isRegNumber";
 419 }
 420 def vrrc : RegisterOperand<VRRC> {
 421   let ParserMatchClass = PPCRegVRRCAsmOperand;
 422 }
 423 def PPCRegCRBITRCAsmOperand : AsmOperandClass {
 424   let Name = "RegCRBITRC"; let PredicateMethod = "isCRBitNumber";
 425 }
 426 def crbitrc : RegisterOperand<CRBITRC> {
 427   let ParserMatchClass = PPCRegCRBITRCAsmOperand;
 428 }
 429 def PPCRegCRRCAsmOperand : AsmOperandClass {
 430   let Name = "RegCRRC"; let PredicateMethod = "isCCRegNumber";
 431 }
 432 def crrc : RegisterOperand<CRRC> {
 433   let ParserMatchClass = PPCRegCRRCAsmOperand;
 434 }
 435
 436 def PPCU1ImmAsmOperand : AsmOperandClass {
 437   let Name = "U1Imm"; let PredicateMethod = "isU1Imm";
 438   let RenderMethod = "addImmOperands";
 439 }
 440 def u1imm   : Operand<i32> {
 441   let PrintMethod = "printU1ImmOperand";
 442   let ParserMatchClass = PPCU1ImmAsmOperand;
 443 }
 444
 445 def PPCU2ImmAsmOperand : AsmOperandClass {
 446   let Name = "U2Imm"; let PredicateMethod = "isU2Imm";
 447   let RenderMethod = "addImmOperands";
 448 }
 449 def u2imm   : Operand<i32> {
 450   let PrintMethod = "printU2ImmOperand";
 451   let ParserMatchClass = PPCU2ImmAsmOperand;
 452 }
 453
 454 def PPCU4ImmAsmOperand : AsmOperandClass {
 455   let Name = "U4Imm"; let PredicateMethod = "isU4Imm";
 456   let RenderMethod = "addImmOperands";
 457 }
 458 def u4imm   : Operand<i32> {
 459   let PrintMethod = "printU4ImmOperand";
 460   let ParserMatchClass = PPCU4ImmAsmOperand;
 461 }
 462 def PPCS5ImmAsmOperand : AsmOperandClass {
 463   let Name = "S5Imm"; let PredicateMethod = "isS5Imm";
 464   let RenderMethod = "addImmOperands";
 465 }
 466 def s5imm   : Operand<i32> {
 467   let PrintMethod = "printS5ImmOperand";
 468   let ParserMatchClass = PPCS5ImmAsmOperand;
 469   let DecoderMethod = "decodeSImmOperand<5>";
 470 }
 471 def PPCU5ImmAsmOperand : AsmOperandClass {
 472   let Name = "U5Imm"; let PredicateMethod = "isU5Imm";
 473   let RenderMethod = "addImmOperands";
 474 }
 475 def u5imm   : Operand<i32> {
 476   let PrintMethod = "printU5ImmOperand";
 477   let ParserMatchClass = PPCU5ImmAsmOperand;
 478   let DecoderMethod = "decodeUImmOperand<5>";
 479 }
 480 def PPCU6ImmAsmOperand : AsmOperandClass {
 481   let Name = "U6Imm"; let PredicateMethod = "isU6Imm";
 482   let RenderMethod = "addImmOperands";
 483 }
 484 def u6imm   : Operand<i32> {
 485   let PrintMethod = "printU6ImmOperand";
 486   let ParserMatchClass = PPCU6ImmAsmOperand;
 487   let DecoderMethod = "decodeUImmOperand<6>";
 488 }
 489 def PPCU12ImmAsmOperand : AsmOperandClass {
 490   let Name = "U12Imm"; let PredicateMethod = "isU12Imm";
 491   let RenderMethod = "addImmOperands";
 492 }
 493 def u12imm  : Operand<i32> {
 494   let PrintMethod = "printU12ImmOperand";
 495   let ParserMatchClass = PPCU12ImmAsmOperand;
 496   let DecoderMethod = "decodeUImmOperand<12>";
 497 }
 498 def PPCS16ImmAsmOperand : AsmOperandClass {
 499   let Name = "S16Imm"; let PredicateMethod = "isS16Imm";
 500   let RenderMethod = "addS16ImmOperands";
 501 }
 502 def s16imm  : Operand<i32> {
 503   let PrintMethod = "printS16ImmOperand";
 504   let EncoderMethod = "getImm16Encoding";
 505   let ParserMatchClass = PPCS16ImmAsmOperand;
 506   let DecoderMethod = "decodeSImmOperand<16>";
 507 }
 508 def PPCU16ImmAsmOperand : AsmOperandClass {
 509   let Name = "U16Imm"; let PredicateMethod = "isU16Imm";
 510   let RenderMethod = "addU16ImmOperands";
 511 }
 512 def u16imm  : Operand<i32> {
 513   let PrintMethod = "printU16ImmOperand";
 514   let EncoderMethod = "getImm16Encoding";
 515   let ParserMatchClass = PPCU16ImmAsmOperand;
 516   let DecoderMethod = "decodeUImmOperand<16>";
 517 }
 518 def PPCS17ImmAsmOperand : AsmOperandClass {
 519   let Name = "S17Imm"; let PredicateMethod = "isS17Imm";
 520   let RenderMethod = "addS16ImmOperands";
 521 }
 522 def s17imm  : Operand<i32> {
 523   // This operand type is used for addis/lis to allow the assembler parser
 524   // to accept immediates in the range -65536..65535 for compatibility with
 525   // the GNU assembler.  The operand is treated as 16-bit otherwise.
 526   let PrintMethod = "printS16ImmOperand";
 527   let EncoderMethod = "getImm16Encoding";
 528   let ParserMatchClass = PPCS17ImmAsmOperand;
 529   let DecoderMethod = "decodeSImmOperand<16>";
 530 }
 531 def PPCDirectBrAsmOperand : AsmOperandClass {
 532   let Name = "DirectBr"; let PredicateMethod = "isDirectBr";
 533   let RenderMethod = "addBranchTargetOperands";
 534 }
 535 def directbrtarget : Operand<OtherVT> {
 536   let PrintMethod = "printBranchOperand";
 537   let EncoderMethod = "getDirectBrEncoding";
 538   let ParserMatchClass = PPCDirectBrAsmOperand;
 539 }
 540 def absdirectbrtarget : Operand<OtherVT> {
 541   let PrintMethod = "printAbsBranchOperand";
 542   let EncoderMethod = "getAbsDirectBrEncoding";
 543   let ParserMatchClass = PPCDirectBrAsmOperand;
 544 }
 545 def PPCCondBrAsmOperand : AsmOperandClass {
 546   let Name = "CondBr"; let PredicateMethod = "isCondBr";
 547   let RenderMethod = "addBranchTargetOperands";
 548 }
 549 def condbrtarget : Operand<OtherVT> {
 550   let PrintMethod = "printBranchOperand";
 551   let EncoderMethod = "getCondBrEncoding";
 552   let ParserMatchClass = PPCCondBrAsmOperand;
 553 }
 554 def abscondbrtarget : Operand<OtherVT> {
 555   let PrintMethod = "printAbsBranchOperand";
 556   let EncoderMethod = "getAbsCondBrEncoding";
 557   let ParserMatchClass = PPCCondBrAsmOperand;
 558 }
 559 def calltarget : Operand<iPTR> {
 560   let PrintMethod = "printBranchOperand";
 561   let EncoderMethod = "getDirectBrEncoding";
 562   let ParserMatchClass = PPCDirectBrAsmOperand;
 563 }
 564 def abscalltarget : Operand<iPTR> {
 565   let PrintMethod = "printAbsBranchOperand";
 566   let EncoderMethod = "getAbsDirectBrEncoding";
 567   let ParserMatchClass = PPCDirectBrAsmOperand;
 568 }
 569 def PPCCRBitMaskOperand : AsmOperandClass {
 570  let Name = "CRBitMask"; let PredicateMethod = "isCRBitMask";
 571 }
 572 def crbitm: Operand<i8> {
 573   let PrintMethod = "printcrbitm";
 574   let EncoderMethod = "get_crbitm_encoding";
 575   let DecoderMethod = "decodeCRBitMOperand";
 576   let ParserMatchClass = PPCCRBitMaskOperand;
 577 }
 578 // Address operands
 579 // A version of ptr_rc which excludes R0 (or X0 in 64-bit mode).
 580 def PPCRegGxRCNoR0Operand : AsmOperandClass {
 581   let Name = "RegGxRCNoR0"; let PredicateMethod = "isRegNumber";
 582 }
 583 def ptr_rc_nor0 : Operand<iPTR>, PointerLikeRegClass<1> {
 584   let ParserMatchClass = PPCRegGxRCNoR0Operand;
 585 }
 586 // A version of ptr_rc usable with the asm parser.
 587 def PPCRegGxRCOperand : AsmOperandClass {
 588   let Name = "RegGxRC"; let PredicateMethod = "isRegNumber";
 589 }
 590 def ptr_rc_idx : Operand<iPTR>, PointerLikeRegClass<0> {
 591   let ParserMatchClass = PPCRegGxRCOperand;
 592 }
 593
 594 def PPCDispRIOperand : AsmOperandClass {
 595  let Name = "DispRI"; let PredicateMethod = "isS16Imm";
 596  let RenderMethod = "addS16ImmOperands";
 597 }
 598 def dispRI : Operand<iPTR> {
 599   let ParserMatchClass = PPCDispRIOperand;
 600 }
 601 def PPCDispRIXOperand : AsmOperandClass {
 602  let Name = "DispRIX"; let PredicateMethod = "isS16ImmX4";
 603  let RenderMethod = "addImmOperands";
 604 }
 605 def dispRIX : Operand<iPTR> {
 606   let ParserMatchClass = PPCDispRIXOperand;
 607 }
 608 def PPCDispSPE8Operand : AsmOperandClass {
 609  let Name = "DispSPE8"; let PredicateMethod = "isU8ImmX8";
 610  let RenderMethod = "addImmOperands";
 611 }
 612 def dispSPE8 : Operand<iPTR> {
 613   let ParserMatchClass = PPCDispSPE8Operand;
 614 }
 615 def PPCDispSPE4Operand : AsmOperandClass {
 616  let Name = "DispSPE4"; let PredicateMethod = "isU7ImmX4";
 617  let RenderMethod = "addImmOperands";
 618 }
 619 def dispSPE4 : Operand<iPTR> {
 620   let ParserMatchClass = PPCDispSPE4Operand;
 621 }
 622 def PPCDispSPE2Operand : AsmOperandClass {
 623  let Name = "DispSPE2"; let PredicateMethod = "isU6ImmX2";
 624  let RenderMethod = "addImmOperands";
 625 }
 626 def dispSPE2 : Operand<iPTR> {
 627   let ParserMatchClass = PPCDispSPE2Operand;
 628 }
 629
 630 def memri : Operand<iPTR> {
 631   let PrintMethod = "printMemRegImm";
 632   let MIOperandInfo = (ops dispRI:$imm, ptr_rc_nor0:$reg);
 633   let EncoderMethod = "getMemRIEncoding";
 634   let DecoderMethod = "decodeMemRIOperands";
 635 }
 636 def memrr : Operand<iPTR> {
 637   let PrintMethod = "printMemRegReg";
 638   let MIOperandInfo = (ops ptr_rc_nor0:$ptrreg, ptr_rc_idx:$offreg);
 639 }
 640 def memrix : Operand<iPTR> {   // memri where the imm is 4-aligned.
 641   let PrintMethod = "printMemRegImm";
 642   let MIOperandInfo = (ops dispRIX:$imm, ptr_rc_nor0:$reg);
 643   let EncoderMethod = "getMemRIXEncoding";
 644   let DecoderMethod = "decodeMemRIXOperands";
 645 }
 646 def spe8dis : Operand<iPTR> {   // SPE displacement where the imm is 8-aligned.
 647   let PrintMethod = "printMemRegImm";
 648   let MIOperandInfo = (ops dispSPE8:$imm, ptr_rc_nor0:$reg);
 649   let EncoderMethod = "getSPE8DisEncoding";
 650 }
 651 def spe4dis : Operand<iPTR> {   // SPE displacement where the imm is 4-aligned.
 652   let PrintMethod = "printMemRegImm";
 653   let MIOperandInfo = (ops dispSPE4:$imm, ptr_rc_nor0:$reg);
 654   let EncoderMethod = "getSPE4DisEncoding";
 655 }
 656 def spe2dis : Operand<iPTR> {   // SPE displacement where the imm is 2-aligned.
 657   let PrintMethod = "printMemRegImm";
 658   let MIOperandInfo = (ops dispSPE2:$imm, ptr_rc_nor0:$reg);
 659   let EncoderMethod = "getSPE2DisEncoding";
 660 }
 661
 662 // A single-register address. This is used with the SjLj
 663 // pseudo-instructions.
 664 def memr : Operand<iPTR> {
 665   let MIOperandInfo = (ops ptr_rc:$ptrreg);
 666 }
 667 def PPCTLSRegOperand : AsmOperandClass {
 668   let Name = "TLSReg"; let PredicateMethod = "isTLSReg";
 669   let RenderMethod = "addTLSRegOperands";
 670 }
 671 def tlsreg32 : Operand<i32> {
 672   let EncoderMethod = "getTLSRegEncoding";
 673   let ParserMatchClass = PPCTLSRegOperand;
 674 }
 675 def tlsgd32 : Operand<i32> {}
 676 def tlscall32 : Operand<i32> {
 677   let PrintMethod = "printTLSCall";
 678   let MIOperandInfo = (ops calltarget:$func, tlsgd32:$sym);
 679   let EncoderMethod = "getTLSCallEncoding";
 680 }
 681
 682 // PowerPC Predicate operand.
 683 def pred : Operand<OtherVT> {
 684   let PrintMethod = "printPredicateOperand";
 685   let MIOperandInfo = (ops i32imm:$bibo, crrc:$reg);
 686 }
 687
 688 // Define PowerPC specific addressing mode.
 689 def iaddr  : ComplexPattern<iPTR, 2, "SelectAddrImm",    [], []>;
 690 def xaddr  : ComplexPattern<iPTR, 2, "SelectAddrIdx",    [], []>;
 691 def xoaddr : ComplexPattern<iPTR, 2, "SelectAddrIdxOnly",[], []>;
 692 def ixaddr : ComplexPattern<iPTR, 2, "SelectAddrImmX4",  [], []>; // "std"
 693
 694 // The address in a single register. This is used with the SjLj
 695 // pseudo-instructions.
 696 def addr   : ComplexPattern<iPTR, 1, "SelectAddr",[], []>;
 697
 698 /// This is just the offset part of iaddr, used for preinc.
 699 def iaddroff : ComplexPattern<iPTR, 1, "SelectAddrImmOffs", [], []>;
 700
 701 //===----------------------------------------------------------------------===//
 702 // PowerPC Instruction Predicate Definitions.
 703 def In32BitMode  : Predicate<"!PPCSubTarget->isPPC64()">;
 704 def In64BitMode  : Predicate<"PPCSubTarget->isPPC64()">;
 705 def IsBookE  : Predicate<"PPCSubTarget->isBookE()">;
 706 def IsNotBookE  : Predicate<"!PPCSubTarget->isBookE()">;
 707 def HasOnlyMSYNC : Predicate<"PPCSubTarget->hasOnlyMSYNC()">;
 708 def HasSYNC   : Predicate<"!PPCSubTarget->hasOnlyMSYNC()">;
 709 def IsPPC4xx  : Predicate<"PPCSubTarget->isPPC4xx()">;
 710 def IsPPC6xx  : Predicate<"PPCSubTarget->isPPC6xx()">;
 711 def IsE500  : Predicate<"PPCSubTarget->isE500()">;
 712 def HasSPE  : Predicate<"PPCSubTarget->HasSPE()">;
 713 def HasICBT : Predicate<"PPCSubTarget->hasICBT()">;
 714 def HasPartwordAtomics : Predicate<"PPCSubTarget->hasPartwordAtomics()">;
 715 def NoNaNsFPMath : Predicate<"TM.Options.NoNaNsFPMath">;
 716 def NaNsFPMath   : Predicate<"!TM.Options.NoNaNsFPMath">;
 717
 718 //===----------------------------------------------------------------------===//
 719 // PowerPC Multiclass Definitions.
 720
 721 multiclass XForm_6r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 722                     string asmbase, string asmstr, InstrItinClass itin,
 723                     list<dag> pattern> {
 724   let BaseName = asmbase in {
 725     def NAME : XForm_6<opcode, xo, OOL, IOL,
 726                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 727                        pattern>, RecFormRel;
 728     let Defs = [CR0] in
 729     def o    : XForm_6<opcode, xo, OOL, IOL,
 730                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 731                        []>, isDOT, RecFormRel;
 732   }
 733 }
 734
 735 multiclass XForm_6rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 736                      string asmbase, string asmstr, InstrItinClass itin,
 737                      list<dag> pattern> {
 738   let BaseName = asmbase in {
 739     let Defs = [CARRY] in
 740     def NAME : XForm_6<opcode, xo, OOL, IOL,
 741                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 742                        pattern>, RecFormRel;
 743     let Defs = [CARRY, CR0] in
 744     def o    : XForm_6<opcode, xo, OOL, IOL,
 745                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 746                        []>, isDOT, RecFormRel;
 747   }
 748 }
 749
 750 multiclass XForm_10rc<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 751                       string asmbase, string asmstr, InstrItinClass itin,
 752                       list<dag> pattern> {
 753   let BaseName = asmbase in {
 754     let Defs = [CARRY] in
 755     def NAME : XForm_10<opcode, xo, OOL, IOL,
 756                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 757                        pattern>, RecFormRel;
 758     let Defs = [CARRY, CR0] in
 759     def o    : XForm_10<opcode, xo, OOL, IOL,
 760                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 761                        []>, isDOT, RecFormRel;
 762   }
 763 }
 764
 765 multiclass XForm_11r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 766                     string asmbase, string asmstr, InstrItinClass itin,
 767                     list<dag> pattern> {
 768   let BaseName = asmbase in {
 769     def NAME : XForm_11<opcode, xo, OOL, IOL,
 770                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 771                        pattern>, RecFormRel;
 772     let Defs = [CR0] in
 773     def o    : XForm_11<opcode, xo, OOL, IOL,
 774                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 775                        []>, isDOT, RecFormRel;
 776   }
 777 }
 778
 779 multiclass XOForm_1r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 780                     string asmbase, string asmstr, InstrItinClass itin,
 781                     list<dag> pattern> {
 782   let BaseName = asmbase in {
 783     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 784                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 785                        pattern>, RecFormRel;
 786     let Defs = [CR0] in
 787     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 788                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 789                        []>, isDOT, RecFormRel;
 790   }
 791 }
 792
 793 multiclass XOForm_1rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 794                       string asmbase, string asmstr, InstrItinClass itin,
 795                       list<dag> pattern> {
 796   let BaseName = asmbase in {
 797     let Defs = [CARRY] in
 798     def NAME : XOForm_1<opcode, xo, oe, OOL, IOL,
 799                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 800                        pattern>, RecFormRel;
 801     let Defs = [CARRY, CR0] in
 802     def o    : XOForm_1<opcode, xo, oe, OOL, IOL,
 803                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 804                        []>, isDOT, RecFormRel;
 805   }
 806 }
 807
 808 multiclass XOForm_3r<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 809                     string asmbase, string asmstr, InstrItinClass itin,
 810                     list<dag> pattern> {
 811   let BaseName = asmbase in {
 812     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 813                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 814                        pattern>, RecFormRel;
 815     let Defs = [CR0] in
 816     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 817                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 818                        []>, isDOT, RecFormRel;
 819   }
 820 }
 821
 822 multiclass XOForm_3rc<bits<6> opcode, bits<9> xo, bit oe, dag OOL, dag IOL,
 823                       string asmbase, string asmstr, InstrItinClass itin,
 824                       list<dag> pattern> {
 825   let BaseName = asmbase in {
 826     let Defs = [CARRY] in
 827     def NAME : XOForm_3<opcode, xo, oe, OOL, IOL,
 828                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 829                        pattern>, RecFormRel;
 830     let Defs = [CARRY, CR0] in
 831     def o    : XOForm_3<opcode, xo, oe, OOL, IOL,
 832                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 833                        []>, isDOT, RecFormRel;
 834   }
 835 }
 836
 837 multiclass MForm_2r<bits<6> opcode, dag OOL, dag IOL,
 838                     string asmbase, string asmstr, InstrItinClass itin,
 839                     list<dag> pattern> {
 840   let BaseName = asmbase in {
 841     def NAME : MForm_2<opcode, OOL, IOL,
 842                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 843                        pattern>, RecFormRel;
 844     let Defs = [CR0] in
 845     def o    : MForm_2<opcode, OOL, IOL,
 846                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 847                        []>, isDOT, RecFormRel;
 848   }
 849 }
 850
 851 multiclass MDForm_1r<bits<6> opcode, bits<3> xo, dag OOL, dag IOL,
 852                     string asmbase, string asmstr, InstrItinClass itin,
 853                     list<dag> pattern> {
 854   let BaseName = asmbase in {
 855     def NAME : MDForm_1<opcode, xo, OOL, IOL,
 856                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 857                        pattern>, RecFormRel;
 858     let Defs = [CR0] in
 859     def o    : MDForm_1<opcode, xo, OOL, IOL,
 860                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 861                        []>, isDOT, RecFormRel;
 862   }
 863 }
 864
 865 multiclass MDSForm_1r<bits<6> opcode, bits<4> xo, dag OOL, dag IOL,
 866                      string asmbase, string asmstr, InstrItinClass itin,
 867                      list<dag> pattern> {
 868   let BaseName = asmbase in {
 869     def NAME : MDSForm_1<opcode, xo, OOL, IOL,
 870                         !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 871                         pattern>, RecFormRel;
 872     let Defs = [CR0] in
 873     def o    : MDSForm_1<opcode, xo, OOL, IOL,
 874                         !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 875                         []>, isDOT, RecFormRel;
 876   }
 877 }
 878
 879 multiclass XSForm_1rc<bits<6> opcode, bits<9> xo, dag OOL, dag IOL,
 880                       string asmbase, string asmstr, InstrItinClass itin,
 881                       list<dag> pattern> {
 882   let BaseName = asmbase in {
 883     let Defs = [CARRY] in
 884     def NAME : XSForm_1<opcode, xo, OOL, IOL,
 885                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 886                        pattern>, RecFormRel;
 887     let Defs = [CARRY, CR0] in
 888     def o    : XSForm_1<opcode, xo, OOL, IOL,
 889                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 890                        []>, isDOT, RecFormRel;
 891   }
 892 }
 893
 894 multiclass XForm_26r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 895                     string asmbase, string asmstr, InstrItinClass itin,
 896                     list<dag> pattern> {
 897   let BaseName = asmbase in {
 898     def NAME : XForm_26<opcode, xo, OOL, IOL,
 899                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 900                        pattern>, RecFormRel;
 901     let Defs = [CR1] in
 902     def o    : XForm_26<opcode, xo, OOL, IOL,
 903                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 904                        []>, isDOT, RecFormRel;
 905   }
 906 }
 907
 908 multiclass XForm_28r<bits<6> opcode, bits<10> xo, dag OOL, dag IOL,
 909                     string asmbase, string asmstr, InstrItinClass itin,
 910                     list<dag> pattern> {
 911   let BaseName = asmbase in {
 912     def NAME : XForm_28<opcode, xo, OOL, IOL,
 913                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 914                        pattern>, RecFormRel;
 915     let Defs = [CR1] in
 916     def o    : XForm_28<opcode, xo, OOL, IOL,
 917                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 918                        []>, isDOT, RecFormRel;
 919   }
 920 }
 921
 922 multiclass AForm_1r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 923                     string asmbase, string asmstr, InstrItinClass itin,
 924                     list<dag> pattern> {
 925   let BaseName = asmbase in {
 926     def NAME : AForm_1<opcode, xo, OOL, IOL,
 927                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 928                        pattern>, RecFormRel;
 929     let Defs = [CR1] in
 930     def o    : AForm_1<opcode, xo, OOL, IOL,
 931                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 932                        []>, isDOT, RecFormRel;
 933   }
 934 }
 935
 936 multiclass AForm_2r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 937                     string asmbase, string asmstr, InstrItinClass itin,
 938                     list<dag> pattern> {
 939   let BaseName = asmbase in {
 940     def NAME : AForm_2<opcode, xo, OOL, IOL,
 941                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 942                        pattern>, RecFormRel;
 943     let Defs = [CR1] in
 944     def o    : AForm_2<opcode, xo, OOL, IOL,
 945                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 946                        []>, isDOT, RecFormRel;
 947   }
 948 }
 949
 950 multiclass AForm_3r<bits<6> opcode, bits<5> xo, dag OOL, dag IOL,
 951                     string asmbase, string asmstr, InstrItinClass itin,
 952                     list<dag> pattern> {
 953   let BaseName = asmbase in {
 954     def NAME : AForm_3<opcode, xo, OOL, IOL,
 955                        !strconcat(asmbase, !strconcat(" ", asmstr)), itin,
 956                        pattern>, RecFormRel;
 957     let Defs = [CR1] in
 958     def o    : AForm_3<opcode, xo, OOL, IOL,
 959                        !strconcat(asmbase, !strconcat(". ", asmstr)), itin,
 960                        []>, isDOT, RecFormRel;
 961   }
 962 }
 963
 964 //===----------------------------------------------------------------------===//
 965 // PowerPC Instruction Definitions.
 966
 967 // Pseudo-instructions:
 968
 969 let hasCtrlDep = 1 in {
 970 let Defs = [R1], Uses = [R1] in {
 971 def ADJCALLSTACKDOWN : Pseudo<(outs), (ins u16imm:$amt), "#ADJCALLSTACKDOWN $amt",
 972                               [(callseq_start timm:$amt)]>;
 973 def ADJCALLSTACKUP   : Pseudo<(outs), (ins u16imm:$amt1, u16imm:$amt2), "#ADJCALLSTACKUP $amt1 $amt2",
 974                               [(callseq_end timm:$amt1, timm:$amt2)]>;
 975 }
 976
 977 def UPDATE_VRSAVE    : Pseudo<(outs gprc:$rD), (ins gprc:$rS),
 978                               "UPDATE_VRSAVE $rD, $rS", []>;
 979 }
 980
 981 let Defs = [R1], Uses = [R1] in
 982 def DYNALLOC : Pseudo<(outs gprc:$result), (ins gprc:$negsize, memri:$fpsi), "#DYNALLOC",
 983                        [(set i32:$result,
 984                              (PPCdynalloc i32:$negsize, iaddr:$fpsi))]>;
 985
 986 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 987 // instruction selection into a branch sequence.
 988 let usesCustomInserter = 1,    // Expanded after instruction selection.
 989     PPC970_Single = 1 in {
 990   // Note that SELECT_CC_I4 and SELECT_CC_I8 use the no-r0 register classes
 991   // because either operand might become the first operand in an isel, and
 992   // that operand cannot be r0.
 993   def SELECT_CC_I4 : Pseudo<(outs gprc:$dst), (ins crrc:$cond,
 994                               gprc_nor0:$T, gprc_nor0:$F,
 995                               i32imm:$BROPC), "#SELECT_CC_I4",
 996                               []>;
 997   def SELECT_CC_I8 : Pseudo<(outs g8rc:$dst), (ins crrc:$cond,
 998                               g8rc_nox0:$T, g8rc_nox0:$F,
 999                               i32imm:$BROPC), "#SELECT_CC_I8",
1000                               []>;
1001   def SELECT_CC_F4  : Pseudo<(outs f4rc:$dst), (ins crrc:$cond, f4rc:$T, f4rc:$F,
1002                               i32imm:$BROPC), "#SELECT_CC_F4",
1003                               []>;
1004   def SELECT_CC_F8  : Pseudo<(outs f8rc:$dst), (ins crrc:$cond, f8rc:$T, f8rc:$F,
1005                               i32imm:$BROPC), "#SELECT_CC_F8",
1006                               []>;
1007   def SELECT_CC_VRRC: Pseudo<(outs vrrc:$dst), (ins crrc:$cond, vrrc:$T, vrrc:$F,
1008                               i32imm:$BROPC), "#SELECT_CC_VRRC",
1009                               []>;
1010
1011   // SELECT_* pseudo instructions, like SELECT_CC_* but taking condition
1012   // register bit directly.
1013   def SELECT_I4 : Pseudo<(outs gprc:$dst), (ins crbitrc:$cond,
1014                           gprc_nor0:$T, gprc_nor0:$F), "#SELECT_I4",
1015                           [(set i32:$dst, (select i1:$cond, i32:$T, i32:$F))]>;
1016   def SELECT_I8 : Pseudo<(outs g8rc:$dst), (ins crbitrc:$cond,
1017                           g8rc_nox0:$T, g8rc_nox0:$F), "#SELECT_I8",
1018                           [(set i64:$dst, (select i1:$cond, i64:$T, i64:$F))]>;
1019   def SELECT_F4  : Pseudo<(outs f4rc:$dst), (ins crbitrc:$cond,
1020                           f4rc:$T, f4rc:$F), "#SELECT_F4",
1021                           [(set f32:$dst, (select i1:$cond, f32:$T, f32:$F))]>;
1022   def SELECT_F8  : Pseudo<(outs f8rc:$dst), (ins crbitrc:$cond,
1023                           f8rc:$T, f8rc:$F), "#SELECT_F8",
1024                           [(set f64:$dst, (select i1:$cond, f64:$T, f64:$F))]>;
1025   def SELECT_VRRC: Pseudo<(outs vrrc:$dst), (ins crbitrc:$cond,
1026                           vrrc:$T, vrrc:$F), "#SELECT_VRRC",
1027                           [(set v4i32:$dst,
1028                                 (select i1:$cond, v4i32:$T, v4i32:$F))]>;
1029 }
1030
1031 // SPILL_CR - Indicate that we're dumping the CR register, so we'll need to
1032 // scavenge a register for it.
1033 let mayStore = 1 in {
1034 def SPILL_CR : Pseudo<(outs), (ins crrc:$cond, memri:$F),
1035                      "#SPILL_CR", []>;
1036 def SPILL_CRBIT : Pseudo<(outs), (ins crbitrc:$cond, memri:$F),
1037                          "#SPILL_CRBIT", []>;
1038 }
1039
1040 // RESTORE_CR - Indicate that we're restoring the CR register (previously
1041 // spilled), so we'll need to scavenge a register for it.
1042 let mayLoad = 1 in {
1043 def RESTORE_CR : Pseudo<(outs crrc:$cond), (ins memri:$F),
1044                      "#RESTORE_CR", []>;
1045 def RESTORE_CRBIT : Pseudo<(outs crbitrc:$cond), (ins memri:$F),
1046                            "#RESTORE_CRBIT", []>;
1047 }
1048
1049 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7 in {
1050   let isReturn = 1, Uses = [LR, RM] in
1051     def BLR : XLForm_2_ext<19, 16, 20, 0, 0, (outs), (ins), "blr", IIC_BrB,
1052                            [(retflag)]>, Requires<[In32BitMode]>;
1053   let isBranch = 1, isIndirectBranch = 1, Uses = [CTR] in {
1054     def BCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
1055                             []>;
1056
1057     let isCodeGenOnly = 1 in {
1058       def BCCCTR : XLForm_2_br<19, 528, 0, (outs), (ins pred:$cond),
1059                                "b${cond:cc}ctr${cond:pm} ${cond:reg}", IIC_BrB,
1060                                []>;
1061
1062       def BCCTR :  XLForm_2_br2<19, 528, 12, 0, (outs), (ins crbitrc:$bi),
1063                                 "bcctr 12, $bi, 0", IIC_BrB, []>;
1064       def BCCTRn : XLForm_2_br2<19, 528, 4, 0, (outs), (ins crbitrc:$bi),
1065                                 "bcctr 4, $bi, 0", IIC_BrB, []>;
1066     }
1067   }
1068 }
1069
1070 let Defs = [LR] in
1071   def MovePCtoLR : Pseudo<(outs), (ins), "#MovePCtoLR", []>,
1072                    PPC970_Unit_BRU;
1073 let Defs = [LR] in
1074   def MoveGOTtoLR : Pseudo<(outs), (ins), "#MoveGOTtoLR", []>,
1075                     PPC970_Unit_BRU;
1076
1077 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7 in {
1078   let isBarrier = 1 in {
1079   def B   : IForm<18, 0, 0, (outs), (ins directbrtarget:$dst),
1080                   "b $dst", IIC_BrB,
1081                   [(br bb:$dst)]>;
1082   def BA  : IForm<18, 1, 0, (outs), (ins absdirectbrtarget:$dst),
1083                   "ba $dst", IIC_BrB, []>;
1084   }
1085
1086   // BCC represents an arbitrary conditional branch on a predicate.
1087   // FIXME: should be able to write a pattern for PPCcondbranch, but can't use
1088   // a two-value operand where a dag node expects two operands. :(
1089   let isCodeGenOnly = 1 in {
1090     def BCC : BForm<16, 0, 0, (outs), (ins pred:$cond, condbrtarget:$dst),
1091                     "b${cond:cc}${cond:pm} ${cond:reg}, $dst"
1092                     /*[(PPCcondbranch crrc:$crS, imm:$opc, bb:$dst)]*/>;
1093     def BCCA : BForm<16, 1, 0, (outs), (ins pred:$cond, abscondbrtarget:$dst),
1094                      "b${cond:cc}a${cond:pm} ${cond:reg}, $dst">;
1095
1096     let isReturn = 1, Uses = [LR, RM] in
1097     def BCCLR : XLForm_2_br<19, 16, 0, (outs), (ins pred:$cond),
1098                            "b${cond:cc}lr${cond:pm} ${cond:reg}", IIC_BrB, []>;
1099   }
1100
1101   let isCodeGenOnly = 1 in {
1102     let Pattern = [(brcond i1:$bi, bb:$dst)] in
1103     def BC  : BForm_4<16, 12, 0, 0, (outs), (ins crbitrc:$bi, condbrtarget:$dst),
1104              "bc 12, $bi, $dst">;
1105
1106     let Pattern = [(brcond (not i1:$bi), bb:$dst)] in
1107     def BCn : BForm_4<16, 4, 0, 0, (outs), (ins crbitrc:$bi, condbrtarget:$dst),
1108              "bc 4, $bi, $dst">;
1109
1110     let isReturn = 1, Uses = [LR, RM] in
1111     def BCLR  : XLForm_2_br2<19, 16, 12, 0, (outs), (ins crbitrc:$bi),
1112                              "bclr 12, $bi, 0", IIC_BrB, []>;
1113     def BCLRn : XLForm_2_br2<19, 16, 4, 0, (outs), (ins crbitrc:$bi),
1114                              "bclr 4, $bi, 0", IIC_BrB, []>;
1115   }
1116
1117   let isReturn = 1, Defs = [CTR], Uses = [CTR, LR, RM] in {
1118    def BDZLR  : XLForm_2_ext<19, 16, 18, 0, 0, (outs), (ins),
1119                              "bdzlr", IIC_BrB, []>;
1120    def BDNZLR : XLForm_2_ext<19, 16, 16, 0, 0, (outs), (ins),
1121                              "bdnzlr", IIC_BrB, []>;
1122    def BDZLRp : XLForm_2_ext<19, 16, 27, 0, 0, (outs), (ins),
1123                              "bdzlr+", IIC_BrB, []>;
1124    def BDNZLRp: XLForm_2_ext<19, 16, 25, 0, 0, (outs), (ins),
1125                              "bdnzlr+", IIC_BrB, []>;
1126    def BDZLRm : XLForm_2_ext<19, 16, 26, 0, 0, (outs), (ins),
1127                              "bdzlr-", IIC_BrB, []>;
1128    def BDNZLRm: XLForm_2_ext<19, 16, 24, 0, 0, (outs), (ins),
1129                              "bdnzlr-", IIC_BrB, []>;
1130   }
1131
1132   let Defs = [CTR], Uses = [CTR] in {
1133     def BDZ  : BForm_1<16, 18, 0, 0, (outs), (ins condbrtarget:$dst),
1134                        "bdz $dst">;
1135     def BDNZ : BForm_1<16, 16, 0, 0, (outs), (ins condbrtarget:$dst),
1136                        "bdnz $dst">;
1137     def BDZA  : BForm_1<16, 18, 1, 0, (outs), (ins abscondbrtarget:$dst),
1138                         "bdza $dst">;
1139     def BDNZA : BForm_1<16, 16, 1, 0, (outs), (ins abscondbrtarget:$dst),
1140                         "bdnza $dst">;
1141     def BDZp : BForm_1<16, 27, 0, 0, (outs), (ins condbrtarget:$dst),
1142                        "bdz+ $dst">;
1143     def BDNZp: BForm_1<16, 25, 0, 0, (outs), (ins condbrtarget:$dst),
1144                        "bdnz+ $dst">;
1145     def BDZAp : BForm_1<16, 27, 1, 0, (outs), (ins abscondbrtarget:$dst),
1146                         "bdza+ $dst">;
1147     def BDNZAp: BForm_1<16, 25, 1, 0, (outs), (ins abscondbrtarget:$dst),
1148                         "bdnza+ $dst">;
1149     def BDZm : BForm_1<16, 26, 0, 0, (outs), (ins condbrtarget:$dst),
1150                        "bdz- $dst">;
1151     def BDNZm: BForm_1<16, 24, 0, 0, (outs), (ins condbrtarget:$dst),
1152                        "bdnz- $dst">;
1153     def BDZAm : BForm_1<16, 26, 1, 0, (outs), (ins abscondbrtarget:$dst),
1154                         "bdza- $dst">;
1155     def BDNZAm: BForm_1<16, 24, 1, 0, (outs), (ins abscondbrtarget:$dst),
1156                         "bdnza- $dst">;
1157   }
1158 }
1159
1160 // The unconditional BCL used by the SjLj setjmp code.
1161 let isCall = 1, hasCtrlDep = 1, isCodeGenOnly = 1, PPC970_Unit = 7 in {
1162   let Defs = [LR], Uses = [RM] in {
1163     def BCLalways  : BForm_2<16, 20, 31, 0, 1, (outs), (ins condbrtarget:$dst),
1164                             "bcl 20, 31, $dst">;
1165   }
1166 }
1167
1168 let isCall = 1, PPC970_Unit = 7, Defs = [LR] in {
1169   // Convenient aliases for call instructions
1170   let Uses = [RM] in {
1171     def BL  : IForm<18, 0, 1, (outs), (ins calltarget:$func),
1172                     "bl $func", IIC_BrB, []>;  // See Pat patterns below.
1173     def BLA : IForm<18, 1, 1, (outs), (ins abscalltarget:$func),
1174                     "bla $func", IIC_BrB, [(PPCcall (i32 imm:$func))]>;
1175
1176     let isCodeGenOnly = 1 in {
1177       def BL_TLS  : IForm<18, 0, 1, (outs), (ins tlscall32:$func),
1178                           "bl $func", IIC_BrB, []>;
1179       def BCCL : BForm<16, 0, 1, (outs), (ins pred:$cond, condbrtarget:$dst),
1180                        "b${cond:cc}l${cond:pm} ${cond:reg}, $dst">;
1181       def BCCLA : BForm<16, 1, 1, (outs), (ins pred:$cond, abscondbrtarget:$dst),
1182                         "b${cond:cc}la${cond:pm} ${cond:reg}, $dst">;
1183
1184       def BCL  : BForm_4<16, 12, 0, 1, (outs),
1185                          (ins crbitrc:$bi, condbrtarget:$dst),
1186                          "bcl 12, $bi, $dst">;
1187       def BCLn : BForm_4<16, 4, 0, 1, (outs),
1188                          (ins crbitrc:$bi, condbrtarget:$dst),
1189                          "bcl 4, $bi, $dst">;
1190     }
1191   }
1192   let Uses = [CTR, RM] in {
1193     def BCTRL : XLForm_2_ext<19, 528, 20, 0, 1, (outs), (ins),
1194                              "bctrl", IIC_BrB, [(PPCbctrl)]>,
1195                 Requires<[In32BitMode]>;
1196
1197     let isCodeGenOnly = 1 in {
1198       def BCCCTRL : XLForm_2_br<19, 528, 1, (outs), (ins pred:$cond),
1199                                 "b${cond:cc}ctrl${cond:pm} ${cond:reg}", IIC_BrB,
1200                                 []>;
1201
1202       def BCCTRL  : XLForm_2_br2<19, 528, 12, 1, (outs), (ins crbitrc:$bi),
1203                                  "bcctrl 12, $bi, 0", IIC_BrB, []>;
1204       def BCCTRLn : XLForm_2_br2<19, 528, 4, 1, (outs), (ins crbitrc:$bi),
1205                                  "bcctrl 4, $bi, 0", IIC_BrB, []>;
1206     }
1207   }
1208   let Uses = [LR, RM] in {
1209     def BLRL : XLForm_2_ext<19, 16, 20, 0, 1, (outs), (ins),
1210                             "blrl", IIC_BrB, []>;
1211
1212     let isCodeGenOnly = 1 in {
1213       def BCCLRL : XLForm_2_br<19, 16, 1, (outs), (ins pred:$cond),
1214                               "b${cond:cc}lrl${cond:pm} ${cond:reg}", IIC_BrB,
1215                               []>;
1216
1217       def BCLRL  : XLForm_2_br2<19, 16, 12, 1, (outs), (ins crbitrc:$bi),
1218                                 "bclrl 12, $bi, 0", IIC_BrB, []>;
1219       def BCLRLn : XLForm_2_br2<19, 16, 4, 1, (outs), (ins crbitrc:$bi),
1220                                 "bclrl 4, $bi, 0", IIC_BrB, []>;
1221     }
1222   }
1223   let Defs = [CTR], Uses = [CTR, RM] in {
1224     def BDZL  : BForm_1<16, 18, 0, 1, (outs), (ins condbrtarget:$dst),
1225                         "bdzl $dst">;
1226     def BDNZL : BForm_1<16, 16, 0, 1, (outs), (ins condbrtarget:$dst),
1227                         "bdnzl $dst">;
1228     def BDZLA  : BForm_1<16, 18, 1, 1, (outs), (ins abscondbrtarget:$dst),
1229                          "bdzla $dst">;
1230     def BDNZLA : BForm_1<16, 16, 1, 1, (outs), (ins abscondbrtarget:$dst),
1231                          "bdnzla $dst">;
1232     def BDZLp : BForm_1<16, 27, 0, 1, (outs), (ins condbrtarget:$dst),
1233                         "bdzl+ $dst">;
1234     def BDNZLp: BForm_1<16, 25, 0, 1, (outs), (ins condbrtarget:$dst),
1235                         "bdnzl+ $dst">;
1236     def BDZLAp : BForm_1<16, 27, 1, 1, (outs), (ins abscondbrtarget:$dst),
1237                          "bdzla+ $dst">;
1238     def BDNZLAp: BForm_1<16, 25, 1, 1, (outs), (ins abscondbrtarget:$dst),
1239                          "bdnzla+ $dst">;
1240     def BDZLm : BForm_1<16, 26, 0, 1, (outs), (ins condbrtarget:$dst),
1241                         "bdzl- $dst">;
1242     def BDNZLm: BForm_1<16, 24, 0, 1, (outs), (ins condbrtarget:$dst),
1243                         "bdnzl- $dst">;
1244     def BDZLAm : BForm_1<16, 26, 1, 1, (outs), (ins abscondbrtarget:$dst),
1245                          "bdzla- $dst">;
1246     def BDNZLAm: BForm_1<16, 24, 1, 1, (outs), (ins abscondbrtarget:$dst),
1247                          "bdnzla- $dst">;
1248   }
1249   let Defs = [CTR], Uses = [CTR, LR, RM] in {
1250     def BDZLRL  : XLForm_2_ext<19, 16, 18, 0, 1, (outs), (ins),
1251                                "bdzlrl", IIC_BrB, []>;
1252     def BDNZLRL : XLForm_2_ext<19, 16, 16, 0, 1, (outs), (ins),
1253                                "bdnzlrl", IIC_BrB, []>;
1254     def BDZLRLp : XLForm_2_ext<19, 16, 27, 0, 1, (outs), (ins),
1255                                "bdzlrl+", IIC_BrB, []>;
1256     def BDNZLRLp: XLForm_2_ext<19, 16, 25, 0, 1, (outs), (ins),
1257                                "bdnzlrl+", IIC_BrB, []>;
1258     def BDZLRLm : XLForm_2_ext<19, 16, 26, 0, 1, (outs), (ins),
1259                                "bdzlrl-", IIC_BrB, []>;
1260     def BDNZLRLm: XLForm_2_ext<19, 16, 24, 0, 1, (outs), (ins),
1261                                "bdnzlrl-", IIC_BrB, []>;
1262   }
1263 }
1264
1265 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1266 def TCRETURNdi :Pseudo< (outs),
1267                         (ins calltarget:$dst, i32imm:$offset),
1268                  "#TC_RETURNd $dst $offset",
1269                  []>;
1270
1271
1272 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1273 def TCRETURNai :Pseudo<(outs), (ins abscalltarget:$func, i32imm:$offset),
1274                  "#TC_RETURNa $func $offset",
1275                  [(PPCtc_return (i32 imm:$func), imm:$offset)]>;
1276
1277 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [RM] in
1278 def TCRETURNri : Pseudo<(outs), (ins CTRRC:$dst, i32imm:$offset),
1279                  "#TC_RETURNr $dst $offset",
1280                  []>;
1281
1282
1283 let isCodeGenOnly = 1 in {
1284
1285 let isTerminator = 1, isBarrier = 1, PPC970_Unit = 7, isBranch = 1,
1286     isIndirectBranch = 1, isCall = 1, isReturn = 1, Uses = [CTR, RM]  in
1287 def TAILBCTR : XLForm_2_ext<19, 528, 20, 0, 0, (outs), (ins), "bctr", IIC_BrB,
1288                             []>, Requires<[In32BitMode]>;
1289
1290 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1291     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1292 def TAILB   : IForm<18, 0, 0, (outs), (ins calltarget:$dst),
1293                   "b $dst", IIC_BrB,
1294                   []>;
1295
1296 let isBranch = 1, isTerminator = 1, hasCtrlDep = 1, PPC970_Unit = 7,
1297     isBarrier = 1, isCall = 1, isReturn = 1, Uses = [RM] in
1298 def TAILBA   : IForm<18, 0, 0, (outs), (ins abscalltarget:$dst),
1299                   "ba $dst", IIC_BrB,
1300                   []>;
1301
1302 }
1303
1304 let hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
1305   let Defs = [CTR] in
1306   def EH_SjLj_SetJmp32  : Pseudo<(outs gprc:$dst), (ins memr:$buf),
1307                             "#EH_SJLJ_SETJMP32",
1308                             [(set i32:$dst, (PPCeh_sjlj_setjmp addr:$buf))]>,
1309                           Requires<[In32BitMode]>;
1310   let isTerminator = 1 in
1311   def EH_SjLj_LongJmp32 : Pseudo<(outs), (ins memr:$buf),
1312                             "#EH_SJLJ_LONGJMP32",
1313                             [(PPCeh_sjlj_longjmp addr:$buf)]>,
1314                           Requires<[In32BitMode]>;
1315 }
1316
1317 let isBranch = 1, isTerminator = 1 in {
1318   def EH_SjLj_Setup : Pseudo<(outs), (ins directbrtarget:$dst),
1319                         "#EH_SjLj_Setup\t$dst", []>;
1320 }
1321
1322 // System call.
1323 let PPC970_Unit = 7 in {
1324   def SC     : SCForm<17, 1, (outs), (ins i32imm:$lev),
1325                       "sc $lev", IIC_BrB, [(PPCsc (i32 imm:$lev))]>;
1326 }
1327
1328 // DCB* instructions.
1329 def DCBA   : DCB_Form<758, 0, (outs), (ins memrr:$dst), "dcba $dst",
1330                       IIC_LdStDCBF, [(int_ppc_dcba xoaddr:$dst)]>,
1331                       PPC970_DGroup_Single;
1332 def DCBF   : DCB_Form<86, 0, (outs), (ins memrr:$dst), "dcbf $dst",
1333                       IIC_LdStDCBF, [(int_ppc_dcbf xoaddr:$dst)]>,
1334                       PPC970_DGroup_Single;
1335 def DCBI   : DCB_Form<470, 0, (outs), (ins memrr:$dst), "dcbi $dst",
1336                       IIC_LdStDCBF, [(int_ppc_dcbi xoaddr:$dst)]>,
1337                       PPC970_DGroup_Single;
1338 def DCBST  : DCB_Form<54, 0, (outs), (ins memrr:$dst), "dcbst $dst",
1339                       IIC_LdStDCBF, [(int_ppc_dcbst xoaddr:$dst)]>,
1340                       PPC970_DGroup_Single;
1341 def DCBT   : DCB_Form<278, 0, (outs), (ins memrr:$dst), "dcbt $dst",
1342                       IIC_LdStDCBF, [(int_ppc_dcbt xoaddr:$dst)]>,
1343                       PPC970_DGroup_Single;
1344 def DCBTST : DCB_Form<246, 0, (outs), (ins memrr:$dst), "dcbtst $dst",
1345                       IIC_LdStDCBF, [(int_ppc_dcbtst xoaddr:$dst)]>,
1346                       PPC970_DGroup_Single;
1347 def DCBZ   : DCB_Form<1014, 0, (outs), (ins memrr:$dst), "dcbz $dst",
1348                       IIC_LdStDCBF, [(int_ppc_dcbz xoaddr:$dst)]>,
1349                       PPC970_DGroup_Single;
1350 def DCBZL  : DCB_Form<1014, 1, (outs), (ins memrr:$dst), "dcbzl $dst",
1351                       IIC_LdStDCBF, [(int_ppc_dcbzl xoaddr:$dst)]>,
1352                       PPC970_DGroup_Single;
1353
1354 def ICBT  : XForm_icbt<31, 22, (outs), (ins u4imm:$CT, memrr:$src),
1355                        "icbt $CT, $src", IIC_LdStLoad>, Requires<[HasICBT]>;
1356
1357 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 1)),
1358           (DCBT xoaddr:$dst)>;   // data prefetch for loads
1359 def : Pat<(prefetch xoaddr:$dst, (i32 1), imm, (i32 1)),
1360           (DCBTST xoaddr:$dst)>; // data prefetch for stores
1361 def : Pat<(prefetch xoaddr:$dst, (i32 0), imm, (i32 0)),
1362           (ICBT 0, xoaddr:$dst)>, Requires<[HasICBT]>; // inst prefetch (for read)
1363
1364 // Atomic operations
1365 let usesCustomInserter = 1 in {
1366   let Defs = [CR0] in {
1367     def ATOMIC_LOAD_ADD_I8 : Pseudo<
1368       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I8",
1369       [(set i32:$dst, (atomic_load_add_8 xoaddr:$ptr, i32:$incr))]>;
1370     def ATOMIC_LOAD_SUB_I8 : Pseudo<
1371       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I8",
1372       [(set i32:$dst, (atomic_load_sub_8 xoaddr:$ptr, i32:$incr))]>;
1373     def ATOMIC_LOAD_AND_I8 : Pseudo<
1374       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I8",
1375       [(set i32:$dst, (atomic_load_and_8 xoaddr:$ptr, i32:$incr))]>;
1376     def ATOMIC_LOAD_OR_I8 : Pseudo<
1377       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I8",
1378       [(set i32:$dst, (atomic_load_or_8 xoaddr:$ptr, i32:$incr))]>;
1379     def ATOMIC_LOAD_XOR_I8 : Pseudo<
1380       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "ATOMIC_LOAD_XOR_I8",
1381       [(set i32:$dst, (atomic_load_xor_8 xoaddr:$ptr, i32:$incr))]>;
1382     def ATOMIC_LOAD_NAND_I8 : Pseudo<
1383       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I8",
1384       [(set i32:$dst, (atomic_load_nand_8 xoaddr:$ptr, i32:$incr))]>;
1385     def ATOMIC_LOAD_ADD_I16 : Pseudo<
1386       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I16",
1387       [(set i32:$dst, (atomic_load_add_16 xoaddr:$ptr, i32:$incr))]>;
1388     def ATOMIC_LOAD_SUB_I16 : Pseudo<
1389       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I16",
1390       [(set i32:$dst, (atomic_load_sub_16 xoaddr:$ptr, i32:$incr))]>;
1391     def ATOMIC_LOAD_AND_I16 : Pseudo<
1392       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I16",
1393       [(set i32:$dst, (atomic_load_and_16 xoaddr:$ptr, i32:$incr))]>;
1394     def ATOMIC_LOAD_OR_I16 : Pseudo<
1395       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I16",
1396       [(set i32:$dst, (atomic_load_or_16 xoaddr:$ptr, i32:$incr))]>;
1397     def ATOMIC_LOAD_XOR_I16 : Pseudo<
1398       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I16",
1399       [(set i32:$dst, (atomic_load_xor_16 xoaddr:$ptr, i32:$incr))]>;
1400     def ATOMIC_LOAD_NAND_I16 : Pseudo<
1401       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I16",
1402       [(set i32:$dst, (atomic_load_nand_16 xoaddr:$ptr, i32:$incr))]>;
1403     def ATOMIC_LOAD_ADD_I32 : Pseudo<
1404       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_ADD_I32",
1405       [(set i32:$dst, (atomic_load_add_32 xoaddr:$ptr, i32:$incr))]>;
1406     def ATOMIC_LOAD_SUB_I32 : Pseudo<
1407       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_SUB_I32",
1408       [(set i32:$dst, (atomic_load_sub_32 xoaddr:$ptr, i32:$incr))]>;
1409     def ATOMIC_LOAD_AND_I32 : Pseudo<
1410       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_AND_I32",
1411       [(set i32:$dst, (atomic_load_and_32 xoaddr:$ptr, i32:$incr))]>;
1412     def ATOMIC_LOAD_OR_I32 : Pseudo<
1413       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_OR_I32",
1414       [(set i32:$dst, (atomic_load_or_32 xoaddr:$ptr, i32:$incr))]>;
1415     def ATOMIC_LOAD_XOR_I32 : Pseudo<
1416       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_XOR_I32",
1417       [(set i32:$dst, (atomic_load_xor_32 xoaddr:$ptr, i32:$incr))]>;
1418     def ATOMIC_LOAD_NAND_I32 : Pseudo<
1419       (outs gprc:$dst), (ins memrr:$ptr, gprc:$incr), "#ATOMIC_LOAD_NAND_I32",
1420       [(set i32:$dst, (atomic_load_nand_32 xoaddr:$ptr, i32:$incr))]>;
1421
1422     def ATOMIC_CMP_SWAP_I8 : Pseudo<
1423       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I8",
1424       [(set i32:$dst, (atomic_cmp_swap_8 xoaddr:$ptr, i32:$old, i32:$new))]>;
1425     def ATOMIC_CMP_SWAP_I16 : Pseudo<
1426       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I16 $dst $ptr $old $new",
1427       [(set i32:$dst, (atomic_cmp_swap_16 xoaddr:$ptr, i32:$old, i32:$new))]>;
1428     def ATOMIC_CMP_SWAP_I32 : Pseudo<
1429       (outs gprc:$dst), (ins memrr:$ptr, gprc:$old, gprc:$new), "#ATOMIC_CMP_SWAP_I32 $dst $ptr $old $new",
1430       [(set i32:$dst, (atomic_cmp_swap_32 xoaddr:$ptr, i32:$old, i32:$new))]>;
1431
1432     def ATOMIC_SWAP_I8 : Pseudo<
1433       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_i8",
1434       [(set i32:$dst, (atomic_swap_8 xoaddr:$ptr, i32:$new))]>;
1435     def ATOMIC_SWAP_I16 : Pseudo<
1436       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I16",
1437       [(set i32:$dst, (atomic_swap_16 xoaddr:$ptr, i32:$new))]>;
1438     def ATOMIC_SWAP_I32 : Pseudo<
1439       (outs gprc:$dst), (ins memrr:$ptr, gprc:$new), "#ATOMIC_SWAP_I32",
1440       [(set i32:$dst, (atomic_swap_32 xoaddr:$ptr, i32:$new))]>;
1441   }
1442 }
1443
1444 // Instructions to support atomic operations
1445 let mayLoad = 1, hasSideEffects = 0 in {
1446 def LBARX : XForm_1<31,  52, (outs gprc:$rD), (ins memrr:$src),
1447                     "lbarx $rD, $src", IIC_LdStLWARX, []>,
1448                     Requires<[HasPartwordAtomics]>;
1449
1450 def LHARX : XForm_1<31,  116, (outs gprc:$rD), (ins memrr:$src),
1451                     "lharx $rD, $src", IIC_LdStLWARX, []>,
1452                     Requires<[HasPartwordAtomics]>;
1453
1454 def LWARX : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1455                     "lwarx $rD, $src", IIC_LdStLWARX, []>;
1456
1457 // Instructions to support lock versions of atomics
1458 // (EH=1 - see Power ISA 2.07 Book II 4.4.2)
1459 def LBARXL : XForm_1<31,  52, (outs gprc:$rD), (ins memrr:$src),
1460                      "lbarx $rD, $src, 1", IIC_LdStLWARX, []>, isDOT,
1461                      Requires<[HasPartwordAtomics]>;
1462
1463 def LHARXL : XForm_1<31,  116, (outs gprc:$rD), (ins memrr:$src),
1464                      "lharx $rD, $src, 1", IIC_LdStLWARX, []>, isDOT,
1465                      Requires<[HasPartwordAtomics]>;
1466
1467 def LWARXL : XForm_1<31,  20, (outs gprc:$rD), (ins memrr:$src),
1468                      "lwarx $rD, $src, 1", IIC_LdStLWARX, []>, isDOT;
1469 }
1470
1471 let Defs = [CR0], mayStore = 1, hasSideEffects = 0 in {
1472 def STBCX : XForm_1<31, 694, (outs), (ins gprc:$rS, memrr:$dst),
1473                     "stbcx. $rS, $dst", IIC_LdStSTWCX, []>,
1474                     isDOT, Requires<[HasPartwordAtomics]>;
1475
1476 def STHCX : XForm_1<31, 726, (outs), (ins gprc:$rS, memrr:$dst),
1477                     "sthcx. $rS, $dst", IIC_LdStSTWCX, []>,
1478                     isDOT, Requires<[HasPartwordAtomics]>;
1479
1480 def STWCX : XForm_1<31, 150, (outs), (ins gprc:$rS, memrr:$dst),
1481                     "stwcx. $rS, $dst", IIC_LdStSTWCX, []>, isDOT;
1482 }
1483
1484 let isTerminator = 1, isBarrier = 1, hasCtrlDep = 1 in
1485 def TRAP  : XForm_24<31, 4, (outs), (ins), "trap", IIC_LdStLoad, [(trap)]>;
1486
1487 def TWI : DForm_base<3, (outs), (ins u5imm:$to, gprc:$rA, s16imm:$imm),
1488                      "twi $to, $rA, $imm", IIC_IntTrapW, []>;
1489 def TW : XForm_1<31, 4, (outs), (ins u5imm:$to, gprc:$rA, gprc:$rB),
1490                  "tw $to, $rA, $rB", IIC_IntTrapW, []>;
1491 def TDI : DForm_base<2, (outs), (ins u5imm:$to, g8rc:$rA, s16imm:$imm),
1492                      "tdi $to, $rA, $imm", IIC_IntTrapD, []>;
1493 def TD : XForm_1<31, 68, (outs), (ins u5imm:$to, g8rc:$rA, g8rc:$rB),
1494                  "td $to, $rA, $rB", IIC_IntTrapD, []>;
1495
1496 //===----------------------------------------------------------------------===//
1497 // PPC32 Load Instructions.
1498 //
1499
1500 // Unindexed (r+i) Loads.
1501 let PPC970_Unit = 2 in {
1502 def LBZ : DForm_1<34, (outs gprc:$rD), (ins memri:$src),
1503                   "lbz $rD, $src", IIC_LdStLoad,
1504                   [(set i32:$rD, (zextloadi8 iaddr:$src))]>;
1505 def LHA : DForm_1<42, (outs gprc:$rD), (ins memri:$src),
1506                   "lha $rD, $src", IIC_LdStLHA,
1507                   [(set i32:$rD, (sextloadi16 iaddr:$src))]>,
1508                   PPC970_DGroup_Cracked;
1509 def LHZ : DForm_1<40, (outs gprc:$rD), (ins memri:$src),
1510                   "lhz $rD, $src", IIC_LdStLoad,
1511                   [(set i32:$rD, (zextloadi16 iaddr:$src))]>;
1512 def LWZ : DForm_1<32, (outs gprc:$rD), (ins memri:$src),
1513                   "lwz $rD, $src", IIC_LdStLoad,
1514                   [(set i32:$rD, (load iaddr:$src))]>;
1515
1516 def LFS : DForm_1<48, (outs f4rc:$rD), (ins memri:$src),
1517                   "lfs $rD, $src", IIC_LdStLFD,
1518                   [(set f32:$rD, (load iaddr:$src))]>;
1519 def LFD : DForm_1<50, (outs f8rc:$rD), (ins memri:$src),
1520                   "lfd $rD, $src", IIC_LdStLFD,
1521                   [(set f64:$rD, (load iaddr:$src))]>;
1522
1523
1524 // Unindexed (r+i) Loads with Update (preinc).
1525 let mayLoad = 1, hasSideEffects = 0 in {
1526 def LBZU : DForm_1<35, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1527                    "lbzu $rD, $addr", IIC_LdStLoadUpd,
1528                    []>, RegConstraint<"$addr.reg = $ea_result">,
1529                    NoEncode<"$ea_result">;
1530
1531 def LHAU : DForm_1<43, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1532                    "lhau $rD, $addr", IIC_LdStLHAU,
1533                    []>, RegConstraint<"$addr.reg = $ea_result">,
1534                    NoEncode<"$ea_result">;
1535
1536 def LHZU : DForm_1<41, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1537                    "lhzu $rD, $addr", IIC_LdStLoadUpd,
1538                    []>, RegConstraint<"$addr.reg = $ea_result">,
1539                    NoEncode<"$ea_result">;
1540
1541 def LWZU : DForm_1<33, (outs gprc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1542                    "lwzu $rD, $addr", IIC_LdStLoadUpd,
1543                    []>, RegConstraint<"$addr.reg = $ea_result">,
1544                    NoEncode<"$ea_result">;
1545
1546 def LFSU : DForm_1<49, (outs f4rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1547                   "lfsu $rD, $addr", IIC_LdStLFDU,
1548                   []>, RegConstraint<"$addr.reg = $ea_result">,
1549                    NoEncode<"$ea_result">;
1550
1551 def LFDU : DForm_1<51, (outs f8rc:$rD, ptr_rc_nor0:$ea_result), (ins memri:$addr),
1552                   "lfdu $rD, $addr", IIC_LdStLFDU,
1553                   []>, RegConstraint<"$addr.reg = $ea_result">,
1554                    NoEncode<"$ea_result">;
1555
1556
1557 // Indexed (r+r) Loads with Update (preinc).
1558 def LBZUX : XForm_1<31, 119, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1559                    (ins memrr:$addr),
1560                    "lbzux $rD, $addr", IIC_LdStLoadUpdX,
1561                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1562                    NoEncode<"$ea_result">;
1563
1564 def LHAUX : XForm_1<31, 375, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1565                    (ins memrr:$addr),
1566                    "lhaux $rD, $addr", IIC_LdStLHAUX,
1567                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1568                    NoEncode<"$ea_result">;
1569
1570 def LHZUX : XForm_1<31, 311, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1571                    (ins memrr:$addr),
1572                    "lhzux $rD, $addr", IIC_LdStLoadUpdX,
1573                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1574                    NoEncode<"$ea_result">;
1575
1576 def LWZUX : XForm_1<31, 55, (outs gprc:$rD, ptr_rc_nor0:$ea_result),
1577                    (ins memrr:$addr),
1578                    "lwzux $rD, $addr", IIC_LdStLoadUpdX,
1579                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1580                    NoEncode<"$ea_result">;
1581
1582 def LFSUX : XForm_1<31, 567, (outs f4rc:$rD, ptr_rc_nor0:$ea_result),
1583                    (ins memrr:$addr),
1584                    "lfsux $rD, $addr", IIC_LdStLFDUX,
1585                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1586                    NoEncode<"$ea_result">;
1587
1588 def LFDUX : XForm_1<31, 631, (outs f8rc:$rD, ptr_rc_nor0:$ea_result),
1589                    (ins memrr:$addr),
1590                    "lfdux $rD, $addr", IIC_LdStLFDUX,
1591                    []>, RegConstraint<"$addr.ptrreg = $ea_result">,
1592                    NoEncode<"$ea_result">;
1593 }
1594 }
1595
1596 // Indexed (r+r) Loads.
1597 //
1598 let PPC970_Unit = 2 in {
1599 def LBZX : XForm_1<31,  87, (outs gprc:$rD), (ins memrr:$src),
1600                    "lbzx $rD, $src", IIC_LdStLoad,
1601                    [(set i32:$rD, (zextloadi8 xaddr:$src))]>;
1602 def LHAX : XForm_1<31, 343, (outs gprc:$rD), (ins memrr:$src),
1603                    "lhax $rD, $src", IIC_LdStLHA,
1604                    [(set i32:$rD, (sextloadi16 xaddr:$src))]>,
1605                    PPC970_DGroup_Cracked;
1606 def LHZX : XForm_1<31, 279, (outs gprc:$rD), (ins memrr:$src),
1607                    "lhzx $rD, $src", IIC_LdStLoad,
1608                    [(set i32:$rD, (zextloadi16 xaddr:$src))]>;
1609 def LWZX : XForm_1<31,  23, (outs gprc:$rD), (ins memrr:$src),
1610                    "lwzx $rD, $src", IIC_LdStLoad,
1611                    [(set i32:$rD, (load xaddr:$src))]>;
1612
1613
1614 def LHBRX : XForm_1<31, 790, (outs gprc:$rD), (ins memrr:$src),
1615                    "lhbrx $rD, $src", IIC_LdStLoad,
1616                    [(set i32:$rD, (PPClbrx xoaddr:$src, i16))]>;
1617 def LWBRX : XForm_1<31,  534, (outs gprc:$rD), (ins memrr:$src),
1618                    "lwbrx $rD, $src", IIC_LdStLoad,
1619                    [(set i32:$rD, (PPClbrx xoaddr:$src, i32))]>;
1620
1621 def LFSX   : XForm_25<31, 535, (outs f4rc:$frD), (ins memrr:$src),
1622                       "lfsx $frD, $src", IIC_LdStLFD,
1623                       [(set f32:$frD, (load xaddr:$src))]>;
1624 def LFDX   : XForm_25<31, 599, (outs f8rc:$frD), (ins memrr:$src),
1625                       "lfdx $frD, $src", IIC_LdStLFD,
1626                       [(set f64:$frD, (load xaddr:$src))]>;
1627
1628 def LFIWAX : XForm_25<31, 855, (outs f8rc:$frD), (ins memrr:$src),
1629                       "lfiwax $frD, $src", IIC_LdStLFD,
1630                       [(set f64:$frD, (PPClfiwax xoaddr:$src))]>;
1631 def LFIWZX : XForm_25<31, 887, (outs f8rc:$frD), (ins memrr:$src),
1632                       "lfiwzx $frD, $src", IIC_LdStLFD,
1633                       [(set f64:$frD, (PPClfiwzx xoaddr:$src))]>;
1634 }
1635
1636 // Load Multiple
1637 def LMW : DForm_1<46, (outs gprc:$rD), (ins memri:$src),
1638                   "lmw $rD, $src", IIC_LdStLMW, []>;
1639
1640 //===----------------------------------------------------------------------===//
1641 // PPC32 Store Instructions.
1642 //
1643
1644 // Unindexed (r+i) Stores.
1645 let PPC970_Unit = 2 in {
1646 def STB  : DForm_1<38, (outs), (ins gprc:$rS, memri:$src),
1647                    "stb $rS, $src", IIC_LdStStore,
1648                    [(truncstorei8 i32:$rS, iaddr:$src)]>;
1649 def STH  : DForm_1<44, (outs), (ins gprc:$rS, memri:$src),
1650                    "sth $rS, $src", IIC_LdStStore,
1651                    [(truncstorei16 i32:$rS, iaddr:$src)]>;
1652 def STW  : DForm_1<36, (outs), (ins gprc:$rS, memri:$src),
1653                    "stw $rS, $src", IIC_LdStStore,
1654                    [(store i32:$rS, iaddr:$src)]>;
1655 def STFS : DForm_1<52, (outs), (ins f4rc:$rS, memri:$dst),
1656                    "stfs $rS, $dst", IIC_LdStSTFD,
1657                    [(store f32:$rS, iaddr:$dst)]>;
1658 def STFD : DForm_1<54, (outs), (ins f8rc:$rS, memri:$dst),
1659                    "stfd $rS, $dst", IIC_LdStSTFD,
1660                    [(store f64:$rS, iaddr:$dst)]>;
1661 }
1662
1663 // Unindexed (r+i) Stores with Update (preinc).
1664 let PPC970_Unit = 2, mayStore = 1 in {
1665 def STBU  : DForm_1<39, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1666                     "stbu $rS, $dst", IIC_LdStStoreUpd, []>,
1667                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1668 def STHU  : DForm_1<45, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1669                     "sthu $rS, $dst", IIC_LdStStoreUpd, []>,
1670                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1671 def STWU  : DForm_1<37, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memri:$dst),
1672                     "stwu $rS, $dst", IIC_LdStStoreUpd, []>,
1673                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1674 def STFSU : DForm_1<53, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memri:$dst),
1675                     "stfsu $rS, $dst", IIC_LdStSTFDU, []>,
1676                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1677 def STFDU : DForm_1<55, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memri:$dst),
1678                     "stfdu $rS, $dst", IIC_LdStSTFDU, []>,
1679                     RegConstraint<"$dst.reg = $ea_res">, NoEncode<"$ea_res">;
1680 }
1681
1682 // Patterns to match the pre-inc stores.  We can't put the patterns on
1683 // the instruction definitions directly as ISel wants the address base
1684 // and offset to be separate operands, not a single complex operand.
1685 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1686           (STBU $rS, iaddroff:$ptroff, $ptrreg)>;
1687 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1688           (STHU $rS, iaddroff:$ptroff, $ptrreg)>;
1689 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1690           (STWU $rS, iaddroff:$ptroff, $ptrreg)>;
1691 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1692           (STFSU $rS, iaddroff:$ptroff, $ptrreg)>;
1693 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iaddroff:$ptroff),
1694           (STFDU $rS, iaddroff:$ptroff, $ptrreg)>;
1695
1696 // Indexed (r+r) Stores.
1697 let PPC970_Unit = 2 in {
1698 def STBX  : XForm_8<31, 215, (outs), (ins gprc:$rS, memrr:$dst),
1699                    "stbx $rS, $dst", IIC_LdStStore,
1700                    [(truncstorei8 i32:$rS, xaddr:$dst)]>,
1701                    PPC970_DGroup_Cracked;
1702 def STHX  : XForm_8<31, 407, (outs), (ins gprc:$rS, memrr:$dst),
1703                    "sthx $rS, $dst", IIC_LdStStore,
1704                    [(truncstorei16 i32:$rS, xaddr:$dst)]>,
1705                    PPC970_DGroup_Cracked;
1706 def STWX  : XForm_8<31, 151, (outs), (ins gprc:$rS, memrr:$dst),
1707                    "stwx $rS, $dst", IIC_LdStStore,
1708                    [(store i32:$rS, xaddr:$dst)]>,
1709                    PPC970_DGroup_Cracked;
1710
1711 def STHBRX: XForm_8<31, 918, (outs), (ins gprc:$rS, memrr:$dst),
1712                    "sthbrx $rS, $dst", IIC_LdStStore,
1713                    [(PPCstbrx i32:$rS, xoaddr:$dst, i16)]>,
1714                    PPC970_DGroup_Cracked;
1715 def STWBRX: XForm_8<31, 662, (outs), (ins gprc:$rS, memrr:$dst),
1716                    "stwbrx $rS, $dst", IIC_LdStStore,
1717                    [(PPCstbrx i32:$rS, xoaddr:$dst, i32)]>,
1718                    PPC970_DGroup_Cracked;
1719
1720 def STFIWX: XForm_28<31, 983, (outs), (ins f8rc:$frS, memrr:$dst),
1721                      "stfiwx $frS, $dst", IIC_LdStSTFD,
1722                      [(PPCstfiwx f64:$frS, xoaddr:$dst)]>;
1723
1724 def STFSX : XForm_28<31, 663, (outs), (ins f4rc:$frS, memrr:$dst),
1725                      "stfsx $frS, $dst", IIC_LdStSTFD,
1726                      [(store f32:$frS, xaddr:$dst)]>;
1727 def STFDX : XForm_28<31, 727, (outs), (ins f8rc:$frS, memrr:$dst),
1728                      "stfdx $frS, $dst", IIC_LdStSTFD,
1729                      [(store f64:$frS, xaddr:$dst)]>;
1730 }
1731
1732 // Indexed (r+r) Stores with Update (preinc).
1733 let PPC970_Unit = 2, mayStore = 1 in {
1734 def STBUX : XForm_8<31, 247, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1735                     "stbux $rS, $dst", IIC_LdStStoreUpd, []>,
1736                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1737                     PPC970_DGroup_Cracked;
1738 def STHUX : XForm_8<31, 439, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1739                     "sthux $rS, $dst", IIC_LdStStoreUpd, []>,
1740                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1741                     PPC970_DGroup_Cracked;
1742 def STWUX : XForm_8<31, 183, (outs ptr_rc_nor0:$ea_res), (ins gprc:$rS, memrr:$dst),
1743                     "stwux $rS, $dst", IIC_LdStStoreUpd, []>,
1744                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1745                     PPC970_DGroup_Cracked;
1746 def STFSUX: XForm_8<31, 695, (outs ptr_rc_nor0:$ea_res), (ins f4rc:$rS, memrr:$dst),
1747                     "stfsux $rS, $dst", IIC_LdStSTFDU, []>,
1748                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1749                     PPC970_DGroup_Cracked;
1750 def STFDUX: XForm_8<31, 759, (outs ptr_rc_nor0:$ea_res), (ins f8rc:$rS, memrr:$dst),
1751                     "stfdux $rS, $dst", IIC_LdStSTFDU, []>,
1752                     RegConstraint<"$dst.ptrreg = $ea_res">, NoEncode<"$ea_res">,
1753                     PPC970_DGroup_Cracked;
1754 }
1755
1756 // Patterns to match the pre-inc stores.  We can't put the patterns on
1757 // the instruction definitions directly as ISel wants the address base
1758 // and offset to be separate operands, not a single complex operand.
1759 def : Pat<(pre_truncsti8 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1760           (STBUX $rS, $ptrreg, $ptroff)>;
1761 def : Pat<(pre_truncsti16 i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1762           (STHUX $rS, $ptrreg, $ptroff)>;
1763 def : Pat<(pre_store i32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1764           (STWUX $rS, $ptrreg, $ptroff)>;
1765 def : Pat<(pre_store f32:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1766           (STFSUX $rS, $ptrreg, $ptroff)>;
1767 def : Pat<(pre_store f64:$rS, iPTR:$ptrreg, iPTR:$ptroff),
1768           (STFDUX $rS, $ptrreg, $ptroff)>;
1769
1770 // Store Multiple
1771 def STMW : DForm_1<47, (outs), (ins gprc:$rS, memri:$dst),
1772                    "stmw $rS, $dst", IIC_LdStLMW, []>;
1773
1774 def SYNC : XForm_24_sync<31, 598, (outs), (ins i32imm:$L),
1775                         "sync $L", IIC_LdStSync, []>;
1776
1777 let isCodeGenOnly = 1 in {
1778   def MSYNC : XForm_24_sync<31, 598, (outs), (ins),
1779                            "msync", IIC_LdStSync, []> {
1780     let L = 0;
1781   }
1782 }
1783
1784 def : Pat<(int_ppc_sync),   (SYNC 0)>, Requires<[HasSYNC]>;
1785 def : Pat<(int_ppc_lwsync), (SYNC 1)>, Requires<[HasSYNC]>;
1786 def : Pat<(int_ppc_sync),   (MSYNC)>, Requires<[HasOnlyMSYNC]>;
1787 def : Pat<(int_ppc_lwsync), (MSYNC)>, Requires<[HasOnlyMSYNC]>;
1788
1789 //===----------------------------------------------------------------------===//
1790 // PPC32 Arithmetic Instructions.
1791 //
1792
1793 let PPC970_Unit = 1 in {  // FXU Operations.
1794 def ADDI   : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$imm),
1795                      "addi $rD, $rA, $imm", IIC_IntSimple,
1796                      [(set i32:$rD, (add i32:$rA, imm32SExt16:$imm))]>;
1797 let BaseName = "addic" in {
1798 let Defs = [CARRY] in
1799 def ADDIC  : DForm_2<12, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1800                      "addic $rD, $rA, $imm", IIC_IntGeneral,
1801                      [(set i32:$rD, (addc i32:$rA, imm32SExt16:$imm))]>,
1802                      RecFormRel, PPC970_DGroup_Cracked;
1803 let Defs = [CARRY, CR0] in
1804 def ADDICo : DForm_2<13, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1805                      "addic. $rD, $rA, $imm", IIC_IntGeneral,
1806                      []>, isDOT, RecFormRel;
1807 }
1808 def ADDIS  : DForm_2<15, (outs gprc:$rD), (ins gprc_nor0:$rA, s17imm:$imm),
1809                      "addis $rD, $rA, $imm", IIC_IntSimple,
1810                      [(set i32:$rD, (add i32:$rA, imm16ShiftedSExt:$imm))]>;
1811 let isCodeGenOnly = 1 in
1812 def LA     : DForm_2<14, (outs gprc:$rD), (ins gprc_nor0:$rA, s16imm:$sym),
1813                      "la $rD, $sym($rA)", IIC_IntGeneral,
1814                      [(set i32:$rD, (add i32:$rA,
1815                                           (PPClo tglobaladdr:$sym, 0)))]>;
1816 def MULLI  : DForm_2< 7, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1817                      "mulli $rD, $rA, $imm", IIC_IntMulLI,
1818                      [(set i32:$rD, (mul i32:$rA, imm32SExt16:$imm))]>;
1819 let Defs = [CARRY] in
1820 def SUBFIC : DForm_2< 8, (outs gprc:$rD), (ins gprc:$rA, s16imm:$imm),
1821                      "subfic $rD, $rA, $imm", IIC_IntGeneral,
1822                      [(set i32:$rD, (subc imm32SExt16:$imm, i32:$rA))]>;
1823
1824 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in {
1825   def LI  : DForm_2_r0<14, (outs gprc:$rD), (ins s16imm:$imm),
1826                        "li $rD, $imm", IIC_IntSimple,
1827                        [(set i32:$rD, imm32SExt16:$imm)]>;
1828   def LIS : DForm_2_r0<15, (outs gprc:$rD), (ins s17imm:$imm),
1829                        "lis $rD, $imm", IIC_IntSimple,
1830                        [(set i32:$rD, imm16ShiftedSExt:$imm)]>;
1831 }
1832 }
1833
1834 let PPC970_Unit = 1 in {  // FXU Operations.
1835 let Defs = [CR0] in {
1836 def ANDIo : DForm_4<28, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1837                     "andi. $dst, $src1, $src2", IIC_IntGeneral,
1838                     [(set i32:$dst, (and i32:$src1, immZExt16:$src2))]>,
1839                     isDOT;
1840 def ANDISo : DForm_4<29, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1841                     "andis. $dst, $src1, $src2", IIC_IntGeneral,
1842                     [(set i32:$dst, (and i32:$src1, imm16ShiftedZExt:$src2))]>,
1843                     isDOT;
1844 }
1845 def ORI   : DForm_4<24, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1846                     "ori $dst, $src1, $src2", IIC_IntSimple,
1847                     [(set i32:$dst, (or i32:$src1, immZExt16:$src2))]>;
1848 def ORIS  : DForm_4<25, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1849                     "oris $dst, $src1, $src2", IIC_IntSimple,
1850                     [(set i32:$dst, (or i32:$src1, imm16ShiftedZExt:$src2))]>;
1851 def XORI  : DForm_4<26, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1852                     "xori $dst, $src1, $src2", IIC_IntSimple,
1853                     [(set i32:$dst, (xor i32:$src1, immZExt16:$src2))]>;
1854 def XORIS : DForm_4<27, (outs gprc:$dst), (ins gprc:$src1, u16imm:$src2),
1855                     "xoris $dst, $src1, $src2", IIC_IntSimple,
1856                     [(set i32:$dst, (xor i32:$src1, imm16ShiftedZExt:$src2))]>;
1857
1858 def NOP   : DForm_4_zero<24, (outs), (ins), "nop", IIC_IntSimple,
1859                          []>;
1860 let isCodeGenOnly = 1 in {
1861 // The POWER6 and POWER7 have special group-terminating nops.
1862 def NOP_GT_PWR6 : DForm_4_fixedreg_zero<24, 1, (outs), (ins),
1863                                         "ori 1, 1, 0", IIC_IntSimple, []>;
1864 def NOP_GT_PWR7 : DForm_4_fixedreg_zero<24, 2, (outs), (ins),
1865                                         "ori 2, 2, 0", IIC_IntSimple, []>;
1866 }
1867
1868 let isCompare = 1, hasSideEffects = 0 in {
1869   def CMPWI : DForm_5_ext<11, (outs crrc:$crD), (ins gprc:$rA, s16imm:$imm),
1870                           "cmpwi $crD, $rA, $imm", IIC_IntCompare>;
1871   def CMPLWI : DForm_6_ext<10, (outs crrc:$dst), (ins gprc:$src1, u16imm:$src2),
1872                            "cmplwi $dst, $src1, $src2", IIC_IntCompare>;
1873 }
1874 }
1875
1876 let PPC970_Unit = 1, hasSideEffects = 0 in {  // FXU Operations.
1877 let isCommutable = 1 in {
1878 defm NAND : XForm_6r<31, 476, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1879                      "nand", "$rA, $rS, $rB", IIC_IntSimple,
1880                      [(set i32:$rA, (not (and i32:$rS, i32:$rB)))]>;
1881 defm AND  : XForm_6r<31,  28, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1882                      "and", "$rA, $rS, $rB", IIC_IntSimple,
1883                      [(set i32:$rA, (and i32:$rS, i32:$rB))]>;
1884 } // isCommutable
1885 defm ANDC : XForm_6r<31,  60, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1886                      "andc", "$rA, $rS, $rB", IIC_IntSimple,
1887                      [(set i32:$rA, (and i32:$rS, (not i32:$rB)))]>;
1888 let isCommutable = 1 in {
1889 defm OR   : XForm_6r<31, 444, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1890                      "or", "$rA, $rS, $rB", IIC_IntSimple,
1891                      [(set i32:$rA, (or i32:$rS, i32:$rB))]>;
1892 defm NOR  : XForm_6r<31, 124, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1893                      "nor", "$rA, $rS, $rB", IIC_IntSimple,
1894                      [(set i32:$rA, (not (or i32:$rS, i32:$rB)))]>;
1895 } // isCommutable
1896 defm ORC  : XForm_6r<31, 412, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1897                      "orc", "$rA, $rS, $rB", IIC_IntSimple,
1898                      [(set i32:$rA, (or i32:$rS, (not i32:$rB)))]>;
1899 let isCommutable = 1 in {
1900 defm EQV  : XForm_6r<31, 284, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1901                      "eqv", "$rA, $rS, $rB", IIC_IntSimple,
1902                      [(set i32:$rA, (not (xor i32:$rS, i32:$rB)))]>;
1903 defm XOR  : XForm_6r<31, 316, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1904                      "xor", "$rA, $rS, $rB", IIC_IntSimple,
1905                      [(set i32:$rA, (xor i32:$rS, i32:$rB))]>;
1906 } // isCommutable
1907 defm SLW  : XForm_6r<31,  24, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1908                      "slw", "$rA, $rS, $rB", IIC_IntGeneral,
1909                      [(set i32:$rA, (PPCshl i32:$rS, i32:$rB))]>;
1910 defm SRW  : XForm_6r<31, 536, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1911                      "srw", "$rA, $rS, $rB", IIC_IntGeneral,
1912                      [(set i32:$rA, (PPCsrl i32:$rS, i32:$rB))]>;
1913 defm SRAW : XForm_6rc<31, 792, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1914                       "sraw", "$rA, $rS, $rB", IIC_IntShift,
1915                       [(set i32:$rA, (PPCsra i32:$rS, i32:$rB))]>;
1916 }
1917
1918 let PPC970_Unit = 1 in {  // FXU Operations.
1919 let hasSideEffects = 0 in {
1920 defm SRAWI : XForm_10rc<31, 824, (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH),
1921                         "srawi", "$rA, $rS, $SH", IIC_IntShift,
1922                         [(set i32:$rA, (sra i32:$rS, (i32 imm:$SH)))]>;
1923 defm CNTLZW : XForm_11r<31,  26, (outs gprc:$rA), (ins gprc:$rS),
1924                         "cntlzw", "$rA, $rS", IIC_IntGeneral,
1925                         [(set i32:$rA, (ctlz i32:$rS))]>;
1926 defm EXTSB  : XForm_11r<31, 954, (outs gprc:$rA), (ins gprc:$rS),
1927                         "extsb", "$rA, $rS", IIC_IntSimple,
1928                         [(set i32:$rA, (sext_inreg i32:$rS, i8))]>;
1929 defm EXTSH  : XForm_11r<31, 922, (outs gprc:$rA), (ins gprc:$rS),
1930                         "extsh", "$rA, $rS", IIC_IntSimple,
1931                         [(set i32:$rA, (sext_inreg i32:$rS, i16))]>;
1932
1933 let isCommutable = 1 in
1934 def CMPB : XForm_6<31, 508, (outs gprc:$rA), (ins gprc:$rS, gprc:$rB),
1935                    "cmpb $rA, $rS, $rB", IIC_IntGeneral,
1936                    [(set i32:$rA, (PPCcmpb i32:$rS, i32:$rB))]>;
1937 }
1938 let isCompare = 1, hasSideEffects = 0 in {
1939   def CMPW   : XForm_16_ext<31, 0, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1940                             "cmpw $crD, $rA, $rB", IIC_IntCompare>;
1941   def CMPLW  : XForm_16_ext<31, 32, (outs crrc:$crD), (ins gprc:$rA, gprc:$rB),
1942                             "cmplw $crD, $rA, $rB", IIC_IntCompare>;
1943 }
1944 }
1945 let PPC970_Unit = 3 in {  // FPU Operations.
1946 //def FCMPO  : XForm_17<63, 32, (outs CRRC:$crD), (ins FPRC:$fA, FPRC:$fB),
1947 //                      "fcmpo $crD, $fA, $fB", IIC_FPCompare>;
1948 let isCompare = 1, hasSideEffects = 0 in {
1949   def FCMPUS : XForm_17<63, 0, (outs crrc:$crD), (ins f4rc:$fA, f4rc:$fB),
1950                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1951   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1952   def FCMPUD : XForm_17<63, 0, (outs crrc:$crD), (ins f8rc:$fA, f8rc:$fB),
1953                         "fcmpu $crD, $fA, $fB", IIC_FPCompare>;
1954 }
1955
1956 let Uses = [RM] in {
1957   let hasSideEffects = 0 in {
1958   defm FCTIW  : XForm_26r<63, 14, (outs f8rc:$frD), (ins f8rc:$frB),
1959                           "fctiw", "$frD, $frB", IIC_FPGeneral,
1960                           []>;
1961   defm FCTIWZ : XForm_26r<63, 15, (outs f8rc:$frD), (ins f8rc:$frB),
1962                           "fctiwz", "$frD, $frB", IIC_FPGeneral,
1963                           [(set f64:$frD, (PPCfctiwz f64:$frB))]>;
1964
1965   defm FRSP   : XForm_26r<63, 12, (outs f4rc:$frD), (ins f8rc:$frB),
1966                           "frsp", "$frD, $frB", IIC_FPGeneral,
1967                           [(set f32:$frD, (fround f64:$frB))]>;
1968
1969   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1970   defm FRIND  : XForm_26r<63, 392, (outs f8rc:$frD), (ins f8rc:$frB),
1971                           "frin", "$frD, $frB", IIC_FPGeneral,
1972                           [(set f64:$frD, (frnd f64:$frB))]>;
1973   defm FRINS  : XForm_26r<63, 392, (outs f4rc:$frD), (ins f4rc:$frB),
1974                           "frin", "$frD, $frB", IIC_FPGeneral,
1975                           [(set f32:$frD, (frnd f32:$frB))]>;
1976   }
1977
1978   let hasSideEffects = 0 in {
1979   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1980   defm FRIPD  : XForm_26r<63, 456, (outs f8rc:$frD), (ins f8rc:$frB),
1981                           "frip", "$frD, $frB", IIC_FPGeneral,
1982                           [(set f64:$frD, (fceil f64:$frB))]>;
1983   defm FRIPS  : XForm_26r<63, 456, (outs f4rc:$frD), (ins f4rc:$frB),
1984                           "frip", "$frD, $frB", IIC_FPGeneral,
1985                           [(set f32:$frD, (fceil f32:$frB))]>;
1986   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1987   defm FRIZD  : XForm_26r<63, 424, (outs f8rc:$frD), (ins f8rc:$frB),
1988                           "friz", "$frD, $frB", IIC_FPGeneral,
1989                           [(set f64:$frD, (ftrunc f64:$frB))]>;
1990   defm FRIZS  : XForm_26r<63, 424, (outs f4rc:$frD), (ins f4rc:$frB),
1991                           "friz", "$frD, $frB", IIC_FPGeneral,
1992                           [(set f32:$frD, (ftrunc f32:$frB))]>;
1993   let Interpretation64Bit = 1, isCodeGenOnly = 1 in
1994   defm FRIMD  : XForm_26r<63, 488, (outs f8rc:$frD), (ins f8rc:$frB),
1995                           "frim", "$frD, $frB", IIC_FPGeneral,
1996                           [(set f64:$frD, (ffloor f64:$frB))]>;
1997   defm FRIMS  : XForm_26r<63, 488, (outs f4rc:$frD), (ins f4rc:$frB),
1998                           "frim", "$frD, $frB", IIC_FPGeneral,
1999                           [(set f32:$frD, (ffloor f32:$frB))]>;
2000
2001   defm FSQRT  : XForm_26r<63, 22, (outs f8rc:$frD), (ins f8rc:$frB),
2002                           "fsqrt", "$frD, $frB", IIC_FPSqrtD,
2003                           [(set f64:$frD, (fsqrt f64:$frB))]>;
2004   defm FSQRTS : XForm_26r<59, 22, (outs f4rc:$frD), (ins f4rc:$frB),
2005                           "fsqrts", "$frD, $frB", IIC_FPSqrtS,
2006                           [(set f32:$frD, (fsqrt f32:$frB))]>;
2007   }
2008   }
2009 }
2010
2011 /// Note that FMR is defined as pseudo-ops on the PPC970 because they are
2012 /// often coalesced away and we don't want the dispatch group builder to think
2013 /// that they will fill slots (which could cause the load of a LSU reject to
2014 /// sneak into a d-group with a store).
2015 let hasSideEffects = 0 in
2016 defm FMR   : XForm_26r<63, 72, (outs f4rc:$frD), (ins f4rc:$frB),
2017                        "fmr", "$frD, $frB", IIC_FPGeneral,
2018                        []>,  // (set f32:$frD, f32:$frB)
2019                        PPC970_Unit_Pseudo;
2020
2021 let PPC970_Unit = 3, hasSideEffects = 0 in {  // FPU Operations.
2022 // These are artificially split into two different forms, for 4/8 byte FP.
2023 defm FABSS  : XForm_26r<63, 264, (outs f4rc:$frD), (ins f4rc:$frB),
2024                         "fabs", "$frD, $frB", IIC_FPGeneral,
2025                         [(set f32:$frD, (fabs f32:$frB))]>;
2026 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2027 defm FABSD  : XForm_26r<63, 264, (outs f8rc:$frD), (ins f8rc:$frB),
2028                         "fabs", "$frD, $frB", IIC_FPGeneral,
2029                         [(set f64:$frD, (fabs f64:$frB))]>;
2030 defm FNABSS : XForm_26r<63, 136, (outs f4rc:$frD), (ins f4rc:$frB),
2031                         "fnabs", "$frD, $frB", IIC_FPGeneral,
2032                         [(set f32:$frD, (fneg (fabs f32:$frB)))]>;
2033 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2034 defm FNABSD : XForm_26r<63, 136, (outs f8rc:$frD), (ins f8rc:$frB),
2035                         "fnabs", "$frD, $frB", IIC_FPGeneral,
2036                         [(set f64:$frD, (fneg (fabs f64:$frB)))]>;
2037 defm FNEGS  : XForm_26r<63, 40, (outs f4rc:$frD), (ins f4rc:$frB),
2038                         "fneg", "$frD, $frB", IIC_FPGeneral,
2039                         [(set f32:$frD, (fneg f32:$frB))]>;
2040 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2041 defm FNEGD  : XForm_26r<63, 40, (outs f8rc:$frD), (ins f8rc:$frB),
2042                         "fneg", "$frD, $frB", IIC_FPGeneral,
2043                         [(set f64:$frD, (fneg f64:$frB))]>;
2044
2045 defm FCPSGNS : XForm_28r<63, 8, (outs f4rc:$frD), (ins f4rc:$frA, f4rc:$frB),
2046                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
2047                         [(set f32:$frD, (fcopysign f32:$frB, f32:$frA))]>;
2048 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2049 defm FCPSGND : XForm_28r<63, 8, (outs f8rc:$frD), (ins f8rc:$frA, f8rc:$frB),
2050                         "fcpsgn", "$frD, $frA, $frB", IIC_FPGeneral,
2051                         [(set f64:$frD, (fcopysign f64:$frB, f64:$frA))]>;
2052
2053 // Reciprocal estimates.
2054 defm FRE      : XForm_26r<63, 24, (outs f8rc:$frD), (ins f8rc:$frB),
2055                           "fre", "$frD, $frB", IIC_FPGeneral,
2056                           [(set f64:$frD, (PPCfre f64:$frB))]>;
2057 defm FRES     : XForm_26r<59, 24, (outs f4rc:$frD), (ins f4rc:$frB),
2058                           "fres", "$frD, $frB", IIC_FPGeneral,
2059                           [(set f32:$frD, (PPCfre f32:$frB))]>;
2060 defm FRSQRTE  : XForm_26r<63, 26, (outs f8rc:$frD), (ins f8rc:$frB),
2061                           "frsqrte", "$frD, $frB", IIC_FPGeneral,
2062                           [(set f64:$frD, (PPCfrsqrte f64:$frB))]>;
2063 defm FRSQRTES : XForm_26r<59, 26, (outs f4rc:$frD), (ins f4rc:$frB),
2064                           "frsqrtes", "$frD, $frB", IIC_FPGeneral,
2065                           [(set f32:$frD, (PPCfrsqrte f32:$frB))]>;
2066 }
2067
2068 // XL-Form instructions.  condition register logical ops.
2069 //
2070 let hasSideEffects = 0 in
2071 def MCRF   : XLForm_3<19, 0, (outs crrc:$BF), (ins crrc:$BFA),
2072                       "mcrf $BF, $BFA", IIC_BrMCR>,
2073              PPC970_DGroup_First, PPC970_Unit_CRU;
2074
2075 // FIXME: According to the ISA (section 2.5.1 of version 2.06), the
2076 // condition-register logical instructions have preferred forms. Specifically,
2077 // it is preferred that the bit specified by the BT field be in the same
2078 // condition register as that specified by the bit BB. We might want to account
2079 // for this via hinting the register allocator and anti-dep breakers, or we
2080 // could constrain the register class to force this constraint and then loosen
2081 // it during register allocation via convertToThreeAddress or some similar
2082 // mechanism.
2083
2084 let isCommutable = 1 in {
2085 def CRAND  : XLForm_1<19, 257, (outs crbitrc:$CRD),
2086                                (ins crbitrc:$CRA, crbitrc:$CRB),
2087                       "crand $CRD, $CRA, $CRB", IIC_BrCR,
2088                       [(set i1:$CRD, (and i1:$CRA, i1:$CRB))]>;
2089
2090 def CRNAND : XLForm_1<19, 225, (outs crbitrc:$CRD),
2091                                (ins crbitrc:$CRA, crbitrc:$CRB),
2092                       "crnand $CRD, $CRA, $CRB", IIC_BrCR,
2093                       [(set i1:$CRD, (not (and i1:$CRA, i1:$CRB)))]>;
2094
2095 def CROR   : XLForm_1<19, 449, (outs crbitrc:$CRD),
2096                                (ins crbitrc:$CRA, crbitrc:$CRB),
2097                       "cror $CRD, $CRA, $CRB", IIC_BrCR,
2098                       [(set i1:$CRD, (or i1:$CRA, i1:$CRB))]>;
2099
2100 def CRXOR  : XLForm_1<19, 193, (outs crbitrc:$CRD),
2101                                (ins crbitrc:$CRA, crbitrc:$CRB),
2102                       "crxor $CRD, $CRA, $CRB", IIC_BrCR,
2103                       [(set i1:$CRD, (xor i1:$CRA, i1:$CRB))]>;
2104
2105 def CRNOR  : XLForm_1<19, 33, (outs crbitrc:$CRD),
2106                               (ins crbitrc:$CRA, crbitrc:$CRB),
2107                       "crnor $CRD, $CRA, $CRB", IIC_BrCR,
2108                       [(set i1:$CRD, (not (or i1:$CRA, i1:$CRB)))]>;
2109
2110 def CREQV  : XLForm_1<19, 289, (outs crbitrc:$CRD),
2111                                (ins crbitrc:$CRA, crbitrc:$CRB),
2112                       "creqv $CRD, $CRA, $CRB", IIC_BrCR,
2113                       [(set i1:$CRD, (not (xor i1:$CRA, i1:$CRB)))]>;
2114 } // isCommutable
2115
2116 def CRANDC : XLForm_1<19, 129, (outs crbitrc:$CRD),
2117                                (ins crbitrc:$CRA, crbitrc:$CRB),
2118                       "crandc $CRD, $CRA, $CRB", IIC_BrCR,
2119                       [(set i1:$CRD, (and i1:$CRA, (not i1:$CRB)))]>;
2120
2121 def CRORC  : XLForm_1<19, 417, (outs crbitrc:$CRD),
2122                                (ins crbitrc:$CRA, crbitrc:$CRB),
2123                       "crorc $CRD, $CRA, $CRB", IIC_BrCR,
2124                       [(set i1:$CRD, (or i1:$CRA, (not i1:$CRB)))]>;
2125
2126 let isCodeGenOnly = 1 in {
2127 def CRSET  : XLForm_1_ext<19, 289, (outs crbitrc:$dst), (ins),
2128               "creqv $dst, $dst, $dst", IIC_BrCR,
2129               [(set i1:$dst, 1)]>;
2130
2131 def CRUNSET: XLForm_1_ext<19, 193, (outs crbitrc:$dst), (ins),
2132               "crxor $dst, $dst, $dst", IIC_BrCR,
2133               [(set i1:$dst, 0)]>;
2134
2135 let Defs = [CR1EQ], CRD = 6 in {
2136 def CR6SET  : XLForm_1_ext<19, 289, (outs), (ins),
2137               "creqv 6, 6, 6", IIC_BrCR,
2138               [(PPCcr6set)]>;
2139
2140 def CR6UNSET: XLForm_1_ext<19, 193, (outs), (ins),
2141               "crxor 6, 6, 6", IIC_BrCR,
2142               [(PPCcr6unset)]>;
2143 }
2144 }
2145
2146 // XFX-Form instructions.  Instructions that deal with SPRs.
2147 //
2148
2149 def MFSPR : XFXForm_1<31, 339, (outs gprc:$RT), (ins i32imm:$SPR),
2150                       "mfspr $RT, $SPR", IIC_SprMFSPR>;
2151 def MTSPR : XFXForm_1<31, 467, (outs), (ins i32imm:$SPR, gprc:$RT),
2152                       "mtspr $SPR, $RT", IIC_SprMTSPR>;
2153
2154 def MFTB : XFXForm_1<31, 371, (outs gprc:$RT), (ins i32imm:$SPR),
2155                      "mftb $RT, $SPR", IIC_SprMFTB>, Deprecated<DeprecatedMFTB>;
2156
2157 // A pseudo-instruction used to implement the read of the 64-bit cycle counter
2158 // on a 32-bit target.
2159 let hasSideEffects = 1, usesCustomInserter = 1 in
2160 def ReadTB : Pseudo<(outs gprc:$lo, gprc:$hi), (ins),
2161                     "#ReadTB", []>;
2162
2163 let Uses = [CTR] in {
2164 def MFCTR : XFXForm_1_ext<31, 339, 9, (outs gprc:$rT), (ins),
2165                           "mfctr $rT", IIC_SprMFSPR>,
2166             PPC970_DGroup_First, PPC970_Unit_FXU;
2167 }
2168 let Defs = [CTR], Pattern = [(PPCmtctr i32:$rS)] in {
2169 def MTCTR : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
2170                           "mtctr $rS", IIC_SprMTSPR>,
2171             PPC970_DGroup_First, PPC970_Unit_FXU;
2172 }
2173 let hasSideEffects = 1, isCodeGenOnly = 1, Defs = [CTR] in {
2174 let Pattern = [(int_ppc_mtctr i32:$rS)] in
2175 def MTCTRloop : XFXForm_7_ext<31, 467, 9, (outs), (ins gprc:$rS),
2176                               "mtctr $rS", IIC_SprMTSPR>,
2177                 PPC970_DGroup_First, PPC970_Unit_FXU;
2178 }
2179
2180 let Defs = [LR] in {
2181 def MTLR  : XFXForm_7_ext<31, 467, 8, (outs), (ins gprc:$rS),
2182                           "mtlr $rS", IIC_SprMTSPR>,
2183             PPC970_DGroup_First, PPC970_Unit_FXU;
2184 }
2185 let Uses = [LR] in {
2186 def MFLR  : XFXForm_1_ext<31, 339, 8, (outs gprc:$rT), (ins),
2187                           "mflr $rT", IIC_SprMFSPR>,
2188             PPC970_DGroup_First, PPC970_Unit_FXU;
2189 }
2190
2191 let isCodeGenOnly = 1 in {
2192   // Move to/from VRSAVE: despite being a SPR, the VRSAVE register is renamed
2193   // like a GPR on the PPC970.  As such, copies in and out have the same
2194   // performance characteristics as an OR instruction.
2195   def MTVRSAVE : XFXForm_7_ext<31, 467, 256, (outs), (ins gprc:$rS),
2196                                "mtspr 256, $rS", IIC_IntGeneral>,
2197                  PPC970_DGroup_Single, PPC970_Unit_FXU;
2198   def MFVRSAVE : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT), (ins),
2199                                "mfspr $rT, 256", IIC_IntGeneral>,
2200                  PPC970_DGroup_First, PPC970_Unit_FXU;
2201
2202   def MTVRSAVEv : XFXForm_7_ext<31, 467, 256,
2203                                 (outs VRSAVERC:$reg), (ins gprc:$rS),
2204                                 "mtspr 256, $rS", IIC_IntGeneral>,
2205                   PPC970_DGroup_Single, PPC970_Unit_FXU;
2206   def MFVRSAVEv : XFXForm_1_ext<31, 339, 256, (outs gprc:$rT),
2207                                 (ins VRSAVERC:$reg),
2208                                 "mfspr $rT, 256", IIC_IntGeneral>,
2209                   PPC970_DGroup_First, PPC970_Unit_FXU;
2210 }
2211
2212 // SPILL_VRSAVE - Indicate that we're dumping the VRSAVE register,
2213 // so we'll need to scavenge a register for it.
2214 let mayStore = 1 in
2215 def SPILL_VRSAVE : Pseudo<(outs), (ins VRSAVERC:$vrsave, memri:$F),
2216                      "#SPILL_VRSAVE", []>;
2217
2218 // RESTORE_VRSAVE - Indicate that we're restoring the VRSAVE register (previously
2219 // spilled), so we'll need to scavenge a register for it.
2220 let mayLoad = 1 in
2221 def RESTORE_VRSAVE : Pseudo<(outs VRSAVERC:$vrsave), (ins memri:$F),
2222                      "#RESTORE_VRSAVE", []>;
2223
2224 let hasSideEffects = 0 in {
2225 def MTOCRF: XFXForm_5a<31, 144, (outs crbitm:$FXM), (ins gprc:$ST),
2226                        "mtocrf $FXM, $ST", IIC_BrMCRX>,
2227             PPC970_DGroup_First, PPC970_Unit_CRU;
2228
2229 def MTCRF : XFXForm_5<31, 144, (outs), (ins i32imm:$FXM, gprc:$rS),
2230                       "mtcrf $FXM, $rS", IIC_BrMCRX>,
2231             PPC970_MicroCode, PPC970_Unit_CRU;
2232
2233 let hasExtraSrcRegAllocReq = 1 in // to enable post-ra anti-dep breaking.
2234 def MFOCRF: XFXForm_5a<31, 19, (outs gprc:$rT), (ins crbitm:$FXM),
2235                        "mfocrf $rT, $FXM", IIC_SprMFCRF>,
2236             PPC970_DGroup_First, PPC970_Unit_CRU;
2237
2238 def MFCR : XFXForm_3<31, 19, (outs gprc:$rT), (ins),
2239                      "mfcr $rT", IIC_SprMFCR>,
2240                      PPC970_MicroCode, PPC970_Unit_CRU;
2241 } // hasSideEffects = 0
2242
2243 // Pseudo instruction to perform FADD in round-to-zero mode.
2244 let usesCustomInserter = 1, Uses = [RM] in {
2245   def FADDrtz: Pseudo<(outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB), "",
2246                       [(set f64:$FRT, (PPCfaddrtz f64:$FRA, f64:$FRB))]>;
2247 }
2248
2249 // The above pseudo gets expanded to make use of the following instructions
2250 // to manipulate FPSCR.  Note that FPSCR is not modeled at the DAG level.
2251 let Uses = [RM], Defs = [RM] in {
2252   def MTFSB0 : XForm_43<63, 70, (outs), (ins u5imm:$FM),
2253                         "mtfsb0 $FM", IIC_IntMTFSB0, []>,
2254                PPC970_DGroup_Single, PPC970_Unit_FPU;
2255   def MTFSB1 : XForm_43<63, 38, (outs), (ins u5imm:$FM),
2256                         "mtfsb1 $FM", IIC_IntMTFSB0, []>,
2257                PPC970_DGroup_Single, PPC970_Unit_FPU;
2258   let isCodeGenOnly = 1 in
2259   def MTFSFb  : XFLForm<63, 711, (outs), (ins i32imm:$FM, f8rc:$rT),
2260                         "mtfsf $FM, $rT", IIC_IntMTFSB0, []>,
2261                 PPC970_DGroup_Single, PPC970_Unit_FPU;
2262 }
2263 let Uses = [RM] in {
2264   def MFFS   : XForm_42<63, 583, (outs f8rc:$rT), (ins),
2265                          "mffs $rT", IIC_IntMFFS,
2266                          [(set f64:$rT, (PPCmffs))]>,
2267                PPC970_DGroup_Single, PPC970_Unit_FPU;
2268
2269   let Defs = [CR1] in
2270   def MFFSo : XForm_42<63, 583, (outs f8rc:$rT), (ins),
2271                       "mffs. $rT", IIC_IntMFFS, []>, isDOT;
2272 }
2273
2274
2275 let PPC970_Unit = 1, hasSideEffects = 0 in {  // FXU Operations.
2276 // XO-Form instructions.  Arithmetic instructions that can set overflow bit
2277 let isCommutable = 1 in
2278 defm ADD4  : XOForm_1r<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2279                        "add", "$rT, $rA, $rB", IIC_IntSimple,
2280                        [(set i32:$rT, (add i32:$rA, i32:$rB))]>;
2281 let isCodeGenOnly = 1 in
2282 def ADD4TLS  : XOForm_1<31, 266, 0, (outs gprc:$rT), (ins gprc:$rA, tlsreg32:$rB),
2283                        "add $rT, $rA, $rB", IIC_IntSimple,
2284                        [(set i32:$rT, (add i32:$rA, tglobaltlsaddr:$rB))]>;
2285 let isCommutable = 1 in
2286 defm ADDC  : XOForm_1rc<31, 10, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2287                         "addc", "$rT, $rA, $rB", IIC_IntGeneral,
2288                         [(set i32:$rT, (addc i32:$rA, i32:$rB))]>,
2289                         PPC970_DGroup_Cracked;
2290
2291 defm DIVW  : XOForm_1r<31, 491, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2292                        "divw", "$rT, $rA, $rB", IIC_IntDivW,
2293                        [(set i32:$rT, (sdiv i32:$rA, i32:$rB))]>,
2294                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
2295 defm DIVWU : XOForm_1r<31, 459, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2296                        "divwu", "$rT, $rA, $rB", IIC_IntDivW,
2297                        [(set i32:$rT, (udiv i32:$rA, i32:$rB))]>,
2298                        PPC970_DGroup_First, PPC970_DGroup_Cracked;
2299 let isCommutable = 1 in {
2300 defm MULHW : XOForm_1r<31, 75, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2301                        "mulhw", "$rT, $rA, $rB", IIC_IntMulHW,
2302                        [(set i32:$rT, (mulhs i32:$rA, i32:$rB))]>;
2303 defm MULHWU : XOForm_1r<31, 11, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2304                        "mulhwu", "$rT, $rA, $rB", IIC_IntMulHWU,
2305                        [(set i32:$rT, (mulhu i32:$rA, i32:$rB))]>;
2306 defm MULLW : XOForm_1r<31, 235, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2307                        "mullw", "$rT, $rA, $rB", IIC_IntMulHW,
2308                        [(set i32:$rT, (mul i32:$rA, i32:$rB))]>;
2309 } // isCommutable
2310 defm SUBF  : XOForm_1r<31, 40, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2311                        "subf", "$rT, $rA, $rB", IIC_IntGeneral,
2312                        [(set i32:$rT, (sub i32:$rB, i32:$rA))]>;
2313 defm SUBFC : XOForm_1rc<31, 8, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2314                         "subfc", "$rT, $rA, $rB", IIC_IntGeneral,
2315                         [(set i32:$rT, (subc i32:$rB, i32:$rA))]>,
2316                         PPC970_DGroup_Cracked;
2317 defm NEG    : XOForm_3r<31, 104, 0, (outs gprc:$rT), (ins gprc:$rA),
2318                         "neg", "$rT, $rA", IIC_IntSimple,
2319                         [(set i32:$rT, (ineg i32:$rA))]>;
2320 let Uses = [CARRY] in {
2321 let isCommutable = 1 in
2322 defm ADDE  : XOForm_1rc<31, 138, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2323                         "adde", "$rT, $rA, $rB", IIC_IntGeneral,
2324                         [(set i32:$rT, (adde i32:$rA, i32:$rB))]>;
2325 defm ADDME  : XOForm_3rc<31, 234, 0, (outs gprc:$rT), (ins gprc:$rA),
2326                          "addme", "$rT, $rA", IIC_IntGeneral,
2327                          [(set i32:$rT, (adde i32:$rA, -1))]>;
2328 defm ADDZE  : XOForm_3rc<31, 202, 0, (outs gprc:$rT), (ins gprc:$rA),
2329                          "addze", "$rT, $rA", IIC_IntGeneral,
2330                          [(set i32:$rT, (adde i32:$rA, 0))]>;
2331 defm SUBFE : XOForm_1rc<31, 136, 0, (outs gprc:$rT), (ins gprc:$rA, gprc:$rB),
2332                         "subfe", "$rT, $rA, $rB", IIC_IntGeneral,
2333                         [(set i32:$rT, (sube i32:$rB, i32:$rA))]>;
2334 defm SUBFME : XOForm_3rc<31, 232, 0, (outs gprc:$rT), (ins gprc:$rA),
2335                          "subfme", "$rT, $rA", IIC_IntGeneral,
2336                          [(set i32:$rT, (sube -1, i32:$rA))]>;
2337 defm SUBFZE : XOForm_3rc<31, 200, 0, (outs gprc:$rT), (ins gprc:$rA),
2338                          "subfze", "$rT, $rA", IIC_IntGeneral,
2339                          [(set i32:$rT, (sube 0, i32:$rA))]>;
2340 }
2341 }
2342
2343 // A-Form instructions.  Most of the instructions executed in the FPU are of
2344 // this type.
2345 //
2346 let PPC970_Unit = 3, hasSideEffects = 0 in {  // FPU Operations.
2347 let Uses = [RM] in {
2348 let isCommutable = 1 in {
2349   defm FMADD : AForm_1r<63, 29,
2350                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2351                       "fmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2352                       [(set f64:$FRT, (fma f64:$FRA, f64:$FRC, f64:$FRB))]>;
2353   defm FMADDS : AForm_1r<59, 29,
2354                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2355                       "fmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2356                       [(set f32:$FRT, (fma f32:$FRA, f32:$FRC, f32:$FRB))]>;
2357   defm FMSUB : AForm_1r<63, 28,
2358                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2359                       "fmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2360                       [(set f64:$FRT,
2361                             (fma f64:$FRA, f64:$FRC, (fneg f64:$FRB)))]>;
2362   defm FMSUBS : AForm_1r<59, 28,
2363                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2364                       "fmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2365                       [(set f32:$FRT,
2366                             (fma f32:$FRA, f32:$FRC, (fneg f32:$FRB)))]>;
2367   defm FNMADD : AForm_1r<63, 31,
2368                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2369                       "fnmadd", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2370                       [(set f64:$FRT,
2371                             (fneg (fma f64:$FRA, f64:$FRC, f64:$FRB)))]>;
2372   defm FNMADDS : AForm_1r<59, 31,
2373                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2374                       "fnmadds", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2375                       [(set f32:$FRT,
2376                             (fneg (fma f32:$FRA, f32:$FRC, f32:$FRB)))]>;
2377   defm FNMSUB : AForm_1r<63, 30,
2378                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2379                       "fnmsub", "$FRT, $FRA, $FRC, $FRB", IIC_FPFused,
2380                       [(set f64:$FRT, (fneg (fma f64:$FRA, f64:$FRC,
2381                                                  (fneg f64:$FRB))))]>;
2382   defm FNMSUBS : AForm_1r<59, 30,
2383                       (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2384                       "fnmsubs", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2385                       [(set f32:$FRT, (fneg (fma f32:$FRA, f32:$FRC,
2386                                                  (fneg f32:$FRB))))]>;
2387 } // isCommutable
2388 }
2389 // FSEL is artificially split into 4 and 8-byte forms for the result.  To avoid
2390 // having 4 of these, force the comparison to always be an 8-byte double (code
2391 // should use an FMRSD if the input comparison value really wants to be a float)
2392 // and 4/8 byte forms for the result and operand type..
2393 let Interpretation64Bit = 1, isCodeGenOnly = 1 in
2394 defm FSELD : AForm_1r<63, 23,
2395                       (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC, f8rc:$FRB),
2396                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2397                       [(set f64:$FRT, (PPCfsel f64:$FRA, f64:$FRC, f64:$FRB))]>;
2398 defm FSELS : AForm_1r<63, 23,
2399                       (outs f4rc:$FRT), (ins f8rc:$FRA, f4rc:$FRC, f4rc:$FRB),
2400                       "fsel", "$FRT, $FRA, $FRC, $FRB", IIC_FPGeneral,
2401                       [(set f32:$FRT, (PPCfsel f64:$FRA, f32:$FRC, f32:$FRB))]>;
2402 let Uses = [RM] in {
2403   let isCommutable = 1 in {
2404   defm FADD  : AForm_2r<63, 21,
2405                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2406                         "fadd", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2407                         [(set f64:$FRT, (fadd f64:$FRA, f64:$FRB))]>;
2408   defm FADDS : AForm_2r<59, 21,
2409                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2410                         "fadds", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2411                         [(set f32:$FRT, (fadd f32:$FRA, f32:$FRB))]>;
2412   } // isCommutable
2413   defm FDIV  : AForm_2r<63, 18,
2414                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2415                         "fdiv", "$FRT, $FRA, $FRB", IIC_FPDivD,
2416                         [(set f64:$FRT, (fdiv f64:$FRA, f64:$FRB))]>;
2417   defm FDIVS : AForm_2r<59, 18,
2418                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2419                         "fdivs", "$FRT, $FRA, $FRB", IIC_FPDivS,
2420                         [(set f32:$FRT, (fdiv f32:$FRA, f32:$FRB))]>;
2421   let isCommutable = 1 in {
2422   defm FMUL  : AForm_3r<63, 25,
2423                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRC),
2424                         "fmul", "$FRT, $FRA, $FRC", IIC_FPFused,
2425                         [(set f64:$FRT, (fmul f64:$FRA, f64:$FRC))]>;
2426   defm FMULS : AForm_3r<59, 25,
2427                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRC),
2428                         "fmuls", "$FRT, $FRA, $FRC", IIC_FPGeneral,
2429                         [(set f32:$FRT, (fmul f32:$FRA, f32:$FRC))]>;
2430   } // isCommutable
2431   defm FSUB  : AForm_2r<63, 20,
2432                         (outs f8rc:$FRT), (ins f8rc:$FRA, f8rc:$FRB),
2433                         "fsub", "$FRT, $FRA, $FRB", IIC_FPAddSub,
2434                         [(set f64:$FRT, (fsub f64:$FRA, f64:$FRB))]>;
2435   defm FSUBS : AForm_2r<59, 20,
2436                         (outs f4rc:$FRT), (ins f4rc:$FRA, f4rc:$FRB),
2437                         "fsubs", "$FRT, $FRA, $FRB", IIC_FPGeneral,
2438                         [(set f32:$FRT, (fsub f32:$FRA, f32:$FRB))]>;
2439   }
2440 }
2441
2442 let hasSideEffects = 0 in {
2443 let PPC970_Unit = 1 in {  // FXU Operations.
2444   let isSelect = 1 in
2445   def ISEL  : AForm_4<31, 15,
2446                      (outs gprc:$rT), (ins gprc_nor0:$rA, gprc:$rB, crbitrc:$cond),
2447                      "isel $rT, $rA, $rB, $cond", IIC_IntISEL,
2448                      []>;
2449 }
2450
2451 let PPC970_Unit = 1 in {  // FXU Operations.
2452 // M-Form instructions.  rotate and mask instructions.
2453 //
2454 let isCommutable = 1 in {
2455 // RLWIMI can be commuted if the rotate amount is zero.
2456 defm RLWIMI : MForm_2r<20, (outs gprc:$rA),
2457                        (ins gprc:$rSi, gprc:$rS, u5imm:$SH, u5imm:$MB,
2458                        u5imm:$ME), "rlwimi", "$rA, $rS, $SH, $MB, $ME",
2459                        IIC_IntRotate, []>, PPC970_DGroup_Cracked,
2460                        RegConstraint<"$rSi = $rA">, NoEncode<"$rSi">;
2461 }
2462 let BaseName = "rlwinm" in {
2463 def RLWINM : MForm_2<21,
2464                      (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2465                      "rlwinm $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2466                      []>, RecFormRel;
2467 let Defs = [CR0] in
2468 def RLWINMo : MForm_2<21,
2469                       (outs gprc:$rA), (ins gprc:$rS, u5imm:$SH, u5imm:$MB, u5imm:$ME),
2470                       "rlwinm. $rA, $rS, $SH, $MB, $ME", IIC_IntGeneral,
2471                       []>, isDOT, RecFormRel, PPC970_DGroup_Cracked;
2472 }
2473 defm RLWNM  : MForm_2r<23, (outs gprc:$rA),
2474                        (ins gprc:$rS, gprc:$rB, u5imm:$MB, u5imm:$ME),
2475                        "rlwnm", "$rA, $rS, $rB, $MB, $ME", IIC_IntGeneral,
2476                        []>;
2477 }
2478 } // hasSideEffects = 0
2479
2480 //===----------------------------------------------------------------------===//
2481 // PowerPC Instruction Patterns
2482 //
2483
2484 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
2485 def : Pat<(i32 imm:$imm),
2486           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))>;
2487
2488 // Implement the 'not' operation with the NOR instruction.
2489 def i32not : OutPatFrag<(ops node:$in),
2490                         (NOR $in, $in)>;
2491 def        : Pat<(not i32:$in),
2492                  (i32not $in)>;
2493
2494 // ADD an arbitrary immediate.
2495 def : Pat<(add i32:$in, imm:$imm),
2496           (ADDIS (ADDI $in, (LO16 imm:$imm)), (HA16 imm:$imm))>;
2497 // OR an arbitrary immediate.
2498 def : Pat<(or i32:$in, imm:$imm),
2499           (ORIS (ORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2500 // XOR an arbitrary immediate.
2501 def : Pat<(xor i32:$in, imm:$imm),
2502           (XORIS (XORI $in, (LO16 imm:$imm)), (HI16 imm:$imm))>;
2503 // SUBFIC
2504 def : Pat<(sub imm32SExt16:$imm, i32:$in),
2505           (SUBFIC $in, imm:$imm)>;
2506
2507 // SHL/SRL
2508 def : Pat<(shl i32:$in, (i32 imm:$imm)),
2509           (RLWINM $in, imm:$imm, 0, (SHL32 imm:$imm))>;
2510 def : Pat<(srl i32:$in, (i32 imm:$imm)),
2511           (RLWINM $in, (SRL32 imm:$imm), imm:$imm, 31)>;
2512
2513 // ROTL
2514 def : Pat<(rotl i32:$in, i32:$sh),
2515           (RLWNM $in, $sh, 0, 31)>;
2516 def : Pat<(rotl i32:$in, (i32 imm:$imm)),
2517           (RLWINM $in, imm:$imm, 0, 31)>;
2518
2519 // RLWNM
2520 def : Pat<(and (rotl i32:$in, i32:$sh), maskimm32:$imm),
2521           (RLWNM $in, $sh, (MB maskimm32:$imm), (ME maskimm32:$imm))>;
2522
2523 // Calls
2524 def : Pat<(PPCcall (i32 tglobaladdr:$dst)),
2525           (BL tglobaladdr:$dst)>;
2526 def : Pat<(PPCcall (i32 texternalsym:$dst)),
2527           (BL texternalsym:$dst)>;
2528
2529 def : Pat<(PPCtc_return (i32 tglobaladdr:$dst),  imm:$imm),
2530           (TCRETURNdi tglobaladdr:$dst, imm:$imm)>;
2531
2532 def : Pat<(PPCtc_return (i32 texternalsym:$dst), imm:$imm),
2533           (TCRETURNdi texternalsym:$dst, imm:$imm)>;
2534
2535 def : Pat<(PPCtc_return CTRRC:$dst, imm:$imm),
2536           (TCRETURNri CTRRC:$dst, imm:$imm)>;
2537
2538
2539
2540 // Hi and Lo for Darwin Global Addresses.
2541 def : Pat<(PPChi tglobaladdr:$in, 0), (LIS tglobaladdr:$in)>;
2542 def : Pat<(PPClo tglobaladdr:$in, 0), (LI tglobaladdr:$in)>;
2543 def : Pat<(PPChi tconstpool:$in, 0), (LIS tconstpool:$in)>;
2544 def : Pat<(PPClo tconstpool:$in, 0), (LI tconstpool:$in)>;
2545 def : Pat<(PPChi tjumptable:$in, 0), (LIS tjumptable:$in)>;
2546 def : Pat<(PPClo tjumptable:$in, 0), (LI tjumptable:$in)>;
2547 def : Pat<(PPChi tblockaddress:$in, 0), (LIS tblockaddress:$in)>;
2548 def : Pat<(PPClo tblockaddress:$in, 0), (LI tblockaddress:$in)>;
2549 def : Pat<(PPChi tglobaltlsaddr:$g, i32:$in),
2550           (ADDIS $in, tglobaltlsaddr:$g)>;
2551 def : Pat<(PPClo tglobaltlsaddr:$g, i32:$in),
2552           (ADDI $in, tglobaltlsaddr:$g)>;
2553 def : Pat<(add i32:$in, (PPChi tglobaladdr:$g, 0)),
2554           (ADDIS $in, tglobaladdr:$g)>;
2555 def : Pat<(add i32:$in, (PPChi tconstpool:$g, 0)),
2556           (ADDIS $in, tconstpool:$g)>;
2557 def : Pat<(add i32:$in, (PPChi tjumptable:$g, 0)),
2558           (ADDIS $in, tjumptable:$g)>;
2559 def : Pat<(add i32:$in, (PPChi tblockaddress:$g, 0)),
2560           (ADDIS $in, tblockaddress:$g)>;
2561
2562 // Support for thread-local storage.
2563 def PPC32GOT: Pseudo<(outs gprc:$rD), (ins), "#PPC32GOT",
2564                 [(set i32:$rD, (PPCppc32GOT))]>;
2565
2566 // Get the _GLOBAL_OFFSET_TABLE_ in PIC mode.
2567 // This uses two output registers, the first as the real output, the second as a
2568 // temporary register, used internally in code generation.
2569 def PPC32PICGOT: Pseudo<(outs gprc:$rD, gprc:$rT), (ins), "#PPC32PICGOT",
2570                 []>, NoEncode<"$rT">;
2571
2572 def LDgotTprelL32: Pseudo<(outs gprc:$rD), (ins s16imm:$disp, gprc_nor0:$reg),
2573                            "#LDgotTprelL32",
2574                            [(set i32:$rD,
2575                              (PPCldGotTprelL tglobaltlsaddr:$disp, i32:$reg))]>;
2576 def : Pat<(PPCaddTls i32:$in, tglobaltlsaddr:$g),
2577           (ADD4TLS $in, tglobaltlsaddr:$g)>;
2578
2579 def ADDItlsgdL32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2580                          "#ADDItlsgdL32",
2581                          [(set i32:$rD,
2582                            (PPCaddiTlsgdL i32:$reg, tglobaltlsaddr:$disp))]>;
2583 // LR is a true define, while the rest of the Defs are clobbers.  R3 is
2584 // explicitly defined when this op is created, so not mentioned here.
2585 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
2586     Defs = [R0,R4,R5,R6,R7,R8,R9,R10,R11,R12,LR,CTR,CR0,CR1,CR5,CR6,CR7] in
2587 def GETtlsADDR32 : Pseudo<(outs gprc:$rD), (ins gprc:$reg, tlsgd32:$sym),
2588                           "GETtlsADDR32",
2589                           [(set i32:$rD,
2590                             (PPCgetTlsAddr i32:$reg, tglobaltlsaddr:$sym))]>;
2591 // Combined op for ADDItlsgdL32 and GETtlsADDR32, late expanded.  R3 and LR
2592 // are true defines while the rest of the Defs are clobbers.
2593 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
2594     Defs = [R0,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,LR,CTR,CR0,CR1,CR5,CR6,CR7] in
2595 def ADDItlsgdLADDR32 : Pseudo<(outs gprc:$rD),
2596                               (ins gprc_nor0:$reg, s16imm:$disp, tlsgd32:$sym),
2597                               "#ADDItlsgdLADDR32",
2598                               [(set i32:$rD,
2599                                 (PPCaddiTlsgdLAddr i32:$reg,
2600                                                    tglobaltlsaddr:$disp,
2601                                                    tglobaltlsaddr:$sym))]>;
2602 def ADDItlsldL32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2603                           "#ADDItlsldL32",
2604                           [(set i32:$rD,
2605                             (PPCaddiTlsldL i32:$reg, tglobaltlsaddr:$disp))]>;
2606 // LR is a true define, while the rest of the Defs are clobbers.  R3 is
2607 // explicitly defined when this op is created, so not mentioned here.
2608 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
2609     Defs = [R0,R4,R5,R6,R7,R8,R9,R10,R11,R12,LR,CTR,CR0,CR1,CR5,CR6,CR7] in
2610 def GETtlsldADDR32 : Pseudo<(outs gprc:$rD), (ins gprc:$reg, tlsgd32:$sym),
2611                             "GETtlsldADDR32",
2612                             [(set i32:$rD,
2613                               (PPCgetTlsldAddr i32:$reg,
2614                                                tglobaltlsaddr:$sym))]>;
2615 // Combined op for ADDItlsldL32 and GETtlsADDR32, late expanded.  R3 and LR
2616 // are true defines while the rest of the Defs are clobbers.
2617 let hasExtraSrcRegAllocReq = 1, hasExtraDefRegAllocReq = 1,
2618     Defs = [R0,R3,R4,R5,R6,R7,R8,R9,R10,R11,R12,LR,CTR,CR0,CR1,CR5,CR6,CR7] in
2619 def ADDItlsldLADDR32 : Pseudo<(outs gprc:$rD),
2620                               (ins gprc_nor0:$reg, s16imm:$disp, tlsgd32:$sym),
2621                               "#ADDItlsldLADDR32",
2622                               [(set i32:$rD,
2623                                 (PPCaddiTlsldLAddr i32:$reg,
2624                                                    tglobaltlsaddr:$disp,
2625                                                    tglobaltlsaddr:$sym))]>;
2626 def ADDIdtprelL32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2627                            "#ADDIdtprelL32",
2628                            [(set i32:$rD,
2629                              (PPCaddiDtprelL i32:$reg, tglobaltlsaddr:$disp))]>;
2630 def ADDISdtprelHA32 : Pseudo<(outs gprc:$rD), (ins gprc_nor0:$reg, s16imm:$disp),
2631                             "#ADDISdtprelHA32",
2632                             [(set i32:$rD,
2633                               (PPCaddisDtprelHA i32:$reg,
2634                                                 tglobaltlsaddr:$disp))]>;
2635
2636 // Support for Position-independent code
2637 def LWZtoc : Pseudo<(outs gprc:$rD), (ins tocentry32:$disp, gprc:$reg),
2638                    "#LWZtoc",
2639                    [(set i32:$rD,
2640                       (PPCtoc_entry tglobaladdr:$disp, i32:$reg))]>;
2641 // Get Global (GOT) Base Register offset, from the word immediately preceding
2642 // the function label.
2643 def UpdateGBR : Pseudo<(outs gprc:$rD, gprc:$rT), (ins gprc:$rI), "#UpdateGBR", []>;
2644
2645
2646 // Standard shifts.  These are represented separately from the real shifts above
2647 // so that we can distinguish between shifts that allow 5-bit and 6-bit shift
2648 // amounts.
2649 def : Pat<(sra i32:$rS, i32:$rB),
2650           (SRAW $rS, $rB)>;
2651 def : Pat<(srl i32:$rS, i32:$rB),
2652           (SRW $rS, $rB)>;
2653 def : Pat<(shl i32:$rS, i32:$rB),
2654           (SLW $rS, $rB)>;
2655
2656 def : Pat<(zextloadi1 iaddr:$src),
2657           (LBZ iaddr:$src)>;
2658 def : Pat<(zextloadi1 xaddr:$src),
2659           (LBZX xaddr:$src)>;
2660 def : Pat<(extloadi1 iaddr:$src),
2661           (LBZ iaddr:$src)>;
2662 def : Pat<(extloadi1 xaddr:$src),
2663           (LBZX xaddr:$src)>;
2664 def : Pat<(extloadi8 iaddr:$src),
2665           (LBZ iaddr:$src)>;
2666 def : Pat<(extloadi8 xaddr:$src),
2667           (LBZX xaddr:$src)>;
2668 def : Pat<(extloadi16 iaddr:$src),
2669           (LHZ iaddr:$src)>;
2670 def : Pat<(extloadi16 xaddr:$src),
2671           (LHZX xaddr:$src)>;
2672 def : Pat<(f64 (extloadf32 iaddr:$src)),
2673           (COPY_TO_REGCLASS (LFS iaddr:$src), F8RC)>;
2674 def : Pat<(f64 (extloadf32 xaddr:$src)),
2675           (COPY_TO_REGCLASS (LFSX xaddr:$src), F8RC)>;
2676
2677 def : Pat<(f64 (fextend f32:$src)),
2678           (COPY_TO_REGCLASS $src, F8RC)>;
2679
2680 // Only seq_cst fences require the heavyweight sync (SYNC 0).
2681 // All others can use the lightweight sync (SYNC 1).
2682 // source: http://www.cl.cam.ac.uk/~pes20/cpp/cpp0xmappings.html
2683 // The rule for seq_cst is duplicated to work with both 64 bits and 32 bits
2684 // versions of Power.
2685 def : Pat<(atomic_fence (i64 7), (imm)), (SYNC 0)>, Requires<[HasSYNC]>;
2686 def : Pat<(atomic_fence (i32 7), (imm)), (SYNC 0)>, Requires<[HasSYNC]>;
2687 def : Pat<(atomic_fence (imm),   (imm)), (SYNC 1)>, Requires<[HasSYNC]>;
2688 def : Pat<(atomic_fence (imm), (imm)), (MSYNC)>, Requires<[HasOnlyMSYNC]>;
2689
2690 // Additional FNMSUB patterns: -a*c + b == -(a*c - b)
2691 def : Pat<(fma (fneg f64:$A), f64:$C, f64:$B),
2692           (FNMSUB $A, $C, $B)>;
2693 def : Pat<(fma f64:$A, (fneg f64:$C), f64:$B),
2694           (FNMSUB $A, $C, $B)>;
2695 def : Pat<(fma (fneg f32:$A), f32:$C, f32:$B),
2696           (FNMSUBS $A, $C, $B)>;
2697 def : Pat<(fma f32:$A, (fneg f32:$C), f32:$B),
2698           (FNMSUBS $A, $C, $B)>;
2699
2700 // FCOPYSIGN's operand types need not agree.
2701 def : Pat<(fcopysign f64:$frB, f32:$frA),
2702           (FCPSGND (COPY_TO_REGCLASS $frA, F8RC), $frB)>;
2703 def : Pat<(fcopysign f32:$frB, f64:$frA),
2704           (FCPSGNS (COPY_TO_REGCLASS $frA, F4RC), $frB)>;
2705
2706 include "PPCInstrAltivec.td"
2707 include "PPCInstrSPE.td"
2708 include "PPCInstr64Bit.td"
2709 include "PPCInstrVSX.td"
2710 include "PPCInstrQPX.td"
2711
2712 def crnot : OutPatFrag<(ops node:$in),
2713                        (CRNOR $in, $in)>;
2714 def       : Pat<(not i1:$in),
2715                 (crnot $in)>;
2716
2717 // Patterns for arithmetic i1 operations.
2718 def : Pat<(add i1:$a, i1:$b),
2719           (CRXOR $a, $b)>;
2720 def : Pat<(sub i1:$a, i1:$b),
2721           (CRXOR $a, $b)>;
2722 def : Pat<(mul i1:$a, i1:$b),
2723           (CRAND $a, $b)>;
2724
2725 // We're sometimes asked to materialize i1 -1, which is just 1 in this case
2726 // (-1 is used to mean all bits set).
2727 def : Pat<(i1 -1), (CRSET)>;
2728
2729 // i1 extensions, implemented in terms of isel.
2730 def : Pat<(i32 (zext i1:$in)),
2731           (SELECT_I4 $in, (LI 1), (LI 0))>;
2732 def : Pat<(i32 (sext i1:$in)),
2733           (SELECT_I4 $in, (LI -1), (LI 0))>;
2734
2735 def : Pat<(i64 (zext i1:$in)),
2736           (SELECT_I8 $in, (LI8 1), (LI8 0))>;
2737 def : Pat<(i64 (sext i1:$in)),
2738           (SELECT_I8 $in, (LI8 -1), (LI8 0))>;
2739
2740 // FIXME: We should choose either a zext or a sext based on other constants
2741 // already around.
2742 def : Pat<(i32 (anyext i1:$in)),
2743           (SELECT_I4 $in, (LI 1), (LI 0))>;
2744 def : Pat<(i64 (anyext i1:$in)),
2745           (SELECT_I8 $in, (LI8 1), (LI8 0))>;
2746
2747 // match setcc on i1 variables.
2748 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETLT)),
2749           (CRANDC $s2, $s1)>;
2750 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETULT)),
2751           (CRANDC $s2, $s1)>;
2752 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETLE)),
2753           (CRORC $s2, $s1)>;
2754 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETULE)),
2755           (CRORC $s2, $s1)>;
2756 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETEQ)),
2757           (CREQV $s1, $s2)>;
2758 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETGE)),
2759           (CRORC $s1, $s2)>;
2760 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETUGE)),
2761           (CRORC $s1, $s2)>;
2762 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETGT)),
2763           (CRANDC $s1, $s2)>;
2764 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETUGT)),
2765           (CRANDC $s1, $s2)>;
2766 def : Pat<(i1 (setcc i1:$s1, i1:$s2, SETNE)),
2767           (CRXOR $s1, $s2)>;
2768
2769 // match setcc on non-i1 (non-vector) variables. Note that SETUEQ, SETOGE,
2770 // SETOLE, SETONE, SETULT and SETUGT should be expanded by legalize for
2771 // floating-point types.
2772
2773 multiclass CRNotPat<dag pattern, dag result> {
2774   def : Pat<pattern, (crnot result)>;
2775   def : Pat<(not pattern), result>;
2776
2777   // We can also fold the crnot into an extension:
2778   def : Pat<(i32 (zext pattern)),
2779             (SELECT_I4 result, (LI 0), (LI 1))>;
2780   def : Pat<(i32 (sext pattern)),
2781             (SELECT_I4 result, (LI 0), (LI -1))>;
2782
2783   // We can also fold the crnot into an extension:
2784   def : Pat<(i64 (zext pattern)),
2785             (SELECT_I8 result, (LI8 0), (LI8 1))>;
2786   def : Pat<(i64 (sext pattern)),
2787             (SELECT_I8 result, (LI8 0), (LI8 -1))>;
2788
2789   // FIXME: We should choose either a zext or a sext based on other constants
2790   // already around.
2791   def : Pat<(i32 (anyext pattern)),
2792             (SELECT_I4 result, (LI 0), (LI 1))>;
2793
2794   def : Pat<(i64 (anyext pattern)),
2795             (SELECT_I8 result, (LI8 0), (LI8 1))>;
2796 }
2797
2798 // FIXME: Because of what seems like a bug in TableGen's type-inference code,
2799 // we need to write imm:$imm in the output patterns below, not just $imm, or
2800 // else the resulting matcher will not correctly add the immediate operand
2801 // (making it a register operand instead).
2802
2803 // extended SETCC.
2804 multiclass ExtSetCCPat<CondCode cc, PatFrag pfrag,
2805                        OutPatFrag rfrag, OutPatFrag rfrag8> {
2806   def : Pat<(i32 (zext (i1 (pfrag i32:$s1, cc)))),
2807             (rfrag $s1)>;
2808   def : Pat<(i64 (zext (i1 (pfrag i64:$s1, cc)))),
2809             (rfrag8 $s1)>;
2810   def : Pat<(i64 (zext (i1 (pfrag i32:$s1, cc)))),
2811             (INSERT_SUBREG (i64 (IMPLICIT_DEF)), (rfrag $s1), sub_32)>;
2812   def : Pat<(i32 (zext (i1 (pfrag i64:$s1, cc)))),
2813             (EXTRACT_SUBREG (rfrag8 $s1), sub_32)>;
2814
2815   def : Pat<(i32 (anyext (i1 (pfrag i32:$s1, cc)))),
2816             (rfrag $s1)>;
2817   def : Pat<(i64 (anyext (i1 (pfrag i64:$s1, cc)))),
2818             (rfrag8 $s1)>;
2819   def : Pat<(i64 (anyext (i1 (pfrag i32:$s1, cc)))),
2820             (INSERT_SUBREG (i64 (IMPLICIT_DEF)), (rfrag $s1), sub_32)>;
2821   def : Pat<(i32 (anyext (i1 (pfrag i64:$s1, cc)))),
2822             (EXTRACT_SUBREG (rfrag8 $s1), sub_32)>;
2823 }
2824
2825 // Note that we do all inversions below with i(32|64)not, instead of using
2826 // (xori x, 1) because on the A2 nor has single-cycle latency while xori
2827 // has 2-cycle latency.
2828
2829 defm : ExtSetCCPat<SETEQ,
2830                    PatFrag<(ops node:$in, node:$cc),
2831                            (setcc $in, 0, $cc)>,
2832                    OutPatFrag<(ops node:$in),
2833                               (RLWINM (CNTLZW $in), 27, 31, 31)>,
2834                    OutPatFrag<(ops node:$in),
2835                               (RLDICL (CNTLZD $in), 58, 63)> >;
2836
2837 defm : ExtSetCCPat<SETNE,
2838                    PatFrag<(ops node:$in, node:$cc),
2839                            (setcc $in, 0, $cc)>,
2840                    OutPatFrag<(ops node:$in),
2841                               (RLWINM (i32not (CNTLZW $in)), 27, 31, 31)>,
2842                    OutPatFrag<(ops node:$in),
2843                               (RLDICL (i64not (CNTLZD $in)), 58, 63)> >;
2844
2845 defm : ExtSetCCPat<SETLT,
2846                    PatFrag<(ops node:$in, node:$cc),
2847                            (setcc $in, 0, $cc)>,
2848                    OutPatFrag<(ops node:$in),
2849                               (RLWINM $in, 1, 31, 31)>,
2850                    OutPatFrag<(ops node:$in),
2851                               (RLDICL $in, 1, 63)> >;
2852
2853 defm : ExtSetCCPat<SETGE,
2854                    PatFrag<(ops node:$in, node:$cc),
2855                            (setcc $in, 0, $cc)>,
2856                    OutPatFrag<(ops node:$in),
2857                               (RLWINM (i32not $in), 1, 31, 31)>,
2858                    OutPatFrag<(ops node:$in),
2859                               (RLDICL (i64not $in), 1, 63)> >;
2860
2861 defm : ExtSetCCPat<SETGT,
2862                    PatFrag<(ops node:$in, node:$cc),
2863                            (setcc $in, 0, $cc)>,
2864                    OutPatFrag<(ops node:$in),
2865                               (RLWINM (ANDC (NEG $in), $in), 1, 31, 31)>,
2866                    OutPatFrag<(ops node:$in),
2867                               (RLDICL (ANDC8 (NEG8 $in), $in), 1, 63)> >;
2868
2869 defm : ExtSetCCPat<SETLE,
2870                    PatFrag<(ops node:$in, node:$cc),
2871                            (setcc $in, 0, $cc)>,
2872                    OutPatFrag<(ops node:$in),
2873                               (RLWINM (ORC $in, (NEG $in)), 1, 31, 31)>,
2874                    OutPatFrag<(ops node:$in),
2875                               (RLDICL (ORC8 $in, (NEG8 $in)), 1, 63)> >;
2876
2877 defm : ExtSetCCPat<SETLT,
2878                    PatFrag<(ops node:$in, node:$cc),
2879                            (setcc $in, -1, $cc)>,
2880                    OutPatFrag<(ops node:$in),
2881                               (RLWINM (AND $in, (ADDI $in, 1)), 1, 31, 31)>,
2882                    OutPatFrag<(ops node:$in),
2883                               (RLDICL (AND8 $in, (ADDI8 $in, 1)), 1, 63)> >;
2884
2885 defm : ExtSetCCPat<SETGE,
2886                    PatFrag<(ops node:$in, node:$cc),
2887                            (setcc $in, -1, $cc)>,
2888                    OutPatFrag<(ops node:$in),
2889                               (RLWINM (NAND $in, (ADDI $in, 1)), 1, 31, 31)>,
2890                    OutPatFrag<(ops node:$in),
2891                               (RLDICL (NAND8 $in, (ADDI8 $in, 1)), 1, 63)> >;
2892
2893 defm : ExtSetCCPat<SETGT,
2894                    PatFrag<(ops node:$in, node:$cc),
2895                            (setcc $in, -1, $cc)>,
2896                    OutPatFrag<(ops node:$in),
2897                               (RLWINM (i32not $in), 1, 31, 31)>,
2898                    OutPatFrag<(ops node:$in),
2899                               (RLDICL (i64not $in), 1, 63)> >;
2900
2901 defm : ExtSetCCPat<SETLE,
2902                    PatFrag<(ops node:$in, node:$cc),
2903                            (setcc $in, -1, $cc)>,
2904                    OutPatFrag<(ops node:$in),
2905                               (RLWINM $in, 1, 31, 31)>,
2906                    OutPatFrag<(ops node:$in),
2907                               (RLDICL $in, 1, 63)> >;
2908
2909 // SETCC for i32.
2910 def : Pat<(i1 (setcc i32:$s1, immZExt16:$imm, SETULT)),
2911           (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_lt)>;
2912 def : Pat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETLT)),
2913           (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_lt)>;
2914 def : Pat<(i1 (setcc i32:$s1, immZExt16:$imm, SETUGT)),
2915           (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_gt)>;
2916 def : Pat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETGT)),
2917           (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_gt)>;
2918 def : Pat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETEQ)),
2919           (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_eq)>;
2920 def : Pat<(i1 (setcc i32:$s1, immZExt16:$imm, SETEQ)),
2921           (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_eq)>;
2922
2923 // For non-equality comparisons, the default code would materialize the
2924 // constant, then compare against it, like this:
2925 //   lis r2, 4660
2926 //   ori r2, r2, 22136
2927 //   cmpw cr0, r3, r2
2928 //   beq cr0,L6
2929 // Since we are just comparing for equality, we can emit this instead:
2930 //   xoris r0,r3,0x1234
2931 //   cmplwi cr0,r0,0x5678
2932 //   beq cr0,L6
2933
2934 def : Pat<(i1 (setcc i32:$s1, imm:$imm, SETEQ)),
2935           (EXTRACT_SUBREG (CMPLWI (XORIS $s1, (HI16 imm:$imm)),
2936                                   (LO16 imm:$imm)), sub_eq)>;
2937
2938 defm : CRNotPat<(i1 (setcc i32:$s1, immZExt16:$imm, SETUGE)),
2939                 (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_lt)>;
2940 defm : CRNotPat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETGE)),
2941                 (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_lt)>;
2942 defm : CRNotPat<(i1 (setcc i32:$s1, immZExt16:$imm, SETULE)),
2943                 (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_gt)>;
2944 defm : CRNotPat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETLE)),
2945                 (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_gt)>;
2946 defm : CRNotPat<(i1 (setcc i32:$s1, imm32SExt16:$imm, SETNE)),
2947                 (EXTRACT_SUBREG (CMPWI $s1, imm:$imm), sub_eq)>;
2948 defm : CRNotPat<(i1 (setcc i32:$s1, immZExt16:$imm, SETNE)),
2949                 (EXTRACT_SUBREG (CMPLWI $s1, imm:$imm), sub_eq)>;
2950
2951 defm : CRNotPat<(i1 (setcc i32:$s1, imm:$imm, SETNE)),
2952                 (EXTRACT_SUBREG (CMPLWI (XORIS $s1, (HI16 imm:$imm)),
2953                                         (LO16 imm:$imm)), sub_eq)>;
2954
2955 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETULT)),
2956           (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_lt)>;
2957 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETLT)),
2958           (EXTRACT_SUBREG (CMPW $s1, $s2), sub_lt)>;
2959 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETUGT)),
2960           (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_gt)>;
2961 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETGT)),
2962           (EXTRACT_SUBREG (CMPW $s1, $s2), sub_gt)>;
2963 def : Pat<(i1 (setcc i32:$s1, i32:$s2, SETEQ)),
2964           (EXTRACT_SUBREG (CMPW $s1, $s2), sub_eq)>;
2965
2966 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETUGE)),
2967                 (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_lt)>;
2968 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETGE)),
2969                 (EXTRACT_SUBREG (CMPW $s1, $s2), sub_lt)>;
2970 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETULE)),
2971                 (EXTRACT_SUBREG (CMPLW $s1, $s2), sub_gt)>;
2972 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETLE)),
2973                 (EXTRACT_SUBREG (CMPW $s1, $s2), sub_gt)>;
2974 defm : CRNotPat<(i1 (setcc i32:$s1, i32:$s2, SETNE)),
2975                 (EXTRACT_SUBREG (CMPW $s1, $s2), sub_eq)>;
2976
2977 // SETCC for i64.
2978 def : Pat<(i1 (setcc i64:$s1, immZExt16:$imm, SETULT)),
2979           (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_lt)>;
2980 def : Pat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETLT)),
2981           (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_lt)>;
2982 def : Pat<(i1 (setcc i64:$s1, immZExt16:$imm, SETUGT)),
2983           (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_gt)>;
2984 def : Pat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETGT)),
2985           (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_gt)>;
2986 def : Pat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETEQ)),
2987           (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_eq)>;
2988 def : Pat<(i1 (setcc i64:$s1, immZExt16:$imm, SETEQ)),
2989           (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_eq)>;
2990
2991 // For non-equality comparisons, the default code would materialize the
2992 // constant, then compare against it, like this:
2993 //   lis r2, 4660
2994 //   ori r2, r2, 22136
2995 //   cmpd cr0, r3, r2
2996 //   beq cr0,L6
2997 // Since we are just comparing for equality, we can emit this instead:
2998 //   xoris r0,r3,0x1234
2999 //   cmpldi cr0,r0,0x5678
3000 //   beq cr0,L6
3001
3002 def : Pat<(i1 (setcc i64:$s1, imm64ZExt32:$imm, SETEQ)),
3003           (EXTRACT_SUBREG (CMPLDI (XORIS8 $s1, (HI16 imm:$imm)),
3004                                   (LO16 imm:$imm)), sub_eq)>;
3005
3006 defm : CRNotPat<(i1 (setcc i64:$s1, immZExt16:$imm, SETUGE)),
3007                 (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_lt)>;
3008 defm : CRNotPat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETGE)),
3009                 (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_lt)>;
3010 defm : CRNotPat<(i1 (setcc i64:$s1, immZExt16:$imm, SETULE)),
3011                 (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_gt)>;
3012 defm : CRNotPat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETLE)),
3013                 (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_gt)>;
3014 defm : CRNotPat<(i1 (setcc i64:$s1, imm64SExt16:$imm, SETNE)),
3015                 (EXTRACT_SUBREG (CMPDI $s1, imm:$imm), sub_eq)>;
3016 defm : CRNotPat<(i1 (setcc i64:$s1, immZExt16:$imm, SETNE)),
3017                 (EXTRACT_SUBREG (CMPLDI $s1, imm:$imm), sub_eq)>;
3018
3019 defm : CRNotPat<(i1 (setcc i64:$s1, imm64ZExt32:$imm, SETNE)),
3020                 (EXTRACT_SUBREG (CMPLDI (XORIS8 $s1, (HI16 imm:$imm)),
3021                                         (LO16 imm:$imm)), sub_eq)>;
3022
3023 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETULT)),
3024           (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_lt)>;
3025 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETLT)),
3026           (EXTRACT_SUBREG (CMPD $s1, $s2), sub_lt)>;
3027 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETUGT)),
3028           (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_gt)>;
3029 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETGT)),
3030           (EXTRACT_SUBREG (CMPD $s1, $s2), sub_gt)>;
3031 def : Pat<(i1 (setcc i64:$s1, i64:$s2, SETEQ)),
3032           (EXTRACT_SUBREG (CMPD $s1, $s2), sub_eq)>;
3033
3034 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETUGE)),
3035                 (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_lt)>;
3036 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETGE)),
3037                 (EXTRACT_SUBREG (CMPD $s1, $s2), sub_lt)>;
3038 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETULE)),
3039                 (EXTRACT_SUBREG (CMPLD $s1, $s2), sub_gt)>;
3040 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETLE)),
3041                 (EXTRACT_SUBREG (CMPD $s1, $s2), sub_gt)>;
3042 defm : CRNotPat<(i1 (setcc i64:$s1, i64:$s2, SETNE)),
3043                 (EXTRACT_SUBREG (CMPD $s1, $s2), sub_eq)>;
3044
3045 // SETCC for f32.
3046 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETOLT)),
3047           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
3048 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETLT)),
3049           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
3050 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETOGT)),
3051           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
3052 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETGT)),
3053           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
3054 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETOEQ)),
3055           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
3056 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETEQ)),
3057           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
3058 def : Pat<(i1 (setcc f32:$s1, f32:$s2, SETUO)),
3059           (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_un)>;
3060
3061 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETUGE)),
3062                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
3063 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETGE)),
3064                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_lt)>;
3065 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETULE)),
3066                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
3067 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETLE)),
3068                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_gt)>;
3069 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETUNE)),
3070                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
3071 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETNE)),
3072                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_eq)>;
3073 defm : CRNotPat<(i1 (setcc f32:$s1, f32:$s2, SETO)),
3074                 (EXTRACT_SUBREG (FCMPUS $s1, $s2), sub_un)>;
3075
3076 // SETCC for f64.
3077 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETOLT)),
3078           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
3079 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETLT)),
3080           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
3081 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETOGT)),
3082           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
3083 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETGT)),
3084           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
3085 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETOEQ)),
3086           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3087 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETEQ)),
3088           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3089 def : Pat<(i1 (setcc f64:$s1, f64:$s2, SETUO)),
3090           (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_un)>;
3091
3092 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETUGE)),
3093                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
3094 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETGE)),
3095                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_lt)>;
3096 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETULE)),
3097                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
3098 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETLE)),
3099                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_gt)>;
3100 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETUNE)),
3101                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3102 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETNE)),
3103                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_eq)>;
3104 defm : CRNotPat<(i1 (setcc f64:$s1, f64:$s2, SETO)),
3105                 (EXTRACT_SUBREG (FCMPUD $s1, $s2), sub_un)>;
3106
3107 // match select on i1 variables:
3108 def : Pat<(i1 (select i1:$cond, i1:$tval, i1:$fval)),
3109           (CROR (CRAND        $cond , $tval),
3110                 (CRAND (crnot $cond), $fval))>;
3111
3112 // match selectcc on i1 variables:
3113 //   select (lhs == rhs), tval, fval is:
3114 //   ((lhs == rhs) & tval) | (!(lhs == rhs) & fval)
3115 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETLT)),
3116            (CROR (CRAND (CRANDC $rhs, $lhs), $tval),
3117                  (CRAND (CRORC  $lhs, $rhs), $fval))>;
3118 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETLE)),
3119            (CROR (CRAND (CRORC  $rhs, $lhs), $tval),
3120                  (CRAND (CRANDC $lhs, $rhs), $fval))>;
3121 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETEQ)),
3122            (CROR (CRAND (CREQV $lhs, $rhs), $tval),
3123                  (CRAND (CRXOR $lhs, $rhs), $fval))>;
3124 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETGE)),
3125            (CROR (CRAND (CRORC  $lhs, $rhs), $tval),
3126                  (CRAND (CRANDC $rhs, $lhs), $fval))>;
3127 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETGT)),
3128            (CROR (CRAND (CRANDC $lhs, $rhs), $tval),
3129                  (CRAND (CRORC  $rhs, $lhs), $fval))>;
3130 def : Pat <(i1 (selectcc i1:$lhs, i1:$rhs, i1:$tval, i1:$fval, SETNE)),
3131            (CROR (CRAND (CREQV $lhs, $rhs), $fval),
3132                  (CRAND (CRXOR $lhs, $rhs), $tval))>;
3133
3134 // match selectcc on i1 variables with non-i1 output.
3135 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETLT)),
3136           (SELECT_I4 (CRANDC $rhs, $lhs), $tval, $fval)>;
3137 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETLE)),
3138           (SELECT_I4 (CRORC  $rhs, $lhs), $tval, $fval)>;
3139 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETEQ)),
3140           (SELECT_I4 (CREQV $lhs, $rhs), $tval, $fval)>;
3141 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETGE)),
3142           (SELECT_I4 (CRORC  $lhs, $rhs), $tval, $fval)>;
3143 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETGT)),
3144           (SELECT_I4 (CRANDC $lhs, $rhs), $tval, $fval)>;
3145 def : Pat<(i32 (selectcc i1:$lhs, i1:$rhs, i32:$tval, i32:$fval, SETNE)),
3146           (SELECT_I4 (CRXOR $lhs, $rhs), $tval, $fval)>;
3147
3148 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETLT)),
3149           (SELECT_I8 (CRANDC $rhs, $lhs), $tval, $fval)>;
3150 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETLE)),
3151           (SELECT_I8 (CRORC  $rhs, $lhs), $tval, $fval)>;
3152 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETEQ)),
3153           (SELECT_I8 (CREQV $lhs, $rhs), $tval, $fval)>;
3154 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETGE)),
3155           (SELECT_I8 (CRORC  $lhs, $rhs), $tval, $fval)>;
3156 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETGT)),
3157           (SELECT_I8 (CRANDC $lhs, $rhs), $tval, $fval)>;
3158 def : Pat<(i64 (selectcc i1:$lhs, i1:$rhs, i64:$tval, i64:$fval, SETNE)),
3159           (SELECT_I8 (CRXOR $lhs, $rhs), $tval, $fval)>;
3160
3161 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETLT)),
3162           (SELECT_F4 (CRANDC $rhs, $lhs), $tval, $fval)>;
3163 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETLE)),
3164           (SELECT_F4 (CRORC  $rhs, $lhs), $tval, $fval)>;
3165 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETEQ)),
3166           (SELECT_F4 (CREQV $lhs, $rhs), $tval, $fval)>;
3167 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETGE)),
3168           (SELECT_F4 (CRORC  $lhs, $rhs), $tval, $fval)>;
3169 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETGT)),
3170           (SELECT_F4 (CRANDC $lhs, $rhs), $tval, $fval)>;
3171 def : Pat<(f32 (selectcc i1:$lhs, i1:$rhs, f32:$tval, f32:$fval, SETNE)),
3172           (SELECT_F4 (CRXOR $lhs, $rhs), $tval, $fval)>;
3173
3174 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETLT)),
3175           (SELECT_F8 (CRANDC $rhs, $lhs), $tval, $fval)>;
3176 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETLE)),
3177           (SELECT_F8 (CRORC  $rhs, $lhs), $tval, $fval)>;
3178 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETEQ)),
3179           (SELECT_F8 (CREQV $lhs, $rhs), $tval, $fval)>;
3180 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETGE)),
3181           (SELECT_F8 (CRORC  $lhs, $rhs), $tval, $fval)>;
3182 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETGT)),
3183           (SELECT_F8 (CRANDC $lhs, $rhs), $tval, $fval)>;
3184 def : Pat<(f64 (selectcc i1:$lhs, i1:$rhs, f64:$tval, f64:$fval, SETNE)),
3185           (SELECT_F8 (CRXOR $lhs, $rhs), $tval, $fval)>;
3186
3187 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETLT)),
3188           (SELECT_VRRC (CRANDC $rhs, $lhs), $tval, $fval)>;
3189 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETLE)),
3190           (SELECT_VRRC (CRORC  $rhs, $lhs), $tval, $fval)>;
3191 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETEQ)),
3192           (SELECT_VRRC (CREQV $lhs, $rhs), $tval, $fval)>;
3193 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETGE)),
3194           (SELECT_VRRC (CRORC  $lhs, $rhs), $tval, $fval)>;
3195 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETGT)),
3196           (SELECT_VRRC (CRANDC $lhs, $rhs), $tval, $fval)>;
3197 def : Pat<(v4i32 (selectcc i1:$lhs, i1:$rhs, v4i32:$tval, v4i32:$fval, SETNE)),
3198           (SELECT_VRRC (CRXOR $lhs, $rhs), $tval, $fval)>;
3199
3200 let usesCustomInserter = 1 in {
3201 def ANDIo_1_EQ_BIT : Pseudo<(outs crbitrc:$dst), (ins gprc:$in),
3202                              "#ANDIo_1_EQ_BIT",
3203                              [(set i1:$dst, (trunc (not i32:$in)))]>;
3204 def ANDIo_1_GT_BIT : Pseudo<(outs crbitrc:$dst), (ins gprc:$in),
3205                              "#ANDIo_1_GT_BIT",
3206                              [(set i1:$dst, (trunc i32:$in))]>;
3207
3208 def ANDIo_1_EQ_BIT8 : Pseudo<(outs crbitrc:$dst), (ins g8rc:$in),
3209                               "#ANDIo_1_EQ_BIT8",
3210                               [(set i1:$dst, (trunc (not i64:$in)))]>;
3211 def ANDIo_1_GT_BIT8 : Pseudo<(outs crbitrc:$dst), (ins g8rc:$in),
3212                               "#ANDIo_1_GT_BIT8",
3213                               [(set i1:$dst, (trunc i64:$in))]>;
3214 }
3215
3216 def : Pat<(i1 (not (trunc i32:$in))),
3217            (ANDIo_1_EQ_BIT $in)>;
3218 def : Pat<(i1 (not (trunc i64:$in))),
3219            (ANDIo_1_EQ_BIT8 $in)>;
3220
3221 //===----------------------------------------------------------------------===//
3222 // PowerPC Instructions used for assembler/disassembler only
3223 //
3224
3225 // FIXME: For B=0 or B > 8, the registers following RT are used.
3226 // WARNING: Do not add patterns for this instruction without fixing this.
3227 def LSWI  : XForm_base_r3xo<31, 597, (outs gprc:$RT), (ins gprc:$A, u5imm:$B),
3228                             "lswi $RT, $A, $B", IIC_LdStLoad, []>;
3229
3230 // FIXME: For B=0 or B > 8, the registers following RT are used.
3231 // WARNING: Do not add patterns for this instruction without fixing this.
3232 def STSWI : XForm_base_r3xo<31, 725, (outs), (ins gprc:$RT, gprc:$A, u5imm:$B),
3233                             "stswi $RT, $A, $B", IIC_LdStLoad, []>;
3234
3235 def ISYNC : XLForm_2_ext<19, 150, 0, 0, 0, (outs), (ins),
3236                          "isync", IIC_SprISYNC, []>;
3237
3238 def ICBI : XForm_1a<31, 982, (outs), (ins memrr:$src),
3239                     "icbi $src", IIC_LdStICBI, []>;
3240
3241 // We used to have EIEIO as value but E[0-9A-Z] is a reserved name
3242 def EnforceIEIO : XForm_24_eieio<31, 854, (outs), (ins),
3243                            "eieio", IIC_LdStLoad, []>;
3244
3245 def WAIT : XForm_24_sync<31, 62, (outs), (ins i32imm:$L),
3246                          "wait $L", IIC_LdStLoad, []>;
3247
3248 def MBAR : XForm_mbar<31, 854, (outs), (ins u5imm:$MO),
3249                          "mbar $MO", IIC_LdStLoad>, Requires<[IsBookE]>;
3250
3251 def MTSR: XForm_sr<31, 210, (outs), (ins gprc:$RS, u4imm:$SR),
3252             "mtsr $SR, $RS", IIC_SprMTSR>;
3253
3254 def MFSR: XForm_sr<31, 595, (outs gprc:$RS), (ins u4imm:$SR),
3255             "mfsr $RS, $SR", IIC_SprMFSR>;
3256
3257 def MTSRIN: XForm_srin<31, 242, (outs), (ins gprc:$RS, gprc:$RB),
3258             "mtsrin $RS, $RB", IIC_SprMTSR>;
3259
3260 def MFSRIN: XForm_srin<31, 659, (outs gprc:$RS), (ins gprc:$RB),
3261             "mfsrin $RS, $RB", IIC_SprMFSR>;
3262
3263 def MTMSR: XForm_mtmsr<31, 146, (outs), (ins gprc:$RS, i32imm:$L),
3264                     "mtmsr $RS, $L", IIC_SprMTMSR>;
3265
3266 def WRTEE: XForm_mtmsr<31, 131, (outs), (ins gprc:$RS),
3267                     "wrtee $RS", IIC_SprMTMSR>, Requires<[IsBookE]> {
3268   let L = 0;
3269 }
3270
3271 def WRTEEI: I<31, (outs), (ins i1imm:$E), "wrteei $E", IIC_SprMTMSR>,
3272               Requires<[IsBookE]> {
3273   bits<1> E;
3274
3275   let Inst{16} = E;
3276   let Inst{21-30} = 163;
3277 }
3278
3279 def DCCCI : XForm_tlb<454, (outs), (ins gprc:$A, gprc:$B),
3280                "dccci $A, $B", IIC_LdStLoad>, Requires<[IsPPC4xx]>;
3281 def ICCCI : XForm_tlb<966, (outs), (ins gprc:$A, gprc:$B),
3282                "iccci $A, $B", IIC_LdStLoad>, Requires<[IsPPC4xx]>;
3283
3284 def : InstAlias<"dci 0", (DCCCI R0, R0)>, Requires<[IsPPC4xx]>;
3285 def : InstAlias<"dccci", (DCCCI R0, R0)>, Requires<[IsPPC4xx]>;
3286 def : InstAlias<"ici 0", (ICCCI R0, R0)>, Requires<[IsPPC4xx]>;
3287 def : InstAlias<"iccci", (ICCCI R0, R0)>, Requires<[IsPPC4xx]>;
3288
3289 def MFMSR : XForm_rs<31, 83, (outs gprc:$RT), (ins),
3290                   "mfmsr $RT", IIC_SprMFMSR, []>;
3291
3292 def MTMSRD : XForm_mtmsr<31, 178, (outs), (ins gprc:$RS, i32imm:$L),
3293                     "mtmsrd $RS, $L", IIC_SprMTMSRD>;
3294
3295 def MCRFS : XLForm_3<63, 64, (outs crrc:$BF), (ins crrc:$BFA),
3296                      "mcrfs $BF, $BFA", IIC_BrMCR>;
3297
3298 def MTFSFI : XLForm_4<63, 134, (outs crrc:$BF), (ins i32imm:$U, i32imm:$W),
3299                       "mtfsfi $BF, $U, $W", IIC_IntMFFS>;
3300
3301 def MTFSFIo : XLForm_4<63, 134, (outs crrc:$BF), (ins i32imm:$U, i32imm:$W),
3302                        "mtfsfi. $BF, $U, $W", IIC_IntMFFS>, isDOT;
3303
3304 def : InstAlias<"mtfsfi $BF, $U", (MTFSFI crrc:$BF, i32imm:$U, 0)>;
3305 def : InstAlias<"mtfsfi. $BF, $U", (MTFSFIo crrc:$BF, i32imm:$U, 0)>;
3306
3307 def MTFSF : XFLForm_1<63, 711, (outs),
3308                       (ins i32imm:$FLM, f8rc:$FRB, i32imm:$L, i32imm:$W),
3309                       "mtfsf $FLM, $FRB, $L, $W", IIC_IntMFFS, []>;
3310 def MTFSFo : XFLForm_1<63, 711, (outs),
3311                        (ins i32imm:$FLM, f8rc:$FRB, i32imm:$L, i32imm:$W),
3312                        "mtfsf. $FLM, $FRB, $L, $W", IIC_IntMFFS, []>, isDOT;
3313
3314 def : InstAlias<"mtfsf $FLM, $FRB", (MTFSF i32imm:$FLM, f8rc:$FRB, 0, 0)>;
3315 def : InstAlias<"mtfsf. $FLM, $FRB", (MTFSFo i32imm:$FLM, f8rc:$FRB, 0, 0)>;
3316
3317 def SLBIE : XForm_16b<31, 434, (outs), (ins gprc:$RB),
3318                         "slbie $RB", IIC_SprSLBIE, []>;
3319
3320 def SLBMTE : XForm_26<31, 402, (outs), (ins gprc:$RS, gprc:$RB),
3321                     "slbmte $RS, $RB", IIC_SprSLBMTE, []>;
3322
3323 def SLBMFEE : XForm_26<31, 915, (outs gprc:$RT), (ins gprc:$RB),
3324                        "slbmfee $RT, $RB", IIC_SprSLBMFEE, []>;
3325
3326 def SLBIA : XForm_0<31, 498, (outs), (ins), "slbia", IIC_SprSLBIA, []>;
3327
3328 def TLBIA : XForm_0<31, 370, (outs), (ins),
3329                         "tlbia", IIC_SprTLBIA, []>;
3330
3331 def TLBSYNC : XForm_0<31, 566, (outs), (ins),
3332                         "tlbsync", IIC_SprTLBSYNC, []>;
3333
3334 def TLBIEL : XForm_16b<31, 274, (outs), (ins gprc:$RB),
3335                           "tlbiel $RB", IIC_SprTLBIEL, []>;
3336
3337 def TLBLD : XForm_16b<31, 978, (outs), (ins gprc:$RB),
3338                           "tlbld $RB", IIC_LdStLoad, []>, Requires<[IsPPC6xx]>;
3339 def TLBLI : XForm_16b<31, 1010, (outs), (ins gprc:$RB),
3340                           "tlbli $RB", IIC_LdStLoad, []>, Requires<[IsPPC6xx]>;
3341
3342 def TLBIE : XForm_26<31, 306, (outs), (ins gprc:$RS, gprc:$RB),
3343                           "tlbie $RB,$RS", IIC_SprTLBIE, []>;
3344
3345 def TLBSX : XForm_tlb<914, (outs), (ins gprc:$A, gprc:$B), "tlbsx $A, $B",
3346                 IIC_LdStLoad>, Requires<[IsBookE]>;
3347
3348 def TLBIVAX : XForm_tlb<786, (outs), (ins gprc:$A, gprc:$B), "tlbivax $A, $B",
3349                 IIC_LdStLoad>, Requires<[IsBookE]>;
3350
3351 def TLBRE : XForm_24_eieio<31, 946, (outs), (ins),
3352                            "tlbre", IIC_LdStLoad, []>, Requires<[IsBookE]>;
3353
3354 def TLBWE : XForm_24_eieio<31, 978, (outs), (ins),
3355                            "tlbwe", IIC_LdStLoad, []>, Requires<[IsBookE]>;
3356
3357 def TLBRE2 : XForm_tlbws<31, 946, (outs gprc:$RS), (ins gprc:$A, i1imm:$WS),
3358                "tlbre $RS, $A, $WS", IIC_LdStLoad, []>, Requires<[IsPPC4xx]>;
3359
3360 def TLBWE2 : XForm_tlbws<31, 978, (outs), (ins gprc:$RS, gprc:$A, i1imm:$WS),
3361                "tlbwe $RS, $A, $WS", IIC_LdStLoad, []>, Requires<[IsPPC4xx]>;
3362
3363 def TLBSX2 : XForm_base_r3xo<31, 914, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3364                              "tlbsx $RST, $A, $B", IIC_LdStLoad, []>,
3365                              Requires<[IsPPC4xx]>;
3366 def TLBSX2D : XForm_base_r3xo<31, 914, (outs),
3367                               (ins gprc:$RST, gprc:$A, gprc:$B),
3368                               "tlbsx. $RST, $A, $B", IIC_LdStLoad, []>,
3369                               Requires<[IsPPC4xx]>, isDOT;
3370
3371 def RFID : XForm_0<19, 18, (outs), (ins), "rfid", IIC_IntRFID, []>;
3372
3373 def RFI : XForm_0<19, 50, (outs), (ins), "rfi", IIC_SprRFI, []>,
3374                   Requires<[IsBookE]>;
3375 def RFCI : XForm_0<19, 51, (outs), (ins), "rfci", IIC_BrB, []>,
3376                    Requires<[IsBookE]>;
3377
3378 def RFDI : XForm_0<19, 39, (outs), (ins), "rfdi", IIC_BrB, []>,
3379                    Requires<[IsE500]>;
3380 def RFMCI : XForm_0<19, 38, (outs), (ins), "rfmci", IIC_BrB, []>,
3381                     Requires<[IsE500]>;
3382
3383 def MFDCR : XFXForm_1<31, 323, (outs gprc:$RT), (ins i32imm:$SPR),
3384                       "mfdcr $RT, $SPR", IIC_SprMFSPR>, Requires<[IsPPC4xx]>;
3385 def MTDCR : XFXForm_1<31, 451, (outs), (ins gprc:$RT, i32imm:$SPR),
3386                       "mtdcr $SPR, $RT", IIC_SprMTSPR>, Requires<[IsPPC4xx]>;
3387
3388 def ATTN : XForm_attn<0, 256, (outs), (ins), "attn", IIC_BrB>;
3389
3390 def LBZCIX : XForm_base_r3xo<31, 853, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3391                              "lbzcix $RST, $A, $B", IIC_LdStLoad, []>;
3392 def LHZCIX : XForm_base_r3xo<31, 821, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3393                              "lhzcix $RST, $A, $B", IIC_LdStLoad, []>;
3394 def LWZCIX : XForm_base_r3xo<31, 789, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3395                              "lwzcix $RST, $A, $B", IIC_LdStLoad, []>;
3396 def LDCIX :  XForm_base_r3xo<31, 885, (outs gprc:$RST), (ins gprc:$A, gprc:$B),
3397                              "ldcix $RST, $A, $B", IIC_LdStLoad, []>;
3398
3399 def STBCIX : XForm_base_r3xo<31, 981, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3400                              "stbcix $RST, $A, $B", IIC_LdStLoad, []>;
3401 def STHCIX : XForm_base_r3xo<31, 949, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3402                              "sthcix $RST, $A, $B", IIC_LdStLoad, []>;
3403 def STWCIX : XForm_base_r3xo<31, 917, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3404                              "stwcix $RST, $A, $B", IIC_LdStLoad, []>;
3405 def STDCIX : XForm_base_r3xo<31, 1013, (outs), (ins gprc:$RST, gprc:$A, gprc:$B),
3406                              "stdcix $RST, $A, $B", IIC_LdStLoad, []>;
3407
3408 //===----------------------------------------------------------------------===//
3409 // PowerPC Assembler Instruction Aliases
3410 //
3411
3412 // Pseudo-instructions for alternate assembly syntax (never used by codegen).
3413 // These are aliases that require C++ handling to convert to the target
3414 // instruction, while InstAliases can be handled directly by tblgen.
3415 class PPCAsmPseudo<string asm, dag iops>
3416   : Instruction {
3417   let Namespace = "PPC";
3418   bit PPC64 = 0;  // Default value, override with isPPC64
3419
3420   let OutOperandList = (outs);
3421   let InOperandList = iops;
3422   let Pattern = [];
3423   let AsmString = asm;
3424   let isAsmParserOnly = 1;
3425   let isPseudo = 1;
3426 }
3427
3428 def : InstAlias<"sc", (SC 0)>;
3429
3430 def : InstAlias<"sync", (SYNC 0)>, Requires<[HasSYNC]>;
3431 def : InstAlias<"msync", (SYNC 0)>, Requires<[HasSYNC]>;
3432 def : InstAlias<"lwsync", (SYNC 1)>, Requires<[HasSYNC]>;
3433 def : InstAlias<"ptesync", (SYNC 2)>, Requires<[HasSYNC]>;
3434
3435 def : InstAlias<"wait", (WAIT 0)>;
3436 def : InstAlias<"waitrsv", (WAIT 1)>;
3437 def : InstAlias<"waitimpl", (WAIT 2)>;
3438
3439 def : InstAlias<"mbar", (MBAR 0)>, Requires<[IsBookE]>;
3440
3441 def : InstAlias<"crset $bx", (CREQV crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
3442 def : InstAlias<"crclr $bx", (CRXOR crbitrc:$bx, crbitrc:$bx, crbitrc:$bx)>;
3443 def : InstAlias<"crmove $bx, $by", (CROR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
3444 def : InstAlias<"crnot $bx, $by", (CRNOR crbitrc:$bx, crbitrc:$by, crbitrc:$by)>;
3445
3446 def : InstAlias<"mtxer $Rx", (MTSPR 1, gprc:$Rx)>;
3447 def : InstAlias<"mfxer $Rx", (MFSPR gprc:$Rx, 1)>;
3448
3449 def : InstAlias<"mfrtcu $Rx", (MFSPR gprc:$Rx, 4)>;
3450 def : InstAlias<"mfrtcl $Rx", (MFSPR gprc:$Rx, 5)>;
3451
3452 def : InstAlias<"mtdscr $Rx", (MTSPR 17, gprc:$Rx)>;
3453 def : InstAlias<"mfdscr $Rx", (MFSPR gprc:$Rx, 17)>;
3454
3455 def : InstAlias<"mtdsisr $Rx", (MTSPR 18, gprc:$Rx)>;
3456 def : InstAlias<"mfdsisr $Rx", (MFSPR gprc:$Rx, 18)>;
3457
3458 def : InstAlias<"mtdar $Rx", (MTSPR 19, gprc:$Rx)>;
3459 def : InstAlias<"mfdar $Rx", (MFSPR gprc:$Rx, 19)>;
3460
3461 def : InstAlias<"mtdec $Rx", (MTSPR 22, gprc:$Rx)>;
3462 def : InstAlias<"mfdec $Rx", (MFSPR gprc:$Rx, 22)>;
3463
3464 def : InstAlias<"mtsdr1 $Rx", (MTSPR 25, gprc:$Rx)>;
3465 def : InstAlias<"mfsdr1 $Rx", (MFSPR gprc:$Rx, 25)>;
3466
3467 def : InstAlias<"mtsrr0 $Rx", (MTSPR 26, gprc:$Rx)>;
3468 def : InstAlias<"mfsrr0 $Rx", (MFSPR gprc:$Rx, 26)>;
3469
3470 def : InstAlias<"mtsrr1 $Rx", (MTSPR 27, gprc:$Rx)>;
3471 def : InstAlias<"mfsrr1 $Rx", (MFSPR gprc:$Rx, 27)>;
3472
3473 def : InstAlias<"mtsrr2 $Rx", (MTSPR 990, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3474 def : InstAlias<"mfsrr2 $Rx", (MFSPR gprc:$Rx, 990)>, Requires<[IsPPC4xx]>;
3475
3476 def : InstAlias<"mtsrr3 $Rx", (MTSPR 991, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3477 def : InstAlias<"mfsrr3 $Rx", (MFSPR gprc:$Rx, 991)>, Requires<[IsPPC4xx]>;
3478
3479 def : InstAlias<"mtcfar $Rx", (MTSPR 28, gprc:$Rx)>;
3480 def : InstAlias<"mfcfar $Rx", (MFSPR gprc:$Rx, 28)>;
3481
3482 def : InstAlias<"mtamr $Rx", (MTSPR 29, gprc:$Rx)>;
3483 def : InstAlias<"mfamr $Rx", (MFSPR gprc:$Rx, 29)>;
3484
3485 def : InstAlias<"mtpid $Rx", (MTSPR 48, gprc:$Rx)>, Requires<[IsBookE]>;
3486 def : InstAlias<"mfpid $Rx", (MFSPR gprc:$Rx, 48)>, Requires<[IsBookE]>;
3487
3488 def : InstAlias<"mftb $Rx", (MFTB gprc:$Rx, 268)>;
3489 def : InstAlias<"mftbl $Rx", (MFTB gprc:$Rx, 268)>;
3490 def : InstAlias<"mftbu $Rx", (MFTB gprc:$Rx, 269)>;
3491
3492 def : InstAlias<"mttbl $Rx", (MTSPR 284, gprc:$Rx)>;
3493 def : InstAlias<"mttbu $Rx", (MTSPR 285, gprc:$Rx)>;
3494
3495 def : InstAlias<"mftblo $Rx", (MFSPR gprc:$Rx, 989)>, Requires<[IsPPC4xx]>;
3496 def : InstAlias<"mttblo $Rx", (MTSPR 989, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3497 def : InstAlias<"mftbhi $Rx", (MFSPR gprc:$Rx, 988)>, Requires<[IsPPC4xx]>;
3498 def : InstAlias<"mttbhi $Rx", (MTSPR 988, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3499
3500 def : InstAlias<"xnop", (XORI R0, R0, 0)>;
3501
3502 def : InstAlias<"mr $rA, $rB", (OR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3503 def : InstAlias<"mr. $rA, $rB", (OR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3504
3505 def : InstAlias<"not $rA, $rB", (NOR8 g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3506 def : InstAlias<"not. $rA, $rB", (NOR8o g8rc:$rA, g8rc:$rB, g8rc:$rB)>;
3507
3508 def : InstAlias<"mtcr $rA", (MTCRF8 255, g8rc:$rA)>;
3509
3510 foreach BATR = 0-3 in {
3511     def : InstAlias<"mtdbatu "#BATR#", $Rx",
3512                     (MTSPR !add(BATR, !add(BATR, 536)), gprc:$Rx)>,
3513                     Requires<[IsPPC6xx]>;
3514     def : InstAlias<"mfdbatu $Rx, "#BATR,
3515                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 536)))>,
3516                     Requires<[IsPPC6xx]>;
3517     def : InstAlias<"mtdbatl "#BATR#", $Rx",
3518                     (MTSPR !add(BATR, !add(BATR, 537)), gprc:$Rx)>,
3519                     Requires<[IsPPC6xx]>;
3520     def : InstAlias<"mfdbatl $Rx, "#BATR,
3521                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 537)))>,
3522                     Requires<[IsPPC6xx]>;
3523     def : InstAlias<"mtibatu "#BATR#", $Rx",
3524                     (MTSPR !add(BATR, !add(BATR, 528)), gprc:$Rx)>,
3525                     Requires<[IsPPC6xx]>;
3526     def : InstAlias<"mfibatu $Rx, "#BATR,
3527                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 528)))>,
3528                     Requires<[IsPPC6xx]>;
3529     def : InstAlias<"mtibatl "#BATR#", $Rx",
3530                     (MTSPR !add(BATR, !add(BATR, 529)), gprc:$Rx)>,
3531                     Requires<[IsPPC6xx]>;
3532     def : InstAlias<"mfibatl $Rx, "#BATR,
3533                     (MFSPR gprc:$Rx, !add(BATR, !add(BATR, 529)))>,
3534                     Requires<[IsPPC6xx]>;
3535 }
3536
3537 foreach BR = 0-7 in {
3538     def : InstAlias<"mfbr"#BR#" $Rx",
3539                     (MFDCR gprc:$Rx, !add(BR, 0x80))>,
3540                     Requires<[IsPPC4xx]>;
3541     def : InstAlias<"mtbr"#BR#" $Rx",
3542                     (MTDCR gprc:$Rx, !add(BR, 0x80))>,
3543                     Requires<[IsPPC4xx]>;
3544 }
3545
3546 def : InstAlias<"mtdccr $Rx", (MTSPR 1018, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3547 def : InstAlias<"mfdccr $Rx", (MFSPR gprc:$Rx, 1018)>, Requires<[IsPPC4xx]>;
3548
3549 def : InstAlias<"mticcr $Rx", (MTSPR 1019, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3550 def : InstAlias<"mficcr $Rx", (MFSPR gprc:$Rx, 1019)>, Requires<[IsPPC4xx]>;
3551
3552 def : InstAlias<"mtdear $Rx", (MTSPR 981, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3553 def : InstAlias<"mfdear $Rx", (MFSPR gprc:$Rx, 981)>, Requires<[IsPPC4xx]>;
3554
3555 def : InstAlias<"mtesr $Rx", (MTSPR 980, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3556 def : InstAlias<"mfesr $Rx", (MFSPR gprc:$Rx, 980)>, Requires<[IsPPC4xx]>;
3557
3558 def : InstAlias<"mfspefscr $Rx", (MFSPR gprc:$Rx, 512)>;
3559 def : InstAlias<"mtspefscr $Rx", (MTSPR 512, gprc:$Rx)>;
3560
3561 def : InstAlias<"mttcr $Rx", (MTSPR 986, gprc:$Rx)>, Requires<[IsPPC4xx]>;
3562 def : InstAlias<"mftcr $Rx", (MFSPR gprc:$Rx, 986)>, Requires<[IsPPC4xx]>;
3563
3564 def LAx : PPCAsmPseudo<"la $rA, $addr", (ins gprc:$rA, memri:$addr)>;
3565
3566 def SUBI : PPCAsmPseudo<"subi $rA, $rB, $imm",
3567                         (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3568 def SUBIS : PPCAsmPseudo<"subis $rA, $rB, $imm",
3569                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3570 def SUBIC : PPCAsmPseudo<"subic $rA, $rB, $imm",
3571                          (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3572 def SUBICo : PPCAsmPseudo<"subic. $rA, $rB, $imm",
3573                           (ins gprc:$rA, gprc:$rB, s16imm:$imm)>;
3574
3575 def : InstAlias<"sub $rA, $rB, $rC", (SUBF8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3576 def : InstAlias<"sub. $rA, $rB, $rC", (SUBF8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3577 def : InstAlias<"subc $rA, $rB, $rC", (SUBFC8 g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3578 def : InstAlias<"subc. $rA, $rB, $rC", (SUBFC8o g8rc:$rA, g8rc:$rC, g8rc:$rB)>;
3579
3580 def : InstAlias<"mtmsrd $RS", (MTMSRD gprc:$RS, 0)>;
3581 def : InstAlias<"mtmsr $RS", (MTMSR gprc:$RS, 0)>;
3582
3583 def : InstAlias<"mfasr $RT", (MFSPR gprc:$RT, 280)>;
3584 def : InstAlias<"mtasr $RT", (MTSPR 280, gprc:$RT)>;
3585
3586 foreach SPRG = 0-3 in {
3587   def : InstAlias<"mfsprg $RT, "#SPRG, (MFSPR gprc:$RT, !add(SPRG, 272))>;
3588   def : InstAlias<"mfsprg"#SPRG#" $RT", (MFSPR gprc:$RT, !add(SPRG, 272))>;
3589   def : InstAlias<"mtsprg "#SPRG#", $RT", (MTSPR !add(SPRG, 272), gprc:$RT)>;
3590   def : InstAlias<"mtsprg"#SPRG#" $RT", (MTSPR !add(SPRG, 272), gprc:$RT)>;
3591 }
3592 foreach SPRG = 4-7 in {
3593   def : InstAlias<"mfsprg $RT, "#SPRG, (MFSPR gprc:$RT, !add(SPRG, 256))>,
3594                   Requires<[IsBookE]>;
3595   def : InstAlias<"mfsprg"#SPRG#" $RT", (MFSPR gprc:$RT, !add(SPRG, 256))>,
3596                   Requires<[IsBookE]>;
3597   def : InstAlias<"mtsprg "#SPRG#", $RT", (MTSPR !add(SPRG, 256), gprc:$RT)>,
3598                   Requires<[IsBookE]>;
3599   def : InstAlias<"mtsprg"#SPRG#" $RT", (MTSPR !add(SPRG, 256), gprc:$RT)>,
3600                   Requires<[IsBookE]>;
3601 }
3602
3603 def : InstAlias<"mtasr $RS", (MTSPR 280, gprc:$RS)>;
3604
3605 def : InstAlias<"mfdec $RT", (MFSPR gprc:$RT, 22)>;
3606 def : InstAlias<"mtdec $RT", (MTSPR 22, gprc:$RT)>;
3607
3608 def : InstAlias<"mfpvr $RT", (MFSPR gprc:$RT, 287)>;
3609
3610 def : InstAlias<"mfsdr1 $RT", (MFSPR gprc:$RT, 25)>;
3611 def : InstAlias<"mtsdr1 $RT", (MTSPR 25, gprc:$RT)>;
3612
3613 def : InstAlias<"mfsrr0 $RT", (MFSPR gprc:$RT, 26)>;
3614 def : InstAlias<"mfsrr1 $RT", (MFSPR gprc:$RT, 27)>;
3615 def : InstAlias<"mtsrr0 $RT", (MTSPR 26, gprc:$RT)>;
3616 def : InstAlias<"mtsrr1 $RT", (MTSPR 27, gprc:$RT)>;
3617
3618 def : InstAlias<"tlbie $RB", (TLBIE R0, gprc:$RB)>;
3619
3620 def : InstAlias<"tlbrehi $RS, $A", (TLBRE2 gprc:$RS, gprc:$A, 0)>,
3621                 Requires<[IsPPC4xx]>;
3622 def : InstAlias<"tlbrelo $RS, $A", (TLBRE2 gprc:$RS, gprc:$A, 1)>,
3623                 Requires<[IsPPC4xx]>;
3624 def : InstAlias<"tlbwehi $RS, $A", (TLBWE2 gprc:$RS, gprc:$A, 0)>,
3625                 Requires<[IsPPC4xx]>;
3626 def : InstAlias<"tlbwelo $RS, $A", (TLBWE2 gprc:$RS, gprc:$A, 1)>,
3627                 Requires<[IsPPC4xx]>;
3628
3629 def EXTLWI : PPCAsmPseudo<"extlwi $rA, $rS, $n, $b",
3630                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3631 def EXTLWIo : PPCAsmPseudo<"extlwi. $rA, $rS, $n, $b",
3632                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3633 def EXTRWI : PPCAsmPseudo<"extrwi $rA, $rS, $n, $b",
3634                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3635 def EXTRWIo : PPCAsmPseudo<"extrwi. $rA, $rS, $n, $b",
3636                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3637 def INSLWI : PPCAsmPseudo<"inslwi $rA, $rS, $n, $b",
3638                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3639 def INSLWIo : PPCAsmPseudo<"inslwi. $rA, $rS, $n, $b",
3640                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3641 def INSRWI : PPCAsmPseudo<"insrwi $rA, $rS, $n, $b",
3642                           (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3643 def INSRWIo : PPCAsmPseudo<"insrwi. $rA, $rS, $n, $b",
3644                            (ins gprc:$rA, gprc:$rS, u5imm:$n, u5imm:$b)>;
3645 def ROTRWI : PPCAsmPseudo<"rotrwi $rA, $rS, $n",
3646                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3647 def ROTRWIo : PPCAsmPseudo<"rotrwi. $rA, $rS, $n",
3648                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3649 def SLWI : PPCAsmPseudo<"slwi $rA, $rS, $n",
3650                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3651 def SLWIo : PPCAsmPseudo<"slwi. $rA, $rS, $n",
3652                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3653 def SRWI : PPCAsmPseudo<"srwi $rA, $rS, $n",
3654                         (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3655 def SRWIo : PPCAsmPseudo<"srwi. $rA, $rS, $n",
3656                          (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3657 def CLRRWI : PPCAsmPseudo<"clrrwi $rA, $rS, $n",
3658                           (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3659 def CLRRWIo : PPCAsmPseudo<"clrrwi. $rA, $rS, $n",
3660                            (ins gprc:$rA, gprc:$rS, u5imm:$n)>;
3661 def CLRLSLWI : PPCAsmPseudo<"clrlslwi $rA, $rS, $b, $n",
3662                             (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
3663 def CLRLSLWIo : PPCAsmPseudo<"clrlslwi. $rA, $rS, $b, $n",
3664                              (ins gprc:$rA, gprc:$rS, u5imm:$b, u5imm:$n)>;
3665
3666 def : InstAlias<"rotlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
3667 def : InstAlias<"rotlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, u5imm:$n, 0, 31)>;
3668 def : InstAlias<"rotlw $rA, $rS, $rB", (RLWNM gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
3669 def : InstAlias<"rotlw. $rA, $rS, $rB", (RLWNMo gprc:$rA, gprc:$rS, gprc:$rB, 0, 31)>;
3670 def : InstAlias<"clrlwi $rA, $rS, $n", (RLWINM gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
3671 def : InstAlias<"clrlwi. $rA, $rS, $n", (RLWINMo gprc:$rA, gprc:$rS, 0, u5imm:$n, 31)>;
3672
3673 def : InstAlias<"cntlz $rA, $rS", (CNTLZW gprc:$rA, gprc:$rS)>;
3674 def : InstAlias<"cntlz. $rA, $rS", (CNTLZWo gprc:$rA, gprc:$rS)>;
3675
3676 def EXTLDI : PPCAsmPseudo<"extldi $rA, $rS, $n, $b",
3677                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3678 def EXTLDIo : PPCAsmPseudo<"extldi. $rA, $rS, $n, $b",
3679                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3680 def EXTRDI : PPCAsmPseudo<"extrdi $rA, $rS, $n, $b",
3681                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3682 def EXTRDIo : PPCAsmPseudo<"extrdi. $rA, $rS, $n, $b",
3683                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3684 def INSRDI : PPCAsmPseudo<"insrdi $rA, $rS, $n, $b",
3685                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3686 def INSRDIo : PPCAsmPseudo<"insrdi. $rA, $rS, $n, $b",
3687                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n, u6imm:$b)>;
3688 def ROTRDI : PPCAsmPseudo<"rotrdi $rA, $rS, $n",
3689                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3690 def ROTRDIo : PPCAsmPseudo<"rotrdi. $rA, $rS, $n",
3691                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3692 def SLDI : PPCAsmPseudo<"sldi $rA, $rS, $n",
3693                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3694 def SLDIo : PPCAsmPseudo<"sldi. $rA, $rS, $n",
3695                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3696 def SRDI : PPCAsmPseudo<"srdi $rA, $rS, $n",
3697                         (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3698 def SRDIo : PPCAsmPseudo<"srdi. $rA, $rS, $n",
3699                          (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3700 def CLRRDI : PPCAsmPseudo<"clrrdi $rA, $rS, $n",
3701                           (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3702 def CLRRDIo : PPCAsmPseudo<"clrrdi. $rA, $rS, $n",
3703                            (ins g8rc:$rA, g8rc:$rS, u6imm:$n)>;
3704 def CLRLSLDI : PPCAsmPseudo<"clrlsldi $rA, $rS, $b, $n",
3705                             (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
3706 def CLRLSLDIo : PPCAsmPseudo<"clrlsldi. $rA, $rS, $b, $n",
3707                              (ins g8rc:$rA, g8rc:$rS, u6imm:$b, u6imm:$n)>;
3708
3709 def : InstAlias<"rotldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
3710 def : InstAlias<"rotldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, u6imm:$n, 0)>;
3711 def : InstAlias<"rotld $rA, $rS, $rB", (RLDCL g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
3712 def : InstAlias<"rotld. $rA, $rS, $rB", (RLDCLo g8rc:$rA, g8rc:$rS, gprc:$rB, 0)>;
3713 def : InstAlias<"clrldi $rA, $rS, $n", (RLDICL g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
3714 def : InstAlias<"clrldi. $rA, $rS, $n", (RLDICLo g8rc:$rA, g8rc:$rS, 0, u6imm:$n)>;
3715
3716 // These generic branch instruction forms are used for the assembler parser only.
3717 // Defs and Uses are conservative, since we don't know the BO value.
3718 let PPC970_Unit = 7 in {
3719   let Defs = [CTR], Uses = [CTR, RM] in {
3720     def gBC : BForm_3<16, 0, 0, (outs),
3721                       (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
3722                       "bc $bo, $bi, $dst">;
3723     def gBCA : BForm_3<16, 1, 0, (outs),
3724                        (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
3725                        "bca $bo, $bi, $dst">;
3726   }
3727   let Defs = [LR, CTR], Uses = [CTR, RM] in {
3728     def gBCL : BForm_3<16, 0, 1, (outs),
3729                        (ins u5imm:$bo, crbitrc:$bi, condbrtarget:$dst),
3730                        "bcl $bo, $bi, $dst">;
3731     def gBCLA : BForm_3<16, 1, 1, (outs),
3732                         (ins u5imm:$bo, crbitrc:$bi, abscondbrtarget:$dst),
3733                         "bcla $bo, $bi, $dst">;
3734   }
3735   let Defs = [CTR], Uses = [CTR, LR, RM] in
3736     def gBCLR : XLForm_2<19, 16, 0, (outs),
3737                          (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
3738                          "bclr $bo, $bi, $bh", IIC_BrB, []>;
3739   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
3740     def gBCLRL : XLForm_2<19, 16, 1, (outs),
3741                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
3742                           "bclrl $bo, $bi, $bh", IIC_BrB, []>;
3743   let Defs = [CTR], Uses = [CTR, LR, RM] in
3744     def gBCCTR : XLForm_2<19, 528, 0, (outs),
3745                           (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
3746                           "bcctr $bo, $bi, $bh", IIC_BrB, []>;
3747   let Defs = [LR, CTR], Uses = [CTR, LR, RM] in
3748     def gBCCTRL : XLForm_2<19, 528, 1, (outs),
3749                            (ins u5imm:$bo, crbitrc:$bi, i32imm:$bh),
3750                            "bcctrl $bo, $bi, $bh", IIC_BrB, []>;
3751 }
3752 def : InstAlias<"bclr $bo, $bi", (gBCLR u5imm:$bo, crbitrc:$bi, 0)>;
3753 def : InstAlias<"bclrl $bo, $bi", (gBCLRL u5imm:$bo, crbitrc:$bi, 0)>;
3754 def : InstAlias<"bcctr $bo, $bi", (gBCCTR u5imm:$bo, crbitrc:$bi, 0)>;
3755 def : InstAlias<"bcctrl $bo, $bi", (gBCCTRL u5imm:$bo, crbitrc:$bi, 0)>;
3756
3757 multiclass BranchSimpleMnemonic1<string name, string pm, int bo> {
3758   def : InstAlias<"b"#name#pm#" $bi, $dst", (gBC bo, crbitrc:$bi, condbrtarget:$dst)>;
3759   def : InstAlias<"b"#name#"a"#pm#" $bi, $dst", (gBCA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
3760   def : InstAlias<"b"#name#"lr"#pm#" $bi", (gBCLR bo, crbitrc:$bi, 0)>;
3761   def : InstAlias<"b"#name#"l"#pm#" $bi, $dst", (gBCL bo, crbitrc:$bi, condbrtarget:$dst)>;
3762   def : InstAlias<"b"#name#"la"#pm#" $bi, $dst", (gBCLA bo, crbitrc:$bi, abscondbrtarget:$dst)>;
3763   def : InstAlias<"b"#name#"lrl"#pm#" $bi", (gBCLRL bo, crbitrc:$bi, 0)>;
3764 }
3765 multiclass BranchSimpleMnemonic2<string name, string pm, int bo>
3766   : BranchSimpleMnemonic1<name, pm, bo> {
3767   def : InstAlias<"b"#name#"ctr"#pm#" $bi", (gBCCTR bo, crbitrc:$bi, 0)>;
3768   def : InstAlias<"b"#name#"ctrl"#pm#" $bi", (gBCCTRL bo, crbitrc:$bi, 0)>;
3769 }
3770 defm : BranchSimpleMnemonic2<"t", "", 12>;
3771 defm : BranchSimpleMnemonic2<"f", "", 4>;
3772 defm : BranchSimpleMnemonic2<"t", "-", 14>;
3773 defm : BranchSimpleMnemonic2<"f", "-", 6>;
3774 defm : BranchSimpleMnemonic2<"t", "+", 15>;
3775 defm : BranchSimpleMnemonic2<"f", "+", 7>;
3776 defm : BranchSimpleMnemonic1<"dnzt", "", 8>;
3777 defm : BranchSimpleMnemonic1<"dnzf", "", 0>;
3778 defm : BranchSimpleMnemonic1<"dzt", "", 10>;
3779 defm : BranchSimpleMnemonic1<"dzf", "", 2>;
3780
3781 multiclass BranchExtendedMnemonicPM<string name, string pm, int bibo> {
3782   def : InstAlias<"b"#name#pm#" $cc, $dst",
3783                   (BCC bibo, crrc:$cc, condbrtarget:$dst)>;
3784   def : InstAlias<"b"#name#pm#" $dst",
3785                   (BCC bibo, CR0, condbrtarget:$dst)>;
3786
3787   def : InstAlias<"b"#name#"a"#pm#" $cc, $dst",
3788                   (BCCA bibo, crrc:$cc, abscondbrtarget:$dst)>;
3789   def : InstAlias<"b"#name#"a"#pm#" $dst",
3790                   (BCCA bibo, CR0, abscondbrtarget:$dst)>;
3791
3792   def : InstAlias<"b"#name#"lr"#pm#" $cc",
3793                   (BCCLR bibo, crrc:$cc)>;
3794   def : InstAlias<"b"#name#"lr"#pm,
3795                   (BCCLR bibo, CR0)>;
3796
3797   def : InstAlias<"b"#name#"ctr"#pm#" $cc",
3798                   (BCCCTR bibo, crrc:$cc)>;
3799   def : InstAlias<"b"#name#"ctr"#pm,
3800                   (BCCCTR bibo, CR0)>;
3801
3802   def : InstAlias<"b"#name#"l"#pm#" $cc, $dst",
3803                   (BCCL bibo, crrc:$cc, condbrtarget:$dst)>;
3804   def : InstAlias<"b"#name#"l"#pm#" $dst",
3805                   (BCCL bibo, CR0, condbrtarget:$dst)>;
3806
3807   def : InstAlias<"b"#name#"la"#pm#" $cc, $dst",
3808                   (BCCLA bibo, crrc:$cc, abscondbrtarget:$dst)>;
3809   def : InstAlias<"b"#name#"la"#pm#" $dst",
3810                   (BCCLA bibo, CR0, abscondbrtarget:$dst)>;
3811
3812   def : InstAlias<"b"#name#"lrl"#pm#" $cc",
3813                   (BCCLRL bibo, crrc:$cc)>;
3814   def : InstAlias<"b"#name#"lrl"#pm,
3815                   (BCCLRL bibo, CR0)>;
3816
3817   def : InstAlias<"b"#name#"ctrl"#pm#" $cc",
3818                   (BCCCTRL bibo, crrc:$cc)>;
3819   def : InstAlias<"b"#name#"ctrl"#pm,
3820                   (BCCCTRL bibo, CR0)>;
3821 }
3822 multiclass BranchExtendedMnemonic<string name, int bibo> {
3823   defm : BranchExtendedMnemonicPM<name, "", bibo>;
3824   defm : BranchExtendedMnemonicPM<name, "-", !add(bibo, 2)>;
3825   defm : BranchExtendedMnemonicPM<name, "+", !add(bibo, 3)>;
3826 }
3827 defm : BranchExtendedMnemonic<"lt", 12>;
3828 defm : BranchExtendedMnemonic<"gt", 44>;
3829 defm : BranchExtendedMnemonic<"eq", 76>;
3830 defm : BranchExtendedMnemonic<"un", 108>;
3831 defm : BranchExtendedMnemonic<"so", 108>;
3832 defm : BranchExtendedMnemonic<"ge", 4>;
3833 defm : BranchExtendedMnemonic<"nl", 4>;
3834 defm : BranchExtendedMnemonic<"le", 36>;
3835 defm : BranchExtendedMnemonic<"ng", 36>;
3836 defm : BranchExtendedMnemonic<"ne", 68>;
3837 defm : BranchExtendedMnemonic<"nu", 100>;
3838 defm : BranchExtendedMnemonic<"ns", 100>;
3839
3840 def : InstAlias<"cmpwi $rA, $imm", (CMPWI CR0, gprc:$rA, s16imm:$imm)>;
3841 def : InstAlias<"cmpw $rA, $rB", (CMPW CR0, gprc:$rA, gprc:$rB)>;
3842 def : InstAlias<"cmplwi $rA, $imm", (CMPLWI CR0, gprc:$rA, u16imm:$imm)>;
3843 def : InstAlias<"cmplw $rA, $rB", (CMPLW CR0, gprc:$rA, gprc:$rB)>;
3844 def : InstAlias<"cmpdi $rA, $imm", (CMPDI CR0, g8rc:$rA, s16imm64:$imm)>;
3845 def : InstAlias<"cmpd $rA, $rB", (CMPD CR0, g8rc:$rA, g8rc:$rB)>;
3846 def : InstAlias<"cmpldi $rA, $imm", (CMPLDI CR0, g8rc:$rA, u16imm64:$imm)>;
3847 def : InstAlias<"cmpld $rA, $rB", (CMPLD CR0, g8rc:$rA, g8rc:$rB)>;
3848
3849 def : InstAlias<"cmpi $bf, 0, $rA, $imm", (CMPWI crrc:$bf, gprc:$rA, s16imm:$imm)>;
3850 def : InstAlias<"cmp $bf, 0, $rA, $rB", (CMPW crrc:$bf, gprc:$rA, gprc:$rB)>;
3851 def : InstAlias<"cmpli $bf, 0, $rA, $imm", (CMPLWI crrc:$bf, gprc:$rA, u16imm:$imm)>;
3852 def : InstAlias<"cmpl $bf, 0, $rA, $rB", (CMPLW crrc:$bf, gprc:$rA, gprc:$rB)>;
3853 def : InstAlias<"cmpi $bf, 1, $rA, $imm", (CMPDI crrc:$bf, g8rc:$rA, s16imm64:$imm)>;
3854 def : InstAlias<"cmp $bf, 1, $rA, $rB", (CMPD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
3855 def : InstAlias<"cmpli $bf, 1, $rA, $imm", (CMPLDI crrc:$bf, g8rc:$rA, u16imm64:$imm)>;
3856 def : InstAlias<"cmpl $bf, 1, $rA, $rB", (CMPLD crrc:$bf, g8rc:$rA, g8rc:$rB)>;
3857
3858 multiclass TrapExtendedMnemonic<string name, int to> {
3859   def : InstAlias<"td"#name#"i $rA, $imm", (TDI to, g8rc:$rA, s16imm:$imm)>;
3860   def : InstAlias<"td"#name#" $rA, $rB", (TD to, g8rc:$rA, g8rc:$rB)>;
3861   def : InstAlias<"tw"#name#"i $rA, $imm", (TWI to, gprc:$rA, s16imm:$imm)>;
3862   def : InstAlias<"tw"#name#" $rA, $rB", (TW to, gprc:$rA, gprc:$rB)>;
3863 }
3864 defm : TrapExtendedMnemonic<"lt", 16>;
3865 defm : TrapExtendedMnemonic<"le", 20>;
3866 defm : TrapExtendedMnemonic<"eq", 4>;
3867 defm : TrapExtendedMnemonic<"ge", 12>;
3868 defm : TrapExtendedMnemonic<"gt", 8>;
3869 defm : TrapExtendedMnemonic<"nl", 12>;
3870 defm : TrapExtendedMnemonic<"ne", 24>;
3871 defm : TrapExtendedMnemonic<"ng", 20>;
3872 defm : TrapExtendedMnemonic<"llt", 2>;
3873 defm : TrapExtendedMnemonic<"lle", 6>;
3874 defm : TrapExtendedMnemonic<"lge", 5>;
3875 defm : TrapExtendedMnemonic<"lgt", 1>;
3876 defm : TrapExtendedMnemonic<"lnl", 5>;
3877 defm : TrapExtendedMnemonic<"lng", 6>;
3878 defm : TrapExtendedMnemonic<"u", 31>;
3879
3880 // Atomic loads
3881 def : Pat<(atomic_load_8  iaddr:$src), (LBZ  memri:$src)>;
3882 def : Pat<(atomic_load_16 iaddr:$src), (LHZ  memri:$src)>;
3883 def : Pat<(atomic_load_32 iaddr:$src), (LWZ  memri:$src)>;
3884 def : Pat<(atomic_load_8  xaddr:$src), (LBZX memrr:$src)>;
3885 def : Pat<(atomic_load_16 xaddr:$src), (LHZX memrr:$src)>;
3886 def : Pat<(atomic_load_32 xaddr:$src), (LWZX memrr:$src)>;
3887
3888 // Atomic stores
3889 def : Pat<(atomic_store_8  iaddr:$ptr, i32:$val), (STB  gprc:$val, memri:$ptr)>;
3890 def : Pat<(atomic_store_16 iaddr:$ptr, i32:$val), (STH  gprc:$val, memri:$ptr)>;
3891 def : Pat<(atomic_store_32 iaddr:$ptr, i32:$val), (STW  gprc:$val, memri:$ptr)>;
3892 def : Pat<(atomic_store_8  xaddr:$ptr, i32:$val), (STBX gprc:$val, memrr:$ptr)>;
3893 def : Pat<(atomic_store_16 xaddr:$ptr, i32:$val), (STHX gprc:$val, memrr:$ptr)>;
3894 def : Pat<(atomic_store_32 xaddr:$ptr, i32:$val), (STWX gprc:$val, memrr:$ptr)>;