lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
  16 #define LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCInstrInfo.h"
  20 #include "PPCRegisterInfo.h"
  21 #include "PPCSubtarget.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/Target/TargetLowering.h"
  24
  25 namespace llvm {
  26   namespace PPCISD {
  27     enum NodeType {
  28       // Start the numbering where the builtin ops and target ops leave off.
  29       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  30
  31       /// FSEL - Traditional three-operand fsel node.
  32       ///
  33       FSEL,
  34
  35       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  36       /// and f64 value containing the FP representation of the integer that
  37       /// was temporarily in the f64 operand.
  38       FCFID,
  39
  40       /// Newer FCFID[US] integer-to-floating-point conversion instructions for
  41       /// unsigned integers and single-precision outputs.
  42       FCFIDU, FCFIDS, FCFIDUS,
  43
  44       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  45       /// operand, producing an f64 value containing the integer representation
  46       /// of that FP value.
  47       FCTIDZ, FCTIWZ,
  48
  49       /// Newer FCTI[D,W]UZ floating-point-to-integer conversion instructions for
  50       /// unsigned integers.
  51       FCTIDUZ, FCTIWUZ,
  52
  53       /// Reciprocal estimate instructions (unary FP ops).
  54       FRE, FRSQRTE,
  55
  56       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  57       // three v4f32 operands and producing a v4f32 result.
  58       VMADDFP, VNMSUBFP,
  59
  60       /// VPERM - The PPC VPERM Instruction.
  61       ///
  62       VPERM,
  63
  64       /// Hi/Lo - These represent the high and low 16-bit parts of a global
  65       /// address respectively.  These nodes have two operands, the first of
  66       /// which must be a TargetGlobalAddress, and the second of which must be a
  67       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
  68       /// though these are usually folded into other nodes.
  69       Hi, Lo,
  70
  71       TOC_ENTRY,
  72
  73       /// The following three target-specific nodes are used for calls through
  74       /// function pointers in the 64-bit SVR4 ABI.
  75
  76       /// Restore the TOC from the TOC save area of the current stack frame.
  77       /// This is basically a hard coded load instruction which additionally
  78       /// takes/produces a flag.
  79       TOC_RESTORE,
  80
  81       /// Like a regular LOAD but additionally taking/producing a flag.
  82       LOAD,
  83
  84       /// LOAD into r2 (also taking/producing a flag). Like TOC_RESTORE, this is
  85       /// a hard coded load instruction.
  86       LOAD_TOC,
  87
  88       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
  89       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
  90       /// compute an allocation on the stack.
  91       DYNALLOC,
  92
  93       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
  94       /// at function entry, used for PIC code.
  95       GlobalBaseReg,
  96
  97       /// These nodes represent the 32-bit PPC shifts that operate on 6-bit
  98       /// shift amounts.  These nodes are generated by the multi-precision shift
  99       /// code.
 100       SRL, SRA, SHL,
 101
 102       /// CALL - A direct function call.
 103       /// CALL_NOP is a call with the special NOP which follows 64-bit
 104       /// SVR4 calls.
 105       CALL, CALL_NOP,
 106
 107       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
 108       /// MTCTR instruction.
 109       MTCTR,
 110
 111       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 112       /// BCTRL instruction.
 113       BCTRL,
 114
 115       /// Return with a flag operand, matched by 'blr'
 116       RET_FLAG,
 117
 118       /// R32 = MFCR(CRREG, INFLAG) - Represents the MFCRpseud/MFOCRF
 119       /// instructions.  This copies the bits corresponding to the specified
 120       /// CRREG into the resultant GPR.  Bits corresponding to other CR regs
 121       /// are undefined.
 122       MFCR,
 123
 124       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 125       EH_SJLJ_SETJMP,
 126
 127       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 128       EH_SJLJ_LONGJMP,
 129
 130       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 131       /// instructions.  For lack of better number, we use the opcode number
 132       /// encoding for the OPC field to identify the compare.  For example, 838
 133       /// is VCMPGTSH.
 134       VCMP,
 135
 136       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 137       /// altivec VCMP*o instructions.  For lack of better number, we use the
 138       /// opcode number encoding for the OPC field to identify the compare.  For
 139       /// example, 838 is VCMPGTSH.
 140       VCMPo,
 141
 142       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 143       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 144       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 145       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 146       /// an optional input flag argument.
 147       COND_BRANCH,
 148
 149       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 150       /// towards zero.  Used only as part of the long double-to-int
 151       /// conversion sequence.
 152       FADDRTZ,
 153
 154       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 155       MFFS,
 156
 157       /// LARX = This corresponds to PPC l{w|d}arx instrcution: load and
 158       /// reserve indexed. This is used to implement atomic operations.
 159       LARX,
 160
 161       /// STCX = This corresponds to PPC stcx. instrcution: store conditional
 162       /// indexed. This is used to implement atomic operations.
 163       STCX,
 164
 165       /// TC_RETURN - A tail call return.
 166       ///   operand #0 chain
 167       ///   operand #1 callee (register or absolute)
 168       ///   operand #2 stack adjustment
 169       ///   operand #3 optional in flag
 170       TC_RETURN,
 171
 172       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 173       CR6SET,
 174       CR6UNSET,
 175
 176       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 177       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 178       /// base to sym@got@tprel@ha.
 179       ADDIS_GOT_TPREL_HA,
 180
 181       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 182       /// TLS model, produces a LD instruction with base register G8RReg
 183       /// and offset sym@got@tprel@l.  This completes the addition that
 184       /// finds the offset of "sym" relative to the thread pointer.
 185       LD_GOT_TPREL_L,
 186
 187       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 188       /// model, produces an ADD instruction that adds the contents of
 189       /// G8RReg to the thread pointer.  Symbol contains a relocation
 190       /// sym@tls which is to be replaced by the thread pointer and
 191       /// identifies to the linker that the instruction is part of a
 192       /// TLS sequence.
 193       ADD_TLS,
 194
 195       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 196       /// model, produces an ADDIS8 instruction that adds the GOT base
 197       /// register to sym@got@tlsgd@ha.
 198       ADDIS_TLSGD_HA,
 199
 200       /// G8RC = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 201       /// model, produces an ADDI8 instruction that adds G8RReg to
 202       /// sym@got@tlsgd@l.
 203       ADDI_TLSGD_L,
 204
 205       /// G8RC = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 206       /// model, produces a call to __tls_get_addr(sym@tlsgd).
 207       GET_TLS_ADDR,
 208
 209       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 210       /// model, produces an ADDIS8 instruction that adds the GOT base
 211       /// register to sym@got@tlsld@ha.
 212       ADDIS_TLSLD_HA,
 213
 214       /// G8RC = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 215       /// model, produces an ADDI8 instruction that adds G8RReg to
 216       /// sym@got@tlsld@l.
 217       ADDI_TLSLD_L,
 218
 219       /// G8RC = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 220       /// model, produces a call to __tls_get_addr(sym@tlsld).
 221       GET_TLSLD_ADDR,
 222
 223       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol, Chain - For the
 224       /// local-dynamic TLS model, produces an ADDIS8 instruction
 225       /// that adds X3 to sym@dtprel@ha.  The Chain operand is needed
 226       /// to tie this in place following a copy to %X3 from the result
 227       /// of a GET_TLSLD_ADDR.
 228       ADDIS_DTPREL_HA,
 229
 230       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 231       /// model, produces an ADDI8 instruction that adds G8RReg to
 232       /// sym@got@dtprel@l.
 233       ADDI_DTPREL_L,
 234
 235       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 236       /// during instruction selection to optimize a BUILD_VECTOR into
 237       /// operations on splats.  This is necessary to avoid losing these
 238       /// optimizations due to constant folding.
 239       VADD_SPLAT,
 240
 241       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 242       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 243       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 244       /// i32.
 245       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 246
 247       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 248       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 249       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 250       /// or i32.
 251       LBRX,
 252
 253       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 254       /// chain, then an f64 value to store, then an address to store it to.
 255       STFIWX,
 256
 257       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 258       /// load which sign-extends from a 32-bit integer value into the
 259       /// destination 64-bit register.
 260       LFIWAX,
 261
 262       /// GPRC, CHAIN = LFIWZX CHAIN, Ptr - This is a floating-point
 263       /// load which zero-extends from a 32-bit integer value into the
 264       /// destination 64-bit register.
 265       LFIWZX,
 266
 267       /// G8RC = ADDIS_TOC_HA %X2, Symbol - For medium and large code model,
 268       /// produces an ADDIS8 instruction that adds the TOC base register to
 269       /// sym@toc@ha.
 270       ADDIS_TOC_HA,
 271
 272       /// G8RC = LD_TOC_L Symbol, G8RReg - For medium and large code model,
 273       /// produces a LD instruction with base register G8RReg and offset
 274       /// sym@toc@l.  Preceded by an ADDIS_TOC_HA to form a full 32-bit offset.
 275       LD_TOC_L,
 276
 277       /// G8RC = ADDI_TOC_L G8RReg, Symbol - For medium code model, produces
 278       /// an ADDI8 instruction that adds G8RReg to sym@toc@l.
 279       /// Preceded by an ADDIS_TOC_HA to form a full 32-bit offset.
 280       ADDI_TOC_L
 281     };
 282   }
 283
 284   /// Define some predicates that are used for node matching.
 285   namespace PPC {
 286     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 287     /// VPKUHUM instruction.
 288     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary);
 289
 290     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 291     /// VPKUWUM instruction.
 292     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary);
 293
 294     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 295     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 296     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 297                             bool isUnary);
 298
 299     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 300     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 301     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 302                             bool isUnary);
 303
 304     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 305     /// amount, otherwise return -1.
 306     int isVSLDOIShuffleMask(SDNode *N, bool isUnary);
 307
 308     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 309     /// specifies a splat of a single element that is suitable for input to
 310     /// VSPLTB/VSPLTH/VSPLTW.
 311     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 312
 313     /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 314     /// are -0.0.
 315     bool isAllNegativeZeroVector(SDNode *N);
 316
 317     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 318     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 319     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize);
 320
 321     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 322     /// formed by using a vspltis[bhw] instruction of the specified element
 323     /// size, return the constant being splatted.  The ByteSize field indicates
 324     /// the number of bytes of each element [124] -> [bhw].
 325     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 326   }
 327
 328   class PPCTargetLowering : public TargetLowering {
 329     const PPCSubtarget &PPCSubTarget;
 330     const PPCRegisterInfo *PPCRegInfo;
 331     const PPCInstrInfo *PPCII;
 332
 333   public:
 334     explicit PPCTargetLowering(PPCTargetMachine &TM);
 335
 336     /// getTargetNodeName() - This method returns the name of a target specific
 337     /// DAG node.
 338     virtual const char *getTargetNodeName(unsigned Opcode) const;
 339
 340     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i32; }
 341
 342     /// getSetCCResultType - Return the ISD::SETCC ValueType
 343     virtual EVT getSetCCResultType(EVT VT) const;
 344
 345     /// getPreIndexedAddressParts - returns true by value, base pointer and
 346     /// offset pointer and addressing mode by reference if the node's address
 347     /// can be legally represented as pre-indexed load / store address.
 348     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 349                                            SDValue &Offset,
 350                                            ISD::MemIndexedMode &AM,
 351                                            SelectionDAG &DAG) const;
 352
 353     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 354     /// can be represented as an indexed [r+r] operation.  Returns false if it
 355     /// can be more efficiently represented with [r+imm].
 356     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 357                              SelectionDAG &DAG) const;
 358
 359     /// SelectAddressRegImm - Returns true if the address N can be represented
 360     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 361     /// is not better represented as reg+reg.
 362     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 363                              SelectionDAG &DAG) const;
 364
 365     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 366     /// represented as an indexed [r+r] operation.
 367     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 368                                  SelectionDAG &DAG) const;
 369
 370     /// SelectAddressRegImmShift - Returns true if the address N can be
 371     /// represented by a base register plus a signed 14-bit displacement
 372     /// [r+imm*4].  Suitable for use by STD and friends.
 373     bool SelectAddressRegImmShift(SDValue N, SDValue &Disp, SDValue &Base,
 374                                   SelectionDAG &DAG) const;
 375
 376     Sched::Preference getSchedulingPreference(SDNode *N) const;
 377
 378     /// LowerOperation - Provide custom lowering hooks for some operations.
 379     ///
 380     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 381
 382     /// ReplaceNodeResults - Replace the results of node with an illegal result
 383     /// type with new values built out of custom code.
 384     ///
 385     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 386                                     SelectionDAG &DAG) const;
 387
 388     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 389
 390     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 391                                                 APInt &KnownZero,
 392                                                 APInt &KnownOne,
 393                                                 const SelectionDAG &DAG,
 394                                                 unsigned Depth = 0) const;
 395
 396     virtual MachineBasicBlock *
 397       EmitInstrWithCustomInserter(MachineInstr *MI,
 398                                   MachineBasicBlock *MBB) const;
 399     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 400                                         MachineBasicBlock *MBB, bool is64Bit,
 401                                         unsigned BinOpcode) const;
 402     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr *MI,
 403                                                 MachineBasicBlock *MBB,
 404                                             bool is8bit, unsigned Opcode) const;
 405
 406     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 407                                         MachineBasicBlock *MBB) const;
 408
 409     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 410                                          MachineBasicBlock *MBB) const;
 411
 412     ConstraintType getConstraintType(const std::string &Constraint) const;
 413
 414     /// Examine constraint string and operand type and determine a weight value.
 415     /// The operand object must already have been set up with the operand type.
 416     ConstraintWeight getSingleConstraintMatchWeight(
 417       AsmOperandInfo &info, const char *constraint) const;
 418
 419     std::pair<unsigned, const TargetRegisterClass*>
 420       getRegForInlineAsmConstraint(const std::string &Constraint,
 421                                    EVT VT) const;
 422
 423     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 424     /// function arguments in the caller parameter area.  This is the actual
 425     /// alignment, not its logarithm.
 426     unsigned getByValTypeAlignment(Type *Ty) const;
 427
 428     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 429     /// vector.  If it is invalid, don't add anything to Ops.
 430     virtual void LowerAsmOperandForConstraint(SDValue Op,
 431                                               std::string &Constraint,
 432                                               std::vector<SDValue> &Ops,
 433                                               SelectionDAG &DAG) const;
 434
 435     /// isLegalAddressingMode - Return true if the addressing mode represented
 436     /// by AM is legal for this target, for a load/store of the specified type.
 437     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 438
 439     virtual bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
 440
 441     /// getOptimalMemOpType - Returns the target specific optimal type for load
 442     /// and store operations as a result of memset, memcpy, and memmove
 443     /// lowering. If DstAlign is zero that means it's safe to destination
 444     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 445     /// means there isn't a need to check it against alignment requirement,
 446     /// probably because the source does not need to be loaded. If 'IsMemset' is
 447     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 448     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 449     /// source is constant so it does not need to be loaded.
 450     /// It returns EVT::Other if the type should be determined using generic
 451     /// target-independent logic.
 452     virtual EVT
 453     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 454                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 455                         MachineFunction &MF) const;
 456
 457     /// Is unaligned memory access allowed for the given type, and is it fast
 458     /// relative to software emulation.
 459     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast = 0) const;
 460
 461     /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
 462     /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
 463     /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
 464     /// is expanded to mul + add.
 465     virtual bool isFMAFasterThanMulAndAdd(EVT VT) const;
 466
 467   private:
 468     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 469     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 470
 471     bool
 472     IsEligibleForTailCallOptimization(SDValue Callee,
 473                                       CallingConv::ID CalleeCC,
 474                                       bool isVarArg,
 475                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 476                                       SelectionDAG& DAG) const;
 477
 478     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
 479                                          int SPDiff,
 480                                          SDValue Chain,
 481                                          SDValue &LROpOut,
 482                                          SDValue &FPOpOut,
 483                                          bool isDarwinABI,
 484                                          DebugLoc dl) const;
 485
 486     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 487     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 488     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 489     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 490     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 491     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 492     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 493     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 494     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 495     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 496     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 497                          const PPCSubtarget &Subtarget) const;
 498     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG,
 499                        const PPCSubtarget &Subtarget) const;
 500     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
 501                                 const PPCSubtarget &Subtarget) const;
 502     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG,
 503                                       const PPCSubtarget &Subtarget) const;
 504     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 505     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG, DebugLoc dl) const;
 506     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 507     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 508     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 509     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 510     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 511     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 512     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 513     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 514     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 515     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 516
 517     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 518                             CallingConv::ID CallConv, bool isVarArg,
 519                             const SmallVectorImpl<ISD::InputArg> &Ins,
 520                             DebugLoc dl, SelectionDAG &DAG,
 521                             SmallVectorImpl<SDValue> &InVals) const;
 522     SDValue FinishCall(CallingConv::ID CallConv, DebugLoc dl, bool isTailCall,
 523                        bool isVarArg,
 524                        SelectionDAG &DAG,
 525                        SmallVector<std::pair<unsigned, SDValue>, 8>
 526                          &RegsToPass,
 527                        SDValue InFlag, SDValue Chain,
 528                        SDValue &Callee,
 529                        int SPDiff, unsigned NumBytes,
 530                        const SmallVectorImpl<ISD::InputArg> &Ins,
 531                        SmallVectorImpl<SDValue> &InVals) const;
 532
 533     virtual SDValue
 534       LowerFormalArguments(SDValue Chain,
 535                            CallingConv::ID CallConv, bool isVarArg,
 536                            const SmallVectorImpl<ISD::InputArg> &Ins,
 537                            DebugLoc dl, SelectionDAG &DAG,
 538                            SmallVectorImpl<SDValue> &InVals) const;
 539
 540     virtual SDValue
 541       LowerCall(TargetLowering::CallLoweringInfo &CLI,
 542                 SmallVectorImpl<SDValue> &InVals) const;
 543
 544     virtual bool
 545       CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 546                    bool isVarArg,
 547                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 548                    LLVMContext &Context) const;
 549
 550     virtual SDValue
 551       LowerReturn(SDValue Chain,
 552                   CallingConv::ID CallConv, bool isVarArg,
 553                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 554                   const SmallVectorImpl<SDValue> &OutVals,
 555                   DebugLoc dl, SelectionDAG &DAG) const;
 556
 557     SDValue
 558       extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT, SelectionDAG &DAG,
 559                         SDValue ArgVal, DebugLoc dl) const;
 560
 561     void
 562       setMinReservedArea(MachineFunction &MF, SelectionDAG &DAG,
 563                          unsigned nAltivecParamsAtEnd,
 564                          unsigned MinReservedArea, bool isPPC64) const;
 565
 566     SDValue
 567       LowerFormalArguments_Darwin(SDValue Chain,
 568                                   CallingConv::ID CallConv, bool isVarArg,
 569                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 570                                   DebugLoc dl, SelectionDAG &DAG,
 571                                   SmallVectorImpl<SDValue> &InVals) const;
 572     SDValue
 573       LowerFormalArguments_64SVR4(SDValue Chain,
 574                                   CallingConv::ID CallConv, bool isVarArg,
 575                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 576                                   DebugLoc dl, SelectionDAG &DAG,
 577                                   SmallVectorImpl<SDValue> &InVals) const;
 578     SDValue
 579       LowerFormalArguments_32SVR4(SDValue Chain,
 580                                   CallingConv::ID CallConv, bool isVarArg,
 581                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 582                                   DebugLoc dl, SelectionDAG &DAG,
 583                                   SmallVectorImpl<SDValue> &InVals) const;
 584
 585     SDValue
 586       createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
 587                                  SDValue CallSeqStart, ISD::ArgFlagsTy Flags,
 588                                  SelectionDAG &DAG, DebugLoc dl) const;
 589
 590     SDValue
 591       LowerCall_Darwin(SDValue Chain, SDValue Callee,
 592                        CallingConv::ID CallConv,
 593                        bool isVarArg, bool isTailCall,
 594                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 595                        const SmallVectorImpl<SDValue> &OutVals,
 596                        const SmallVectorImpl<ISD::InputArg> &Ins,
 597                        DebugLoc dl, SelectionDAG &DAG,
 598                        SmallVectorImpl<SDValue> &InVals) const;
 599     SDValue
 600       LowerCall_64SVR4(SDValue Chain, SDValue Callee,
 601                        CallingConv::ID CallConv,
 602                        bool isVarArg, bool isTailCall,
 603                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 604                        const SmallVectorImpl<SDValue> &OutVals,
 605                        const SmallVectorImpl<ISD::InputArg> &Ins,
 606                        DebugLoc dl, SelectionDAG &DAG,
 607                        SmallVectorImpl<SDValue> &InVals) const;
 608     SDValue
 609     LowerCall_32SVR4(SDValue Chain, SDValue Callee, CallingConv::ID CallConv,
 610                      bool isVarArg, bool isTailCall,
 611                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 612                      const SmallVectorImpl<SDValue> &OutVals,
 613                      const SmallVectorImpl<ISD::InputArg> &Ins,
 614                      DebugLoc dl, SelectionDAG &DAG,
 615                      SmallVectorImpl<SDValue> &InVals) const;
 616
 617     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 618     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 619
 620     SDValue DAGCombineFastRecip(SDValue Op, DAGCombinerInfo &DCI) const;
 621     SDValue DAGCombineFastRecipFSQRT(SDValue Op, DAGCombinerInfo &DCI) const;
 622   };
 623 }
 624
 625 #endif   // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H