Get rid of the EdgeMapping map. Instead, just check for BasicBlock
[oota-llvm.git] / lib / Target / PowerPC / PPCISelLowering.h
1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that PPC uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #ifndef LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
16 #define LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
17
18 #include "llvm/Target/TargetLowering.h"
19 #include "llvm/CodeGen/SelectionDAG.h"
20 #include "PPC.h"
21 #include "PPCSubtarget.h"
22
23 namespace llvm {
24   namespace PPCISD {
25     enum NodeType {
26       // Start the numbering where the builtin ops and target ops leave off.
27       FIRST_NUMBER = ISD::BUILTIN_OP_END,
28
29       /// FSEL - Traditional three-operand fsel node.
30       ///
31       FSEL,
32       
33       /// FCFID - The FCFID instruction, taking an f64 operand and producing
34       /// and f64 value containing the FP representation of the integer that
35       /// was temporarily in the f64 operand.
36       FCFID,
37       
38       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64 
39       /// operand, producing an f64 value containing the integer representation
40       /// of that FP value.
41       FCTIDZ, FCTIWZ,
42       
43       /// STFIWX - The STFIWX instruction.  The first operand is an input token
44       /// chain, then an f64 value to store, then an address to store it to.
45       STFIWX,
46       
47       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
48       // three v4f32 operands and producing a v4f32 result.
49       VMADDFP, VNMSUBFP,
50       
51       /// VPERM - The PPC VPERM Instruction.
52       ///
53       VPERM,
54       
55       /// Hi/Lo - These represent the high and low 16-bit parts of a global
56       /// address respectively.  These nodes have two operands, the first of
57       /// which must be a TargetGlobalAddress, and the second of which must be a
58       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
59       /// though these are usually folded into other nodes.
60       Hi, Lo,
61       
62       TOC_ENTRY,
63
64       /// The following three target-specific nodes are used for calls through
65       /// function pointers in the 64-bit SVR4 ABI.
66
67       /// Restore the TOC from the TOC save area of the current stack frame.
68       /// This is basically a hard coded load instruction which additionally
69       /// takes/produces a flag.
70       TOC_RESTORE,
71
72       /// Like a regular LOAD but additionally taking/producing a flag.
73       LOAD,
74
75       /// LOAD into r2 (also taking/producing a flag). Like TOC_RESTORE, this is
76       /// a hard coded load instruction.
77       LOAD_TOC,
78
79       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
80       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
81       /// compute an allocation on the stack.
82       DYNALLOC,
83       
84       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
85       /// at function entry, used for PIC code.
86       GlobalBaseReg,
87       
88       /// These nodes represent the 32-bit PPC shifts that operate on 6-bit
89       /// shift amounts.  These nodes are generated by the multi-precision shift
90       /// code.
91       SRL, SRA, SHL,
92       
93       /// EXTSW_32 - This is the EXTSW instruction for use with "32-bit"
94       /// registers.
95       EXTSW_32,
96
97       /// CALL - A direct function call.
98       CALL_Darwin, CALL_SVR4,
99       
100       /// NOP - Special NOP which follows 64-bit SVR4 calls.
101       NOP,
102
103       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
104       /// MTCTR instruction.
105       MTCTR,
106       
107       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
108       /// BCTRL instruction.
109       BCTRL_Darwin, BCTRL_SVR4,
110       
111       /// Return with a flag operand, matched by 'blr'
112       RET_FLAG,
113       
114       /// R32 = MFCR(CRREG, INFLAG) - Represents the MFCR/MFOCRF instructions.
115       /// This copies the bits corresponding to the specified CRREG into the
116       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
117       MFCR,
118
119       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
120       /// instructions.  For lack of better number, we use the opcode number
121       /// encoding for the OPC field to identify the compare.  For example, 838
122       /// is VCMPGTSH.
123       VCMP,
124       
125       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
126       /// altivec VCMP*o instructions.  For lack of better number, we use the 
127       /// opcode number encoding for the OPC field to identify the compare.  For
128       /// example, 838 is VCMPGTSH.
129       VCMPo,
130       
131       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
132       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
133       /// condition register to branch on, OPC is the branch opcode to use (e.g.
134       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
135       /// an optional input flag argument.
136       COND_BRANCH,
137       
138       // The following 5 instructions are used only as part of the
139       // long double-to-int conversion sequence.
140
141       /// OUTFLAG = MFFS F8RC - This moves the FPSCR (not modelled) into the
142       /// register.
143       MFFS,
144
145       /// OUTFLAG = MTFSB0 INFLAG - This clears a bit in the FPSCR.
146       MTFSB0,
147
148       /// OUTFLAG = MTFSB1 INFLAG - This sets a bit in the FPSCR.
149       MTFSB1,
150
151       /// F8RC, OUTFLAG = FADDRTZ F8RC, F8RC, INFLAG - This is an FADD done with
152       /// rounding towards zero.  It has flags added so it won't move past the 
153       /// FPSCR-setting instructions.
154       FADDRTZ,
155
156       /// MTFSF = F8RC, INFLAG - This moves the register into the FPSCR.
157       MTFSF,
158
159       /// LARX = This corresponds to PPC l{w|d}arx instrcution: load and
160       /// reserve indexed. This is used to implement atomic operations.
161       LARX,
162
163       /// STCX = This corresponds to PPC stcx. instrcution: store conditional
164       /// indexed. This is used to implement atomic operations.
165       STCX,
166
167       /// TC_RETURN - A tail call return.
168       ///   operand #0 chain
169       ///   operand #1 callee (register or absolute)
170       ///   operand #2 stack adjustment
171       ///   operand #3 optional in flag
172       TC_RETURN,
173
174       /// STD_32 - This is the STD instruction for use with "32-bit" registers.
175       STD_32 = ISD::FIRST_TARGET_MEMORY_OPCODE,
176       
177       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a 
178       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
179       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
180       /// i32.
181       STBRX, 
182       
183       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a 
184       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
185       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
186       /// or i32.
187       LBRX
188     };
189   }
190
191   /// Define some predicates that are used for node matching.
192   namespace PPC {
193     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
194     /// VPKUHUM instruction.
195     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary);
196     
197     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
198     /// VPKUWUM instruction.
199     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary);
200
201     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
202     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
203     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
204                             bool isUnary);
205
206     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
207     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
208     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
209                             bool isUnary);
210     
211     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
212     /// amount, otherwise return -1.
213     int isVSLDOIShuffleMask(SDNode *N, bool isUnary);
214     
215     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
216     /// specifies a splat of a single element that is suitable for input to
217     /// VSPLTB/VSPLTH/VSPLTW.
218     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
219     
220     /// isAllNegativeZeroVector - Returns true if all elements of build_vector
221     /// are -0.0.
222     bool isAllNegativeZeroVector(SDNode *N);
223
224     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
225     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
226     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize);
227     
228     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
229     /// formed by using a vspltis[bhw] instruction of the specified element
230     /// size, return the constant being splatted.  The ByteSize field indicates
231     /// the number of bytes of each element [124] -> [bhw].
232     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
233   }
234   
235   class PPCTargetLowering : public TargetLowering {
236     const PPCSubtarget &PPCSubTarget;
237
238   public:
239     explicit PPCTargetLowering(PPCTargetMachine &TM);
240     
241     /// getTargetNodeName() - This method returns the name of a target specific
242     /// DAG node.
243     virtual const char *getTargetNodeName(unsigned Opcode) const;
244
245     /// getSetCCResultType - Return the ISD::SETCC ValueType
246     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
247
248     /// getPreIndexedAddressParts - returns true by value, base pointer and
249     /// offset pointer and addressing mode by reference if the node's address
250     /// can be legally represented as pre-indexed load / store address.
251     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
252                                            SDValue &Offset,
253                                            ISD::MemIndexedMode &AM,
254                                            SelectionDAG &DAG) const;
255     
256     /// SelectAddressRegReg - Given the specified addressed, check to see if it
257     /// can be represented as an indexed [r+r] operation.  Returns false if it
258     /// can be more efficiently represented with [r+imm].
259     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
260                              SelectionDAG &DAG) const;
261     
262     /// SelectAddressRegImm - Returns true if the address N can be represented
263     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
264     /// is not better represented as reg+reg.
265     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
266                              SelectionDAG &DAG) const;
267     
268     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
269     /// represented as an indexed [r+r] operation.
270     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
271                                  SelectionDAG &DAG) const;
272
273     /// SelectAddressRegImmShift - Returns true if the address N can be
274     /// represented by a base register plus a signed 14-bit displacement
275     /// [r+imm*4].  Suitable for use by STD and friends.
276     bool SelectAddressRegImmShift(SDValue N, SDValue &Disp, SDValue &Base,
277                                   SelectionDAG &DAG) const;
278
279     
280     /// LowerOperation - Provide custom lowering hooks for some operations.
281     ///
282     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
283
284     /// ReplaceNodeResults - Replace the results of node with an illegal result
285     /// type with new values built out of custom code.
286     ///
287     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
288                                     SelectionDAG &DAG) const;
289
290     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
291     
292     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
293                                                 const APInt &Mask,
294                                                 APInt &KnownZero, 
295                                                 APInt &KnownOne,
296                                                 const SelectionDAG &DAG,
297                                                 unsigned Depth = 0) const;
298
299     virtual MachineBasicBlock *
300       EmitInstrWithCustomInserter(MachineInstr *MI,
301                                   MachineBasicBlock *MBB) const;
302     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI, 
303                                         MachineBasicBlock *MBB, bool is64Bit,
304                                         unsigned BinOpcode) const;
305     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr *MI, 
306                                                 MachineBasicBlock *MBB, 
307                                             bool is8bit, unsigned Opcode) const;
308     
309     ConstraintType getConstraintType(const std::string &Constraint) const;
310     std::pair<unsigned, const TargetRegisterClass*> 
311       getRegForInlineAsmConstraint(const std::string &Constraint,
312                                    EVT VT) const;
313
314     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
315     /// function arguments in the caller parameter area.  This is the actual
316     /// alignment, not its logarithm.
317     unsigned getByValTypeAlignment(const Type *Ty) const;
318
319     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
320     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
321     /// true it means one of the asm constraint of the inline asm instruction
322     /// being processed is 'm'.
323     virtual void LowerAsmOperandForConstraint(SDValue Op,
324                                               char ConstraintLetter,
325                                               bool hasMemory,
326                                               std::vector<SDValue> &Ops,
327                                               SelectionDAG &DAG) const;
328     
329     /// isLegalAddressingMode - Return true if the addressing mode represented
330     /// by AM is legal for this target, for a load/store of the specified type.
331     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
332     
333     /// isLegalAddressImmediate - Return true if the integer value can be used
334     /// as the offset of the target addressing mode for load / store of the
335     /// given type.
336     virtual bool isLegalAddressImmediate(int64_t V, const Type *Ty) const;
337
338     /// isLegalAddressImmediate - Return true if the GlobalValue can be used as
339     /// the offset of the target addressing mode.
340     virtual bool isLegalAddressImmediate(GlobalValue *GV) const;
341
342     virtual bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
343     
344     /// getOptimalMemOpType - Returns the target specific optimal type for load
345     /// and store operations as a result of memset, memcpy, and memmove
346     /// lowering. If DstAlign is zero that means it's safe to destination
347     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
348     /// means there isn't a need to check it against alignment requirement,
349     /// probably because the source does not need to be loaded. If
350     /// 'NonScalarIntSafe' is true, that means it's safe to return a
351     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
352     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
353     /// constant so it does not need to be loaded.
354     /// It returns EVT::Other if the type should be determined using generic
355     /// target-independent logic.
356     virtual EVT
357     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
358                         bool NonScalarIntSafe, bool MemcpyStrSrc,
359                         MachineFunction &MF) const;
360
361     /// getFunctionAlignment - Return the Log2 alignment of this function.
362     virtual unsigned getFunctionAlignment(const Function *F) const;
363
364   private:
365     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
366     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
367
368     bool
369     IsEligibleForTailCallOptimization(SDValue Callee,
370                                       CallingConv::ID CalleeCC,
371                                       bool isVarArg,
372                                       const SmallVectorImpl<ISD::InputArg> &Ins,
373                                       SelectionDAG& DAG) const;
374
375     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
376                                          int SPDiff,
377                                          SDValue Chain,
378                                          SDValue &LROpOut,
379                                          SDValue &FPOpOut,
380                                          bool isDarwinABI,
381                                          DebugLoc dl) const;
382
383     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
384     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
385     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
386     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
387     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
388     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
389     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
390     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
391     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
392     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
393                          const PPCSubtarget &Subtarget) const;
394     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG,
395                        const PPCSubtarget &Subtarget) const;
396     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
397                                 const PPCSubtarget &Subtarget) const;
398     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG,
399                                       const PPCSubtarget &Subtarget) const;
400     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
401     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG, DebugLoc dl) const;
402     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
403     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
404     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
405     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
406     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
407     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
408     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
409     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
410     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
411     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
412
413     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
414                             CallingConv::ID CallConv, bool isVarArg,
415                             const SmallVectorImpl<ISD::InputArg> &Ins,
416                             DebugLoc dl, SelectionDAG &DAG,
417                             SmallVectorImpl<SDValue> &InVals) const;
418     SDValue FinishCall(CallingConv::ID CallConv, DebugLoc dl, bool isTailCall,
419                        bool isVarArg,
420                        SelectionDAG &DAG,
421                        SmallVector<std::pair<unsigned, SDValue>, 8>
422                          &RegsToPass,
423                        SDValue InFlag, SDValue Chain,
424                        SDValue &Callee,
425                        int SPDiff, unsigned NumBytes,
426                        const SmallVectorImpl<ISD::InputArg> &Ins,
427                        SmallVectorImpl<SDValue> &InVals) const;
428
429     virtual SDValue
430       LowerFormalArguments(SDValue Chain,
431                            CallingConv::ID CallConv, bool isVarArg,
432                            const SmallVectorImpl<ISD::InputArg> &Ins,
433                            DebugLoc dl, SelectionDAG &DAG,
434                            SmallVectorImpl<SDValue> &InVals) const;
435
436     virtual SDValue
437       LowerCall(SDValue Chain, SDValue Callee,
438                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
439                 const SmallVectorImpl<ISD::OutputArg> &Outs,
440                 const SmallVectorImpl<ISD::InputArg> &Ins,
441                 DebugLoc dl, SelectionDAG &DAG,
442                 SmallVectorImpl<SDValue> &InVals) const;
443
444     virtual SDValue
445       LowerReturn(SDValue Chain,
446                   CallingConv::ID CallConv, bool isVarArg,
447                   const SmallVectorImpl<ISD::OutputArg> &Outs,
448                   DebugLoc dl, SelectionDAG &DAG) const;
449
450     SDValue
451       LowerFormalArguments_Darwin(SDValue Chain,
452                                   CallingConv::ID CallConv, bool isVarArg,
453                                   const SmallVectorImpl<ISD::InputArg> &Ins,
454                                   DebugLoc dl, SelectionDAG &DAG,
455                                   SmallVectorImpl<SDValue> &InVals) const;
456     SDValue
457       LowerFormalArguments_SVR4(SDValue Chain,
458                                 CallingConv::ID CallConv, bool isVarArg,
459                                 const SmallVectorImpl<ISD::InputArg> &Ins,
460                                 DebugLoc dl, SelectionDAG &DAG,
461                                 SmallVectorImpl<SDValue> &InVals) const;
462
463     SDValue
464       LowerCall_Darwin(SDValue Chain, SDValue Callee,
465                        CallingConv::ID CallConv, bool isVarArg, bool isTailCall,
466                        const SmallVectorImpl<ISD::OutputArg> &Outs,
467                        const SmallVectorImpl<ISD::InputArg> &Ins,
468                        DebugLoc dl, SelectionDAG &DAG,
469                        SmallVectorImpl<SDValue> &InVals) const;
470     SDValue
471       LowerCall_SVR4(SDValue Chain, SDValue Callee,
472                      CallingConv::ID CallConv, bool isVarArg, bool isTailCall,
473                      const SmallVectorImpl<ISD::OutputArg> &Outs,
474                      const SmallVectorImpl<ISD::InputArg> &Ins,
475                      DebugLoc dl, SelectionDAG &DAG,
476                      SmallVectorImpl<SDValue> &InVals) const;
477   };
478 }
479
480 #endif   // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H