Ask legalize to promote all vector shuffles to be v16i8 instead of having to
[oota-llvm.git] / lib / Target / PowerPC / PPCISelLowering.h
1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file was developed by Chris Lattner and is distributed under
6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that PPC uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #ifndef LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
16 #define LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
17
18 #include "llvm/Target/TargetLowering.h"
19 #include "llvm/CodeGen/SelectionDAG.h"
20 #include "PPC.h"
21
22 namespace llvm {
23   namespace PPCISD {
24     enum NodeType {
25       // Start the numbering where the builting ops and target ops leave off.
26       FIRST_NUMBER = ISD::BUILTIN_OP_END+PPC::INSTRUCTION_LIST_END,
27
28       /// FSEL - Traditional three-operand fsel node.
29       ///
30       FSEL,
31       
32       /// FCFID - The FCFID instruction, taking an f64 operand and producing
33       /// and f64 value containing the FP representation of the integer that
34       /// was temporarily in the f64 operand.
35       FCFID,
36       
37       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64 
38       /// operand, producing an f64 value containing the integer representation
39       /// of that FP value.
40       FCTIDZ, FCTIWZ,
41       
42       /// STFIWX - The STFIWX instruction.  The first operand is an input token
43       /// chain, then an f64 value to store, then an address to store it to,
44       /// then a SRCVALUE for the address.
45       STFIWX,
46       
47       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
48       // three v4f32 operands and producing a v4f32 result.
49       VMADDFP, VNMSUBFP,
50       
51       /// VPERM - The PPC VPERM Instruction.
52       ///
53       VPERM,
54       
55       /// Hi/Lo - These represent the high and low 16-bit parts of a global
56       /// address respectively.  These nodes have two operands, the first of
57       /// which must be a TargetGlobalAddress, and the second of which must be a
58       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
59       /// though these are usually folded into other nodes.
60       Hi, Lo,
61       
62       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
63       /// at function entry, used for PIC code.
64       GlobalBaseReg,
65       
66       /// These nodes represent the 32-bit PPC shifts that operate on 6-bit
67       /// shift amounts.  These nodes are generated by the multi-precision shift
68       /// code.
69       SRL, SRA, SHL,
70       
71       /// EXTSW_32 - This is the EXTSW instruction for use with "32-bit"
72       /// registers.
73       EXTSW_32,
74
75       /// STD_32 - This is the STD instruction for use with "32-bit" registers.
76       STD_32,
77       
78       /// CALL - A function call.
79       CALL,
80       
81       /// Return with a flag operand, matched by 'blr'
82       RET_FLAG,
83       
84       /// R32 = MFCR(CRREG, INFLAG) - Represents the MFCR/MFOCRF instructions.
85       /// This copies the bits corresponding to the specified CRREG into the
86       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
87       MFCR,
88
89       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
90       /// instructions.  For lack of better number, we use the opcode number
91       /// encoding for the OPC field to identify the compare.  For example, 838
92       /// is VCMPGTSH.
93       VCMP,
94       
95       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
96       /// altivec VCMP*o instructions.  For lack of better number, we use the 
97       /// opcode number encoding for the OPC field to identify the compare.  For
98       /// example, 838 is VCMPGTSH.
99       VCMPo
100     };
101   }
102
103   /// Define some predicates that are used for node matching.
104   namespace PPC {
105     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
106     /// specifies a splat of a single element that is suitable for input to
107     /// VSPLTB/VSPLTH/VSPLTW.
108     bool isSplatShuffleMask(SDNode *N, unsigned EltSize);
109     
110     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
111     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
112     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize);
113     
114     /// isVecSplatImm - Return true if this is a build_vector of constants which
115     /// can be formed by using a vspltis[bhw] instruction.  The ByteSize field
116     /// indicates the number of bytes of each element [124] -> [bhw].
117     bool isVecSplatImm(SDNode *N, unsigned ByteSize, char *Val = 0);
118   }
119   
120   class PPCTargetLowering : public TargetLowering {
121     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
122     int ReturnAddrIndex;              // FrameIndex for return slot.
123   public:
124     PPCTargetLowering(TargetMachine &TM);
125     
126     /// getTargetNodeName() - This method returns the name of a target specific
127     /// DAG node.
128     virtual const char *getTargetNodeName(unsigned Opcode) const;
129     
130     /// LowerOperation - Provide custom lowering hooks for some operations.
131     ///
132     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
133     
134     virtual SDOperand PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
135
136     virtual void computeMaskedBitsForTargetNode(const SDOperand Op,
137                                                 uint64_t Mask,
138                                                 uint64_t &KnownZero, 
139                                                 uint64_t &KnownOne,
140                                                 unsigned Depth = 0) const;
141     /// LowerArguments - This hook must be implemented to indicate how we should
142     /// lower the arguments for the specified function, into the specified DAG.
143     virtual std::vector<SDOperand>
144       LowerArguments(Function &F, SelectionDAG &DAG);
145     
146     /// LowerCallTo - This hook lowers an abstract call to a function into an
147     /// actual call.
148     virtual std::pair<SDOperand, SDOperand>
149       LowerCallTo(SDOperand Chain, const Type *RetTy, bool isVarArg,
150                   unsigned CC,
151                   bool isTailCall, SDOperand Callee, ArgListTy &Args,
152                   SelectionDAG &DAG);
153
154     virtual MachineBasicBlock *InsertAtEndOfBasicBlock(MachineInstr *MI,
155                                                        MachineBasicBlock *MBB);
156     
157     ConstraintType getConstraintType(char ConstraintLetter) const;
158     std::vector<unsigned> 
159       getRegClassForInlineAsmConstraint(const std::string &Constraint,
160                                         MVT::ValueType VT) const;
161     bool isOperandValidForConstraint(SDOperand Op, char ConstraintLetter);
162
163     /// isLegalAddressImmediate - Return true if the integer value can be used
164     /// as the offset of the target addressing mode.
165     virtual bool isLegalAddressImmediate(int64_t V) const;
166   };
167 }
168
169 #endif   // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H