Remove PPC:isZeroVector, use ISD::isBuildVectorAllZeros instead
[oota-llvm.git] / lib / Target / PowerPC / PPCISelLowering.h
1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file was developed by Chris Lattner and is distributed under
6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that PPC uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
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15 #ifndef LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
16 #define LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
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18 #include "llvm/Target/TargetLowering.h"
19 #include "llvm/CodeGen/SelectionDAG.h"
20 #include "PPC.h"
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22 namespace llvm {
23   namespace PPCISD {
24     enum NodeType {
25       // Start the numbering where the builting ops and target ops leave off.
26       FIRST_NUMBER = ISD::BUILTIN_OP_END+PPC::INSTRUCTION_LIST_END,
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28       /// FSEL - Traditional three-operand fsel node.
29       ///
30       FSEL,
31       
32       /// FCFID - The FCFID instruction, taking an f64 operand and producing
33       /// and f64 value containing the FP representation of the integer that
34       /// was temporarily in the f64 operand.
35       FCFID,
36       
37       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64 
38       /// operand, producing an f64 value containing the integer representation
39       /// of that FP value.
40       FCTIDZ, FCTIWZ,
41       
42       /// STFIWX - The STFIWX instruction.  The first operand is an input token
43       /// chain, then an f64 value to store, then an address to store it to,
44       /// then a SRCVALUE for the address.
45       STFIWX,
46       
47       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
48       // three v4f32 operands and producing a v4f32 result.
49       VMADDFP, VNMSUBFP,
50       
51       /// LVE_X - The PPC LVE*X instructions.  The size of the element loaded is
52       /// the size of the element type of the vector result.  The element loaded
53       /// depends on the alignment of the input pointer.
54       ///
55       /// The first operand is a token chain, the second is the address to load
56       /// the third is the SRCVALUE node.
57       LVE_X,
58       
59       /// VPERM - The PPC VPERM Instruction.
60       ///
61       VPERM,
62       
63       /// Hi/Lo - These represent the high and low 16-bit parts of a global
64       /// address respectively.  These nodes have two operands, the first of
65       /// which must be a TargetGlobalAddress, and the second of which must be a
66       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
67       /// though these are usually folded into other nodes.
68       Hi, Lo,
69       
70       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
71       /// at function entry, used for PIC code.
72       GlobalBaseReg,
73       
74       /// These nodes represent the 32-bit PPC shifts that operate on 6-bit
75       /// shift amounts.  These nodes are generated by the multi-precision shift
76       /// code.
77       SRL, SRA, SHL,
78       
79       /// EXTSW_32 - This is the EXTSW instruction for use with "32-bit"
80       /// registers.
81       EXTSW_32,
82
83       /// STD_32 - This is the STD instruction for use with "32-bit" registers.
84       STD_32,
85       
86       /// CALL - A function call.
87       CALL,
88       
89       /// Return with a flag operand, matched by 'blr'
90       RET_FLAG,
91     };
92   }
93
94   /// Define some predicates that are used for node matching.
95   namespace PPC {
96     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
97     /// specifies a splat of a single element that is suitable for input to
98     /// VSPLTB/VSPLTH/VSPLTW.
99     bool isSplatShuffleMask(SDNode *N);
100     
101     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
102     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
103     unsigned getVSPLTImmediate(SDNode *N);
104     
105     /// isVecSplatImm - Return true if this is a build_vector of constants which
106     /// can be formed by using a vspltis[bhw] instruction.  The ByteSize field
107     /// indicates the number of bytes of each element [124] -> [bhw].
108     bool isVecSplatImm(SDNode *N, unsigned ByteSize, char *Val = 0);
109   }
110   
111   class PPCTargetLowering : public TargetLowering {
112     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
113     int ReturnAddrIndex;              // FrameIndex for return slot.
114   public:
115     PPCTargetLowering(TargetMachine &TM);
116     
117     /// getTargetNodeName() - This method returns the name of a target specific
118     /// DAG node.
119     virtual const char *getTargetNodeName(unsigned Opcode) const;
120     
121     /// LowerOperation - Provide custom lowering hooks for some operations.
122     ///
123     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
124     
125     virtual SDOperand PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
126
127     /// LowerArguments - This hook must be implemented to indicate how we should
128     /// lower the arguments for the specified function, into the specified DAG.
129     virtual std::vector<SDOperand>
130       LowerArguments(Function &F, SelectionDAG &DAG);
131     
132     /// LowerCallTo - This hook lowers an abstract call to a function into an
133     /// actual call.
134     virtual std::pair<SDOperand, SDOperand>
135       LowerCallTo(SDOperand Chain, const Type *RetTy, bool isVarArg,
136                   unsigned CC,
137                   bool isTailCall, SDOperand Callee, ArgListTy &Args,
138                   SelectionDAG &DAG);
139
140     virtual MachineBasicBlock *InsertAtEndOfBasicBlock(MachineInstr *MI,
141                                                        MachineBasicBlock *MBB);
142     
143     ConstraintType getConstraintType(char ConstraintLetter) const;
144     std::vector<unsigned> 
145       getRegClassForInlineAsmConstraint(const std::string &Constraint,
146                                         MVT::ValueType VT) const;
147     bool isOperandValidForConstraint(SDOperand Op, char ConstraintLetter);
148
149     /// isLegalAddressImmediate - Return true if the integer value can be used
150     /// as the offset of the target addressing mode.
151     virtual bool isLegalAddressImmediate(int64_t V) const;
152   };
153 }
154
155 #endif   // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H