lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
  16 #define LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCInstrInfo.h"
  20 #include "PPCRegisterInfo.h"
  21 #include "PPCSubtarget.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/Target/TargetLowering.h"
  25
  26 namespace llvm {
  27   namespace PPCISD {
  28     enum NodeType {
  29       // Start the numbering where the builtin ops and target ops leave off.
  30       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  31
  32       /// FSEL - Traditional three-operand fsel node.
  33       ///
  34       FSEL,
  35
  36       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  37       /// and f64 value containing the FP representation of the integer that
  38       /// was temporarily in the f64 operand.
  39       FCFID,
  40
  41       /// Newer FCFID[US] integer-to-floating-point conversion instructions for
  42       /// unsigned integers and single-precision outputs.
  43       FCFIDU, FCFIDS, FCFIDUS,
  44
  45       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  46       /// operand, producing an f64 value containing the integer representation
  47       /// of that FP value.
  48       FCTIDZ, FCTIWZ,
  49
  50       /// Newer FCTI[D,W]UZ floating-point-to-integer conversion instructions for
  51       /// unsigned integers.
  52       FCTIDUZ, FCTIWUZ,
  53
  54       /// Reciprocal estimate instructions (unary FP ops).
  55       FRE, FRSQRTE,
  56
  57       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  58       // three v4f32 operands and producing a v4f32 result.
  59       VMADDFP, VNMSUBFP,
  60
  61       /// VPERM - The PPC VPERM Instruction.
  62       ///
  63       VPERM,
  64
  65       /// Hi/Lo - These represent the high and low 16-bit parts of a global
  66       /// address respectively.  These nodes have two operands, the first of
  67       /// which must be a TargetGlobalAddress, and the second of which must be a
  68       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
  69       /// though these are usually folded into other nodes.
  70       Hi, Lo,
  71
  72       TOC_ENTRY,
  73
  74       /// The following three target-specific nodes are used for calls through
  75       /// function pointers in the 64-bit SVR4 ABI.
  76
  77       /// Restore the TOC from the TOC save area of the current stack frame.
  78       /// This is basically a hard coded load instruction which additionally
  79       /// takes/produces a flag.
  80       TOC_RESTORE,
  81
  82       /// Like a regular LOAD but additionally taking/producing a flag.
  83       LOAD,
  84
  85       /// LOAD into r2 (also taking/producing a flag). Like TOC_RESTORE, this is
  86       /// a hard coded load instruction.
  87       LOAD_TOC,
  88
  89       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
  90       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
  91       /// compute an allocation on the stack.
  92       DYNALLOC,
  93
  94       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
  95       /// at function entry, used for PIC code.
  96       GlobalBaseReg,
  97
  98       /// These nodes represent the 32-bit PPC shifts that operate on 6-bit
  99       /// shift amounts.  These nodes are generated by the multi-precision shift
 100       /// code.
 101       SRL, SRA, SHL,
 102
 103       /// CALL - A direct function call.
 104       /// CALL_NOP is a call with the special NOP which follows 64-bit
 105       /// SVR4 calls.
 106       CALL, CALL_NOP,
 107
 108       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
 109       /// MTCTR instruction.
 110       MTCTR,
 111
 112       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 113       /// BCTRL instruction.
 114       BCTRL,
 115
 116       /// Return with a flag operand, matched by 'blr'
 117       RET_FLAG,
 118
 119       /// R32 = MFOCRF(CRREG, INFLAG) - Represents the MFOCRF instruction.
 120       /// This copies the bits corresponding to the specified CRREG into the
 121       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
 122       MFOCRF,
 123
 124       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 125       EH_SJLJ_SETJMP,
 126
 127       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 128       EH_SJLJ_LONGJMP,
 129
 130       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 131       /// instructions.  For lack of better number, we use the opcode number
 132       /// encoding for the OPC field to identify the compare.  For example, 838
 133       /// is VCMPGTSH.
 134       VCMP,
 135
 136       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 137       /// altivec VCMP*o instructions.  For lack of better number, we use the
 138       /// opcode number encoding for the OPC field to identify the compare.  For
 139       /// example, 838 is VCMPGTSH.
 140       VCMPo,
 141
 142       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 143       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 144       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 145       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 146       /// an optional input flag argument.
 147       COND_BRANCH,
 148
 149       /// CHAIN = BDNZ CHAIN, DESTBB - These are used to create counter-based
 150       /// loops.
 151       BDNZ, BDZ,
 152
 153       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 154       /// towards zero.  Used only as part of the long double-to-int
 155       /// conversion sequence.
 156       FADDRTZ,
 157
 158       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 159       MFFS,
 160
 161       /// LARX = This corresponds to PPC l{w|d}arx instrcution: load and
 162       /// reserve indexed. This is used to implement atomic operations.
 163       LARX,
 164
 165       /// STCX = This corresponds to PPC stcx. instrcution: store conditional
 166       /// indexed. This is used to implement atomic operations.
 167       STCX,
 168
 169       /// TC_RETURN - A tail call return.
 170       ///   operand #0 chain
 171       ///   operand #1 callee (register or absolute)
 172       ///   operand #2 stack adjustment
 173       ///   operand #3 optional in flag
 174       TC_RETURN,
 175
 176       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 177       CR6SET,
 178       CR6UNSET,
 179
 180       PPC32_GOT,
 181
 182       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 183       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 184       /// base to sym\@got\@tprel\@ha.
 185       ADDIS_GOT_TPREL_HA,
 186
 187       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 188       /// TLS model, produces a LD instruction with base register G8RReg
 189       /// and offset sym\@got\@tprel\@l.  This completes the addition that
 190       /// finds the offset of "sym" relative to the thread pointer.
 191       LD_GOT_TPREL_L,
 192
 193       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 194       /// model, produces an ADD instruction that adds the contents of
 195       /// G8RReg to the thread pointer.  Symbol contains a relocation
 196       /// sym\@tls which is to be replaced by the thread pointer and
 197       /// identifies to the linker that the instruction is part of a
 198       /// TLS sequence.
 199       ADD_TLS,
 200
 201       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 202       /// model, produces an ADDIS8 instruction that adds the GOT base
 203       /// register to sym\@got\@tlsgd\@ha.
 204       ADDIS_TLSGD_HA,
 205
 206       /// G8RC = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 207       /// model, produces an ADDI8 instruction that adds G8RReg to
 208       /// sym\@got\@tlsgd\@l.
 209       ADDI_TLSGD_L,
 210
 211       /// G8RC = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 212       /// model, produces a call to __tls_get_addr(sym\@tlsgd).
 213       GET_TLS_ADDR,
 214
 215       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 216       /// model, produces an ADDIS8 instruction that adds the GOT base
 217       /// register to sym\@got\@tlsld\@ha.
 218       ADDIS_TLSLD_HA,
 219
 220       /// G8RC = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 221       /// model, produces an ADDI8 instruction that adds G8RReg to
 222       /// sym\@got\@tlsld\@l.
 223       ADDI_TLSLD_L,
 224
 225       /// G8RC = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 226       /// model, produces a call to __tls_get_addr(sym\@tlsld).
 227       GET_TLSLD_ADDR,
 228
 229       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol, Chain - For the
 230       /// local-dynamic TLS model, produces an ADDIS8 instruction
 231       /// that adds X3 to sym\@dtprel\@ha. The Chain operand is needed
 232       /// to tie this in place following a copy to %X3 from the result
 233       /// of a GET_TLSLD_ADDR.
 234       ADDIS_DTPREL_HA,
 235
 236       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 237       /// model, produces an ADDI8 instruction that adds G8RReg to
 238       /// sym\@got\@dtprel\@l.
 239       ADDI_DTPREL_L,
 240
 241       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 242       /// during instruction selection to optimize a BUILD_VECTOR into
 243       /// operations on splats.  This is necessary to avoid losing these
 244       /// optimizations due to constant folding.
 245       VADD_SPLAT,
 246
 247       /// CHAIN = SC CHAIN, Imm128 - System call.  The 7-bit unsigned
 248       /// operand identifies the operating system entry point.
 249       SC,
 250
 251       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 252       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 253       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 254       /// i32.
 255       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 256
 257       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 258       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 259       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 260       /// or i32.
 261       LBRX,
 262
 263       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 264       /// chain, then an f64 value to store, then an address to store it to.
 265       STFIWX,
 266
 267       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 268       /// load which sign-extends from a 32-bit integer value into the
 269       /// destination 64-bit register.
 270       LFIWAX,
 271
 272       /// GPRC, CHAIN = LFIWZX CHAIN, Ptr - This is a floating-point
 273       /// load which zero-extends from a 32-bit integer value into the
 274       /// destination 64-bit register.
 275       LFIWZX,
 276
 277       /// G8RC = ADDIS_TOC_HA %X2, Symbol - For medium and large code model,
 278       /// produces an ADDIS8 instruction that adds the TOC base register to
 279       /// sym\@toc\@ha.
 280       ADDIS_TOC_HA,
 281
 282       /// G8RC = LD_TOC_L Symbol, G8RReg - For medium and large code model,
 283       /// produces a LD instruction with base register G8RReg and offset
 284       /// sym\@toc\@l. Preceded by an ADDIS_TOC_HA to form a full 32-bit offset.
 285       LD_TOC_L,
 286
 287       /// G8RC = ADDI_TOC_L G8RReg, Symbol - For medium code model, produces
 288       /// an ADDI8 instruction that adds G8RReg to sym\@toc\@l.
 289       /// Preceded by an ADDIS_TOC_HA to form a full 32-bit offset.
 290       ADDI_TOC_L
 291     };
 292   }
 293
 294   /// Define some predicates that are used for node matching.
 295   namespace PPC {
 296     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 297     /// VPKUHUM instruction.
 298     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary);
 299
 300     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 301     /// VPKUWUM instruction.
 302     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary);
 303
 304     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 305     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 306     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 307                             bool isUnary);
 308
 309     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 310     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 311     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 312                             bool isUnary);
 313
 314     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 315     /// amount, otherwise return -1.
 316     int isVSLDOIShuffleMask(SDNode *N, bool isUnary);
 317
 318     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 319     /// specifies a splat of a single element that is suitable for input to
 320     /// VSPLTB/VSPLTH/VSPLTW.
 321     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 322
 323     /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 324     /// are -0.0.
 325     bool isAllNegativeZeroVector(SDNode *N);
 326
 327     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 328     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 329     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize);
 330
 331     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 332     /// formed by using a vspltis[bhw] instruction of the specified element
 333     /// size, return the constant being splatted.  The ByteSize field indicates
 334     /// the number of bytes of each element [124] -> [bhw].
 335     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 336   }
 337
 338   class PPCTargetLowering : public TargetLowering {
 339     const PPCSubtarget &PPCSubTarget;
 340
 341   public:
 342     explicit PPCTargetLowering(PPCTargetMachine &TM);
 343
 344     /// getTargetNodeName() - This method returns the name of a target specific
 345     /// DAG node.
 346     virtual const char *getTargetNodeName(unsigned Opcode) const;
 347
 348     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i32; }
 349
 350     /// getSetCCResultType - Return the ISD::SETCC ValueType
 351     virtual EVT getSetCCResultType(LLVMContext &Context, EVT VT) const;
 352
 353     /// getPreIndexedAddressParts - returns true by value, base pointer and
 354     /// offset pointer and addressing mode by reference if the node's address
 355     /// can be legally represented as pre-indexed load / store address.
 356     virtual bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 357                                            SDValue &Offset,
 358                                            ISD::MemIndexedMode &AM,
 359                                            SelectionDAG &DAG) const;
 360
 361     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 362     /// can be represented as an indexed [r+r] operation.  Returns false if it
 363     /// can be more efficiently represented with [r+imm].
 364     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 365                              SelectionDAG &DAG) const;
 366
 367     /// SelectAddressRegImm - Returns true if the address N can be represented
 368     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 369     /// is not better represented as reg+reg.  If Aligned is true, only accept
 370     /// displacements suitable for STD and friends, i.e. multiples of 4.
 371     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 372                              SelectionDAG &DAG, bool Aligned) const;
 373
 374     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 375     /// represented as an indexed [r+r] operation.
 376     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 377                                  SelectionDAG &DAG) const;
 378
 379     Sched::Preference getSchedulingPreference(SDNode *N) const;
 380
 381     /// LowerOperation - Provide custom lowering hooks for some operations.
 382     ///
 383     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 384
 385     /// ReplaceNodeResults - Replace the results of node with an illegal result
 386     /// type with new values built out of custom code.
 387     ///
 388     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 389                                     SelectionDAG &DAG) const;
 390
 391     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 392
 393     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 394                                                 APInt &KnownZero,
 395                                                 APInt &KnownOne,
 396                                                 const SelectionDAG &DAG,
 397                                                 unsigned Depth = 0) const;
 398
 399     virtual MachineBasicBlock *
 400       EmitInstrWithCustomInserter(MachineInstr *MI,
 401                                   MachineBasicBlock *MBB) const;
 402     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 403                                         MachineBasicBlock *MBB, bool is64Bit,
 404                                         unsigned BinOpcode) const;
 405     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr *MI,
 406                                                 MachineBasicBlock *MBB,
 407                                             bool is8bit, unsigned Opcode) const;
 408
 409     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 410                                         MachineBasicBlock *MBB) const;
 411
 412     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 413                                          MachineBasicBlock *MBB) const;
 414
 415     ConstraintType getConstraintType(const std::string &Constraint) const;
 416
 417     /// Examine constraint string and operand type and determine a weight value.
 418     /// The operand object must already have been set up with the operand type.
 419     ConstraintWeight getSingleConstraintMatchWeight(
 420       AsmOperandInfo &info, const char *constraint) const;
 421
 422     std::pair<unsigned, const TargetRegisterClass*>
 423       getRegForInlineAsmConstraint(const std::string &Constraint,
 424                                    MVT VT) const;
 425
 426     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 427     /// function arguments in the caller parameter area.  This is the actual
 428     /// alignment, not its logarithm.
 429     unsigned getByValTypeAlignment(Type *Ty) const;
 430
 431     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 432     /// vector.  If it is invalid, don't add anything to Ops.
 433     virtual void LowerAsmOperandForConstraint(SDValue Op,
 434                                               std::string &Constraint,
 435                                               std::vector<SDValue> &Ops,
 436                                               SelectionDAG &DAG) const;
 437
 438     /// isLegalAddressingMode - Return true if the addressing mode represented
 439     /// by AM is legal for this target, for a load/store of the specified type.
 440     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 441
 442     virtual bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const;
 443
 444     /// getOptimalMemOpType - Returns the target specific optimal type for load
 445     /// and store operations as a result of memset, memcpy, and memmove
 446     /// lowering. If DstAlign is zero that means it's safe to destination
 447     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 448     /// means there isn't a need to check it against alignment requirement,
 449     /// probably because the source does not need to be loaded. If 'IsMemset' is
 450     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 451     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 452     /// source is constant so it does not need to be loaded.
 453     /// It returns EVT::Other if the type should be determined using generic
 454     /// target-independent logic.
 455     virtual EVT
 456     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 457                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 458                         MachineFunction &MF) const;
 459
 460     /// Is unaligned memory access allowed for the given type, and is it fast
 461     /// relative to software emulation.
 462     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast = 0) const;
 463
 464     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 465     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 466     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 467     /// expanded to fmul + fadd.
 468     virtual bool isFMAFasterThanFMulAndFAdd(EVT VT) const;
 469
 470     /// createFastISel - This method returns a target-specific FastISel object,
 471     /// or null if the target does not support "fast" instruction selection.
 472     virtual FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 473                                      const TargetLibraryInfo *LibInfo) const;
 474
 475   private:
 476     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 477     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 478
 479     bool
 480     IsEligibleForTailCallOptimization(SDValue Callee,
 481                                       CallingConv::ID CalleeCC,
 482                                       bool isVarArg,
 483                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 484                                       SelectionDAG& DAG) const;
 485
 486     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
 487                                          int SPDiff,
 488                                          SDValue Chain,
 489                                          SDValue &LROpOut,
 490                                          SDValue &FPOpOut,
 491                                          bool isDarwinABI,
 492                                          SDLoc dl) const;
 493
 494     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 495     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 496     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 497     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 498     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 499     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 500     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 501     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 502     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 503     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 504     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 505                          const PPCSubtarget &Subtarget) const;
 506     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG,
 507                        const PPCSubtarget &Subtarget) const;
 508     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG,
 509                         const PPCSubtarget &Subtarget) const;
 510     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
 511                                 const PPCSubtarget &Subtarget) const;
 512     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG,
 513                                       const PPCSubtarget &Subtarget) const;
 514     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 515     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG, SDLoc dl) const;
 516     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 517     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 518     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 519     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 520     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 521     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 522     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 523     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 524     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 525     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 526
 527     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 528                             CallingConv::ID CallConv, bool isVarArg,
 529                             const SmallVectorImpl<ISD::InputArg> &Ins,
 530                             SDLoc dl, SelectionDAG &DAG,
 531                             SmallVectorImpl<SDValue> &InVals) const;
 532     SDValue FinishCall(CallingConv::ID CallConv, SDLoc dl, bool isTailCall,
 533                        bool isVarArg,
 534                        SelectionDAG &DAG,
 535                        SmallVector<std::pair<unsigned, SDValue>, 8>
 536                          &RegsToPass,
 537                        SDValue InFlag, SDValue Chain,
 538                        SDValue &Callee,
 539                        int SPDiff, unsigned NumBytes,
 540                        const SmallVectorImpl<ISD::InputArg> &Ins,
 541                        SmallVectorImpl<SDValue> &InVals) const;
 542
 543     virtual SDValue
 544       LowerFormalArguments(SDValue Chain,
 545                            CallingConv::ID CallConv, bool isVarArg,
 546                            const SmallVectorImpl<ISD::InputArg> &Ins,
 547                            SDLoc dl, SelectionDAG &DAG,
 548                            SmallVectorImpl<SDValue> &InVals) const;
 549
 550     virtual SDValue
 551       LowerCall(TargetLowering::CallLoweringInfo &CLI,
 552                 SmallVectorImpl<SDValue> &InVals) const;
 553
 554     virtual bool
 555       CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 556                    bool isVarArg,
 557                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 558                    LLVMContext &Context) const;
 559
 560     virtual SDValue
 561       LowerReturn(SDValue Chain,
 562                   CallingConv::ID CallConv, bool isVarArg,
 563                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 564                   const SmallVectorImpl<SDValue> &OutVals,
 565                   SDLoc dl, SelectionDAG &DAG) const;
 566
 567     SDValue
 568       extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT, SelectionDAG &DAG,
 569                         SDValue ArgVal, SDLoc dl) const;
 570
 571     void
 572       setMinReservedArea(MachineFunction &MF, SelectionDAG &DAG,
 573                          unsigned nAltivecParamsAtEnd,
 574                          unsigned MinReservedArea, bool isPPC64) const;
 575
 576     SDValue
 577       LowerFormalArguments_Darwin(SDValue Chain,
 578                                   CallingConv::ID CallConv, bool isVarArg,
 579                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 580                                   SDLoc dl, SelectionDAG &DAG,
 581                                   SmallVectorImpl<SDValue> &InVals) const;
 582     SDValue
 583       LowerFormalArguments_64SVR4(SDValue Chain,
 584                                   CallingConv::ID CallConv, bool isVarArg,
 585                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 586                                   SDLoc dl, SelectionDAG &DAG,
 587                                   SmallVectorImpl<SDValue> &InVals) const;
 588     SDValue
 589       LowerFormalArguments_32SVR4(SDValue Chain,
 590                                   CallingConv::ID CallConv, bool isVarArg,
 591                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 592                                   SDLoc dl, SelectionDAG &DAG,
 593                                   SmallVectorImpl<SDValue> &InVals) const;
 594
 595     SDValue
 596       createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
 597                                  SDValue CallSeqStart, ISD::ArgFlagsTy Flags,
 598                                  SelectionDAG &DAG, SDLoc dl) const;
 599
 600     SDValue
 601       LowerCall_Darwin(SDValue Chain, SDValue Callee,
 602                        CallingConv::ID CallConv,
 603                        bool isVarArg, bool isTailCall,
 604                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 605                        const SmallVectorImpl<SDValue> &OutVals,
 606                        const SmallVectorImpl<ISD::InputArg> &Ins,
 607                        SDLoc dl, SelectionDAG &DAG,
 608                        SmallVectorImpl<SDValue> &InVals) const;
 609     SDValue
 610       LowerCall_64SVR4(SDValue Chain, SDValue Callee,
 611                        CallingConv::ID CallConv,
 612                        bool isVarArg, bool isTailCall,
 613                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 614                        const SmallVectorImpl<SDValue> &OutVals,
 615                        const SmallVectorImpl<ISD::InputArg> &Ins,
 616                        SDLoc dl, SelectionDAG &DAG,
 617                        SmallVectorImpl<SDValue> &InVals) const;
 618     SDValue
 619     LowerCall_32SVR4(SDValue Chain, SDValue Callee, CallingConv::ID CallConv,
 620                      bool isVarArg, bool isTailCall,
 621                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 622                      const SmallVectorImpl<SDValue> &OutVals,
 623                      const SmallVectorImpl<ISD::InputArg> &Ins,
 624                      SDLoc dl, SelectionDAG &DAG,
 625                      SmallVectorImpl<SDValue> &InVals) const;
 626
 627     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 628     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 629
 630     SDValue DAGCombineFastRecip(SDValue Op, DAGCombinerInfo &DCI) const;
 631     SDValue DAGCombineFastRecipFSQRT(SDValue Op, DAGCombinerInfo &DCI) const;
 632
 633     CCAssignFn *useFastISelCCs(unsigned Flag) const;
 634   };
 635
 636   namespace PPC {
 637     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 638                              const TargetLibraryInfo *LibInfo);
 639   }
 640
 641   bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
 642                                   CCValAssign::LocInfo &LocInfo,
 643                                   ISD::ArgFlagsTy &ArgFlags,
 644                                   CCState &State);
 645
 646   bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
 647                                          MVT &LocVT,
 648                                          CCValAssign::LocInfo &LocInfo,
 649                                          ISD::ArgFlagsTy &ArgFlags,
 650                                          CCState &State);
 651
 652   bool CC_PPC32_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
 653                                            MVT &LocVT,
 654                                            CCValAssign::LocInfo &LocInfo,
 655                                            ISD::ArgFlagsTy &ArgFlags,
 656                                            CCState &State);
 657 }
 658
 659 #endif   // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H