lib/Target/PowerPC/PPCISelLowering.h

   1 //===-- PPCISelLowering.h - PPC32 DAG Lowering Interface --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that PPC uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  16 #define LLVM_LIB_TARGET_POWERPC_PPCISELLOWERING_H
  17
  18 #include "PPC.h"
  19 #include "PPCInstrInfo.h"
  20 #include "PPCRegisterInfo.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/Target/TargetLowering.h"
  24
  25 namespace llvm {
  26   namespace PPCISD {
  27     enum NodeType {
  28       // Start the numbering where the builtin ops and target ops leave off.
  29       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  30
  31       /// FSEL - Traditional three-operand fsel node.
  32       ///
  33       FSEL,
  34
  35       /// FCFID - The FCFID instruction, taking an f64 operand and producing
  36       /// and f64 value containing the FP representation of the integer that
  37       /// was temporarily in the f64 operand.
  38       FCFID,
  39
  40       /// Newer FCFID[US] integer-to-floating-point conversion instructions for
  41       /// unsigned integers and single-precision outputs.
  42       FCFIDU, FCFIDS, FCFIDUS,
  43
  44       /// FCTI[D,W]Z - The FCTIDZ and FCTIWZ instructions, taking an f32 or f64
  45       /// operand, producing an f64 value containing the integer representation
  46       /// of that FP value.
  47       FCTIDZ, FCTIWZ,
  48
  49       /// Newer FCTI[D,W]UZ floating-point-to-integer conversion instructions for
  50       /// unsigned integers.
  51       FCTIDUZ, FCTIWUZ,
  52
  53       /// Reciprocal estimate instructions (unary FP ops).
  54       FRE, FRSQRTE,
  55
  56       // VMADDFP, VNMSUBFP - The VMADDFP and VNMSUBFP instructions, taking
  57       // three v4f32 operands and producing a v4f32 result.
  58       VMADDFP, VNMSUBFP,
  59
  60       /// VPERM - The PPC VPERM Instruction.
  61       ///
  62       VPERM,
  63
  64       /// The CMPB instruction (takes two operands of i32 or i64).
  65       CMPB,
  66
  67       /// Hi/Lo - These represent the high and low 16-bit parts of a global
  68       /// address respectively.  These nodes have two operands, the first of
  69       /// which must be a TargetGlobalAddress, and the second of which must be a
  70       /// Constant.  Selected naively, these turn into 'lis G+C' and 'li G+C',
  71       /// though these are usually folded into other nodes.
  72       Hi, Lo,
  73
  74       TOC_ENTRY,
  75
  76       /// The following two target-specific nodes are used for calls through
  77       /// function pointers in the 64-bit SVR4 ABI.
  78
  79       /// OPRC, CHAIN = DYNALLOC(CHAIN, NEGSIZE, FRAME_INDEX)
  80       /// This instruction is lowered in PPCRegisterInfo::eliminateFrameIndex to
  81       /// compute an allocation on the stack.
  82       DYNALLOC,
  83
  84       /// GlobalBaseReg - On Darwin, this node represents the result of the mflr
  85       /// at function entry, used for PIC code.
  86       GlobalBaseReg,
  87
  88       /// These nodes represent the 32-bit PPC shifts that operate on 6-bit
  89       /// shift amounts.  These nodes are generated by the multi-precision shift
  90       /// code.
  91       SRL, SRA, SHL,
  92
  93       /// The combination of sra[wd]i and addze used to implemented signed
  94       /// integer division by a power of 2. The first operand is the dividend,
  95       /// and the second is the constant shift amount (representing the
  96       /// divisor).
  97       SRA_ADDZE,
  98
  99       /// CALL - A direct function call.
 100       /// CALL_NOP is a call with the special NOP which follows 64-bit
 101       /// SVR4 calls.
 102       CALL, CALL_NOP,
 103
 104       /// CHAIN,FLAG = MTCTR(VAL, CHAIN[, INFLAG]) - Directly corresponds to a
 105       /// MTCTR instruction.
 106       MTCTR,
 107
 108       /// CHAIN,FLAG = BCTRL(CHAIN, INFLAG) - Directly corresponds to a
 109       /// BCTRL instruction.
 110       BCTRL,
 111
 112       /// CHAIN,FLAG = BCTRL(CHAIN, ADDR, INFLAG) - The combination of a bctrl
 113       /// instruction and the TOC reload required on SVR4 PPC64.
 114       BCTRL_LOAD_TOC,
 115
 116       /// Return with a flag operand, matched by 'blr'
 117       RET_FLAG,
 118
 119       /// R32 = MFOCRF(CRREG, INFLAG) - Represents the MFOCRF instruction.
 120       /// This copies the bits corresponding to the specified CRREG into the
 121       /// resultant GPR.  Bits corresponding to other CR regs are undefined.
 122       MFOCRF,
 123
 124       // FIXME: Remove these once the ANDI glue bug is fixed:
 125       /// i1 = ANDIo_1_[EQ|GT]_BIT(i32 or i64 x) - Represents the result of the
 126       /// eq or gt bit of CR0 after executing andi. x, 1. This is used to
 127       /// implement truncation of i32 or i64 to i1.
 128       ANDIo_1_EQ_BIT, ANDIo_1_GT_BIT,
 129
 130       // READ_TIME_BASE - A read of the 64-bit time-base register on a 32-bit
 131       // target (returns (Lo, Hi)). It takes a chain operand.
 132       READ_TIME_BASE,
 133
 134       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 135       EH_SJLJ_SETJMP,
 136
 137       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 138       EH_SJLJ_LONGJMP,
 139
 140       /// RESVEC = VCMP(LHS, RHS, OPC) - Represents one of the altivec VCMP*
 141       /// instructions.  For lack of better number, we use the opcode number
 142       /// encoding for the OPC field to identify the compare.  For example, 838
 143       /// is VCMPGTSH.
 144       VCMP,
 145
 146       /// RESVEC, OUTFLAG = VCMPo(LHS, RHS, OPC) - Represents one of the
 147       /// altivec VCMP*o instructions.  For lack of better number, we use the
 148       /// opcode number encoding for the OPC field to identify the compare.  For
 149       /// example, 838 is VCMPGTSH.
 150       VCMPo,
 151
 152       /// CHAIN = COND_BRANCH CHAIN, CRRC, OPC, DESTBB [, INFLAG] - This
 153       /// corresponds to the COND_BRANCH pseudo instruction.  CRRC is the
 154       /// condition register to branch on, OPC is the branch opcode to use (e.g.
 155       /// PPC::BLE), DESTBB is the destination block to branch to, and INFLAG is
 156       /// an optional input flag argument.
 157       COND_BRANCH,
 158
 159       /// CHAIN = BDNZ CHAIN, DESTBB - These are used to create counter-based
 160       /// loops.
 161       BDNZ, BDZ,
 162
 163       /// F8RC = FADDRTZ F8RC, F8RC - This is an FADD done with rounding
 164       /// towards zero.  Used only as part of the long double-to-int
 165       /// conversion sequence.
 166       FADDRTZ,
 167
 168       /// F8RC = MFFS - This moves the FPSCR (not modeled) into the register.
 169       MFFS,
 170
 171       /// LARX = This corresponds to PPC l{w|d}arx instrcution: load and
 172       /// reserve indexed. This is used to implement atomic operations.
 173       LARX,
 174
 175       /// STCX = This corresponds to PPC stcx. instrcution: store conditional
 176       /// indexed. This is used to implement atomic operations.
 177       STCX,
 178
 179       /// TC_RETURN - A tail call return.
 180       ///   operand #0 chain
 181       ///   operand #1 callee (register or absolute)
 182       ///   operand #2 stack adjustment
 183       ///   operand #3 optional in flag
 184       TC_RETURN,
 185
 186       /// ch, gl = CR6[UN]SET ch, inglue - Toggle CR bit 6 for SVR4 vararg calls
 187       CR6SET,
 188       CR6UNSET,
 189
 190       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by initial-exec TLS
 191       /// on PPC32.
 192       PPC32_GOT,
 193
 194       /// GPRC = address of _GLOBAL_OFFSET_TABLE_. Used by general dynamic and
 195       /// local dynamic TLS  on PPC32.
 196       PPC32_PICGOT,
 197
 198       /// G8RC = ADDIS_GOT_TPREL_HA %X2, Symbol - Used by the initial-exec
 199       /// TLS model, produces an ADDIS8 instruction that adds the GOT
 200       /// base to sym\@got\@tprel\@ha.
 201       ADDIS_GOT_TPREL_HA,
 202
 203       /// G8RC = LD_GOT_TPREL_L Symbol, G8RReg - Used by the initial-exec
 204       /// TLS model, produces a LD instruction with base register G8RReg
 205       /// and offset sym\@got\@tprel\@l.  This completes the addition that
 206       /// finds the offset of "sym" relative to the thread pointer.
 207       LD_GOT_TPREL_L,
 208
 209       /// G8RC = ADD_TLS G8RReg, Symbol - Used by the initial-exec TLS
 210       /// model, produces an ADD instruction that adds the contents of
 211       /// G8RReg to the thread pointer.  Symbol contains a relocation
 212       /// sym\@tls which is to be replaced by the thread pointer and
 213       /// identifies to the linker that the instruction is part of a
 214       /// TLS sequence.
 215       ADD_TLS,
 216
 217       /// G8RC = ADDIS_TLSGD_HA %X2, Symbol - For the general-dynamic TLS
 218       /// model, produces an ADDIS8 instruction that adds the GOT base
 219       /// register to sym\@got\@tlsgd\@ha.
 220       ADDIS_TLSGD_HA,
 221
 222       /// %X3 = ADDI_TLSGD_L G8RReg, Symbol - For the general-dynamic TLS
 223       /// model, produces an ADDI8 instruction that adds G8RReg to
 224       /// sym\@got\@tlsgd\@l and stores the result in X3.  Hidden by
 225       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 226       ADDI_TLSGD_L,
 227
 228       /// %X3 = GET_TLS_ADDR %X3, Symbol - For the general-dynamic TLS
 229       /// model, produces a call to __tls_get_addr(sym\@tlsgd).  Hidden by
 230       /// ADDIS_TLSGD_L_ADDR until after register assignment.
 231       GET_TLS_ADDR,
 232
 233       /// G8RC = ADDI_TLSGD_L_ADDR G8RReg, Symbol, Symbol - Op that
 234       /// combines ADDI_TLSGD_L and GET_TLS_ADDR until expansion following
 235       /// register assignment.
 236       ADDI_TLSGD_L_ADDR,
 237
 238       /// G8RC = ADDIS_TLSLD_HA %X2, Symbol - For the local-dynamic TLS
 239       /// model, produces an ADDIS8 instruction that adds the GOT base
 240       /// register to sym\@got\@tlsld\@ha.
 241       ADDIS_TLSLD_HA,
 242
 243       /// %X3 = ADDI_TLSLD_L G8RReg, Symbol - For the local-dynamic TLS
 244       /// model, produces an ADDI8 instruction that adds G8RReg to
 245       /// sym\@got\@tlsld\@l and stores the result in X3.  Hidden by
 246       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 247       ADDI_TLSLD_L,
 248
 249       /// %X3 = GET_TLSLD_ADDR %X3, Symbol - For the local-dynamic TLS
 250       /// model, produces a call to __tls_get_addr(sym\@tlsld).  Hidden by
 251       /// ADDIS_TLSLD_L_ADDR until after register assignment.
 252       GET_TLSLD_ADDR,
 253
 254       /// G8RC = ADDI_TLSLD_L_ADDR G8RReg, Symbol, Symbol - Op that
 255       /// combines ADDI_TLSLD_L and GET_TLSLD_ADDR until expansion
 256       /// following register assignment.
 257       ADDI_TLSLD_L_ADDR,
 258
 259       /// G8RC = ADDIS_DTPREL_HA %X3, Symbol - For the local-dynamic TLS
 260       /// model, produces an ADDIS8 instruction that adds X3 to
 261       /// sym\@dtprel\@ha.
 262       ADDIS_DTPREL_HA,
 263
 264       /// G8RC = ADDI_DTPREL_L G8RReg, Symbol - For the local-dynamic TLS
 265       /// model, produces an ADDI8 instruction that adds G8RReg to
 266       /// sym\@got\@dtprel\@l.
 267       ADDI_DTPREL_L,
 268
 269       /// VRRC = VADD_SPLAT Elt, EltSize - Temporary node to be expanded
 270       /// during instruction selection to optimize a BUILD_VECTOR into
 271       /// operations on splats.  This is necessary to avoid losing these
 272       /// optimizations due to constant folding.
 273       VADD_SPLAT,
 274
 275       /// CHAIN = SC CHAIN, Imm128 - System call.  The 7-bit unsigned
 276       /// operand identifies the operating system entry point.
 277       SC,
 278
 279       /// VSRC, CHAIN = XXSWAPD CHAIN, VSRC - Occurs only for little
 280       /// endian.  Maps to an xxswapd instruction that corrects an lxvd2x
 281       /// or stxvd2x instruction.  The chain is necessary because the
 282       /// sequence replaces a load and needs to provide the same number
 283       /// of outputs.
 284       XXSWAPD,
 285
 286       /// QVFPERM = This corresponds to the QPX qvfperm instruction.
 287       QVFPERM,
 288
 289       /// QVGPCI = This corresponds to the QPX qvgpci instruction.
 290       QVGPCI,
 291
 292       /// QVALIGNI = This corresponds to the QPX qvaligni instruction.
 293       QVALIGNI,
 294
 295       /// QVESPLATI = This corresponds to the QPX qvesplati instruction.
 296       QVESPLATI,
 297
 298       /// QBFLT = Access the underlying QPX floating-point boolean
 299       /// representation.
 300       QBFLT,
 301
 302       /// CHAIN = STBRX CHAIN, GPRC, Ptr, Type - This is a
 303       /// byte-swapping store instruction.  It byte-swaps the low "Type" bits of
 304       /// the GPRC input, then stores it through Ptr.  Type can be either i16 or
 305       /// i32.
 306       STBRX = ISD::FIRST_TARGET_MEMORY_OPCODE,
 307
 308       /// GPRC, CHAIN = LBRX CHAIN, Ptr, Type - This is a
 309       /// byte-swapping load instruction.  It loads "Type" bits, byte swaps it,
 310       /// then puts it in the bottom bits of the GPRC.  TYPE can be either i16
 311       /// or i32.
 312       LBRX,
 313
 314       /// STFIWX - The STFIWX instruction.  The first operand is an input token
 315       /// chain, then an f64 value to store, then an address to store it to.
 316       STFIWX,
 317
 318       /// GPRC, CHAIN = LFIWAX CHAIN, Ptr - This is a floating-point
 319       /// load which sign-extends from a 32-bit integer value into the
 320       /// destination 64-bit register.
 321       LFIWAX,
 322
 323       /// GPRC, CHAIN = LFIWZX CHAIN, Ptr - This is a floating-point
 324       /// load which zero-extends from a 32-bit integer value into the
 325       /// destination 64-bit register.
 326       LFIWZX,
 327
 328       /// G8RC = ADDIS_TOC_HA %X2, Symbol - For medium and large code model,
 329       /// produces an ADDIS8 instruction that adds the TOC base register to
 330       /// sym\@toc\@ha.
 331       ADDIS_TOC_HA,
 332
 333       /// G8RC = LD_TOC_L Symbol, G8RReg - For medium and large code model,
 334       /// produces a LD instruction with base register G8RReg and offset
 335       /// sym\@toc\@l. Preceded by an ADDIS_TOC_HA to form a full 32-bit offset.
 336       LD_TOC_L,
 337
 338       /// G8RC = ADDI_TOC_L G8RReg, Symbol - For medium code model, produces
 339       /// an ADDI8 instruction that adds G8RReg to sym\@toc\@l.
 340       /// Preceded by an ADDIS_TOC_HA to form a full 32-bit offset.
 341       ADDI_TOC_L,
 342
 343       /// VSRC, CHAIN = LXVD2X_LE CHAIN, Ptr - Occurs only for little endian.
 344       /// Maps directly to an lxvd2x instruction that will be followed by
 345       /// an xxswapd.
 346       LXVD2X,
 347
 348       /// CHAIN = STXVD2X CHAIN, VSRC, Ptr - Occurs only for little endian.
 349       /// Maps directly to an stxvd2x instruction that will be preceded by
 350       /// an xxswapd.
 351       STXVD2X,
 352
 353       /// QBRC, CHAIN = QVLFSb CHAIN, Ptr
 354       /// The 4xf32 load used for v4i1 constants.
 355       QVLFSb
 356     };
 357   }
 358
 359   /// Define some predicates that are used for node matching.
 360   namespace PPC {
 361     /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 362     /// VPKUHUM instruction.
 363     bool isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 364                               SelectionDAG &DAG);
 365
 366     /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 367     /// VPKUWUM instruction.
 368     bool isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, unsigned ShuffleKind,
 369                               SelectionDAG &DAG);
 370
 371     /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 372     /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 373     bool isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 374                             unsigned ShuffleKind, SelectionDAG &DAG);
 375
 376     /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 377     /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 378     bool isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 379                             unsigned ShuffleKind, SelectionDAG &DAG);
 380
 381     /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the
 382     /// shift amount, otherwise return -1.
 383     int isVSLDOIShuffleMask(SDNode *N, unsigned ShuffleKind,
 384                             SelectionDAG &DAG);
 385
 386     /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 387     /// specifies a splat of a single element that is suitable for input to
 388     /// VSPLTB/VSPLTH/VSPLTW.
 389     bool isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize);
 390
 391     /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 392     /// are -0.0.
 393     bool isAllNegativeZeroVector(SDNode *N);
 394
 395     /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 396     /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 397     unsigned getVSPLTImmediate(SDNode *N, unsigned EltSize, SelectionDAG &DAG);
 398
 399     /// get_VSPLTI_elt - If this is a build_vector of constants which can be
 400     /// formed by using a vspltis[bhw] instruction of the specified element
 401     /// size, return the constant being splatted.  The ByteSize field indicates
 402     /// the number of bytes of each element [124] -> [bhw].
 403     SDValue get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG);
 404
 405     /// If this is a qvaligni shuffle mask, return the shift
 406     /// amount, otherwise return -1.
 407     int isQVALIGNIShuffleMask(SDNode *N);
 408   }
 409
 410   class PPCTargetLowering : public TargetLowering {
 411     const PPCSubtarget &Subtarget;
 412
 413   public:
 414     explicit PPCTargetLowering(const PPCTargetMachine &TM,
 415                                const PPCSubtarget &STI);
 416
 417     /// getTargetNodeName() - This method returns the name of a target specific
 418     /// DAG node.
 419     const char *getTargetNodeName(unsigned Opcode) const override;
 420
 421     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i32; }
 422
 423     bool isCheapToSpeculateCttz() const override {
 424       return true;
 425     }
 426
 427     bool isCheapToSpeculateCtlz() const override {
 428       return true;
 429     }
 430
 431     /// getSetCCResultType - Return the ISD::SETCC ValueType
 432     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 433
 434     /// Return true if target always beneficiates from combining into FMA for a
 435     /// given value type. This must typically return false on targets where FMA
 436     /// takes more cycles to execute than FADD.
 437     bool enableAggressiveFMAFusion(EVT VT) const override;
 438
 439     /// getPreIndexedAddressParts - returns true by value, base pointer and
 440     /// offset pointer and addressing mode by reference if the node's address
 441     /// can be legally represented as pre-indexed load / store address.
 442     bool getPreIndexedAddressParts(SDNode *N, SDValue &Base,
 443                                    SDValue &Offset,
 444                                    ISD::MemIndexedMode &AM,
 445                                    SelectionDAG &DAG) const override;
 446
 447     /// SelectAddressRegReg - Given the specified addressed, check to see if it
 448     /// can be represented as an indexed [r+r] operation.  Returns false if it
 449     /// can be more efficiently represented with [r+imm].
 450     bool SelectAddressRegReg(SDValue N, SDValue &Base, SDValue &Index,
 451                              SelectionDAG &DAG) const;
 452
 453     /// SelectAddressRegImm - Returns true if the address N can be represented
 454     /// by a base register plus a signed 16-bit displacement [r+imm], and if it
 455     /// is not better represented as reg+reg.  If Aligned is true, only accept
 456     /// displacements suitable for STD and friends, i.e. multiples of 4.
 457     bool SelectAddressRegImm(SDValue N, SDValue &Disp, SDValue &Base,
 458                              SelectionDAG &DAG, bool Aligned) const;
 459
 460     /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 461     /// represented as an indexed [r+r] operation.
 462     bool SelectAddressRegRegOnly(SDValue N, SDValue &Base, SDValue &Index,
 463                                  SelectionDAG &DAG) const;
 464
 465     Sched::Preference getSchedulingPreference(SDNode *N) const override;
 466
 467     /// LowerOperation - Provide custom lowering hooks for some operations.
 468     ///
 469     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 470
 471     /// ReplaceNodeResults - Replace the results of node with an illegal result
 472     /// type with new values built out of custom code.
 473     ///
 474     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 475                             SelectionDAG &DAG) const override;
 476
 477     SDValue expandVSXLoadForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 478     SDValue expandVSXStoreForLE(SDNode *N, DAGCombinerInfo &DCI) const;
 479
 480     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 481
 482     SDValue BuildSDIVPow2(SDNode *N, const APInt &Divisor, SelectionDAG &DAG,
 483                           std::vector<SDNode *> *Created) const override;
 484
 485     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 486
 487     void computeKnownBitsForTargetNode(const SDValue Op,
 488                                        APInt &KnownZero,
 489                                        APInt &KnownOne,
 490                                        const SelectionDAG &DAG,
 491                                        unsigned Depth = 0) const override;
 492
 493     unsigned getPrefLoopAlignment(MachineLoop *ML) const override;
 494
 495     Instruction* emitLeadingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 496                                   bool IsStore, bool IsLoad) const override;
 497     Instruction* emitTrailingFence(IRBuilder<> &Builder, AtomicOrdering Ord,
 498                                    bool IsStore, bool IsLoad) const override;
 499
 500     MachineBasicBlock *
 501       EmitInstrWithCustomInserter(MachineInstr *MI,
 502                                   MachineBasicBlock *MBB) const override;
 503     MachineBasicBlock *EmitAtomicBinary(MachineInstr *MI,
 504                                         MachineBasicBlock *MBB, bool is64Bit,
 505                                         unsigned BinOpcode) const;
 506     MachineBasicBlock *EmitPartwordAtomicBinary(MachineInstr *MI,
 507                                                 MachineBasicBlock *MBB,
 508                                             bool is8bit, unsigned Opcode) const;
 509
 510     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 511                                         MachineBasicBlock *MBB) const;
 512
 513     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 514                                          MachineBasicBlock *MBB) const;
 515
 516     ConstraintType
 517     getConstraintType(const std::string &Constraint) const override;
 518
 519     /// Examine constraint string and operand type and determine a weight value.
 520     /// The operand object must already have been set up with the operand type.
 521     ConstraintWeight getSingleConstraintMatchWeight(
 522       AsmOperandInfo &info, const char *constraint) const override;
 523
 524     std::pair<unsigned, const TargetRegisterClass*>
 525       getRegForInlineAsmConstraint(const std::string &Constraint,
 526                                    MVT VT) const override;
 527
 528     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 529     /// function arguments in the caller parameter area.  This is the actual
 530     /// alignment, not its logarithm.
 531     unsigned getByValTypeAlignment(Type *Ty) const override;
 532
 533     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 534     /// vector.  If it is invalid, don't add anything to Ops.
 535     void LowerAsmOperandForConstraint(SDValue Op,
 536                                       std::string &Constraint,
 537                                       std::vector<SDValue> &Ops,
 538                                       SelectionDAG &DAG) const override;
 539
 540     /// isLegalAddressingMode - Return true if the addressing mode represented
 541     /// by AM is legal for this target, for a load/store of the specified type.
 542     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 543
 544     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 545     /// icmp immediate, that is the target has icmp instructions which can
 546     /// compare a register against the immediate without having to materialize
 547     /// the immediate into a register.
 548     bool isLegalICmpImmediate(int64_t Imm) const override;
 549
 550     /// isLegalAddImmediate - Return true if the specified immediate is legal
 551     /// add immediate, that is the target has add instructions which can
 552     /// add a register and the immediate without having to materialize
 553     /// the immediate into a register.
 554     bool isLegalAddImmediate(int64_t Imm) const override;
 555
 556     /// isTruncateFree - Return true if it's free to truncate a value of
 557     /// type Ty1 to type Ty2. e.g. On PPC it's free to truncate a i64 value in
 558     /// register X1 to i32 by referencing its sub-register R1.
 559     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 560     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 561
 562     bool isZExtFree(SDValue Val, EVT VT2) const override;
 563
 564     bool isFPExtFree(EVT VT) const override;
 565
 566     /// \brief Returns true if it is beneficial to convert a load of a constant
 567     /// to just the constant itself.
 568     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 569                                            Type *Ty) const override;
 570
 571     bool isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const override;
 572
 573     bool getTgtMemIntrinsic(IntrinsicInfo &Info,
 574                             const CallInst &I,
 575                             unsigned Intrinsic) const override;
 576
 577     /// getOptimalMemOpType - Returns the target specific optimal type for load
 578     /// and store operations as a result of memset, memcpy, and memmove
 579     /// lowering. If DstAlign is zero that means it's safe to destination
 580     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 581     /// means there isn't a need to check it against alignment requirement,
 582     /// probably because the source does not need to be loaded. If 'IsMemset' is
 583     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 584     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 585     /// source is constant so it does not need to be loaded.
 586     /// It returns EVT::Other if the type should be determined using generic
 587     /// target-independent logic.
 588     EVT
 589     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 590                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 591                         MachineFunction &MF) const override;
 592
 593     /// Is unaligned memory access allowed for the given type, and is it fast
 594     /// relative to software emulation.
 595     bool allowsMisalignedMemoryAccesses(EVT VT,
 596                                         unsigned AddrSpace,
 597                                         unsigned Align = 1,
 598                                         bool *Fast = nullptr) const override;
 599
 600     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 601     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 602     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 603     /// expanded to fmul + fadd.
 604     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 605
 606     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 607
 608     // Should we expand the build vector with shuffles?
 609     bool
 610     shouldExpandBuildVectorWithShuffles(EVT VT,
 611                                         unsigned DefinedValues) const override;
 612
 613     /// createFastISel - This method returns a target-specific FastISel object,
 614     /// or null if the target does not support "fast" instruction selection.
 615     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 616                              const TargetLibraryInfo *LibInfo) const override;
 617
 618     /// \brief Returns true if an argument of type Ty needs to be passed in a
 619     /// contiguous block of registers in calling convention CallConv.
 620     bool functionArgumentNeedsConsecutiveRegisters(
 621       Type *Ty, CallingConv::ID CallConv, bool isVarArg) const override {
 622       // We support any array type as "consecutive" block in the parameter
 623       // save area.  The element type defines the alignment requirement and
 624       // whether the argument should go in GPRs, FPRs, or VRs if available.
 625       //
 626       // Note that clang uses this capability both to implement the ELFv2
 627       // homogeneous float/vector aggregate ABI, and to avoid having to use
 628       // "byval" when passing aggregates that might fully fit in registers.
 629       return Ty->isArrayTy();
 630     }
 631
 632   private:
 633
 634     struct ReuseLoadInfo {
 635       SDValue Ptr;
 636       SDValue Chain;
 637       SDValue ResChain;
 638       MachinePointerInfo MPI;
 639       bool IsInvariant;
 640       unsigned Alignment;
 641       AAMDNodes AAInfo;
 642       const MDNode *Ranges;
 643
 644       ReuseLoadInfo() : IsInvariant(false), Alignment(0), Ranges(nullptr) {}
 645     };
 646
 647     bool canReuseLoadAddress(SDValue Op, EVT MemVT, ReuseLoadInfo &RLI,
 648                              SelectionDAG &DAG,
 649                              ISD::LoadExtType ET = ISD::NON_EXTLOAD) const;
 650     void spliceIntoChain(SDValue ResChain, SDValue NewResChain,
 651                          SelectionDAG &DAG) const;
 652
 653     void LowerFP_TO_INTForReuse(SDValue Op, ReuseLoadInfo &RLI,
 654                                 SelectionDAG &DAG, SDLoc dl) const;
 655
 656     SDValue getFramePointerFrameIndex(SelectionDAG & DAG) const;
 657     SDValue getReturnAddrFrameIndex(SelectionDAG & DAG) const;
 658
 659     bool
 660     IsEligibleForTailCallOptimization(SDValue Callee,
 661                                       CallingConv::ID CalleeCC,
 662                                       bool isVarArg,
 663                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 664                                       SelectionDAG& DAG) const;
 665
 666     SDValue EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
 667                                          int SPDiff,
 668                                          SDValue Chain,
 669                                          SDValue &LROpOut,
 670                                          SDValue &FPOpOut,
 671                                          bool isDarwinABI,
 672                                          SDLoc dl) const;
 673
 674     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 675     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 676     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 677     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 678     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 679     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 680     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 681     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 682     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 683     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 684     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG,
 685                          const PPCSubtarget &Subtarget) const;
 686     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG,
 687                        const PPCSubtarget &Subtarget) const;
 688     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG,
 689                         const PPCSubtarget &Subtarget) const;
 690     SDValue LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
 691                                 const PPCSubtarget &Subtarget) const;
 692     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG,
 693                                       const PPCSubtarget &Subtarget) const;
 694     SDValue LowerLOAD(SDValue Op, SelectionDAG &DAG) const;
 695     SDValue LowerSTORE(SDValue Op, SelectionDAG &DAG) const;
 696     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 697     SDValue LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const;
 698     SDValue LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG, SDLoc dl) const;
 699     SDValue LowerINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 700     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 701     SDValue LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 702     SDValue LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const;
 703     SDValue LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const;
 704     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 705     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 706     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 707     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 708     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 709     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 710     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 711
 712     SDValue LowerVectorLoad(SDValue Op, SelectionDAG &DAG) const;
 713     SDValue LowerVectorStore(SDValue Op, SelectionDAG &DAG) const;
 714
 715     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 716                             CallingConv::ID CallConv, bool isVarArg,
 717                             const SmallVectorImpl<ISD::InputArg> &Ins,
 718                             SDLoc dl, SelectionDAG &DAG,
 719                             SmallVectorImpl<SDValue> &InVals) const;
 720     SDValue FinishCall(CallingConv::ID CallConv, SDLoc dl, bool isTailCall,
 721                        bool isVarArg, bool IsPatchPoint,
 722                        SelectionDAG &DAG,
 723                        SmallVector<std::pair<unsigned, SDValue>, 8>
 724                          &RegsToPass,
 725                        SDValue InFlag, SDValue Chain, SDValue CallSeqStart,
 726                        SDValue &Callee,
 727                        int SPDiff, unsigned NumBytes,
 728                        const SmallVectorImpl<ISD::InputArg> &Ins,
 729                        SmallVectorImpl<SDValue> &InVals,
 730                        ImmutableCallSite *CS) const;
 731
 732     SDValue
 733       LowerFormalArguments(SDValue Chain,
 734                            CallingConv::ID CallConv, bool isVarArg,
 735                            const SmallVectorImpl<ISD::InputArg> &Ins,
 736                            SDLoc dl, SelectionDAG &DAG,
 737                            SmallVectorImpl<SDValue> &InVals) const override;
 738
 739     SDValue
 740       LowerCall(TargetLowering::CallLoweringInfo &CLI,
 741                 SmallVectorImpl<SDValue> &InVals) const override;
 742
 743     bool
 744       CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 745                    bool isVarArg,
 746                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 747                    LLVMContext &Context) const override;
 748
 749     SDValue
 750       LowerReturn(SDValue Chain,
 751                   CallingConv::ID CallConv, bool isVarArg,
 752                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 753                   const SmallVectorImpl<SDValue> &OutVals,
 754                   SDLoc dl, SelectionDAG &DAG) const override;
 755
 756     SDValue
 757       extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT, SelectionDAG &DAG,
 758                         SDValue ArgVal, SDLoc dl) const;
 759
 760     SDValue
 761       LowerFormalArguments_Darwin(SDValue Chain,
 762                                   CallingConv::ID CallConv, bool isVarArg,
 763                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 764                                   SDLoc dl, SelectionDAG &DAG,
 765                                   SmallVectorImpl<SDValue> &InVals) const;
 766     SDValue
 767       LowerFormalArguments_64SVR4(SDValue Chain,
 768                                   CallingConv::ID CallConv, bool isVarArg,
 769                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 770                                   SDLoc dl, SelectionDAG &DAG,
 771                                   SmallVectorImpl<SDValue> &InVals) const;
 772     SDValue
 773       LowerFormalArguments_32SVR4(SDValue Chain,
 774                                   CallingConv::ID CallConv, bool isVarArg,
 775                                   const SmallVectorImpl<ISD::InputArg> &Ins,
 776                                   SDLoc dl, SelectionDAG &DAG,
 777                                   SmallVectorImpl<SDValue> &InVals) const;
 778
 779     SDValue
 780       createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
 781                                  SDValue CallSeqStart, ISD::ArgFlagsTy Flags,
 782                                  SelectionDAG &DAG, SDLoc dl) const;
 783
 784     SDValue
 785       LowerCall_Darwin(SDValue Chain, SDValue Callee,
 786                        CallingConv::ID CallConv,
 787                        bool isVarArg, bool isTailCall, bool IsPatchPoint,
 788                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 789                        const SmallVectorImpl<SDValue> &OutVals,
 790                        const SmallVectorImpl<ISD::InputArg> &Ins,
 791                        SDLoc dl, SelectionDAG &DAG,
 792                        SmallVectorImpl<SDValue> &InVals,
 793                        ImmutableCallSite *CS) const;
 794     SDValue
 795       LowerCall_64SVR4(SDValue Chain, SDValue Callee,
 796                        CallingConv::ID CallConv,
 797                        bool isVarArg, bool isTailCall, bool IsPatchPoint,
 798                        const SmallVectorImpl<ISD::OutputArg> &Outs,
 799                        const SmallVectorImpl<SDValue> &OutVals,
 800                        const SmallVectorImpl<ISD::InputArg> &Ins,
 801                        SDLoc dl, SelectionDAG &DAG,
 802                        SmallVectorImpl<SDValue> &InVals,
 803                        ImmutableCallSite *CS) const;
 804     SDValue
 805     LowerCall_32SVR4(SDValue Chain, SDValue Callee, CallingConv::ID CallConv,
 806                      bool isVarArg, bool isTailCall, bool IsPatchPoint,
 807                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 808                      const SmallVectorImpl<SDValue> &OutVals,
 809                      const SmallVectorImpl<ISD::InputArg> &Ins,
 810                      SDLoc dl, SelectionDAG &DAG,
 811                      SmallVectorImpl<SDValue> &InVals,
 812                      ImmutableCallSite *CS) const;
 813
 814     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 816
 817     SDValue DAGCombineExtBoolTrunc(SDNode *N, DAGCombinerInfo &DCI) const;
 818     SDValue DAGCombineTruncBoolExt(SDNode *N, DAGCombinerInfo &DCI) const;
 819     SDValue combineFPToIntToFP(SDNode *N, DAGCombinerInfo &DCI) const;
 820
 821     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
 822                              unsigned &RefinementSteps,
 823                              bool &UseOneConstNR) const override;
 824     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
 825                              unsigned &RefinementSteps) const override;
 826     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
 827
 828     CCAssignFn *useFastISelCCs(unsigned Flag) const;
 829   };
 830
 831   namespace PPC {
 832     FastISel *createFastISel(FunctionLoweringInfo &FuncInfo,
 833                              const TargetLibraryInfo *LibInfo);
 834   }
 835
 836   bool CC_PPC32_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
 837                                   CCValAssign::LocInfo &LocInfo,
 838                                   ISD::ArgFlagsTy &ArgFlags,
 839                                   CCState &State);
 840
 841   bool CC_PPC32_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
 842                                          MVT &LocVT,
 843                                          CCValAssign::LocInfo &LocInfo,
 844                                          ISD::ArgFlagsTy &ArgFlags,
 845                                          CCState &State);
 846
 847   bool CC_PPC32_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
 848                                            MVT &LocVT,
 849                                            CCValAssign::LocInfo &LocInfo,
 850                                            ISD::ArgFlagsTy &ArgFlags,
 851                                            CCState &State);
 852 }
 853
 854 #endif   // LLVM_TARGET_POWERPC_PPC32ISELLOWERING_H