lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/SSARegMap.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include "llvm/Target/TargetOptions.h"
  33 #include "llvm/Support/CommandLine.h"
  34 using namespace llvm;
  35
  36 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  37 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  38                                      cl::Hidden);
  39
  40 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  41   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  42
  43   setPow2DivIsCheap();
  44
  45   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  46   setUseUnderscoreSetJmp(true);
  47   setUseUnderscoreLongJmp(true);
  48
  49   // Set up the register classes.
  50   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  51   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  52   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  53
  54   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  55   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  57
  58   // PowerPC does not have truncstore for i1.
  59   setStoreXAction(MVT::i1, Promote);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
  74   setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
  75
  76   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  77   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  78   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  79   // This is used in the ppcf128->int sequence.  Note it has different semantics
  80   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  81   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  82
  83   // PowerPC has no intrinsics for these particular operations
  84   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  85   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  86   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  87
  88   // PowerPC has no SREM/UREM instructions
  89   setOperationAction(ISD::SREM, MVT::i32, Expand);
  90   setOperationAction(ISD::UREM, MVT::i32, Expand);
  91   setOperationAction(ISD::SREM, MVT::i64, Expand);
  92   setOperationAction(ISD::UREM, MVT::i64, Expand);
  93
  94   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  95   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  96   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  97   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  98   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  99   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 100   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 101   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 102   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 103
 104   // We don't support sin/cos/sqrt/fmod/pow
 105   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 106   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 107   setOperationAction(ISD::FREM , MVT::f64, Expand);
 108   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 109   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 110   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 111   setOperationAction(ISD::FREM , MVT::f32, Expand);
 112   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 113
 114   // If we're enabling GP optimizations, use hardware square root
 115   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 116     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 117     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 118   }
 119
 120   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 122
 123   // PowerPC does not have BSWAP, CTPOP or CTTZ
 124   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 125   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 127   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 128   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 130
 131   // PowerPC does not have ROTR
 132   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 133
 134   // PowerPC does not have Select
 135   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 136   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 137   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 139
 140   // PowerPC wants to turn select_cc of FP into fsel when possible.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 143
 144   // PowerPC wants to optimize integer setcc a bit
 145   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 146
 147   // PowerPC does not have BRCOND which requires SetCC
 148   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 149
 150   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 151
 152   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 153   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 154
 155   // PowerPC does not have [U|S]INT_TO_FP
 156   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 157   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 158
 159   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 160   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 163
 164   // We cannot sextinreg(i1).  Expand to shifts.
 165   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 166
 167   // Support label based line numbers.
 168   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 169   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 170   if (!TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 171     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 172   } else {
 173     setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 174     setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 175     setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 176     setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 177   }
 178
 179   // We want to legalize GlobalAddress and ConstantPool nodes into the
 180   // appropriate instructions to materialize the address.
 181   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 182   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 183   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 184   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 185   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 186   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 187   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 188   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 189
 190   // RET must be custom lowered, to meet ABI requirements
 191   setOperationAction(ISD::RET               , MVT::Other, Custom);
 192
 193   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 194   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 195
 196   // VAARG is custom lowered with ELF 32 ABI
 197   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 198     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 199   else
 200     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 201
 202   // Use the default implementation.
 203   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 204   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 206   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 208   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 209
 210   // We want to custom lower some of our intrinsics.
 211   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 212
 213   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 214     // They also have instructions for converting between i64 and fp.
 215     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 216     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 217     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 218     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 219     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 220
 221     // FIXME: disable this lowered code.  This generates 64-bit register values,
 222     // and we don't model the fact that the top part is clobbered by calls.  We
 223     // need to flag these together so that the value isn't live across a call.
 224     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 225
 226     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 227     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 228   } else {
 229     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 230     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 231   }
 232
 233   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 234     // 64-bit PowerPC implementations can support i64 types directly
 235     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 236     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 237     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 238   } else {
 239     // 32-bit PowerPC wants to expand i64 shifts itself.
 240     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 241     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 242     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 243   }
 244
 245   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 246     // First set operation action for all vector types to expand. Then we
 247     // will selectively turn on ones that can be effectively codegen'd.
 248     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 249          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 250       // add/sub are legal for all supported vector VT's.
 251       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 252       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 253
 254       // We promote all shuffles to v16i8.
 255       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 256       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 257
 258       // We promote all non-typed operations to v4i32.
 259       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 260       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 261       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 262       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 263       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 264       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 265       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 266       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 267       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 268       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 269       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 270       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 271
 272       // No other operations are legal.
 273       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 274       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 275       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 276       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 290       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 291       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 292     }
 293
 294     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 295     // with merges, splats, etc.
 296     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 297
 298     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 299     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 300     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 301     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 302     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 303     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 304
 305     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 306     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 307     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 308     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 309
 310     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 311     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 312     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 313     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 314
 315     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 316     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 317
 318     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 319     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 320     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 321     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 322   }
 323
 324   setSetCCResultType(MVT::i32);
 325   setShiftAmountType(MVT::i32);
 326   setSetCCResultContents(ZeroOrOneSetCCResult);
 327
 328   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 329     setStackPointerRegisterToSaveRestore(PPC::X1);
 330     setExceptionPointerRegister(PPC::X3);
 331     setExceptionSelectorRegister(PPC::X4);
 332   } else {
 333     setStackPointerRegisterToSaveRestore(PPC::R1);
 334     setExceptionPointerRegister(PPC::R3);
 335     setExceptionSelectorRegister(PPC::R4);
 336   }
 337
 338   // We have target-specific dag combine patterns for the following nodes:
 339   setTargetDAGCombine(ISD::SINT_TO_FP);
 340   setTargetDAGCombine(ISD::STORE);
 341   setTargetDAGCombine(ISD::BR_CC);
 342   setTargetDAGCombine(ISD::BSWAP);
 343
 344   // Darwin long double math library functions have $LDBL128 appended.
 345   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 346     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 347     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 348     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 349   }
 350
 351   computeRegisterProperties();
 352 }
 353
 354 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 355   switch (Opcode) {
 356   default: return 0;
 357   case PPCISD::FSEL:          return "PPCISD::FSEL";
 358   case PPCISD::FCFID:         return "PPCISD::FCFID";
 359   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 360   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 361   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 362   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 363   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 364   case PPCISD::VPERM:         return "PPCISD::VPERM";
 365   case PPCISD::Hi:            return "PPCISD::Hi";
 366   case PPCISD::Lo:            return "PPCISD::Lo";
 367   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 368   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 369   case PPCISD::SRL:           return "PPCISD::SRL";
 370   case PPCISD::SRA:           return "PPCISD::SRA";
 371   case PPCISD::SHL:           return "PPCISD::SHL";
 372   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 373   case PPCISD::STD_32:        return "PPCISD::STD_32";
 374   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 375   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 376   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 377   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 378   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 379   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 380   case PPCISD::MFCR:          return "PPCISD::MFCR";
 381   case PPCISD::VCMP:          return "PPCISD::VCMP";
 382   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 383   case PPCISD::LBRX:          return "PPCISD::LBRX";
 384   case PPCISD::STBRX:         return "PPCISD::STBRX";
 385   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 386   }
 387 }
 388
 389 //===----------------------------------------------------------------------===//
 390 // Node matching predicates, for use by the tblgen matching code.
 391 //===----------------------------------------------------------------------===//
 392
 393 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 394 static bool isFloatingPointZero(SDOperand Op) {
 395   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 396     return CFP->getValueAPF().isZero();
 397   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 398     // Maybe this has already been legalized into the constant pool?
 399     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 400       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 401         return CFP->getValueAPF().isZero();
 402   }
 403   return false;
 404 }
 405
 406 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 407 /// true if Op is undef or if it matches the specified value.
 408 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 409   return Op.getOpcode() == ISD::UNDEF ||
 410          cast<ConstantSDNode>(Op)->getValue() == Val;
 411 }
 412
 413 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 414 /// VPKUHUM instruction.
 415 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 416   if (!isUnary) {
 417     for (unsigned i = 0; i != 16; ++i)
 418       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 419         return false;
 420   } else {
 421     for (unsigned i = 0; i != 8; ++i)
 422       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 423           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 424         return false;
 425   }
 426   return true;
 427 }
 428
 429 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 430 /// VPKUWUM instruction.
 431 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 432   if (!isUnary) {
 433     for (unsigned i = 0; i != 16; i += 2)
 434       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 435           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 436         return false;
 437   } else {
 438     for (unsigned i = 0; i != 8; i += 2)
 439       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 440           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 441           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 442           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 443         return false;
 444   }
 445   return true;
 446 }
 447
 448 /// isVMerge - Common function, used to match vmrg* shuffles.
 449 ///
 450 static bool isVMerge(SDNode *N, unsigned UnitSize,
 451                      unsigned LHSStart, unsigned RHSStart) {
 452   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 453          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 454   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 455          "Unsupported merge size!");
 456
 457   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 458     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 459       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 460                              LHSStart+j+i*UnitSize) ||
 461           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 462                              RHSStart+j+i*UnitSize))
 463         return false;
 464     }
 465       return true;
 466 }
 467
 468 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 469 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 470 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 471   if (!isUnary)
 472     return isVMerge(N, UnitSize, 8, 24);
 473   return isVMerge(N, UnitSize, 8, 8);
 474 }
 475
 476 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 477 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 478 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 479   if (!isUnary)
 480     return isVMerge(N, UnitSize, 0, 16);
 481   return isVMerge(N, UnitSize, 0, 0);
 482 }
 483
 484
 485 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 486 /// amount, otherwise return -1.
 487 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 488   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 489          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 490   // Find the first non-undef value in the shuffle mask.
 491   unsigned i;
 492   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 493     /*search*/;
 494
 495   if (i == 16) return -1;  // all undef.
 496
 497   // Otherwise, check to see if the rest of the elements are consequtively
 498   // numbered from this value.
 499   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 500   if (ShiftAmt < i) return -1;
 501   ShiftAmt -= i;
 502
 503   if (!isUnary) {
 504     // Check the rest of the elements to see if they are consequtive.
 505     for (++i; i != 16; ++i)
 506       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 507         return -1;
 508   } else {
 509     // Check the rest of the elements to see if they are consequtive.
 510     for (++i; i != 16; ++i)
 511       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 512         return -1;
 513   }
 514
 515   return ShiftAmt;
 516 }
 517
 518 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 519 /// specifies a splat of a single element that is suitable for input to
 520 /// VSPLTB/VSPLTH/VSPLTW.
 521 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 522   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 523          N->getNumOperands() == 16 &&
 524          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 525
 526   // This is a splat operation if each element of the permute is the same, and
 527   // if the value doesn't reference the second vector.
 528   unsigned ElementBase = 0;
 529   SDOperand Elt = N->getOperand(0);
 530   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 531     ElementBase = EltV->getValue();
 532   else
 533     return false;   // FIXME: Handle UNDEF elements too!
 534
 535   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 536     return false;
 537
 538   // Check that they are consequtive.
 539   for (unsigned i = 1; i != EltSize; ++i) {
 540     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 541         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 542       return false;
 543   }
 544
 545   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 546   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 547     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 548     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 549            "Invalid VECTOR_SHUFFLE mask!");
 550     for (unsigned j = 0; j != EltSize; ++j)
 551       if (N->getOperand(i+j) != N->getOperand(j))
 552         return false;
 553   }
 554
 555   return true;
 556 }
 557
 558 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 559 /// are -0.0.
 560 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 561   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 562   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 563     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 564       return CFP->getValueAPF().isNegZero();
 565   return false;
 566 }
 567
 568 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 569 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 570 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 571   assert(isSplatShuffleMask(N, EltSize));
 572   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 573 }
 574
 575 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 576 /// by using a vspltis[bhw] instruction of the specified element size, return
 577 /// the constant being splatted.  The ByteSize field indicates the number of
 578 /// bytes of each element [124] -> [bhw].
 579 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 580   SDOperand OpVal(0, 0);
 581
 582   // If ByteSize of the splat is bigger than the element size of the
 583   // build_vector, then we have a case where we are checking for a splat where
 584   // multiple elements of the buildvector are folded together into a single
 585   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 586   unsigned EltSize = 16/N->getNumOperands();
 587   if (EltSize < ByteSize) {
 588     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 589     SDOperand UniquedVals[4];
 590     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 591
 592     // See if all of the elements in the buildvector agree across.
 593     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 594       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 595       // If the element isn't a constant, bail fully out.
 596       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 597
 598
 599       if (UniquedVals[i&(Multiple-1)].Val == 0)
 600         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 601       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 602         return SDOperand();  // no match.
 603     }
 604
 605     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 606     // either constant or undef values that are identical for each chunk.  See
 607     // if these chunks can form into a larger vspltis*.
 608
 609     // Check to see if all of the leading entries are either 0 or -1.  If
 610     // neither, then this won't fit into the immediate field.
 611     bool LeadingZero = true;
 612     bool LeadingOnes = true;
 613     for (unsigned i = 0; i != Multiple-1; ++i) {
 614       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 615
 616       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 617       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 618     }
 619     // Finally, check the least significant entry.
 620     if (LeadingZero) {
 621       if (UniquedVals[Multiple-1].Val == 0)
 622         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 623       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 624       if (Val < 16)
 625         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 626     }
 627     if (LeadingOnes) {
 628       if (UniquedVals[Multiple-1].Val == 0)
 629         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 630       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 631       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 632         return DAG.getTargetConstant(Val, MVT::i32);
 633     }
 634
 635     return SDOperand();
 636   }
 637
 638   // Check to see if this buildvec has a single non-undef value in its elements.
 639   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 640     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 641     if (OpVal.Val == 0)
 642       OpVal = N->getOperand(i);
 643     else if (OpVal != N->getOperand(i))
 644       return SDOperand();
 645   }
 646
 647   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 648
 649   unsigned ValSizeInBytes = 0;
 650   uint64_t Value = 0;
 651   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 652     Value = CN->getValue();
 653     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 654   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 655     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 656     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 657     ValSizeInBytes = 4;
 658   }
 659
 660   // If the splat value is larger than the element value, then we can never do
 661   // this splat.  The only case that we could fit the replicated bits into our
 662   // immediate field for would be zero, and we prefer to use vxor for it.
 663   if (ValSizeInBytes < ByteSize) return SDOperand();
 664
 665   // If the element value is larger than the splat value, cut it in half and
 666   // check to see if the two halves are equal.  Continue doing this until we
 667   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 668   while (ValSizeInBytes > ByteSize) {
 669     ValSizeInBytes >>= 1;
 670
 671     // If the top half equals the bottom half, we're still ok.
 672     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 673          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 674       return SDOperand();
 675   }
 676
 677   // Properly sign extend the value.
 678   int ShAmt = (4-ByteSize)*8;
 679   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 680
 681   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 682   if (MaskVal == 0) return SDOperand();
 683
 684   // Finally, if this value fits in a 5 bit sext field, return it
 685   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 686     return DAG.getTargetConstant(MaskVal, MVT::i32);
 687   return SDOperand();
 688 }
 689
 690 //===----------------------------------------------------------------------===//
 691 //  Addressing Mode Selection
 692 //===----------------------------------------------------------------------===//
 693
 694 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 695 /// or 64-bit immediate, and if the value can be accurately represented as a
 696 /// sign extension from a 16-bit value.  If so, this returns true and the
 697 /// immediate.
 698 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 699   if (N->getOpcode() != ISD::Constant)
 700     return false;
 701
 702   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 703   if (N->getValueType(0) == MVT::i32)
 704     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 705   else
 706     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 707 }
 708 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 709   return isIntS16Immediate(Op.Val, Imm);
 710 }
 711
 712
 713 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 714 /// can be represented as an indexed [r+r] operation.  Returns false if it
 715 /// can be more efficiently represented with [r+imm].
 716 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 717                                             SDOperand &Index,
 718                                             SelectionDAG &DAG) {
 719   short imm = 0;
 720   if (N.getOpcode() == ISD::ADD) {
 721     if (isIntS16Immediate(N.getOperand(1), imm))
 722       return false;    // r+i
 723     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 724       return false;    // r+i
 725
 726     Base = N.getOperand(0);
 727     Index = N.getOperand(1);
 728     return true;
 729   } else if (N.getOpcode() == ISD::OR) {
 730     if (isIntS16Immediate(N.getOperand(1), imm))
 731       return false;    // r+i can fold it if we can.
 732
 733     // If this is an or of disjoint bitfields, we can codegen this as an add
 734     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 735     // disjoint.
 736     uint64_t LHSKnownZero, LHSKnownOne;
 737     uint64_t RHSKnownZero, RHSKnownOne;
 738     DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 739
 740     if (LHSKnownZero) {
 741       DAG.ComputeMaskedBits(N.getOperand(1), ~0U, RHSKnownZero, RHSKnownOne);
 742       // If all of the bits are known zero on the LHS or RHS, the add won't
 743       // carry.
 744       if ((LHSKnownZero | RHSKnownZero) == ~0U) {
 745         Base = N.getOperand(0);
 746         Index = N.getOperand(1);
 747         return true;
 748       }
 749     }
 750   }
 751
 752   return false;
 753 }
 754
 755 /// Returns true if the address N can be represented by a base register plus
 756 /// a signed 16-bit displacement [r+imm], and if it is not better
 757 /// represented as reg+reg.
 758 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 759                                             SDOperand &Base, SelectionDAG &DAG){
 760   // If this can be more profitably realized as r+r, fail.
 761   if (SelectAddressRegReg(N, Disp, Base, DAG))
 762     return false;
 763
 764   if (N.getOpcode() == ISD::ADD) {
 765     short imm = 0;
 766     if (isIntS16Immediate(N.getOperand(1), imm)) {
 767       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 768       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 769         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 770       } else {
 771         Base = N.getOperand(0);
 772       }
 773       return true; // [r+i]
 774     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 775       // Match LOAD (ADD (X, Lo(G))).
 776       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 777              && "Cannot handle constant offsets yet!");
 778       Disp = N.getOperand(1).getOperand(0);  // The global address.
 779       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 780              Disp.getOpcode() == ISD::TargetConstantPool ||
 781              Disp.getOpcode() == ISD::TargetJumpTable);
 782       Base = N.getOperand(0);
 783       return true;  // [&g+r]
 784     }
 785   } else if (N.getOpcode() == ISD::OR) {
 786     short imm = 0;
 787     if (isIntS16Immediate(N.getOperand(1), imm)) {
 788       // If this is an or of disjoint bitfields, we can codegen this as an add
 789       // (for better address arithmetic) if the LHS and RHS of the OR are
 790       // provably disjoint.
 791       uint64_t LHSKnownZero, LHSKnownOne;
 792       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 793       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 794         // If all of the bits are known zero on the LHS or RHS, the add won't
 795         // carry.
 796         Base = N.getOperand(0);
 797         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 798         return true;
 799       }
 800     }
 801   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 802     // Loading from a constant address.
 803
 804     // If this address fits entirely in a 16-bit sext immediate field, codegen
 805     // this as "d, 0"
 806     short Imm;
 807     if (isIntS16Immediate(CN, Imm)) {
 808       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 809       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 810       return true;
 811     }
 812
 813     // Handle 32-bit sext immediates with LIS + addr mode.
 814     if (CN->getValueType(0) == MVT::i32 ||
 815         (int64_t)CN->getValue() == (int)CN->getValue()) {
 816       int Addr = (int)CN->getValue();
 817
 818       // Otherwise, break this down into an LIS + disp.
 819       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 820
 821       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 822       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 823       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 824       return true;
 825     }
 826   }
 827
 828   Disp = DAG.getTargetConstant(0, getPointerTy());
 829   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 830     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 831   else
 832     Base = N;
 833   return true;      // [r+0]
 834 }
 835
 836 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 837 /// represented as an indexed [r+r] operation.
 838 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 839                                                 SDOperand &Index,
 840                                                 SelectionDAG &DAG) {
 841   // Check to see if we can easily represent this as an [r+r] address.  This
 842   // will fail if it thinks that the address is more profitably represented as
 843   // reg+imm, e.g. where imm = 0.
 844   if (SelectAddressRegReg(N, Base, Index, DAG))
 845     return true;
 846
 847   // If the operand is an addition, always emit this as [r+r], since this is
 848   // better (for code size, and execution, as the memop does the add for free)
 849   // than emitting an explicit add.
 850   if (N.getOpcode() == ISD::ADD) {
 851     Base = N.getOperand(0);
 852     Index = N.getOperand(1);
 853     return true;
 854   }
 855
 856   // Otherwise, do it the hard way, using R0 as the base register.
 857   Base = DAG.getRegister(PPC::R0, N.getValueType());
 858   Index = N;
 859   return true;
 860 }
 861
 862 /// SelectAddressRegImmShift - Returns true if the address N can be
 863 /// represented by a base register plus a signed 14-bit displacement
 864 /// [r+imm*4].  Suitable for use by STD and friends.
 865 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 866                                                  SDOperand &Base,
 867                                                  SelectionDAG &DAG) {
 868   // If this can be more profitably realized as r+r, fail.
 869   if (SelectAddressRegReg(N, Disp, Base, DAG))
 870     return false;
 871
 872   if (N.getOpcode() == ISD::ADD) {
 873     short imm = 0;
 874     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 875       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 876       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 877         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 878       } else {
 879         Base = N.getOperand(0);
 880       }
 881       return true; // [r+i]
 882     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 883       // Match LOAD (ADD (X, Lo(G))).
 884       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 885              && "Cannot handle constant offsets yet!");
 886       Disp = N.getOperand(1).getOperand(0);  // The global address.
 887       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 888              Disp.getOpcode() == ISD::TargetConstantPool ||
 889              Disp.getOpcode() == ISD::TargetJumpTable);
 890       Base = N.getOperand(0);
 891       return true;  // [&g+r]
 892     }
 893   } else if (N.getOpcode() == ISD::OR) {
 894     short imm = 0;
 895     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 896       // If this is an or of disjoint bitfields, we can codegen this as an add
 897       // (for better address arithmetic) if the LHS and RHS of the OR are
 898       // provably disjoint.
 899       uint64_t LHSKnownZero, LHSKnownOne;
 900       DAG.ComputeMaskedBits(N.getOperand(0), ~0U, LHSKnownZero, LHSKnownOne);
 901       if ((LHSKnownZero|~(unsigned)imm) == ~0U) {
 902         // If all of the bits are known zero on the LHS or RHS, the add won't
 903         // carry.
 904         Base = N.getOperand(0);
 905         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 906         return true;
 907       }
 908     }
 909   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 910     // Loading from a constant address.  Verify low two bits are clear.
 911     if ((CN->getValue() & 3) == 0) {
 912       // If this address fits entirely in a 14-bit sext immediate field, codegen
 913       // this as "d, 0"
 914       short Imm;
 915       if (isIntS16Immediate(CN, Imm)) {
 916         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 917         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 918         return true;
 919       }
 920
 921       // Fold the low-part of 32-bit absolute addresses into addr mode.
 922       if (CN->getValueType(0) == MVT::i32 ||
 923           (int64_t)CN->getValue() == (int)CN->getValue()) {
 924         int Addr = (int)CN->getValue();
 925
 926         // Otherwise, break this down into an LIS + disp.
 927         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 928
 929         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 930         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 931         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 932         return true;
 933       }
 934     }
 935   }
 936
 937   Disp = DAG.getTargetConstant(0, getPointerTy());
 938   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 939     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 940   else
 941     Base = N;
 942   return true;      // [r+0]
 943 }
 944
 945
 946 /// getPreIndexedAddressParts - returns true by value, base pointer and
 947 /// offset pointer and addressing mode by reference if the node's address
 948 /// can be legally represented as pre-indexed load / store address.
 949 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 950                                                   SDOperand &Offset,
 951                                                   ISD::MemIndexedMode &AM,
 952                                                   SelectionDAG &DAG) {
 953   // Disabled by default for now.
 954   if (!EnablePPCPreinc) return false;
 955
 956   SDOperand Ptr;
 957   MVT::ValueType VT;
 958   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 959     Ptr = LD->getBasePtr();
 960     VT = LD->getLoadedVT();
 961
 962   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 963     ST = ST;
 964     Ptr = ST->getBasePtr();
 965     VT  = ST->getStoredVT();
 966   } else
 967     return false;
 968
 969   // PowerPC doesn't have preinc load/store instructions for vectors.
 970   if (MVT::isVector(VT))
 971     return false;
 972
 973   // TODO: Check reg+reg first.
 974
 975   // LDU/STU use reg+imm*4, others use reg+imm.
 976   if (VT != MVT::i64) {
 977     // reg + imm
 978     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
 979       return false;
 980   } else {
 981     // reg + imm * 4.
 982     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
 983       return false;
 984   }
 985
 986   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 987     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
 988     // sext i32 to i64 when addr mode is r+i.
 989     if (LD->getValueType(0) == MVT::i64 && LD->getLoadedVT() == MVT::i32 &&
 990         LD->getExtensionType() == ISD::SEXTLOAD &&
 991         isa<ConstantSDNode>(Offset))
 992       return false;
 993   }
 994
 995   AM = ISD::PRE_INC;
 996   return true;
 997 }
 998
 999 //===----------------------------------------------------------------------===//
1000 //  LowerOperation implementation
1001 //===----------------------------------------------------------------------===//
1002
1003 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
1004   MVT::ValueType PtrVT = Op.getValueType();
1005   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1006   Constant *C = CP->getConstVal();
1007   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1008   SDOperand Zero = DAG.getConstant(0, PtrVT);
1009
1010   const TargetMachine &TM = DAG.getTarget();
1011
1012   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1013   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1014
1015   // If this is a non-darwin platform, we don't support non-static relo models
1016   // yet.
1017   if (TM.getRelocationModel() == Reloc::Static ||
1018       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1019     // Generate non-pic code that has direct accesses to the constant pool.
1020     // The address of the global is just (hi(&g)+lo(&g)).
1021     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1022   }
1023
1024   if (TM.getRelocationModel() == Reloc::PIC_) {
1025     // With PIC, the first instruction is actually "GR+hi(&G)".
1026     Hi = DAG.getNode(ISD::ADD, PtrVT,
1027                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1028   }
1029
1030   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1031   return Lo;
1032 }
1033
1034 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1035   MVT::ValueType PtrVT = Op.getValueType();
1036   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1037   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1038   SDOperand Zero = DAG.getConstant(0, PtrVT);
1039
1040   const TargetMachine &TM = DAG.getTarget();
1041
1042   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1043   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1044
1045   // If this is a non-darwin platform, we don't support non-static relo models
1046   // yet.
1047   if (TM.getRelocationModel() == Reloc::Static ||
1048       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1049     // Generate non-pic code that has direct accesses to the constant pool.
1050     // The address of the global is just (hi(&g)+lo(&g)).
1051     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1052   }
1053
1054   if (TM.getRelocationModel() == Reloc::PIC_) {
1055     // With PIC, the first instruction is actually "GR+hi(&G)".
1056     Hi = DAG.getNode(ISD::ADD, PtrVT,
1057                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1058   }
1059
1060   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1061   return Lo;
1062 }
1063
1064 static SDOperand LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
1065   assert(0 && "TLS not implemented for PPC.");
1066 }
1067
1068 static SDOperand LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
1069   MVT::ValueType PtrVT = Op.getValueType();
1070   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1071   GlobalValue *GV = GSDN->getGlobal();
1072   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1073   SDOperand Zero = DAG.getConstant(0, PtrVT);
1074
1075   const TargetMachine &TM = DAG.getTarget();
1076
1077   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1078   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1079
1080   // If this is a non-darwin platform, we don't support non-static relo models
1081   // yet.
1082   if (TM.getRelocationModel() == Reloc::Static ||
1083       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1084     // Generate non-pic code that has direct accesses to globals.
1085     // The address of the global is just (hi(&g)+lo(&g)).
1086     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1087   }
1088
1089   if (TM.getRelocationModel() == Reloc::PIC_) {
1090     // With PIC, the first instruction is actually "GR+hi(&G)".
1091     Hi = DAG.getNode(ISD::ADD, PtrVT,
1092                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1093   }
1094
1095   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1096
1097   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1098     return Lo;
1099
1100   // If the global is weak or external, we have to go through the lazy
1101   // resolution stub.
1102   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1103 }
1104
1105 static SDOperand LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1106   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1107
1108   // If we're comparing for equality to zero, expose the fact that this is
1109   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1110   // fold the new nodes.
1111   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1112     if (C->isNullValue() && CC == ISD::SETEQ) {
1113       MVT::ValueType VT = Op.getOperand(0).getValueType();
1114       SDOperand Zext = Op.getOperand(0);
1115       if (VT < MVT::i32) {
1116         VT = MVT::i32;
1117         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1118       }
1119       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1120       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1121       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1122                                   DAG.getConstant(Log2b, MVT::i32));
1123       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1124     }
1125     // Leave comparisons against 0 and -1 alone for now, since they're usually
1126     // optimized.  FIXME: revisit this when we can custom lower all setcc
1127     // optimizations.
1128     if (C->isAllOnesValue() || C->isNullValue())
1129       return SDOperand();
1130   }
1131
1132   // If we have an integer seteq/setne, turn it into a compare against zero
1133   // by xor'ing the rhs with the lhs, which is faster than setting a
1134   // condition register, reading it back out, and masking the correct bit.  The
1135   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1136   // the result to other bit-twiddling opportunities.
1137   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1138   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1139     MVT::ValueType VT = Op.getValueType();
1140     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1141                                 Op.getOperand(1));
1142     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1143   }
1144   return SDOperand();
1145 }
1146
1147 static SDOperand LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1148                               int VarArgsFrameIndex,
1149                               int VarArgsStackOffset,
1150                               unsigned VarArgsNumGPR,
1151                               unsigned VarArgsNumFPR,
1152                               const PPCSubtarget &Subtarget) {
1153
1154   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1155 }
1156
1157 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1158                               int VarArgsFrameIndex,
1159                               int VarArgsStackOffset,
1160                               unsigned VarArgsNumGPR,
1161                               unsigned VarArgsNumFPR,
1162                               const PPCSubtarget &Subtarget) {
1163
1164   if (Subtarget.isMachoABI()) {
1165     // vastart just stores the address of the VarArgsFrameIndex slot into the
1166     // memory location argument.
1167     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1168     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1169     SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
1170     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV->getValue(),
1171                         SV->getOffset());
1172   }
1173
1174   // For ELF 32 ABI we follow the layout of the va_list struct.
1175   // We suppose the given va_list is already allocated.
1176   //
1177   // typedef struct {
1178   //  char gpr;     /* index into the array of 8 GPRs
1179   //                 * stored in the register save area
1180   //                 * gpr=0 corresponds to r3,
1181   //                 * gpr=1 to r4, etc.
1182   //                 */
1183   //  char fpr;     /* index into the array of 8 FPRs
1184   //                 * stored in the register save area
1185   //                 * fpr=0 corresponds to f1,
1186   //                 * fpr=1 to f2, etc.
1187   //                 */
1188   //  char *overflow_arg_area;
1189   //                /* location on stack that holds
1190   //                 * the next overflow argument
1191   //                 */
1192   //  char *reg_save_area;
1193   //               /* where r3:r10 and f1:f8 (if saved)
1194   //                * are stored
1195   //                */
1196   // } va_list[1];
1197
1198
1199   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1200   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1201
1202
1203   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1204
1205   SDOperand StackOffset = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1206   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1207
1208   SDOperand ConstFrameOffset = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8,
1209                                                PtrVT);
1210   SDOperand ConstStackOffset = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8 - 1,
1211                                                PtrVT);
1212   SDOperand ConstFPROffset   = DAG.getConstant(1, PtrVT);
1213
1214   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
1215
1216   // Store first byte : number of int regs
1217   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1218                                       Op.getOperand(1), SV->getValue(),
1219                                       SV->getOffset());
1220   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1221                                   ConstFPROffset);
1222
1223   // Store second byte : number of float regs
1224   SDOperand secondStore = DAG.getStore(firstStore, ArgFPR, nextPtr,
1225                                        SV->getValue(), SV->getOffset());
1226   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1227
1228   // Store second word : arguments given on stack
1229   SDOperand thirdStore = DAG.getStore(secondStore, StackOffset, nextPtr,
1230                                       SV->getValue(), SV->getOffset());
1231   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1232
1233   // Store third word : arguments given in registers
1234   return DAG.getStore(thirdStore, FR, nextPtr, SV->getValue(),
1235                       SV->getOffset());
1236
1237 }
1238
1239 #include "PPCGenCallingConv.inc"
1240
1241 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1242 /// depending on which subtarget is selected.
1243 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1244   if (Subtarget.isMachoABI()) {
1245     static const unsigned FPR[] = {
1246       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1247       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1248     };
1249     return FPR;
1250   }
1251
1252
1253   static const unsigned FPR[] = {
1254     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1255     PPC::F8
1256   };
1257   return FPR;
1258 }
1259
1260 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
1261                                        int &VarArgsFrameIndex,
1262                                        int &VarArgsStackOffset,
1263                                        unsigned &VarArgsNumGPR,
1264                                        unsigned &VarArgsNumFPR,
1265                                        const PPCSubtarget &Subtarget) {
1266   // TODO: add description of PPC stack frame format, or at least some docs.
1267   //
1268   MachineFunction &MF = DAG.getMachineFunction();
1269   MachineFrameInfo *MFI = MF.getFrameInfo();
1270   SSARegMap *RegMap = MF.getSSARegMap();
1271   SmallVector<SDOperand, 8> ArgValues;
1272   SDOperand Root = Op.getOperand(0);
1273
1274   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1275   bool isPPC64 = PtrVT == MVT::i64;
1276   bool isMachoABI = Subtarget.isMachoABI();
1277   bool isELF32_ABI = Subtarget.isELF32_ABI();
1278   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1279
1280   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1281
1282   static const unsigned GPR_32[] = {           // 32-bit registers.
1283     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1284     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1285   };
1286   static const unsigned GPR_64[] = {           // 64-bit registers.
1287     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1288     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1289   };
1290
1291   static const unsigned *FPR = GetFPR(Subtarget);
1292
1293   static const unsigned VR[] = {
1294     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1295     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1296   };
1297
1298   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1299   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1300   const unsigned Num_VR_Regs  = array_lengthof( VR);
1301
1302   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1303
1304   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1305
1306   // Add DAG nodes to load the arguments or copy them out of registers.  On
1307   // entry to a function on PPC, the arguments start after the linkage area,
1308   // although the first ones are often in registers.
1309   //
1310   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1311   // represented with two words (long long or double) must be copied to an
1312   // even GPR_idx value or to an even ArgOffset value.
1313
1314   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1315     SDOperand ArgVal;
1316     bool needsLoad = false;
1317     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1318     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1319     unsigned ArgSize = ObjSize;
1320     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1321     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1322     // See if next argument requires stack alignment in ELF
1323     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1324       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1325       (!(Flags & AlignFlag)));
1326
1327     unsigned CurArgOffset = ArgOffset;
1328     switch (ObjectVT) {
1329     default: assert(0 && "Unhandled argument type!");
1330     case MVT::i32:
1331       // Double word align in ELF
1332       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1333       if (GPR_idx != Num_GPR_Regs) {
1334         unsigned VReg = RegMap->createVirtualRegister(&PPC::GPRCRegClass);
1335         MF.addLiveIn(GPR[GPR_idx], VReg);
1336         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1337         ++GPR_idx;
1338       } else {
1339         needsLoad = true;
1340         ArgSize = PtrByteSize;
1341       }
1342       // Stack align in ELF
1343       if (needsLoad && Expand && isELF32_ABI)
1344         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1345       // All int arguments reserve stack space in Macho ABI.
1346       if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1347       break;
1348
1349     case MVT::i64:  // PPC64
1350       if (GPR_idx != Num_GPR_Regs) {
1351         unsigned VReg = RegMap->createVirtualRegister(&PPC::G8RCRegClass);
1352         MF.addLiveIn(GPR[GPR_idx], VReg);
1353         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1354         ++GPR_idx;
1355       } else {
1356         needsLoad = true;
1357       }
1358       // All int arguments reserve stack space in Macho ABI.
1359       if (isMachoABI || needsLoad) ArgOffset += 8;
1360       break;
1361
1362     case MVT::f32:
1363     case MVT::f64:
1364       // Every 4 bytes of argument space consumes one of the GPRs available for
1365       // argument passing.
1366       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1367         ++GPR_idx;
1368         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1369           ++GPR_idx;
1370       }
1371       if (FPR_idx != Num_FPR_Regs) {
1372         unsigned VReg;
1373         if (ObjectVT == MVT::f32)
1374           VReg = RegMap->createVirtualRegister(&PPC::F4RCRegClass);
1375         else
1376           VReg = RegMap->createVirtualRegister(&PPC::F8RCRegClass);
1377         MF.addLiveIn(FPR[FPR_idx], VReg);
1378         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1379         ++FPR_idx;
1380       } else {
1381         needsLoad = true;
1382       }
1383
1384       // Stack align in ELF
1385       if (needsLoad && Expand && isELF32_ABI)
1386         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1387       // All FP arguments reserve stack space in Macho ABI.
1388       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1389       break;
1390     case MVT::v4f32:
1391     case MVT::v4i32:
1392     case MVT::v8i16:
1393     case MVT::v16i8:
1394       // Note that vector arguments in registers don't reserve stack space.
1395       if (VR_idx != Num_VR_Regs) {
1396         unsigned VReg = RegMap->createVirtualRegister(&PPC::VRRCRegClass);
1397         MF.addLiveIn(VR[VR_idx], VReg);
1398         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1399         ++VR_idx;
1400       } else {
1401         // This should be simple, but requires getting 16-byte aligned stack
1402         // values.
1403         assert(0 && "Loading VR argument not implemented yet!");
1404         needsLoad = true;
1405       }
1406       break;
1407     }
1408
1409     // We need to load the argument to a virtual register if we determined above
1410     // that we ran out of physical registers of the appropriate type
1411     if (needsLoad) {
1412       // If the argument is actually used, emit a load from the right stack
1413       // slot.
1414       if (!Op.Val->hasNUsesOfValue(0, ArgNo)) {
1415         int FI = MFI->CreateFixedObject(ObjSize,
1416                                         CurArgOffset + (ArgSize - ObjSize));
1417         SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1418         ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1419       } else {
1420         // Don't emit a dead load.
1421         ArgVal = DAG.getNode(ISD::UNDEF, ObjectVT);
1422       }
1423     }
1424
1425     ArgValues.push_back(ArgVal);
1426   }
1427
1428   // If the function takes variable number of arguments, make a frame index for
1429   // the start of the first vararg value... for expansion of llvm.va_start.
1430   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1431   if (isVarArg) {
1432
1433     int depth;
1434     if (isELF32_ABI) {
1435       VarArgsNumGPR = GPR_idx;
1436       VarArgsNumFPR = FPR_idx;
1437
1438       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1439       // pointer.
1440       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1441                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1442                 MVT::getSizeInBits(PtrVT)/8);
1443
1444       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1445                                                   ArgOffset);
1446
1447     }
1448     else
1449       depth = ArgOffset;
1450
1451     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1452                                                depth);
1453     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1454
1455     SmallVector<SDOperand, 8> MemOps;
1456
1457     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1458     // stored to the VarArgsFrameIndex on the stack.
1459     if (isELF32_ABI) {
1460       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1461         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1462         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1463         MemOps.push_back(Store);
1464         // Increment the address by four for the next argument to store
1465         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1466         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1467       }
1468     }
1469
1470     // If this function is vararg, store any remaining integer argument regs
1471     // to their spots on the stack so that they may be loaded by deferencing the
1472     // result of va_next.
1473     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1474       unsigned VReg;
1475       if (isPPC64)
1476         VReg = RegMap->createVirtualRegister(&PPC::G8RCRegClass);
1477       else
1478         VReg = RegMap->createVirtualRegister(&PPC::GPRCRegClass);
1479
1480       MF.addLiveIn(GPR[GPR_idx], VReg);
1481       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1482       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1483       MemOps.push_back(Store);
1484       // Increment the address by four for the next argument to store
1485       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1486       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1487     }
1488
1489     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1490     // on the stack.
1491     if (isELF32_ABI) {
1492       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1493         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1494         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1495         MemOps.push_back(Store);
1496         // Increment the address by eight for the next argument to store
1497         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1498                                            PtrVT);
1499         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1500       }
1501
1502       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1503         unsigned VReg;
1504         VReg = RegMap->createVirtualRegister(&PPC::F8RCRegClass);
1505
1506         MF.addLiveIn(FPR[FPR_idx], VReg);
1507         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1508         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1509         MemOps.push_back(Store);
1510         // Increment the address by eight for the next argument to store
1511         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1512                                            PtrVT);
1513         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1514       }
1515     }
1516
1517     if (!MemOps.empty())
1518       Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1519   }
1520
1521   ArgValues.push_back(Root);
1522
1523   // Return the new list of results.
1524   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1525                                     Op.Val->value_end());
1526   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1527 }
1528
1529 /// isCallCompatibleAddress - Return the immediate to use if the specified
1530 /// 32-bit value is representable in the immediate field of a BxA instruction.
1531 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1532   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1533   if (!C) return 0;
1534
1535   int Addr = C->getValue();
1536   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1537       (Addr << 6 >> 6) != Addr)
1538     return 0;  // Top 6 bits have to be sext of immediate.
1539
1540   return DAG.getConstant((int)C->getValue() >> 2,
1541                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1542 }
1543
1544
1545 static SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG,
1546                            const PPCSubtarget &Subtarget) {
1547   SDOperand Chain  = Op.getOperand(0);
1548   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1549   SDOperand Callee = Op.getOperand(4);
1550   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1551
1552   bool isMachoABI = Subtarget.isMachoABI();
1553   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1554
1555   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1556   bool isPPC64 = PtrVT == MVT::i64;
1557   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1558
1559   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1560   // SelectExpr to use to put the arguments in the appropriate registers.
1561   std::vector<SDOperand> args_to_use;
1562
1563   // Count how many bytes are to be pushed on the stack, including the linkage
1564   // area, and parameter passing area.  We start with 24/48 bytes, which is
1565   // prereserved space for [SP][CR][LR][3 x unused].
1566   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1567
1568   // Add up all the space actually used.
1569   for (unsigned i = 0; i != NumOps; ++i) {
1570     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1571     ArgSize = std::max(ArgSize, PtrByteSize);
1572     NumBytes += ArgSize;
1573   }
1574
1575   // The prolog code of the callee may store up to 8 GPR argument registers to
1576   // the stack, allowing va_start to index over them in memory if its varargs.
1577   // Because we cannot tell if this is needed on the caller side, we have to
1578   // conservatively assume that it is needed.  As such, make sure we have at
1579   // least enough stack space for the caller to store the 8 GPRs.
1580   NumBytes = std::max(NumBytes,
1581                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1582
1583   // Adjust the stack pointer for the new arguments...
1584   // These operations are automatically eliminated by the prolog/epilog pass
1585   Chain = DAG.getCALLSEQ_START(Chain,
1586                                DAG.getConstant(NumBytes, PtrVT));
1587
1588   // Set up a copy of the stack pointer for use loading and storing any
1589   // arguments that may not fit in the registers available for argument
1590   // passing.
1591   SDOperand StackPtr;
1592   if (isPPC64)
1593     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1594   else
1595     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1596
1597   // Figure out which arguments are going to go in registers, and which in
1598   // memory.  Also, if this is a vararg function, floating point operations
1599   // must be stored to our stack, and loaded into integer regs as well, if
1600   // any integer regs are available for argument passing.
1601   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1602   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1603
1604   static const unsigned GPR_32[] = {           // 32-bit registers.
1605     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1606     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1607   };
1608   static const unsigned GPR_64[] = {           // 64-bit registers.
1609     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1610     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1611   };
1612   static const unsigned *FPR = GetFPR(Subtarget);
1613
1614   static const unsigned VR[] = {
1615     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1616     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1617   };
1618   const unsigned NumGPRs = array_lengthof(GPR_32);
1619   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1620   const unsigned NumVRs  = array_lengthof( VR);
1621
1622   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1623
1624   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1625   SmallVector<SDOperand, 8> MemOpChains;
1626   for (unsigned i = 0; i != NumOps; ++i) {
1627     bool inMem = false;
1628     SDOperand Arg = Op.getOperand(5+2*i);
1629     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1630     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1631     // See if next argument requires stack alignment in ELF
1632     unsigned next = 5+2*(i+1)+1;
1633     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1634       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1635       (!(Flags & AlignFlag)));
1636
1637     // PtrOff will be used to store the current argument to the stack if a
1638     // register cannot be found for it.
1639     SDOperand PtrOff;
1640
1641     // Stack align in ELF 32
1642     if (isELF32_ABI && Expand)
1643       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1644                                StackPtr.getValueType());
1645     else
1646       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1647
1648     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1649
1650     // On PPC64, promote integers to 64-bit values.
1651     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1652       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1653
1654       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1655     }
1656
1657     switch (Arg.getValueType()) {
1658     default: assert(0 && "Unexpected ValueType for argument!");
1659     case MVT::i32:
1660     case MVT::i64:
1661       // Double word align in ELF
1662       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1663       if (GPR_idx != NumGPRs) {
1664         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1665       } else {
1666         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1667         inMem = true;
1668       }
1669       if (inMem || isMachoABI) {
1670         // Stack align in ELF
1671         if (isELF32_ABI && Expand)
1672           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1673
1674         ArgOffset += PtrByteSize;
1675       }
1676       break;
1677     case MVT::f32:
1678     case MVT::f64:
1679       if (isVarArg) {
1680         // Float varargs need to be promoted to double.
1681         if (Arg.getValueType() == MVT::f32)
1682           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1683       }
1684
1685       if (FPR_idx != NumFPRs) {
1686         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1687
1688         if (isVarArg) {
1689           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1690           MemOpChains.push_back(Store);
1691
1692           // Float varargs are always shadowed in available integer registers
1693           if (GPR_idx != NumGPRs) {
1694             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1695             MemOpChains.push_back(Load.getValue(1));
1696             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1697                                                                 Load));
1698           }
1699           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1700             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1701             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1702             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1703             MemOpChains.push_back(Load.getValue(1));
1704             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1705                                                                 Load));
1706           }
1707         } else {
1708           // If we have any FPRs remaining, we may also have GPRs remaining.
1709           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1710           // GPRs.
1711           if (isMachoABI) {
1712             if (GPR_idx != NumGPRs)
1713               ++GPR_idx;
1714             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1715                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1716               ++GPR_idx;
1717           }
1718         }
1719       } else {
1720         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1721         inMem = true;
1722       }
1723       if (inMem || isMachoABI) {
1724         // Stack align in ELF
1725         if (isELF32_ABI && Expand)
1726           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1727         if (isPPC64)
1728           ArgOffset += 8;
1729         else
1730           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1731       }
1732       break;
1733     case MVT::v4f32:
1734     case MVT::v4i32:
1735     case MVT::v8i16:
1736     case MVT::v16i8:
1737       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1738       assert(VR_idx != NumVRs &&
1739              "Don't support passing more than 12 vector args yet!");
1740       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1741       break;
1742     }
1743   }
1744   if (!MemOpChains.empty())
1745     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1746                         &MemOpChains[0], MemOpChains.size());
1747
1748   // Build a sequence of copy-to-reg nodes chained together with token chain
1749   // and flag operands which copy the outgoing args into the appropriate regs.
1750   SDOperand InFlag;
1751   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1752     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1753                              InFlag);
1754     InFlag = Chain.getValue(1);
1755   }
1756
1757   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1758   if (isVarArg && isELF32_ABI) {
1759     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1760     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1761     InFlag = Chain.getValue(1);
1762   }
1763
1764   std::vector<MVT::ValueType> NodeTys;
1765   NodeTys.push_back(MVT::Other);   // Returns a chain
1766   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1767
1768   SmallVector<SDOperand, 8> Ops;
1769   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1770
1771   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1772   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1773   // node so that legalize doesn't hack it.
1774   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1775     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1776   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1777     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1778   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1779     // If this is an absolute destination address, use the munged value.
1780     Callee = SDOperand(Dest, 0);
1781   else {
1782     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1783     // to do the call, we can't use PPCISD::CALL.
1784     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1785     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1786     InFlag = Chain.getValue(1);
1787
1788     // Copy the callee address into R12 on darwin.
1789     if (isMachoABI) {
1790       Chain = DAG.getCopyToReg(Chain, PPC::R12, Callee, InFlag);
1791       InFlag = Chain.getValue(1);
1792     }
1793
1794     NodeTys.clear();
1795     NodeTys.push_back(MVT::Other);
1796     NodeTys.push_back(MVT::Flag);
1797     Ops.push_back(Chain);
1798     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1799     Callee.Val = 0;
1800   }
1801
1802   // If this is a direct call, pass the chain and the callee.
1803   if (Callee.Val) {
1804     Ops.push_back(Chain);
1805     Ops.push_back(Callee);
1806   }
1807
1808   // Add argument registers to the end of the list so that they are known live
1809   // into the call.
1810   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1811     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1812                                   RegsToPass[i].second.getValueType()));
1813
1814   if (InFlag.Val)
1815     Ops.push_back(InFlag);
1816   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
1817   InFlag = Chain.getValue(1);
1818
1819   SDOperand ResultVals[3];
1820   unsigned NumResults = 0;
1821   NodeTys.clear();
1822
1823   // If the call has results, copy the values out of the ret val registers.
1824   switch (Op.Val->getValueType(0)) {
1825   default: assert(0 && "Unexpected ret value!");
1826   case MVT::Other: break;
1827   case MVT::i32:
1828     if (Op.Val->getValueType(1) == MVT::i32) {
1829       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1830       ResultVals[0] = Chain.getValue(0);
1831       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
1832                                  Chain.getValue(2)).getValue(1);
1833       ResultVals[1] = Chain.getValue(0);
1834       NumResults = 2;
1835       NodeTys.push_back(MVT::i32);
1836     } else {
1837       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1838       ResultVals[0] = Chain.getValue(0);
1839       NumResults = 1;
1840     }
1841     NodeTys.push_back(MVT::i32);
1842     break;
1843   case MVT::i64:
1844     Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
1845     ResultVals[0] = Chain.getValue(0);
1846     NumResults = 1;
1847     NodeTys.push_back(MVT::i64);
1848     break;
1849   case MVT::f64:
1850     if (Op.Val->getValueType(1) == MVT::f64) {
1851       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
1852       ResultVals[0] = Chain.getValue(0);
1853       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
1854                                  Chain.getValue(2)).getValue(1);
1855       ResultVals[1] = Chain.getValue(0);
1856       NumResults = 2;
1857       NodeTys.push_back(MVT::f64);
1858       NodeTys.push_back(MVT::f64);
1859       break;
1860     }
1861     // else fall through
1862   case MVT::f32:
1863     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
1864                                InFlag).getValue(1);
1865     ResultVals[0] = Chain.getValue(0);
1866     NumResults = 1;
1867     NodeTys.push_back(Op.Val->getValueType(0));
1868     break;
1869   case MVT::v4f32:
1870   case MVT::v4i32:
1871   case MVT::v8i16:
1872   case MVT::v16i8:
1873     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
1874                                    InFlag).getValue(1);
1875     ResultVals[0] = Chain.getValue(0);
1876     NumResults = 1;
1877     NodeTys.push_back(Op.Val->getValueType(0));
1878     break;
1879   }
1880
1881   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, Chain,
1882                       DAG.getConstant(NumBytes, PtrVT));
1883   NodeTys.push_back(MVT::Other);
1884
1885   // If the function returns void, just return the chain.
1886   if (NumResults == 0)
1887     return Chain;
1888
1889   // Otherwise, merge everything together with a MERGE_VALUES node.
1890   ResultVals[NumResults++] = Chain;
1891   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1892                               ResultVals, NumResults);
1893   return Res.getValue(Op.ResNo);
1894 }
1895
1896 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, TargetMachine &TM) {
1897   SmallVector<CCValAssign, 16> RVLocs;
1898   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1899   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1900   CCState CCInfo(CC, isVarArg, TM, RVLocs);
1901   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
1902
1903   // If this is the first return lowered for this function, add the regs to the
1904   // liveout set for the function.
1905   if (DAG.getMachineFunction().liveout_empty()) {
1906     for (unsigned i = 0; i != RVLocs.size(); ++i)
1907       DAG.getMachineFunction().addLiveOut(RVLocs[i].getLocReg());
1908   }
1909
1910   SDOperand Chain = Op.getOperand(0);
1911   SDOperand Flag;
1912
1913   // Copy the result values into the output registers.
1914   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1915     CCValAssign &VA = RVLocs[i];
1916     assert(VA.isRegLoc() && "Can only return in registers!");
1917     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
1918     Flag = Chain.getValue(1);
1919   }
1920
1921   if (Flag.Val)
1922     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
1923   else
1924     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
1925 }
1926
1927 static SDOperand LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
1928                                    const PPCSubtarget &Subtarget) {
1929   // When we pop the dynamic allocation we need to restore the SP link.
1930
1931   // Get the corect type for pointers.
1932   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1933
1934   // Construct the stack pointer operand.
1935   bool IsPPC64 = Subtarget.isPPC64();
1936   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
1937   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
1938
1939   // Get the operands for the STACKRESTORE.
1940   SDOperand Chain = Op.getOperand(0);
1941   SDOperand SaveSP = Op.getOperand(1);
1942
1943   // Load the old link SP.
1944   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
1945
1946   // Restore the stack pointer.
1947   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
1948
1949   // Store the old link SP.
1950   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
1951 }
1952
1953 static SDOperand LowerDYNAMIC_STACKALLOC(SDOperand Op, SelectionDAG &DAG,
1954                                          const PPCSubtarget &Subtarget) {
1955   MachineFunction &MF = DAG.getMachineFunction();
1956   bool IsPPC64 = Subtarget.isPPC64();
1957   bool isMachoABI = Subtarget.isMachoABI();
1958
1959   // Get current frame pointer save index.  The users of this index will be
1960   // primarily DYNALLOC instructions.
1961   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1962   int FPSI = FI->getFramePointerSaveIndex();
1963
1964   // If the frame pointer save index hasn't been defined yet.
1965   if (!FPSI) {
1966     // Find out what the fix offset of the frame pointer save area.
1967     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
1968
1969     // Allocate the frame index for frame pointer save area.
1970     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
1971     // Save the result.
1972     FI->setFramePointerSaveIndex(FPSI);
1973   }
1974
1975   // Get the inputs.
1976   SDOperand Chain = Op.getOperand(0);
1977   SDOperand Size  = Op.getOperand(1);
1978
1979   // Get the corect type for pointers.
1980   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1981   // Negate the size.
1982   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
1983                                   DAG.getConstant(0, PtrVT), Size);
1984   // Construct a node for the frame pointer save index.
1985   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
1986   // Build a DYNALLOC node.
1987   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
1988   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
1989   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
1990 }
1991
1992
1993 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
1994 /// possible.
1995 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
1996   // Not FP? Not a fsel.
1997   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
1998       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
1999     return SDOperand();
2000
2001   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2002
2003   // Cannot handle SETEQ/SETNE.
2004   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2005
2006   MVT::ValueType ResVT = Op.getValueType();
2007   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2008   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2009   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2010
2011   // If the RHS of the comparison is a 0.0, we don't need to do the
2012   // subtraction at all.
2013   if (isFloatingPointZero(RHS))
2014     switch (CC) {
2015     default: break;       // SETUO etc aren't handled by fsel.
2016     case ISD::SETULT:
2017     case ISD::SETOLT:
2018     case ISD::SETLT:
2019       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2020     case ISD::SETUGE:
2021     case ISD::SETOGE:
2022     case ISD::SETGE:
2023       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2024         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2025       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2026     case ISD::SETUGT:
2027     case ISD::SETOGT:
2028     case ISD::SETGT:
2029       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2030     case ISD::SETULE:
2031     case ISD::SETOLE:
2032     case ISD::SETLE:
2033       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2034         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2035       return DAG.getNode(PPCISD::FSEL, ResVT,
2036                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2037     }
2038
2039   SDOperand Cmp;
2040   switch (CC) {
2041   default: break;       // SETUO etc aren't handled by fsel.
2042   case ISD::SETULT:
2043   case ISD::SETOLT:
2044   case ISD::SETLT:
2045     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2046     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2047       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2048       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2049   case ISD::SETUGE:
2050   case ISD::SETOGE:
2051   case ISD::SETGE:
2052     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2053     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2054       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2055       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2056   case ISD::SETUGT:
2057   case ISD::SETOGT:
2058   case ISD::SETGT:
2059     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2060     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2061       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2062       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2063   case ISD::SETULE:
2064   case ISD::SETOLE:
2065   case ISD::SETLE:
2066     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2067     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2068       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2069       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2070   }
2071   return SDOperand();
2072 }
2073
2074 static SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2075   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2076   SDOperand Src = Op.getOperand(0);
2077   if (Src.getValueType() == MVT::f32)
2078     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2079
2080   SDOperand Tmp;
2081   switch (Op.getValueType()) {
2082   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2083   case MVT::i32:
2084     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2085     break;
2086   case MVT::i64:
2087     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2088     break;
2089   }
2090
2091   // Convert the FP value to an int value through memory.
2092   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2093
2094   // Emit a store to the stack slot.
2095   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2096
2097   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2098   // add in a bias.
2099   if (Op.getValueType() == MVT::i32)
2100     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2101                         DAG.getConstant(4, FIPtr.getValueType()));
2102   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2103 }
2104
2105 static SDOperand LowerFP_ROUND_INREG(SDOperand Op, SelectionDAG &DAG) {
2106   assert(Op.getValueType() == MVT::ppcf128);
2107   SDNode *Node = Op.Val;
2108   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2109   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2110   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2111   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2112
2113   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2114   // of the long double, and puts FPSCR back the way it was.  We do not
2115   // actually model FPSCR.
2116   std::vector<MVT::ValueType> NodeTys;
2117   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2118
2119   NodeTys.push_back(MVT::f64);   // Return register
2120   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2121   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2122   MFFSreg = Result.getValue(0);
2123   InFlag = Result.getValue(1);
2124
2125   NodeTys.clear();
2126   NodeTys.push_back(MVT::Flag);   // Returns a flag
2127   Ops[0] = DAG.getConstant(31, MVT::i32);
2128   Ops[1] = InFlag;
2129   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2130   InFlag = Result.getValue(0);
2131
2132   NodeTys.clear();
2133   NodeTys.push_back(MVT::Flag);   // Returns a flag
2134   Ops[0] = DAG.getConstant(30, MVT::i32);
2135   Ops[1] = InFlag;
2136   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2137   InFlag = Result.getValue(0);
2138
2139   NodeTys.clear();
2140   NodeTys.push_back(MVT::f64);    // result of add
2141   NodeTys.push_back(MVT::Flag);   // Returns a flag
2142   Ops[0] = Lo;
2143   Ops[1] = Hi;
2144   Ops[2] = InFlag;
2145   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2146   FPreg = Result.getValue(0);
2147   InFlag = Result.getValue(1);
2148
2149   NodeTys.clear();
2150   NodeTys.push_back(MVT::f64);
2151   Ops[0] = DAG.getConstant(1, MVT::i32);
2152   Ops[1] = MFFSreg;
2153   Ops[2] = FPreg;
2154   Ops[3] = InFlag;
2155   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2156   FPreg = Result.getValue(0);
2157
2158   // We know the low half is about to be thrown away, so just use something
2159   // convenient.
2160   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2161 }
2162
2163 static SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2164   if (Op.getOperand(0).getValueType() == MVT::i64) {
2165     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2166     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2167     if (Op.getValueType() == MVT::f32)
2168       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP);
2169     return FP;
2170   }
2171
2172   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2173          "Unhandled SINT_TO_FP type in custom expander!");
2174   // Since we only generate this in 64-bit mode, we can take advantage of
2175   // 64-bit registers.  In particular, sign extend the input value into the
2176   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2177   // then lfd it and fcfid it.
2178   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2179   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2180   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2181   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2182
2183   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2184                                 Op.getOperand(0));
2185
2186   // STD the extended value into the stack slot.
2187   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2188                                 DAG.getEntryNode(), Ext64, FIdx,
2189                                 DAG.getSrcValue(NULL));
2190   // Load the value as a double.
2191   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2192
2193   // FCFID it and return it.
2194   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2195   if (Op.getValueType() == MVT::f32)
2196     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP);
2197   return FP;
2198 }
2199
2200 static SDOperand LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2201   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2202          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SHL!");
2203
2204   // Expand into a bunch of logical ops.  Note that these ops
2205   // depend on the PPC behavior for oversized shift amounts.
2206   SDOperand Lo = Op.getOperand(0);
2207   SDOperand Hi = Op.getOperand(1);
2208   SDOperand Amt = Op.getOperand(2);
2209
2210   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2211                                DAG.getConstant(32, MVT::i32), Amt);
2212   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Amt);
2213   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Tmp1);
2214   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2215   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2216                                DAG.getConstant(-32U, MVT::i32));
2217   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Tmp5);
2218   SDOperand OutHi = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2219   SDOperand OutLo = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Amt);
2220   SDOperand OutOps[] = { OutLo, OutHi };
2221   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2222                      OutOps, 2);
2223 }
2224
2225 static SDOperand LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2226   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2227          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRL!");
2228
2229   // Otherwise, expand into a bunch of logical ops.  Note that these ops
2230   // depend on the PPC behavior for oversized shift amounts.
2231   SDOperand Lo = Op.getOperand(0);
2232   SDOperand Hi = Op.getOperand(1);
2233   SDOperand Amt = Op.getOperand(2);
2234
2235   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2236                                DAG.getConstant(32, MVT::i32), Amt);
2237   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2238   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2239   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2240   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2241                                DAG.getConstant(-32U, MVT::i32));
2242   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Tmp5);
2243   SDOperand OutLo = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2244   SDOperand OutHi = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Amt);
2245   SDOperand OutOps[] = { OutLo, OutHi };
2246   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2247                      OutOps, 2);
2248 }
2249
2250 static SDOperand LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2251   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2252          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRA!");
2253
2254   // Otherwise, expand into a bunch of logical ops, followed by a select_cc.
2255   SDOperand Lo = Op.getOperand(0);
2256   SDOperand Hi = Op.getOperand(1);
2257   SDOperand Amt = Op.getOperand(2);
2258
2259   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2260                                DAG.getConstant(32, MVT::i32), Amt);
2261   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2262   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2263   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2264   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2265                                DAG.getConstant(-32U, MVT::i32));
2266   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Tmp5);
2267   SDOperand OutHi = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Amt);
2268   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, MVT::i32),
2269                                     Tmp4, Tmp6, ISD::SETLE);
2270   SDOperand OutOps[] = { OutLo, OutHi };
2271   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2272                      OutOps, 2);
2273 }
2274
2275 //===----------------------------------------------------------------------===//
2276 // Vector related lowering.
2277 //
2278
2279 // If this is a vector of constants or undefs, get the bits.  A bit in
2280 // UndefBits is set if the corresponding element of the vector is an
2281 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2282 // zero.   Return true if this is not an array of constants, false if it is.
2283 //
2284 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2285                                        uint64_t UndefBits[2]) {
2286   // Start with zero'd results.
2287   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2288
2289   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2290   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2291     SDOperand OpVal = BV->getOperand(i);
2292
2293     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2294     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2295
2296     uint64_t EltBits = 0;
2297     if (OpVal.getOpcode() == ISD::UNDEF) {
2298       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2299       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2300       continue;
2301     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2302       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2303     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2304       assert(CN->getValueType(0) == MVT::f32 &&
2305              "Only one legal FP vector type!");
2306       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2307     } else {
2308       // Nonconstant element.
2309       return true;
2310     }
2311
2312     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2313   }
2314
2315   //printf("%llx %llx  %llx %llx\n",
2316   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2317   return false;
2318 }
2319
2320 // If this is a splat (repetition) of a value across the whole vector, return
2321 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2322 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2323 // SplatSize = 1 byte.
2324 static bool isConstantSplat(const uint64_t Bits128[2],
2325                             const uint64_t Undef128[2],
2326                             unsigned &SplatBits, unsigned &SplatUndef,
2327                             unsigned &SplatSize) {
2328
2329   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2330   // the same as the lower 64-bits, ignoring undefs.
2331   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2332     return false;  // Can't be a splat if two pieces don't match.
2333
2334   uint64_t Bits64  = Bits128[0] | Bits128[1];
2335   uint64_t Undef64 = Undef128[0] & Undef128[1];
2336
2337   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2338   // undefs.
2339   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2340     return false;  // Can't be a splat if two pieces don't match.
2341
2342   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2343   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2344
2345   // If the top 16-bits are different than the lower 16-bits, ignoring
2346   // undefs, we have an i32 splat.
2347   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2348     SplatBits = Bits32;
2349     SplatUndef = Undef32;
2350     SplatSize = 4;
2351     return true;
2352   }
2353
2354   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2355   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2356
2357   // If the top 8-bits are different than the lower 8-bits, ignoring
2358   // undefs, we have an i16 splat.
2359   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2360     SplatBits = Bits16;
2361     SplatUndef = Undef16;
2362     SplatSize = 2;
2363     return true;
2364   }
2365
2366   // Otherwise, we have an 8-bit splat.
2367   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2368   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2369   SplatSize = 1;
2370   return true;
2371 }
2372
2373 /// BuildSplatI - Build a canonical splati of Val with an element size of
2374 /// SplatSize.  Cast the result to VT.
2375 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2376                              SelectionDAG &DAG) {
2377   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2378
2379   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2380     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2381   };
2382
2383   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2384
2385   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2386   if (Val == -1)
2387     SplatSize = 1;
2388
2389   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2390
2391   // Build a canonical splat for this value.
2392   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2393   SmallVector<SDOperand, 8> Ops;
2394   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2395   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2396                               &Ops[0], Ops.size());
2397   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2398 }
2399
2400 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2401 /// specified intrinsic ID.
2402 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2403                                   SelectionDAG &DAG,
2404                                   MVT::ValueType DestVT = MVT::Other) {
2405   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2406   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2407                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2408 }
2409
2410 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2411 /// specified intrinsic ID.
2412 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2413                                   SDOperand Op2, SelectionDAG &DAG,
2414                                   MVT::ValueType DestVT = MVT::Other) {
2415   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2416   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2417                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2418 }
2419
2420
2421 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2422 /// amount.  The result has the specified value type.
2423 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2424                              MVT::ValueType VT, SelectionDAG &DAG) {
2425   // Force LHS/RHS to be the right type.
2426   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2427   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2428
2429   SDOperand Ops[16];
2430   for (unsigned i = 0; i != 16; ++i)
2431     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2432   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2433                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2434   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2435 }
2436
2437 // If this is a case we can't handle, return null and let the default
2438 // expansion code take care of it.  If we CAN select this case, and if it
2439 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2440 // this case more efficiently than a constant pool load, lower it to the
2441 // sequence of ops that should be used.
2442 static SDOperand LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2443   // If this is a vector of constants or undefs, get the bits.  A bit in
2444   // UndefBits is set if the corresponding element of the vector is an
2445   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2446   // zero.
2447   uint64_t VectorBits[2];
2448   uint64_t UndefBits[2];
2449   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2450     return SDOperand();   // Not a constant vector.
2451
2452   // If this is a splat (repetition) of a value across the whole vector, return
2453   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2454   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2455   // SplatSize = 1 byte.
2456   unsigned SplatBits, SplatUndef, SplatSize;
2457   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2458     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2459
2460     // First, handle single instruction cases.
2461
2462     // All zeros?
2463     if (SplatBits == 0) {
2464       // Canonicalize all zero vectors to be v4i32.
2465       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2466         SDOperand Z = DAG.getConstant(0, MVT::i32);
2467         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2468         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2469       }
2470       return Op;
2471     }
2472
2473     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2474     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2475     if (SextVal >= -16 && SextVal <= 15)
2476       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2477
2478
2479     // Two instruction sequences.
2480
2481     // If this value is in the range [-32,30] and is even, use:
2482     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2483     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2484       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2485       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2486     }
2487
2488     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2489     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2490     // for fneg/fabs.
2491     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2492       // Make -1 and vspltisw -1:
2493       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2494
2495       // Make the VSLW intrinsic, computing 0x8000_0000.
2496       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2497                                        OnesV, DAG);
2498
2499       // xor by OnesV to invert it.
2500       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2501       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2502     }
2503
2504     // Check to see if this is a wide variety of vsplti*, binop self cases.
2505     unsigned SplatBitSize = SplatSize*8;
2506     static const signed char SplatCsts[] = {
2507       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2508       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2509     };
2510
2511     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2512       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2513       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2514       int i = SplatCsts[idx];
2515
2516       // Figure out what shift amount will be used by altivec if shifted by i in
2517       // this splat size.
2518       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2519
2520       // vsplti + shl self.
2521       if (SextVal == (i << (int)TypeShiftAmt)) {
2522         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2523         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2524           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2525           Intrinsic::ppc_altivec_vslw
2526         };
2527         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2528         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2529       }
2530
2531       // vsplti + srl self.
2532       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2533         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2534         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2535           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2536           Intrinsic::ppc_altivec_vsrw
2537         };
2538         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2539         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2540       }
2541
2542       // vsplti + sra self.
2543       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2544         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2545         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2546           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2547           Intrinsic::ppc_altivec_vsraw
2548         };
2549         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2550         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2551       }
2552
2553       // vsplti + rol self.
2554       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2555                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2556         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2557         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2558           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2559           Intrinsic::ppc_altivec_vrlw
2560         };
2561         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2562         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2563       }
2564
2565       // t = vsplti c, result = vsldoi t, t, 1
2566       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2567         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2568         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2569       }
2570       // t = vsplti c, result = vsldoi t, t, 2
2571       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2572         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2573         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2574       }
2575       // t = vsplti c, result = vsldoi t, t, 3
2576       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2577         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2578         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2579       }
2580     }
2581
2582     // Three instruction sequences.
2583
2584     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2585     if (SextVal >= 0 && SextVal <= 31) {
2586       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2587       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2588       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2589       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2590     }
2591     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2592     if (SextVal >= -31 && SextVal <= 0) {
2593       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2594       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2595       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2596       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2597     }
2598   }
2599
2600   return SDOperand();
2601 }
2602
2603 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2604 /// the specified operations to build the shuffle.
2605 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2606                                         SDOperand RHS, SelectionDAG &DAG) {
2607   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2608   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2609   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2610
2611   enum {
2612     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2613     OP_VMRGHW,
2614     OP_VMRGLW,
2615     OP_VSPLTISW0,
2616     OP_VSPLTISW1,
2617     OP_VSPLTISW2,
2618     OP_VSPLTISW3,
2619     OP_VSLDOI4,
2620     OP_VSLDOI8,
2621     OP_VSLDOI12
2622   };
2623
2624   if (OpNum == OP_COPY) {
2625     if (LHSID == (1*9+2)*9+3) return LHS;
2626     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2627     return RHS;
2628   }
2629
2630   SDOperand OpLHS, OpRHS;
2631   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2632   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2633
2634   unsigned ShufIdxs[16];
2635   switch (OpNum) {
2636   default: assert(0 && "Unknown i32 permute!");
2637   case OP_VMRGHW:
2638     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2639     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2640     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2641     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2642     break;
2643   case OP_VMRGLW:
2644     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2645     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2646     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2647     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2648     break;
2649   case OP_VSPLTISW0:
2650     for (unsigned i = 0; i != 16; ++i)
2651       ShufIdxs[i] = (i&3)+0;
2652     break;
2653   case OP_VSPLTISW1:
2654     for (unsigned i = 0; i != 16; ++i)
2655       ShufIdxs[i] = (i&3)+4;
2656     break;
2657   case OP_VSPLTISW2:
2658     for (unsigned i = 0; i != 16; ++i)
2659       ShufIdxs[i] = (i&3)+8;
2660     break;
2661   case OP_VSPLTISW3:
2662     for (unsigned i = 0; i != 16; ++i)
2663       ShufIdxs[i] = (i&3)+12;
2664     break;
2665   case OP_VSLDOI4:
2666     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2667   case OP_VSLDOI8:
2668     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2669   case OP_VSLDOI12:
2670     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2671   }
2672   SDOperand Ops[16];
2673   for (unsigned i = 0; i != 16; ++i)
2674     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2675
2676   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2677                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2678 }
2679
2680 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2681 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2682 /// return the code it can be lowered into.  Worst case, it can always be
2683 /// lowered into a vperm.
2684 static SDOperand LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
2685   SDOperand V1 = Op.getOperand(0);
2686   SDOperand V2 = Op.getOperand(1);
2687   SDOperand PermMask = Op.getOperand(2);
2688
2689   // Cases that are handled by instructions that take permute immediates
2690   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2691   // selected by the instruction selector.
2692   if (V2.getOpcode() == ISD::UNDEF) {
2693     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2694         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2695         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2696         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2697         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2698         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2699         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2700         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2701         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2702         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2703         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2704         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2705       return Op;
2706     }
2707   }
2708
2709   // Altivec has a variety of "shuffle immediates" that take two vector inputs
2710   // and produce a fixed permutation.  If any of these match, do not lower to
2711   // VPERM.
2712   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
2713       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
2714       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
2715       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
2716       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
2717       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
2718       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
2719       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
2720       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
2721     return Op;
2722
2723   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
2724   // perfect shuffle table to emit an optimal matching sequence.
2725   unsigned PFIndexes[4];
2726   bool isFourElementShuffle = true;
2727   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
2728     unsigned EltNo = 8;   // Start out undef.
2729     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
2730       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
2731         continue;   // Undef, ignore it.
2732
2733       unsigned ByteSource =
2734         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
2735       if ((ByteSource & 3) != j) {
2736         isFourElementShuffle = false;
2737         break;
2738       }
2739
2740       if (EltNo == 8) {
2741         EltNo = ByteSource/4;
2742       } else if (EltNo != ByteSource/4) {
2743         isFourElementShuffle = false;
2744         break;
2745       }
2746     }
2747     PFIndexes[i] = EltNo;
2748   }
2749
2750   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
2751   // perfect shuffle vector to determine if it is cost effective to do this as
2752   // discrete instructions, or whether we should use a vperm.
2753   if (isFourElementShuffle) {
2754     // Compute the index in the perfect shuffle table.
2755     unsigned PFTableIndex =
2756       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2757
2758     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2759     unsigned Cost  = (PFEntry >> 30);
2760
2761     // Determining when to avoid vperm is tricky.  Many things affect the cost
2762     // of vperm, particularly how many times the perm mask needs to be computed.
2763     // For example, if the perm mask can be hoisted out of a loop or is already
2764     // used (perhaps because there are multiple permutes with the same shuffle
2765     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
2766     // the loop requires an extra register.
2767     //
2768     // As a compromise, we only emit discrete instructions if the shuffle can be
2769     // generated in 3 or fewer operations.  When we have loop information
2770     // available, if this block is within a loop, we should avoid using vperm
2771     // for 3-operation perms and use a constant pool load instead.
2772     if (Cost < 3)
2773       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
2774   }
2775
2776   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
2777   // vector that will get spilled to the constant pool.
2778   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
2779
2780   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
2781   // that it is in input element units, not in bytes.  Convert now.
2782   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
2783   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
2784
2785   SmallVector<SDOperand, 16> ResultMask;
2786   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
2787     unsigned SrcElt;
2788     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
2789       SrcElt = 0;
2790     else
2791       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
2792
2793     for (unsigned j = 0; j != BytesPerElement; ++j)
2794       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
2795                                            MVT::i8));
2796   }
2797
2798   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
2799                                     &ResultMask[0], ResultMask.size());
2800   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
2801 }
2802
2803 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
2804 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
2805 /// information about the intrinsic.
2806 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
2807                                   bool &isDot) {
2808   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
2809   CompareOpc = -1;
2810   isDot = false;
2811   switch (IntrinsicID) {
2812   default: return false;
2813     // Comparison predicates.
2814   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
2815   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
2816   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
2817   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
2818   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
2819   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
2820   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
2821   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
2822   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
2823   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
2824   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
2825   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
2826   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
2827
2828     // Normal Comparisons.
2829   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
2830   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
2831   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
2832   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
2833   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
2834   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
2835   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
2836   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
2837   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
2838   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
2839   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
2840   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
2841   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
2842   }
2843   return true;
2844 }
2845
2846 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
2847 /// lower, do it, otherwise return null.
2848 static SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
2849   // If this is a lowered altivec predicate compare, CompareOpc is set to the
2850   // opcode number of the comparison.
2851   int CompareOpc;
2852   bool isDot;
2853   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
2854     return SDOperand();    // Don't custom lower most intrinsics.
2855
2856   // If this is a non-dot comparison, make the VCMP node and we are done.
2857   if (!isDot) {
2858     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
2859                                 Op.getOperand(1), Op.getOperand(2),
2860                                 DAG.getConstant(CompareOpc, MVT::i32));
2861     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
2862   }
2863
2864   // Create the PPCISD altivec 'dot' comparison node.
2865   SDOperand Ops[] = {
2866     Op.getOperand(2),  // LHS
2867     Op.getOperand(3),  // RHS
2868     DAG.getConstant(CompareOpc, MVT::i32)
2869   };
2870   std::vector<MVT::ValueType> VTs;
2871   VTs.push_back(Op.getOperand(2).getValueType());
2872   VTs.push_back(MVT::Flag);
2873   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
2874
2875   // Now that we have the comparison, emit a copy from the CR to a GPR.
2876   // This is flagged to the above dot comparison.
2877   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
2878                                 DAG.getRegister(PPC::CR6, MVT::i32),
2879                                 CompNode.getValue(1));
2880
2881   // Unpack the result based on how the target uses it.
2882   unsigned BitNo;   // Bit # of CR6.
2883   bool InvertBit;   // Invert result?
2884   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
2885   default:  // Can't happen, don't crash on invalid number though.
2886   case 0:   // Return the value of the EQ bit of CR6.
2887     BitNo = 0; InvertBit = false;
2888     break;
2889   case 1:   // Return the inverted value of the EQ bit of CR6.
2890     BitNo = 0; InvertBit = true;
2891     break;
2892   case 2:   // Return the value of the LT bit of CR6.
2893     BitNo = 2; InvertBit = false;
2894     break;
2895   case 3:   // Return the inverted value of the LT bit of CR6.
2896     BitNo = 2; InvertBit = true;
2897     break;
2898   }
2899
2900   // Shift the bit into the low position.
2901   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
2902                       DAG.getConstant(8-(3-BitNo), MVT::i32));
2903   // Isolate the bit.
2904   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
2905                       DAG.getConstant(1, MVT::i32));
2906
2907   // If we are supposed to, toggle the bit.
2908   if (InvertBit)
2909     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
2910                         DAG.getConstant(1, MVT::i32));
2911   return Flags;
2912 }
2913
2914 static SDOperand LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2915   // Create a stack slot that is 16-byte aligned.
2916   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2917   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
2918   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2919   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2920
2921   // Store the input value into Value#0 of the stack slot.
2922   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
2923                                  Op.getOperand(0), FIdx, NULL, 0);
2924   // Load it out.
2925   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
2926 }
2927
2928 static SDOperand LowerMUL(SDOperand Op, SelectionDAG &DAG) {
2929   if (Op.getValueType() == MVT::v4i32) {
2930     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2931
2932     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
2933     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
2934
2935     SDOperand RHSSwap =   // = vrlw RHS, 16
2936       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
2937
2938     // Shrinkify inputs to v8i16.
2939     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
2940     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
2941     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
2942
2943     // Low parts multiplied together, generating 32-bit results (we ignore the
2944     // top parts).
2945     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
2946                                         LHS, RHS, DAG, MVT::v4i32);
2947
2948     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
2949                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
2950     // Shift the high parts up 16 bits.
2951     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
2952     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
2953   } else if (Op.getValueType() == MVT::v8i16) {
2954     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2955
2956     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
2957
2958     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
2959                             LHS, RHS, Zero, DAG);
2960   } else if (Op.getValueType() == MVT::v16i8) {
2961     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2962
2963     // Multiply the even 8-bit parts, producing 16-bit sums.
2964     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
2965                                            LHS, RHS, DAG, MVT::v8i16);
2966     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
2967
2968     // Multiply the odd 8-bit parts, producing 16-bit sums.
2969     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
2970                                           LHS, RHS, DAG, MVT::v8i16);
2971     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
2972
2973     // Merge the results together.
2974     SDOperand Ops[16];
2975     for (unsigned i = 0; i != 8; ++i) {
2976       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
2977       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
2978     }
2979     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
2980                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2981   } else {
2982     assert(0 && "Unknown mul to lower!");
2983     abort();
2984   }
2985 }
2986
2987 /// LowerOperation - Provide custom lowering hooks for some operations.
2988 ///
2989 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
2990   switch (Op.getOpcode()) {
2991   default: assert(0 && "Wasn't expecting to be able to lower this!");
2992   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
2993   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
2994   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
2995   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
2996   case ISD::SETCC:              return LowerSETCC(Op, DAG);
2997   case ISD::VASTART:
2998     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
2999                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3000
3001   case ISD::VAARG:
3002     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3003                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3004
3005   case ISD::FORMAL_ARGUMENTS:
3006     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3007                                  VarArgsStackOffset, VarArgsNumGPR,
3008                                  VarArgsNumFPR, PPCSubTarget);
3009
3010   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3011   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3012   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3013   case ISD::DYNAMIC_STACKALLOC:
3014     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3015
3016   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3017   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3018   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3019   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3020
3021   // Lower 64-bit shifts.
3022   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3023   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3024   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3025
3026   // Vector-related lowering.
3027   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3028   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3029   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3030   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3031   case ISD::MUL:                return LowerMUL(Op, DAG);
3032
3033   // Frame & Return address.  Currently unimplemented
3034   case ISD::RETURNADDR:         break;
3035   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3036   }
3037   return SDOperand();
3038 }
3039
3040 //===----------------------------------------------------------------------===//
3041 //  Other Lowering Code
3042 //===----------------------------------------------------------------------===//
3043
3044 MachineBasicBlock *
3045 PPCTargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
3046                                            MachineBasicBlock *BB) {
3047   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3048   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3049           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3050           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3051           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3052           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3053          "Unexpected instr type to insert");
3054
3055   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3056   // control-flow pattern.  The incoming instruction knows the destination vreg
3057   // to set, the condition code register to branch on, the true/false values to
3058   // select between, and a branch opcode to use.
3059   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3060   ilist<MachineBasicBlock>::iterator It = BB;
3061   ++It;
3062
3063   //  thisMBB:
3064   //  ...
3065   //   TrueVal = ...
3066   //   cmpTY ccX, r1, r2
3067   //   bCC copy1MBB
3068   //   fallthrough --> copy0MBB
3069   MachineBasicBlock *thisMBB = BB;
3070   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3071   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3072   unsigned SelectPred = MI->getOperand(4).getImm();
3073   BuildMI(BB, TII->get(PPC::BCC))
3074     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3075   MachineFunction *F = BB->getParent();
3076   F->getBasicBlockList().insert(It, copy0MBB);
3077   F->getBasicBlockList().insert(It, sinkMBB);
3078   // Update machine-CFG edges by first adding all successors of the current
3079   // block to the new block which will contain the Phi node for the select.
3080   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3081       e = BB->succ_end(); i != e; ++i)
3082     sinkMBB->addSuccessor(*i);
3083   // Next, remove all successors of the current block, and add the true
3084   // and fallthrough blocks as its successors.
3085   while(!BB->succ_empty())
3086     BB->removeSuccessor(BB->succ_begin());
3087   BB->addSuccessor(copy0MBB);
3088   BB->addSuccessor(sinkMBB);
3089
3090   //  copy0MBB:
3091   //   %FalseValue = ...
3092   //   # fallthrough to sinkMBB
3093   BB = copy0MBB;
3094
3095   // Update machine-CFG edges
3096   BB->addSuccessor(sinkMBB);
3097
3098   //  sinkMBB:
3099   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3100   //  ...
3101   BB = sinkMBB;
3102   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3103     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3104     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3105
3106   delete MI;   // The pseudo instruction is gone now.
3107   return BB;
3108 }
3109
3110 //===----------------------------------------------------------------------===//
3111 // Target Optimization Hooks
3112 //===----------------------------------------------------------------------===//
3113
3114 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3115                                                DAGCombinerInfo &DCI) const {
3116   TargetMachine &TM = getTargetMachine();
3117   SelectionDAG &DAG = DCI.DAG;
3118   switch (N->getOpcode()) {
3119   default: break;
3120   case PPCISD::SHL:
3121     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3122       if (C->getValue() == 0)   // 0 << V -> 0.
3123         return N->getOperand(0);
3124     }
3125     break;
3126   case PPCISD::SRL:
3127     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3128       if (C->getValue() == 0)   // 0 >>u V -> 0.
3129         return N->getOperand(0);
3130     }
3131     break;
3132   case PPCISD::SRA:
3133     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3134       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3135           C->isAllOnesValue())    // -1 >>s V -> -1.
3136         return N->getOperand(0);
3137     }
3138     break;
3139
3140   case ISD::SINT_TO_FP:
3141     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3142       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3143         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3144         // We allow the src/dst to be either f32/f64, but the intermediate
3145         // type must be i64.
3146         if (N->getOperand(0).getValueType() == MVT::i64 &&
3147             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3148           SDOperand Val = N->getOperand(0).getOperand(0);
3149           if (Val.getValueType() == MVT::f32) {
3150             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3151             DCI.AddToWorklist(Val.Val);
3152           }
3153
3154           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3155           DCI.AddToWorklist(Val.Val);
3156           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3157           DCI.AddToWorklist(Val.Val);
3158           if (N->getValueType(0) == MVT::f32) {
3159             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val);
3160             DCI.AddToWorklist(Val.Val);
3161           }
3162           return Val;
3163         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3164           // If the intermediate type is i32, we can avoid the load/store here
3165           // too.
3166         }
3167       }
3168     }
3169     break;
3170   case ISD::STORE:
3171     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3172     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3173         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3174         N->getOperand(1).getValueType() == MVT::i32 &&
3175         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3176       SDOperand Val = N->getOperand(1).getOperand(0);
3177       if (Val.getValueType() == MVT::f32) {
3178         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3179         DCI.AddToWorklist(Val.Val);
3180       }
3181       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3182       DCI.AddToWorklist(Val.Val);
3183
3184       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3185                         N->getOperand(2), N->getOperand(3));
3186       DCI.AddToWorklist(Val.Val);
3187       return Val;
3188     }
3189
3190     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3191     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3192         N->getOperand(1).Val->hasOneUse() &&
3193         (N->getOperand(1).getValueType() == MVT::i32 ||
3194          N->getOperand(1).getValueType() == MVT::i16)) {
3195       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3196       // Do an any-extend to 32-bits if this is a half-word input.
3197       if (BSwapOp.getValueType() == MVT::i16)
3198         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3199
3200       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3201                          N->getOperand(2), N->getOperand(3),
3202                          DAG.getValueType(N->getOperand(1).getValueType()));
3203     }
3204     break;
3205   case ISD::BSWAP:
3206     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3207     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3208         N->getOperand(0).hasOneUse() &&
3209         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3210       SDOperand Load = N->getOperand(0);
3211       LoadSDNode *LD = cast<LoadSDNode>(Load);
3212       // Create the byte-swapping load.
3213       std::vector<MVT::ValueType> VTs;
3214       VTs.push_back(MVT::i32);
3215       VTs.push_back(MVT::Other);
3216       SDOperand SV = DAG.getSrcValue(LD->getSrcValue(), LD->getSrcValueOffset());
3217       SDOperand Ops[] = {
3218         LD->getChain(),    // Chain
3219         LD->getBasePtr(),  // Ptr
3220         SV,                // SrcValue
3221         DAG.getValueType(N->getValueType(0)) // VT
3222       };
3223       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3224
3225       // If this is an i16 load, insert the truncate.
3226       SDOperand ResVal = BSLoad;
3227       if (N->getValueType(0) == MVT::i16)
3228         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3229
3230       // First, combine the bswap away.  This makes the value produced by the
3231       // load dead.
3232       DCI.CombineTo(N, ResVal);
3233
3234       // Next, combine the load away, we give it a bogus result value but a real
3235       // chain result.  The result value is dead because the bswap is dead.
3236       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3237
3238       // Return N so it doesn't get rechecked!
3239       return SDOperand(N, 0);
3240     }
3241
3242     break;
3243   case PPCISD::VCMP: {
3244     // If a VCMPo node already exists with exactly the same operands as this
3245     // node, use its result instead of this node (VCMPo computes both a CR6 and
3246     // a normal output).
3247     //
3248     if (!N->getOperand(0).hasOneUse() &&
3249         !N->getOperand(1).hasOneUse() &&
3250         !N->getOperand(2).hasOneUse()) {
3251
3252       // Scan all of the users of the LHS, looking for VCMPo's that match.
3253       SDNode *VCMPoNode = 0;
3254
3255       SDNode *LHSN = N->getOperand(0).Val;
3256       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3257            UI != E; ++UI)
3258         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3259             (*UI)->getOperand(1) == N->getOperand(1) &&
3260             (*UI)->getOperand(2) == N->getOperand(2) &&
3261             (*UI)->getOperand(0) == N->getOperand(0)) {
3262           VCMPoNode = *UI;
3263           break;
3264         }
3265
3266       // If there is no VCMPo node, or if the flag value has a single use, don't
3267       // transform this.
3268       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3269         break;
3270
3271       // Look at the (necessarily single) use of the flag value.  If it has a
3272       // chain, this transformation is more complex.  Note that multiple things
3273       // could use the value result, which we should ignore.
3274       SDNode *FlagUser = 0;
3275       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3276            FlagUser == 0; ++UI) {
3277         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3278         SDNode *User = *UI;
3279         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3280           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3281             FlagUser = User;
3282             break;
3283           }
3284         }
3285       }
3286
3287       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3288       // give up for right now.
3289       if (FlagUser->getOpcode() == PPCISD::MFCR)
3290         return SDOperand(VCMPoNode, 0);
3291     }
3292     break;
3293   }
3294   case ISD::BR_CC: {
3295     // If this is a branch on an altivec predicate comparison, lower this so
3296     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3297     // lowering is done pre-legalize, because the legalizer lowers the predicate
3298     // compare down to code that is difficult to reassemble.
3299     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3300     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3301     int CompareOpc;
3302     bool isDot;
3303
3304     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3305         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3306         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3307       assert(isDot && "Can't compare against a vector result!");
3308
3309       // If this is a comparison against something other than 0/1, then we know
3310       // that the condition is never/always true.
3311       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3312       if (Val != 0 && Val != 1) {
3313         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3314           return N->getOperand(0);
3315         // Always !=, turn it into an unconditional branch.
3316         return DAG.getNode(ISD::BR, MVT::Other,
3317                            N->getOperand(0), N->getOperand(4));
3318       }
3319
3320       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3321
3322       // Create the PPCISD altivec 'dot' comparison node.
3323       std::vector<MVT::ValueType> VTs;
3324       SDOperand Ops[] = {
3325         LHS.getOperand(2),  // LHS of compare
3326         LHS.getOperand(3),  // RHS of compare
3327         DAG.getConstant(CompareOpc, MVT::i32)
3328       };
3329       VTs.push_back(LHS.getOperand(2).getValueType());
3330       VTs.push_back(MVT::Flag);
3331       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3332
3333       // Unpack the result based on how the target uses it.
3334       PPC::Predicate CompOpc;
3335       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3336       default:  // Can't happen, don't crash on invalid number though.
3337       case 0:   // Branch on the value of the EQ bit of CR6.
3338         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3339         break;
3340       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3341         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3342         break;
3343       case 2:   // Branch on the value of the LT bit of CR6.
3344         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3345         break;
3346       case 3:   // Branch on the inverted value of the LT bit of CR6.
3347         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3348         break;
3349       }
3350
3351       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3352                          DAG.getConstant(CompOpc, MVT::i32),
3353                          DAG.getRegister(PPC::CR6, MVT::i32),
3354                          N->getOperand(4), CompNode.getValue(1));
3355     }
3356     break;
3357   }
3358   }
3359
3360   return SDOperand();
3361 }
3362
3363 //===----------------------------------------------------------------------===//
3364 // Inline Assembly Support
3365 //===----------------------------------------------------------------------===//
3366
3367 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3368                                                        uint64_t Mask,
3369                                                        uint64_t &KnownZero,
3370                                                        uint64_t &KnownOne,
3371                                                        const SelectionDAG &DAG,
3372                                                        unsigned Depth) const {
3373   KnownZero = 0;
3374   KnownOne = 0;
3375   switch (Op.getOpcode()) {
3376   default: break;
3377   case PPCISD::LBRX: {
3378     // lhbrx is known to have the top bits cleared out.
3379     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3380       KnownZero = 0xFFFF0000;
3381     break;
3382   }
3383   case ISD::INTRINSIC_WO_CHAIN: {
3384     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3385     default: break;
3386     case Intrinsic::ppc_altivec_vcmpbfp_p:
3387     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3388     case Intrinsic::ppc_altivec_vcmpequb_p:
3389     case Intrinsic::ppc_altivec_vcmpequh_p:
3390     case Intrinsic::ppc_altivec_vcmpequw_p:
3391     case Intrinsic::ppc_altivec_vcmpgefp_p:
3392     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3393     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3394     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3395     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3396     case Intrinsic::ppc_altivec_vcmpgtub_p:
3397     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3398     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3399       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3400       break;
3401     }
3402   }
3403   }
3404 }
3405
3406
3407 /// getConstraintType - Given a constraint, return the type of
3408 /// constraint it is for this target.
3409 PPCTargetLowering::ConstraintType
3410 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3411   if (Constraint.size() == 1) {
3412     switch (Constraint[0]) {
3413     default: break;
3414     case 'b':
3415     case 'r':
3416     case 'f':
3417     case 'v':
3418     case 'y':
3419       return C_RegisterClass;
3420     }
3421   }
3422   return TargetLowering::getConstraintType(Constraint);
3423 }
3424
3425 std::pair<unsigned, const TargetRegisterClass*>
3426 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3427                                                 MVT::ValueType VT) const {
3428   if (Constraint.size() == 1) {
3429     // GCC RS6000 Constraint Letters
3430     switch (Constraint[0]) {
3431     case 'b':   // R1-R31
3432     case 'r':   // R0-R31
3433       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3434         return std::make_pair(0U, PPC::G8RCRegisterClass);
3435       return std::make_pair(0U, PPC::GPRCRegisterClass);
3436     case 'f':
3437       if (VT == MVT::f32)
3438         return std::make_pair(0U, PPC::F4RCRegisterClass);
3439       else if (VT == MVT::f64)
3440         return std::make_pair(0U, PPC::F8RCRegisterClass);
3441       break;
3442     case 'v':
3443       return std::make_pair(0U, PPC::VRRCRegisterClass);
3444     case 'y':   // crrc
3445       return std::make_pair(0U, PPC::CRRCRegisterClass);
3446     }
3447   }
3448
3449   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3450 }
3451
3452
3453 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3454 /// vector.  If it is invalid, don't add anything to Ops.
3455 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3456                                                      std::vector<SDOperand>&Ops,
3457                                                      SelectionDAG &DAG) {
3458   SDOperand Result(0,0);
3459   switch (Letter) {
3460   default: break;
3461   case 'I':
3462   case 'J':
3463   case 'K':
3464   case 'L':
3465   case 'M':
3466   case 'N':
3467   case 'O':
3468   case 'P': {
3469     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3470     if (!CST) return; // Must be an immediate to match.
3471     unsigned Value = CST->getValue();
3472     switch (Letter) {
3473     default: assert(0 && "Unknown constraint letter!");
3474     case 'I':  // "I" is a signed 16-bit constant.
3475       if ((short)Value == (int)Value)
3476         Result = DAG.getTargetConstant(Value, Op.getValueType());
3477       break;
3478     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3479     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3480       if ((short)Value == 0)
3481         Result = DAG.getTargetConstant(Value, Op.getValueType());
3482       break;
3483     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3484       if ((Value >> 16) == 0)
3485         Result = DAG.getTargetConstant(Value, Op.getValueType());
3486       break;
3487     case 'M':  // "M" is a constant that is greater than 31.
3488       if (Value > 31)
3489         Result = DAG.getTargetConstant(Value, Op.getValueType());
3490       break;
3491     case 'N':  // "N" is a positive constant that is an exact power of two.
3492       if ((int)Value > 0 && isPowerOf2_32(Value))
3493         Result = DAG.getTargetConstant(Value, Op.getValueType());
3494       break;
3495     case 'O':  // "O" is the constant zero.
3496       if (Value == 0)
3497         Result = DAG.getTargetConstant(Value, Op.getValueType());
3498       break;
3499     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3500       if ((short)-Value == (int)-Value)
3501         Result = DAG.getTargetConstant(Value, Op.getValueType());
3502       break;
3503     }
3504     break;
3505   }
3506   }
3507
3508   if (Result.Val) {
3509     Ops.push_back(Result);
3510     return;
3511   }
3512
3513   // Handle standard constraint letters.
3514   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3515 }
3516
3517 // isLegalAddressingMode - Return true if the addressing mode represented
3518 // by AM is legal for this target, for a load/store of the specified type.
3519 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3520                                               const Type *Ty) const {
3521   // FIXME: PPC does not allow r+i addressing modes for vectors!
3522
3523   // PPC allows a sign-extended 16-bit immediate field.
3524   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3525     return false;
3526
3527   // No global is ever allowed as a base.
3528   if (AM.BaseGV)
3529     return false;
3530
3531   // PPC only support r+r,
3532   switch (AM.Scale) {
3533   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3534     break;
3535   case 1:
3536     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3537       return false;
3538     // Otherwise we have r+r or r+i.
3539     break;
3540   case 2:
3541     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3542       return false;
3543     // Allow 2*r as r+r.
3544     break;
3545   default:
3546     // No other scales are supported.
3547     return false;
3548   }
3549
3550   return true;
3551 }
3552
3553 /// isLegalAddressImmediate - Return true if the integer value can be used
3554 /// as the offset of the target addressing mode for load / store of the
3555 /// given type.
3556 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3557   // PPC allows a sign-extended 16-bit immediate field.
3558   return (V > -(1 << 16) && V < (1 << 16)-1);
3559 }
3560
3561 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3562   return false;
3563 }
3564
3565 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG)
3566 {
3567   // Depths > 0 not supported yet!
3568   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3569     return SDOperand();
3570
3571   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3572   bool isPPC64 = PtrVT == MVT::i64;
3573
3574   MachineFunction &MF = DAG.getMachineFunction();
3575   MachineFrameInfo *MFI = MF.getFrameInfo();
3576   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3577                   && MFI->getStackSize();
3578
3579   if (isPPC64)
3580     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3581       MVT::i64);
3582   else
3583     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3584       MVT::i32);
3585 }