lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/CallingConv.h"
  30 #include "llvm/Constants.h"
  31 #include "llvm/Function.h"
  32 #include "llvm/Intrinsics.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/DerivedTypes.h"
  39 using namespace llvm;
  40
  41 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
  42                                      CCValAssign::LocInfo &LocInfo,
  43                                      ISD::ArgFlagsTy &ArgFlags,
  44                                      CCState &State);
  45 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, EVT &ValVT,
  46                                             EVT &LocVT,
  47                                             CCValAssign::LocInfo &LocInfo,
  48                                             ISD::ArgFlagsTy &ArgFlags,
  49                                             CCState &State);
  50 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, EVT &ValVT,
  51                                               EVT &LocVT,
  52                                               CCValAssign::LocInfo &LocInfo,
  53                                               ISD::ArgFlagsTy &ArgFlags,
  54                                               CCState &State);
  55
  56 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  57 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  58                                      cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69
  70   setPow2DivIsCheap();
  71
  72   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  73   setUseUnderscoreSetJmp(true);
  74   setUseUnderscoreLongJmp(true);
  75
  76   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  77   // arguments are at least 4/8 bytes aligned.
  78   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  79
  80   // Set up the register classes.
  81   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  82   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  83   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  84
  85   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  87   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  88
  89   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  90
  91   // PowerPC has pre-inc load and store's.
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 102
 103   // This is used in the ppcf128->int sequence.  Note it has different semantics
 104   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 105   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 106
 107   // PowerPC has no SREM/UREM instructions
 108   setOperationAction(ISD::SREM, MVT::i32, Expand);
 109   setOperationAction(ISD::UREM, MVT::i32, Expand);
 110   setOperationAction(ISD::SREM, MVT::i64, Expand);
 111   setOperationAction(ISD::UREM, MVT::i64, Expand);
 112
 113   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 114   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 115   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 116   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 117   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 118   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 120   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 121   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 122
 123   // We don't support sin/cos/sqrt/fmod/pow
 124   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 125   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 126   setOperationAction(ISD::FREM , MVT::f64, Expand);
 127   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 128   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 129   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 130   setOperationAction(ISD::FREM , MVT::f32, Expand);
 131   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 132
 133   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 134
 135   // If we're enabling GP optimizations, use hardware square root
 136   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 137     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 138     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 139   }
 140
 141   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 142   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 143
 144   // PowerPC does not have BSWAP, CTPOP or CTTZ
 145   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 146   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 147   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 148   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 149   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 150   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 151
 152   // PowerPC does not have ROTR
 153   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 154   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 155
 156   // PowerPC does not have Select
 157   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 158   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 159   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 160   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 161
 162   // PowerPC wants to turn select_cc of FP into fsel when possible.
 163   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 164   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 165
 166   // PowerPC wants to optimize integer setcc a bit
 167   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 168
 169   // PowerPC does not have BRCOND which requires SetCC
 170   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 171
 172   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 173
 174   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 175   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 176
 177   // PowerPC does not have [U|S]INT_TO_FP
 178   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 179   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 180
 181   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 182   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 183   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 184   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 185
 186   // We cannot sextinreg(i1).  Expand to shifts.
 187   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 188
 189   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 190   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 191   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 192   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 193
 194
 195   // We want to legalize GlobalAddress and ConstantPool nodes into the
 196   // appropriate instructions to materialize the address.
 197   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 198   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 200   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 201   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 202   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 203   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 204   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 205   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 206   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 207
 208   // TRAP is legal.
 209   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 210
 211   // TRAMPOLINE is custom lowered.
 212   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 213
 214   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 215   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 216
 217   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 218   if (    TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 219       && !TM.getSubtarget<PPCSubtarget>().isPPC64())
 220     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 221   else
 222     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 223
 224   // Use the default implementation.
 225   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 226   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 227   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 228   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 229   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 230   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 231
 232   // We want to custom lower some of our intrinsics.
 233   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 234
 235   // Comparisons that require checking two conditions.
 236   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 237   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 238   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 239   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 240   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 241   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 242   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 243   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 244   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 245   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 246   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 247   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 248
 249   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 250     // They also have instructions for converting between i64 and fp.
 251     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 252     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 253     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 254     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 255     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 256     // We cannot do this with Promote because i64 is not a legal type.
 257     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 258
 259     // FIXME: disable this lowered code.  This generates 64-bit register values,
 260     // and we don't model the fact that the top part is clobbered by calls.  We
 261     // need to flag these together so that the value isn't live across a call.
 262     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 263   } else {
 264     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 265     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 266   }
 267
 268   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 269     // 64-bit PowerPC implementations can support i64 types directly
 270     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 271     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 272     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 273     // 64-bit PowerPC wants to expand i128 shifts itself.
 274     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 275     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 276     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 277   } else {
 278     // 32-bit PowerPC wants to expand i64 shifts itself.
 279     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 280     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 281     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 282   }
 283
 284   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 285     // First set operation action for all vector types to expand. Then we
 286     // will selectively turn on ones that can be effectively codegen'd.
 287     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 288          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 289       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 290
 291       // add/sub are legal for all supported vector VT's.
 292       setOperationAction(ISD::ADD , VT, Legal);
 293       setOperationAction(ISD::SUB , VT, Legal);
 294
 295       // We promote all shuffles to v16i8.
 296       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 297       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 298
 299       // We promote all non-typed operations to v4i32.
 300       setOperationAction(ISD::AND   , VT, Promote);
 301       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 302       setOperationAction(ISD::OR    , VT, Promote);
 303       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 304       setOperationAction(ISD::XOR   , VT, Promote);
 305       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 306       setOperationAction(ISD::LOAD  , VT, Promote);
 307       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 308       setOperationAction(ISD::SELECT, VT, Promote);
 309       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 310       setOperationAction(ISD::STORE, VT, Promote);
 311       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 312
 313       // No other operations are legal.
 314       setOperationAction(ISD::MUL , VT, Expand);
 315       setOperationAction(ISD::SDIV, VT, Expand);
 316       setOperationAction(ISD::SREM, VT, Expand);
 317       setOperationAction(ISD::UDIV, VT, Expand);
 318       setOperationAction(ISD::UREM, VT, Expand);
 319       setOperationAction(ISD::FDIV, VT, Expand);
 320       setOperationAction(ISD::FNEG, VT, Expand);
 321       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 322       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 323       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 324       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 326       setOperationAction(ISD::UDIVREM, VT, Expand);
 327       setOperationAction(ISD::SDIVREM, VT, Expand);
 328       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 329       setOperationAction(ISD::FPOW, VT, Expand);
 330       setOperationAction(ISD::CTPOP, VT, Expand);
 331       setOperationAction(ISD::CTLZ, VT, Expand);
 332       setOperationAction(ISD::CTTZ, VT, Expand);
 333     }
 334
 335     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 336     // with merges, splats, etc.
 337     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 338
 339     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 340     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 341     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 342     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 343     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 344     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 345
 346     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 347     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 348     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 349     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 350
 351     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 352     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 353     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 354     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 355
 356     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 357     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 358
 359     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 360     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 361     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 362     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 363   }
 364
 365   setShiftAmountType(MVT::i32);
 366   setBooleanContents(ZeroOrOneBooleanContent);
 367
 368   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 369     setStackPointerRegisterToSaveRestore(PPC::X1);
 370     setExceptionPointerRegister(PPC::X3);
 371     setExceptionSelectorRegister(PPC::X4);
 372   } else {
 373     setStackPointerRegisterToSaveRestore(PPC::R1);
 374     setExceptionPointerRegister(PPC::R3);
 375     setExceptionSelectorRegister(PPC::R4);
 376   }
 377
 378   // We have target-specific dag combine patterns for the following nodes:
 379   setTargetDAGCombine(ISD::SINT_TO_FP);
 380   setTargetDAGCombine(ISD::STORE);
 381   setTargetDAGCombine(ISD::BR_CC);
 382   setTargetDAGCombine(ISD::BSWAP);
 383
 384   // Darwin long double math library functions have $LDBL128 appended.
 385   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 386     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 387     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 388     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 389     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 390     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 391     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 392     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 393     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 394     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 395     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 396   }
 397
 398   computeRegisterProperties();
 399 }
 400
 401 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 402 /// function arguments in the caller parameter area.
 403 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 404   const TargetMachine &TM = getTargetMachine();
 405   // Darwin passes everything on 4 byte boundary.
 406   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 407     return 4;
 408   // FIXME SVR4 TBD
 409   return 4;
 410 }
 411
 412 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 413   switch (Opcode) {
 414   default: return 0;
 415   case PPCISD::FSEL:            return "PPCISD::FSEL";
 416   case PPCISD::FCFID:           return "PPCISD::FCFID";
 417   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 418   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 419   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 420   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 421   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 422   case PPCISD::VPERM:           return "PPCISD::VPERM";
 423   case PPCISD::Hi:              return "PPCISD::Hi";
 424   case PPCISD::Lo:              return "PPCISD::Lo";
 425   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 426   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 427   case PPCISD::LOAD:            return "PPCISD::LOAD";
 428   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 429   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 430   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 431   case PPCISD::SRL:             return "PPCISD::SRL";
 432   case PPCISD::SRA:             return "PPCISD::SRA";
 433   case PPCISD::SHL:             return "PPCISD::SHL";
 434   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 435   case PPCISD::STD_32:          return "PPCISD::STD_32";
 436   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 437   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 438   case PPCISD::NOP:             return "PPCISD::NOP";
 439   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 440   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 441   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 442   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 443   case PPCISD::MFCR:            return "PPCISD::MFCR";
 444   case PPCISD::VCMP:            return "PPCISD::VCMP";
 445   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 446   case PPCISD::LBRX:            return "PPCISD::LBRX";
 447   case PPCISD::STBRX:           return "PPCISD::STBRX";
 448   case PPCISD::LARX:            return "PPCISD::LARX";
 449   case PPCISD::STCX:            return "PPCISD::STCX";
 450   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 451   case PPCISD::MFFS:            return "PPCISD::MFFS";
 452   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 453   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 454   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 455   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 456   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 457   }
 458 }
 459
 460 MVT::SimpleValueType PPCTargetLowering::getSetCCResultType(EVT VT) const {
 461   return MVT::i32;
 462 }
 463
 464 /// getFunctionAlignment - Return the Log2 alignment of this function.
 465 unsigned PPCTargetLowering::getFunctionAlignment(const Function *F) const {
 466   if (getTargetMachine().getSubtarget<PPCSubtarget>().isDarwin())
 467     return F->hasFnAttr(Attribute::OptimizeForSize) ? 2 : 4;
 468   else
 469     return 2;
 470 }
 471
 472 //===----------------------------------------------------------------------===//
 473 // Node matching predicates, for use by the tblgen matching code.
 474 //===----------------------------------------------------------------------===//
 475
 476 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 477 static bool isFloatingPointZero(SDValue Op) {
 478   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 479     return CFP->getValueAPF().isZero();
 480   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 481     // Maybe this has already been legalized into the constant pool?
 482     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 483       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 484         return CFP->getValueAPF().isZero();
 485   }
 486   return false;
 487 }
 488
 489 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 490 /// true if Op is undef or if it matches the specified value.
 491 static bool isConstantOrUndef(int Op, int Val) {
 492   return Op < 0 || Op == Val;
 493 }
 494
 495 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 496 /// VPKUHUM instruction.
 497 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 498   if (!isUnary) {
 499     for (unsigned i = 0; i != 16; ++i)
 500       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 501         return false;
 502   } else {
 503     for (unsigned i = 0; i != 8; ++i)
 504       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 505           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 506         return false;
 507   }
 508   return true;
 509 }
 510
 511 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 512 /// VPKUWUM instruction.
 513 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 514   if (!isUnary) {
 515     for (unsigned i = 0; i != 16; i += 2)
 516       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 517           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 518         return false;
 519   } else {
 520     for (unsigned i = 0; i != 8; i += 2)
 521       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 522           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 523           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 524           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 525         return false;
 526   }
 527   return true;
 528 }
 529
 530 /// isVMerge - Common function, used to match vmrg* shuffles.
 531 ///
 532 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 533                      unsigned LHSStart, unsigned RHSStart) {
 534   assert(N->getValueType(0) == MVT::v16i8 &&
 535          "PPC only supports shuffles by bytes!");
 536   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 537          "Unsupported merge size!");
 538
 539   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 540     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 541       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 542                              LHSStart+j+i*UnitSize) ||
 543           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 544                              RHSStart+j+i*UnitSize))
 545         return false;
 546     }
 547   return true;
 548 }
 549
 550 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 551 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 552 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 553                              bool isUnary) {
 554   if (!isUnary)
 555     return isVMerge(N, UnitSize, 8, 24);
 556   return isVMerge(N, UnitSize, 8, 8);
 557 }
 558
 559 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 560 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 561 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 562                              bool isUnary) {
 563   if (!isUnary)
 564     return isVMerge(N, UnitSize, 0, 16);
 565   return isVMerge(N, UnitSize, 0, 0);
 566 }
 567
 568
 569 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 570 /// amount, otherwise return -1.
 571 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 572   assert(N->getValueType(0) == MVT::v16i8 &&
 573          "PPC only supports shuffles by bytes!");
 574
 575   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 576
 577   // Find the first non-undef value in the shuffle mask.
 578   unsigned i;
 579   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 580     /*search*/;
 581
 582   if (i == 16) return -1;  // all undef.
 583
 584   // Otherwise, check to see if the rest of the elements are consecutively
 585   // numbered from this value.
 586   unsigned ShiftAmt = SVOp->getMaskElt(i);
 587   if (ShiftAmt < i) return -1;
 588   ShiftAmt -= i;
 589
 590   if (!isUnary) {
 591     // Check the rest of the elements to see if they are consecutive.
 592     for (++i; i != 16; ++i)
 593       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 594         return -1;
 595   } else {
 596     // Check the rest of the elements to see if they are consecutive.
 597     for (++i; i != 16; ++i)
 598       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 599         return -1;
 600   }
 601   return ShiftAmt;
 602 }
 603
 604 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 605 /// specifies a splat of a single element that is suitable for input to
 606 /// VSPLTB/VSPLTH/VSPLTW.
 607 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 608   assert(N->getValueType(0) == MVT::v16i8 &&
 609          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 610
 611   // This is a splat operation if each element of the permute is the same, and
 612   // if the value doesn't reference the second vector.
 613   unsigned ElementBase = N->getMaskElt(0);
 614
 615   // FIXME: Handle UNDEF elements too!
 616   if (ElementBase >= 16)
 617     return false;
 618
 619   // Check that the indices are consecutive, in the case of a multi-byte element
 620   // splatted with a v16i8 mask.
 621   for (unsigned i = 1; i != EltSize; ++i)
 622     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 623       return false;
 624
 625   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 626     if (N->getMaskElt(i) < 0) continue;
 627     for (unsigned j = 0; j != EltSize; ++j)
 628       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 629         return false;
 630   }
 631   return true;
 632 }
 633
 634 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 635 /// are -0.0.
 636 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 637   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 638
 639   APInt APVal, APUndef;
 640   unsigned BitSize;
 641   bool HasAnyUndefs;
 642
 643   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 644     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 645       return CFP->getValueAPF().isNegZero();
 646
 647   return false;
 648 }
 649
 650 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 651 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 652 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 654   assert(isSplatShuffleMask(SVOp, EltSize));
 655   return SVOp->getMaskElt(0) / EltSize;
 656 }
 657
 658 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 659 /// by using a vspltis[bhw] instruction of the specified element size, return
 660 /// the constant being splatted.  The ByteSize field indicates the number of
 661 /// bytes of each element [124] -> [bhw].
 662 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 663   SDValue OpVal(0, 0);
 664
 665   // If ByteSize of the splat is bigger than the element size of the
 666   // build_vector, then we have a case where we are checking for a splat where
 667   // multiple elements of the buildvector are folded together into a single
 668   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 669   unsigned EltSize = 16/N->getNumOperands();
 670   if (EltSize < ByteSize) {
 671     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 672     SDValue UniquedVals[4];
 673     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 674
 675     // See if all of the elements in the buildvector agree across.
 676     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 677       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 678       // If the element isn't a constant, bail fully out.
 679       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 680
 681
 682       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 683         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 684       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 685         return SDValue();  // no match.
 686     }
 687
 688     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 689     // either constant or undef values that are identical for each chunk.  See
 690     // if these chunks can form into a larger vspltis*.
 691
 692     // Check to see if all of the leading entries are either 0 or -1.  If
 693     // neither, then this won't fit into the immediate field.
 694     bool LeadingZero = true;
 695     bool LeadingOnes = true;
 696     for (unsigned i = 0; i != Multiple-1; ++i) {
 697       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 698
 699       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 700       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 701     }
 702     // Finally, check the least significant entry.
 703     if (LeadingZero) {
 704       if (UniquedVals[Multiple-1].getNode() == 0)
 705         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 706       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 707       if (Val < 16)
 708         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 709     }
 710     if (LeadingOnes) {
 711       if (UniquedVals[Multiple-1].getNode() == 0)
 712         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 713       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 714       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 715         return DAG.getTargetConstant(Val, MVT::i32);
 716     }
 717
 718     return SDValue();
 719   }
 720
 721   // Check to see if this buildvec has a single non-undef value in its elements.
 722   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 723     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 724     if (OpVal.getNode() == 0)
 725       OpVal = N->getOperand(i);
 726     else if (OpVal != N->getOperand(i))
 727       return SDValue();
 728   }
 729
 730   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 731
 732   unsigned ValSizeInBytes = EltSize;
 733   uint64_t Value = 0;
 734   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 735     Value = CN->getZExtValue();
 736   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 737     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 738     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 739   }
 740
 741   // If the splat value is larger than the element value, then we can never do
 742   // this splat.  The only case that we could fit the replicated bits into our
 743   // immediate field for would be zero, and we prefer to use vxor for it.
 744   if (ValSizeInBytes < ByteSize) return SDValue();
 745
 746   // If the element value is larger than the splat value, cut it in half and
 747   // check to see if the two halves are equal.  Continue doing this until we
 748   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 749   while (ValSizeInBytes > ByteSize) {
 750     ValSizeInBytes >>= 1;
 751
 752     // If the top half equals the bottom half, we're still ok.
 753     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 754          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 755       return SDValue();
 756   }
 757
 758   // Properly sign extend the value.
 759   int ShAmt = (4-ByteSize)*8;
 760   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 761
 762   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 763   if (MaskVal == 0) return SDValue();
 764
 765   // Finally, if this value fits in a 5 bit sext field, return it
 766   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 767     return DAG.getTargetConstant(MaskVal, MVT::i32);
 768   return SDValue();
 769 }
 770
 771 //===----------------------------------------------------------------------===//
 772 //  Addressing Mode Selection
 773 //===----------------------------------------------------------------------===//
 774
 775 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 776 /// or 64-bit immediate, and if the value can be accurately represented as a
 777 /// sign extension from a 16-bit value.  If so, this returns true and the
 778 /// immediate.
 779 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 780   if (N->getOpcode() != ISD::Constant)
 781     return false;
 782
 783   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 784   if (N->getValueType(0) == MVT::i32)
 785     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 786   else
 787     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 788 }
 789 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 790   return isIntS16Immediate(Op.getNode(), Imm);
 791 }
 792
 793
 794 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 795 /// can be represented as an indexed [r+r] operation.  Returns false if it
 796 /// can be more efficiently represented with [r+imm].
 797 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 798                                             SDValue &Index,
 799                                             SelectionDAG &DAG) const {
 800   short imm = 0;
 801   if (N.getOpcode() == ISD::ADD) {
 802     if (isIntS16Immediate(N.getOperand(1), imm))
 803       return false;    // r+i
 804     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 805       return false;    // r+i
 806
 807     Base = N.getOperand(0);
 808     Index = N.getOperand(1);
 809     return true;
 810   } else if (N.getOpcode() == ISD::OR) {
 811     if (isIntS16Immediate(N.getOperand(1), imm))
 812       return false;    // r+i can fold it if we can.
 813
 814     // If this is an or of disjoint bitfields, we can codegen this as an add
 815     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 816     // disjoint.
 817     APInt LHSKnownZero, LHSKnownOne;
 818     APInt RHSKnownZero, RHSKnownOne;
 819     DAG.ComputeMaskedBits(N.getOperand(0),
 820                           APInt::getAllOnesValue(N.getOperand(0)
 821                             .getValueSizeInBits()),
 822                           LHSKnownZero, LHSKnownOne);
 823
 824     if (LHSKnownZero.getBoolValue()) {
 825       DAG.ComputeMaskedBits(N.getOperand(1),
 826                             APInt::getAllOnesValue(N.getOperand(1)
 827                               .getValueSizeInBits()),
 828                             RHSKnownZero, RHSKnownOne);
 829       // If all of the bits are known zero on the LHS or RHS, the add won't
 830       // carry.
 831       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 832         Base = N.getOperand(0);
 833         Index = N.getOperand(1);
 834         return true;
 835       }
 836     }
 837   }
 838
 839   return false;
 840 }
 841
 842 /// Returns true if the address N can be represented by a base register plus
 843 /// a signed 16-bit displacement [r+imm], and if it is not better
 844 /// represented as reg+reg.
 845 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 846                                             SDValue &Base,
 847                                             SelectionDAG &DAG) const {
 848   // FIXME dl should come from parent load or store, not from address
 849   DebugLoc dl = N.getDebugLoc();
 850   // If this can be more profitably realized as r+r, fail.
 851   if (SelectAddressRegReg(N, Disp, Base, DAG))
 852     return false;
 853
 854   if (N.getOpcode() == ISD::ADD) {
 855     short imm = 0;
 856     if (isIntS16Immediate(N.getOperand(1), imm)) {
 857       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 858       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 859         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 860       } else {
 861         Base = N.getOperand(0);
 862       }
 863       return true; // [r+i]
 864     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 865       // Match LOAD (ADD (X, Lo(G))).
 866      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 867              && "Cannot handle constant offsets yet!");
 868       Disp = N.getOperand(1).getOperand(0);  // The global address.
 869       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 870              Disp.getOpcode() == ISD::TargetConstantPool ||
 871              Disp.getOpcode() == ISD::TargetJumpTable);
 872       Base = N.getOperand(0);
 873       return true;  // [&g+r]
 874     }
 875   } else if (N.getOpcode() == ISD::OR) {
 876     short imm = 0;
 877     if (isIntS16Immediate(N.getOperand(1), imm)) {
 878       // If this is an or of disjoint bitfields, we can codegen this as an add
 879       // (for better address arithmetic) if the LHS and RHS of the OR are
 880       // provably disjoint.
 881       APInt LHSKnownZero, LHSKnownOne;
 882       DAG.ComputeMaskedBits(N.getOperand(0),
 883                             APInt::getAllOnesValue(N.getOperand(0)
 884                                                    .getValueSizeInBits()),
 885                             LHSKnownZero, LHSKnownOne);
 886
 887       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 888         // If all of the bits are known zero on the LHS or RHS, the add won't
 889         // carry.
 890         Base = N.getOperand(0);
 891         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 892         return true;
 893       }
 894     }
 895   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 896     // Loading from a constant address.
 897
 898     // If this address fits entirely in a 16-bit sext immediate field, codegen
 899     // this as "d, 0"
 900     short Imm;
 901     if (isIntS16Immediate(CN, Imm)) {
 902       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 903       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 904       return true;
 905     }
 906
 907     // Handle 32-bit sext immediates with LIS + addr mode.
 908     if (CN->getValueType(0) == MVT::i32 ||
 909         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 910       int Addr = (int)CN->getZExtValue();
 911
 912       // Otherwise, break this down into an LIS + disp.
 913       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 914
 915       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 916       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 917       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 918       return true;
 919     }
 920   }
 921
 922   Disp = DAG.getTargetConstant(0, getPointerTy());
 923   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 924     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 925   else
 926     Base = N;
 927   return true;      // [r+0]
 928 }
 929
 930 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 931 /// represented as an indexed [r+r] operation.
 932 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 933                                                 SDValue &Index,
 934                                                 SelectionDAG &DAG) const {
 935   // Check to see if we can easily represent this as an [r+r] address.  This
 936   // will fail if it thinks that the address is more profitably represented as
 937   // reg+imm, e.g. where imm = 0.
 938   if (SelectAddressRegReg(N, Base, Index, DAG))
 939     return true;
 940
 941   // If the operand is an addition, always emit this as [r+r], since this is
 942   // better (for code size, and execution, as the memop does the add for free)
 943   // than emitting an explicit add.
 944   if (N.getOpcode() == ISD::ADD) {
 945     Base = N.getOperand(0);
 946     Index = N.getOperand(1);
 947     return true;
 948   }
 949
 950   // Otherwise, do it the hard way, using R0 as the base register.
 951   Base = DAG.getRegister(PPC::R0, N.getValueType());
 952   Index = N;
 953   return true;
 954 }
 955
 956 /// SelectAddressRegImmShift - Returns true if the address N can be
 957 /// represented by a base register plus a signed 14-bit displacement
 958 /// [r+imm*4].  Suitable for use by STD and friends.
 959 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 960                                                  SDValue &Base,
 961                                                  SelectionDAG &DAG) const {
 962   // FIXME dl should come from the parent load or store, not the address
 963   DebugLoc dl = N.getDebugLoc();
 964   // If this can be more profitably realized as r+r, fail.
 965   if (SelectAddressRegReg(N, Disp, Base, DAG))
 966     return false;
 967
 968   if (N.getOpcode() == ISD::ADD) {
 969     short imm = 0;
 970     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 971       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 972       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 973         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 974       } else {
 975         Base = N.getOperand(0);
 976       }
 977       return true; // [r+i]
 978     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 979       // Match LOAD (ADD (X, Lo(G))).
 980      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 981              && "Cannot handle constant offsets yet!");
 982       Disp = N.getOperand(1).getOperand(0);  // The global address.
 983       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 984              Disp.getOpcode() == ISD::TargetConstantPool ||
 985              Disp.getOpcode() == ISD::TargetJumpTable);
 986       Base = N.getOperand(0);
 987       return true;  // [&g+r]
 988     }
 989   } else if (N.getOpcode() == ISD::OR) {
 990     short imm = 0;
 991     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 992       // If this is an or of disjoint bitfields, we can codegen this as an add
 993       // (for better address arithmetic) if the LHS and RHS of the OR are
 994       // provably disjoint.
 995       APInt LHSKnownZero, LHSKnownOne;
 996       DAG.ComputeMaskedBits(N.getOperand(0),
 997                             APInt::getAllOnesValue(N.getOperand(0)
 998                                                    .getValueSizeInBits()),
 999                             LHSKnownZero, LHSKnownOne);
1000       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1001         // If all of the bits are known zero on the LHS or RHS, the add won't
1002         // carry.
1003         Base = N.getOperand(0);
1004         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1005         return true;
1006       }
1007     }
1008   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1009     // Loading from a constant address.  Verify low two bits are clear.
1010     if ((CN->getZExtValue() & 3) == 0) {
1011       // If this address fits entirely in a 14-bit sext immediate field, codegen
1012       // this as "d, 0"
1013       short Imm;
1014       if (isIntS16Immediate(CN, Imm)) {
1015         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1016         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
1017         return true;
1018       }
1019
1020       // Fold the low-part of 32-bit absolute addresses into addr mode.
1021       if (CN->getValueType(0) == MVT::i32 ||
1022           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1023         int Addr = (int)CN->getZExtValue();
1024
1025         // Otherwise, break this down into an LIS + disp.
1026         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1027         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1028         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1029         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1030         return true;
1031       }
1032     }
1033   }
1034
1035   Disp = DAG.getTargetConstant(0, getPointerTy());
1036   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1037     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1038   else
1039     Base = N;
1040   return true;      // [r+0]
1041 }
1042
1043
1044 /// getPreIndexedAddressParts - returns true by value, base pointer and
1045 /// offset pointer and addressing mode by reference if the node's address
1046 /// can be legally represented as pre-indexed load / store address.
1047 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1048                                                   SDValue &Offset,
1049                                                   ISD::MemIndexedMode &AM,
1050                                                   SelectionDAG &DAG) const {
1051   // Disabled by default for now.
1052   if (!EnablePPCPreinc) return false;
1053
1054   SDValue Ptr;
1055   EVT VT;
1056   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1057     Ptr = LD->getBasePtr();
1058     VT = LD->getMemoryVT();
1059
1060   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1061     ST = ST;
1062     Ptr = ST->getBasePtr();
1063     VT  = ST->getMemoryVT();
1064   } else
1065     return false;
1066
1067   // PowerPC doesn't have preinc load/store instructions for vectors.
1068   if (VT.isVector())
1069     return false;
1070
1071   // TODO: Check reg+reg first.
1072
1073   // LDU/STU use reg+imm*4, others use reg+imm.
1074   if (VT != MVT::i64) {
1075     // reg + imm
1076     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1077       return false;
1078   } else {
1079     // reg + imm * 4.
1080     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1081       return false;
1082   }
1083
1084   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1085     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1086     // sext i32 to i64 when addr mode is r+i.
1087     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1088         LD->getExtensionType() == ISD::SEXTLOAD &&
1089         isa<ConstantSDNode>(Offset))
1090       return false;
1091   }
1092
1093   AM = ISD::PRE_INC;
1094   return true;
1095 }
1096
1097 //===----------------------------------------------------------------------===//
1098 //  LowerOperation implementation
1099 //===----------------------------------------------------------------------===//
1100
1101 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1102                                              SelectionDAG &DAG) const {
1103   EVT PtrVT = Op.getValueType();
1104   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1105   const Constant *C = CP->getConstVal();
1106   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1107   SDValue Zero = DAG.getConstant(0, PtrVT);
1108   // FIXME there isn't really any debug info here
1109   DebugLoc dl = Op.getDebugLoc();
1110
1111   const TargetMachine &TM = DAG.getTarget();
1112
1113   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, CPI, Zero);
1114   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, CPI, Zero);
1115
1116   // If this is a non-darwin platform, we don't support non-static relo models
1117   // yet.
1118   if (TM.getRelocationModel() == Reloc::Static ||
1119       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1120     // Generate non-pic code that has direct accesses to the constant pool.
1121     // The address of the global is just (hi(&g)+lo(&g)).
1122     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1123   }
1124
1125   if (TM.getRelocationModel() == Reloc::PIC_) {
1126     // With PIC, the first instruction is actually "GR+hi(&G)".
1127     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1128                      DAG.getNode(PPCISD::GlobalBaseReg,
1129                                  DebugLoc(), PtrVT), Hi);
1130   }
1131
1132   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1133   return Lo;
1134 }
1135
1136 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1137   EVT PtrVT = Op.getValueType();
1138   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1139   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1140   SDValue Zero = DAG.getConstant(0, PtrVT);
1141   // FIXME there isn't really any debug loc here
1142   DebugLoc dl = Op.getDebugLoc();
1143
1144   const TargetMachine &TM = DAG.getTarget();
1145
1146   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, JTI, Zero);
1147   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, JTI, Zero);
1148
1149   // If this is a non-darwin platform, we don't support non-static relo models
1150   // yet.
1151   if (TM.getRelocationModel() == Reloc::Static ||
1152       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1153     // Generate non-pic code that has direct accesses to the constant pool.
1154     // The address of the global is just (hi(&g)+lo(&g)).
1155     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1156   }
1157
1158   if (TM.getRelocationModel() == Reloc::PIC_) {
1159     // With PIC, the first instruction is actually "GR+hi(&G)".
1160     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1161                      DAG.getNode(PPCISD::GlobalBaseReg,
1162                                  DebugLoc(), PtrVT), Hi);
1163   }
1164
1165   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1166   return Lo;
1167 }
1168
1169 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1170                                                  SelectionDAG &DAG) const {
1171   llvm_unreachable("TLS not implemented for PPC.");
1172   return SDValue(); // Not reached
1173 }
1174
1175 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1176                                              SelectionDAG &DAG) const {
1177   EVT PtrVT = Op.getValueType();
1178   DebugLoc DL = Op.getDebugLoc();
1179
1180   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1181   SDValue TgtBA = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true);
1182   SDValue Zero = DAG.getConstant(0, PtrVT);
1183   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, TgtBA, Zero);
1184   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, TgtBA, Zero);
1185
1186   // If this is a non-darwin platform, we don't support non-static relo models
1187   // yet.
1188   const TargetMachine &TM = DAG.getTarget();
1189   if (TM.getRelocationModel() == Reloc::Static ||
1190       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1191     // Generate non-pic code that has direct accesses to globals.
1192     // The address of the global is just (hi(&g)+lo(&g)).
1193     return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1194   }
1195
1196   if (TM.getRelocationModel() == Reloc::PIC_) {
1197     // With PIC, the first instruction is actually "GR+hi(&G)".
1198     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1199                      DAG.getNode(PPCISD::GlobalBaseReg,
1200                                  DebugLoc(), PtrVT), Hi);
1201   }
1202
1203   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1204 }
1205
1206 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1207                                               SelectionDAG &DAG) const {
1208   EVT PtrVT = Op.getValueType();
1209   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1210   // FIXME there isn't really any debug info here
1211   DebugLoc dl = GSDN->getDebugLoc();
1212   const GlobalValue *GV = GSDN->getGlobal();
1213   SDValue GA = DAG.getTargetGlobalAddress(GV, dl, PtrVT, GSDN->getOffset());
1214   SDValue Zero = DAG.getConstant(0, PtrVT);
1215
1216   const TargetMachine &TM = DAG.getTarget();
1217
1218   // 64-bit SVR4 ABI code is always position-independent.
1219   // The actual address of the GlobalValue is stored in the TOC.
1220   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1221     return DAG.getNode(PPCISD::TOC_ENTRY, dl, MVT::i64, GA,
1222                        DAG.getRegister(PPC::X2, MVT::i64));
1223   }
1224
1225   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1226   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1227
1228   // If this is a non-darwin platform, we don't support non-static relo models
1229   // yet.
1230   if (TM.getRelocationModel() == Reloc::Static ||
1231       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1232     // Generate non-pic code that has direct accesses to globals.
1233     // The address of the global is just (hi(&g)+lo(&g)).
1234     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1235   }
1236
1237   if (TM.getRelocationModel() == Reloc::PIC_) {
1238     // With PIC, the first instruction is actually "GR+hi(&G)".
1239     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1240                      DAG.getNode(PPCISD::GlobalBaseReg,
1241                                  DebugLoc(), PtrVT), Hi);
1242   }
1243
1244   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1245
1246   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM))
1247     return Lo;
1248
1249   // If the global is weak or external, we have to go through the lazy
1250   // resolution stub.
1251   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, MachinePointerInfo(),
1252                      false, false, 0);
1253 }
1254
1255 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1256   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1257   DebugLoc dl = Op.getDebugLoc();
1258
1259   // If we're comparing for equality to zero, expose the fact that this is
1260   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1261   // fold the new nodes.
1262   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1263     if (C->isNullValue() && CC == ISD::SETEQ) {
1264       EVT VT = Op.getOperand(0).getValueType();
1265       SDValue Zext = Op.getOperand(0);
1266       if (VT.bitsLT(MVT::i32)) {
1267         VT = MVT::i32;
1268         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1269       }
1270       unsigned Log2b = Log2_32(VT.getSizeInBits());
1271       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1272       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1273                                 DAG.getConstant(Log2b, MVT::i32));
1274       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1275     }
1276     // Leave comparisons against 0 and -1 alone for now, since they're usually
1277     // optimized.  FIXME: revisit this when we can custom lower all setcc
1278     // optimizations.
1279     if (C->isAllOnesValue() || C->isNullValue())
1280       return SDValue();
1281   }
1282
1283   // If we have an integer seteq/setne, turn it into a compare against zero
1284   // by xor'ing the rhs with the lhs, which is faster than setting a
1285   // condition register, reading it back out, and masking the correct bit.  The
1286   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1287   // the result to other bit-twiddling opportunities.
1288   EVT LHSVT = Op.getOperand(0).getValueType();
1289   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1290     EVT VT = Op.getValueType();
1291     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1292                                 Op.getOperand(1));
1293     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1294   }
1295   return SDValue();
1296 }
1297
1298 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1299                                       const PPCSubtarget &Subtarget) const {
1300
1301   llvm_unreachable("VAARG not yet implemented for the SVR4 ABI!");
1302   return SDValue(); // Not reached
1303 }
1304
1305 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op,
1306                                            SelectionDAG &DAG) const {
1307   SDValue Chain = Op.getOperand(0);
1308   SDValue Trmp = Op.getOperand(1); // trampoline
1309   SDValue FPtr = Op.getOperand(2); // nested function
1310   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1311   DebugLoc dl = Op.getDebugLoc();
1312
1313   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1314   bool isPPC64 = (PtrVT == MVT::i64);
1315   const Type *IntPtrTy =
1316     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1317                                                              *DAG.getContext());
1318
1319   TargetLowering::ArgListTy Args;
1320   TargetLowering::ArgListEntry Entry;
1321
1322   Entry.Ty = IntPtrTy;
1323   Entry.Node = Trmp; Args.push_back(Entry);
1324
1325   // TrampSize == (isPPC64 ? 48 : 40);
1326   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1327                                isPPC64 ? MVT::i64 : MVT::i32);
1328   Args.push_back(Entry);
1329
1330   Entry.Node = FPtr; Args.push_back(Entry);
1331   Entry.Node = Nest; Args.push_back(Entry);
1332
1333   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1334   std::pair<SDValue, SDValue> CallResult =
1335     LowerCallTo(Chain, Op.getValueType().getTypeForEVT(*DAG.getContext()),
1336                 false, false, false, false, 0, CallingConv::C, false,
1337                 /*isReturnValueUsed=*/true,
1338                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1339                 Args, DAG, dl);
1340
1341   SDValue Ops[] =
1342     { CallResult.first, CallResult.second };
1343
1344   return DAG.getMergeValues(Ops, 2, dl);
1345 }
1346
1347 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1348                                         const PPCSubtarget &Subtarget) const {
1349   MachineFunction &MF = DAG.getMachineFunction();
1350   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1351
1352   DebugLoc dl = Op.getDebugLoc();
1353
1354   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1355     // vastart just stores the address of the VarArgsFrameIndex slot into the
1356     // memory location argument.
1357     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1358     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1359     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1360     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1361                         MachinePointerInfo(SV),
1362                         false, false, 0);
1363   }
1364
1365   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1366   // We suppose the given va_list is already allocated.
1367   //
1368   // typedef struct {
1369   //  char gpr;     /* index into the array of 8 GPRs
1370   //                 * stored in the register save area
1371   //                 * gpr=0 corresponds to r3,
1372   //                 * gpr=1 to r4, etc.
1373   //                 */
1374   //  char fpr;     /* index into the array of 8 FPRs
1375   //                 * stored in the register save area
1376   //                 * fpr=0 corresponds to f1,
1377   //                 * fpr=1 to f2, etc.
1378   //                 */
1379   //  char *overflow_arg_area;
1380   //                /* location on stack that holds
1381   //                 * the next overflow argument
1382   //                 */
1383   //  char *reg_save_area;
1384   //               /* where r3:r10 and f1:f8 (if saved)
1385   //                * are stored
1386   //                */
1387   // } va_list[1];
1388
1389
1390   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1391   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1392
1393
1394   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1395
1396   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1397                                             PtrVT);
1398   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1399                                  PtrVT);
1400
1401   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1402   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1403
1404   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1405   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1406
1407   uint64_t FPROffset = 1;
1408   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1409
1410   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1411
1412   // Store first byte : number of int regs
1413   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1414                                          Op.getOperand(1),
1415                                          MachinePointerInfo(SV),
1416                                          MVT::i8, false, false, 0);
1417   uint64_t nextOffset = FPROffset;
1418   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1419                                   ConstFPROffset);
1420
1421   // Store second byte : number of float regs
1422   SDValue secondStore =
1423     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1424                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1425                       false, false, 0);
1426   nextOffset += StackOffset;
1427   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1428
1429   // Store second word : arguments given on stack
1430   SDValue thirdStore =
1431     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1432                  MachinePointerInfo(SV, nextOffset),
1433                  false, false, 0);
1434   nextOffset += FrameOffset;
1435   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1436
1437   // Store third word : arguments given in registers
1438   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1439                       MachinePointerInfo(SV, nextOffset),
1440                       false, false, 0);
1441
1442 }
1443
1444 #include "PPCGenCallingConv.inc"
1445
1446 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, EVT &ValVT, EVT &LocVT,
1447                                      CCValAssign::LocInfo &LocInfo,
1448                                      ISD::ArgFlagsTy &ArgFlags,
1449                                      CCState &State) {
1450   return true;
1451 }
1452
1453 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, EVT &ValVT,
1454                                             EVT &LocVT,
1455                                             CCValAssign::LocInfo &LocInfo,
1456                                             ISD::ArgFlagsTy &ArgFlags,
1457                                             CCState &State) {
1458   static const unsigned ArgRegs[] = {
1459     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1460     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1461   };
1462   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1463
1464   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1465
1466   // Skip one register if the first unallocated register has an even register
1467   // number and there are still argument registers available which have not been
1468   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1469   // need to skip a register if RegNum is odd.
1470   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1471     State.AllocateReg(ArgRegs[RegNum]);
1472   }
1473
1474   // Always return false here, as this function only makes sure that the first
1475   // unallocated register has an odd register number and does not actually
1476   // allocate a register for the current argument.
1477   return false;
1478 }
1479
1480 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, EVT &ValVT,
1481                                               EVT &LocVT,
1482                                               CCValAssign::LocInfo &LocInfo,
1483                                               ISD::ArgFlagsTy &ArgFlags,
1484                                               CCState &State) {
1485   static const unsigned ArgRegs[] = {
1486     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1487     PPC::F8
1488   };
1489
1490   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1491
1492   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1493
1494   // If there is only one Floating-point register left we need to put both f64
1495   // values of a split ppc_fp128 value on the stack.
1496   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1497     State.AllocateReg(ArgRegs[RegNum]);
1498   }
1499
1500   // Always return false here, as this function only makes sure that the two f64
1501   // values a ppc_fp128 value is split into are both passed in registers or both
1502   // passed on the stack and does not actually allocate a register for the
1503   // current argument.
1504   return false;
1505 }
1506
1507 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1508 /// on Darwin.
1509 static const unsigned *GetFPR() {
1510   static const unsigned FPR[] = {
1511     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1512     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1513   };
1514
1515   return FPR;
1516 }
1517
1518 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1519 /// the stack.
1520 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1521                                        unsigned PtrByteSize) {
1522   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1523   if (Flags.isByVal())
1524     ArgSize = Flags.getByValSize();
1525   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1526
1527   return ArgSize;
1528 }
1529
1530 SDValue
1531 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1532                                         CallingConv::ID CallConv, bool isVarArg,
1533                                         const SmallVectorImpl<ISD::InputArg>
1534                                           &Ins,
1535                                         DebugLoc dl, SelectionDAG &DAG,
1536                                         SmallVectorImpl<SDValue> &InVals)
1537                                           const {
1538   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1539     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1540                                      dl, DAG, InVals);
1541   } else {
1542     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1543                                        dl, DAG, InVals);
1544   }
1545 }
1546
1547 SDValue
1548 PPCTargetLowering::LowerFormalArguments_SVR4(
1549                                       SDValue Chain,
1550                                       CallingConv::ID CallConv, bool isVarArg,
1551                                       const SmallVectorImpl<ISD::InputArg>
1552                                         &Ins,
1553                                       DebugLoc dl, SelectionDAG &DAG,
1554                                       SmallVectorImpl<SDValue> &InVals) const {
1555
1556   // 32-bit SVR4 ABI Stack Frame Layout:
1557   //              +-----------------------------------+
1558   //        +-->  |            Back chain             |
1559   //        |     +-----------------------------------+
1560   //        |     | Floating-point register save area |
1561   //        |     +-----------------------------------+
1562   //        |     |    General register save area     |
1563   //        |     +-----------------------------------+
1564   //        |     |          CR save word             |
1565   //        |     +-----------------------------------+
1566   //        |     |         VRSAVE save word          |
1567   //        |     +-----------------------------------+
1568   //        |     |         Alignment padding         |
1569   //        |     +-----------------------------------+
1570   //        |     |     Vector register save area     |
1571   //        |     +-----------------------------------+
1572   //        |     |       Local variable space        |
1573   //        |     +-----------------------------------+
1574   //        |     |        Parameter list area        |
1575   //        |     +-----------------------------------+
1576   //        |     |           LR save word            |
1577   //        |     +-----------------------------------+
1578   // SP-->  +---  |            Back chain             |
1579   //              +-----------------------------------+
1580   //
1581   // Specifications:
1582   //   System V Application Binary Interface PowerPC Processor Supplement
1583   //   AltiVec Technology Programming Interface Manual
1584
1585   MachineFunction &MF = DAG.getMachineFunction();
1586   MachineFrameInfo *MFI = MF.getFrameInfo();
1587   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1588
1589   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1590   // Potential tail calls could cause overwriting of argument stack slots.
1591   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1592   unsigned PtrByteSize = 4;
1593
1594   // Assign locations to all of the incoming arguments.
1595   SmallVector<CCValAssign, 16> ArgLocs;
1596   CCState CCInfo(CallConv, isVarArg, getTargetMachine(), ArgLocs,
1597                  *DAG.getContext());
1598
1599   // Reserve space for the linkage area on the stack.
1600   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
1601
1602   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1603
1604   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1605     CCValAssign &VA = ArgLocs[i];
1606
1607     // Arguments stored in registers.
1608     if (VA.isRegLoc()) {
1609       TargetRegisterClass *RC;
1610       EVT ValVT = VA.getValVT();
1611
1612       switch (ValVT.getSimpleVT().SimpleTy) {
1613         default:
1614           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1615         case MVT::i32:
1616           RC = PPC::GPRCRegisterClass;
1617           break;
1618         case MVT::f32:
1619           RC = PPC::F4RCRegisterClass;
1620           break;
1621         case MVT::f64:
1622           RC = PPC::F8RCRegisterClass;
1623           break;
1624         case MVT::v16i8:
1625         case MVT::v8i16:
1626         case MVT::v4i32:
1627         case MVT::v4f32:
1628           RC = PPC::VRRCRegisterClass;
1629           break;
1630       }
1631
1632       // Transform the arguments stored in physical registers into virtual ones.
1633       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1634       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1635
1636       InVals.push_back(ArgValue);
1637     } else {
1638       // Argument stored in memory.
1639       assert(VA.isMemLoc());
1640
1641       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1642       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1643                                       isImmutable);
1644
1645       // Create load nodes to retrieve arguments from the stack.
1646       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1647       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1648                                    MachinePointerInfo(),
1649                                    false, false, 0));
1650     }
1651   }
1652
1653   // Assign locations to all of the incoming aggregate by value arguments.
1654   // Aggregates passed by value are stored in the local variable space of the
1655   // caller's stack frame, right above the parameter list area.
1656   SmallVector<CCValAssign, 16> ByValArgLocs;
1657   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(),
1658                       ByValArgLocs, *DAG.getContext());
1659
1660   // Reserve stack space for the allocations in CCInfo.
1661   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1662
1663   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1664
1665   // Area that is at least reserved in the caller of this function.
1666   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1667
1668   // Set the size that is at least reserved in caller of this function.  Tail
1669   // call optimized function's reserved stack space needs to be aligned so that
1670   // taking the difference between two stack areas will result in an aligned
1671   // stack.
1672   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1673
1674   MinReservedArea =
1675     std::max(MinReservedArea,
1676              PPCFrameInfo::getMinCallFrameSize(false, false));
1677
1678   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1679     getStackAlignment();
1680   unsigned AlignMask = TargetAlign-1;
1681   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1682
1683   FI->setMinReservedArea(MinReservedArea);
1684
1685   SmallVector<SDValue, 8> MemOps;
1686
1687   // If the function takes variable number of arguments, make a frame index for
1688   // the start of the first vararg value... for expansion of llvm.va_start.
1689   if (isVarArg) {
1690     static const unsigned GPArgRegs[] = {
1691       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1692       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1693     };
1694     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1695
1696     static const unsigned FPArgRegs[] = {
1697       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1698       PPC::F8
1699     };
1700     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1701
1702     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1703                                                           NumGPArgRegs));
1704     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1705                                                           NumFPArgRegs));
1706
1707     // Make room for NumGPArgRegs and NumFPArgRegs.
1708     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1709                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1710
1711     FuncInfo->setVarArgsStackOffset(
1712       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1713                              CCInfo.getNextStackOffset(), true));
1714
1715     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1716     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1717
1718     // The fixed integer arguments of a variadic function are
1719     // stored to the VarArgsFrameIndex on the stack.
1720     unsigned GPRIndex = 0;
1721     for (; GPRIndex != FuncInfo->getVarArgsNumGPR(); ++GPRIndex) {
1722       SDValue Val = DAG.getRegister(GPArgRegs[GPRIndex], PtrVT);
1723       SDValue Store = DAG.getStore(Chain, dl, Val, FIN, MachinePointerInfo(),
1724                                    false, false, 0);
1725       MemOps.push_back(Store);
1726       // Increment the address by four for the next argument to store
1727       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1728       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1729     }
1730
1731     // If this function is vararg, store any remaining integer argument regs
1732     // to their spots on the stack so that they may be loaded by deferencing the
1733     // result of va_next.
1734     for (; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1735       unsigned VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1736
1737       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1738       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1739                                    MachinePointerInfo(), false, false, 0);
1740       MemOps.push_back(Store);
1741       // Increment the address by four for the next argument to store
1742       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1743       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1744     }
1745
1746     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1747     // is set.
1748
1749     // The double arguments are stored to the VarArgsFrameIndex
1750     // on the stack.
1751     unsigned FPRIndex = 0;
1752     for (FPRIndex = 0; FPRIndex != FuncInfo->getVarArgsNumFPR(); ++FPRIndex) {
1753       SDValue Val = DAG.getRegister(FPArgRegs[FPRIndex], MVT::f64);
1754       SDValue Store = DAG.getStore(Chain, dl, Val, FIN, MachinePointerInfo(),
1755                                    false, false, 0);
1756       MemOps.push_back(Store);
1757       // Increment the address by eight for the next argument to store
1758       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1759                                          PtrVT);
1760       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1761     }
1762
1763     for (; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1764       unsigned VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1765
1766       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1767       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1768                                    MachinePointerInfo(), false, false, 0);
1769       MemOps.push_back(Store);
1770       // Increment the address by eight for the next argument to store
1771       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1772                                          PtrVT);
1773       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1774     }
1775   }
1776
1777   if (!MemOps.empty())
1778     Chain = DAG.getNode(ISD::TokenFactor, dl,
1779                         MVT::Other, &MemOps[0], MemOps.size());
1780
1781   return Chain;
1782 }
1783
1784 SDValue
1785 PPCTargetLowering::LowerFormalArguments_Darwin(
1786                                       SDValue Chain,
1787                                       CallingConv::ID CallConv, bool isVarArg,
1788                                       const SmallVectorImpl<ISD::InputArg>
1789                                         &Ins,
1790                                       DebugLoc dl, SelectionDAG &DAG,
1791                                       SmallVectorImpl<SDValue> &InVals) const {
1792   // TODO: add description of PPC stack frame format, or at least some docs.
1793   //
1794   MachineFunction &MF = DAG.getMachineFunction();
1795   MachineFrameInfo *MFI = MF.getFrameInfo();
1796   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1797
1798   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1799   bool isPPC64 = PtrVT == MVT::i64;
1800   // Potential tail calls could cause overwriting of argument stack slots.
1801   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1802   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1803
1804   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
1805   // Area that is at least reserved in caller of this function.
1806   unsigned MinReservedArea = ArgOffset;
1807
1808   static const unsigned GPR_32[] = {           // 32-bit registers.
1809     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1810     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1811   };
1812   static const unsigned GPR_64[] = {           // 64-bit registers.
1813     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1814     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1815   };
1816
1817   static const unsigned *FPR = GetFPR();
1818
1819   static const unsigned VR[] = {
1820     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1821     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1822   };
1823
1824   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1825   const unsigned Num_FPR_Regs = 13;
1826   const unsigned Num_VR_Regs  = array_lengthof( VR);
1827
1828   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1829
1830   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1831
1832   // In 32-bit non-varargs functions, the stack space for vectors is after the
1833   // stack space for non-vectors.  We do not use this space unless we have
1834   // too many vectors to fit in registers, something that only occurs in
1835   // constructed examples:), but we have to walk the arglist to figure
1836   // that out...for the pathological case, compute VecArgOffset as the
1837   // start of the vector parameter area.  Computing VecArgOffset is the
1838   // entire point of the following loop.
1839   unsigned VecArgOffset = ArgOffset;
1840   if (!isVarArg && !isPPC64) {
1841     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1842          ++ArgNo) {
1843       EVT ObjectVT = Ins[ArgNo].VT;
1844       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1845       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1846
1847       if (Flags.isByVal()) {
1848         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1849         ObjSize = Flags.getByValSize();
1850         unsigned ArgSize =
1851                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1852         VecArgOffset += ArgSize;
1853         continue;
1854       }
1855
1856       switch(ObjectVT.getSimpleVT().SimpleTy) {
1857       default: llvm_unreachable("Unhandled argument type!");
1858       case MVT::i32:
1859       case MVT::f32:
1860         VecArgOffset += isPPC64 ? 8 : 4;
1861         break;
1862       case MVT::i64:  // PPC64
1863       case MVT::f64:
1864         VecArgOffset += 8;
1865         break;
1866       case MVT::v4f32:
1867       case MVT::v4i32:
1868       case MVT::v8i16:
1869       case MVT::v16i8:
1870         // Nothing to do, we're only looking at Nonvector args here.
1871         break;
1872       }
1873     }
1874   }
1875   // We've found where the vector parameter area in memory is.  Skip the
1876   // first 12 parameters; these don't use that memory.
1877   VecArgOffset = ((VecArgOffset+15)/16)*16;
1878   VecArgOffset += 12*16;
1879
1880   // Add DAG nodes to load the arguments or copy them out of registers.  On
1881   // entry to a function on PPC, the arguments start after the linkage area,
1882   // although the first ones are often in registers.
1883
1884   SmallVector<SDValue, 8> MemOps;
1885   unsigned nAltivecParamsAtEnd = 0;
1886   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1887     SDValue ArgVal;
1888     bool needsLoad = false;
1889     EVT ObjectVT = Ins[ArgNo].VT;
1890     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1891     unsigned ArgSize = ObjSize;
1892     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1893
1894     unsigned CurArgOffset = ArgOffset;
1895
1896     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1897     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1898         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1899       if (isVarArg || isPPC64) {
1900         MinReservedArea = ((MinReservedArea+15)/16)*16;
1901         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1902                                                   Flags,
1903                                                   PtrByteSize);
1904       } else  nAltivecParamsAtEnd++;
1905     } else
1906       // Calculate min reserved area.
1907       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1908                                                 Flags,
1909                                                 PtrByteSize);
1910
1911     // FIXME the codegen can be much improved in some cases.
1912     // We do not have to keep everything in memory.
1913     if (Flags.isByVal()) {
1914       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1915       ObjSize = Flags.getByValSize();
1916       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1917       // Objects of size 1 and 2 are right justified, everything else is
1918       // left justified.  This means the memory address is adjusted forwards.
1919       if (ObjSize==1 || ObjSize==2) {
1920         CurArgOffset = CurArgOffset + (4 - ObjSize);
1921       }
1922       // The value of the object is its address.
1923       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
1924       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1925       InVals.push_back(FIN);
1926       if (ObjSize==1 || ObjSize==2) {
1927         if (GPR_idx != Num_GPR_Regs) {
1928           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1929           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1930           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1931                                             MachinePointerInfo(),
1932                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1933                                             false, false, 0);
1934           MemOps.push_back(Store);
1935           ++GPR_idx;
1936         }
1937
1938         ArgOffset += PtrByteSize;
1939
1940         continue;
1941       }
1942       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1943         // Store whatever pieces of the object are in registers
1944         // to memory.  ArgVal will be address of the beginning of
1945         // the object.
1946         if (GPR_idx != Num_GPR_Regs) {
1947           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1948           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
1949           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1950           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1951           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1952                                        MachinePointerInfo(),
1953                                        false, false, 0);
1954           MemOps.push_back(Store);
1955           ++GPR_idx;
1956           ArgOffset += PtrByteSize;
1957         } else {
1958           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1959           break;
1960         }
1961       }
1962       continue;
1963     }
1964
1965     switch (ObjectVT.getSimpleVT().SimpleTy) {
1966     default: llvm_unreachable("Unhandled argument type!");
1967     case MVT::i32:
1968       if (!isPPC64) {
1969         if (GPR_idx != Num_GPR_Regs) {
1970           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1971           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
1972           ++GPR_idx;
1973         } else {
1974           needsLoad = true;
1975           ArgSize = PtrByteSize;
1976         }
1977         // All int arguments reserve stack space in the Darwin ABI.
1978         ArgOffset += PtrByteSize;
1979         break;
1980       }
1981       // FALLTHROUGH
1982     case MVT::i64:  // PPC64
1983       if (GPR_idx != Num_GPR_Regs) {
1984         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1985         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1986
1987         if (ObjectVT == MVT::i32) {
1988           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1989           // value to MVT::i64 and then truncate to the correct register size.
1990           if (Flags.isSExt())
1991             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1992                                  DAG.getValueType(ObjectVT));
1993           else if (Flags.isZExt())
1994             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1995                                  DAG.getValueType(ObjectVT));
1996
1997           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1998         }
1999
2000         ++GPR_idx;
2001       } else {
2002         needsLoad = true;
2003         ArgSize = PtrByteSize;
2004       }
2005       // All int arguments reserve stack space in the Darwin ABI.
2006       ArgOffset += 8;
2007       break;
2008
2009     case MVT::f32:
2010     case MVT::f64:
2011       // Every 4 bytes of argument space consumes one of the GPRs available for
2012       // argument passing.
2013       if (GPR_idx != Num_GPR_Regs) {
2014         ++GPR_idx;
2015         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2016           ++GPR_idx;
2017       }
2018       if (FPR_idx != Num_FPR_Regs) {
2019         unsigned VReg;
2020
2021         if (ObjectVT == MVT::f32)
2022           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2023         else
2024           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2025
2026         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2027         ++FPR_idx;
2028       } else {
2029         needsLoad = true;
2030       }
2031
2032       // All FP arguments reserve stack space in the Darwin ABI.
2033       ArgOffset += isPPC64 ? 8 : ObjSize;
2034       break;
2035     case MVT::v4f32:
2036     case MVT::v4i32:
2037     case MVT::v8i16:
2038     case MVT::v16i8:
2039       // Note that vector arguments in registers don't reserve stack space,
2040       // except in varargs functions.
2041       if (VR_idx != Num_VR_Regs) {
2042         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2043         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2044         if (isVarArg) {
2045           while ((ArgOffset % 16) != 0) {
2046             ArgOffset += PtrByteSize;
2047             if (GPR_idx != Num_GPR_Regs)
2048               GPR_idx++;
2049           }
2050           ArgOffset += 16;
2051           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2052         }
2053         ++VR_idx;
2054       } else {
2055         if (!isVarArg && !isPPC64) {
2056           // Vectors go after all the nonvectors.
2057           CurArgOffset = VecArgOffset;
2058           VecArgOffset += 16;
2059         } else {
2060           // Vectors are aligned.
2061           ArgOffset = ((ArgOffset+15)/16)*16;
2062           CurArgOffset = ArgOffset;
2063           ArgOffset += 16;
2064         }
2065         needsLoad = true;
2066       }
2067       break;
2068     }
2069
2070     // We need to load the argument to a virtual register if we determined above
2071     // that we ran out of physical registers of the appropriate type.
2072     if (needsLoad) {
2073       int FI = MFI->CreateFixedObject(ObjSize,
2074                                       CurArgOffset + (ArgSize - ObjSize),
2075                                       isImmutable);
2076       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2077       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2078                            false, false, 0);
2079     }
2080
2081     InVals.push_back(ArgVal);
2082   }
2083
2084   // Set the size that is at least reserved in caller of this function.  Tail
2085   // call optimized function's reserved stack space needs to be aligned so that
2086   // taking the difference between two stack areas will result in an aligned
2087   // stack.
2088   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2089   // Add the Altivec parameters at the end, if needed.
2090   if (nAltivecParamsAtEnd) {
2091     MinReservedArea = ((MinReservedArea+15)/16)*16;
2092     MinReservedArea += 16*nAltivecParamsAtEnd;
2093   }
2094   MinReservedArea =
2095     std::max(MinReservedArea,
2096              PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2097   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2098     getStackAlignment();
2099   unsigned AlignMask = TargetAlign-1;
2100   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2101   FI->setMinReservedArea(MinReservedArea);
2102
2103   // If the function takes variable number of arguments, make a frame index for
2104   // the start of the first vararg value... for expansion of llvm.va_start.
2105   if (isVarArg) {
2106     int Depth = ArgOffset;
2107
2108     FuncInfo->setVarArgsFrameIndex(
2109       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2110                              Depth, true));
2111     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2112
2113     // If this function is vararg, store any remaining integer argument regs
2114     // to their spots on the stack so that they may be loaded by deferencing the
2115     // result of va_next.
2116     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2117       unsigned VReg;
2118
2119       if (isPPC64)
2120         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2121       else
2122         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2123
2124       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2125       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2126                                    MachinePointerInfo(), false, false, 0);
2127       MemOps.push_back(Store);
2128       // Increment the address by four for the next argument to store
2129       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2130       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2131     }
2132   }
2133
2134   if (!MemOps.empty())
2135     Chain = DAG.getNode(ISD::TokenFactor, dl,
2136                         MVT::Other, &MemOps[0], MemOps.size());
2137
2138   return Chain;
2139 }
2140
2141 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2142 /// linkage area for the Darwin ABI.
2143 static unsigned
2144 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2145                                      bool isPPC64,
2146                                      bool isVarArg,
2147                                      unsigned CC,
2148                                      const SmallVectorImpl<ISD::OutputArg>
2149                                        &Outs,
2150                                      const SmallVectorImpl<SDValue> &OutVals,
2151                                      unsigned &nAltivecParamsAtEnd) {
2152   // Count how many bytes are to be pushed on the stack, including the linkage
2153   // area, and parameter passing area.  We start with 24/48 bytes, which is
2154   // prereserved space for [SP][CR][LR][3 x unused].
2155   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, true);
2156   unsigned NumOps = Outs.size();
2157   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2158
2159   // Add up all the space actually used.
2160   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2161   // they all go in registers, but we must reserve stack space for them for
2162   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2163   // assigned stack space in order, with padding so Altivec parameters are
2164   // 16-byte aligned.
2165   nAltivecParamsAtEnd = 0;
2166   for (unsigned i = 0; i != NumOps; ++i) {
2167     SDValue Arg = OutVals[i];
2168     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2169     EVT ArgVT = Outs[i].VT;
2170     // Varargs Altivec parameters are padded to a 16 byte boundary.
2171     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2172         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2173       if (!isVarArg && !isPPC64) {
2174         // Non-varargs Altivec parameters go after all the non-Altivec
2175         // parameters; handle those later so we know how much padding we need.
2176         nAltivecParamsAtEnd++;
2177         continue;
2178       }
2179       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2180       NumBytes = ((NumBytes+15)/16)*16;
2181     }
2182     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2183   }
2184
2185    // Allow for Altivec parameters at the end, if needed.
2186   if (nAltivecParamsAtEnd) {
2187     NumBytes = ((NumBytes+15)/16)*16;
2188     NumBytes += 16*nAltivecParamsAtEnd;
2189   }
2190
2191   // The prolog code of the callee may store up to 8 GPR argument registers to
2192   // the stack, allowing va_start to index over them in memory if its varargs.
2193   // Because we cannot tell if this is needed on the caller side, we have to
2194   // conservatively assume that it is needed.  As such, make sure we have at
2195   // least enough stack space for the caller to store the 8 GPRs.
2196   NumBytes = std::max(NumBytes,
2197                       PPCFrameInfo::getMinCallFrameSize(isPPC64, true));
2198
2199   // Tail call needs the stack to be aligned.
2200   if (CC==CallingConv::Fast && GuaranteedTailCallOpt) {
2201     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
2202       getStackAlignment();
2203     unsigned AlignMask = TargetAlign-1;
2204     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2205   }
2206
2207   return NumBytes;
2208 }
2209
2210 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2211 /// adjusted to accomodate the arguments for the tailcall.
2212 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2213                                    unsigned ParamSize) {
2214
2215   if (!isTailCall) return 0;
2216
2217   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2218   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2219   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2220   // Remember only if the new adjustement is bigger.
2221   if (SPDiff < FI->getTailCallSPDelta())
2222     FI->setTailCallSPDelta(SPDiff);
2223
2224   return SPDiff;
2225 }
2226
2227 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2228 /// for tail call optimization. Targets which want to do tail call
2229 /// optimization should implement this function.
2230 bool
2231 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2232                                                      CallingConv::ID CalleeCC,
2233                                                      bool isVarArg,
2234                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2235                                                      SelectionDAG& DAG) const {
2236   if (!GuaranteedTailCallOpt)
2237     return false;
2238
2239   // Variable argument functions are not supported.
2240   if (isVarArg)
2241     return false;
2242
2243   MachineFunction &MF = DAG.getMachineFunction();
2244   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2245   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2246     // Functions containing by val parameters are not supported.
2247     for (unsigned i = 0; i != Ins.size(); i++) {
2248        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2249        if (Flags.isByVal()) return false;
2250     }
2251
2252     // Non PIC/GOT  tail calls are supported.
2253     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2254       return true;
2255
2256     // At the moment we can only do local tail calls (in same module, hidden
2257     // or protected) if we are generating PIC.
2258     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2259       return G->getGlobal()->hasHiddenVisibility()
2260           || G->getGlobal()->hasProtectedVisibility();
2261   }
2262
2263   return false;
2264 }
2265
2266 /// isCallCompatibleAddress - Return the immediate to use if the specified
2267 /// 32-bit value is representable in the immediate field of a BxA instruction.
2268 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2269   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2270   if (!C) return 0;
2271
2272   int Addr = C->getZExtValue();
2273   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2274       (Addr << 6 >> 6) != Addr)
2275     return 0;  // Top 6 bits have to be sext of immediate.
2276
2277   return DAG.getConstant((int)C->getZExtValue() >> 2,
2278                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2279 }
2280
2281 namespace {
2282
2283 struct TailCallArgumentInfo {
2284   SDValue Arg;
2285   SDValue FrameIdxOp;
2286   int       FrameIdx;
2287
2288   TailCallArgumentInfo() : FrameIdx(0) {}
2289 };
2290
2291 }
2292
2293 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2294 static void
2295 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2296                                            SDValue Chain,
2297                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2298                    SmallVector<SDValue, 8> &MemOpChains,
2299                    DebugLoc dl) {
2300   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2301     SDValue Arg = TailCallArgs[i].Arg;
2302     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2303     int FI = TailCallArgs[i].FrameIdx;
2304     // Store relative to framepointer.
2305     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2306                                        MachinePointerInfo::getFixedStack(FI),
2307                                        false, false, 0));
2308   }
2309 }
2310
2311 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2312 /// the appropriate stack slot for the tail call optimized function call.
2313 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2314                                                MachineFunction &MF,
2315                                                SDValue Chain,
2316                                                SDValue OldRetAddr,
2317                                                SDValue OldFP,
2318                                                int SPDiff,
2319                                                bool isPPC64,
2320                                                bool isDarwinABI,
2321                                                DebugLoc dl) {
2322   if (SPDiff) {
2323     // Calculate the new stack slot for the return address.
2324     int SlotSize = isPPC64 ? 8 : 4;
2325     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2326                                                                    isDarwinABI);
2327     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2328                                                           NewRetAddrLoc, true);
2329     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2330     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2331     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2332                          MachinePointerInfo::getFixedStack(NewRetAddr),
2333                          false, false, 0);
2334
2335     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2336     // slot as the FP is never overwritten.
2337     if (isDarwinABI) {
2338       int NewFPLoc =
2339         SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2340       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2341                                                           true);
2342       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2343       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2344                            MachinePointerInfo::getFixedStack(NewFPIdx),
2345                            false, false, 0);
2346     }
2347   }
2348   return Chain;
2349 }
2350
2351 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2352 /// the position of the argument.
2353 static void
2354 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2355                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2356                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2357   int Offset = ArgOffset + SPDiff;
2358   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2359   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2360   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2361   SDValue FIN = DAG.getFrameIndex(FI, VT);
2362   TailCallArgumentInfo Info;
2363   Info.Arg = Arg;
2364   Info.FrameIdxOp = FIN;
2365   Info.FrameIdx = FI;
2366   TailCallArguments.push_back(Info);
2367 }
2368
2369 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2370 /// stack slot. Returns the chain as result and the loaded frame pointers in
2371 /// LROpOut/FPOpout. Used when tail calling.
2372 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2373                                                         int SPDiff,
2374                                                         SDValue Chain,
2375                                                         SDValue &LROpOut,
2376                                                         SDValue &FPOpOut,
2377                                                         bool isDarwinABI,
2378                                                         DebugLoc dl) const {
2379   if (SPDiff) {
2380     // Load the LR and FP stack slot for later adjusting.
2381     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2382     LROpOut = getReturnAddrFrameIndex(DAG);
2383     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2384                           false, false, 0);
2385     Chain = SDValue(LROpOut.getNode(), 1);
2386
2387     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2388     // slot as the FP is never overwritten.
2389     if (isDarwinABI) {
2390       FPOpOut = getFramePointerFrameIndex(DAG);
2391       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2392                             false, false, 0);
2393       Chain = SDValue(FPOpOut.getNode(), 1);
2394     }
2395   }
2396   return Chain;
2397 }
2398
2399 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2400 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2401 /// specified by the specific parameter attribute. The copy will be passed as
2402 /// a byval function parameter.
2403 /// Sometimes what we are copying is the end of a larger object, the part that
2404 /// does not fit in registers.
2405 static SDValue
2406 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2407                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2408                           DebugLoc dl) {
2409   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2410   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2411                        false, false, MachinePointerInfo(0),
2412                        MachinePointerInfo(0));
2413 }
2414
2415 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2416 /// tail calls.
2417 static void
2418 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2419                  SDValue Arg, SDValue PtrOff, int SPDiff,
2420                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2421                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2422                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2423                  DebugLoc dl) {
2424   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2425   if (!isTailCall) {
2426     if (isVector) {
2427       SDValue StackPtr;
2428       if (isPPC64)
2429         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2430       else
2431         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2432       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2433                            DAG.getConstant(ArgOffset, PtrVT));
2434     }
2435     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2436                                        MachinePointerInfo(), false, false, 0));
2437   // Calculate and remember argument location.
2438   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2439                                   TailCallArguments);
2440 }
2441
2442 static
2443 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2444                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2445                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2446                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2447   MachineFunction &MF = DAG.getMachineFunction();
2448
2449   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2450   // might overwrite each other in case of tail call optimization.
2451   SmallVector<SDValue, 8> MemOpChains2;
2452   // Do not flag preceeding copytoreg stuff together with the following stuff.
2453   InFlag = SDValue();
2454   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2455                                     MemOpChains2, dl);
2456   if (!MemOpChains2.empty())
2457     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2458                         &MemOpChains2[0], MemOpChains2.size());
2459
2460   // Store the return address to the appropriate stack slot.
2461   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2462                                         isPPC64, isDarwinABI, dl);
2463
2464   // Emit callseq_end just before tailcall node.
2465   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2466                              DAG.getIntPtrConstant(0, true), InFlag);
2467   InFlag = Chain.getValue(1);
2468 }
2469
2470 static
2471 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2472                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2473                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2474                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2475                      bool isPPC64, bool isSVR4ABI) {
2476   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2477   NodeTys.push_back(MVT::Other);   // Returns a chain
2478   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2479
2480   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2481
2482   bool needIndirectCall = true;
2483   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2484     // If this is an absolute destination address, use the munged value.
2485     Callee = SDValue(Dest, 0);
2486     needIndirectCall = false;
2487   }
2488   // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2489   // Use indirect calls for ALL functions calls in JIT mode, since the
2490   // far-call stubs may be outside relocation limits for a BL instruction.
2491   if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2492     // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2493     // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2494     // node so that legalize doesn't hack it.
2495     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2496       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2497                                           Callee.getValueType());
2498       needIndirectCall = false;
2499     }
2500   }
2501   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2502       Callee = DAG.getTargetExternalSymbol(S->getSymbol(),
2503                                            Callee.getValueType());
2504       needIndirectCall = false;
2505   }
2506   if (needIndirectCall) {
2507     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2508     // to do the call, we can't use PPCISD::CALL.
2509     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2510
2511     if (isSVR4ABI && isPPC64) {
2512       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2513       // entry point, but to the function descriptor (the function entry point
2514       // address is part of the function descriptor though).
2515       // The function descriptor is a three doubleword structure with the
2516       // following fields: function entry point, TOC base address and
2517       // environment pointer.
2518       // Thus for a call through a function pointer, the following actions need
2519       // to be performed:
2520       //   1. Save the TOC of the caller in the TOC save area of its stack
2521       //      frame (this is done in LowerCall_Darwin()).
2522       //   2. Load the address of the function entry point from the function
2523       //      descriptor.
2524       //   3. Load the TOC of the callee from the function descriptor into r2.
2525       //   4. Load the environment pointer from the function descriptor into
2526       //      r11.
2527       //   5. Branch to the function entry point address.
2528       //   6. On return of the callee, the TOC of the caller needs to be
2529       //      restored (this is done in FinishCall()).
2530       //
2531       // All those operations are flagged together to ensure that no other
2532       // operations can be scheduled in between. E.g. without flagging the
2533       // operations together, a TOC access in the caller could be scheduled
2534       // between the load of the callee TOC and the branch to the callee, which
2535       // results in the TOC access going through the TOC of the callee instead
2536       // of going through the TOC of the caller, which leads to incorrect code.
2537
2538       // Load the address of the function entry point from the function
2539       // descriptor.
2540       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Flag);
2541       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2542                                         InFlag.getNode() ? 3 : 2);
2543       Chain = LoadFuncPtr.getValue(1);
2544       InFlag = LoadFuncPtr.getValue(2);
2545
2546       // Load environment pointer into r11.
2547       // Offset of the environment pointer within the function descriptor.
2548       SDValue PtrOff = DAG.getIntPtrConstant(16);
2549
2550       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2551       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2552                                        InFlag);
2553       Chain = LoadEnvPtr.getValue(1);
2554       InFlag = LoadEnvPtr.getValue(2);
2555
2556       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2557                                         InFlag);
2558       Chain = EnvVal.getValue(0);
2559       InFlag = EnvVal.getValue(1);
2560
2561       // Load TOC of the callee into r2. We are using a target-specific load
2562       // with r2 hard coded, because the result of a target-independent load
2563       // would never go directly into r2, since r2 is a reserved register (which
2564       // prevents the register allocator from allocating it), resulting in an
2565       // additional register being allocated and an unnecessary move instruction
2566       // being generated.
2567       VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2568       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2569                                        Callee, InFlag);
2570       Chain = LoadTOCPtr.getValue(0);
2571       InFlag = LoadTOCPtr.getValue(1);
2572
2573       MTCTROps[0] = Chain;
2574       MTCTROps[1] = LoadFuncPtr;
2575       MTCTROps[2] = InFlag;
2576     }
2577
2578     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2579                         2 + (InFlag.getNode() != 0));
2580     InFlag = Chain.getValue(1);
2581
2582     NodeTys.clear();
2583     NodeTys.push_back(MVT::Other);
2584     NodeTys.push_back(MVT::Flag);
2585     Ops.push_back(Chain);
2586     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2587     Callee.setNode(0);
2588     // Add CTR register as callee so a bctr can be emitted later.
2589     if (isTailCall)
2590       Ops.push_back(DAG.getRegister(PPC::CTR, PtrVT));
2591   }
2592
2593   // If this is a direct call, pass the chain and the callee.
2594   if (Callee.getNode()) {
2595     Ops.push_back(Chain);
2596     Ops.push_back(Callee);
2597   }
2598   // If this is a tail call add stack pointer delta.
2599   if (isTailCall)
2600     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2601
2602   // Add argument registers to the end of the list so that they are known live
2603   // into the call.
2604   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2605     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2606                                   RegsToPass[i].second.getValueType()));
2607
2608   return CallOpc;
2609 }
2610
2611 SDValue
2612 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2613                                    CallingConv::ID CallConv, bool isVarArg,
2614                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2615                                    DebugLoc dl, SelectionDAG &DAG,
2616                                    SmallVectorImpl<SDValue> &InVals) const {
2617
2618   SmallVector<CCValAssign, 16> RVLocs;
2619   CCState CCRetInfo(CallConv, isVarArg, getTargetMachine(),
2620                     RVLocs, *DAG.getContext());
2621   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2622
2623   // Copy all of the result registers out of their specified physreg.
2624   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2625     CCValAssign &VA = RVLocs[i];
2626     EVT VT = VA.getValVT();
2627     assert(VA.isRegLoc() && "Can only return in registers!");
2628     Chain = DAG.getCopyFromReg(Chain, dl,
2629                                VA.getLocReg(), VT, InFlag).getValue(1);
2630     InVals.push_back(Chain.getValue(0));
2631     InFlag = Chain.getValue(2);
2632   }
2633
2634   return Chain;
2635 }
2636
2637 SDValue
2638 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2639                               bool isTailCall, bool isVarArg,
2640                               SelectionDAG &DAG,
2641                               SmallVector<std::pair<unsigned, SDValue>, 8>
2642                                 &RegsToPass,
2643                               SDValue InFlag, SDValue Chain,
2644                               SDValue &Callee,
2645                               int SPDiff, unsigned NumBytes,
2646                               const SmallVectorImpl<ISD::InputArg> &Ins,
2647                               SmallVectorImpl<SDValue> &InVals) const {
2648   std::vector<EVT> NodeTys;
2649   SmallVector<SDValue, 8> Ops;
2650   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2651                                  isTailCall, RegsToPass, Ops, NodeTys,
2652                                  PPCSubTarget.isPPC64(),
2653                                  PPCSubTarget.isSVR4ABI());
2654
2655   // When performing tail call optimization the callee pops its arguments off
2656   // the stack. Account for this here so these bytes can be pushed back on in
2657   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2658   int BytesCalleePops =
2659     (CallConv==CallingConv::Fast && GuaranteedTailCallOpt) ? NumBytes : 0;
2660
2661   if (InFlag.getNode())
2662     Ops.push_back(InFlag);
2663
2664   // Emit tail call.
2665   if (isTailCall) {
2666     // If this is the first return lowered for this function, add the regs
2667     // to the liveout set for the function.
2668     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2669       SmallVector<CCValAssign, 16> RVLocs;
2670       CCState CCInfo(CallConv, isVarArg, getTargetMachine(), RVLocs,
2671                      *DAG.getContext());
2672       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2673       for (unsigned i = 0; i != RVLocs.size(); ++i)
2674         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2675     }
2676
2677     assert(((Callee.getOpcode() == ISD::Register &&
2678              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2679             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2680             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2681             isa<ConstantSDNode>(Callee)) &&
2682     "Expecting an global address, external symbol, absolute value or register");
2683
2684     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2685   }
2686
2687   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2688   InFlag = Chain.getValue(1);
2689
2690   // Add a NOP immediately after the branch instruction when using the 64-bit
2691   // SVR4 ABI. At link time, if caller and callee are in a different module and
2692   // thus have a different TOC, the call will be replaced with a call to a stub
2693   // function which saves the current TOC, loads the TOC of the callee and
2694   // branches to the callee. The NOP will be replaced with a load instruction
2695   // which restores the TOC of the caller from the TOC save slot of the current
2696   // stack frame. If caller and callee belong to the same module (and have the
2697   // same TOC), the NOP will remain unchanged.
2698   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2699     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Flag);
2700     if (CallOpc == PPCISD::BCTRL_SVR4) {
2701       // This is a call through a function pointer.
2702       // Restore the caller TOC from the save area into R2.
2703       // See PrepareCall() for more information about calls through function
2704       // pointers in the 64-bit SVR4 ABI.
2705       // We are using a target-specific load with r2 hard coded, because the
2706       // result of a target-independent load would never go directly into r2,
2707       // since r2 is a reserved register (which prevents the register allocator
2708       // from allocating it), resulting in an additional register being
2709       // allocated and an unnecessary move instruction being generated.
2710       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2711       InFlag = Chain.getValue(1);
2712     } else {
2713       // Otherwise insert NOP.
2714       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Flag, InFlag);
2715     }
2716   }
2717
2718   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2719                              DAG.getIntPtrConstant(BytesCalleePops, true),
2720                              InFlag);
2721   if (!Ins.empty())
2722     InFlag = Chain.getValue(1);
2723
2724   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2725                          Ins, dl, DAG, InVals);
2726 }
2727
2728 SDValue
2729 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2730                              CallingConv::ID CallConv, bool isVarArg,
2731                              bool &isTailCall,
2732                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2733                              const SmallVectorImpl<SDValue> &OutVals,
2734                              const SmallVectorImpl<ISD::InputArg> &Ins,
2735                              DebugLoc dl, SelectionDAG &DAG,
2736                              SmallVectorImpl<SDValue> &InVals) const {
2737   if (isTailCall)
2738     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2739                                                    Ins, DAG);
2740
2741   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
2742     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2743                           isTailCall, Outs, OutVals, Ins,
2744                           dl, DAG, InVals);
2745   } else {
2746     return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2747                             isTailCall, Outs, OutVals, Ins,
2748                             dl, DAG, InVals);
2749   }
2750 }
2751
2752 SDValue
2753 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2754                                   CallingConv::ID CallConv, bool isVarArg,
2755                                   bool isTailCall,
2756                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2757                                   const SmallVectorImpl<SDValue> &OutVals,
2758                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2759                                   DebugLoc dl, SelectionDAG &DAG,
2760                                   SmallVectorImpl<SDValue> &InVals) const {
2761   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2762   // of the 32-bit SVR4 ABI stack frame layout.
2763
2764   assert((CallConv == CallingConv::C ||
2765           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2766
2767   unsigned PtrByteSize = 4;
2768
2769   MachineFunction &MF = DAG.getMachineFunction();
2770
2771   // Mark this function as potentially containing a function that contains a
2772   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2773   // and restoring the callers stack pointer in this functions epilog. This is
2774   // done because by tail calling the called function might overwrite the value
2775   // in this function's (MF) stack pointer stack slot 0(SP).
2776   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2777     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2778
2779   // Count how many bytes are to be pushed on the stack, including the linkage
2780   // area, parameter list area and the part of the local variable space which
2781   // contains copies of aggregates which are passed by value.
2782
2783   // Assign locations to all of the outgoing arguments.
2784   SmallVector<CCValAssign, 16> ArgLocs;
2785   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
2786                  ArgLocs, *DAG.getContext());
2787
2788   // Reserve space for the linkage area on the stack.
2789   CCInfo.AllocateStack(PPCFrameInfo::getLinkageSize(false, false), PtrByteSize);
2790
2791   if (isVarArg) {
2792     // Handle fixed and variable vector arguments differently.
2793     // Fixed vector arguments go into registers as long as registers are
2794     // available. Variable vector arguments always go into memory.
2795     unsigned NumArgs = Outs.size();
2796
2797     for (unsigned i = 0; i != NumArgs; ++i) {
2798       EVT ArgVT = Outs[i].VT;
2799       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2800       bool Result;
2801
2802       if (Outs[i].IsFixed) {
2803         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2804                              CCInfo);
2805       } else {
2806         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2807                                     ArgFlags, CCInfo);
2808       }
2809
2810       if (Result) {
2811 #ifndef NDEBUG
2812         errs() << "Call operand #" << i << " has unhandled type "
2813              << ArgVT.getEVTString() << "\n";
2814 #endif
2815         llvm_unreachable(0);
2816       }
2817     }
2818   } else {
2819     // All arguments are treated the same.
2820     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2821   }
2822
2823   // Assign locations to all of the outgoing aggregate by value arguments.
2824   SmallVector<CCValAssign, 16> ByValArgLocs;
2825   CCState CCByValInfo(CallConv, isVarArg, getTargetMachine(), ByValArgLocs,
2826                       *DAG.getContext());
2827
2828   // Reserve stack space for the allocations in CCInfo.
2829   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2830
2831   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2832
2833   // Size of the linkage area, parameter list area and the part of the local
2834   // space variable where copies of aggregates which are passed by value are
2835   // stored.
2836   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2837
2838   // Calculate by how many bytes the stack has to be adjusted in case of tail
2839   // call optimization.
2840   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2841
2842   // Adjust the stack pointer for the new arguments...
2843   // These operations are automatically eliminated by the prolog/epilog pass
2844   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2845   SDValue CallSeqStart = Chain;
2846
2847   // Load the return address and frame pointer so it can be moved somewhere else
2848   // later.
2849   SDValue LROp, FPOp;
2850   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2851                                        dl);
2852
2853   // Set up a copy of the stack pointer for use loading and storing any
2854   // arguments that may not fit in the registers available for argument
2855   // passing.
2856   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2857
2858   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2859   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2860   SmallVector<SDValue, 8> MemOpChains;
2861
2862   // Walk the register/memloc assignments, inserting copies/loads.
2863   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2864        i != e;
2865        ++i) {
2866     CCValAssign &VA = ArgLocs[i];
2867     SDValue Arg = OutVals[i];
2868     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2869
2870     if (Flags.isByVal()) {
2871       // Argument is an aggregate which is passed by value, thus we need to
2872       // create a copy of it in the local variable space of the current stack
2873       // frame (which is the stack frame of the caller) and pass the address of
2874       // this copy to the callee.
2875       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2876       CCValAssign &ByValVA = ByValArgLocs[j++];
2877       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2878
2879       // Memory reserved in the local variable space of the callers stack frame.
2880       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2881
2882       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2883       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2884
2885       // Create a copy of the argument in the local area of the current
2886       // stack frame.
2887       SDValue MemcpyCall =
2888         CreateCopyOfByValArgument(Arg, PtrOff,
2889                                   CallSeqStart.getNode()->getOperand(0),
2890                                   Flags, DAG, dl);
2891
2892       // This must go outside the CALLSEQ_START..END.
2893       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2894                            CallSeqStart.getNode()->getOperand(1));
2895       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2896                              NewCallSeqStart.getNode());
2897       Chain = CallSeqStart = NewCallSeqStart;
2898
2899       // Pass the address of the aggregate copy on the stack either in a
2900       // physical register or in the parameter list area of the current stack
2901       // frame to the callee.
2902       Arg = PtrOff;
2903     }
2904
2905     if (VA.isRegLoc()) {
2906       // Put argument in a physical register.
2907       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2908     } else {
2909       // Put argument in the parameter list area of the current stack frame.
2910       assert(VA.isMemLoc());
2911       unsigned LocMemOffset = VA.getLocMemOffset();
2912
2913       if (!isTailCall) {
2914         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2915         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2916
2917         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2918                                            MachinePointerInfo(),
2919                                            false, false, 0));
2920       } else {
2921         // Calculate and remember argument location.
2922         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
2923                                  TailCallArguments);
2924       }
2925     }
2926   }
2927
2928   if (!MemOpChains.empty())
2929     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2930                         &MemOpChains[0], MemOpChains.size());
2931
2932   // Build a sequence of copy-to-reg nodes chained together with token chain
2933   // and flag operands which copy the outgoing args into the appropriate regs.
2934   SDValue InFlag;
2935   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2936     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2937                              RegsToPass[i].second, InFlag);
2938     InFlag = Chain.getValue(1);
2939   }
2940
2941   // Set CR6 to true if this is a vararg call.
2942   if (isVarArg) {
2943     SDValue SetCR(DAG.getMachineNode(PPC::CRSET, dl, MVT::i32), 0);
2944     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2945     InFlag = Chain.getValue(1);
2946   }
2947
2948   if (isTailCall) {
2949     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
2950                     false, TailCallArguments);
2951   }
2952
2953   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
2954                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
2955                     Ins, InVals);
2956 }
2957
2958 SDValue
2959 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
2960                                     CallingConv::ID CallConv, bool isVarArg,
2961                                     bool isTailCall,
2962                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2963                                     const SmallVectorImpl<SDValue> &OutVals,
2964                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2965                                     DebugLoc dl, SelectionDAG &DAG,
2966                                     SmallVectorImpl<SDValue> &InVals) const {
2967
2968   unsigned NumOps  = Outs.size();
2969
2970   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2971   bool isPPC64 = PtrVT == MVT::i64;
2972   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2973
2974   MachineFunction &MF = DAG.getMachineFunction();
2975
2976   // Mark this function as potentially containing a function that contains a
2977   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2978   // and restoring the callers stack pointer in this functions epilog. This is
2979   // done because by tail calling the called function might overwrite the value
2980   // in this function's (MF) stack pointer stack slot 0(SP).
2981   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2982     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2983
2984   unsigned nAltivecParamsAtEnd = 0;
2985
2986   // Count how many bytes are to be pushed on the stack, including the linkage
2987   // area, and parameter passing area.  We start with 24/48 bytes, which is
2988   // prereserved space for [SP][CR][LR][3 x unused].
2989   unsigned NumBytes =
2990     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
2991                                          Outs, OutVals,
2992                                          nAltivecParamsAtEnd);
2993
2994   // Calculate by how many bytes the stack has to be adjusted in case of tail
2995   // call optimization.
2996   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2997
2998   // To protect arguments on the stack from being clobbered in a tail call,
2999   // force all the loads to happen before doing any other lowering.
3000   if (isTailCall)
3001     Chain = DAG.getStackArgumentTokenFactor(Chain);
3002
3003   // Adjust the stack pointer for the new arguments...
3004   // These operations are automatically eliminated by the prolog/epilog pass
3005   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3006   SDValue CallSeqStart = Chain;
3007
3008   // Load the return address and frame pointer so it can be move somewhere else
3009   // later.
3010   SDValue LROp, FPOp;
3011   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3012                                        dl);
3013
3014   // Set up a copy of the stack pointer for use loading and storing any
3015   // arguments that may not fit in the registers available for argument
3016   // passing.
3017   SDValue StackPtr;
3018   if (isPPC64)
3019     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3020   else
3021     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3022
3023   // Figure out which arguments are going to go in registers, and which in
3024   // memory.  Also, if this is a vararg function, floating point operations
3025   // must be stored to our stack, and loaded into integer regs as well, if
3026   // any integer regs are available for argument passing.
3027   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, true);
3028   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3029
3030   static const unsigned GPR_32[] = {           // 32-bit registers.
3031     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3032     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3033   };
3034   static const unsigned GPR_64[] = {           // 64-bit registers.
3035     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3036     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3037   };
3038   static const unsigned *FPR = GetFPR();
3039
3040   static const unsigned VR[] = {
3041     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3042     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3043   };
3044   const unsigned NumGPRs = array_lengthof(GPR_32);
3045   const unsigned NumFPRs = 13;
3046   const unsigned NumVRs  = array_lengthof(VR);
3047
3048   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3049
3050   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3051   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3052
3053   SmallVector<SDValue, 8> MemOpChains;
3054   for (unsigned i = 0; i != NumOps; ++i) {
3055     SDValue Arg = OutVals[i];
3056     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3057
3058     // PtrOff will be used to store the current argument to the stack if a
3059     // register cannot be found for it.
3060     SDValue PtrOff;
3061
3062     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3063
3064     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3065
3066     // On PPC64, promote integers to 64-bit values.
3067     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3068       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3069       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3070       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3071     }
3072
3073     // FIXME memcpy is used way more than necessary.  Correctness first.
3074     if (Flags.isByVal()) {
3075       unsigned Size = Flags.getByValSize();
3076       if (Size==1 || Size==2) {
3077         // Very small objects are passed right-justified.
3078         // Everything else is passed left-justified.
3079         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3080         if (GPR_idx != NumGPRs) {
3081           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, dl, Chain, Arg,
3082                                         MachinePointerInfo(), VT,
3083                                         false, false, 0);
3084           MemOpChains.push_back(Load.getValue(1));
3085           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3086
3087           ArgOffset += PtrByteSize;
3088         } else {
3089           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3090           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3091           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3092                                 CallSeqStart.getNode()->getOperand(0),
3093                                 Flags, DAG, dl);
3094           // This must go outside the CALLSEQ_START..END.
3095           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3096                                CallSeqStart.getNode()->getOperand(1));
3097           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3098                                  NewCallSeqStart.getNode());
3099           Chain = CallSeqStart = NewCallSeqStart;
3100           ArgOffset += PtrByteSize;
3101         }
3102         continue;
3103       }
3104       // Copy entire object into memory.  There are cases where gcc-generated
3105       // code assumes it is there, even if it could be put entirely into
3106       // registers.  (This is not what the doc says.)
3107       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3108                             CallSeqStart.getNode()->getOperand(0),
3109                             Flags, DAG, dl);
3110       // This must go outside the CALLSEQ_START..END.
3111       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3112                            CallSeqStart.getNode()->getOperand(1));
3113       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3114       Chain = CallSeqStart = NewCallSeqStart;
3115       // And copy the pieces of it that fit into registers.
3116       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3117         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3118         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3119         if (GPR_idx != NumGPRs) {
3120           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3121                                      MachinePointerInfo(),
3122                                      false, false, 0);
3123           MemOpChains.push_back(Load.getValue(1));
3124           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3125           ArgOffset += PtrByteSize;
3126         } else {
3127           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3128           break;
3129         }
3130       }
3131       continue;
3132     }
3133
3134     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3135     default: llvm_unreachable("Unexpected ValueType for argument!");
3136     case MVT::i32:
3137     case MVT::i64:
3138       if (GPR_idx != NumGPRs) {
3139         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3140       } else {
3141         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3142                          isPPC64, isTailCall, false, MemOpChains,
3143                          TailCallArguments, dl);
3144       }
3145       ArgOffset += PtrByteSize;
3146       break;
3147     case MVT::f32:
3148     case MVT::f64:
3149       if (FPR_idx != NumFPRs) {
3150         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3151
3152         if (isVarArg) {
3153           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3154                                        MachinePointerInfo(), false, false, 0);
3155           MemOpChains.push_back(Store);
3156
3157           // Float varargs are always shadowed in available integer registers
3158           if (GPR_idx != NumGPRs) {
3159             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3160                                        MachinePointerInfo(), false, false, 0);
3161             MemOpChains.push_back(Load.getValue(1));
3162             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3163           }
3164           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3165             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3166             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3167             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3168                                        MachinePointerInfo(),
3169                                        false, false, 0);
3170             MemOpChains.push_back(Load.getValue(1));
3171             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3172           }
3173         } else {
3174           // If we have any FPRs remaining, we may also have GPRs remaining.
3175           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3176           // GPRs.
3177           if (GPR_idx != NumGPRs)
3178             ++GPR_idx;
3179           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3180               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3181             ++GPR_idx;
3182         }
3183       } else {
3184         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3185                          isPPC64, isTailCall, false, MemOpChains,
3186                          TailCallArguments, dl);
3187       }
3188       if (isPPC64)
3189         ArgOffset += 8;
3190       else
3191         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3192       break;
3193     case MVT::v4f32:
3194     case MVT::v4i32:
3195     case MVT::v8i16:
3196     case MVT::v16i8:
3197       if (isVarArg) {
3198         // These go aligned on the stack, or in the corresponding R registers
3199         // when within range.  The Darwin PPC ABI doc claims they also go in
3200         // V registers; in fact gcc does this only for arguments that are
3201         // prototyped, not for those that match the ...  We do it for all
3202         // arguments, seems to work.
3203         while (ArgOffset % 16 !=0) {
3204           ArgOffset += PtrByteSize;
3205           if (GPR_idx != NumGPRs)
3206             GPR_idx++;
3207         }
3208         // We could elide this store in the case where the object fits
3209         // entirely in R registers.  Maybe later.
3210         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3211                             DAG.getConstant(ArgOffset, PtrVT));
3212         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3213                                      MachinePointerInfo(), false, false, 0);
3214         MemOpChains.push_back(Store);
3215         if (VR_idx != NumVRs) {
3216           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3217                                      MachinePointerInfo(),
3218                                      false, false, 0);
3219           MemOpChains.push_back(Load.getValue(1));
3220           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3221         }
3222         ArgOffset += 16;
3223         for (unsigned i=0; i<16; i+=PtrByteSize) {
3224           if (GPR_idx == NumGPRs)
3225             break;
3226           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3227                                   DAG.getConstant(i, PtrVT));
3228           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3229                                      false, false, 0);
3230           MemOpChains.push_back(Load.getValue(1));
3231           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3232         }
3233         break;
3234       }
3235
3236       // Non-varargs Altivec params generally go in registers, but have
3237       // stack space allocated at the end.
3238       if (VR_idx != NumVRs) {
3239         // Doesn't have GPR space allocated.
3240         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3241       } else if (nAltivecParamsAtEnd==0) {
3242         // We are emitting Altivec params in order.
3243         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3244                          isPPC64, isTailCall, true, MemOpChains,
3245                          TailCallArguments, dl);
3246         ArgOffset += 16;
3247       }
3248       break;
3249     }
3250   }
3251   // If all Altivec parameters fit in registers, as they usually do,
3252   // they get stack space following the non-Altivec parameters.  We
3253   // don't track this here because nobody below needs it.
3254   // If there are more Altivec parameters than fit in registers emit
3255   // the stores here.
3256   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3257     unsigned j = 0;
3258     // Offset is aligned; skip 1st 12 params which go in V registers.
3259     ArgOffset = ((ArgOffset+15)/16)*16;
3260     ArgOffset += 12*16;
3261     for (unsigned i = 0; i != NumOps; ++i) {
3262       SDValue Arg = OutVals[i];
3263       EVT ArgType = Outs[i].VT;
3264       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3265           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3266         if (++j > NumVRs) {
3267           SDValue PtrOff;
3268           // We are emitting Altivec params in order.
3269           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3270                            isPPC64, isTailCall, true, MemOpChains,
3271                            TailCallArguments, dl);
3272           ArgOffset += 16;
3273         }
3274       }
3275     }
3276   }
3277
3278   if (!MemOpChains.empty())
3279     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3280                         &MemOpChains[0], MemOpChains.size());
3281
3282   // Check if this is an indirect call (MTCTR/BCTRL).
3283   // See PrepareCall() for more information about calls through function
3284   // pointers in the 64-bit SVR4 ABI.
3285   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3286       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3287       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3288       !isBLACompatibleAddress(Callee, DAG)) {
3289     // Load r2 into a virtual register and store it to the TOC save area.
3290     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3291     // TOC save area offset.
3292     SDValue PtrOff = DAG.getIntPtrConstant(40);
3293     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3294     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3295                          false, false, 0);
3296   }
3297
3298   // On Darwin, R12 must contain the address of an indirect callee.  This does
3299   // not mean the MTCTR instruction must use R12; it's easier to model this as
3300   // an extra parameter, so do that.
3301   if (!isTailCall &&
3302       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3303       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3304       !isBLACompatibleAddress(Callee, DAG))
3305     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3306                                                    PPC::R12), Callee));
3307
3308   // Build a sequence of copy-to-reg nodes chained together with token chain
3309   // and flag operands which copy the outgoing args into the appropriate regs.
3310   SDValue InFlag;
3311   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3312     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3313                              RegsToPass[i].second, InFlag);
3314     InFlag = Chain.getValue(1);
3315   }
3316
3317   if (isTailCall) {
3318     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3319                     FPOp, true, TailCallArguments);
3320   }
3321
3322   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3323                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3324                     Ins, InVals);
3325 }
3326
3327 SDValue
3328 PPCTargetLowering::LowerReturn(SDValue Chain,
3329                                CallingConv::ID CallConv, bool isVarArg,
3330                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3331                                const SmallVectorImpl<SDValue> &OutVals,
3332                                DebugLoc dl, SelectionDAG &DAG) const {
3333
3334   SmallVector<CCValAssign, 16> RVLocs;
3335   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
3336                  RVLocs, *DAG.getContext());
3337   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3338
3339   // If this is the first return lowered for this function, add the regs to the
3340   // liveout set for the function.
3341   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3342     for (unsigned i = 0; i != RVLocs.size(); ++i)
3343       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3344   }
3345
3346   SDValue Flag;
3347
3348   // Copy the result values into the output registers.
3349   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3350     CCValAssign &VA = RVLocs[i];
3351     assert(VA.isRegLoc() && "Can only return in registers!");
3352     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3353                              OutVals[i], Flag);
3354     Flag = Chain.getValue(1);
3355   }
3356
3357   if (Flag.getNode())
3358     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3359   else
3360     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3361 }
3362
3363 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3364                                    const PPCSubtarget &Subtarget) const {
3365   // When we pop the dynamic allocation we need to restore the SP link.
3366   DebugLoc dl = Op.getDebugLoc();
3367
3368   // Get the corect type for pointers.
3369   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3370
3371   // Construct the stack pointer operand.
3372   bool isPPC64 = Subtarget.isPPC64();
3373   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3374   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3375
3376   // Get the operands for the STACKRESTORE.
3377   SDValue Chain = Op.getOperand(0);
3378   SDValue SaveSP = Op.getOperand(1);
3379
3380   // Load the old link SP.
3381   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3382                                    MachinePointerInfo(),
3383                                    false, false, 0);
3384
3385   // Restore the stack pointer.
3386   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3387
3388   // Store the old link SP.
3389   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3390                       false, false, 0);
3391 }
3392
3393
3394
3395 SDValue
3396 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3397   MachineFunction &MF = DAG.getMachineFunction();
3398   bool isPPC64 = PPCSubTarget.isPPC64();
3399   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3400   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3401
3402   // Get current frame pointer save index.  The users of this index will be
3403   // primarily DYNALLOC instructions.
3404   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3405   int RASI = FI->getReturnAddrSaveIndex();
3406
3407   // If the frame pointer save index hasn't been defined yet.
3408   if (!RASI) {
3409     // Find out what the fix offset of the frame pointer save area.
3410     int LROffset = PPCFrameInfo::getReturnSaveOffset(isPPC64, isDarwinABI);
3411     // Allocate the frame index for frame pointer save area.
3412     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3413     // Save the result.
3414     FI->setReturnAddrSaveIndex(RASI);
3415   }
3416   return DAG.getFrameIndex(RASI, PtrVT);
3417 }
3418
3419 SDValue
3420 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3421   MachineFunction &MF = DAG.getMachineFunction();
3422   bool isPPC64 = PPCSubTarget.isPPC64();
3423   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3424   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3425
3426   // Get current frame pointer save index.  The users of this index will be
3427   // primarily DYNALLOC instructions.
3428   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3429   int FPSI = FI->getFramePointerSaveIndex();
3430
3431   // If the frame pointer save index hasn't been defined yet.
3432   if (!FPSI) {
3433     // Find out what the fix offset of the frame pointer save area.
3434     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
3435                                                            isDarwinABI);
3436
3437     // Allocate the frame index for frame pointer save area.
3438     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3439     // Save the result.
3440     FI->setFramePointerSaveIndex(FPSI);
3441   }
3442   return DAG.getFrameIndex(FPSI, PtrVT);
3443 }
3444
3445 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3446                                          SelectionDAG &DAG,
3447                                          const PPCSubtarget &Subtarget) const {
3448   // Get the inputs.
3449   SDValue Chain = Op.getOperand(0);
3450   SDValue Size  = Op.getOperand(1);
3451   DebugLoc dl = Op.getDebugLoc();
3452
3453   // Get the corect type for pointers.
3454   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3455   // Negate the size.
3456   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3457                                   DAG.getConstant(0, PtrVT), Size);
3458   // Construct a node for the frame pointer save index.
3459   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3460   // Build a DYNALLOC node.
3461   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3462   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3463   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3464 }
3465
3466 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3467 /// possible.
3468 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3469   // Not FP? Not a fsel.
3470   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3471       !Op.getOperand(2).getValueType().isFloatingPoint())
3472     return Op;
3473
3474   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3475
3476   // Cannot handle SETEQ/SETNE.
3477   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3478
3479   EVT ResVT = Op.getValueType();
3480   EVT CmpVT = Op.getOperand(0).getValueType();
3481   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3482   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3483   DebugLoc dl = Op.getDebugLoc();
3484
3485   // If the RHS of the comparison is a 0.0, we don't need to do the
3486   // subtraction at all.
3487   if (isFloatingPointZero(RHS))
3488     switch (CC) {
3489     default: break;       // SETUO etc aren't handled by fsel.
3490     case ISD::SETULT:
3491     case ISD::SETLT:
3492       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3493     case ISD::SETOGE:
3494     case ISD::SETGE:
3495       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3496         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3497       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3498     case ISD::SETUGT:
3499     case ISD::SETGT:
3500       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3501     case ISD::SETOLE:
3502     case ISD::SETLE:
3503       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3504         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3505       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3506                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3507     }
3508
3509   SDValue Cmp;
3510   switch (CC) {
3511   default: break;       // SETUO etc aren't handled by fsel.
3512   case ISD::SETULT:
3513   case ISD::SETLT:
3514     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3515     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3516       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3517       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3518   case ISD::SETOGE:
3519   case ISD::SETGE:
3520     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3521     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3522       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3523       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3524   case ISD::SETUGT:
3525   case ISD::SETGT:
3526     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3527     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3528       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3529       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3530   case ISD::SETOLE:
3531   case ISD::SETLE:
3532     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3533     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3534       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3535       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3536   }
3537   return Op;
3538 }
3539
3540 // FIXME: Split this code up when LegalizeDAGTypes lands.
3541 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3542                                            DebugLoc dl) const {
3543   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3544   SDValue Src = Op.getOperand(0);
3545   if (Src.getValueType() == MVT::f32)
3546     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3547
3548   SDValue Tmp;
3549   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3550   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3551   case MVT::i32:
3552     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3553                                                          PPCISD::FCTIDZ,
3554                       dl, MVT::f64, Src);
3555     break;
3556   case MVT::i64:
3557     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3558     break;
3559   }
3560
3561   // Convert the FP value to an int value through memory.
3562   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3563
3564   // Emit a store to the stack slot.
3565   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3566                                MachinePointerInfo(), false, false, 0);
3567
3568   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3569   // add in a bias.
3570   if (Op.getValueType() == MVT::i32)
3571     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3572                         DAG.getConstant(4, FIPtr.getValueType()));
3573   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3574                      false, false, 0);
3575 }
3576
3577 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3578                                            SelectionDAG &DAG) const {
3579   DebugLoc dl = Op.getDebugLoc();
3580   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3581   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3582     return SDValue();
3583
3584   if (Op.getOperand(0).getValueType() == MVT::i64) {
3585     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
3586                                MVT::f64, Op.getOperand(0));
3587     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3588     if (Op.getValueType() == MVT::f32)
3589       FP = DAG.getNode(ISD::FP_ROUND, dl,
3590                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3591     return FP;
3592   }
3593
3594   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3595          "Unhandled SINT_TO_FP type in custom expander!");
3596   // Since we only generate this in 64-bit mode, we can take advantage of
3597   // 64-bit registers.  In particular, sign extend the input value into the
3598   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3599   // then lfd it and fcfid it.
3600   MachineFunction &MF = DAG.getMachineFunction();
3601   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3602   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3603   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3604   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3605
3606   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3607                                 Op.getOperand(0));
3608
3609   // STD the extended value into the stack slot.
3610   MachineMemOperand *MMO =
3611     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3612                             MachineMemOperand::MOStore, 8, 8);
3613   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3614   SDValue Store =
3615     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3616                             Ops, 4, MVT::i64, MMO);
3617   // Load the value as a double.
3618   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3619                            false, false, 0);
3620
3621   // FCFID it and return it.
3622   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3623   if (Op.getValueType() == MVT::f32)
3624     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3625   return FP;
3626 }
3627
3628 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3629                                             SelectionDAG &DAG) const {
3630   DebugLoc dl = Op.getDebugLoc();
3631   /*
3632    The rounding mode is in bits 30:31 of FPSR, and has the following
3633    settings:
3634      00 Round to nearest
3635      01 Round to 0
3636      10 Round to +inf
3637      11 Round to -inf
3638
3639   FLT_ROUNDS, on the other hand, expects the following:
3640     -1 Undefined
3641      0 Round to 0
3642      1 Round to nearest
3643      2 Round to +inf
3644      3 Round to -inf
3645
3646   To perform the conversion, we do:
3647     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3648   */
3649
3650   MachineFunction &MF = DAG.getMachineFunction();
3651   EVT VT = Op.getValueType();
3652   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3653   std::vector<EVT> NodeTys;
3654   SDValue MFFSreg, InFlag;
3655
3656   // Save FP Control Word to register
3657   NodeTys.push_back(MVT::f64);    // return register
3658   NodeTys.push_back(MVT::Flag);   // unused in this context
3659   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3660
3661   // Save FP register to stack slot
3662   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3663   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3664   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3665                                StackSlot, MachinePointerInfo(), false, false,0);
3666
3667   // Load FP Control Word from low 32 bits of stack slot.
3668   SDValue Four = DAG.getConstant(4, PtrVT);
3669   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3670   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3671                             false, false, 0);
3672
3673   // Transform as necessary
3674   SDValue CWD1 =
3675     DAG.getNode(ISD::AND, dl, MVT::i32,
3676                 CWD, DAG.getConstant(3, MVT::i32));
3677   SDValue CWD2 =
3678     DAG.getNode(ISD::SRL, dl, MVT::i32,
3679                 DAG.getNode(ISD::AND, dl, MVT::i32,
3680                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3681                                         CWD, DAG.getConstant(3, MVT::i32)),
3682                             DAG.getConstant(3, MVT::i32)),
3683                 DAG.getConstant(1, MVT::i32));
3684
3685   SDValue RetVal =
3686     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3687
3688   return DAG.getNode((VT.getSizeInBits() < 16 ?
3689                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3690 }
3691
3692 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3693   EVT VT = Op.getValueType();
3694   unsigned BitWidth = VT.getSizeInBits();
3695   DebugLoc dl = Op.getDebugLoc();
3696   assert(Op.getNumOperands() == 3 &&
3697          VT == Op.getOperand(1).getValueType() &&
3698          "Unexpected SHL!");
3699
3700   // Expand into a bunch of logical ops.  Note that these ops
3701   // depend on the PPC behavior for oversized shift amounts.
3702   SDValue Lo = Op.getOperand(0);
3703   SDValue Hi = Op.getOperand(1);
3704   SDValue Amt = Op.getOperand(2);
3705   EVT AmtVT = Amt.getValueType();
3706
3707   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3708                              DAG.getConstant(BitWidth, AmtVT), Amt);
3709   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3710   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3711   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3712   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3713                              DAG.getConstant(-BitWidth, AmtVT));
3714   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3715   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3716   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3717   SDValue OutOps[] = { OutLo, OutHi };
3718   return DAG.getMergeValues(OutOps, 2, dl);
3719 }
3720
3721 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3722   EVT VT = Op.getValueType();
3723   DebugLoc dl = Op.getDebugLoc();
3724   unsigned BitWidth = VT.getSizeInBits();
3725   assert(Op.getNumOperands() == 3 &&
3726          VT == Op.getOperand(1).getValueType() &&
3727          "Unexpected SRL!");
3728
3729   // Expand into a bunch of logical ops.  Note that these ops
3730   // depend on the PPC behavior for oversized shift amounts.
3731   SDValue Lo = Op.getOperand(0);
3732   SDValue Hi = Op.getOperand(1);
3733   SDValue Amt = Op.getOperand(2);
3734   EVT AmtVT = Amt.getValueType();
3735
3736   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3737                              DAG.getConstant(BitWidth, AmtVT), Amt);
3738   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3739   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3740   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3741   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3742                              DAG.getConstant(-BitWidth, AmtVT));
3743   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3744   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3745   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3746   SDValue OutOps[] = { OutLo, OutHi };
3747   return DAG.getMergeValues(OutOps, 2, dl);
3748 }
3749
3750 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3751   DebugLoc dl = Op.getDebugLoc();
3752   EVT VT = Op.getValueType();
3753   unsigned BitWidth = VT.getSizeInBits();
3754   assert(Op.getNumOperands() == 3 &&
3755          VT == Op.getOperand(1).getValueType() &&
3756          "Unexpected SRA!");
3757
3758   // Expand into a bunch of logical ops, followed by a select_cc.
3759   SDValue Lo = Op.getOperand(0);
3760   SDValue Hi = Op.getOperand(1);
3761   SDValue Amt = Op.getOperand(2);
3762   EVT AmtVT = Amt.getValueType();
3763
3764   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3765                              DAG.getConstant(BitWidth, AmtVT), Amt);
3766   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3767   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3768   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3769   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3770                              DAG.getConstant(-BitWidth, AmtVT));
3771   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3772   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3773   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3774                                   Tmp4, Tmp6, ISD::SETLE);
3775   SDValue OutOps[] = { OutLo, OutHi };
3776   return DAG.getMergeValues(OutOps, 2, dl);
3777 }
3778
3779 //===----------------------------------------------------------------------===//
3780 // Vector related lowering.
3781 //
3782
3783 /// BuildSplatI - Build a canonical splati of Val with an element size of
3784 /// SplatSize.  Cast the result to VT.
3785 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3786                              SelectionDAG &DAG, DebugLoc dl) {
3787   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3788
3789   static const EVT VTys[] = { // canonical VT to use for each size.
3790     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3791   };
3792
3793   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3794
3795   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3796   if (Val == -1)
3797     SplatSize = 1;
3798
3799   EVT CanonicalVT = VTys[SplatSize-1];
3800
3801   // Build a canonical splat for this value.
3802   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3803   SmallVector<SDValue, 8> Ops;
3804   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3805   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3806                               &Ops[0], Ops.size());
3807   return DAG.getNode(ISD::BIT_CONVERT, dl, ReqVT, Res);
3808 }
3809
3810 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3811 /// specified intrinsic ID.
3812 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3813                                 SelectionDAG &DAG, DebugLoc dl,
3814                                 EVT DestVT = MVT::Other) {
3815   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3816   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3817                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3818 }
3819
3820 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3821 /// specified intrinsic ID.
3822 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3823                                 SDValue Op2, SelectionDAG &DAG,
3824                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3825   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3826   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3827                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3828 }
3829
3830
3831 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3832 /// amount.  The result has the specified value type.
3833 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3834                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3835   // Force LHS/RHS to be the right type.
3836   LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, LHS);
3837   RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, RHS);
3838
3839   int Ops[16];
3840   for (unsigned i = 0; i != 16; ++i)
3841     Ops[i] = i + Amt;
3842   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3843   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
3844 }
3845
3846 // If this is a case we can't handle, return null and let the default
3847 // expansion code take care of it.  If we CAN select this case, and if it
3848 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3849 // this case more efficiently than a constant pool load, lower it to the
3850 // sequence of ops that should be used.
3851 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3852                                              SelectionDAG &DAG) const {
3853   DebugLoc dl = Op.getDebugLoc();
3854   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3855   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3856
3857   // Check if this is a splat of a constant value.
3858   APInt APSplatBits, APSplatUndef;
3859   unsigned SplatBitSize;
3860   bool HasAnyUndefs;
3861   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3862                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3863     return SDValue();
3864
3865   unsigned SplatBits = APSplatBits.getZExtValue();
3866   unsigned SplatUndef = APSplatUndef.getZExtValue();
3867   unsigned SplatSize = SplatBitSize / 8;
3868
3869   // First, handle single instruction cases.
3870
3871   // All zeros?
3872   if (SplatBits == 0) {
3873     // Canonicalize all zero vectors to be v4i32.
3874     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3875       SDValue Z = DAG.getConstant(0, MVT::i32);
3876       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3877       Op = DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Z);
3878     }
3879     return Op;
3880   }
3881
3882   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3883   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3884                     (32-SplatBitSize));
3885   if (SextVal >= -16 && SextVal <= 15)
3886     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3887
3888
3889   // Two instruction sequences.
3890
3891   // If this value is in the range [-32,30] and is even, use:
3892   //    tmp = VSPLTI[bhw], result = add tmp, tmp
3893   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3894     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
3895     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
3896     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3897   }
3898
3899   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3900   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3901   // for fneg/fabs.
3902   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3903     // Make -1 and vspltisw -1:
3904     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
3905
3906     // Make the VSLW intrinsic, computing 0x8000_0000.
3907     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3908                                    OnesV, DAG, dl);
3909
3910     // xor by OnesV to invert it.
3911     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
3912     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3913   }
3914
3915   // Check to see if this is a wide variety of vsplti*, binop self cases.
3916   static const signed char SplatCsts[] = {
3917     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3918     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3919   };
3920
3921   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3922     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3923     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3924     int i = SplatCsts[idx];
3925
3926     // Figure out what shift amount will be used by altivec if shifted by i in
3927     // this splat size.
3928     unsigned TypeShiftAmt = i & (SplatBitSize-1);
3929
3930     // vsplti + shl self.
3931     if (SextVal == (i << (int)TypeShiftAmt)) {
3932       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3933       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3934         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3935         Intrinsic::ppc_altivec_vslw
3936       };
3937       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3938       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3939     }
3940
3941     // vsplti + srl self.
3942     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3943       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3944       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3945         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3946         Intrinsic::ppc_altivec_vsrw
3947       };
3948       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3949       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3950     }
3951
3952     // vsplti + sra self.
3953     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3954       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3955       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3956         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3957         Intrinsic::ppc_altivec_vsraw
3958       };
3959       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3960       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3961     }
3962
3963     // vsplti + rol self.
3964     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3965                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3966       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
3967       static const unsigned IIDs[] = { // Intrinsic to use for each size.
3968         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3969         Intrinsic::ppc_altivec_vrlw
3970       };
3971       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
3972       return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Res);
3973     }
3974
3975     // t = vsplti c, result = vsldoi t, t, 1
3976     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
3977       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3978       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
3979     }
3980     // t = vsplti c, result = vsldoi t, t, 2
3981     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
3982       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3983       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
3984     }
3985     // t = vsplti c, result = vsldoi t, t, 3
3986     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
3987       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
3988       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
3989     }
3990   }
3991
3992   // Three instruction sequences.
3993
3994   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3995   if (SextVal >= 0 && SextVal <= 31) {
3996     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
3997     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
3998     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
3999     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
4000   }
4001   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4002   if (SextVal >= -31 && SextVal <= 0) {
4003     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4004     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4005     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4006     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), LHS);
4007   }
4008
4009   return SDValue();
4010 }
4011
4012 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4013 /// the specified operations to build the shuffle.
4014 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4015                                       SDValue RHS, SelectionDAG &DAG,
4016                                       DebugLoc dl) {
4017   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4018   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4019   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4020
4021   enum {
4022     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4023     OP_VMRGHW,
4024     OP_VMRGLW,
4025     OP_VSPLTISW0,
4026     OP_VSPLTISW1,
4027     OP_VSPLTISW2,
4028     OP_VSPLTISW3,
4029     OP_VSLDOI4,
4030     OP_VSLDOI8,
4031     OP_VSLDOI12
4032   };
4033
4034   if (OpNum == OP_COPY) {
4035     if (LHSID == (1*9+2)*9+3) return LHS;
4036     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4037     return RHS;
4038   }
4039
4040   SDValue OpLHS, OpRHS;
4041   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4042   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4043
4044   int ShufIdxs[16];
4045   switch (OpNum) {
4046   default: llvm_unreachable("Unknown i32 permute!");
4047   case OP_VMRGHW:
4048     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4049     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4050     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4051     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4052     break;
4053   case OP_VMRGLW:
4054     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4055     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4056     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4057     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4058     break;
4059   case OP_VSPLTISW0:
4060     for (unsigned i = 0; i != 16; ++i)
4061       ShufIdxs[i] = (i&3)+0;
4062     break;
4063   case OP_VSPLTISW1:
4064     for (unsigned i = 0; i != 16; ++i)
4065       ShufIdxs[i] = (i&3)+4;
4066     break;
4067   case OP_VSPLTISW2:
4068     for (unsigned i = 0; i != 16; ++i)
4069       ShufIdxs[i] = (i&3)+8;
4070     break;
4071   case OP_VSPLTISW3:
4072     for (unsigned i = 0; i != 16; ++i)
4073       ShufIdxs[i] = (i&3)+12;
4074     break;
4075   case OP_VSLDOI4:
4076     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4077   case OP_VSLDOI8:
4078     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4079   case OP_VSLDOI12:
4080     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4081   }
4082   EVT VT = OpLHS.getValueType();
4083   OpLHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpLHS);
4084   OpRHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OpRHS);
4085   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4086   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, T);
4087 }
4088
4089 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4090 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4091 /// return the code it can be lowered into.  Worst case, it can always be
4092 /// lowered into a vperm.
4093 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4094                                                SelectionDAG &DAG) const {
4095   DebugLoc dl = Op.getDebugLoc();
4096   SDValue V1 = Op.getOperand(0);
4097   SDValue V2 = Op.getOperand(1);
4098   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4099   EVT VT = Op.getValueType();
4100
4101   // Cases that are handled by instructions that take permute immediates
4102   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4103   // selected by the instruction selector.
4104   if (V2.getOpcode() == ISD::UNDEF) {
4105     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4106         PPC::isSplatShuffleMask(SVOp, 2) ||
4107         PPC::isSplatShuffleMask(SVOp, 4) ||
4108         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4109         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4110         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4111         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4112         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4113         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4114         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4115         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4116         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4117       return Op;
4118     }
4119   }
4120
4121   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4122   // and produce a fixed permutation.  If any of these match, do not lower to
4123   // VPERM.
4124   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4125       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4126       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4127       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4128       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4129       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4130       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4131       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4132       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4133     return Op;
4134
4135   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4136   // perfect shuffle table to emit an optimal matching sequence.
4137   SmallVector<int, 16> PermMask;
4138   SVOp->getMask(PermMask);
4139
4140   unsigned PFIndexes[4];
4141   bool isFourElementShuffle = true;
4142   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4143     unsigned EltNo = 8;   // Start out undef.
4144     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4145       if (PermMask[i*4+j] < 0)
4146         continue;   // Undef, ignore it.
4147
4148       unsigned ByteSource = PermMask[i*4+j];
4149       if ((ByteSource & 3) != j) {
4150         isFourElementShuffle = false;
4151         break;
4152       }
4153
4154       if (EltNo == 8) {
4155         EltNo = ByteSource/4;
4156       } else if (EltNo != ByteSource/4) {
4157         isFourElementShuffle = false;
4158         break;
4159       }
4160     }
4161     PFIndexes[i] = EltNo;
4162   }
4163
4164   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4165   // perfect shuffle vector to determine if it is cost effective to do this as
4166   // discrete instructions, or whether we should use a vperm.
4167   if (isFourElementShuffle) {
4168     // Compute the index in the perfect shuffle table.
4169     unsigned PFTableIndex =
4170       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4171
4172     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4173     unsigned Cost  = (PFEntry >> 30);
4174
4175     // Determining when to avoid vperm is tricky.  Many things affect the cost
4176     // of vperm, particularly how many times the perm mask needs to be computed.
4177     // For example, if the perm mask can be hoisted out of a loop or is already
4178     // used (perhaps because there are multiple permutes with the same shuffle
4179     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4180     // the loop requires an extra register.
4181     //
4182     // As a compromise, we only emit discrete instructions if the shuffle can be
4183     // generated in 3 or fewer operations.  When we have loop information
4184     // available, if this block is within a loop, we should avoid using vperm
4185     // for 3-operation perms and use a constant pool load instead.
4186     if (Cost < 3)
4187       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4188   }
4189
4190   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4191   // vector that will get spilled to the constant pool.
4192   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4193
4194   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4195   // that it is in input element units, not in bytes.  Convert now.
4196   EVT EltVT = V1.getValueType().getVectorElementType();
4197   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4198
4199   SmallVector<SDValue, 16> ResultMask;
4200   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4201     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4202
4203     for (unsigned j = 0; j != BytesPerElement; ++j)
4204       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4205                                            MVT::i32));
4206   }
4207
4208   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4209                                     &ResultMask[0], ResultMask.size());
4210   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4211 }
4212
4213 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4214 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4215 /// information about the intrinsic.
4216 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4217                                   bool &isDot) {
4218   unsigned IntrinsicID =
4219     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4220   CompareOpc = -1;
4221   isDot = false;
4222   switch (IntrinsicID) {
4223   default: return false;
4224     // Comparison predicates.
4225   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4226   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4227   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4228   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4229   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4230   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4231   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4232   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4233   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4234   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4235   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4236   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4237   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4238
4239     // Normal Comparisons.
4240   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4241   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4242   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4243   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4244   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4245   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4246   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4247   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4248   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4249   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4250   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4251   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4252   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4253   }
4254   return true;
4255 }
4256
4257 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4258 /// lower, do it, otherwise return null.
4259 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4260                                                    SelectionDAG &DAG) const {
4261   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4262   // opcode number of the comparison.
4263   DebugLoc dl = Op.getDebugLoc();
4264   int CompareOpc;
4265   bool isDot;
4266   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4267     return SDValue();    // Don't custom lower most intrinsics.
4268
4269   // If this is a non-dot comparison, make the VCMP node and we are done.
4270   if (!isDot) {
4271     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4272                               Op.getOperand(1), Op.getOperand(2),
4273                               DAG.getConstant(CompareOpc, MVT::i32));
4274     return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Tmp);
4275   }
4276
4277   // Create the PPCISD altivec 'dot' comparison node.
4278   SDValue Ops[] = {
4279     Op.getOperand(2),  // LHS
4280     Op.getOperand(3),  // RHS
4281     DAG.getConstant(CompareOpc, MVT::i32)
4282   };
4283   std::vector<EVT> VTs;
4284   VTs.push_back(Op.getOperand(2).getValueType());
4285   VTs.push_back(MVT::Flag);
4286   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4287
4288   // Now that we have the comparison, emit a copy from the CR to a GPR.
4289   // This is flagged to the above dot comparison.
4290   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4291                                 DAG.getRegister(PPC::CR6, MVT::i32),
4292                                 CompNode.getValue(1));
4293
4294   // Unpack the result based on how the target uses it.
4295   unsigned BitNo;   // Bit # of CR6.
4296   bool InvertBit;   // Invert result?
4297   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4298   default:  // Can't happen, don't crash on invalid number though.
4299   case 0:   // Return the value of the EQ bit of CR6.
4300     BitNo = 0; InvertBit = false;
4301     break;
4302   case 1:   // Return the inverted value of the EQ bit of CR6.
4303     BitNo = 0; InvertBit = true;
4304     break;
4305   case 2:   // Return the value of the LT bit of CR6.
4306     BitNo = 2; InvertBit = false;
4307     break;
4308   case 3:   // Return the inverted value of the LT bit of CR6.
4309     BitNo = 2; InvertBit = true;
4310     break;
4311   }
4312
4313   // Shift the bit into the low position.
4314   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4315                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4316   // Isolate the bit.
4317   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4318                       DAG.getConstant(1, MVT::i32));
4319
4320   // If we are supposed to, toggle the bit.
4321   if (InvertBit)
4322     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4323                         DAG.getConstant(1, MVT::i32));
4324   return Flags;
4325 }
4326
4327 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4328                                                    SelectionDAG &DAG) const {
4329   DebugLoc dl = Op.getDebugLoc();
4330   // Create a stack slot that is 16-byte aligned.
4331   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4332   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4333   EVT PtrVT = getPointerTy();
4334   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4335
4336   // Store the input value into Value#0 of the stack slot.
4337   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4338                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4339                                false, false, 0);
4340   // Load it out.
4341   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4342                      false, false, 0);
4343 }
4344
4345 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4346   DebugLoc dl = Op.getDebugLoc();
4347   if (Op.getValueType() == MVT::v4i32) {
4348     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4349
4350     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4351     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4352
4353     SDValue RHSSwap =   // = vrlw RHS, 16
4354       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4355
4356     // Shrinkify inputs to v8i16.
4357     LHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, LHS);
4358     RHS = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHS);
4359     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, RHSSwap);
4360
4361     // Low parts multiplied together, generating 32-bit results (we ignore the
4362     // top parts).
4363     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4364                                         LHS, RHS, DAG, dl, MVT::v4i32);
4365
4366     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4367                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4368     // Shift the high parts up 16 bits.
4369     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4370                               Neg16, DAG, dl);
4371     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4372   } else if (Op.getValueType() == MVT::v8i16) {
4373     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4374
4375     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4376
4377     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4378                             LHS, RHS, Zero, DAG, dl);
4379   } else if (Op.getValueType() == MVT::v16i8) {
4380     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4381
4382     // Multiply the even 8-bit parts, producing 16-bit sums.
4383     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4384                                            LHS, RHS, DAG, dl, MVT::v8i16);
4385     EvenParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, EvenParts);
4386
4387     // Multiply the odd 8-bit parts, producing 16-bit sums.
4388     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4389                                           LHS, RHS, DAG, dl, MVT::v8i16);
4390     OddParts = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, OddParts);
4391
4392     // Merge the results together.
4393     int Ops[16];
4394     for (unsigned i = 0; i != 8; ++i) {
4395       Ops[i*2  ] = 2*i+1;
4396       Ops[i*2+1] = 2*i+1+16;
4397     }
4398     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4399   } else {
4400     llvm_unreachable("Unknown mul to lower!");
4401   }
4402 }
4403
4404 /// LowerOperation - Provide custom lowering hooks for some operations.
4405 ///
4406 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4407   switch (Op.getOpcode()) {
4408   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4409   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4410   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4411   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4412   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
4413   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4414   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4415   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
4416   case ISD::VASTART:
4417     return LowerVASTART(Op, DAG, PPCSubTarget);
4418
4419   case ISD::VAARG:
4420     return LowerVAARG(Op, DAG, PPCSubTarget);
4421
4422   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4423   case ISD::DYNAMIC_STACKALLOC:
4424     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4425
4426   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4427   case ISD::FP_TO_UINT:
4428   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4429                                                        Op.getDebugLoc());
4430   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4431   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4432
4433   // Lower 64-bit shifts.
4434   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4435   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4436   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4437
4438   // Vector-related lowering.
4439   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4440   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4441   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4442   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4443   case ISD::MUL:                return LowerMUL(Op, DAG);
4444
4445   // Frame & Return address.
4446   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4447   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4448   }
4449   return SDValue();
4450 }
4451
4452 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4453                                            SmallVectorImpl<SDValue>&Results,
4454                                            SelectionDAG &DAG) const {
4455   DebugLoc dl = N->getDebugLoc();
4456   switch (N->getOpcode()) {
4457   default:
4458     assert(false && "Do not know how to custom type legalize this operation!");
4459     return;
4460   case ISD::FP_ROUND_INREG: {
4461     assert(N->getValueType(0) == MVT::ppcf128);
4462     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4463     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4464                              MVT::f64, N->getOperand(0),
4465                              DAG.getIntPtrConstant(0));
4466     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4467                              MVT::f64, N->getOperand(0),
4468                              DAG.getIntPtrConstant(1));
4469
4470     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4471     // of the long double, and puts FPSCR back the way it was.  We do not
4472     // actually model FPSCR.
4473     std::vector<EVT> NodeTys;
4474     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4475
4476     NodeTys.push_back(MVT::f64);   // Return register
4477     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
4478     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4479     MFFSreg = Result.getValue(0);
4480     InFlag = Result.getValue(1);
4481
4482     NodeTys.clear();
4483     NodeTys.push_back(MVT::Flag);   // Returns a flag
4484     Ops[0] = DAG.getConstant(31, MVT::i32);
4485     Ops[1] = InFlag;
4486     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4487     InFlag = Result.getValue(0);
4488
4489     NodeTys.clear();
4490     NodeTys.push_back(MVT::Flag);   // Returns a flag
4491     Ops[0] = DAG.getConstant(30, MVT::i32);
4492     Ops[1] = InFlag;
4493     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4494     InFlag = Result.getValue(0);
4495
4496     NodeTys.clear();
4497     NodeTys.push_back(MVT::f64);    // result of add
4498     NodeTys.push_back(MVT::Flag);   // Returns a flag
4499     Ops[0] = Lo;
4500     Ops[1] = Hi;
4501     Ops[2] = InFlag;
4502     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4503     FPreg = Result.getValue(0);
4504     InFlag = Result.getValue(1);
4505
4506     NodeTys.clear();
4507     NodeTys.push_back(MVT::f64);
4508     Ops[0] = DAG.getConstant(1, MVT::i32);
4509     Ops[1] = MFFSreg;
4510     Ops[2] = FPreg;
4511     Ops[3] = InFlag;
4512     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4513     FPreg = Result.getValue(0);
4514
4515     // We know the low half is about to be thrown away, so just use something
4516     // convenient.
4517     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4518                                 FPreg, FPreg));
4519     return;
4520   }
4521   case ISD::FP_TO_SINT:
4522     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4523     return;
4524   }
4525 }
4526
4527
4528 //===----------------------------------------------------------------------===//
4529 //  Other Lowering Code
4530 //===----------------------------------------------------------------------===//
4531
4532 MachineBasicBlock *
4533 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4534                                     bool is64bit, unsigned BinOpcode) const {
4535   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4536   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4537
4538   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4539   MachineFunction *F = BB->getParent();
4540   MachineFunction::iterator It = BB;
4541   ++It;
4542
4543   unsigned dest = MI->getOperand(0).getReg();
4544   unsigned ptrA = MI->getOperand(1).getReg();
4545   unsigned ptrB = MI->getOperand(2).getReg();
4546   unsigned incr = MI->getOperand(3).getReg();
4547   DebugLoc dl = MI->getDebugLoc();
4548
4549   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4550   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4551   F->insert(It, loopMBB);
4552   F->insert(It, exitMBB);
4553   exitMBB->splice(exitMBB->begin(), BB,
4554                   llvm::next(MachineBasicBlock::iterator(MI)),
4555                   BB->end());
4556   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4557
4558   MachineRegisterInfo &RegInfo = F->getRegInfo();
4559   unsigned TmpReg = (!BinOpcode) ? incr :
4560     RegInfo.createVirtualRegister(
4561        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4562                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4563
4564   //  thisMBB:
4565   //   ...
4566   //   fallthrough --> loopMBB
4567   BB->addSuccessor(loopMBB);
4568
4569   //  loopMBB:
4570   //   l[wd]arx dest, ptr
4571   //   add r0, dest, incr
4572   //   st[wd]cx. r0, ptr
4573   //   bne- loopMBB
4574   //   fallthrough --> exitMBB
4575   BB = loopMBB;
4576   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4577     .addReg(ptrA).addReg(ptrB);
4578   if (BinOpcode)
4579     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4580   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4581     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4582   BuildMI(BB, dl, TII->get(PPC::BCC))
4583     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4584   BB->addSuccessor(loopMBB);
4585   BB->addSuccessor(exitMBB);
4586
4587   //  exitMBB:
4588   //   ...
4589   BB = exitMBB;
4590   return BB;
4591 }
4592
4593 MachineBasicBlock *
4594 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4595                                             MachineBasicBlock *BB,
4596                                             bool is8bit,    // operation
4597                                             unsigned BinOpcode) const {
4598   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4599   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4600   // In 64 bit mode we have to use 64 bits for addresses, even though the
4601   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4602   // registers without caring whether they're 32 or 64, but here we're
4603   // doing actual arithmetic on the addresses.
4604   bool is64bit = PPCSubTarget.isPPC64();
4605
4606   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4607   MachineFunction *F = BB->getParent();
4608   MachineFunction::iterator It = BB;
4609   ++It;
4610
4611   unsigned dest = MI->getOperand(0).getReg();
4612   unsigned ptrA = MI->getOperand(1).getReg();
4613   unsigned ptrB = MI->getOperand(2).getReg();
4614   unsigned incr = MI->getOperand(3).getReg();
4615   DebugLoc dl = MI->getDebugLoc();
4616
4617   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4618   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4619   F->insert(It, loopMBB);
4620   F->insert(It, exitMBB);
4621   exitMBB->splice(exitMBB->begin(), BB,
4622                   llvm::next(MachineBasicBlock::iterator(MI)),
4623                   BB->end());
4624   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4625
4626   MachineRegisterInfo &RegInfo = F->getRegInfo();
4627   const TargetRegisterClass *RC =
4628     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4629               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4630   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4631   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4632   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4633   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4634   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4635   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4636   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4637   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4638   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4639   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4640   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4641   unsigned Ptr1Reg;
4642   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4643
4644   //  thisMBB:
4645   //   ...
4646   //   fallthrough --> loopMBB
4647   BB->addSuccessor(loopMBB);
4648
4649   // The 4-byte load must be aligned, while a char or short may be
4650   // anywhere in the word.  Hence all this nasty bookkeeping code.
4651   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4652   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4653   //   xori shift, shift1, 24 [16]
4654   //   rlwinm ptr, ptr1, 0, 0, 29
4655   //   slw incr2, incr, shift
4656   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4657   //   slw mask, mask2, shift
4658   //  loopMBB:
4659   //   lwarx tmpDest, ptr
4660   //   add tmp, tmpDest, incr2
4661   //   andc tmp2, tmpDest, mask
4662   //   and tmp3, tmp, mask
4663   //   or tmp4, tmp3, tmp2
4664   //   stwcx. tmp4, ptr
4665   //   bne- loopMBB
4666   //   fallthrough --> exitMBB
4667   //   srw dest, tmpDest, shift
4668
4669   if (ptrA!=PPC::R0) {
4670     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4671     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4672       .addReg(ptrA).addReg(ptrB);
4673   } else {
4674     Ptr1Reg = ptrB;
4675   }
4676   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4677       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4678   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4679       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4680   if (is64bit)
4681     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4682       .addReg(Ptr1Reg).addImm(0).addImm(61);
4683   else
4684     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4685       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4686   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4687       .addReg(incr).addReg(ShiftReg);
4688   if (is8bit)
4689     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4690   else {
4691     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4692     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4693   }
4694   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4695       .addReg(Mask2Reg).addReg(ShiftReg);
4696
4697   BB = loopMBB;
4698   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4699     .addReg(PPC::R0).addReg(PtrReg);
4700   if (BinOpcode)
4701     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4702       .addReg(Incr2Reg).addReg(TmpDestReg);
4703   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4704     .addReg(TmpDestReg).addReg(MaskReg);
4705   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4706     .addReg(TmpReg).addReg(MaskReg);
4707   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4708     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4709   BuildMI(BB, dl, TII->get(PPC::STWCX))
4710     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4711   BuildMI(BB, dl, TII->get(PPC::BCC))
4712     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4713   BB->addSuccessor(loopMBB);
4714   BB->addSuccessor(exitMBB);
4715
4716   //  exitMBB:
4717   //   ...
4718   BB = exitMBB;
4719   BuildMI(BB, dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4720   return BB;
4721 }
4722
4723 MachineBasicBlock *
4724 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4725                                                MachineBasicBlock *BB) const {
4726   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4727
4728   // To "insert" these instructions we actually have to insert their
4729   // control-flow patterns.
4730   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4731   MachineFunction::iterator It = BB;
4732   ++It;
4733
4734   MachineFunction *F = BB->getParent();
4735
4736   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4737       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4738       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4739       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4740       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4741
4742     // The incoming instruction knows the destination vreg to set, the
4743     // condition code register to branch on, the true/false values to
4744     // select between, and a branch opcode to use.
4745
4746     //  thisMBB:
4747     //  ...
4748     //   TrueVal = ...
4749     //   cmpTY ccX, r1, r2
4750     //   bCC copy1MBB
4751     //   fallthrough --> copy0MBB
4752     MachineBasicBlock *thisMBB = BB;
4753     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4754     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4755     unsigned SelectPred = MI->getOperand(4).getImm();
4756     DebugLoc dl = MI->getDebugLoc();
4757     F->insert(It, copy0MBB);
4758     F->insert(It, sinkMBB);
4759
4760     // Transfer the remainder of BB and its successor edges to sinkMBB.
4761     sinkMBB->splice(sinkMBB->begin(), BB,
4762                     llvm::next(MachineBasicBlock::iterator(MI)),
4763                     BB->end());
4764     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4765
4766     // Next, add the true and fallthrough blocks as its successors.
4767     BB->addSuccessor(copy0MBB);
4768     BB->addSuccessor(sinkMBB);
4769
4770     BuildMI(BB, dl, TII->get(PPC::BCC))
4771       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4772
4773     //  copy0MBB:
4774     //   %FalseValue = ...
4775     //   # fallthrough to sinkMBB
4776     BB = copy0MBB;
4777
4778     // Update machine-CFG edges
4779     BB->addSuccessor(sinkMBB);
4780
4781     //  sinkMBB:
4782     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4783     //  ...
4784     BB = sinkMBB;
4785     BuildMI(*BB, BB->begin(), dl,
4786             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4787       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4788       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4789   }
4790   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4791     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4792   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4793     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4794   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4795     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4796   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4797     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4798
4799   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4800     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4801   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4802     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4803   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4804     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4805   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4806     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4807
4808   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4809     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4810   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4811     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4812   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4813     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4814   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4815     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4816
4817   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4818     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4819   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4820     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4821   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4822     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4823   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4824     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4825
4826   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4827     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4828   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4829     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4830   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4831     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4832   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4833     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4834
4835   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4836     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4837   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4838     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4839   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4840     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4841   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4842     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4843
4844   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4845     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4846   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4847     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4848   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4849     BB = EmitAtomicBinary(MI, BB, false, 0);
4850   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4851     BB = EmitAtomicBinary(MI, BB, true, 0);
4852
4853   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4854            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4855     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4856
4857     unsigned dest   = MI->getOperand(0).getReg();
4858     unsigned ptrA   = MI->getOperand(1).getReg();
4859     unsigned ptrB   = MI->getOperand(2).getReg();
4860     unsigned oldval = MI->getOperand(3).getReg();
4861     unsigned newval = MI->getOperand(4).getReg();
4862     DebugLoc dl     = MI->getDebugLoc();
4863
4864     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4865     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4866     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4867     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4868     F->insert(It, loop1MBB);
4869     F->insert(It, loop2MBB);
4870     F->insert(It, midMBB);
4871     F->insert(It, exitMBB);
4872     exitMBB->splice(exitMBB->begin(), BB,
4873                     llvm::next(MachineBasicBlock::iterator(MI)),
4874                     BB->end());
4875     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4876
4877     //  thisMBB:
4878     //   ...
4879     //   fallthrough --> loopMBB
4880     BB->addSuccessor(loop1MBB);
4881
4882     // loop1MBB:
4883     //   l[wd]arx dest, ptr
4884     //   cmp[wd] dest, oldval
4885     //   bne- midMBB
4886     // loop2MBB:
4887     //   st[wd]cx. newval, ptr
4888     //   bne- loopMBB
4889     //   b exitBB
4890     // midMBB:
4891     //   st[wd]cx. dest, ptr
4892     // exitBB:
4893     BB = loop1MBB;
4894     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4895       .addReg(ptrA).addReg(ptrB);
4896     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4897       .addReg(oldval).addReg(dest);
4898     BuildMI(BB, dl, TII->get(PPC::BCC))
4899       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4900     BB->addSuccessor(loop2MBB);
4901     BB->addSuccessor(midMBB);
4902
4903     BB = loop2MBB;
4904     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4905       .addReg(newval).addReg(ptrA).addReg(ptrB);
4906     BuildMI(BB, dl, TII->get(PPC::BCC))
4907       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4908     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
4909     BB->addSuccessor(loop1MBB);
4910     BB->addSuccessor(exitMBB);
4911
4912     BB = midMBB;
4913     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4914       .addReg(dest).addReg(ptrA).addReg(ptrB);
4915     BB->addSuccessor(exitMBB);
4916
4917     //  exitMBB:
4918     //   ...
4919     BB = exitMBB;
4920   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4921              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4922     // We must use 64-bit registers for addresses when targeting 64-bit,
4923     // since we're actually doing arithmetic on them.  Other registers
4924     // can be 32-bit.
4925     bool is64bit = PPCSubTarget.isPPC64();
4926     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4927
4928     unsigned dest   = MI->getOperand(0).getReg();
4929     unsigned ptrA   = MI->getOperand(1).getReg();
4930     unsigned ptrB   = MI->getOperand(2).getReg();
4931     unsigned oldval = MI->getOperand(3).getReg();
4932     unsigned newval = MI->getOperand(4).getReg();
4933     DebugLoc dl     = MI->getDebugLoc();
4934
4935     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4936     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4937     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4938     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4939     F->insert(It, loop1MBB);
4940     F->insert(It, loop2MBB);
4941     F->insert(It, midMBB);
4942     F->insert(It, exitMBB);
4943     exitMBB->splice(exitMBB->begin(), BB,
4944                     llvm::next(MachineBasicBlock::iterator(MI)),
4945                     BB->end());
4946     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4947
4948     MachineRegisterInfo &RegInfo = F->getRegInfo();
4949     const TargetRegisterClass *RC =
4950       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4951                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4952     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4953     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4954     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4955     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4956     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4957     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4958     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4959     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4960     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4961     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4962     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4963     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4964     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4965     unsigned Ptr1Reg;
4966     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4967     //  thisMBB:
4968     //   ...
4969     //   fallthrough --> loopMBB
4970     BB->addSuccessor(loop1MBB);
4971
4972     // The 4-byte load must be aligned, while a char or short may be
4973     // anywhere in the word.  Hence all this nasty bookkeeping code.
4974     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4975     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4976     //   xori shift, shift1, 24 [16]
4977     //   rlwinm ptr, ptr1, 0, 0, 29
4978     //   slw newval2, newval, shift
4979     //   slw oldval2, oldval,shift
4980     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4981     //   slw mask, mask2, shift
4982     //   and newval3, newval2, mask
4983     //   and oldval3, oldval2, mask
4984     // loop1MBB:
4985     //   lwarx tmpDest, ptr
4986     //   and tmp, tmpDest, mask
4987     //   cmpw tmp, oldval3
4988     //   bne- midMBB
4989     // loop2MBB:
4990     //   andc tmp2, tmpDest, mask
4991     //   or tmp4, tmp2, newval3
4992     //   stwcx. tmp4, ptr
4993     //   bne- loop1MBB
4994     //   b exitBB
4995     // midMBB:
4996     //   stwcx. tmpDest, ptr
4997     // exitBB:
4998     //   srw dest, tmpDest, shift
4999     if (ptrA!=PPC::R0) {
5000       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5001       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5002         .addReg(ptrA).addReg(ptrB);
5003     } else {
5004       Ptr1Reg = ptrB;
5005     }
5006     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5007         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5008     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5009         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5010     if (is64bit)
5011       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5012         .addReg(Ptr1Reg).addImm(0).addImm(61);
5013     else
5014       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5015         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5016     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5017         .addReg(newval).addReg(ShiftReg);
5018     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5019         .addReg(oldval).addReg(ShiftReg);
5020     if (is8bit)
5021       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5022     else {
5023       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5024       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5025         .addReg(Mask3Reg).addImm(65535);
5026     }
5027     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5028         .addReg(Mask2Reg).addReg(ShiftReg);
5029     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5030         .addReg(NewVal2Reg).addReg(MaskReg);
5031     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5032         .addReg(OldVal2Reg).addReg(MaskReg);
5033
5034     BB = loop1MBB;
5035     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5036         .addReg(PPC::R0).addReg(PtrReg);
5037     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5038         .addReg(TmpDestReg).addReg(MaskReg);
5039     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5040         .addReg(TmpReg).addReg(OldVal3Reg);
5041     BuildMI(BB, dl, TII->get(PPC::BCC))
5042         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5043     BB->addSuccessor(loop2MBB);
5044     BB->addSuccessor(midMBB);
5045
5046     BB = loop2MBB;
5047     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5048         .addReg(TmpDestReg).addReg(MaskReg);
5049     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5050         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5051     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5052         .addReg(PPC::R0).addReg(PtrReg);
5053     BuildMI(BB, dl, TII->get(PPC::BCC))
5054       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5055     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5056     BB->addSuccessor(loop1MBB);
5057     BB->addSuccessor(exitMBB);
5058
5059     BB = midMBB;
5060     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5061       .addReg(PPC::R0).addReg(PtrReg);
5062     BB->addSuccessor(exitMBB);
5063
5064     //  exitMBB:
5065     //   ...
5066     BB = exitMBB;
5067     BuildMI(BB, dl, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
5068   } else {
5069     llvm_unreachable("Unexpected instr type to insert");
5070   }
5071
5072   MI->eraseFromParent();   // The pseudo instruction is gone now.
5073   return BB;
5074 }
5075
5076 //===----------------------------------------------------------------------===//
5077 // Target Optimization Hooks
5078 //===----------------------------------------------------------------------===//
5079
5080 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5081                                              DAGCombinerInfo &DCI) const {
5082   const TargetMachine &TM = getTargetMachine();
5083   SelectionDAG &DAG = DCI.DAG;
5084   DebugLoc dl = N->getDebugLoc();
5085   switch (N->getOpcode()) {
5086   default: break;
5087   case PPCISD::SHL:
5088     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5089       if (C->isNullValue())   // 0 << V -> 0.
5090         return N->getOperand(0);
5091     }
5092     break;
5093   case PPCISD::SRL:
5094     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5095       if (C->isNullValue())   // 0 >>u V -> 0.
5096         return N->getOperand(0);
5097     }
5098     break;
5099   case PPCISD::SRA:
5100     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5101       if (C->isNullValue() ||   //  0 >>s V -> 0.
5102           C->isAllOnesValue())    // -1 >>s V -> -1.
5103         return N->getOperand(0);
5104     }
5105     break;
5106
5107   case ISD::SINT_TO_FP:
5108     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5109       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5110         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5111         // We allow the src/dst to be either f32/f64, but the intermediate
5112         // type must be i64.
5113         if (N->getOperand(0).getValueType() == MVT::i64 &&
5114             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5115           SDValue Val = N->getOperand(0).getOperand(0);
5116           if (Val.getValueType() == MVT::f32) {
5117             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5118             DCI.AddToWorklist(Val.getNode());
5119           }
5120
5121           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5122           DCI.AddToWorklist(Val.getNode());
5123           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5124           DCI.AddToWorklist(Val.getNode());
5125           if (N->getValueType(0) == MVT::f32) {
5126             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5127                               DAG.getIntPtrConstant(0));
5128             DCI.AddToWorklist(Val.getNode());
5129           }
5130           return Val;
5131         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5132           // If the intermediate type is i32, we can avoid the load/store here
5133           // too.
5134         }
5135       }
5136     }
5137     break;
5138   case ISD::STORE:
5139     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5140     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5141         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5142         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5143         N->getOperand(1).getValueType() == MVT::i32 &&
5144         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5145       SDValue Val = N->getOperand(1).getOperand(0);
5146       if (Val.getValueType() == MVT::f32) {
5147         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5148         DCI.AddToWorklist(Val.getNode());
5149       }
5150       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5151       DCI.AddToWorklist(Val.getNode());
5152
5153       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5154                         N->getOperand(2), N->getOperand(3));
5155       DCI.AddToWorklist(Val.getNode());
5156       return Val;
5157     }
5158
5159     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5160     if (cast<StoreSDNode>(N)->isUnindexed() &&
5161         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5162         N->getOperand(1).getNode()->hasOneUse() &&
5163         (N->getOperand(1).getValueType() == MVT::i32 ||
5164          N->getOperand(1).getValueType() == MVT::i16)) {
5165       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5166       // Do an any-extend to 32-bits if this is a half-word input.
5167       if (BSwapOp.getValueType() == MVT::i16)
5168         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5169
5170       SDValue Ops[] = {
5171         N->getOperand(0), BSwapOp, N->getOperand(2),
5172         DAG.getValueType(N->getOperand(1).getValueType())
5173       };
5174       return
5175         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5176                                 Ops, array_lengthof(Ops),
5177                                 cast<StoreSDNode>(N)->getMemoryVT(),
5178                                 cast<StoreSDNode>(N)->getMemOperand());
5179     }
5180     break;
5181   case ISD::BSWAP:
5182     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5183     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5184         N->getOperand(0).hasOneUse() &&
5185         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5186       SDValue Load = N->getOperand(0);
5187       LoadSDNode *LD = cast<LoadSDNode>(Load);
5188       // Create the byte-swapping load.
5189       SDValue Ops[] = {
5190         LD->getChain(),    // Chain
5191         LD->getBasePtr(),  // Ptr
5192         DAG.getValueType(N->getValueType(0)) // VT
5193       };
5194       SDValue BSLoad =
5195         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5196                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5197                                 LD->getMemoryVT(), LD->getMemOperand());
5198
5199       // If this is an i16 load, insert the truncate.
5200       SDValue ResVal = BSLoad;
5201       if (N->getValueType(0) == MVT::i16)
5202         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5203
5204       // First, combine the bswap away.  This makes the value produced by the
5205       // load dead.
5206       DCI.CombineTo(N, ResVal);
5207
5208       // Next, combine the load away, we give it a bogus result value but a real
5209       // chain result.  The result value is dead because the bswap is dead.
5210       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5211
5212       // Return N so it doesn't get rechecked!
5213       return SDValue(N, 0);
5214     }
5215
5216     break;
5217   case PPCISD::VCMP: {
5218     // If a VCMPo node already exists with exactly the same operands as this
5219     // node, use its result instead of this node (VCMPo computes both a CR6 and
5220     // a normal output).
5221     //
5222     if (!N->getOperand(0).hasOneUse() &&
5223         !N->getOperand(1).hasOneUse() &&
5224         !N->getOperand(2).hasOneUse()) {
5225
5226       // Scan all of the users of the LHS, looking for VCMPo's that match.
5227       SDNode *VCMPoNode = 0;
5228
5229       SDNode *LHSN = N->getOperand(0).getNode();
5230       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5231            UI != E; ++UI)
5232         if (UI->getOpcode() == PPCISD::VCMPo &&
5233             UI->getOperand(1) == N->getOperand(1) &&
5234             UI->getOperand(2) == N->getOperand(2) &&
5235             UI->getOperand(0) == N->getOperand(0)) {
5236           VCMPoNode = *UI;
5237           break;
5238         }
5239
5240       // If there is no VCMPo node, or if the flag value has a single use, don't
5241       // transform this.
5242       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5243         break;
5244
5245       // Look at the (necessarily single) use of the flag value.  If it has a
5246       // chain, this transformation is more complex.  Note that multiple things
5247       // could use the value result, which we should ignore.
5248       SDNode *FlagUser = 0;
5249       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5250            FlagUser == 0; ++UI) {
5251         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5252         SDNode *User = *UI;
5253         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5254           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5255             FlagUser = User;
5256             break;
5257           }
5258         }
5259       }
5260
5261       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5262       // give up for right now.
5263       if (FlagUser->getOpcode() == PPCISD::MFCR)
5264         return SDValue(VCMPoNode, 0);
5265     }
5266     break;
5267   }
5268   case ISD::BR_CC: {
5269     // If this is a branch on an altivec predicate comparison, lower this so
5270     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5271     // lowering is done pre-legalize, because the legalizer lowers the predicate
5272     // compare down to code that is difficult to reassemble.
5273     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5274     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5275     int CompareOpc;
5276     bool isDot;
5277
5278     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5279         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5280         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5281       assert(isDot && "Can't compare against a vector result!");
5282
5283       // If this is a comparison against something other than 0/1, then we know
5284       // that the condition is never/always true.
5285       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5286       if (Val != 0 && Val != 1) {
5287         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5288           return N->getOperand(0);
5289         // Always !=, turn it into an unconditional branch.
5290         return DAG.getNode(ISD::BR, dl, MVT::Other,
5291                            N->getOperand(0), N->getOperand(4));
5292       }
5293
5294       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5295
5296       // Create the PPCISD altivec 'dot' comparison node.
5297       std::vector<EVT> VTs;
5298       SDValue Ops[] = {
5299         LHS.getOperand(2),  // LHS of compare
5300         LHS.getOperand(3),  // RHS of compare
5301         DAG.getConstant(CompareOpc, MVT::i32)
5302       };
5303       VTs.push_back(LHS.getOperand(2).getValueType());
5304       VTs.push_back(MVT::Flag);
5305       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5306
5307       // Unpack the result based on how the target uses it.
5308       PPC::Predicate CompOpc;
5309       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5310       default:  // Can't happen, don't crash on invalid number though.
5311       case 0:   // Branch on the value of the EQ bit of CR6.
5312         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5313         break;
5314       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5315         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5316         break;
5317       case 2:   // Branch on the value of the LT bit of CR6.
5318         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5319         break;
5320       case 3:   // Branch on the inverted value of the LT bit of CR6.
5321         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5322         break;
5323       }
5324
5325       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5326                          DAG.getConstant(CompOpc, MVT::i32),
5327                          DAG.getRegister(PPC::CR6, MVT::i32),
5328                          N->getOperand(4), CompNode.getValue(1));
5329     }
5330     break;
5331   }
5332   }
5333
5334   return SDValue();
5335 }
5336
5337 //===----------------------------------------------------------------------===//
5338 // Inline Assembly Support
5339 //===----------------------------------------------------------------------===//
5340
5341 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5342                                                        const APInt &Mask,
5343                                                        APInt &KnownZero,
5344                                                        APInt &KnownOne,
5345                                                        const SelectionDAG &DAG,
5346                                                        unsigned Depth) const {
5347   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5348   switch (Op.getOpcode()) {
5349   default: break;
5350   case PPCISD::LBRX: {
5351     // lhbrx is known to have the top bits cleared out.
5352     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5353       KnownZero = 0xFFFF0000;
5354     break;
5355   }
5356   case ISD::INTRINSIC_WO_CHAIN: {
5357     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5358     default: break;
5359     case Intrinsic::ppc_altivec_vcmpbfp_p:
5360     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5361     case Intrinsic::ppc_altivec_vcmpequb_p:
5362     case Intrinsic::ppc_altivec_vcmpequh_p:
5363     case Intrinsic::ppc_altivec_vcmpequw_p:
5364     case Intrinsic::ppc_altivec_vcmpgefp_p:
5365     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5366     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5367     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5368     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5369     case Intrinsic::ppc_altivec_vcmpgtub_p:
5370     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5371     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5372       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5373       break;
5374     }
5375   }
5376   }
5377 }
5378
5379
5380 /// getConstraintType - Given a constraint, return the type of
5381 /// constraint it is for this target.
5382 PPCTargetLowering::ConstraintType
5383 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5384   if (Constraint.size() == 1) {
5385     switch (Constraint[0]) {
5386     default: break;
5387     case 'b':
5388     case 'r':
5389     case 'f':
5390     case 'v':
5391     case 'y':
5392       return C_RegisterClass;
5393     }
5394   }
5395   return TargetLowering::getConstraintType(Constraint);
5396 }
5397
5398 std::pair<unsigned, const TargetRegisterClass*>
5399 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5400                                                 EVT VT) const {
5401   if (Constraint.size() == 1) {
5402     // GCC RS6000 Constraint Letters
5403     switch (Constraint[0]) {
5404     case 'b':   // R1-R31
5405     case 'r':   // R0-R31
5406       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5407         return std::make_pair(0U, PPC::G8RCRegisterClass);
5408       return std::make_pair(0U, PPC::GPRCRegisterClass);
5409     case 'f':
5410       if (VT == MVT::f32)
5411         return std::make_pair(0U, PPC::F4RCRegisterClass);
5412       else if (VT == MVT::f64)
5413         return std::make_pair(0U, PPC::F8RCRegisterClass);
5414       break;
5415     case 'v':
5416       return std::make_pair(0U, PPC::VRRCRegisterClass);
5417     case 'y':   // crrc
5418       return std::make_pair(0U, PPC::CRRCRegisterClass);
5419     }
5420   }
5421
5422   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5423 }
5424
5425
5426 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5427 /// vector.  If it is invalid, don't add anything to Ops.
5428 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
5429                                                      std::vector<SDValue>&Ops,
5430                                                      SelectionDAG &DAG) const {
5431   SDValue Result(0,0);
5432   switch (Letter) {
5433   default: break;
5434   case 'I':
5435   case 'J':
5436   case 'K':
5437   case 'L':
5438   case 'M':
5439   case 'N':
5440   case 'O':
5441   case 'P': {
5442     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5443     if (!CST) return; // Must be an immediate to match.
5444     unsigned Value = CST->getZExtValue();
5445     switch (Letter) {
5446     default: llvm_unreachable("Unknown constraint letter!");
5447     case 'I':  // "I" is a signed 16-bit constant.
5448       if ((short)Value == (int)Value)
5449         Result = DAG.getTargetConstant(Value, Op.getValueType());
5450       break;
5451     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5452     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5453       if ((short)Value == 0)
5454         Result = DAG.getTargetConstant(Value, Op.getValueType());
5455       break;
5456     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5457       if ((Value >> 16) == 0)
5458         Result = DAG.getTargetConstant(Value, Op.getValueType());
5459       break;
5460     case 'M':  // "M" is a constant that is greater than 31.
5461       if (Value > 31)
5462         Result = DAG.getTargetConstant(Value, Op.getValueType());
5463       break;
5464     case 'N':  // "N" is a positive constant that is an exact power of two.
5465       if ((int)Value > 0 && isPowerOf2_32(Value))
5466         Result = DAG.getTargetConstant(Value, Op.getValueType());
5467       break;
5468     case 'O':  // "O" is the constant zero.
5469       if (Value == 0)
5470         Result = DAG.getTargetConstant(Value, Op.getValueType());
5471       break;
5472     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5473       if ((short)-Value == (int)-Value)
5474         Result = DAG.getTargetConstant(Value, Op.getValueType());
5475       break;
5476     }
5477     break;
5478   }
5479   }
5480
5481   if (Result.getNode()) {
5482     Ops.push_back(Result);
5483     return;
5484   }
5485
5486   // Handle standard constraint letters.
5487   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
5488 }
5489
5490 // isLegalAddressingMode - Return true if the addressing mode represented
5491 // by AM is legal for this target, for a load/store of the specified type.
5492 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5493                                               const Type *Ty) const {
5494   // FIXME: PPC does not allow r+i addressing modes for vectors!
5495
5496   // PPC allows a sign-extended 16-bit immediate field.
5497   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5498     return false;
5499
5500   // No global is ever allowed as a base.
5501   if (AM.BaseGV)
5502     return false;
5503
5504   // PPC only support r+r,
5505   switch (AM.Scale) {
5506   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5507     break;
5508   case 1:
5509     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5510       return false;
5511     // Otherwise we have r+r or r+i.
5512     break;
5513   case 2:
5514     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5515       return false;
5516     // Allow 2*r as r+r.
5517     break;
5518   default:
5519     // No other scales are supported.
5520     return false;
5521   }
5522
5523   return true;
5524 }
5525
5526 /// isLegalAddressImmediate - Return true if the integer value can be used
5527 /// as the offset of the target addressing mode for load / store of the
5528 /// given type.
5529 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
5530   // PPC allows a sign-extended 16-bit immediate field.
5531   return (V > -(1 << 16) && V < (1 << 16)-1);
5532 }
5533
5534 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5535   return false;
5536 }
5537
5538 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5539                                            SelectionDAG &DAG) const {
5540   MachineFunction &MF = DAG.getMachineFunction();
5541   MachineFrameInfo *MFI = MF.getFrameInfo();
5542   MFI->setReturnAddressIsTaken(true);
5543
5544   DebugLoc dl = Op.getDebugLoc();
5545   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5546
5547   // Make sure the function does not optimize away the store of the RA to
5548   // the stack.
5549   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5550   FuncInfo->setLRStoreRequired();
5551   bool isPPC64 = PPCSubTarget.isPPC64();
5552   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5553
5554   if (Depth > 0) {
5555     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5556     SDValue Offset =
5557
5558       DAG.getConstant(PPCFrameInfo::getReturnSaveOffset(isPPC64, isDarwinABI),
5559                       isPPC64? MVT::i64 : MVT::i32);
5560     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5561                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5562                                    FrameAddr, Offset),
5563                        MachinePointerInfo(), false, false, 0);
5564   }
5565
5566   // Just load the return address off the stack.
5567   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5568   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5569                      RetAddrFI, MachinePointerInfo(), false, false, 0);
5570 }
5571
5572 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5573                                           SelectionDAG &DAG) const {
5574   DebugLoc dl = Op.getDebugLoc();
5575   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5576
5577   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5578   bool isPPC64 = PtrVT == MVT::i64;
5579
5580   MachineFunction &MF = DAG.getMachineFunction();
5581   MachineFrameInfo *MFI = MF.getFrameInfo();
5582   MFI->setFrameAddressIsTaken(true);
5583   bool is31 = (DisableFramePointerElim(MF) || MFI->hasVarSizedObjects()) &&
5584                   MFI->getStackSize() &&
5585                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5586   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5587                                 (is31 ? PPC::R31 : PPC::R1);
5588   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5589                                          PtrVT);
5590   while (Depth--)
5591     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5592                             FrameAddr, MachinePointerInfo(), false, false, 0);
5593   return FrameAddr;
5594 }
5595
5596 bool
5597 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5598   // The PowerPC target isn't yet aware of offsets.
5599   return false;
5600 }
5601
5602 /// getOptimalMemOpType - Returns the target specific optimal type for load
5603 /// and store operations as a result of memset, memcpy, and memmove
5604 /// lowering. If DstAlign is zero that means it's safe to destination
5605 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5606 /// means there isn't a need to check it against alignment requirement,
5607 /// probably because the source does not need to be loaded. If
5608 /// 'NonScalarIntSafe' is true, that means it's safe to return a
5609 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5610 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5611 /// constant so it does not need to be loaded.
5612 /// It returns EVT::Other if the type should be determined using generic
5613 /// target-independent logic.
5614 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5615                                            unsigned DstAlign, unsigned SrcAlign,
5616                                            bool NonScalarIntSafe,
5617                                            bool MemcpyStrSrc,
5618                                            MachineFunction &MF) const {
5619   if (this->PPCSubTarget.isPPC64()) {
5620     return MVT::i64;
5621   } else {
5622     return MVT::i32;
5623   }
5624 }