lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no SREM/UREM instructions
  81   setOperationAction(ISD::SREM, MVT::i32, Expand);
  82   setOperationAction(ISD::UREM, MVT::i32, Expand);
  83   setOperationAction(ISD::SREM, MVT::i64, Expand);
  84   setOperationAction(ISD::UREM, MVT::i64, Expand);
  85
  86   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  87   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  88   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  89   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  90   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  91   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  92   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  93   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
  94   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
  95
  96   // We don't support sin/cos/sqrt/fmod/pow
  97   setOperationAction(ISD::FSIN , MVT::f64, Expand);
  98   setOperationAction(ISD::FCOS , MVT::f64, Expand);
  99   setOperationAction(ISD::FREM , MVT::f64, Expand);
 100   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 101   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 102   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 103   setOperationAction(ISD::FREM , MVT::f32, Expand);
 104   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 105
 106   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 107
 108   // If we're enabling GP optimizations, use hardware square root
 109   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 110     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 111     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 112   }
 113
 114   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 115   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 116
 117   // PowerPC does not have BSWAP, CTPOP or CTTZ
 118   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 119   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 120   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 121   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 122   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 123   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 124
 125   // PowerPC does not have ROTR
 126   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 127   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 128
 129   // PowerPC does not have Select
 130   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 131   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 132   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 133   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 134
 135   // PowerPC wants to turn select_cc of FP into fsel when possible.
 136   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 137   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 138
 139   // PowerPC wants to optimize integer setcc a bit
 140   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 141
 142   // PowerPC does not have BRCOND which requires SetCC
 143   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 144
 145   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 146
 147   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 148   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 149
 150   // PowerPC does not have [U|S]INT_TO_FP
 151   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 152   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 153
 154   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 155   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 156   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 157   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 158
 159   // We cannot sextinreg(i1).  Expand to shifts.
 160   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 161
 162   // Support label based line numbers.
 163   setOperationAction(ISD::DBG_STOPPOINT, MVT::Other, Expand);
 164   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 165
 166   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 167   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 168   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 169   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 170
 171
 172   // We want to legalize GlobalAddress and ConstantPool nodes into the
 173   // appropriate instructions to materialize the address.
 174   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 175   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 176   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 177   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 178   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 179   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 180   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 181   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 182
 183   // RET must be custom lowered, to meet ABI requirements.
 184   setOperationAction(ISD::RET               , MVT::Other, Custom);
 185
 186   // TRAP is legal.
 187   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 188
 189   // TRAMPOLINE is custom lowered.
 190   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 191
 192   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 193   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 194
 195   // VAARG is custom lowered with ELF 32 ABI
 196   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 197     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 198   else
 199     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 200
 201   // Use the default implementation.
 202   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 208
 209   // We want to custom lower some of our intrinsics.
 210   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 211
 212   // Comparisons that require checking two conditions.
 213   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 214   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 215   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 216   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 217   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 218   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 219   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 220   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 221   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 222   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 223   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 224   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 225
 226   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 227     // They also have instructions for converting between i64 and fp.
 228     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 230     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 231     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 232     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 233
 234     // FIXME: disable this lowered code.  This generates 64-bit register values,
 235     // and we don't model the fact that the top part is clobbered by calls.  We
 236     // need to flag these together so that the value isn't live across a call.
 237     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 238
 239     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 240     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 241   } else {
 242     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 243     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 244   }
 245
 246   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 247     // 64-bit PowerPC implementations can support i64 types directly
 248     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 249     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 250     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 251     // 64-bit PowerPC wants to expand i128 shifts itself.
 252     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 253     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 254     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 255   } else {
 256     // 32-bit PowerPC wants to expand i64 shifts itself.
 257     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 258     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 259     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 260   }
 261
 262   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 263     // First set operation action for all vector types to expand. Then we
 264     // will selectively turn on ones that can be effectively codegen'd.
 265     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 266          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 267       MVT VT = (MVT::SimpleValueType)i;
 268
 269       // add/sub are legal for all supported vector VT's.
 270       setOperationAction(ISD::ADD , VT, Legal);
 271       setOperationAction(ISD::SUB , VT, Legal);
 272
 273       // We promote all shuffles to v16i8.
 274       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 275       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 276
 277       // We promote all non-typed operations to v4i32.
 278       setOperationAction(ISD::AND   , VT, Promote);
 279       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 280       setOperationAction(ISD::OR    , VT, Promote);
 281       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 282       setOperationAction(ISD::XOR   , VT, Promote);
 283       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 284       setOperationAction(ISD::LOAD  , VT, Promote);
 285       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 286       setOperationAction(ISD::SELECT, VT, Promote);
 287       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 288       setOperationAction(ISD::STORE, VT, Promote);
 289       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 290
 291       // No other operations are legal.
 292       setOperationAction(ISD::MUL , VT, Expand);
 293       setOperationAction(ISD::SDIV, VT, Expand);
 294       setOperationAction(ISD::SREM, VT, Expand);
 295       setOperationAction(ISD::UDIV, VT, Expand);
 296       setOperationAction(ISD::UREM, VT, Expand);
 297       setOperationAction(ISD::FDIV, VT, Expand);
 298       setOperationAction(ISD::FNEG, VT, Expand);
 299       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 300       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 301       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 302       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 303       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 304       setOperationAction(ISD::UDIVREM, VT, Expand);
 305       setOperationAction(ISD::SDIVREM, VT, Expand);
 306       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 307       setOperationAction(ISD::FPOW, VT, Expand);
 308       setOperationAction(ISD::CTPOP, VT, Expand);
 309       setOperationAction(ISD::CTLZ, VT, Expand);
 310       setOperationAction(ISD::CTTZ, VT, Expand);
 311     }
 312
 313     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 314     // with merges, splats, etc.
 315     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 316
 317     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 318     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 319     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 320     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 321     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 322     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 323
 324     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 325     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 326     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 327     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 328
 329     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 330     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 331     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 332     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 333
 334     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 335     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 336
 337     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 338     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 339     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 340     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 341   }
 342
 343   setShiftAmountType(MVT::i32);
 344   setBooleanContents(ZeroOrOneBooleanContent);
 345
 346   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 347     setStackPointerRegisterToSaveRestore(PPC::X1);
 348     setExceptionPointerRegister(PPC::X3);
 349     setExceptionSelectorRegister(PPC::X4);
 350   } else {
 351     setStackPointerRegisterToSaveRestore(PPC::R1);
 352     setExceptionPointerRegister(PPC::R3);
 353     setExceptionSelectorRegister(PPC::R4);
 354   }
 355
 356   // We have target-specific dag combine patterns for the following nodes:
 357   setTargetDAGCombine(ISD::SINT_TO_FP);
 358   setTargetDAGCombine(ISD::STORE);
 359   setTargetDAGCombine(ISD::BR_CC);
 360   setTargetDAGCombine(ISD::BSWAP);
 361
 362   // Darwin long double math library functions have $LDBL128 appended.
 363   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 364     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 365     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 366     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 367     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 368     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 369     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 370     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 371     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 372     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 373     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 374   }
 375
 376   computeRegisterProperties();
 377 }
 378
 379 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 380 /// function arguments in the caller parameter area.
 381 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 382   TargetMachine &TM = getTargetMachine();
 383   // Darwin passes everything on 4 byte boundary.
 384   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 385     return 4;
 386   // FIXME Elf TBD
 387   return 4;
 388 }
 389
 390 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 391   switch (Opcode) {
 392   default: return 0;
 393   case PPCISD::FSEL:            return "PPCISD::FSEL";
 394   case PPCISD::FCFID:           return "PPCISD::FCFID";
 395   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 396   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 397   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 398   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 399   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 400   case PPCISD::VPERM:           return "PPCISD::VPERM";
 401   case PPCISD::Hi:              return "PPCISD::Hi";
 402   case PPCISD::Lo:              return "PPCISD::Lo";
 403   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 404   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 405   case PPCISD::SRL:             return "PPCISD::SRL";
 406   case PPCISD::SRA:             return "PPCISD::SRA";
 407   case PPCISD::SHL:             return "PPCISD::SHL";
 408   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 409   case PPCISD::STD_32:          return "PPCISD::STD_32";
 410   case PPCISD::CALL_ELF:        return "PPCISD::CALL_ELF";
 411   case PPCISD::CALL_Macho:      return "PPCISD::CALL_Macho";
 412   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 413   case PPCISD::BCTRL_Macho:     return "PPCISD::BCTRL_Macho";
 414   case PPCISD::BCTRL_ELF:       return "PPCISD::BCTRL_ELF";
 415   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 416   case PPCISD::MFCR:            return "PPCISD::MFCR";
 417   case PPCISD::VCMP:            return "PPCISD::VCMP";
 418   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 419   case PPCISD::LBRX:            return "PPCISD::LBRX";
 420   case PPCISD::STBRX:           return "PPCISD::STBRX";
 421   case PPCISD::LARX:            return "PPCISD::LARX";
 422   case PPCISD::STCX:            return "PPCISD::STCX";
 423   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 424   case PPCISD::MFFS:            return "PPCISD::MFFS";
 425   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 426   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 427   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 428   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 429   case PPCISD::TAILCALL:        return "PPCISD::TAILCALL";
 430   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 431   }
 432 }
 433
 434
 435 MVT PPCTargetLowering::getSetCCResultType(MVT VT) const {
 436   return MVT::i32;
 437 }
 438
 439
 440 //===----------------------------------------------------------------------===//
 441 // Node matching predicates, for use by the tblgen matching code.
 442 //===----------------------------------------------------------------------===//
 443
 444 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 445 static bool isFloatingPointZero(SDValue Op) {
 446   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 447     return CFP->getValueAPF().isZero();
 448   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 449     // Maybe this has already been legalized into the constant pool?
 450     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 451       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 452         return CFP->getValueAPF().isZero();
 453   }
 454   return false;
 455 }
 456
 457 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 458 /// true if Op is undef or if it matches the specified value.
 459 static bool isConstantOrUndef(SDValue Op, unsigned Val) {
 460   return Op.getOpcode() == ISD::UNDEF ||
 461          cast<ConstantSDNode>(Op)->getZExtValue() == Val;
 462 }
 463
 464 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 465 /// VPKUHUM instruction.
 466 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 467   if (!isUnary) {
 468     for (unsigned i = 0; i != 16; ++i)
 469       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 470         return false;
 471   } else {
 472     for (unsigned i = 0; i != 8; ++i)
 473       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 474           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 475         return false;
 476   }
 477   return true;
 478 }
 479
 480 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 481 /// VPKUWUM instruction.
 482 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 483   if (!isUnary) {
 484     for (unsigned i = 0; i != 16; i += 2)
 485       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 486           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 487         return false;
 488   } else {
 489     for (unsigned i = 0; i != 8; i += 2)
 490       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 491           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 492           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 493           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 494         return false;
 495   }
 496   return true;
 497 }
 498
 499 /// isVMerge - Common function, used to match vmrg* shuffles.
 500 ///
 501 static bool isVMerge(SDNode *N, unsigned UnitSize,
 502                      unsigned LHSStart, unsigned RHSStart) {
 503   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 504          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 505   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 506          "Unsupported merge size!");
 507
 508   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 509     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 510       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 511                              LHSStart+j+i*UnitSize) ||
 512           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 513                              RHSStart+j+i*UnitSize))
 514         return false;
 515     }
 516       return true;
 517 }
 518
 519 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 520 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 521 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 522   if (!isUnary)
 523     return isVMerge(N, UnitSize, 8, 24);
 524   return isVMerge(N, UnitSize, 8, 8);
 525 }
 526
 527 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 528 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 529 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 530   if (!isUnary)
 531     return isVMerge(N, UnitSize, 0, 16);
 532   return isVMerge(N, UnitSize, 0, 0);
 533 }
 534
 535
 536 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 537 /// amount, otherwise return -1.
 538 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 539   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 540          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 541   // Find the first non-undef value in the shuffle mask.
 542   unsigned i;
 543   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 544     /*search*/;
 545
 546   if (i == 16) return -1;  // all undef.
 547
 548   // Otherwise, check to see if the rest of the elements are consequtively
 549   // numbered from this value.
 550   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getZExtValue();
 551   if (ShiftAmt < i) return -1;
 552   ShiftAmt -= i;
 553
 554   if (!isUnary) {
 555     // Check the rest of the elements to see if they are consequtive.
 556     for (++i; i != 16; ++i)
 557       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 558         return -1;
 559   } else {
 560     // Check the rest of the elements to see if they are consequtive.
 561     for (++i; i != 16; ++i)
 562       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 563         return -1;
 564   }
 565
 566   return ShiftAmt;
 567 }
 568
 569 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 570 /// specifies a splat of a single element that is suitable for input to
 571 /// VSPLTB/VSPLTH/VSPLTW.
 572 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 573   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 574          N->getNumOperands() == 16 &&
 575          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 576
 577   // This is a splat operation if each element of the permute is the same, and
 578   // if the value doesn't reference the second vector.
 579   unsigned ElementBase = 0;
 580   SDValue Elt = N->getOperand(0);
 581   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 582     ElementBase = EltV->getZExtValue();
 583   else
 584     return false;   // FIXME: Handle UNDEF elements too!
 585
 586   if (cast<ConstantSDNode>(Elt)->getZExtValue() >= 16)
 587     return false;
 588
 589   // Check that they are consequtive.
 590   for (unsigned i = 1; i != EltSize; ++i) {
 591     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 592         cast<ConstantSDNode>(N->getOperand(i))->getZExtValue() != i+ElementBase)
 593       return false;
 594   }
 595
 596   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 597   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 598     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 599     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 600            "Invalid VECTOR_SHUFFLE mask!");
 601     for (unsigned j = 0; j != EltSize; ++j)
 602       if (N->getOperand(i+j) != N->getOperand(j))
 603         return false;
 604   }
 605
 606   return true;
 607 }
 608
 609 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 610 /// are -0.0.
 611 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 612   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 613   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 614     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 615       return CFP->getValueAPF().isNegZero();
 616   return false;
 617 }
 618
 619 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 620 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 621 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 622   assert(isSplatShuffleMask(N, EltSize));
 623   return cast<ConstantSDNode>(N->getOperand(0))->getZExtValue() / EltSize;
 624 }
 625
 626 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 627 /// by using a vspltis[bhw] instruction of the specified element size, return
 628 /// the constant being splatted.  The ByteSize field indicates the number of
 629 /// bytes of each element [124] -> [bhw].
 630 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 631   SDValue OpVal(0, 0);
 632
 633   // If ByteSize of the splat is bigger than the element size of the
 634   // build_vector, then we have a case where we are checking for a splat where
 635   // multiple elements of the buildvector are folded together into a single
 636   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 637   unsigned EltSize = 16/N->getNumOperands();
 638   if (EltSize < ByteSize) {
 639     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 640     SDValue UniquedVals[4];
 641     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 642
 643     // See if all of the elements in the buildvector agree across.
 644     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 645       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 646       // If the element isn't a constant, bail fully out.
 647       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 648
 649
 650       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 651         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 652       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 653         return SDValue();  // no match.
 654     }
 655
 656     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 657     // either constant or undef values that are identical for each chunk.  See
 658     // if these chunks can form into a larger vspltis*.
 659
 660     // Check to see if all of the leading entries are either 0 or -1.  If
 661     // neither, then this won't fit into the immediate field.
 662     bool LeadingZero = true;
 663     bool LeadingOnes = true;
 664     for (unsigned i = 0; i != Multiple-1; ++i) {
 665       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 666
 667       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 668       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 669     }
 670     // Finally, check the least significant entry.
 671     if (LeadingZero) {
 672       if (UniquedVals[Multiple-1].getNode() == 0)
 673         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 674       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 675       if (Val < 16)
 676         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 677     }
 678     if (LeadingOnes) {
 679       if (UniquedVals[Multiple-1].getNode() == 0)
 680         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 681       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 682       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 683         return DAG.getTargetConstant(Val, MVT::i32);
 684     }
 685
 686     return SDValue();
 687   }
 688
 689   // Check to see if this buildvec has a single non-undef value in its elements.
 690   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 691     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 692     if (OpVal.getNode() == 0)
 693       OpVal = N->getOperand(i);
 694     else if (OpVal != N->getOperand(i))
 695       return SDValue();
 696   }
 697
 698   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 699
 700   unsigned ValSizeInBytes = 0;
 701   uint64_t Value = 0;
 702   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 703     Value = CN->getZExtValue();
 704     ValSizeInBytes = CN->getValueType(0).getSizeInBits()/8;
 705   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 706     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 707     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 708     ValSizeInBytes = 4;
 709   }
 710
 711   // If the splat value is larger than the element value, then we can never do
 712   // this splat.  The only case that we could fit the replicated bits into our
 713   // immediate field for would be zero, and we prefer to use vxor for it.
 714   if (ValSizeInBytes < ByteSize) return SDValue();
 715
 716   // If the element value is larger than the splat value, cut it in half and
 717   // check to see if the two halves are equal.  Continue doing this until we
 718   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 719   while (ValSizeInBytes > ByteSize) {
 720     ValSizeInBytes >>= 1;
 721
 722     // If the top half equals the bottom half, we're still ok.
 723     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 724          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 725       return SDValue();
 726   }
 727
 728   // Properly sign extend the value.
 729   int ShAmt = (4-ByteSize)*8;
 730   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 731
 732   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 733   if (MaskVal == 0) return SDValue();
 734
 735   // Finally, if this value fits in a 5 bit sext field, return it
 736   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 737     return DAG.getTargetConstant(MaskVal, MVT::i32);
 738   return SDValue();
 739 }
 740
 741 //===----------------------------------------------------------------------===//
 742 //  Addressing Mode Selection
 743 //===----------------------------------------------------------------------===//
 744
 745 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 746 /// or 64-bit immediate, and if the value can be accurately represented as a
 747 /// sign extension from a 16-bit value.  If so, this returns true and the
 748 /// immediate.
 749 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 750   if (N->getOpcode() != ISD::Constant)
 751     return false;
 752
 753   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 754   if (N->getValueType(0) == MVT::i32)
 755     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 756   else
 757     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 758 }
 759 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 760   return isIntS16Immediate(Op.getNode(), Imm);
 761 }
 762
 763
 764 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 765 /// can be represented as an indexed [r+r] operation.  Returns false if it
 766 /// can be more efficiently represented with [r+imm].
 767 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 768                                             SDValue &Index,
 769                                             SelectionDAG &DAG) const {
 770   short imm = 0;
 771   if (N.getOpcode() == ISD::ADD) {
 772     if (isIntS16Immediate(N.getOperand(1), imm))
 773       return false;    // r+i
 774     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 775       return false;    // r+i
 776
 777     Base = N.getOperand(0);
 778     Index = N.getOperand(1);
 779     return true;
 780   } else if (N.getOpcode() == ISD::OR) {
 781     if (isIntS16Immediate(N.getOperand(1), imm))
 782       return false;    // r+i can fold it if we can.
 783
 784     // If this is an or of disjoint bitfields, we can codegen this as an add
 785     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 786     // disjoint.
 787     APInt LHSKnownZero, LHSKnownOne;
 788     APInt RHSKnownZero, RHSKnownOne;
 789     DAG.ComputeMaskedBits(N.getOperand(0),
 790                           APInt::getAllOnesValue(N.getOperand(0)
 791                             .getValueSizeInBits()),
 792                           LHSKnownZero, LHSKnownOne);
 793
 794     if (LHSKnownZero.getBoolValue()) {
 795       DAG.ComputeMaskedBits(N.getOperand(1),
 796                             APInt::getAllOnesValue(N.getOperand(1)
 797                               .getValueSizeInBits()),
 798                             RHSKnownZero, RHSKnownOne);
 799       // If all of the bits are known zero on the LHS or RHS, the add won't
 800       // carry.
 801       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 802         Base = N.getOperand(0);
 803         Index = N.getOperand(1);
 804         return true;
 805       }
 806     }
 807   }
 808
 809   return false;
 810 }
 811
 812 /// Returns true if the address N can be represented by a base register plus
 813 /// a signed 16-bit displacement [r+imm], and if it is not better
 814 /// represented as reg+reg.
 815 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 816                                             SDValue &Base,
 817                                             SelectionDAG &DAG) const {
 818   // If this can be more profitably realized as r+r, fail.
 819   if (SelectAddressRegReg(N, Disp, Base, DAG))
 820     return false;
 821
 822   if (N.getOpcode() == ISD::ADD) {
 823     short imm = 0;
 824     if (isIntS16Immediate(N.getOperand(1), imm)) {
 825       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 826       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 827         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 828       } else {
 829         Base = N.getOperand(0);
 830       }
 831       return true; // [r+i]
 832     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 833       // Match LOAD (ADD (X, Lo(G))).
 834      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 835              && "Cannot handle constant offsets yet!");
 836       Disp = N.getOperand(1).getOperand(0);  // The global address.
 837       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 838              Disp.getOpcode() == ISD::TargetConstantPool ||
 839              Disp.getOpcode() == ISD::TargetJumpTable);
 840       Base = N.getOperand(0);
 841       return true;  // [&g+r]
 842     }
 843   } else if (N.getOpcode() == ISD::OR) {
 844     short imm = 0;
 845     if (isIntS16Immediate(N.getOperand(1), imm)) {
 846       // If this is an or of disjoint bitfields, we can codegen this as an add
 847       // (for better address arithmetic) if the LHS and RHS of the OR are
 848       // provably disjoint.
 849       APInt LHSKnownZero, LHSKnownOne;
 850       DAG.ComputeMaskedBits(N.getOperand(0),
 851                             APInt::getAllOnesValue(N.getOperand(0)
 852                                                    .getValueSizeInBits()),
 853                             LHSKnownZero, LHSKnownOne);
 854
 855       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 856         // If all of the bits are known zero on the LHS or RHS, the add won't
 857         // carry.
 858         Base = N.getOperand(0);
 859         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 860         return true;
 861       }
 862     }
 863   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 864     // Loading from a constant address.
 865
 866     // If this address fits entirely in a 16-bit sext immediate field, codegen
 867     // this as "d, 0"
 868     short Imm;
 869     if (isIntS16Immediate(CN, Imm)) {
 870       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 871       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 872       return true;
 873     }
 874
 875     // Handle 32-bit sext immediates with LIS + addr mode.
 876     if (CN->getValueType(0) == MVT::i32 ||
 877         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 878       int Addr = (int)CN->getZExtValue();
 879
 880       // Otherwise, break this down into an LIS + disp.
 881       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 882
 883       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 884       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 885       Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 886       return true;
 887     }
 888   }
 889
 890   Disp = DAG.getTargetConstant(0, getPointerTy());
 891   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 892     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 893   else
 894     Base = N;
 895   return true;      // [r+0]
 896 }
 897
 898 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 899 /// represented as an indexed [r+r] operation.
 900 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 901                                                 SDValue &Index,
 902                                                 SelectionDAG &DAG) const {
 903   // Check to see if we can easily represent this as an [r+r] address.  This
 904   // will fail if it thinks that the address is more profitably represented as
 905   // reg+imm, e.g. where imm = 0.
 906   if (SelectAddressRegReg(N, Base, Index, DAG))
 907     return true;
 908
 909   // If the operand is an addition, always emit this as [r+r], since this is
 910   // better (for code size, and execution, as the memop does the add for free)
 911   // than emitting an explicit add.
 912   if (N.getOpcode() == ISD::ADD) {
 913     Base = N.getOperand(0);
 914     Index = N.getOperand(1);
 915     return true;
 916   }
 917
 918   // Otherwise, do it the hard way, using R0 as the base register.
 919   Base = DAG.getRegister(PPC::R0, N.getValueType());
 920   Index = N;
 921   return true;
 922 }
 923
 924 /// SelectAddressRegImmShift - Returns true if the address N can be
 925 /// represented by a base register plus a signed 14-bit displacement
 926 /// [r+imm*4].  Suitable for use by STD and friends.
 927 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 928                                                  SDValue &Base,
 929                                                  SelectionDAG &DAG) const {
 930   // If this can be more profitably realized as r+r, fail.
 931   if (SelectAddressRegReg(N, Disp, Base, DAG))
 932     return false;
 933
 934   if (N.getOpcode() == ISD::ADD) {
 935     short imm = 0;
 936     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 937       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 938       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 939         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 940       } else {
 941         Base = N.getOperand(0);
 942       }
 943       return true; // [r+i]
 944     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 945       // Match LOAD (ADD (X, Lo(G))).
 946      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 947              && "Cannot handle constant offsets yet!");
 948       Disp = N.getOperand(1).getOperand(0);  // The global address.
 949       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 950              Disp.getOpcode() == ISD::TargetConstantPool ||
 951              Disp.getOpcode() == ISD::TargetJumpTable);
 952       Base = N.getOperand(0);
 953       return true;  // [&g+r]
 954     }
 955   } else if (N.getOpcode() == ISD::OR) {
 956     short imm = 0;
 957     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 958       // If this is an or of disjoint bitfields, we can codegen this as an add
 959       // (for better address arithmetic) if the LHS and RHS of the OR are
 960       // provably disjoint.
 961       APInt LHSKnownZero, LHSKnownOne;
 962       DAG.ComputeMaskedBits(N.getOperand(0),
 963                             APInt::getAllOnesValue(N.getOperand(0)
 964                                                    .getValueSizeInBits()),
 965                             LHSKnownZero, LHSKnownOne);
 966       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 967         // If all of the bits are known zero on the LHS or RHS, the add won't
 968         // carry.
 969         Base = N.getOperand(0);
 970         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 971         return true;
 972       }
 973     }
 974   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 975     // Loading from a constant address.  Verify low two bits are clear.
 976     if ((CN->getZExtValue() & 3) == 0) {
 977       // If this address fits entirely in a 14-bit sext immediate field, codegen
 978       // this as "d, 0"
 979       short Imm;
 980       if (isIntS16Immediate(CN, Imm)) {
 981         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 982         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 983         return true;
 984       }
 985
 986       // Fold the low-part of 32-bit absolute addresses into addr mode.
 987       if (CN->getValueType(0) == MVT::i32 ||
 988           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 989         int Addr = (int)CN->getZExtValue();
 990
 991         // Otherwise, break this down into an LIS + disp.
 992         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 993
 994         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 995         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 996         Base = SDValue(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 997         return true;
 998       }
 999     }
1000   }
1001
1002   Disp = DAG.getTargetConstant(0, getPointerTy());
1003   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1004     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1005   else
1006     Base = N;
1007   return true;      // [r+0]
1008 }
1009
1010
1011 /// getPreIndexedAddressParts - returns true by value, base pointer and
1012 /// offset pointer and addressing mode by reference if the node's address
1013 /// can be legally represented as pre-indexed load / store address.
1014 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1015                                                   SDValue &Offset,
1016                                                   ISD::MemIndexedMode &AM,
1017                                                   SelectionDAG &DAG) const {
1018   // Disabled by default for now.
1019   if (!EnablePPCPreinc) return false;
1020
1021   SDValue Ptr;
1022   MVT VT;
1023   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1024     Ptr = LD->getBasePtr();
1025     VT = LD->getMemoryVT();
1026
1027   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1028     ST = ST;
1029     Ptr = ST->getBasePtr();
1030     VT  = ST->getMemoryVT();
1031   } else
1032     return false;
1033
1034   // PowerPC doesn't have preinc load/store instructions for vectors.
1035   if (VT.isVector())
1036     return false;
1037
1038   // TODO: Check reg+reg first.
1039
1040   // LDU/STU use reg+imm*4, others use reg+imm.
1041   if (VT != MVT::i64) {
1042     // reg + imm
1043     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1044       return false;
1045   } else {
1046     // reg + imm * 4.
1047     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1048       return false;
1049   }
1050
1051   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1052     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1053     // sext i32 to i64 when addr mode is r+i.
1054     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1055         LD->getExtensionType() == ISD::SEXTLOAD &&
1056         isa<ConstantSDNode>(Offset))
1057       return false;
1058   }
1059
1060   AM = ISD::PRE_INC;
1061   return true;
1062 }
1063
1064 //===----------------------------------------------------------------------===//
1065 //  LowerOperation implementation
1066 //===----------------------------------------------------------------------===//
1067
1068 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1069                                              SelectionDAG &DAG) {
1070   MVT PtrVT = Op.getValueType();
1071   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1072   Constant *C = CP->getConstVal();
1073   SDValue CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1074   SDValue Zero = DAG.getConstant(0, PtrVT);
1075
1076   const TargetMachine &TM = DAG.getTarget();
1077
1078   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1079   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1080
1081   // If this is a non-darwin platform, we don't support non-static relo models
1082   // yet.
1083   if (TM.getRelocationModel() == Reloc::Static ||
1084       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1085     // Generate non-pic code that has direct accesses to the constant pool.
1086     // The address of the global is just (hi(&g)+lo(&g)).
1087     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1088   }
1089
1090   if (TM.getRelocationModel() == Reloc::PIC_) {
1091     // With PIC, the first instruction is actually "GR+hi(&G)".
1092     Hi = DAG.getNode(ISD::ADD, PtrVT,
1093                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1094   }
1095
1096   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1097   return Lo;
1098 }
1099
1100 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) {
1101   MVT PtrVT = Op.getValueType();
1102   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1103   SDValue JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1104   SDValue Zero = DAG.getConstant(0, PtrVT);
1105
1106   const TargetMachine &TM = DAG.getTarget();
1107
1108   SDValue Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1109   SDValue Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1110
1111   // If this is a non-darwin platform, we don't support non-static relo models
1112   // yet.
1113   if (TM.getRelocationModel() == Reloc::Static ||
1114       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1115     // Generate non-pic code that has direct accesses to the constant pool.
1116     // The address of the global is just (hi(&g)+lo(&g)).
1117     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1118   }
1119
1120   if (TM.getRelocationModel() == Reloc::PIC_) {
1121     // With PIC, the first instruction is actually "GR+hi(&G)".
1122     Hi = DAG.getNode(ISD::ADD, PtrVT,
1123                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1124   }
1125
1126   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1127   return Lo;
1128 }
1129
1130 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1131                                                    SelectionDAG &DAG) {
1132   assert(0 && "TLS not implemented for PPC.");
1133   return SDValue(); // Not reached
1134 }
1135
1136 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1137                                               SelectionDAG &DAG) {
1138   MVT PtrVT = Op.getValueType();
1139   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1140   GlobalValue *GV = GSDN->getGlobal();
1141   SDValue GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1142   SDValue Zero = DAG.getConstant(0, PtrVT);
1143   DebugLoc dl = GSDN->getDebugLoc();
1144
1145   const TargetMachine &TM = DAG.getTarget();
1146
1147   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, GA, Zero);
1148   SDValue Lo = DAG.getNode(PPCISD::Lo, dl, PtrVT, GA, Zero);
1149
1150   // If this is a non-darwin platform, we don't support non-static relo models
1151   // yet.
1152   if (TM.getRelocationModel() == Reloc::Static ||
1153       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1154     // Generate non-pic code that has direct accesses to globals.
1155     // The address of the global is just (hi(&g)+lo(&g)).
1156     return DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1157   }
1158
1159   if (TM.getRelocationModel() == Reloc::PIC_) {
1160     // With PIC, the first instruction is actually "GR+hi(&G)".
1161     Hi = DAG.getNode(ISD::ADD, dl, PtrVT,
1162                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1163   }
1164
1165   Lo = DAG.getNode(ISD::ADD, dl, PtrVT, Hi, Lo);
1166
1167   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1168     return Lo;
1169
1170   // If the global is weak or external, we have to go through the lazy
1171   // resolution stub.
1172   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Lo, NULL, 0);
1173 }
1174
1175 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) {
1176   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1177   DebugLoc dl = Op.getNode()->getDebugLoc();
1178
1179   // If we're comparing for equality to zero, expose the fact that this is
1180   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1181   // fold the new nodes.
1182   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1183     if (C->isNullValue() && CC == ISD::SETEQ) {
1184       MVT VT = Op.getOperand(0).getValueType();
1185       SDValue Zext = Op.getOperand(0);
1186       if (VT.bitsLT(MVT::i32)) {
1187         VT = MVT::i32;
1188         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1189       }
1190       unsigned Log2b = Log2_32(VT.getSizeInBits());
1191       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1192       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1193                                 DAG.getConstant(Log2b, MVT::i32));
1194       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1195     }
1196     // Leave comparisons against 0 and -1 alone for now, since they're usually
1197     // optimized.  FIXME: revisit this when we can custom lower all setcc
1198     // optimizations.
1199     if (C->isAllOnesValue() || C->isNullValue())
1200       return SDValue();
1201   }
1202
1203   // If we have an integer seteq/setne, turn it into a compare against zero
1204   // by xor'ing the rhs with the lhs, which is faster than setting a
1205   // condition register, reading it back out, and masking the correct bit.  The
1206   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1207   // the result to other bit-twiddling opportunities.
1208   MVT LHSVT = Op.getOperand(0).getValueType();
1209   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1210     MVT VT = Op.getValueType();
1211     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1212                                 Op.getOperand(1));
1213     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1214   }
1215   return SDValue();
1216 }
1217
1218 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1219                               int VarArgsFrameIndex,
1220                               int VarArgsStackOffset,
1221                               unsigned VarArgsNumGPR,
1222                               unsigned VarArgsNumFPR,
1223                               const PPCSubtarget &Subtarget) {
1224
1225   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1226   return SDValue(); // Not reached
1227 }
1228
1229 SDValue PPCTargetLowering::LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
1230   SDValue Chain = Op.getOperand(0);
1231   SDValue Trmp = Op.getOperand(1); // trampoline
1232   SDValue FPtr = Op.getOperand(2); // nested function
1233   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1234   DebugLoc dl = Op.getNode()->getDebugLoc();
1235
1236   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1237   bool isPPC64 = (PtrVT == MVT::i64);
1238   const Type *IntPtrTy =
1239     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType();
1240
1241   TargetLowering::ArgListTy Args;
1242   TargetLowering::ArgListEntry Entry;
1243
1244   Entry.Ty = IntPtrTy;
1245   Entry.Node = Trmp; Args.push_back(Entry);
1246
1247   // TrampSize == (isPPC64 ? 48 : 40);
1248   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1249                                isPPC64 ? MVT::i64 : MVT::i32);
1250   Args.push_back(Entry);
1251
1252   Entry.Node = FPtr; Args.push_back(Entry);
1253   Entry.Node = Nest; Args.push_back(Entry);
1254
1255   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1256   std::pair<SDValue, SDValue> CallResult =
1257     LowerCallTo(Chain, Op.getValueType().getTypeForMVT(), false, false,
1258                 false, false, CallingConv::C, false,
1259                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1260                 Args, DAG, dl);
1261
1262   SDValue Ops[] =
1263     { CallResult.first, CallResult.second };
1264
1265   return DAG.getMergeValues(Ops, 2);
1266 }
1267
1268 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1269                                         int VarArgsFrameIndex,
1270                                         int VarArgsStackOffset,
1271                                         unsigned VarArgsNumGPR,
1272                                         unsigned VarArgsNumFPR,
1273                                         const PPCSubtarget &Subtarget) {
1274   DebugLoc dl = Op.getNode()->getDebugLoc();
1275
1276   if (Subtarget.isMachoABI()) {
1277     // vastart just stores the address of the VarArgsFrameIndex slot into the
1278     // memory location argument.
1279     MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1280     SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1281     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1282     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0);
1283   }
1284
1285   // For ELF 32 ABI we follow the layout of the va_list struct.
1286   // We suppose the given va_list is already allocated.
1287   //
1288   // typedef struct {
1289   //  char gpr;     /* index into the array of 8 GPRs
1290   //                 * stored in the register save area
1291   //                 * gpr=0 corresponds to r3,
1292   //                 * gpr=1 to r4, etc.
1293   //                 */
1294   //  char fpr;     /* index into the array of 8 FPRs
1295   //                 * stored in the register save area
1296   //                 * fpr=0 corresponds to f1,
1297   //                 * fpr=1 to f2, etc.
1298   //                 */
1299   //  char *overflow_arg_area;
1300   //                /* location on stack that holds
1301   //                 * the next overflow argument
1302   //                 */
1303   //  char *reg_save_area;
1304   //               /* where r3:r10 and f1:f8 (if saved)
1305   //                * are stored
1306   //                */
1307   // } va_list[1];
1308
1309
1310   SDValue ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1311   SDValue ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1312
1313
1314   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1315
1316   SDValue StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1317   SDValue FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1318
1319   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1320   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1321
1322   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1323   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1324
1325   uint64_t FPROffset = 1;
1326   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1327
1328   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1329
1330   // Store first byte : number of int regs
1331   SDValue firstStore = DAG.getStore(Op.getOperand(0), dl, ArgGPR,
1332                                       Op.getOperand(1), SV, 0);
1333   uint64_t nextOffset = FPROffset;
1334   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1335                                   ConstFPROffset);
1336
1337   // Store second byte : number of float regs
1338   SDValue secondStore =
1339     DAG.getStore(firstStore, dl, ArgFPR, nextPtr, SV, nextOffset);
1340   nextOffset += StackOffset;
1341   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1342
1343   // Store second word : arguments given on stack
1344   SDValue thirdStore =
1345     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr, SV, nextOffset);
1346   nextOffset += FrameOffset;
1347   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1348
1349   // Store third word : arguments given in registers
1350   return DAG.getStore(thirdStore, dl, FR, nextPtr, SV, nextOffset);
1351
1352 }
1353
1354 #include "PPCGenCallingConv.inc"
1355
1356 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1357 /// depending on which subtarget is selected.
1358 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1359   if (Subtarget.isMachoABI()) {
1360     static const unsigned FPR[] = {
1361       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1362       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1363     };
1364     return FPR;
1365   }
1366
1367
1368   static const unsigned FPR[] = {
1369     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1370     PPC::F8
1371   };
1372   return FPR;
1373 }
1374
1375 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1376 /// the stack.
1377 static unsigned CalculateStackSlotSize(SDValue Arg, ISD::ArgFlagsTy Flags,
1378                                        bool isVarArg, unsigned PtrByteSize) {
1379   MVT ArgVT = Arg.getValueType();
1380   unsigned ArgSize =ArgVT.getSizeInBits()/8;
1381   if (Flags.isByVal())
1382     ArgSize = Flags.getByValSize();
1383   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1384
1385   return ArgSize;
1386 }
1387
1388 SDValue
1389 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDValue Op,
1390                                          SelectionDAG &DAG,
1391                                          int &VarArgsFrameIndex,
1392                                          int &VarArgsStackOffset,
1393                                          unsigned &VarArgsNumGPR,
1394                                          unsigned &VarArgsNumFPR,
1395                                          const PPCSubtarget &Subtarget) {
1396   // TODO: add description of PPC stack frame format, or at least some docs.
1397   //
1398   MachineFunction &MF = DAG.getMachineFunction();
1399   MachineFrameInfo *MFI = MF.getFrameInfo();
1400   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1401   SmallVector<SDValue, 8> ArgValues;
1402   SDValue Root = Op.getOperand(0);
1403   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue() != 0;
1404   DebugLoc dl = Op.getNode()->getDebugLoc();
1405
1406   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1407   bool isPPC64 = PtrVT == MVT::i64;
1408   bool isMachoABI = Subtarget.isMachoABI();
1409   bool isELF32_ABI = Subtarget.isELF32_ABI();
1410   // Potential tail calls could cause overwriting of argument stack slots.
1411   unsigned CC = MF.getFunction()->getCallingConv();
1412   bool isImmutable = !(PerformTailCallOpt && (CC==CallingConv::Fast));
1413   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1414
1415   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1416   // Area that is at least reserved in caller of this function.
1417   unsigned MinReservedArea = ArgOffset;
1418
1419   static const unsigned GPR_32[] = {           // 32-bit registers.
1420     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1421     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1422   };
1423   static const unsigned GPR_64[] = {           // 64-bit registers.
1424     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1425     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1426   };
1427
1428   static const unsigned *FPR = GetFPR(Subtarget);
1429
1430   static const unsigned VR[] = {
1431     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1432     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1433   };
1434
1435   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1436   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1437   const unsigned Num_VR_Regs  = array_lengthof( VR);
1438
1439   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1440
1441   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1442
1443   // In 32-bit non-varargs functions, the stack space for vectors is after the
1444   // stack space for non-vectors.  We do not use this space unless we have
1445   // too many vectors to fit in registers, something that only occurs in
1446   // constructed examples:), but we have to walk the arglist to figure
1447   // that out...for the pathological case, compute VecArgOffset as the
1448   // start of the vector parameter area.  Computing VecArgOffset is the
1449   // entire point of the following loop.
1450   // Altivec is not mentioned in the ppc32 Elf Supplement, so I'm not trying
1451   // to handle Elf here.
1452   unsigned VecArgOffset = ArgOffset;
1453   if (!isVarArg && !isPPC64) {
1454     for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues()-1; ArgNo != e;
1455          ++ArgNo) {
1456       MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1457       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1458       ISD::ArgFlagsTy Flags =
1459         cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1460
1461       if (Flags.isByVal()) {
1462         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1463         ObjSize = Flags.getByValSize();
1464         unsigned ArgSize =
1465                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1466         VecArgOffset += ArgSize;
1467         continue;
1468       }
1469
1470       switch(ObjectVT.getSimpleVT()) {
1471       default: assert(0 && "Unhandled argument type!");
1472       case MVT::i32:
1473       case MVT::f32:
1474         VecArgOffset += isPPC64 ? 8 : 4;
1475         break;
1476       case MVT::i64:  // PPC64
1477       case MVT::f64:
1478         VecArgOffset += 8;
1479         break;
1480       case MVT::v4f32:
1481       case MVT::v4i32:
1482       case MVT::v8i16:
1483       case MVT::v16i8:
1484         // Nothing to do, we're only looking at Nonvector args here.
1485         break;
1486       }
1487     }
1488   }
1489   // We've found where the vector parameter area in memory is.  Skip the
1490   // first 12 parameters; these don't use that memory.
1491   VecArgOffset = ((VecArgOffset+15)/16)*16;
1492   VecArgOffset += 12*16;
1493
1494   // Add DAG nodes to load the arguments or copy them out of registers.  On
1495   // entry to a function on PPC, the arguments start after the linkage area,
1496   // although the first ones are often in registers.
1497   //
1498   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1499   // represented with two words (long long or double) must be copied to an
1500   // even GPR_idx value or to an even ArgOffset value.
1501
1502   SmallVector<SDValue, 8> MemOps;
1503   unsigned nAltivecParamsAtEnd = 0;
1504   for (unsigned ArgNo = 0, e = Op.getNode()->getNumValues() - 1;
1505        ArgNo != e; ++ArgNo) {
1506     SDValue ArgVal;
1507     bool needsLoad = false;
1508     MVT ObjectVT = Op.getValue(ArgNo).getValueType();
1509     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1510     unsigned ArgSize = ObjSize;
1511     ISD::ArgFlagsTy Flags =
1512       cast<ARG_FLAGSSDNode>(Op.getOperand(ArgNo+3))->getArgFlags();
1513     // See if next argument requires stack alignment in ELF
1514     bool Align = Flags.isSplit();
1515
1516     unsigned CurArgOffset = ArgOffset;
1517
1518     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1519     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1520         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1521       if (isVarArg || isPPC64) {
1522         MinReservedArea = ((MinReservedArea+15)/16)*16;
1523         MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1524                                                   Flags,
1525                                                   isVarArg,
1526                                                   PtrByteSize);
1527       } else  nAltivecParamsAtEnd++;
1528     } else
1529       // Calculate min reserved area.
1530       MinReservedArea += CalculateStackSlotSize(Op.getValue(ArgNo),
1531                                                 Flags,
1532                                                 isVarArg,
1533                                                 PtrByteSize);
1534
1535     // FIXME alignment for ELF may not be right
1536     // FIXME the codegen can be much improved in some cases.
1537     // We do not have to keep everything in memory.
1538     if (Flags.isByVal()) {
1539       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1540       ObjSize = Flags.getByValSize();
1541       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1542       // Double word align in ELF
1543       if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1544       // Objects of size 1 and 2 are right justified, everything else is
1545       // left justified.  This means the memory address is adjusted forwards.
1546       if (ObjSize==1 || ObjSize==2) {
1547         CurArgOffset = CurArgOffset + (4 - ObjSize);
1548       }
1549       // The value of the object is its address.
1550       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1551       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1552       ArgValues.push_back(FIN);
1553       if (ObjSize==1 || ObjSize==2) {
1554         if (GPR_idx != Num_GPR_Regs) {
1555           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1556           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1557           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1558           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1559                                NULL, 0, ObjSize==1 ? MVT::i8 : MVT::i16 );
1560           MemOps.push_back(Store);
1561           ++GPR_idx;
1562           if (isMachoABI) ArgOffset += PtrByteSize;
1563         } else {
1564           ArgOffset += PtrByteSize;
1565         }
1566         continue;
1567       }
1568       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1569         // Store whatever pieces of the object are in registers
1570         // to memory.  ArgVal will be address of the beginning of
1571         // the object.
1572         if (GPR_idx != Num_GPR_Regs) {
1573           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1574           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1575           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1576           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1577           SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1578           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1579           MemOps.push_back(Store);
1580           ++GPR_idx;
1581           if (isMachoABI) ArgOffset += PtrByteSize;
1582         } else {
1583           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1584           break;
1585         }
1586       }
1587       continue;
1588     }
1589
1590     switch (ObjectVT.getSimpleVT()) {
1591     default: assert(0 && "Unhandled argument type!");
1592     case MVT::i32:
1593       if (!isPPC64) {
1594         // Double word align in ELF
1595         if (Align && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1596
1597         if (GPR_idx != Num_GPR_Regs) {
1598           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1599           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1600           ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i32);
1601           ++GPR_idx;
1602         } else {
1603           needsLoad = true;
1604           ArgSize = PtrByteSize;
1605         }
1606         // Stack align in ELF
1607         if (needsLoad && Align && isELF32_ABI)
1608           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1609         // All int arguments reserve stack space in Macho ABI.
1610         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1611         break;
1612       }
1613       // FALLTHROUGH
1614     case MVT::i64:  // PPC64
1615       if (GPR_idx != Num_GPR_Regs) {
1616         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1617         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1618         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, MVT::i64);
1619
1620         if (ObjectVT == MVT::i32) {
1621           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1622           // value to MVT::i64 and then truncate to the correct register size.
1623           if (Flags.isSExt())
1624             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
1625                                  DAG.getValueType(ObjectVT));
1626           else if (Flags.isZExt())
1627             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
1628                                  DAG.getValueType(ObjectVT));
1629
1630           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
1631         }
1632
1633         ++GPR_idx;
1634       } else {
1635         needsLoad = true;
1636         ArgSize = PtrByteSize;
1637       }
1638       // All int arguments reserve stack space in Macho ABI.
1639       if (isMachoABI || needsLoad) ArgOffset += 8;
1640       break;
1641
1642     case MVT::f32:
1643     case MVT::f64:
1644       // Every 4 bytes of argument space consumes one of the GPRs available for
1645       // argument passing.
1646       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1647         ++GPR_idx;
1648         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1649           ++GPR_idx;
1650       }
1651       if (FPR_idx != Num_FPR_Regs) {
1652         unsigned VReg;
1653         if (ObjectVT == MVT::f32)
1654           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1655         else
1656           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1657         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1658         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1659         ++FPR_idx;
1660       } else {
1661         needsLoad = true;
1662       }
1663
1664       // Stack align in ELF
1665       if (needsLoad && Align && isELF32_ABI)
1666         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1667       // All FP arguments reserve stack space in Macho ABI.
1668       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1669       break;
1670     case MVT::v4f32:
1671     case MVT::v4i32:
1672     case MVT::v8i16:
1673     case MVT::v16i8:
1674       // Note that vector arguments in registers don't reserve stack space,
1675       // except in varargs functions.
1676       if (VR_idx != Num_VR_Regs) {
1677         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1678         RegInfo.addLiveIn(VR[VR_idx], VReg);
1679         ArgVal = DAG.getCopyFromReg(Root, dl, VReg, ObjectVT);
1680         if (isVarArg) {
1681           while ((ArgOffset % 16) != 0) {
1682             ArgOffset += PtrByteSize;
1683             if (GPR_idx != Num_GPR_Regs)
1684               GPR_idx++;
1685           }
1686           ArgOffset += 16;
1687           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs);
1688         }
1689         ++VR_idx;
1690       } else {
1691         if (!isVarArg && !isPPC64) {
1692           // Vectors go after all the nonvectors.
1693           CurArgOffset = VecArgOffset;
1694           VecArgOffset += 16;
1695         } else {
1696           // Vectors are aligned.
1697           ArgOffset = ((ArgOffset+15)/16)*16;
1698           CurArgOffset = ArgOffset;
1699           ArgOffset += 16;
1700         }
1701         needsLoad = true;
1702       }
1703       break;
1704     }
1705
1706     // We need to load the argument to a virtual register if we determined above
1707     // that we ran out of physical registers of the appropriate type.
1708     if (needsLoad) {
1709       int FI = MFI->CreateFixedObject(ObjSize,
1710                                       CurArgOffset + (ArgSize - ObjSize),
1711                                       isImmutable);
1712       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1713       ArgVal = DAG.getLoad(ObjectVT, dl, Root, FIN, NULL, 0);
1714     }
1715
1716     ArgValues.push_back(ArgVal);
1717   }
1718
1719   // Set the size that is at least reserved in caller of this function.  Tail
1720   // call optimized function's reserved stack space needs to be aligned so that
1721   // taking the difference between two stack areas will result in an aligned
1722   // stack.
1723   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1724   // Add the Altivec parameters at the end, if needed.
1725   if (nAltivecParamsAtEnd) {
1726     MinReservedArea = ((MinReservedArea+15)/16)*16;
1727     MinReservedArea += 16*nAltivecParamsAtEnd;
1728   }
1729   MinReservedArea =
1730     std::max(MinReservedArea,
1731              PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1732   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1733     getStackAlignment();
1734   unsigned AlignMask = TargetAlign-1;
1735   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1736   FI->setMinReservedArea(MinReservedArea);
1737
1738   // If the function takes variable number of arguments, make a frame index for
1739   // the start of the first vararg value... for expansion of llvm.va_start.
1740   if (isVarArg) {
1741
1742     int depth;
1743     if (isELF32_ABI) {
1744       VarArgsNumGPR = GPR_idx;
1745       VarArgsNumFPR = FPR_idx;
1746
1747       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1748       // pointer.
1749       depth = -(Num_GPR_Regs * PtrVT.getSizeInBits()/8 +
1750                 Num_FPR_Regs * MVT(MVT::f64).getSizeInBits()/8 +
1751                 PtrVT.getSizeInBits()/8);
1752
1753       VarArgsStackOffset = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1754                                                   ArgOffset);
1755
1756     }
1757     else
1758       depth = ArgOffset;
1759
1760     VarArgsFrameIndex = MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1761                                                depth);
1762     SDValue FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1763
1764     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1765     // stored to the VarArgsFrameIndex on the stack.
1766     if (isELF32_ABI) {
1767       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1768         SDValue Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1769         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1770         MemOps.push_back(Store);
1771         // Increment the address by four for the next argument to store
1772         SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1773         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1774       }
1775     }
1776
1777     // If this function is vararg, store any remaining integer argument regs
1778     // to their spots on the stack so that they may be loaded by deferencing the
1779     // result of va_next.
1780     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1781       unsigned VReg;
1782       if (isPPC64)
1783         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1784       else
1785         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1786
1787       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1788       SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, PtrVT);
1789       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1790       MemOps.push_back(Store);
1791       // Increment the address by four for the next argument to store
1792       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1793       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1794     }
1795
1796     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1797     // on the stack.
1798     if (isELF32_ABI) {
1799       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1800         SDValue Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1801         SDValue Store = DAG.getStore(Root, dl, Val, FIN, NULL, 0);
1802         MemOps.push_back(Store);
1803         // Increment the address by eight for the next argument to store
1804         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1805                                            PtrVT);
1806         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1807       }
1808
1809       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1810         unsigned VReg;
1811         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1812
1813         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1814         SDValue Val = DAG.getCopyFromReg(Root, dl, VReg, MVT::f64);
1815         SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN, NULL, 0);
1816         MemOps.push_back(Store);
1817         // Increment the address by eight for the next argument to store
1818         SDValue PtrOff = DAG.getConstant(MVT(MVT::f64).getSizeInBits()/8,
1819                                            PtrVT);
1820         FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1821       }
1822     }
1823   }
1824
1825   if (!MemOps.empty())
1826     Root = DAG.getNode(ISD::TokenFactor, dl,
1827                        MVT::Other, &MemOps[0], MemOps.size());
1828
1829   ArgValues.push_back(Root);
1830
1831   // Return the new list of results.
1832   return DAG.getNode(ISD::MERGE_VALUES, dl, Op.getNode()->getVTList(),
1833                      &ArgValues[0], ArgValues.size());
1834 }
1835
1836 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
1837 /// linkage area.
1838 static unsigned
1839 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
1840                                      bool isPPC64,
1841                                      bool isMachoABI,
1842                                      bool isVarArg,
1843                                      unsigned CC,
1844                                      CallSDNode *TheCall,
1845                                      unsigned &nAltivecParamsAtEnd) {
1846   // Count how many bytes are to be pushed on the stack, including the linkage
1847   // area, and parameter passing area.  We start with 24/48 bytes, which is
1848   // prereserved space for [SP][CR][LR][3 x unused].
1849   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1850   unsigned NumOps = TheCall->getNumArgs();
1851   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1852
1853   // Add up all the space actually used.
1854   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
1855   // they all go in registers, but we must reserve stack space for them for
1856   // possible use by the caller.  In varargs or 64-bit calls, parameters are
1857   // assigned stack space in order, with padding so Altivec parameters are
1858   // 16-byte aligned.
1859   nAltivecParamsAtEnd = 0;
1860   for (unsigned i = 0; i != NumOps; ++i) {
1861     SDValue Arg = TheCall->getArg(i);
1862     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1863     MVT ArgVT = Arg.getValueType();
1864     // Varargs Altivec parameters are padded to a 16 byte boundary.
1865     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
1866         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
1867       if (!isVarArg && !isPPC64) {
1868         // Non-varargs Altivec parameters go after all the non-Altivec
1869         // parameters; handle those later so we know how much padding we need.
1870         nAltivecParamsAtEnd++;
1871         continue;
1872       }
1873       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
1874       NumBytes = ((NumBytes+15)/16)*16;
1875     }
1876     NumBytes += CalculateStackSlotSize(Arg, Flags, isVarArg, PtrByteSize);
1877   }
1878
1879    // Allow for Altivec parameters at the end, if needed.
1880   if (nAltivecParamsAtEnd) {
1881     NumBytes = ((NumBytes+15)/16)*16;
1882     NumBytes += 16*nAltivecParamsAtEnd;
1883   }
1884
1885   // The prolog code of the callee may store up to 8 GPR argument registers to
1886   // the stack, allowing va_start to index over them in memory if its varargs.
1887   // Because we cannot tell if this is needed on the caller side, we have to
1888   // conservatively assume that it is needed.  As such, make sure we have at
1889   // least enough stack space for the caller to store the 8 GPRs.
1890   NumBytes = std::max(NumBytes,
1891                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1892
1893   // Tail call needs the stack to be aligned.
1894   if (CC==CallingConv::Fast && PerformTailCallOpt) {
1895     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameInfo()->
1896       getStackAlignment();
1897     unsigned AlignMask = TargetAlign-1;
1898     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
1899   }
1900
1901   return NumBytes;
1902 }
1903
1904 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
1905 /// adjusted to accomodate the arguments for the tailcall.
1906 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool IsTailCall,
1907                                    unsigned ParamSize) {
1908
1909   if (!IsTailCall) return 0;
1910
1911   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
1912   unsigned CallerMinReservedArea = FI->getMinReservedArea();
1913   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
1914   // Remember only if the new adjustement is bigger.
1915   if (SPDiff < FI->getTailCallSPDelta())
1916     FI->setTailCallSPDelta(SPDiff);
1917
1918   return SPDiff;
1919 }
1920
1921 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1922 /// following the call is a return. A function is eligible if caller/callee
1923 /// calling conventions match, currently only fastcc supports tail calls, and
1924 /// the function CALL is immediatly followed by a RET.
1925 bool
1926 PPCTargetLowering::IsEligibleForTailCallOptimization(CallSDNode *TheCall,
1927                                                      SDValue Ret,
1928                                                      SelectionDAG& DAG) const {
1929   // Variable argument functions are not supported.
1930   if (!PerformTailCallOpt || TheCall->isVarArg())
1931     return false;
1932
1933   if (CheckTailCallReturnConstraints(TheCall, Ret)) {
1934     MachineFunction &MF = DAG.getMachineFunction();
1935     unsigned CallerCC = MF.getFunction()->getCallingConv();
1936     unsigned CalleeCC = TheCall->getCallingConv();
1937     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1938       // Functions containing by val parameters are not supported.
1939       for (unsigned i = 0; i != TheCall->getNumArgs(); i++) {
1940          ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
1941          if (Flags.isByVal()) return false;
1942       }
1943
1944       SDValue Callee = TheCall->getCallee();
1945       // Non PIC/GOT  tail calls are supported.
1946       if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
1947         return true;
1948
1949       // At the moment we can only do local tail calls (in same module, hidden
1950       // or protected) if we are generating PIC.
1951       if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1952         return G->getGlobal()->hasHiddenVisibility()
1953             || G->getGlobal()->hasProtectedVisibility();
1954     }
1955   }
1956
1957   return false;
1958 }
1959
1960 /// isCallCompatibleAddress - Return the immediate to use if the specified
1961 /// 32-bit value is representable in the immediate field of a BxA instruction.
1962 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
1963   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1964   if (!C) return 0;
1965
1966   int Addr = C->getZExtValue();
1967   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1968       (Addr << 6 >> 6) != Addr)
1969     return 0;  // Top 6 bits have to be sext of immediate.
1970
1971   return DAG.getConstant((int)C->getZExtValue() >> 2,
1972                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
1973 }
1974
1975 namespace {
1976
1977 struct TailCallArgumentInfo {
1978   SDValue Arg;
1979   SDValue FrameIdxOp;
1980   int       FrameIdx;
1981
1982   TailCallArgumentInfo() : FrameIdx(0) {}
1983 };
1984
1985 }
1986
1987 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
1988 static void
1989 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
1990                                            SDValue Chain,
1991                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
1992                    SmallVector<SDValue, 8> &MemOpChains,
1993                    DebugLoc dl) {
1994   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
1995     SDValue Arg = TailCallArgs[i].Arg;
1996     SDValue FIN = TailCallArgs[i].FrameIdxOp;
1997     int FI = TailCallArgs[i].FrameIdx;
1998     // Store relative to framepointer.
1999     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2000                                        PseudoSourceValue::getFixedStack(FI),
2001                                        0));
2002   }
2003 }
2004
2005 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2006 /// the appropriate stack slot for the tail call optimized function call.
2007 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2008                                                MachineFunction &MF,
2009                                                SDValue Chain,
2010                                                SDValue OldRetAddr,
2011                                                SDValue OldFP,
2012                                                int SPDiff,
2013                                                bool isPPC64,
2014                                                bool isMachoABI,
2015                                                DebugLoc dl) {
2016   if (SPDiff) {
2017     // Calculate the new stack slot for the return address.
2018     int SlotSize = isPPC64 ? 8 : 4;
2019     int NewRetAddrLoc = SPDiff + PPCFrameInfo::getReturnSaveOffset(isPPC64,
2020                                                                    isMachoABI);
2021     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2022                                                           NewRetAddrLoc);
2023     int NewFPLoc = SPDiff + PPCFrameInfo::getFramePointerSaveOffset(isPPC64,
2024                                                                     isMachoABI);
2025     int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc);
2026
2027     MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2028     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2029     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2030                          PseudoSourceValue::getFixedStack(NewRetAddr), 0);
2031     SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2032     Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2033                          PseudoSourceValue::getFixedStack(NewFPIdx), 0);
2034   }
2035   return Chain;
2036 }
2037
2038 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2039 /// the position of the argument.
2040 static void
2041 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2042                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2043                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2044   int Offset = ArgOffset + SPDiff;
2045   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2046   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
2047   MVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2048   SDValue FIN = DAG.getFrameIndex(FI, VT);
2049   TailCallArgumentInfo Info;
2050   Info.Arg = Arg;
2051   Info.FrameIdxOp = FIN;
2052   Info.FrameIdx = FI;
2053   TailCallArguments.push_back(Info);
2054 }
2055
2056 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2057 /// stack slot. Returns the chain as result and the loaded frame pointers in
2058 /// LROpOut/FPOpout. Used when tail calling.
2059 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2060                                                         int SPDiff,
2061                                                         SDValue Chain,
2062                                                         SDValue &LROpOut,
2063                                                         SDValue &FPOpOut,
2064                                                         DebugLoc dl) {
2065   if (SPDiff) {
2066     // Load the LR and FP stack slot for later adjusting.
2067     MVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2068     LROpOut = getReturnAddrFrameIndex(DAG);
2069     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, NULL, 0);
2070     Chain = SDValue(LROpOut.getNode(), 1);
2071     FPOpOut = getFramePointerFrameIndex(DAG);
2072     FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, NULL, 0);
2073     Chain = SDValue(FPOpOut.getNode(), 1);
2074   }
2075   return Chain;
2076 }
2077
2078 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2079 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2080 /// specified by the specific parameter attribute. The copy will be passed as
2081 /// a byval function parameter.
2082 /// Sometimes what we are copying is the end of a larger object, the part that
2083 /// does not fit in registers.
2084 static SDValue
2085 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2086                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2087                           unsigned Size, DebugLoc dl) {
2088   SDValue SizeNode = DAG.getConstant(Size, MVT::i32);
2089   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2090                        false, NULL, 0, NULL, 0);
2091 }
2092
2093 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2094 /// tail calls.
2095 static void
2096 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2097                  SDValue Arg, SDValue PtrOff, int SPDiff,
2098                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2099                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2100                  SmallVector<TailCallArgumentInfo, 8>& TailCallArguments,
2101                  DebugLoc dl) {
2102   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2103   if (!isTailCall) {
2104     if (isVector) {
2105       SDValue StackPtr;
2106       if (isPPC64)
2107         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2108       else
2109         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2110       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2111                            DAG.getConstant(ArgOffset, PtrVT));
2112     }
2113     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0));
2114   // Calculate and remember argument location.
2115   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2116                                   TailCallArguments);
2117 }
2118
2119 SDValue PPCTargetLowering::LowerCALL(SDValue Op, SelectionDAG &DAG,
2120                                        const PPCSubtarget &Subtarget,
2121                                        TargetMachine &TM) {
2122   CallSDNode *TheCall = cast<CallSDNode>(Op.getNode());
2123   SDValue Chain  = TheCall->getChain();
2124   bool isVarArg   = TheCall->isVarArg();
2125   unsigned CC     = TheCall->getCallingConv();
2126   bool isTailCall = TheCall->isTailCall()
2127                  && CC == CallingConv::Fast && PerformTailCallOpt;
2128   SDValue Callee = TheCall->getCallee();
2129   unsigned NumOps  = TheCall->getNumArgs();
2130   DebugLoc dl = TheCall->getDebugLoc();
2131
2132   bool isMachoABI = Subtarget.isMachoABI();
2133   bool isELF32_ABI  = Subtarget.isELF32_ABI();
2134
2135   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2136   bool isPPC64 = PtrVT == MVT::i64;
2137   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2138
2139   MachineFunction &MF = DAG.getMachineFunction();
2140
2141   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
2142   // SelectExpr to use to put the arguments in the appropriate registers.
2143   std::vector<SDValue> args_to_use;
2144
2145   // Mark this function as potentially containing a function that contains a
2146   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2147   // and restoring the callers stack pointer in this functions epilog. This is
2148   // done because by tail calling the called function might overwrite the value
2149   // in this function's (MF) stack pointer stack slot 0(SP).
2150   if (PerformTailCallOpt && CC==CallingConv::Fast)
2151     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2152
2153   unsigned nAltivecParamsAtEnd = 0;
2154
2155   // Count how many bytes are to be pushed on the stack, including the linkage
2156   // area, and parameter passing area.  We start with 24/48 bytes, which is
2157   // prereserved space for [SP][CR][LR][3 x unused].
2158   unsigned NumBytes =
2159     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isMachoABI, isVarArg, CC,
2160                                          TheCall, nAltivecParamsAtEnd);
2161
2162   // Calculate by how many bytes the stack has to be adjusted in case of tail
2163   // call optimization.
2164   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2165
2166   // Adjust the stack pointer for the new arguments...
2167   // These operations are automatically eliminated by the prolog/epilog pass
2168   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2169   SDValue CallSeqStart = Chain;
2170
2171   // Load the return address and frame pointer so it can be move somewhere else
2172   // later.
2173   SDValue LROp, FPOp;
2174   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, dl);
2175
2176   // Set up a copy of the stack pointer for use loading and storing any
2177   // arguments that may not fit in the registers available for argument
2178   // passing.
2179   SDValue StackPtr;
2180   if (isPPC64)
2181     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2182   else
2183     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2184
2185   // Figure out which arguments are going to go in registers, and which in
2186   // memory.  Also, if this is a vararg function, floating point operations
2187   // must be stored to our stack, and loaded into integer regs as well, if
2188   // any integer regs are available for argument passing.
2189   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
2190   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2191
2192   static const unsigned GPR_32[] = {           // 32-bit registers.
2193     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2194     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2195   };
2196   static const unsigned GPR_64[] = {           // 64-bit registers.
2197     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2198     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2199   };
2200   static const unsigned *FPR = GetFPR(Subtarget);
2201
2202   static const unsigned VR[] = {
2203     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2204     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2205   };
2206   const unsigned NumGPRs = array_lengthof(GPR_32);
2207   const unsigned NumFPRs = isMachoABI ? 13 : 8;
2208   const unsigned NumVRs  = array_lengthof( VR);
2209
2210   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
2211
2212   std::vector<std::pair<unsigned, SDValue> > RegsToPass;
2213   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2214
2215   SmallVector<SDValue, 8> MemOpChains;
2216   for (unsigned i = 0; i != NumOps; ++i) {
2217     bool inMem = false;
2218     SDValue Arg = TheCall->getArg(i);
2219     ISD::ArgFlagsTy Flags = TheCall->getArgFlags(i);
2220     // See if next argument requires stack alignment in ELF
2221     bool Align = Flags.isSplit();
2222
2223     // PtrOff will be used to store the current argument to the stack if a
2224     // register cannot be found for it.
2225     SDValue PtrOff;
2226
2227     // Stack align in ELF 32
2228     if (isELF32_ABI && Align)
2229       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
2230                                StackPtr.getValueType());
2231     else
2232       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
2233
2234     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
2235
2236     // On PPC64, promote integers to 64-bit values.
2237     if (isPPC64 && Arg.getValueType() == MVT::i32) {
2238       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
2239       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
2240       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
2241     }
2242
2243     // FIXME Elf untested, what are alignment rules?
2244     // FIXME memcpy is used way more than necessary.  Correctness first.
2245     if (Flags.isByVal()) {
2246       unsigned Size = Flags.getByValSize();
2247       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2248       if (Size==1 || Size==2) {
2249         // Very small objects are passed right-justified.
2250         // Everything else is passed left-justified.
2251         MVT VT = (Size==1) ? MVT::i8 : MVT::i16;
2252         if (GPR_idx != NumGPRs) {
2253           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
2254                                           NULL, 0, VT);
2255           MemOpChains.push_back(Load.getValue(1));
2256           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2257           if (isMachoABI)
2258             ArgOffset += PtrByteSize;
2259         } else {
2260           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
2261           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
2262           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
2263                                 CallSeqStart.getNode()->getOperand(0),
2264                                 Flags, DAG, Size, dl);
2265           // This must go outside the CALLSEQ_START..END.
2266           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2267                                CallSeqStart.getNode()->getOperand(1));
2268           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2269                                  NewCallSeqStart.getNode());
2270           Chain = CallSeqStart = NewCallSeqStart;
2271           ArgOffset += PtrByteSize;
2272         }
2273         continue;
2274       }
2275       // Copy entire object into memory.  There are cases where gcc-generated
2276       // code assumes it is there, even if it could be put entirely into
2277       // registers.  (This is not what the doc says.)
2278       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
2279                             CallSeqStart.getNode()->getOperand(0),
2280                             Flags, DAG, Size, dl);
2281       // This must go outside the CALLSEQ_START..END.
2282       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2283                            CallSeqStart.getNode()->getOperand(1));
2284       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
2285       Chain = CallSeqStart = NewCallSeqStart;
2286       // And copy the pieces of it that fit into registers.
2287       for (unsigned j=0; j<Size; j+=PtrByteSize) {
2288         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
2289         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
2290         if (GPR_idx != NumGPRs) {
2291           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg, NULL, 0);
2292           MemOpChains.push_back(Load.getValue(1));
2293           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2294           if (isMachoABI)
2295             ArgOffset += PtrByteSize;
2296         } else {
2297           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
2298           break;
2299         }
2300       }
2301       continue;
2302     }
2303
2304     switch (Arg.getValueType().getSimpleVT()) {
2305     default: assert(0 && "Unexpected ValueType for argument!");
2306     case MVT::i32:
2307     case MVT::i64:
2308       // Double word align in ELF
2309       if (isELF32_ABI && Align) GPR_idx += (GPR_idx % 2);
2310       if (GPR_idx != NumGPRs) {
2311         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
2312       } else {
2313         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2314                          isPPC64, isTailCall, false, MemOpChains,
2315                          TailCallArguments, dl);
2316         inMem = true;
2317       }
2318       if (inMem || isMachoABI) {
2319         // Stack align in ELF
2320         if (isELF32_ABI && Align)
2321           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2322
2323         ArgOffset += PtrByteSize;
2324       }
2325       break;
2326     case MVT::f32:
2327     case MVT::f64:
2328       if (FPR_idx != NumFPRs) {
2329         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
2330
2331         if (isVarArg) {
2332           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2333           MemOpChains.push_back(Store);
2334
2335           // Float varargs are always shadowed in available integer registers
2336           if (GPR_idx != NumGPRs) {
2337             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2338             MemOpChains.push_back(Load.getValue(1));
2339             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2340                                                                 Load));
2341           }
2342           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
2343             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
2344             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
2345             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff, NULL, 0);
2346             MemOpChains.push_back(Load.getValue(1));
2347             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
2348                                                                 Load));
2349           }
2350         } else {
2351           // If we have any FPRs remaining, we may also have GPRs remaining.
2352           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
2353           // GPRs.
2354           if (isMachoABI) {
2355             if (GPR_idx != NumGPRs)
2356               ++GPR_idx;
2357             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
2358                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
2359               ++GPR_idx;
2360           }
2361         }
2362       } else {
2363         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2364                          isPPC64, isTailCall, false, MemOpChains,
2365                          TailCallArguments, dl);
2366         inMem = true;
2367       }
2368       if (inMem || isMachoABI) {
2369         // Stack align in ELF
2370         if (isELF32_ABI && Align)
2371           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
2372         if (isPPC64)
2373           ArgOffset += 8;
2374         else
2375           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
2376       }
2377       break;
2378     case MVT::v4f32:
2379     case MVT::v4i32:
2380     case MVT::v8i16:
2381     case MVT::v16i8:
2382       if (isVarArg) {
2383         // These go aligned on the stack, or in the corresponding R registers
2384         // when within range.  The Darwin PPC ABI doc claims they also go in
2385         // V registers; in fact gcc does this only for arguments that are
2386         // prototyped, not for those that match the ...  We do it for all
2387         // arguments, seems to work.
2388         while (ArgOffset % 16 !=0) {
2389           ArgOffset += PtrByteSize;
2390           if (GPR_idx != NumGPRs)
2391             GPR_idx++;
2392         }
2393         // We could elide this store in the case where the object fits
2394         // entirely in R registers.  Maybe later.
2395         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2396                             DAG.getConstant(ArgOffset, PtrVT));
2397         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff, NULL, 0);
2398         MemOpChains.push_back(Store);
2399         if (VR_idx != NumVRs) {
2400           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff, NULL, 0);
2401           MemOpChains.push_back(Load.getValue(1));
2402           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
2403         }
2404         ArgOffset += 16;
2405         for (unsigned i=0; i<16; i+=PtrByteSize) {
2406           if (GPR_idx == NumGPRs)
2407             break;
2408           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
2409                                   DAG.getConstant(i, PtrVT));
2410           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, NULL, 0);
2411           MemOpChains.push_back(Load.getValue(1));
2412           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
2413         }
2414         break;
2415       }
2416
2417       // Non-varargs Altivec params generally go in registers, but have
2418       // stack space allocated at the end.
2419       if (VR_idx != NumVRs) {
2420         // Doesn't have GPR space allocated.
2421         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
2422       } else if (nAltivecParamsAtEnd==0) {
2423         // We are emitting Altivec params in order.
2424         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2425                          isPPC64, isTailCall, true, MemOpChains,
2426                          TailCallArguments, dl);
2427         ArgOffset += 16;
2428       }
2429       break;
2430     }
2431   }
2432   // If all Altivec parameters fit in registers, as they usually do,
2433   // they get stack space following the non-Altivec parameters.  We
2434   // don't track this here because nobody below needs it.
2435   // If there are more Altivec parameters than fit in registers emit
2436   // the stores here.
2437   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
2438     unsigned j = 0;
2439     // Offset is aligned; skip 1st 12 params which go in V registers.
2440     ArgOffset = ((ArgOffset+15)/16)*16;
2441     ArgOffset += 12*16;
2442     for (unsigned i = 0; i != NumOps; ++i) {
2443       SDValue Arg = TheCall->getArg(i);
2444       MVT ArgType = Arg.getValueType();
2445       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
2446           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
2447         if (++j > NumVRs) {
2448           SDValue PtrOff;
2449           // We are emitting Altivec params in order.
2450           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
2451                            isPPC64, isTailCall, true, MemOpChains,
2452                            TailCallArguments, dl);
2453           ArgOffset += 16;
2454         }
2455       }
2456     }
2457   }
2458
2459   if (!MemOpChains.empty())
2460     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2461                         &MemOpChains[0], MemOpChains.size());
2462
2463   // Build a sequence of copy-to-reg nodes chained together with token chain
2464   // and flag operands which copy the outgoing args into the appropriate regs.
2465   SDValue InFlag;
2466   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2467     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2468                              RegsToPass[i].second, InFlag);
2469     InFlag = Chain.getValue(1);
2470   }
2471
2472   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
2473   if (isVarArg && isELF32_ABI) {
2474     SDValue SetCR(DAG.getTargetNode(PPC::CRSET, dl, MVT::i32), 0);
2475     Chain = DAG.getCopyToReg(Chain, dl, PPC::CR1EQ, SetCR, InFlag);
2476     InFlag = Chain.getValue(1);
2477   }
2478
2479   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2480   // might overwrite each other in case of tail call optimization.
2481   if (isTailCall) {
2482     SmallVector<SDValue, 8> MemOpChains2;
2483     // Do not flag preceeding copytoreg stuff together with the following stuff.
2484     InFlag = SDValue();
2485     StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2486                                       MemOpChains2, dl);
2487     if (!MemOpChains2.empty())
2488       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2489                           &MemOpChains2[0], MemOpChains2.size());
2490
2491     // Store the return address to the appropriate stack slot.
2492     Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2493                                           isPPC64, isMachoABI, dl);
2494   }
2495
2496   // Emit callseq_end just before tailcall node.
2497   if (isTailCall) {
2498     SmallVector<SDValue, 8> CallSeqOps;
2499     SDVTList CallSeqNodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2500     CallSeqOps.push_back(Chain);
2501     CallSeqOps.push_back(DAG.getIntPtrConstant(NumBytes, true));
2502     CallSeqOps.push_back(DAG.getIntPtrConstant(0, true));
2503     if (InFlag.getNode())
2504       CallSeqOps.push_back(InFlag);
2505     Chain = DAG.getNode(ISD::CALLSEQ_END, CallSeqNodeTys, &CallSeqOps[0],
2506                         CallSeqOps.size());
2507     InFlag = Chain.getValue(1);
2508   }
2509
2510   std::vector<MVT> NodeTys;
2511   NodeTys.push_back(MVT::Other);   // Returns a chain
2512   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
2513
2514   SmallVector<SDValue, 8> Ops;
2515   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
2516
2517   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2518   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2519   // node so that legalize doesn't hack it.
2520   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2521     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
2522   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
2523     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
2524   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
2525     // If this is an absolute destination address, use the munged value.
2526     Callee = SDValue(Dest, 0);
2527   else {
2528     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2529     // to do the call, we can't use PPCISD::CALL.
2530     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2531     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2532                         2 + (InFlag.getNode() != 0));
2533     InFlag = Chain.getValue(1);
2534
2535     // Copy the callee address into R12/X12 on darwin.
2536     if (isMachoABI) {
2537       unsigned Reg = Callee.getValueType() == MVT::i32 ? PPC::R12 : PPC::X12;
2538       Chain = DAG.getCopyToReg(Chain, dl, Reg, Callee, InFlag);
2539       InFlag = Chain.getValue(1);
2540     }
2541
2542     NodeTys.clear();
2543     NodeTys.push_back(MVT::Other);
2544     NodeTys.push_back(MVT::Flag);
2545     Ops.push_back(Chain);
2546     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
2547     Callee.setNode(0);
2548     // Add CTR register as callee so a bctr can be emitted later.
2549     if (isTailCall)
2550       Ops.push_back(DAG.getRegister(PPC::CTR, getPointerTy()));
2551   }
2552
2553   // If this is a direct call, pass the chain and the callee.
2554   if (Callee.getNode()) {
2555     Ops.push_back(Chain);
2556     Ops.push_back(Callee);
2557   }
2558   // If this is a tail call add stack pointer delta.
2559   if (isTailCall)
2560     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2561
2562   // Add argument registers to the end of the list so that they are known live
2563   // into the call.
2564   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2565     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2566                                   RegsToPass[i].second.getValueType()));
2567
2568   // When performing tail call optimization the callee pops its arguments off
2569   // the stack. Account for this here so these bytes can be pushed back on in
2570   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2571   int BytesCalleePops =
2572     (CC==CallingConv::Fast && PerformTailCallOpt) ? NumBytes : 0;
2573
2574   if (InFlag.getNode())
2575     Ops.push_back(InFlag);
2576
2577   // Emit tail call.
2578   if (isTailCall) {
2579     assert(InFlag.getNode() &&
2580            "Flag must be set. Depend on flag being set in LowerRET");
2581     Chain = DAG.getNode(PPCISD::TAILCALL, dl,
2582                         TheCall->getVTList(), &Ops[0], Ops.size());
2583     return SDValue(Chain.getNode(), Op.getResNo());
2584   }
2585
2586   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2587   InFlag = Chain.getValue(1);
2588
2589   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2590                              DAG.getIntPtrConstant(BytesCalleePops, true),
2591                              InFlag);
2592   if (TheCall->getValueType(0) != MVT::Other)
2593     InFlag = Chain.getValue(1);
2594
2595   SmallVector<SDValue, 16> ResultVals;
2596   SmallVector<CCValAssign, 16> RVLocs;
2597   unsigned CallerCC = DAG.getMachineFunction().getFunction()->getCallingConv();
2598   CCState CCInfo(CallerCC, isVarArg, TM, RVLocs);
2599   CCInfo.AnalyzeCallResult(TheCall, RetCC_PPC);
2600
2601   // Copy all of the result registers out of their specified physreg.
2602   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2603     CCValAssign &VA = RVLocs[i];
2604     MVT VT = VA.getValVT();
2605     assert(VA.isRegLoc() && "Can only return in registers!");
2606     Chain = DAG.getCopyFromReg(Chain, dl,
2607                                VA.getLocReg(), VT, InFlag).getValue(1);
2608     ResultVals.push_back(Chain.getValue(0));
2609     InFlag = Chain.getValue(2);
2610   }
2611
2612   // If the function returns void, just return the chain.
2613   if (RVLocs.empty())
2614     return Chain;
2615
2616   // Otherwise, merge everything together with a MERGE_VALUES node.
2617   ResultVals.push_back(Chain);
2618   SDValue Res = DAG.getNode(ISD::MERGE_VALUES, dl, TheCall->getVTList(),
2619                             &ResultVals[0], ResultVals.size());
2620   return Res.getValue(Op.getResNo());
2621 }
2622
2623 SDValue PPCTargetLowering::LowerRET(SDValue Op, SelectionDAG &DAG,
2624                                       TargetMachine &TM) {
2625   SmallVector<CCValAssign, 16> RVLocs;
2626   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2627   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2628   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2629   CCInfo.AnalyzeReturn(Op.getNode(), RetCC_PPC);
2630
2631   // If this is the first return lowered for this function, add the regs to the
2632   // liveout set for the function.
2633   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2634     for (unsigned i = 0; i != RVLocs.size(); ++i)
2635       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2636   }
2637
2638   SDValue Chain = Op.getOperand(0);
2639
2640   Chain = GetPossiblePreceedingTailCall(Chain, PPCISD::TAILCALL);
2641   if (Chain.getOpcode() == PPCISD::TAILCALL) {
2642     SDValue TailCall = Chain;
2643     SDValue TargetAddress = TailCall.getOperand(1);
2644     SDValue StackAdjustment = TailCall.getOperand(2);
2645
2646     assert(((TargetAddress.getOpcode() == ISD::Register &&
2647              cast<RegisterSDNode>(TargetAddress)->getReg() == PPC::CTR) ||
2648             TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
2649             TargetAddress.getOpcode() == ISD::TargetGlobalAddress ||
2650             isa<ConstantSDNode>(TargetAddress)) &&
2651     "Expecting an global address, external symbol, absolute value or register");
2652
2653     assert(StackAdjustment.getOpcode() == ISD::Constant &&
2654            "Expecting a const value");
2655
2656     SmallVector<SDValue,8> Operands;
2657     Operands.push_back(Chain.getOperand(0));
2658     Operands.push_back(TargetAddress);
2659     Operands.push_back(StackAdjustment);
2660     // Copy registers used by the call. Last operand is a flag so it is not
2661     // copied.
2662     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
2663       Operands.push_back(Chain.getOperand(i));
2664     }
2665     return DAG.getNode(PPCISD::TC_RETURN, MVT::Other, &Operands[0],
2666                        Operands.size());
2667   }
2668
2669   SDValue Flag;
2670
2671   // Copy the result values into the output registers.
2672   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2673     CCValAssign &VA = RVLocs[i];
2674     assert(VA.isRegLoc() && "Can only return in registers!");
2675     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2676     Flag = Chain.getValue(1);
2677   }
2678
2679   if (Flag.getNode())
2680     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2681   else
2682     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2683 }
2684
2685 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
2686                                    const PPCSubtarget &Subtarget) {
2687   // When we pop the dynamic allocation we need to restore the SP link.
2688   DebugLoc dl = Op.getNode()->getDebugLoc();
2689
2690   // Get the corect type for pointers.
2691   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2692
2693   // Construct the stack pointer operand.
2694   bool IsPPC64 = Subtarget.isPPC64();
2695   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2696   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
2697
2698   // Get the operands for the STACKRESTORE.
2699   SDValue Chain = Op.getOperand(0);
2700   SDValue SaveSP = Op.getOperand(1);
2701
2702   // Load the old link SP.
2703   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr, NULL, 0);
2704
2705   // Restore the stack pointer.
2706   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
2707
2708   // Store the old link SP.
2709   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, NULL, 0);
2710 }
2711
2712
2713
2714 SDValue
2715 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
2716   MachineFunction &MF = DAG.getMachineFunction();
2717   bool IsPPC64 = PPCSubTarget.isPPC64();
2718   bool isMachoABI = PPCSubTarget.isMachoABI();
2719   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2720
2721   // Get current frame pointer save index.  The users of this index will be
2722   // primarily DYNALLOC instructions.
2723   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2724   int RASI = FI->getReturnAddrSaveIndex();
2725
2726   // If the frame pointer save index hasn't been defined yet.
2727   if (!RASI) {
2728     // Find out what the fix offset of the frame pointer save area.
2729     int LROffset = PPCFrameInfo::getReturnSaveOffset(IsPPC64, isMachoABI);
2730     // Allocate the frame index for frame pointer save area.
2731     RASI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, LROffset);
2732     // Save the result.
2733     FI->setReturnAddrSaveIndex(RASI);
2734   }
2735   return DAG.getFrameIndex(RASI, PtrVT);
2736 }
2737
2738 SDValue
2739 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
2740   MachineFunction &MF = DAG.getMachineFunction();
2741   bool IsPPC64 = PPCSubTarget.isPPC64();
2742   bool isMachoABI = PPCSubTarget.isMachoABI();
2743   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2744
2745   // Get current frame pointer save index.  The users of this index will be
2746   // primarily DYNALLOC instructions.
2747   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2748   int FPSI = FI->getFramePointerSaveIndex();
2749
2750   // If the frame pointer save index hasn't been defined yet.
2751   if (!FPSI) {
2752     // Find out what the fix offset of the frame pointer save area.
2753     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2754
2755     // Allocate the frame index for frame pointer save area.
2756     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2757     // Save the result.
2758     FI->setFramePointerSaveIndex(FPSI);
2759   }
2760   return DAG.getFrameIndex(FPSI, PtrVT);
2761 }
2762
2763 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
2764                                          SelectionDAG &DAG,
2765                                          const PPCSubtarget &Subtarget) {
2766   // Get the inputs.
2767   SDValue Chain = Op.getOperand(0);
2768   SDValue Size  = Op.getOperand(1);
2769
2770   // Get the corect type for pointers.
2771   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2772   // Negate the size.
2773   SDValue NegSize = DAG.getNode(ISD::SUB, PtrVT,
2774                                   DAG.getConstant(0, PtrVT), Size);
2775   // Construct a node for the frame pointer save index.
2776   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
2777   // Build a DYNALLOC node.
2778   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
2779   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2780   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2781 }
2782
2783 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2784 /// possible.
2785 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) {
2786   // Not FP? Not a fsel.
2787   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
2788       !Op.getOperand(2).getValueType().isFloatingPoint())
2789     return SDValue();
2790
2791   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2792
2793   // Cannot handle SETEQ/SETNE.
2794   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDValue();
2795
2796   MVT ResVT = Op.getValueType();
2797   MVT CmpVT = Op.getOperand(0).getValueType();
2798   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2799   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2800
2801   // If the RHS of the comparison is a 0.0, we don't need to do the
2802   // subtraction at all.
2803   if (isFloatingPointZero(RHS))
2804     switch (CC) {
2805     default: break;       // SETUO etc aren't handled by fsel.
2806     case ISD::SETULT:
2807     case ISD::SETLT:
2808       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2809     case ISD::SETOGE:
2810     case ISD::SETGE:
2811       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2812         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2813       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2814     case ISD::SETUGT:
2815     case ISD::SETGT:
2816       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2817     case ISD::SETOLE:
2818     case ISD::SETLE:
2819       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2820         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2821       return DAG.getNode(PPCISD::FSEL, ResVT,
2822                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2823     }
2824
2825   SDValue Cmp;
2826   switch (CC) {
2827   default: break;       // SETUO etc aren't handled by fsel.
2828   case ISD::SETULT:
2829   case ISD::SETLT:
2830     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2831     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2832       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2833       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2834   case ISD::SETOGE:
2835   case ISD::SETGE:
2836     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2837     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2838       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2839       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2840   case ISD::SETUGT:
2841   case ISD::SETGT:
2842     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2843     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2844       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2845       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2846   case ISD::SETOLE:
2847   case ISD::SETLE:
2848     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2849     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2850       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2851       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2852   }
2853   return SDValue();
2854 }
2855
2856 // FIXME: Split this code up when LegalizeDAGTypes lands.
2857 SDValue PPCTargetLowering::LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) {
2858   assert(Op.getOperand(0).getValueType().isFloatingPoint());
2859   SDValue Src = Op.getOperand(0);
2860   DebugLoc dl = Op.getNode()->getDebugLoc();
2861   if (Src.getValueType() == MVT::f32)
2862     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
2863
2864   SDValue Tmp;
2865   switch (Op.getValueType().getSimpleVT()) {
2866   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2867   case MVT::i32:
2868     Tmp = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Src);
2869     break;
2870   case MVT::i64:
2871     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
2872     break;
2873   }
2874
2875   // Convert the FP value to an int value through memory.
2876   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
2877
2878   // Emit a store to the stack slot.
2879   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr, NULL, 0);
2880
2881   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2882   // add in a bias.
2883   if (Op.getValueType() == MVT::i32)
2884     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
2885                         DAG.getConstant(4, FIPtr.getValueType()));
2886   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, NULL, 0);
2887 }
2888
2889 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
2890   DebugLoc dl = Op.getNode()->getDebugLoc();
2891   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
2892   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
2893     return SDValue();
2894
2895   if (Op.getOperand(0).getValueType() == MVT::i64) {
2896     SDValue Bits = DAG.getNode(ISD::BIT_CONVERT, dl,
2897                                MVT::f64, Op.getOperand(0));
2898     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
2899     if (Op.getValueType() == MVT::f32)
2900       FP = DAG.getNode(ISD::FP_ROUND, dl,
2901                        MVT::f32, FP, DAG.getIntPtrConstant(0));
2902     return FP;
2903   }
2904
2905   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2906          "Unhandled SINT_TO_FP type in custom expander!");
2907   // Since we only generate this in 64-bit mode, we can take advantage of
2908   // 64-bit registers.  In particular, sign extend the input value into the
2909   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2910   // then lfd it and fcfid it.
2911   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2912   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2913   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2914   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2915
2916   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
2917                                 Op.getOperand(0));
2918
2919   // STD the extended value into the stack slot.
2920   MachineMemOperand MO(PseudoSourceValue::getFixedStack(FrameIdx),
2921                        MachineMemOperand::MOStore, 0, 8, 8);
2922   SDValue Store = DAG.getNode(PPCISD::STD_32, dl, MVT::Other,
2923                                 DAG.getEntryNode(), Ext64, FIdx,
2924                                 DAG.getMemOperand(MO));
2925   // Load the value as a double.
2926   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, NULL, 0);
2927
2928   // FCFID it and return it.
2929   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
2930   if (Op.getValueType() == MVT::f32)
2931     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
2932   return FP;
2933 }
2934
2935 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) {
2936   DebugLoc dl = Op.getNode()->getDebugLoc();
2937   /*
2938    The rounding mode is in bits 30:31 of FPSR, and has the following
2939    settings:
2940      00 Round to nearest
2941      01 Round to 0
2942      10 Round to +inf
2943      11 Round to -inf
2944
2945   FLT_ROUNDS, on the other hand, expects the following:
2946     -1 Undefined
2947      0 Round to 0
2948      1 Round to nearest
2949      2 Round to +inf
2950      3 Round to -inf
2951
2952   To perform the conversion, we do:
2953     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2954   */
2955
2956   MachineFunction &MF = DAG.getMachineFunction();
2957   MVT VT = Op.getValueType();
2958   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2959   std::vector<MVT> NodeTys;
2960   SDValue MFFSreg, InFlag;
2961
2962   // Save FP Control Word to register
2963   NodeTys.push_back(MVT::f64);    // return register
2964   NodeTys.push_back(MVT::Flag);   // unused in this context
2965   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
2966
2967   // Save FP register to stack slot
2968   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2969   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2970   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
2971                                  StackSlot, NULL, 0);
2972
2973   // Load FP Control Word from low 32 bits of stack slot.
2974   SDValue Four = DAG.getConstant(4, PtrVT);
2975   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
2976   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, NULL, 0);
2977
2978   // Transform as necessary
2979   SDValue CWD1 =
2980     DAG.getNode(ISD::AND, dl, MVT::i32,
2981                 CWD, DAG.getConstant(3, MVT::i32));
2982   SDValue CWD2 =
2983     DAG.getNode(ISD::SRL, dl, MVT::i32,
2984                 DAG.getNode(ISD::AND, dl, MVT::i32,
2985                             DAG.getNode(ISD::XOR, dl, MVT::i32,
2986                                         CWD, DAG.getConstant(3, MVT::i32)),
2987                             DAG.getConstant(3, MVT::i32)),
2988                 DAG.getConstant(1, MVT::i32));
2989
2990   SDValue RetVal =
2991     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
2992
2993   return DAG.getNode((VT.getSizeInBits() < 16 ?
2994                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
2995 }
2996
2997 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) {
2998   MVT VT = Op.getValueType();
2999   unsigned BitWidth = VT.getSizeInBits();
3000   assert(Op.getNumOperands() == 3 &&
3001          VT == Op.getOperand(1).getValueType() &&
3002          "Unexpected SHL!");
3003
3004   // Expand into a bunch of logical ops.  Note that these ops
3005   // depend on the PPC behavior for oversized shift amounts.
3006   SDValue Lo = Op.getOperand(0);
3007   SDValue Hi = Op.getOperand(1);
3008   SDValue Amt = Op.getOperand(2);
3009   MVT AmtVT = Amt.getValueType();
3010
3011   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3012                              DAG.getConstant(BitWidth, AmtVT), Amt);
3013   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
3014   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
3015   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3016   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3017                              DAG.getConstant(-BitWidth, AmtVT));
3018   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
3019   SDValue OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3020   SDValue OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
3021   SDValue OutOps[] = { OutLo, OutHi };
3022   return DAG.getMergeValues(OutOps, 2);
3023 }
3024
3025 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) {
3026   MVT VT = Op.getValueType();
3027   unsigned BitWidth = VT.getSizeInBits();
3028   assert(Op.getNumOperands() == 3 &&
3029          VT == Op.getOperand(1).getValueType() &&
3030          "Unexpected SRL!");
3031
3032   // Expand into a bunch of logical ops.  Note that these ops
3033   // depend on the PPC behavior for oversized shift amounts.
3034   SDValue Lo = Op.getOperand(0);
3035   SDValue Hi = Op.getOperand(1);
3036   SDValue Amt = Op.getOperand(2);
3037   MVT AmtVT = Amt.getValueType();
3038
3039   SDValue Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
3040                              DAG.getConstant(BitWidth, AmtVT), Amt);
3041   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
3042   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
3043   SDValue Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
3044   SDValue Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
3045                              DAG.getConstant(-BitWidth, AmtVT));
3046   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
3047   SDValue OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
3048   SDValue OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
3049   SDValue OutOps[] = { OutLo, OutHi };
3050   return DAG.getMergeValues(OutOps, 2);
3051 }
3052
3053 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) {
3054   DebugLoc dl = Op.getNode()->getDebugLoc();
3055   MVT VT = Op.getValueType();
3056   unsigned BitWidth = VT.getSizeInBits();
3057   assert(Op.getNumOperands() == 3 &&
3058          VT == Op.getOperand(1).getValueType() &&
3059          "Unexpected SRA!");
3060
3061   // Expand into a bunch of logical ops, followed by a select_cc.
3062   SDValue Lo = Op.getOperand(0);
3063   SDValue Hi = Op.getOperand(1);
3064   SDValue Amt = Op.getOperand(2);
3065   MVT AmtVT = Amt.getValueType();
3066
3067   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3068                              DAG.getConstant(BitWidth, AmtVT), Amt);
3069   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3070   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3071   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3072   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3073                              DAG.getConstant(-BitWidth, AmtVT));
3074   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3075   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3076   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3077                                   Tmp4, Tmp6, ISD::SETLE);
3078   SDValue OutOps[] = { OutLo, OutHi };
3079   return DAG.getMergeValues(OutOps, 2);
3080 }
3081
3082 //===----------------------------------------------------------------------===//
3083 // Vector related lowering.
3084 //
3085
3086 // If this is a vector of constants or undefs, get the bits.  A bit in
3087 // UndefBits is set if the corresponding element of the vector is an
3088 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3089 // zero.   Return true if this is not an array of constants, false if it is.
3090 //
3091 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
3092                                        uint64_t UndefBits[2]) {
3093   // Start with zero'd results.
3094   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
3095
3096   unsigned EltBitSize = BV->getOperand(0).getValueType().getSizeInBits();
3097   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
3098     SDValue OpVal = BV->getOperand(i);
3099
3100     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
3101     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
3102
3103     uint64_t EltBits = 0;
3104     if (OpVal.getOpcode() == ISD::UNDEF) {
3105       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
3106       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
3107       continue;
3108     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
3109       EltBits = CN->getZExtValue() & (~0U >> (32-EltBitSize));
3110     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
3111       assert(CN->getValueType(0) == MVT::f32 &&
3112              "Only one legal FP vector type!");
3113       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
3114     } else {
3115       // Nonconstant element.
3116       return true;
3117     }
3118
3119     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
3120   }
3121
3122   //printf("%llx %llx  %llx %llx\n",
3123   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
3124   return false;
3125 }
3126
3127 // If this is a splat (repetition) of a value across the whole vector, return
3128 // the smallest size that splats it.  For example, "0x01010101010101..." is a
3129 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3130 // SplatSize = 1 byte.
3131 static bool isConstantSplat(const uint64_t Bits128[2],
3132                             const uint64_t Undef128[2],
3133                             unsigned &SplatBits, unsigned &SplatUndef,
3134                             unsigned &SplatSize) {
3135
3136   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
3137   // the same as the lower 64-bits, ignoring undefs.
3138   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
3139     return false;  // Can't be a splat if two pieces don't match.
3140
3141   uint64_t Bits64  = Bits128[0] | Bits128[1];
3142   uint64_t Undef64 = Undef128[0] & Undef128[1];
3143
3144   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
3145   // undefs.
3146   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
3147     return false;  // Can't be a splat if two pieces don't match.
3148
3149   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
3150   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
3151
3152   // If the top 16-bits are different than the lower 16-bits, ignoring
3153   // undefs, we have an i32 splat.
3154   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
3155     SplatBits = Bits32;
3156     SplatUndef = Undef32;
3157     SplatSize = 4;
3158     return true;
3159   }
3160
3161   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
3162   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
3163
3164   // If the top 8-bits are different than the lower 8-bits, ignoring
3165   // undefs, we have an i16 splat.
3166   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
3167     SplatBits = Bits16;
3168     SplatUndef = Undef16;
3169     SplatSize = 2;
3170     return true;
3171   }
3172
3173   // Otherwise, we have an 8-bit splat.
3174   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
3175   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
3176   SplatSize = 1;
3177   return true;
3178 }
3179
3180 /// BuildSplatI - Build a canonical splati of Val with an element size of
3181 /// SplatSize.  Cast the result to VT.
3182 static SDValue BuildSplatI(int Val, unsigned SplatSize, MVT VT,
3183                              SelectionDAG &DAG) {
3184   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3185
3186   static const MVT VTys[] = { // canonical VT to use for each size.
3187     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3188   };
3189
3190   MVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3191
3192   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3193   if (Val == -1)
3194     SplatSize = 1;
3195
3196   MVT CanonicalVT = VTys[SplatSize-1];
3197
3198   // Build a canonical splat for this value.
3199   SDValue Elt = DAG.getConstant(Val, CanonicalVT.getVectorElementType());
3200   SmallVector<SDValue, 8> Ops;
3201   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3202   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
3203                               &Ops[0], Ops.size());
3204   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
3205 }
3206
3207 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3208 /// specified intrinsic ID.
3209 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3210                                   SelectionDAG &DAG,
3211                                   MVT DestVT = MVT::Other) {
3212   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3213   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3214                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3215 }
3216
3217 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3218 /// specified intrinsic ID.
3219 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3220                                   SDValue Op2, SelectionDAG &DAG,
3221                                   MVT DestVT = MVT::Other) {
3222   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3223   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
3224                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3225 }
3226
3227
3228 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3229 /// amount.  The result has the specified value type.
3230 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3231                              MVT VT, SelectionDAG &DAG) {
3232   // Force LHS/RHS to be the right type.
3233   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
3234   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
3235
3236   SDValue Ops[16];
3237   for (unsigned i = 0; i != 16; ++i)
3238     Ops[i] = DAG.getConstant(i+Amt, MVT::i8);
3239   SDValue T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
3240                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
3241   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
3242 }
3243
3244 // If this is a case we can't handle, return null and let the default
3245 // expansion code take care of it.  If we CAN select this case, and if it
3246 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3247 // this case more efficiently than a constant pool load, lower it to the
3248 // sequence of ops that should be used.
3249 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3250                                                SelectionDAG &DAG) {
3251   // If this is a vector of constants or undefs, get the bits.  A bit in
3252   // UndefBits is set if the corresponding element of the vector is an
3253   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
3254   // zero.
3255   uint64_t VectorBits[2];
3256   uint64_t UndefBits[2];
3257   if (GetConstantBuildVectorBits(Op.getNode(), VectorBits, UndefBits))
3258     return SDValue();   // Not a constant vector.
3259
3260   // If this is a splat (repetition) of a value across the whole vector, return
3261   // the smallest size that splats it.  For example, "0x01010101010101..." is a
3262   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
3263   // SplatSize = 1 byte.
3264   unsigned SplatBits, SplatUndef, SplatSize;
3265   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
3266     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
3267
3268     // First, handle single instruction cases.
3269
3270     // All zeros?
3271     if (SplatBits == 0) {
3272       // Canonicalize all zero vectors to be v4i32.
3273       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3274         SDValue Z = DAG.getConstant(0, MVT::i32);
3275         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
3276         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
3277       }
3278       return Op;
3279     }
3280
3281     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3282     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
3283     if (SextVal >= -16 && SextVal <= 15)
3284       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
3285
3286
3287     // Two instruction sequences.
3288
3289     // If this value is in the range [-32,30] and is even, use:
3290     //    tmp = VSPLTI[bhw], result = add tmp, tmp
3291     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
3292       SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG);
3293       Res = DAG.getNode(ISD::ADD, Res.getValueType(), Res, Res);
3294       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3295     }
3296
3297     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
3298     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
3299     // for fneg/fabs.
3300     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
3301       // Make -1 and vspltisw -1:
3302       SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
3303
3304       // Make the VSLW intrinsic, computing 0x8000_0000.
3305       SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
3306                                        OnesV, DAG);
3307
3308       // xor by OnesV to invert it.
3309       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
3310       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3311     }
3312
3313     // Check to see if this is a wide variety of vsplti*, binop self cases.
3314     unsigned SplatBitSize = SplatSize*8;
3315     static const signed char SplatCsts[] = {
3316       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
3317       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
3318     };
3319
3320     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
3321       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
3322       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
3323       int i = SplatCsts[idx];
3324
3325       // Figure out what shift amount will be used by altivec if shifted by i in
3326       // this splat size.
3327       unsigned TypeShiftAmt = i & (SplatBitSize-1);
3328
3329       // vsplti + shl self.
3330       if (SextVal == (i << (int)TypeShiftAmt)) {
3331         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3332         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3333           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
3334           Intrinsic::ppc_altivec_vslw
3335         };
3336         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3337         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3338       }
3339
3340       // vsplti + srl self.
3341       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3342         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3343         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3344           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
3345           Intrinsic::ppc_altivec_vsrw
3346         };
3347         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3348         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3349       }
3350
3351       // vsplti + sra self.
3352       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
3353         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3354         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3355           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
3356           Intrinsic::ppc_altivec_vsraw
3357         };
3358         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3359         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3360       }
3361
3362       // vsplti + rol self.
3363       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
3364                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
3365         SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
3366         static const unsigned IIDs[] = { // Intrinsic to use for each size.
3367           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
3368           Intrinsic::ppc_altivec_vrlw
3369         };
3370         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
3371         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
3372       }
3373
3374       // t = vsplti c, result = vsldoi t, t, 1
3375       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
3376         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3377         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
3378       }
3379       // t = vsplti c, result = vsldoi t, t, 2
3380       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
3381         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3382         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
3383       }
3384       // t = vsplti c, result = vsldoi t, t, 3
3385       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
3386         SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
3387         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
3388       }
3389     }
3390
3391     // Three instruction sequences.
3392
3393     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
3394     if (SextVal >= 0 && SextVal <= 31) {
3395       SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
3396       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3397       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
3398       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3399     }
3400     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
3401     if (SextVal >= -31 && SextVal <= 0) {
3402       SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
3403       SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
3404       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
3405       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
3406     }
3407   }
3408
3409   return SDValue();
3410 }
3411
3412 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
3413 /// the specified operations to build the shuffle.
3414 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
3415                                         SDValue RHS, SelectionDAG &DAG) {
3416   unsigned OpNum = (PFEntry >> 26) & 0x0F;
3417   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
3418   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
3419
3420   enum {
3421     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
3422     OP_VMRGHW,
3423     OP_VMRGLW,
3424     OP_VSPLTISW0,
3425     OP_VSPLTISW1,
3426     OP_VSPLTISW2,
3427     OP_VSPLTISW3,
3428     OP_VSLDOI4,
3429     OP_VSLDOI8,
3430     OP_VSLDOI12
3431   };
3432
3433   if (OpNum == OP_COPY) {
3434     if (LHSID == (1*9+2)*9+3) return LHS;
3435     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
3436     return RHS;
3437   }
3438
3439   SDValue OpLHS, OpRHS;
3440   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
3441   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
3442
3443   unsigned ShufIdxs[16];
3444   switch (OpNum) {
3445   default: assert(0 && "Unknown i32 permute!");
3446   case OP_VMRGHW:
3447     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
3448     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
3449     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
3450     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
3451     break;
3452   case OP_VMRGLW:
3453     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
3454     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
3455     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
3456     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
3457     break;
3458   case OP_VSPLTISW0:
3459     for (unsigned i = 0; i != 16; ++i)
3460       ShufIdxs[i] = (i&3)+0;
3461     break;
3462   case OP_VSPLTISW1:
3463     for (unsigned i = 0; i != 16; ++i)
3464       ShufIdxs[i] = (i&3)+4;
3465     break;
3466   case OP_VSPLTISW2:
3467     for (unsigned i = 0; i != 16; ++i)
3468       ShufIdxs[i] = (i&3)+8;
3469     break;
3470   case OP_VSPLTISW3:
3471     for (unsigned i = 0; i != 16; ++i)
3472       ShufIdxs[i] = (i&3)+12;
3473     break;
3474   case OP_VSLDOI4:
3475     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
3476   case OP_VSLDOI8:
3477     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
3478   case OP_VSLDOI12:
3479     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
3480   }
3481   SDValue Ops[16];
3482   for (unsigned i = 0; i != 16; ++i)
3483     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i8);
3484
3485   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
3486                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3487 }
3488
3489 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
3490 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
3491 /// return the code it can be lowered into.  Worst case, it can always be
3492 /// lowered into a vperm.
3493 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
3494                                                  SelectionDAG &DAG) {
3495   SDValue V1 = Op.getOperand(0);
3496   SDValue V2 = Op.getOperand(1);
3497   SDValue PermMask = Op.getOperand(2);
3498
3499   // Cases that are handled by instructions that take permute immediates
3500   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
3501   // selected by the instruction selector.
3502   if (V2.getOpcode() == ISD::UNDEF) {
3503     if (PPC::isSplatShuffleMask(PermMask.getNode(), 1) ||
3504         PPC::isSplatShuffleMask(PermMask.getNode(), 2) ||
3505         PPC::isSplatShuffleMask(PermMask.getNode(), 4) ||
3506         PPC::isVPKUWUMShuffleMask(PermMask.getNode(), true) ||
3507         PPC::isVPKUHUMShuffleMask(PermMask.getNode(), true) ||
3508         PPC::isVSLDOIShuffleMask(PermMask.getNode(), true) != -1 ||
3509         PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, true) ||
3510         PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, true) ||
3511         PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, true) ||
3512         PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, true) ||
3513         PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, true) ||
3514         PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, true)) {
3515       return Op;
3516     }
3517   }
3518
3519   // Altivec has a variety of "shuffle immediates" that take two vector inputs
3520   // and produce a fixed permutation.  If any of these match, do not lower to
3521   // VPERM.
3522   if (PPC::isVPKUWUMShuffleMask(PermMask.getNode(), false) ||
3523       PPC::isVPKUHUMShuffleMask(PermMask.getNode(), false) ||
3524       PPC::isVSLDOIShuffleMask(PermMask.getNode(), false) != -1 ||
3525       PPC::isVMRGLShuffleMask(PermMask.getNode(), 1, false) ||
3526       PPC::isVMRGLShuffleMask(PermMask.getNode(), 2, false) ||
3527       PPC::isVMRGLShuffleMask(PermMask.getNode(), 4, false) ||
3528       PPC::isVMRGHShuffleMask(PermMask.getNode(), 1, false) ||
3529       PPC::isVMRGHShuffleMask(PermMask.getNode(), 2, false) ||
3530       PPC::isVMRGHShuffleMask(PermMask.getNode(), 4, false))
3531     return Op;
3532
3533   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
3534   // perfect shuffle table to emit an optimal matching sequence.
3535   unsigned PFIndexes[4];
3536   bool isFourElementShuffle = true;
3537   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
3538     unsigned EltNo = 8;   // Start out undef.
3539     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
3540       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
3541         continue;   // Undef, ignore it.
3542
3543       unsigned ByteSource =
3544         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getZExtValue();
3545       if ((ByteSource & 3) != j) {
3546         isFourElementShuffle = false;
3547         break;
3548       }
3549
3550       if (EltNo == 8) {
3551         EltNo = ByteSource/4;
3552       } else if (EltNo != ByteSource/4) {
3553         isFourElementShuffle = false;
3554         break;
3555       }
3556     }
3557     PFIndexes[i] = EltNo;
3558   }
3559
3560   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3561   // perfect shuffle vector to determine if it is cost effective to do this as
3562   // discrete instructions, or whether we should use a vperm.
3563   if (isFourElementShuffle) {
3564     // Compute the index in the perfect shuffle table.
3565     unsigned PFTableIndex =
3566       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3567
3568     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3569     unsigned Cost  = (PFEntry >> 30);
3570
3571     // Determining when to avoid vperm is tricky.  Many things affect the cost
3572     // of vperm, particularly how many times the perm mask needs to be computed.
3573     // For example, if the perm mask can be hoisted out of a loop or is already
3574     // used (perhaps because there are multiple permutes with the same shuffle
3575     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3576     // the loop requires an extra register.
3577     //
3578     // As a compromise, we only emit discrete instructions if the shuffle can be
3579     // generated in 3 or fewer operations.  When we have loop information
3580     // available, if this block is within a loop, we should avoid using vperm
3581     // for 3-operation perms and use a constant pool load instead.
3582     if (Cost < 3)
3583       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3584   }
3585
3586   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3587   // vector that will get spilled to the constant pool.
3588   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3589
3590   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3591   // that it is in input element units, not in bytes.  Convert now.
3592   MVT EltVT = V1.getValueType().getVectorElementType();
3593   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
3594
3595   SmallVector<SDValue, 16> ResultMask;
3596   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3597     unsigned SrcElt;
3598     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3599       SrcElt = 0;
3600     else
3601       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getZExtValue();
3602
3603     for (unsigned j = 0; j != BytesPerElement; ++j)
3604       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3605                                            MVT::i8));
3606   }
3607
3608   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3609                                     &ResultMask[0], ResultMask.size());
3610   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3611 }
3612
3613 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3614 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3615 /// information about the intrinsic.
3616 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
3617                                   bool &isDot) {
3618   unsigned IntrinsicID =
3619     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
3620   CompareOpc = -1;
3621   isDot = false;
3622   switch (IntrinsicID) {
3623   default: return false;
3624     // Comparison predicates.
3625   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3626   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3627   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3628   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3629   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3630   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3631   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3632   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3633   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3634   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3635   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3636   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3637   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3638
3639     // Normal Comparisons.
3640   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3641   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3642   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3643   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3644   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3645   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3646   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3647   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3648   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3649   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3650   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3651   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3652   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3653   }
3654   return true;
3655 }
3656
3657 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3658 /// lower, do it, otherwise return null.
3659 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
3660                                                      SelectionDAG &DAG) {
3661   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3662   // opcode number of the comparison.
3663   int CompareOpc;
3664   bool isDot;
3665   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3666     return SDValue();    // Don't custom lower most intrinsics.
3667
3668   // If this is a non-dot comparison, make the VCMP node and we are done.
3669   if (!isDot) {
3670     SDValue Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3671                                 Op.getOperand(1), Op.getOperand(2),
3672                                 DAG.getConstant(CompareOpc, MVT::i32));
3673     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3674   }
3675
3676   // Create the PPCISD altivec 'dot' comparison node.
3677   SDValue Ops[] = {
3678     Op.getOperand(2),  // LHS
3679     Op.getOperand(3),  // RHS
3680     DAG.getConstant(CompareOpc, MVT::i32)
3681   };
3682   std::vector<MVT> VTs;
3683   VTs.push_back(Op.getOperand(2).getValueType());
3684   VTs.push_back(MVT::Flag);
3685   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3686
3687   // Now that we have the comparison, emit a copy from the CR to a GPR.
3688   // This is flagged to the above dot comparison.
3689   SDValue Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3690                                 DAG.getRegister(PPC::CR6, MVT::i32),
3691                                 CompNode.getValue(1));
3692
3693   // Unpack the result based on how the target uses it.
3694   unsigned BitNo;   // Bit # of CR6.
3695   bool InvertBit;   // Invert result?
3696   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
3697   default:  // Can't happen, don't crash on invalid number though.
3698   case 0:   // Return the value of the EQ bit of CR6.
3699     BitNo = 0; InvertBit = false;
3700     break;
3701   case 1:   // Return the inverted value of the EQ bit of CR6.
3702     BitNo = 0; InvertBit = true;
3703     break;
3704   case 2:   // Return the value of the LT bit of CR6.
3705     BitNo = 2; InvertBit = false;
3706     break;
3707   case 3:   // Return the inverted value of the LT bit of CR6.
3708     BitNo = 2; InvertBit = true;
3709     break;
3710   }
3711
3712   // Shift the bit into the low position.
3713   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3714                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3715   // Isolate the bit.
3716   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3717                       DAG.getConstant(1, MVT::i32));
3718
3719   // If we are supposed to, toggle the bit.
3720   if (InvertBit)
3721     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3722                         DAG.getConstant(1, MVT::i32));
3723   return Flags;
3724 }
3725
3726 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
3727                                                    SelectionDAG &DAG) {
3728   DebugLoc dl = Op.getNode()->getDebugLoc();
3729   // Create a stack slot that is 16-byte aligned.
3730   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3731   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3732   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3733   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3734
3735   // Store the input value into Value#0 of the stack slot.
3736   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
3737                                  Op.getOperand(0), FIdx, NULL, 0);
3738   // Load it out.
3739   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, NULL, 0);
3740 }
3741
3742 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) {
3743   if (Op.getValueType() == MVT::v4i32) {
3744     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3745
3746     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3747     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3748
3749     SDValue RHSSwap =   // = vrlw RHS, 16
3750       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3751
3752     // Shrinkify inputs to v8i16.
3753     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3754     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3755     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3756
3757     // Low parts multiplied together, generating 32-bit results (we ignore the
3758     // top parts).
3759     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3760                                         LHS, RHS, DAG, MVT::v4i32);
3761
3762     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3763                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3764     // Shift the high parts up 16 bits.
3765     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3766     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3767   } else if (Op.getValueType() == MVT::v8i16) {
3768     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3769
3770     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3771
3772     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3773                             LHS, RHS, Zero, DAG);
3774   } else if (Op.getValueType() == MVT::v16i8) {
3775     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3776
3777     // Multiply the even 8-bit parts, producing 16-bit sums.
3778     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3779                                            LHS, RHS, DAG, MVT::v8i16);
3780     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3781
3782     // Multiply the odd 8-bit parts, producing 16-bit sums.
3783     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3784                                           LHS, RHS, DAG, MVT::v8i16);
3785     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3786
3787     // Merge the results together.
3788     SDValue Ops[16];
3789     for (unsigned i = 0; i != 8; ++i) {
3790       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3791       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3792     }
3793     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3794                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3795   } else {
3796     assert(0 && "Unknown mul to lower!");
3797     abort();
3798   }
3799 }
3800
3801 /// LowerOperation - Provide custom lowering hooks for some operations.
3802 ///
3803 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) {
3804   switch (Op.getOpcode()) {
3805   default: assert(0 && "Wasn't expecting to be able to lower this!");
3806   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3807   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3808   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3809   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3810   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3811   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
3812   case ISD::VASTART:
3813     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3814                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3815
3816   case ISD::VAARG:
3817     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3818                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3819
3820   case ISD::FORMAL_ARGUMENTS:
3821     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3822                                  VarArgsStackOffset, VarArgsNumGPR,
3823                                  VarArgsNumFPR, PPCSubTarget);
3824
3825   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget,
3826                                                  getTargetMachine());
3827   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3828   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3829   case ISD::DYNAMIC_STACKALLOC:
3830     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3831
3832   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3833   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3834   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3835   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3836
3837   // Lower 64-bit shifts.
3838   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3839   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3840   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3841
3842   // Vector-related lowering.
3843   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3844   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3845   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3846   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3847   case ISD::MUL:                return LowerMUL(Op, DAG);
3848
3849   // Frame & Return address.
3850   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3851   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3852   }
3853   return SDValue();
3854 }
3855
3856 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
3857                                            SmallVectorImpl<SDValue>&Results,
3858                                            SelectionDAG &DAG) {
3859   switch (N->getOpcode()) {
3860   default:
3861     assert(false && "Do not know how to custom type legalize this operation!");
3862     return;
3863   case ISD::FP_ROUND_INREG: {
3864     assert(N->getValueType(0) == MVT::ppcf128);
3865     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
3866     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::f64, N->getOperand(0),
3867                              DAG.getIntPtrConstant(0));
3868     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::f64, N->getOperand(0),
3869                              DAG.getIntPtrConstant(1));
3870
3871     // This sequence changes FPSCR to do round-to-zero, adds the two halves
3872     // of the long double, and puts FPSCR back the way it was.  We do not
3873     // actually model FPSCR.
3874     std::vector<MVT> NodeTys;
3875     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
3876
3877     NodeTys.push_back(MVT::f64);   // Return register
3878     NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
3879     Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
3880     MFFSreg = Result.getValue(0);
3881     InFlag = Result.getValue(1);
3882
3883     NodeTys.clear();
3884     NodeTys.push_back(MVT::Flag);   // Returns a flag
3885     Ops[0] = DAG.getConstant(31, MVT::i32);
3886     Ops[1] = InFlag;
3887     Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
3888     InFlag = Result.getValue(0);
3889
3890     NodeTys.clear();
3891     NodeTys.push_back(MVT::Flag);   // Returns a flag
3892     Ops[0] = DAG.getConstant(30, MVT::i32);
3893     Ops[1] = InFlag;
3894     Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
3895     InFlag = Result.getValue(0);
3896
3897     NodeTys.clear();
3898     NodeTys.push_back(MVT::f64);    // result of add
3899     NodeTys.push_back(MVT::Flag);   // Returns a flag
3900     Ops[0] = Lo;
3901     Ops[1] = Hi;
3902     Ops[2] = InFlag;
3903     Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
3904     FPreg = Result.getValue(0);
3905     InFlag = Result.getValue(1);
3906
3907     NodeTys.clear();
3908     NodeTys.push_back(MVT::f64);
3909     Ops[0] = DAG.getConstant(1, MVT::i32);
3910     Ops[1] = MFFSreg;
3911     Ops[2] = FPreg;
3912     Ops[3] = InFlag;
3913     Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
3914     FPreg = Result.getValue(0);
3915
3916     // We know the low half is about to be thrown away, so just use something
3917     // convenient.
3918     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, MVT::ppcf128, FPreg, FPreg));
3919     return;
3920   }
3921   case ISD::FP_TO_SINT:
3922     Results.push_back(LowerFP_TO_SINT(SDValue(N, 0), DAG));
3923     return;
3924   }
3925 }
3926
3927
3928 //===----------------------------------------------------------------------===//
3929 //  Other Lowering Code
3930 //===----------------------------------------------------------------------===//
3931
3932 MachineBasicBlock *
3933 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
3934                                     bool is64bit, unsigned BinOpcode) {
3935   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3936   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3937
3938   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3939   MachineFunction *F = BB->getParent();
3940   MachineFunction::iterator It = BB;
3941   ++It;
3942
3943   unsigned dest = MI->getOperand(0).getReg();
3944   unsigned ptrA = MI->getOperand(1).getReg();
3945   unsigned ptrB = MI->getOperand(2).getReg();
3946   unsigned incr = MI->getOperand(3).getReg();
3947
3948   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
3949   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
3950   F->insert(It, loopMBB);
3951   F->insert(It, exitMBB);
3952   exitMBB->transferSuccessors(BB);
3953
3954   MachineRegisterInfo &RegInfo = F->getRegInfo();
3955   unsigned TmpReg = (!BinOpcode) ? incr :
3956     RegInfo.createVirtualRegister(
3957        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
3958                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
3959
3960   //  thisMBB:
3961   //   ...
3962   //   fallthrough --> loopMBB
3963   BB->addSuccessor(loopMBB);
3964
3965   //  loopMBB:
3966   //   l[wd]arx dest, ptr
3967   //   add r0, dest, incr
3968   //   st[wd]cx. r0, ptr
3969   //   bne- loopMBB
3970   //   fallthrough --> exitMBB
3971   BB = loopMBB;
3972   BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
3973     .addReg(ptrA).addReg(ptrB);
3974   if (BinOpcode)
3975     BuildMI(BB, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
3976   BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
3977     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
3978   BuildMI(BB, TII->get(PPC::BCC))
3979     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
3980   BB->addSuccessor(loopMBB);
3981   BB->addSuccessor(exitMBB);
3982
3983   //  exitMBB:
3984   //   ...
3985   BB = exitMBB;
3986   return BB;
3987 }
3988
3989 MachineBasicBlock *
3990 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
3991                                             MachineBasicBlock *BB,
3992                                             bool is8bit,    // operation
3993                                             unsigned BinOpcode) {
3994   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
3995   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3996   // In 64 bit mode we have to use 64 bits for addresses, even though the
3997   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
3998   // registers without caring whether they're 32 or 64, but here we're
3999   // doing actual arithmetic on the addresses.
4000   bool is64bit = PPCSubTarget.isPPC64();
4001
4002   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4003   MachineFunction *F = BB->getParent();
4004   MachineFunction::iterator It = BB;
4005   ++It;
4006
4007   unsigned dest = MI->getOperand(0).getReg();
4008   unsigned ptrA = MI->getOperand(1).getReg();
4009   unsigned ptrB = MI->getOperand(2).getReg();
4010   unsigned incr = MI->getOperand(3).getReg();
4011
4012   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4013   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4014   F->insert(It, loopMBB);
4015   F->insert(It, exitMBB);
4016   exitMBB->transferSuccessors(BB);
4017
4018   MachineRegisterInfo &RegInfo = F->getRegInfo();
4019   const TargetRegisterClass *RC =
4020     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4021               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4022   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4023   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4024   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4025   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4026   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4027   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4028   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4029   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4030   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4031   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4032   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4033   unsigned Ptr1Reg;
4034   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4035
4036   //  thisMBB:
4037   //   ...
4038   //   fallthrough --> loopMBB
4039   BB->addSuccessor(loopMBB);
4040
4041   // The 4-byte load must be aligned, while a char or short may be
4042   // anywhere in the word.  Hence all this nasty bookkeeping code.
4043   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4044   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4045   //   xori shift, shift1, 24 [16]
4046   //   rlwinm ptr, ptr1, 0, 0, 29
4047   //   slw incr2, incr, shift
4048   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4049   //   slw mask, mask2, shift
4050   //  loopMBB:
4051   //   lwarx tmpDest, ptr
4052   //   add tmp, tmpDest, incr2
4053   //   andc tmp2, tmpDest, mask
4054   //   and tmp3, tmp, mask
4055   //   or tmp4, tmp3, tmp2
4056   //   stwcx. tmp4, ptr
4057   //   bne- loopMBB
4058   //   fallthrough --> exitMBB
4059   //   srw dest, tmpDest, shift
4060
4061   if (ptrA!=PPC::R0) {
4062     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4063     BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4064       .addReg(ptrA).addReg(ptrB);
4065   } else {
4066     Ptr1Reg = ptrB;
4067   }
4068   BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4069       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4070   BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4071       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4072   if (is64bit)
4073     BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4074       .addReg(Ptr1Reg).addImm(0).addImm(61);
4075   else
4076     BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4077       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4078   BuildMI(BB, TII->get(PPC::SLW), Incr2Reg)
4079       .addReg(incr).addReg(ShiftReg);
4080   if (is8bit)
4081     BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4082   else {
4083     BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4084     BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4085   }
4086   BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4087       .addReg(Mask2Reg).addReg(ShiftReg);
4088
4089   BB = loopMBB;
4090   BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4091     .addReg(PPC::R0).addReg(PtrReg);
4092   if (BinOpcode)
4093     BuildMI(BB, TII->get(BinOpcode), TmpReg)
4094       .addReg(Incr2Reg).addReg(TmpDestReg);
4095   BuildMI(BB, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4096     .addReg(TmpDestReg).addReg(MaskReg);
4097   BuildMI(BB, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4098     .addReg(TmpReg).addReg(MaskReg);
4099   BuildMI(BB, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4100     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4101   BuildMI(BB, TII->get(PPC::STWCX))
4102     .addReg(Tmp4Reg).addReg(PPC::R0).addReg(PtrReg);
4103   BuildMI(BB, TII->get(PPC::BCC))
4104     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4105   BB->addSuccessor(loopMBB);
4106   BB->addSuccessor(exitMBB);
4107
4108   //  exitMBB:
4109   //   ...
4110   BB = exitMBB;
4111   BuildMI(BB, TII->get(PPC::SRW), dest).addReg(TmpDestReg).addReg(ShiftReg);
4112   return BB;
4113 }
4114
4115 MachineBasicBlock *
4116 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4117                                                MachineBasicBlock *BB) {
4118   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4119
4120   // To "insert" these instructions we actually have to insert their
4121   // control-flow patterns.
4122   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4123   MachineFunction::iterator It = BB;
4124   ++It;
4125
4126   MachineFunction *F = BB->getParent();
4127
4128   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4129       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4130       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4131       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4132       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4133
4134     // The incoming instruction knows the destination vreg to set, the
4135     // condition code register to branch on, the true/false values to
4136     // select between, and a branch opcode to use.
4137
4138     //  thisMBB:
4139     //  ...
4140     //   TrueVal = ...
4141     //   cmpTY ccX, r1, r2
4142     //   bCC copy1MBB
4143     //   fallthrough --> copy0MBB
4144     MachineBasicBlock *thisMBB = BB;
4145     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4146     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4147     unsigned SelectPred = MI->getOperand(4).getImm();
4148     BuildMI(BB, TII->get(PPC::BCC))
4149       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4150     F->insert(It, copy0MBB);
4151     F->insert(It, sinkMBB);
4152     // Update machine-CFG edges by transferring all successors of the current
4153     // block to the new block which will contain the Phi node for the select.
4154     sinkMBB->transferSuccessors(BB);
4155     // Next, add the true and fallthrough blocks as its successors.
4156     BB->addSuccessor(copy0MBB);
4157     BB->addSuccessor(sinkMBB);
4158
4159     //  copy0MBB:
4160     //   %FalseValue = ...
4161     //   # fallthrough to sinkMBB
4162     BB = copy0MBB;
4163
4164     // Update machine-CFG edges
4165     BB->addSuccessor(sinkMBB);
4166
4167     //  sinkMBB:
4168     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4169     //  ...
4170     BB = sinkMBB;
4171     BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
4172       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4173       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4174   }
4175   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4176     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4177   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4178     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4179   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4180     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4181   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4182     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4183
4184   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4185     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4186   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4187     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4188   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4189     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4190   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4191     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4192
4193   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4194     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4195   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4196     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4197   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4198     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4199   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4200     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4201
4202   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4203     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4204   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4205     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4206   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4207     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4208   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4209     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4210
4211   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4212     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4213   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4214     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4215   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4216     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4217   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4218     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4219
4220   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4221     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4222   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4223     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4224   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4225     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4226   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4227     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4228
4229   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4230     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4231   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4232     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4233   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4234     BB = EmitAtomicBinary(MI, BB, false, 0);
4235   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4236     BB = EmitAtomicBinary(MI, BB, true, 0);
4237
4238   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4239            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4240     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4241
4242     unsigned dest   = MI->getOperand(0).getReg();
4243     unsigned ptrA   = MI->getOperand(1).getReg();
4244     unsigned ptrB   = MI->getOperand(2).getReg();
4245     unsigned oldval = MI->getOperand(3).getReg();
4246     unsigned newval = MI->getOperand(4).getReg();
4247
4248     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4249     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4250     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4251     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4252     F->insert(It, loop1MBB);
4253     F->insert(It, loop2MBB);
4254     F->insert(It, midMBB);
4255     F->insert(It, exitMBB);
4256     exitMBB->transferSuccessors(BB);
4257
4258     //  thisMBB:
4259     //   ...
4260     //   fallthrough --> loopMBB
4261     BB->addSuccessor(loop1MBB);
4262
4263     // loop1MBB:
4264     //   l[wd]arx dest, ptr
4265     //   cmp[wd] dest, oldval
4266     //   bne- midMBB
4267     // loop2MBB:
4268     //   st[wd]cx. newval, ptr
4269     //   bne- loopMBB
4270     //   b exitBB
4271     // midMBB:
4272     //   st[wd]cx. dest, ptr
4273     // exitBB:
4274     BB = loop1MBB;
4275     BuildMI(BB, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4276       .addReg(ptrA).addReg(ptrB);
4277     BuildMI(BB, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
4278       .addReg(oldval).addReg(dest);
4279     BuildMI(BB, TII->get(PPC::BCC))
4280       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4281     BB->addSuccessor(loop2MBB);
4282     BB->addSuccessor(midMBB);
4283
4284     BB = loop2MBB;
4285     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4286       .addReg(newval).addReg(ptrA).addReg(ptrB);
4287     BuildMI(BB, TII->get(PPC::BCC))
4288       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4289     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4290     BB->addSuccessor(loop1MBB);
4291     BB->addSuccessor(exitMBB);
4292
4293     BB = midMBB;
4294     BuildMI(BB, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4295       .addReg(dest).addReg(ptrA).addReg(ptrB);
4296     BB->addSuccessor(exitMBB);
4297
4298     //  exitMBB:
4299     //   ...
4300     BB = exitMBB;
4301   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
4302              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
4303     // We must use 64-bit registers for addresses when targeting 64-bit,
4304     // since we're actually doing arithmetic on them.  Other registers
4305     // can be 32-bit.
4306     bool is64bit = PPCSubTarget.isPPC64();
4307     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
4308
4309     unsigned dest   = MI->getOperand(0).getReg();
4310     unsigned ptrA   = MI->getOperand(1).getReg();
4311     unsigned ptrB   = MI->getOperand(2).getReg();
4312     unsigned oldval = MI->getOperand(3).getReg();
4313     unsigned newval = MI->getOperand(4).getReg();
4314
4315     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4316     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4317     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4318     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4319     F->insert(It, loop1MBB);
4320     F->insert(It, loop2MBB);
4321     F->insert(It, midMBB);
4322     F->insert(It, exitMBB);
4323     exitMBB->transferSuccessors(BB);
4324
4325     MachineRegisterInfo &RegInfo = F->getRegInfo();
4326     const TargetRegisterClass *RC =
4327       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4328                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
4329     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4330     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4331     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4332     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
4333     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
4334     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
4335     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
4336     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4337     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4338     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4339     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4340     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4341     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4342     unsigned Ptr1Reg;
4343     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
4344     //  thisMBB:
4345     //   ...
4346     //   fallthrough --> loopMBB
4347     BB->addSuccessor(loop1MBB);
4348
4349     // The 4-byte load must be aligned, while a char or short may be
4350     // anywhere in the word.  Hence all this nasty bookkeeping code.
4351     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4352     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4353     //   xori shift, shift1, 24 [16]
4354     //   rlwinm ptr, ptr1, 0, 0, 29
4355     //   slw newval2, newval, shift
4356     //   slw oldval2, oldval,shift
4357     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4358     //   slw mask, mask2, shift
4359     //   and newval3, newval2, mask
4360     //   and oldval3, oldval2, mask
4361     // loop1MBB:
4362     //   lwarx tmpDest, ptr
4363     //   and tmp, tmpDest, mask
4364     //   cmpw tmp, oldval3
4365     //   bne- midMBB
4366     // loop2MBB:
4367     //   andc tmp2, tmpDest, mask
4368     //   or tmp4, tmp2, newval3
4369     //   stwcx. tmp4, ptr
4370     //   bne- loop1MBB
4371     //   b exitBB
4372     // midMBB:
4373     //   stwcx. tmpDest, ptr
4374     // exitBB:
4375     //   srw dest, tmpDest, shift
4376     if (ptrA!=PPC::R0) {
4377       Ptr1Reg = RegInfo.createVirtualRegister(RC);
4378       BuildMI(BB, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4379         .addReg(ptrA).addReg(ptrB);
4380     } else {
4381       Ptr1Reg = ptrB;
4382     }
4383     BuildMI(BB, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4384         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4385     BuildMI(BB, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4386         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4387     if (is64bit)
4388       BuildMI(BB, TII->get(PPC::RLDICR), PtrReg)
4389         .addReg(Ptr1Reg).addImm(0).addImm(61);
4390     else
4391       BuildMI(BB, TII->get(PPC::RLWINM), PtrReg)
4392         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4393     BuildMI(BB, TII->get(PPC::SLW), NewVal2Reg)
4394         .addReg(newval).addReg(ShiftReg);
4395     BuildMI(BB, TII->get(PPC::SLW), OldVal2Reg)
4396         .addReg(oldval).addReg(ShiftReg);
4397     if (is8bit)
4398       BuildMI(BB, TII->get(PPC::LI), Mask2Reg).addImm(255);
4399     else {
4400       BuildMI(BB, TII->get(PPC::LI), Mask3Reg).addImm(0);
4401       BuildMI(BB, TII->get(PPC::ORI), Mask2Reg).addReg(Mask3Reg).addImm(65535);
4402     }
4403     BuildMI(BB, TII->get(PPC::SLW), MaskReg)
4404         .addReg(Mask2Reg).addReg(ShiftReg);
4405     BuildMI(BB, TII->get(PPC::AND), NewVal3Reg)
4406         .addReg(NewVal2Reg).addReg(MaskReg);
4407     BuildMI(BB, TII->get(PPC::AND), OldVal3Reg)
4408         .addReg(OldVal2Reg).addReg(MaskReg);
4409
4410     BB = loop1MBB;
4411     BuildMI(BB, TII->get(PPC::LWARX), TmpDestReg)
4412         .addReg(PPC::R0).addReg(PtrReg);
4413     BuildMI(BB, TII->get(PPC::AND),TmpReg).addReg(TmpDestReg).addReg(MaskReg);
4414     BuildMI(BB, TII->get(PPC::CMPW), PPC::CR0)
4415         .addReg(TmpReg).addReg(OldVal3Reg);
4416     BuildMI(BB, TII->get(PPC::BCC))
4417         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
4418     BB->addSuccessor(loop2MBB);
4419     BB->addSuccessor(midMBB);
4420
4421     BB = loop2MBB;
4422     BuildMI(BB, TII->get(PPC::ANDC),Tmp2Reg).addReg(TmpDestReg).addReg(MaskReg);
4423     BuildMI(BB, TII->get(PPC::OR),Tmp4Reg).addReg(Tmp2Reg).addReg(NewVal3Reg);
4424     BuildMI(BB, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
4425         .addReg(PPC::R0).addReg(PtrReg);
4426     BuildMI(BB, TII->get(PPC::BCC))
4427       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
4428     BuildMI(BB, TII->get(PPC::B)).addMBB(exitMBB);
4429     BB->addSuccessor(loop1MBB);
4430     BB->addSuccessor(exitMBB);
4431
4432     BB = midMBB;
4433     BuildMI(BB, TII->get(PPC::STWCX)).addReg(TmpDestReg)
4434       .addReg(PPC::R0).addReg(PtrReg);
4435     BB->addSuccessor(exitMBB);
4436
4437     //  exitMBB:
4438     //   ...
4439     BB = exitMBB;
4440     BuildMI(BB, TII->get(PPC::SRW),dest).addReg(TmpReg).addReg(ShiftReg);
4441   } else {
4442     assert(0 && "Unexpected instr type to insert");
4443   }
4444
4445   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
4446   return BB;
4447 }
4448
4449 //===----------------------------------------------------------------------===//
4450 // Target Optimization Hooks
4451 //===----------------------------------------------------------------------===//
4452
4453 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
4454                                              DAGCombinerInfo &DCI) const {
4455   TargetMachine &TM = getTargetMachine();
4456   SelectionDAG &DAG = DCI.DAG;
4457   switch (N->getOpcode()) {
4458   default: break;
4459   case PPCISD::SHL:
4460     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4461       if (C->getZExtValue() == 0)   // 0 << V -> 0.
4462         return N->getOperand(0);
4463     }
4464     break;
4465   case PPCISD::SRL:
4466     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4467       if (C->getZExtValue() == 0)   // 0 >>u V -> 0.
4468         return N->getOperand(0);
4469     }
4470     break;
4471   case PPCISD::SRA:
4472     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
4473       if (C->getZExtValue() == 0 ||   //  0 >>s V -> 0.
4474           C->isAllOnesValue())    // -1 >>s V -> -1.
4475         return N->getOperand(0);
4476     }
4477     break;
4478
4479   case ISD::SINT_TO_FP:
4480     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
4481       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
4482         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
4483         // We allow the src/dst to be either f32/f64, but the intermediate
4484         // type must be i64.
4485         if (N->getOperand(0).getValueType() == MVT::i64 &&
4486             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
4487           SDValue Val = N->getOperand(0).getOperand(0);
4488           if (Val.getValueType() == MVT::f32) {
4489             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4490             DCI.AddToWorklist(Val.getNode());
4491           }
4492
4493           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
4494           DCI.AddToWorklist(Val.getNode());
4495           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
4496           DCI.AddToWorklist(Val.getNode());
4497           if (N->getValueType(0) == MVT::f32) {
4498             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
4499                               DAG.getIntPtrConstant(0));
4500             DCI.AddToWorklist(Val.getNode());
4501           }
4502           return Val;
4503         } else if (N->getOperand(0).getValueType() == MVT::i32) {
4504           // If the intermediate type is i32, we can avoid the load/store here
4505           // too.
4506         }
4507       }
4508     }
4509     break;
4510   case ISD::STORE:
4511     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
4512     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
4513         !cast<StoreSDNode>(N)->isTruncatingStore() &&
4514         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
4515         N->getOperand(1).getValueType() == MVT::i32 &&
4516         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
4517       SDValue Val = N->getOperand(1).getOperand(0);
4518       if (Val.getValueType() == MVT::f32) {
4519         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
4520         DCI.AddToWorklist(Val.getNode());
4521       }
4522       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
4523       DCI.AddToWorklist(Val.getNode());
4524
4525       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
4526                         N->getOperand(2), N->getOperand(3));
4527       DCI.AddToWorklist(Val.getNode());
4528       return Val;
4529     }
4530
4531     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
4532     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
4533         N->getOperand(1).getNode()->hasOneUse() &&
4534         (N->getOperand(1).getValueType() == MVT::i32 ||
4535          N->getOperand(1).getValueType() == MVT::i16)) {
4536       SDValue BSwapOp = N->getOperand(1).getOperand(0);
4537       // Do an any-extend to 32-bits if this is a half-word input.
4538       if (BSwapOp.getValueType() == MVT::i16)
4539         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
4540
4541       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
4542                          N->getOperand(2), N->getOperand(3),
4543                          DAG.getValueType(N->getOperand(1).getValueType()));
4544     }
4545     break;
4546   case ISD::BSWAP:
4547     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
4548     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
4549         N->getOperand(0).hasOneUse() &&
4550         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
4551       SDValue Load = N->getOperand(0);
4552       LoadSDNode *LD = cast<LoadSDNode>(Load);
4553       // Create the byte-swapping load.
4554       std::vector<MVT> VTs;
4555       VTs.push_back(MVT::i32);
4556       VTs.push_back(MVT::Other);
4557       SDValue MO = DAG.getMemOperand(LD->getMemOperand());
4558       SDValue Ops[] = {
4559         LD->getChain(),    // Chain
4560         LD->getBasePtr(),  // Ptr
4561         MO,                // MemOperand
4562         DAG.getValueType(N->getValueType(0)) // VT
4563       };
4564       SDValue BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
4565
4566       // If this is an i16 load, insert the truncate.
4567       SDValue ResVal = BSLoad;
4568       if (N->getValueType(0) == MVT::i16)
4569         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
4570
4571       // First, combine the bswap away.  This makes the value produced by the
4572       // load dead.
4573       DCI.CombineTo(N, ResVal);
4574
4575       // Next, combine the load away, we give it a bogus result value but a real
4576       // chain result.  The result value is dead because the bswap is dead.
4577       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
4578
4579       // Return N so it doesn't get rechecked!
4580       return SDValue(N, 0);
4581     }
4582
4583     break;
4584   case PPCISD::VCMP: {
4585     // If a VCMPo node already exists with exactly the same operands as this
4586     // node, use its result instead of this node (VCMPo computes both a CR6 and
4587     // a normal output).
4588     //
4589     if (!N->getOperand(0).hasOneUse() &&
4590         !N->getOperand(1).hasOneUse() &&
4591         !N->getOperand(2).hasOneUse()) {
4592
4593       // Scan all of the users of the LHS, looking for VCMPo's that match.
4594       SDNode *VCMPoNode = 0;
4595
4596       SDNode *LHSN = N->getOperand(0).getNode();
4597       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
4598            UI != E; ++UI)
4599         if (UI->getOpcode() == PPCISD::VCMPo &&
4600             UI->getOperand(1) == N->getOperand(1) &&
4601             UI->getOperand(2) == N->getOperand(2) &&
4602             UI->getOperand(0) == N->getOperand(0)) {
4603           VCMPoNode = *UI;
4604           break;
4605         }
4606
4607       // If there is no VCMPo node, or if the flag value has a single use, don't
4608       // transform this.
4609       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
4610         break;
4611
4612       // Look at the (necessarily single) use of the flag value.  If it has a
4613       // chain, this transformation is more complex.  Note that multiple things
4614       // could use the value result, which we should ignore.
4615       SDNode *FlagUser = 0;
4616       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
4617            FlagUser == 0; ++UI) {
4618         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
4619         SDNode *User = *UI;
4620         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
4621           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
4622             FlagUser = User;
4623             break;
4624           }
4625         }
4626       }
4627
4628       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
4629       // give up for right now.
4630       if (FlagUser->getOpcode() == PPCISD::MFCR)
4631         return SDValue(VCMPoNode, 0);
4632     }
4633     break;
4634   }
4635   case ISD::BR_CC: {
4636     // If this is a branch on an altivec predicate comparison, lower this so
4637     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
4638     // lowering is done pre-legalize, because the legalizer lowers the predicate
4639     // compare down to code that is difficult to reassemble.
4640     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
4641     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
4642     int CompareOpc;
4643     bool isDot;
4644
4645     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
4646         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
4647         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
4648       assert(isDot && "Can't compare against a vector result!");
4649
4650       // If this is a comparison against something other than 0/1, then we know
4651       // that the condition is never/always true.
4652       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
4653       if (Val != 0 && Val != 1) {
4654         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
4655           return N->getOperand(0);
4656         // Always !=, turn it into an unconditional branch.
4657         return DAG.getNode(ISD::BR, MVT::Other,
4658                            N->getOperand(0), N->getOperand(4));
4659       }
4660
4661       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
4662
4663       // Create the PPCISD altivec 'dot' comparison node.
4664       std::vector<MVT> VTs;
4665       SDValue Ops[] = {
4666         LHS.getOperand(2),  // LHS of compare
4667         LHS.getOperand(3),  // RHS of compare
4668         DAG.getConstant(CompareOpc, MVT::i32)
4669       };
4670       VTs.push_back(LHS.getOperand(2).getValueType());
4671       VTs.push_back(MVT::Flag);
4672       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
4673
4674       // Unpack the result based on how the target uses it.
4675       PPC::Predicate CompOpc;
4676       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
4677       default:  // Can't happen, don't crash on invalid number though.
4678       case 0:   // Branch on the value of the EQ bit of CR6.
4679         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
4680         break;
4681       case 1:   // Branch on the inverted value of the EQ bit of CR6.
4682         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
4683         break;
4684       case 2:   // Branch on the value of the LT bit of CR6.
4685         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
4686         break;
4687       case 3:   // Branch on the inverted value of the LT bit of CR6.
4688         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
4689         break;
4690       }
4691
4692       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
4693                          DAG.getConstant(CompOpc, MVT::i32),
4694                          DAG.getRegister(PPC::CR6, MVT::i32),
4695                          N->getOperand(4), CompNode.getValue(1));
4696     }
4697     break;
4698   }
4699   }
4700
4701   return SDValue();
4702 }
4703
4704 //===----------------------------------------------------------------------===//
4705 // Inline Assembly Support
4706 //===----------------------------------------------------------------------===//
4707
4708 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
4709                                                        const APInt &Mask,
4710                                                        APInt &KnownZero,
4711                                                        APInt &KnownOne,
4712                                                        const SelectionDAG &DAG,
4713                                                        unsigned Depth) const {
4714   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
4715   switch (Op.getOpcode()) {
4716   default: break;
4717   case PPCISD::LBRX: {
4718     // lhbrx is known to have the top bits cleared out.
4719     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
4720       KnownZero = 0xFFFF0000;
4721     break;
4722   }
4723   case ISD::INTRINSIC_WO_CHAIN: {
4724     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
4725     default: break;
4726     case Intrinsic::ppc_altivec_vcmpbfp_p:
4727     case Intrinsic::ppc_altivec_vcmpeqfp_p:
4728     case Intrinsic::ppc_altivec_vcmpequb_p:
4729     case Intrinsic::ppc_altivec_vcmpequh_p:
4730     case Intrinsic::ppc_altivec_vcmpequw_p:
4731     case Intrinsic::ppc_altivec_vcmpgefp_p:
4732     case Intrinsic::ppc_altivec_vcmpgtfp_p:
4733     case Intrinsic::ppc_altivec_vcmpgtsb_p:
4734     case Intrinsic::ppc_altivec_vcmpgtsh_p:
4735     case Intrinsic::ppc_altivec_vcmpgtsw_p:
4736     case Intrinsic::ppc_altivec_vcmpgtub_p:
4737     case Intrinsic::ppc_altivec_vcmpgtuh_p:
4738     case Intrinsic::ppc_altivec_vcmpgtuw_p:
4739       KnownZero = ~1U;  // All bits but the low one are known to be zero.
4740       break;
4741     }
4742   }
4743   }
4744 }
4745
4746
4747 /// getConstraintType - Given a constraint, return the type of
4748 /// constraint it is for this target.
4749 PPCTargetLowering::ConstraintType
4750 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
4751   if (Constraint.size() == 1) {
4752     switch (Constraint[0]) {
4753     default: break;
4754     case 'b':
4755     case 'r':
4756     case 'f':
4757     case 'v':
4758     case 'y':
4759       return C_RegisterClass;
4760     }
4761   }
4762   return TargetLowering::getConstraintType(Constraint);
4763 }
4764
4765 std::pair<unsigned, const TargetRegisterClass*>
4766 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
4767                                                 MVT VT) const {
4768   if (Constraint.size() == 1) {
4769     // GCC RS6000 Constraint Letters
4770     switch (Constraint[0]) {
4771     case 'b':   // R1-R31
4772     case 'r':   // R0-R31
4773       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
4774         return std::make_pair(0U, PPC::G8RCRegisterClass);
4775       return std::make_pair(0U, PPC::GPRCRegisterClass);
4776     case 'f':
4777       if (VT == MVT::f32)
4778         return std::make_pair(0U, PPC::F4RCRegisterClass);
4779       else if (VT == MVT::f64)
4780         return std::make_pair(0U, PPC::F8RCRegisterClass);
4781       break;
4782     case 'v':
4783       return std::make_pair(0U, PPC::VRRCRegisterClass);
4784     case 'y':   // crrc
4785       return std::make_pair(0U, PPC::CRRCRegisterClass);
4786     }
4787   }
4788
4789   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4790 }
4791
4792
4793 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4794 /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is true
4795 /// it means one of the asm constraint of the inline asm instruction being
4796 /// processed is 'm'.
4797 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op, char Letter,
4798                                                      bool hasMemory,
4799                                                      std::vector<SDValue>&Ops,
4800                                                      SelectionDAG &DAG) const {
4801   SDValue Result(0,0);
4802   switch (Letter) {
4803   default: break;
4804   case 'I':
4805   case 'J':
4806   case 'K':
4807   case 'L':
4808   case 'M':
4809   case 'N':
4810   case 'O':
4811   case 'P': {
4812     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
4813     if (!CST) return; // Must be an immediate to match.
4814     unsigned Value = CST->getZExtValue();
4815     switch (Letter) {
4816     default: assert(0 && "Unknown constraint letter!");
4817     case 'I':  // "I" is a signed 16-bit constant.
4818       if ((short)Value == (int)Value)
4819         Result = DAG.getTargetConstant(Value, Op.getValueType());
4820       break;
4821     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
4822     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
4823       if ((short)Value == 0)
4824         Result = DAG.getTargetConstant(Value, Op.getValueType());
4825       break;
4826     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
4827       if ((Value >> 16) == 0)
4828         Result = DAG.getTargetConstant(Value, Op.getValueType());
4829       break;
4830     case 'M':  // "M" is a constant that is greater than 31.
4831       if (Value > 31)
4832         Result = DAG.getTargetConstant(Value, Op.getValueType());
4833       break;
4834     case 'N':  // "N" is a positive constant that is an exact power of two.
4835       if ((int)Value > 0 && isPowerOf2_32(Value))
4836         Result = DAG.getTargetConstant(Value, Op.getValueType());
4837       break;
4838     case 'O':  // "O" is the constant zero.
4839       if (Value == 0)
4840         Result = DAG.getTargetConstant(Value, Op.getValueType());
4841       break;
4842     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
4843       if ((short)-Value == (int)-Value)
4844         Result = DAG.getTargetConstant(Value, Op.getValueType());
4845       break;
4846     }
4847     break;
4848   }
4849   }
4850
4851   if (Result.getNode()) {
4852     Ops.push_back(Result);
4853     return;
4854   }
4855
4856   // Handle standard constraint letters.
4857   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, hasMemory, Ops, DAG);
4858 }
4859
4860 // isLegalAddressingMode - Return true if the addressing mode represented
4861 // by AM is legal for this target, for a load/store of the specified type.
4862 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
4863                                               const Type *Ty) const {
4864   // FIXME: PPC does not allow r+i addressing modes for vectors!
4865
4866   // PPC allows a sign-extended 16-bit immediate field.
4867   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
4868     return false;
4869
4870   // No global is ever allowed as a base.
4871   if (AM.BaseGV)
4872     return false;
4873
4874   // PPC only support r+r,
4875   switch (AM.Scale) {
4876   case 0:  // "r+i" or just "i", depending on HasBaseReg.
4877     break;
4878   case 1:
4879     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
4880       return false;
4881     // Otherwise we have r+r or r+i.
4882     break;
4883   case 2:
4884     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
4885       return false;
4886     // Allow 2*r as r+r.
4887     break;
4888   default:
4889     // No other scales are supported.
4890     return false;
4891   }
4892
4893   return true;
4894 }
4895
4896 /// isLegalAddressImmediate - Return true if the integer value can be used
4897 /// as the offset of the target addressing mode for load / store of the
4898 /// given type.
4899 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
4900   // PPC allows a sign-extended 16-bit immediate field.
4901   return (V > -(1 << 16) && V < (1 << 16)-1);
4902 }
4903
4904 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
4905   return false;
4906 }
4907
4908 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) {
4909   DebugLoc dl = Op.getNode()->getDebugLoc();
4910   // Depths > 0 not supported yet!
4911   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4912     return SDValue();
4913
4914   MachineFunction &MF = DAG.getMachineFunction();
4915   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
4916
4917   // Just load the return address off the stack.
4918   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
4919
4920   // Make sure the function really does not optimize away the store of the RA
4921   // to the stack.
4922   FuncInfo->setLRStoreRequired();
4923   return DAG.getLoad(getPointerTy(), dl,
4924                      DAG.getEntryNode(), RetAddrFI, NULL, 0);
4925 }
4926
4927 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) {
4928   // Depths > 0 not supported yet!
4929   if (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue() > 0)
4930     return SDValue();
4931
4932   MVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4933   bool isPPC64 = PtrVT == MVT::i64;
4934
4935   MachineFunction &MF = DAG.getMachineFunction();
4936   MachineFrameInfo *MFI = MF.getFrameInfo();
4937   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
4938                   && MFI->getStackSize();
4939
4940   if (isPPC64)
4941     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
4942       MVT::i64);
4943   else
4944     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
4945       MVT::i32);
4946 }
4947
4948 bool
4949 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
4950   // The PowerPC target isn't yet aware of offsets.
4951   return false;
4952 }