lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "MCTargetDesc/PPCPredicates.h"
  16 #include "PPCMachineFunctionInfo.h"
  17 #include "PPCPerfectShuffle.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/DerivedTypes.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                      CCValAssign::LocInfo &LocInfo,
  41                                      ISD::ArgFlagsTy &ArgFlags,
  42                                      CCState &State);
  43 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                             MVT &LocVT,
  45                                             CCValAssign::LocInfo &LocInfo,
  46                                             ISD::ArgFlagsTy &ArgFlags,
  47                                             CCState &State);
  48 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                               MVT &LocVT,
  50                                               CCValAssign::LocInfo &LocInfo,
  51                                               ISD::ArgFlagsTy &ArgFlags,
  52                                               CCState &State);
  53
  54 static cl::opt<bool> DisablePPCPreinc("disable-ppc-preinc",
  55 cl::desc("disable preincrement load/store generation on PPC"), cl::Hidden);
  56
  57 static cl::opt<bool> DisableILPPref("disable-ppc-ilp-pref",
  58 cl::desc("disable setting the node scheduling preference to ILP on PPC"), cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69   const PPCSubtarget *Subtarget = &TM.getSubtarget<PPCSubtarget>();
  70
  71   setPow2DivIsCheap();
  72
  73   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  74   setUseUnderscoreSetJmp(true);
  75   setUseUnderscoreLongJmp(true);
  76
  77   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  78   // arguments are at least 4/8 bytes aligned.
  79   bool isPPC64 = Subtarget->isPPC64();
  80   setMinStackArgumentAlignment(isPPC64 ? 8:4);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &PPC::GPRCRegClass);
  84   addRegisterClass(MVT::f32, &PPC::F4RCRegClass);
  85   addRegisterClass(MVT::f64, &PPC::F8RCRegClass);
  86
  87   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  88   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  89   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  90
  91   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  92
  93   // PowerPC has pre-inc load and store's.
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  97   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  98   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 102   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 103   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 104
 105   // This is used in the ppcf128->int sequence.  Note it has different semantics
 106   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 107   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 108
 109   // We do not currently implement these libm ops for PowerPC.
 110   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 111   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 112   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 113   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 114   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 115
 116   // PowerPC has no SREM/UREM instructions
 117   setOperationAction(ISD::SREM, MVT::i32, Expand);
 118   setOperationAction(ISD::UREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SREM, MVT::i64, Expand);
 120   setOperationAction(ISD::UREM, MVT::i64, Expand);
 121
 122   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 123   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 124   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 125   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 126   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 127   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 128   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 129   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 130   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 131
 132   // We don't support sin/cos/sqrt/fmod/pow
 133   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 134   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 135   setOperationAction(ISD::FREM , MVT::f64, Expand);
 136   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 137   setOperationAction(ISD::FMA  , MVT::f64, Legal);
 138   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 139   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 140   setOperationAction(ISD::FREM , MVT::f32, Expand);
 141   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 142   setOperationAction(ISD::FMA  , MVT::f32, Legal);
 143
 144   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 145
 146   // If we're enabling GP optimizations, use hardware square root
 147   if (!Subtarget->hasFSQRT()) {
 148     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 149     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 150   }
 151
 152   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 153   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 154
 155   // PowerPC does not have BSWAP, CTPOP or CTTZ
 156   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 157   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 158   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 159   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 160   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 161   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 162   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 163   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 164   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 165   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 166
 167   // PowerPC does not have ROTR
 168   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 169   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 170
 171   // PowerPC does not have Select
 172   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 173   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 174   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 175   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 176
 177   // PowerPC wants to turn select_cc of FP into fsel when possible.
 178   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 179   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 180
 181   // PowerPC wants to optimize integer setcc a bit
 182   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 183
 184   // PowerPC does not have BRCOND which requires SetCC
 185   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 186
 187   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 188
 189   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 190   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 191
 192   // PowerPC does not have [U|S]INT_TO_FP
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 195
 196   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 197   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 198   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 199   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 200
 201   // We cannot sextinreg(i1).  Expand to shifts.
 202   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 203
 204   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 205   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 206   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 207   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 208
 209
 210   // We want to legalize GlobalAddress and ConstantPool nodes into the
 211   // appropriate instructions to materialize the address.
 212   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 213   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 214   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 215   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 216   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 217   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 218   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 219   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 220   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 221   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 222
 223   // TRAP is legal.
 224   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 225
 226   // TRAMPOLINE is custom lowered.
 227   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 228   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 229
 230   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 231   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 232
 233   if (Subtarget->isSVR4ABI()) {
 234     if (isPPC64) {
 235       // VAARG always uses double-word chunks, so promote anything smaller.
 236       setOperationAction(ISD::VAARG, MVT::i1, Promote);
 237       AddPromotedToType (ISD::VAARG, MVT::i1, MVT::i64);
 238       setOperationAction(ISD::VAARG, MVT::i8, Promote);
 239       AddPromotedToType (ISD::VAARG, MVT::i8, MVT::i64);
 240       setOperationAction(ISD::VAARG, MVT::i16, Promote);
 241       AddPromotedToType (ISD::VAARG, MVT::i16, MVT::i64);
 242       setOperationAction(ISD::VAARG, MVT::i32, Promote);
 243       AddPromotedToType (ISD::VAARG, MVT::i32, MVT::i64);
 244       setOperationAction(ISD::VAARG, MVT::Other, Expand);
 245     } else {
 246       // VAARG is custom lowered with the 32-bit SVR4 ABI.
 247       setOperationAction(ISD::VAARG, MVT::Other, Custom);
 248       setOperationAction(ISD::VAARG, MVT::i64, Custom);
 249     }
 250   } else
 251     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 252
 253   // Use the default implementation.
 254   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 255   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 256   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 257   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 258   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 259   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 260
 261   // We want to custom lower some of our intrinsics.
 262   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 263
 264   // Comparisons that require checking two conditions.
 265   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 266   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 267   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 268   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 269   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 270   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 271   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 272   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 273   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 274   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 275   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 276   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 277
 278   if (Subtarget->has64BitSupport()) {
 279     // They also have instructions for converting between i64 and fp.
 280     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 281     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 282     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 283     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 284     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 285     // We cannot do this with Promote because i64 is not a legal type.
 286     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 287
 288     // FIXME: disable this lowered code.  This generates 64-bit register values,
 289     // and we don't model the fact that the top part is clobbered by calls.  We
 290     // need to flag these together so that the value isn't live across a call.
 291     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 292   } else {
 293     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 294     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 295   }
 296
 297   if (Subtarget->use64BitRegs()) {
 298     // 64-bit PowerPC implementations can support i64 types directly
 299     addRegisterClass(MVT::i64, &PPC::G8RCRegClass);
 300     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 301     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 302     // 64-bit PowerPC wants to expand i128 shifts itself.
 303     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 304     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 305     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 306   } else {
 307     // 32-bit PowerPC wants to expand i64 shifts itself.
 308     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 309     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 310     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 311   }
 312
 313   if (Subtarget->hasAltivec()) {
 314     // First set operation action for all vector types to expand. Then we
 315     // will selectively turn on ones that can be effectively codegen'd.
 316     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 317          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 318       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 319
 320       // add/sub are legal for all supported vector VT's.
 321       setOperationAction(ISD::ADD , VT, Legal);
 322       setOperationAction(ISD::SUB , VT, Legal);
 323
 324       // We promote all shuffles to v16i8.
 325       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 326       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 327
 328       // We promote all non-typed operations to v4i32.
 329       setOperationAction(ISD::AND   , VT, Promote);
 330       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 331       setOperationAction(ISD::OR    , VT, Promote);
 332       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 333       setOperationAction(ISD::XOR   , VT, Promote);
 334       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 335       setOperationAction(ISD::LOAD  , VT, Promote);
 336       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 337       setOperationAction(ISD::SELECT, VT, Promote);
 338       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 339       setOperationAction(ISD::STORE, VT, Promote);
 340       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 341
 342       // No other operations are legal.
 343       setOperationAction(ISD::MUL , VT, Expand);
 344       setOperationAction(ISD::SDIV, VT, Expand);
 345       setOperationAction(ISD::SREM, VT, Expand);
 346       setOperationAction(ISD::UDIV, VT, Expand);
 347       setOperationAction(ISD::UREM, VT, Expand);
 348       setOperationAction(ISD::FDIV, VT, Expand);
 349       setOperationAction(ISD::FNEG, VT, Expand);
 350       setOperationAction(ISD::FSQRT, VT, Expand);
 351       setOperationAction(ISD::FLOG, VT, Expand);
 352       setOperationAction(ISD::FLOG10, VT, Expand);
 353       setOperationAction(ISD::FLOG2, VT, Expand);
 354       setOperationAction(ISD::FEXP, VT, Expand);
 355       setOperationAction(ISD::FEXP2, VT, Expand);
 356       setOperationAction(ISD::FSIN, VT, Expand);
 357       setOperationAction(ISD::FCOS, VT, Expand);
 358       setOperationAction(ISD::FABS, VT, Expand);
 359       setOperationAction(ISD::FPOWI, VT, Expand);
 360       setOperationAction(ISD::FFLOOR, VT, Expand);
 361       setOperationAction(ISD::FCEIL,  VT, Expand);
 362       setOperationAction(ISD::FTRUNC, VT, Expand);
 363       setOperationAction(ISD::FRINT,  VT, Expand);
 364       setOperationAction(ISD::FNEARBYINT, VT, Expand);
 365       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 366       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 367       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 368       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 369       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 370       setOperationAction(ISD::UDIVREM, VT, Expand);
 371       setOperationAction(ISD::SDIVREM, VT, Expand);
 372       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 373       setOperationAction(ISD::FPOW, VT, Expand);
 374       setOperationAction(ISD::CTPOP, VT, Expand);
 375       setOperationAction(ISD::CTLZ, VT, Expand);
 376       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 377       setOperationAction(ISD::CTTZ, VT, Expand);
 378       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 379       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 380
 381       for (unsigned j = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 382            j <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++j) {
 383         MVT::SimpleValueType InnerVT = (MVT::SimpleValueType)j;
 384         setTruncStoreAction(VT, InnerVT, Expand);
 385       }
 386       setLoadExtAction(ISD::SEXTLOAD, VT, Expand);
 387       setLoadExtAction(ISD::ZEXTLOAD, VT, Expand);
 388       setLoadExtAction(ISD::EXTLOAD, VT, Expand);
 389     }
 390
 391     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 392     // with merges, splats, etc.
 393     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 394
 395     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 396     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 397     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 398     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 399     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 400     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 401     setOperationAction(ISD::FP_TO_SINT, MVT::v4i32, Legal);
 402     setOperationAction(ISD::FP_TO_UINT, MVT::v4i32, Legal);
 403     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Legal);
 404     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Legal);
 405     setOperationAction(ISD::FFLOOR, MVT::v4f32, Legal);
 406     setOperationAction(ISD::FCEIL, MVT::v4f32, Legal);
 407     setOperationAction(ISD::FTRUNC, MVT::v4f32, Legal);
 408     setOperationAction(ISD::FNEARBYINT, MVT::v4f32, Legal);
 409
 410     addRegisterClass(MVT::v4f32, &PPC::VRRCRegClass);
 411     addRegisterClass(MVT::v4i32, &PPC::VRRCRegClass);
 412     addRegisterClass(MVT::v8i16, &PPC::VRRCRegClass);
 413     addRegisterClass(MVT::v16i8, &PPC::VRRCRegClass);
 414
 415     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 416     setOperationAction(ISD::FMA, MVT::v4f32, Legal);
 417     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 418     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 419     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 420
 421     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 422     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 423
 424     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 425     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 426     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 427     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 428
 429     // Altivec does not contain unordered floating-point compare instructions
 430     setCondCodeAction(ISD::SETUO, MVT::v4f32, Expand);
 431     setCondCodeAction(ISD::SETUEQ, MVT::v4f32, Expand);
 432     setCondCodeAction(ISD::SETUGT, MVT::v4f32, Expand);
 433     setCondCodeAction(ISD::SETUGE, MVT::v4f32, Expand);
 434     setCondCodeAction(ISD::SETULT, MVT::v4f32, Expand);
 435     setCondCodeAction(ISD::SETULE, MVT::v4f32, Expand);
 436   }
 437
 438   if (Subtarget->has64BitSupport()) {
 439     setOperationAction(ISD::PREFETCH, MVT::Other, Legal);
 440     setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Legal);
 441   }
 442
 443   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 444   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 445
 446   setBooleanContents(ZeroOrOneBooleanContent);
 447   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 448
 449   if (isPPC64) {
 450     setStackPointerRegisterToSaveRestore(PPC::X1);
 451     setExceptionPointerRegister(PPC::X3);
 452     setExceptionSelectorRegister(PPC::X4);
 453   } else {
 454     setStackPointerRegisterToSaveRestore(PPC::R1);
 455     setExceptionPointerRegister(PPC::R3);
 456     setExceptionSelectorRegister(PPC::R4);
 457   }
 458
 459   // We have target-specific dag combine patterns for the following nodes:
 460   setTargetDAGCombine(ISD::SINT_TO_FP);
 461   setTargetDAGCombine(ISD::STORE);
 462   setTargetDAGCombine(ISD::BR_CC);
 463   setTargetDAGCombine(ISD::BSWAP);
 464
 465   // Darwin long double math library functions have $LDBL128 appended.
 466   if (Subtarget->isDarwin()) {
 467     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 468     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 469     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 470     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 471     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 472     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 473     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 474     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 475     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 476     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 477   }
 478
 479   setMinFunctionAlignment(2);
 480   if (PPCSubTarget.isDarwin())
 481     setPrefFunctionAlignment(4);
 482
 483   if (isPPC64 && Subtarget->isJITCodeModel())
 484     // Temporary workaround for the inability of PPC64 JIT to handle jump
 485     // tables.
 486     setSupportJumpTables(false);
 487
 488   setInsertFencesForAtomic(true);
 489
 490   setSchedulingPreference(Sched::Hybrid);
 491
 492   computeRegisterProperties();
 493
 494   // The Freescale cores does better with aggressive inlining of memcpy and
 495   // friends. Gcc uses same threshold of 128 bytes (= 32 word stores).
 496   if (Subtarget->getDarwinDirective() == PPC::DIR_E500mc ||
 497       Subtarget->getDarwinDirective() == PPC::DIR_E5500) {
 498     maxStoresPerMemset = 32;
 499     maxStoresPerMemsetOptSize = 16;
 500     maxStoresPerMemcpy = 32;
 501     maxStoresPerMemcpyOptSize = 8;
 502     maxStoresPerMemmove = 32;
 503     maxStoresPerMemmoveOptSize = 8;
 504
 505     setPrefFunctionAlignment(4);
 506     benefitFromCodePlacementOpt = true;
 507   }
 508 }
 509
 510 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 511 /// function arguments in the caller parameter area.
 512 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 513   const TargetMachine &TM = getTargetMachine();
 514   // Darwin passes everything on 4 byte boundary.
 515   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 516     return 4;
 517
 518   // 16byte and wider vectors are passed on 16byte boundary.
 519   if (VectorType *VTy = dyn_cast<VectorType>(Ty))
 520     if (VTy->getBitWidth() >= 128)
 521       return 16;
 522
 523   // The rest is 8 on PPC64 and 4 on PPC32 boundary.
 524    if (PPCSubTarget.isPPC64())
 525      return 8;
 526
 527   return 4;
 528 }
 529
 530 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 531   switch (Opcode) {
 532   default: return 0;
 533   case PPCISD::FSEL:            return "PPCISD::FSEL";
 534   case PPCISD::FCFID:           return "PPCISD::FCFID";
 535   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 536   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 537   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 538   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 539   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 540   case PPCISD::VPERM:           return "PPCISD::VPERM";
 541   case PPCISD::Hi:              return "PPCISD::Hi";
 542   case PPCISD::Lo:              return "PPCISD::Lo";
 543   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 544   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 545   case PPCISD::LOAD:            return "PPCISD::LOAD";
 546   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 547   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 548   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 549   case PPCISD::SRL:             return "PPCISD::SRL";
 550   case PPCISD::SRA:             return "PPCISD::SRA";
 551   case PPCISD::SHL:             return "PPCISD::SHL";
 552   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 553   case PPCISD::STD_32:          return "PPCISD::STD_32";
 554   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 555   case PPCISD::CALL_NOP_SVR4:   return "PPCISD::CALL_NOP_SVR4";
 556   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 557   case PPCISD::NOP:             return "PPCISD::NOP";
 558   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 559   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 560   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 561   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 562   case PPCISD::MFCR:            return "PPCISD::MFCR";
 563   case PPCISD::VCMP:            return "PPCISD::VCMP";
 564   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 565   case PPCISD::LBRX:            return "PPCISD::LBRX";
 566   case PPCISD::STBRX:           return "PPCISD::STBRX";
 567   case PPCISD::LARX:            return "PPCISD::LARX";
 568   case PPCISD::STCX:            return "PPCISD::STCX";
 569   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 570   case PPCISD::MFFS:            return "PPCISD::MFFS";
 571   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 572   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 573   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 574   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 575   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 576   case PPCISD::CR6SET:          return "PPCISD::CR6SET";
 577   case PPCISD::CR6UNSET:        return "PPCISD::CR6UNSET";
 578   case PPCISD::ADDIS_TOC_HA:    return "PPCISD::ADDIS_TOC_HA";
 579   case PPCISD::LD_TOC_L:        return "PPCISD::LD_TOC_L";
 580   case PPCISD::ADDI_TOC_L:      return "PPCISD::ADDI_TOC_L";
 581   case PPCISD::LD_GOT_TPREL:    return "PPCISD::LD_GOT_TPREL";
 582   case PPCISD::ADD_TLS:         return "PPCISD::ADD_TLS";
 583   case PPCISD::ADDIS_TLSGD_HA:  return "PPCISD::ADDIS_TLSGD_HA";
 584   case PPCISD::ADDI_TLSGD_L:    return "PPCISD::ADDI_TLSGD_L";
 585   case PPCISD::GET_TLS_ADDR:    return "PPCISD::GET_TLS_ADDR";
 586   case PPCISD::ADDIS_TLSLD_HA:  return "PPCISD::ADDIS_TLSLD_HA";
 587   case PPCISD::ADDI_TLSLD_L:    return "PPCISD::ADDI_TLSLD_L";
 588   case PPCISD::GET_TLSLD_ADDR:  return "PPCISD::GET_TLSLD_ADDR";
 589   case PPCISD::ADDIS_DTPREL_HA: return "PPCISD::ADDIS_DTPREL_HA";
 590   case PPCISD::ADDI_DTPREL_L:   return "PPCISD::ADDI_DTPREL_L";
 591   }
 592 }
 593
 594 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 595   if (!VT.isVector())
 596     return MVT::i32;
 597   return VT.changeVectorElementTypeToInteger();
 598 }
 599
 600 //===----------------------------------------------------------------------===//
 601 // Node matching predicates, for use by the tblgen matching code.
 602 //===----------------------------------------------------------------------===//
 603
 604 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 605 static bool isFloatingPointZero(SDValue Op) {
 606   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 607     return CFP->getValueAPF().isZero();
 608   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 609     // Maybe this has already been legalized into the constant pool?
 610     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 611       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 612         return CFP->getValueAPF().isZero();
 613   }
 614   return false;
 615 }
 616
 617 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 618 /// true if Op is undef or if it matches the specified value.
 619 static bool isConstantOrUndef(int Op, int Val) {
 620   return Op < 0 || Op == Val;
 621 }
 622
 623 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 624 /// VPKUHUM instruction.
 625 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 626   if (!isUnary) {
 627     for (unsigned i = 0; i != 16; ++i)
 628       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 629         return false;
 630   } else {
 631     for (unsigned i = 0; i != 8; ++i)
 632       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 633           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 634         return false;
 635   }
 636   return true;
 637 }
 638
 639 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 640 /// VPKUWUM instruction.
 641 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 642   if (!isUnary) {
 643     for (unsigned i = 0; i != 16; i += 2)
 644       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 645           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 646         return false;
 647   } else {
 648     for (unsigned i = 0; i != 8; i += 2)
 649       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 650           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 651           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 652           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 653         return false;
 654   }
 655   return true;
 656 }
 657
 658 /// isVMerge - Common function, used to match vmrg* shuffles.
 659 ///
 660 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 661                      unsigned LHSStart, unsigned RHSStart) {
 662   assert(N->getValueType(0) == MVT::v16i8 &&
 663          "PPC only supports shuffles by bytes!");
 664   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 665          "Unsupported merge size!");
 666
 667   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 668     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 669       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 670                              LHSStart+j+i*UnitSize) ||
 671           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 672                              RHSStart+j+i*UnitSize))
 673         return false;
 674     }
 675   return true;
 676 }
 677
 678 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 679 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 680 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 681                              bool isUnary) {
 682   if (!isUnary)
 683     return isVMerge(N, UnitSize, 8, 24);
 684   return isVMerge(N, UnitSize, 8, 8);
 685 }
 686
 687 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 688 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 689 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 690                              bool isUnary) {
 691   if (!isUnary)
 692     return isVMerge(N, UnitSize, 0, 16);
 693   return isVMerge(N, UnitSize, 0, 0);
 694 }
 695
 696
 697 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 698 /// amount, otherwise return -1.
 699 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 700   assert(N->getValueType(0) == MVT::v16i8 &&
 701          "PPC only supports shuffles by bytes!");
 702
 703   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 704
 705   // Find the first non-undef value in the shuffle mask.
 706   unsigned i;
 707   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 708     /*search*/;
 709
 710   if (i == 16) return -1;  // all undef.
 711
 712   // Otherwise, check to see if the rest of the elements are consecutively
 713   // numbered from this value.
 714   unsigned ShiftAmt = SVOp->getMaskElt(i);
 715   if (ShiftAmt < i) return -1;
 716   ShiftAmt -= i;
 717
 718   if (!isUnary) {
 719     // Check the rest of the elements to see if they are consecutive.
 720     for (++i; i != 16; ++i)
 721       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 722         return -1;
 723   } else {
 724     // Check the rest of the elements to see if they are consecutive.
 725     for (++i; i != 16; ++i)
 726       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 727         return -1;
 728   }
 729   return ShiftAmt;
 730 }
 731
 732 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 733 /// specifies a splat of a single element that is suitable for input to
 734 /// VSPLTB/VSPLTH/VSPLTW.
 735 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 736   assert(N->getValueType(0) == MVT::v16i8 &&
 737          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 738
 739   // This is a splat operation if each element of the permute is the same, and
 740   // if the value doesn't reference the second vector.
 741   unsigned ElementBase = N->getMaskElt(0);
 742
 743   // FIXME: Handle UNDEF elements too!
 744   if (ElementBase >= 16)
 745     return false;
 746
 747   // Check that the indices are consecutive, in the case of a multi-byte element
 748   // splatted with a v16i8 mask.
 749   for (unsigned i = 1; i != EltSize; ++i)
 750     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 751       return false;
 752
 753   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 754     if (N->getMaskElt(i) < 0) continue;
 755     for (unsigned j = 0; j != EltSize; ++j)
 756       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 757         return false;
 758   }
 759   return true;
 760 }
 761
 762 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 763 /// are -0.0.
 764 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 765   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 766
 767   APInt APVal, APUndef;
 768   unsigned BitSize;
 769   bool HasAnyUndefs;
 770
 771   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 772     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 773       return CFP->getValueAPF().isNegZero();
 774
 775   return false;
 776 }
 777
 778 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 779 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 780 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 781   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 782   assert(isSplatShuffleMask(SVOp, EltSize));
 783   return SVOp->getMaskElt(0) / EltSize;
 784 }
 785
 786 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 787 /// by using a vspltis[bhw] instruction of the specified element size, return
 788 /// the constant being splatted.  The ByteSize field indicates the number of
 789 /// bytes of each element [124] -> [bhw].
 790 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 791   SDValue OpVal(0, 0);
 792
 793   // If ByteSize of the splat is bigger than the element size of the
 794   // build_vector, then we have a case where we are checking for a splat where
 795   // multiple elements of the buildvector are folded together into a single
 796   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 797   unsigned EltSize = 16/N->getNumOperands();
 798   if (EltSize < ByteSize) {
 799     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 800     SDValue UniquedVals[4];
 801     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 802
 803     // See if all of the elements in the buildvector agree across.
 804     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 805       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 806       // If the element isn't a constant, bail fully out.
 807       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 808
 809
 810       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 811         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 812       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 813         return SDValue();  // no match.
 814     }
 815
 816     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 817     // either constant or undef values that are identical for each chunk.  See
 818     // if these chunks can form into a larger vspltis*.
 819
 820     // Check to see if all of the leading entries are either 0 or -1.  If
 821     // neither, then this won't fit into the immediate field.
 822     bool LeadingZero = true;
 823     bool LeadingOnes = true;
 824     for (unsigned i = 0; i != Multiple-1; ++i) {
 825       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 826
 827       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 828       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 829     }
 830     // Finally, check the least significant entry.
 831     if (LeadingZero) {
 832       if (UniquedVals[Multiple-1].getNode() == 0)
 833         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 834       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 835       if (Val < 16)
 836         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 837     }
 838     if (LeadingOnes) {
 839       if (UniquedVals[Multiple-1].getNode() == 0)
 840         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 841       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 842       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 843         return DAG.getTargetConstant(Val, MVT::i32);
 844     }
 845
 846     return SDValue();
 847   }
 848
 849   // Check to see if this buildvec has a single non-undef value in its elements.
 850   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 851     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 852     if (OpVal.getNode() == 0)
 853       OpVal = N->getOperand(i);
 854     else if (OpVal != N->getOperand(i))
 855       return SDValue();
 856   }
 857
 858   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 859
 860   unsigned ValSizeInBytes = EltSize;
 861   uint64_t Value = 0;
 862   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 863     Value = CN->getZExtValue();
 864   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 865     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 866     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 867   }
 868
 869   // If the splat value is larger than the element value, then we can never do
 870   // this splat.  The only case that we could fit the replicated bits into our
 871   // immediate field for would be zero, and we prefer to use vxor for it.
 872   if (ValSizeInBytes < ByteSize) return SDValue();
 873
 874   // If the element value is larger than the splat value, cut it in half and
 875   // check to see if the two halves are equal.  Continue doing this until we
 876   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 877   while (ValSizeInBytes > ByteSize) {
 878     ValSizeInBytes >>= 1;
 879
 880     // If the top half equals the bottom half, we're still ok.
 881     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 882          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 883       return SDValue();
 884   }
 885
 886   // Properly sign extend the value.
 887   int MaskVal = SignExtend32(Value, ByteSize * 8);
 888
 889   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 890   if (MaskVal == 0) return SDValue();
 891
 892   // Finally, if this value fits in a 5 bit sext field, return it
 893   if (SignExtend32<5>(MaskVal) == MaskVal)
 894     return DAG.getTargetConstant(MaskVal, MVT::i32);
 895   return SDValue();
 896 }
 897
 898 //===----------------------------------------------------------------------===//
 899 //  Addressing Mode Selection
 900 //===----------------------------------------------------------------------===//
 901
 902 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 903 /// or 64-bit immediate, and if the value can be accurately represented as a
 904 /// sign extension from a 16-bit value.  If so, this returns true and the
 905 /// immediate.
 906 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 907   if (N->getOpcode() != ISD::Constant)
 908     return false;
 909
 910   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 911   if (N->getValueType(0) == MVT::i32)
 912     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 913   else
 914     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 915 }
 916 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 917   return isIntS16Immediate(Op.getNode(), Imm);
 918 }
 919
 920
 921 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 922 /// can be represented as an indexed [r+r] operation.  Returns false if it
 923 /// can be more efficiently represented with [r+imm].
 924 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 925                                             SDValue &Index,
 926                                             SelectionDAG &DAG) const {
 927   short imm = 0;
 928   if (N.getOpcode() == ISD::ADD) {
 929     if (isIntS16Immediate(N.getOperand(1), imm))
 930       return false;    // r+i
 931     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 932       return false;    // r+i
 933
 934     Base = N.getOperand(0);
 935     Index = N.getOperand(1);
 936     return true;
 937   } else if (N.getOpcode() == ISD::OR) {
 938     if (isIntS16Immediate(N.getOperand(1), imm))
 939       return false;    // r+i can fold it if we can.
 940
 941     // If this is an or of disjoint bitfields, we can codegen this as an add
 942     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 943     // disjoint.
 944     APInt LHSKnownZero, LHSKnownOne;
 945     APInt RHSKnownZero, RHSKnownOne;
 946     DAG.ComputeMaskedBits(N.getOperand(0),
 947                           LHSKnownZero, LHSKnownOne);
 948
 949     if (LHSKnownZero.getBoolValue()) {
 950       DAG.ComputeMaskedBits(N.getOperand(1),
 951                             RHSKnownZero, RHSKnownOne);
 952       // If all of the bits are known zero on the LHS or RHS, the add won't
 953       // carry.
 954       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 955         Base = N.getOperand(0);
 956         Index = N.getOperand(1);
 957         return true;
 958       }
 959     }
 960   }
 961
 962   return false;
 963 }
 964
 965 /// Returns true if the address N can be represented by a base register plus
 966 /// a signed 16-bit displacement [r+imm], and if it is not better
 967 /// represented as reg+reg.
 968 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 969                                             SDValue &Base,
 970                                             SelectionDAG &DAG) const {
 971   // FIXME dl should come from parent load or store, not from address
 972   DebugLoc dl = N.getDebugLoc();
 973   // If this can be more profitably realized as r+r, fail.
 974   if (SelectAddressRegReg(N, Disp, Base, DAG))
 975     return false;
 976
 977   if (N.getOpcode() == ISD::ADD) {
 978     short imm = 0;
 979     if (isIntS16Immediate(N.getOperand(1), imm)) {
 980       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 981       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 982         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 983       } else {
 984         Base = N.getOperand(0);
 985       }
 986       return true; // [r+i]
 987     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 988       // Match LOAD (ADD (X, Lo(G))).
 989       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 990              && "Cannot handle constant offsets yet!");
 991       Disp = N.getOperand(1).getOperand(0);  // The global address.
 992       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 993              Disp.getOpcode() == ISD::TargetGlobalTLSAddress ||
 994              Disp.getOpcode() == ISD::TargetConstantPool ||
 995              Disp.getOpcode() == ISD::TargetJumpTable);
 996       Base = N.getOperand(0);
 997       return true;  // [&g+r]
 998     }
 999   } else if (N.getOpcode() == ISD::OR) {
1000     short imm = 0;
1001     if (isIntS16Immediate(N.getOperand(1), imm)) {
1002       // If this is an or of disjoint bitfields, we can codegen this as an add
1003       // (for better address arithmetic) if the LHS and RHS of the OR are
1004       // provably disjoint.
1005       APInt LHSKnownZero, LHSKnownOne;
1006       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1007
1008       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1009         // If all of the bits are known zero on the LHS or RHS, the add won't
1010         // carry.
1011         Base = N.getOperand(0);
1012         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
1013         return true;
1014       }
1015     }
1016   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1017     // Loading from a constant address.
1018
1019     // If this address fits entirely in a 16-bit sext immediate field, codegen
1020     // this as "d, 0"
1021     short Imm;
1022     if (isIntS16Immediate(CN, Imm)) {
1023       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
1024       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1025                              CN->getValueType(0));
1026       return true;
1027     }
1028
1029     // Handle 32-bit sext immediates with LIS + addr mode.
1030     if (CN->getValueType(0) == MVT::i32 ||
1031         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1032       int Addr = (int)CN->getZExtValue();
1033
1034       // Otherwise, break this down into an LIS + disp.
1035       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
1036
1037       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
1038       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1039       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
1040       return true;
1041     }
1042   }
1043
1044   Disp = DAG.getTargetConstant(0, getPointerTy());
1045   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1046     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1047   else
1048     Base = N;
1049   return true;      // [r+0]
1050 }
1051
1052 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
1053 /// represented as an indexed [r+r] operation.
1054 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
1055                                                 SDValue &Index,
1056                                                 SelectionDAG &DAG) const {
1057   // Check to see if we can easily represent this as an [r+r] address.  This
1058   // will fail if it thinks that the address is more profitably represented as
1059   // reg+imm, e.g. where imm = 0.
1060   if (SelectAddressRegReg(N, Base, Index, DAG))
1061     return true;
1062
1063   // If the operand is an addition, always emit this as [r+r], since this is
1064   // better (for code size, and execution, as the memop does the add for free)
1065   // than emitting an explicit add.
1066   if (N.getOpcode() == ISD::ADD) {
1067     Base = N.getOperand(0);
1068     Index = N.getOperand(1);
1069     return true;
1070   }
1071
1072   // Otherwise, do it the hard way, using R0 as the base register.
1073   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1074                          N.getValueType());
1075   Index = N;
1076   return true;
1077 }
1078
1079 /// SelectAddressRegImmShift - Returns true if the address N can be
1080 /// represented by a base register plus a signed 14-bit displacement
1081 /// [r+imm*4].  Suitable for use by STD and friends.
1082 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
1083                                                  SDValue &Base,
1084                                                  SelectionDAG &DAG) const {
1085   // FIXME dl should come from the parent load or store, not the address
1086   DebugLoc dl = N.getDebugLoc();
1087   // If this can be more profitably realized as r+r, fail.
1088   if (SelectAddressRegReg(N, Disp, Base, DAG))
1089     return false;
1090
1091   if (N.getOpcode() == ISD::ADD) {
1092     short imm = 0;
1093     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1094       Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1095       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
1096         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1097       } else {
1098         Base = N.getOperand(0);
1099       }
1100       return true; // [r+i]
1101     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
1102       // Match LOAD (ADD (X, Lo(G))).
1103       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1104              && "Cannot handle constant offsets yet!");
1105       Disp = N.getOperand(1).getOperand(0);  // The global address.
1106       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1107              Disp.getOpcode() == ISD::TargetConstantPool ||
1108              Disp.getOpcode() == ISD::TargetJumpTable);
1109       Base = N.getOperand(0);
1110       return true;  // [&g+r]
1111     }
1112   } else if (N.getOpcode() == ISD::OR) {
1113     short imm = 0;
1114     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1115       // If this is an or of disjoint bitfields, we can codegen this as an add
1116       // (for better address arithmetic) if the LHS and RHS of the OR are
1117       // provably disjoint.
1118       APInt LHSKnownZero, LHSKnownOne;
1119       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1120       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1121         // If all of the bits are known zero on the LHS or RHS, the add won't
1122         // carry.
1123         Base = N.getOperand(0);
1124         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1125         return true;
1126       }
1127     }
1128   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1129     // Loading from a constant address.  Verify low two bits are clear.
1130     if ((CN->getZExtValue() & 3) == 0) {
1131       // If this address fits entirely in a 14-bit sext immediate field, codegen
1132       // this as "d, 0"
1133       short Imm;
1134       if (isIntS16Immediate(CN, Imm)) {
1135         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1136         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1137                                CN->getValueType(0));
1138         return true;
1139       }
1140
1141       // Fold the low-part of 32-bit absolute addresses into addr mode.
1142       if (CN->getValueType(0) == MVT::i32 ||
1143           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1144         int Addr = (int)CN->getZExtValue();
1145
1146         // Otherwise, break this down into an LIS + disp.
1147         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1148         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1149         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1150         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1151         return true;
1152       }
1153     }
1154   }
1155
1156   Disp = DAG.getTargetConstant(0, getPointerTy());
1157   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1158     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1159   else
1160     Base = N;
1161   return true;      // [r+0]
1162 }
1163
1164
1165 /// getPreIndexedAddressParts - returns true by value, base pointer and
1166 /// offset pointer and addressing mode by reference if the node's address
1167 /// can be legally represented as pre-indexed load / store address.
1168 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1169                                                   SDValue &Offset,
1170                                                   ISD::MemIndexedMode &AM,
1171                                                   SelectionDAG &DAG) const {
1172   if (DisablePPCPreinc) return false;
1173
1174   SDValue Ptr;
1175   EVT VT;
1176   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1177     Ptr = LD->getBasePtr();
1178     VT = LD->getMemoryVT();
1179
1180   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1181     Ptr = ST->getBasePtr();
1182     VT  = ST->getMemoryVT();
1183   } else
1184     return false;
1185
1186   // PowerPC doesn't have preinc load/store instructions for vectors.
1187   if (VT.isVector())
1188     return false;
1189
1190   if (SelectAddressRegReg(Ptr, Offset, Base, DAG)) {
1191     AM = ISD::PRE_INC;
1192     return true;
1193   }
1194
1195   // LDU/STU use reg+imm*4, others use reg+imm.
1196   if (VT != MVT::i64) {
1197     // reg + imm
1198     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1199       return false;
1200   } else {
1201     // reg + imm * 4.
1202     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1203       return false;
1204   }
1205
1206   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1207     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1208     // sext i32 to i64 when addr mode is r+i.
1209     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1210         LD->getExtensionType() == ISD::SEXTLOAD &&
1211         isa<ConstantSDNode>(Offset))
1212       return false;
1213   }
1214
1215   AM = ISD::PRE_INC;
1216   return true;
1217 }
1218
1219 //===----------------------------------------------------------------------===//
1220 //  LowerOperation implementation
1221 //===----------------------------------------------------------------------===//
1222
1223 /// GetLabelAccessInfo - Return true if we should reference labels using a
1224 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1225 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1226                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1227   HiOpFlags = PPCII::MO_HA16;
1228   LoOpFlags = PPCII::MO_LO16;
1229
1230   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1231   // non-darwin platform.  We don't support PIC on other platforms yet.
1232   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1233                TM.getSubtarget<PPCSubtarget>().isDarwin();
1234   if (isPIC) {
1235     HiOpFlags |= PPCII::MO_PIC_FLAG;
1236     LoOpFlags |= PPCII::MO_PIC_FLAG;
1237   }
1238
1239   // If this is a reference to a global value that requires a non-lazy-ptr, make
1240   // sure that instruction lowering adds it.
1241   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1242     HiOpFlags |= PPCII::MO_NLP_FLAG;
1243     LoOpFlags |= PPCII::MO_NLP_FLAG;
1244
1245     if (GV->hasHiddenVisibility()) {
1246       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1247       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1248     }
1249   }
1250
1251   return isPIC;
1252 }
1253
1254 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1255                              SelectionDAG &DAG) {
1256   EVT PtrVT = HiPart.getValueType();
1257   SDValue Zero = DAG.getConstant(0, PtrVT);
1258   DebugLoc DL = HiPart.getDebugLoc();
1259
1260   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1261   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1262
1263   // With PIC, the first instruction is actually "GR+hi(&G)".
1264   if (isPIC)
1265     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1266                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1267
1268   // Generate non-pic code that has direct accesses to the constant pool.
1269   // The address of the global is just (hi(&g)+lo(&g)).
1270   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1271 }
1272
1273 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1274                                              SelectionDAG &DAG) const {
1275   EVT PtrVT = Op.getValueType();
1276   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1277   const Constant *C = CP->getConstVal();
1278
1279   // 64-bit SVR4 ABI code is always position-independent.
1280   // The actual address of the GlobalValue is stored in the TOC.
1281   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1282     SDValue GA = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0);
1283     return DAG.getNode(PPCISD::TOC_ENTRY, CP->getDebugLoc(), MVT::i64, GA,
1284                        DAG.getRegister(PPC::X2, MVT::i64));
1285   }
1286
1287   unsigned MOHiFlag, MOLoFlag;
1288   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1289   SDValue CPIHi =
1290     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1291   SDValue CPILo =
1292     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1293   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1294 }
1295
1296 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1297   EVT PtrVT = Op.getValueType();
1298   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1299
1300   // 64-bit SVR4 ABI code is always position-independent.
1301   // The actual address of the GlobalValue is stored in the TOC.
1302   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1303     SDValue GA = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1304     return DAG.getNode(PPCISD::TOC_ENTRY, JT->getDebugLoc(), MVT::i64, GA,
1305                        DAG.getRegister(PPC::X2, MVT::i64));
1306   }
1307
1308   unsigned MOHiFlag, MOLoFlag;
1309   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1310   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1311   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1312   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1313 }
1314
1315 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1316                                              SelectionDAG &DAG) const {
1317   EVT PtrVT = Op.getValueType();
1318
1319   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1320
1321   unsigned MOHiFlag, MOLoFlag;
1322   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1323   SDValue TgtBAHi = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOHiFlag);
1324   SDValue TgtBALo = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOLoFlag);
1325   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1326 }
1327
1328 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1329                                               SelectionDAG &DAG) const {
1330
1331   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1332   DebugLoc dl = GA->getDebugLoc();
1333   const GlobalValue *GV = GA->getGlobal();
1334   EVT PtrVT = getPointerTy();
1335   bool is64bit = PPCSubTarget.isPPC64();
1336
1337   TLSModel::Model Model = getTargetMachine().getTLSModel(GV);
1338
1339   if (Model == TLSModel::LocalExec) {
1340     SDValue TGAHi = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1341                                                PPCII::MO_TPREL16_HA);
1342     SDValue TGALo = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1343                                                PPCII::MO_TPREL16_LO);
1344     SDValue TLSReg = DAG.getRegister(is64bit ? PPC::X13 : PPC::R2,
1345                                      is64bit ? MVT::i64 : MVT::i32);
1346     SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, TGAHi, TLSReg);
1347     return DAG.getNode(PPCISD::Lo, dl, PtrVT, TGALo, Hi);
1348   }
1349
1350   if (!is64bit)
1351     llvm_unreachable("only local-exec is currently supported for ppc32");
1352
1353   if (Model == TLSModel::InitialExec) {
1354     SDValue GOTOffset = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1355                                                    PPCII::MO_GOT_TPREL16_DS);
1356     SDValue TPReg = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1357                                                PPCII::MO_TLS);
1358     SDValue GOTReg = DAG.getRegister(is64bit ? PPC::X2  : PPC::R2,
1359                                      is64bit ? MVT::i64 : MVT::i32);
1360     SDValue TPOffset = DAG.getNode(PPCISD::LD_GOT_TPREL, dl, PtrVT,
1361                                    GOTOffset, GOTReg);
1362     return DAG.getNode(PPCISD::ADD_TLS, dl, PtrVT, TPOffset, TPReg);
1363   }
1364
1365   if (Model == TLSModel::GeneralDynamic) {
1366     SDValue TGA = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, 0);
1367     SDValue GOTReg = DAG.getRegister(PPC::X2, MVT::i64);
1368     SDValue GOTEntryHi = DAG.getNode(PPCISD::ADDIS_TLSGD_HA, dl, PtrVT,
1369                                      GOTReg, TGA);
1370     SDValue GOTEntry = DAG.getNode(PPCISD::ADDI_TLSGD_L, dl, PtrVT,
1371                                    GOTEntryHi, TGA);
1372
1373     // We need a chain node, and don't have one handy.  The underlying
1374     // call has no side effects, so using the function entry node
1375     // suffices.
1376     SDValue Chain = DAG.getEntryNode();
1377     Chain = DAG.getCopyToReg(Chain, dl, PPC::X3, GOTEntry);
1378     SDValue ParmReg = DAG.getRegister(PPC::X3, MVT::i64);
1379     SDValue TLSAddr = DAG.getNode(PPCISD::GET_TLS_ADDR, dl,
1380                                   PtrVT, ParmReg, TGA);
1381     // The return value from GET_TLS_ADDR really is in X3 already, but
1382     // some hacks are needed here to tie everything together.  The extra
1383     // copies dissolve during subsequent transforms.
1384     Chain = DAG.getCopyToReg(Chain, dl, PPC::X3, TLSAddr);
1385     return DAG.getCopyFromReg(Chain, dl, PPC::X3, PtrVT);
1386   }
1387
1388   if (Model == TLSModel::LocalDynamic) {
1389     SDValue TGA = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, 0);
1390     SDValue GOTReg = DAG.getRegister(PPC::X2, MVT::i64);
1391     SDValue GOTEntryHi = DAG.getNode(PPCISD::ADDIS_TLSLD_HA, dl, PtrVT,
1392                                      GOTReg, TGA);
1393     SDValue GOTEntry = DAG.getNode(PPCISD::ADDI_TLSLD_L, dl, PtrVT,
1394                                    GOTEntryHi, TGA);
1395
1396     // We need a chain node, and don't have one handy.  The underlying
1397     // call has no side effects, so using the function entry node
1398     // suffices.
1399     SDValue Chain = DAG.getEntryNode();
1400     Chain = DAG.getCopyToReg(Chain, dl, PPC::X3, GOTEntry);
1401     SDValue ParmReg = DAG.getRegister(PPC::X3, MVT::i64);
1402     SDValue TLSAddr = DAG.getNode(PPCISD::GET_TLSLD_ADDR, dl,
1403                                   PtrVT, ParmReg, TGA);
1404     // The return value from GET_TLSLD_ADDR really is in X3 already, but
1405     // some hacks are needed here to tie everything together.  The extra
1406     // copies dissolve during subsequent transforms.
1407     Chain = DAG.getCopyToReg(Chain, dl, PPC::X3, TLSAddr);
1408     SDValue DtvOffsetHi = DAG.getNode(PPCISD::ADDIS_DTPREL_HA, dl, PtrVT,
1409                                       ParmReg, TGA, Chain);
1410     return DAG.getNode(PPCISD::ADDI_DTPREL_L, dl, PtrVT, DtvOffsetHi, TGA);
1411   }
1412
1413   llvm_unreachable("Unknown TLS model!");
1414 }
1415
1416 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1417                                               SelectionDAG &DAG) const {
1418   EVT PtrVT = Op.getValueType();
1419   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1420   DebugLoc DL = GSDN->getDebugLoc();
1421   const GlobalValue *GV = GSDN->getGlobal();
1422
1423   // 64-bit SVR4 ABI code is always position-independent.
1424   // The actual address of the GlobalValue is stored in the TOC.
1425   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1426     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1427     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1428                        DAG.getRegister(PPC::X2, MVT::i64));
1429   }
1430
1431   unsigned MOHiFlag, MOLoFlag;
1432   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1433
1434   SDValue GAHi =
1435     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1436   SDValue GALo =
1437     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1438
1439   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1440
1441   // If the global reference is actually to a non-lazy-pointer, we have to do an
1442   // extra load to get the address of the global.
1443   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1444     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1445                       false, false, false, 0);
1446   return Ptr;
1447 }
1448
1449 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1450   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1451   DebugLoc dl = Op.getDebugLoc();
1452
1453   // If we're comparing for equality to zero, expose the fact that this is
1454   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1455   // fold the new nodes.
1456   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1457     if (C->isNullValue() && CC == ISD::SETEQ) {
1458       EVT VT = Op.getOperand(0).getValueType();
1459       SDValue Zext = Op.getOperand(0);
1460       if (VT.bitsLT(MVT::i32)) {
1461         VT = MVT::i32;
1462         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1463       }
1464       unsigned Log2b = Log2_32(VT.getSizeInBits());
1465       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1466       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1467                                 DAG.getConstant(Log2b, MVT::i32));
1468       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1469     }
1470     // Leave comparisons against 0 and -1 alone for now, since they're usually
1471     // optimized.  FIXME: revisit this when we can custom lower all setcc
1472     // optimizations.
1473     if (C->isAllOnesValue() || C->isNullValue())
1474       return SDValue();
1475   }
1476
1477   // If we have an integer seteq/setne, turn it into a compare against zero
1478   // by xor'ing the rhs with the lhs, which is faster than setting a
1479   // condition register, reading it back out, and masking the correct bit.  The
1480   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1481   // the result to other bit-twiddling opportunities.
1482   EVT LHSVT = Op.getOperand(0).getValueType();
1483   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1484     EVT VT = Op.getValueType();
1485     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1486                                 Op.getOperand(1));
1487     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1488   }
1489   return SDValue();
1490 }
1491
1492 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1493                                       const PPCSubtarget &Subtarget) const {
1494   SDNode *Node = Op.getNode();
1495   EVT VT = Node->getValueType(0);
1496   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1497   SDValue InChain = Node->getOperand(0);
1498   SDValue VAListPtr = Node->getOperand(1);
1499   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1500   DebugLoc dl = Node->getDebugLoc();
1501
1502   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1503
1504   // gpr_index
1505   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1506                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1507                                     false, false, 0);
1508   InChain = GprIndex.getValue(1);
1509
1510   if (VT == MVT::i64) {
1511     // Check if GprIndex is even
1512     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1513                                  DAG.getConstant(1, MVT::i32));
1514     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1515                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1516     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1517                                           DAG.getConstant(1, MVT::i32));
1518     // Align GprIndex to be even if it isn't
1519     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1520                            GprIndex);
1521   }
1522
1523   // fpr index is 1 byte after gpr
1524   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1525                                DAG.getConstant(1, MVT::i32));
1526
1527   // fpr
1528   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1529                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1530                                     false, false, 0);
1531   InChain = FprIndex.getValue(1);
1532
1533   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1534                                        DAG.getConstant(8, MVT::i32));
1535
1536   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1537                                         DAG.getConstant(4, MVT::i32));
1538
1539   // areas
1540   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1541                                      MachinePointerInfo(), false, false,
1542                                      false, 0);
1543   InChain = OverflowArea.getValue(1);
1544
1545   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1546                                     MachinePointerInfo(), false, false,
1547                                     false, 0);
1548   InChain = RegSaveArea.getValue(1);
1549
1550   // select overflow_area if index > 8
1551   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1552                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1553
1554   // adjustment constant gpr_index * 4/8
1555   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1556                                     VT.isInteger() ? GprIndex : FprIndex,
1557                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1558                                                     MVT::i32));
1559
1560   // OurReg = RegSaveArea + RegConstant
1561   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1562                                RegConstant);
1563
1564   // Floating types are 32 bytes into RegSaveArea
1565   if (VT.isFloatingPoint())
1566     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1567                          DAG.getConstant(32, MVT::i32));
1568
1569   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1570   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1571                                    VT.isInteger() ? GprIndex : FprIndex,
1572                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1573                                                    MVT::i32));
1574
1575   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1576                               VT.isInteger() ? VAListPtr : FprPtr,
1577                               MachinePointerInfo(SV),
1578                               MVT::i8, false, false, 0);
1579
1580   // determine if we should load from reg_save_area or overflow_area
1581   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1582
1583   // increase overflow_area by 4/8 if gpr/fpr > 8
1584   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1585                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1586                                           MVT::i32));
1587
1588   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1589                              OverflowAreaPlusN);
1590
1591   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1592                               OverflowAreaPtr,
1593                               MachinePointerInfo(),
1594                               MVT::i32, false, false, 0);
1595
1596   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1597                      false, false, false, 0);
1598 }
1599
1600 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1601                                                   SelectionDAG &DAG) const {
1602   return Op.getOperand(0);
1603 }
1604
1605 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1606                                                 SelectionDAG &DAG) const {
1607   SDValue Chain = Op.getOperand(0);
1608   SDValue Trmp = Op.getOperand(1); // trampoline
1609   SDValue FPtr = Op.getOperand(2); // nested function
1610   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1611   DebugLoc dl = Op.getDebugLoc();
1612
1613   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1614   bool isPPC64 = (PtrVT == MVT::i64);
1615   Type *IntPtrTy =
1616     DAG.getTargetLoweringInfo().getDataLayout()->getIntPtrType(
1617                                                              *DAG.getContext());
1618
1619   TargetLowering::ArgListTy Args;
1620   TargetLowering::ArgListEntry Entry;
1621
1622   Entry.Ty = IntPtrTy;
1623   Entry.Node = Trmp; Args.push_back(Entry);
1624
1625   // TrampSize == (isPPC64 ? 48 : 40);
1626   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1627                                isPPC64 ? MVT::i64 : MVT::i32);
1628   Args.push_back(Entry);
1629
1630   Entry.Node = FPtr; Args.push_back(Entry);
1631   Entry.Node = Nest; Args.push_back(Entry);
1632
1633   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1634   TargetLowering::CallLoweringInfo CLI(Chain,
1635                                        Type::getVoidTy(*DAG.getContext()),
1636                                        false, false, false, false, 0,
1637                                        CallingConv::C,
1638                 /*isTailCall=*/false,
1639                                        /*doesNotRet=*/false,
1640                                        /*isReturnValueUsed=*/true,
1641                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1642                 Args, DAG, dl);
1643   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1644
1645   return CallResult.second;
1646 }
1647
1648 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1649                                         const PPCSubtarget &Subtarget) const {
1650   MachineFunction &MF = DAG.getMachineFunction();
1651   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1652
1653   DebugLoc dl = Op.getDebugLoc();
1654
1655   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1656     // vastart just stores the address of the VarArgsFrameIndex slot into the
1657     // memory location argument.
1658     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1659     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1660     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1661     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1662                         MachinePointerInfo(SV),
1663                         false, false, 0);
1664   }
1665
1666   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1667   // We suppose the given va_list is already allocated.
1668   //
1669   // typedef struct {
1670   //  char gpr;     /* index into the array of 8 GPRs
1671   //                 * stored in the register save area
1672   //                 * gpr=0 corresponds to r3,
1673   //                 * gpr=1 to r4, etc.
1674   //                 */
1675   //  char fpr;     /* index into the array of 8 FPRs
1676   //                 * stored in the register save area
1677   //                 * fpr=0 corresponds to f1,
1678   //                 * fpr=1 to f2, etc.
1679   //                 */
1680   //  char *overflow_arg_area;
1681   //                /* location on stack that holds
1682   //                 * the next overflow argument
1683   //                 */
1684   //  char *reg_save_area;
1685   //               /* where r3:r10 and f1:f8 (if saved)
1686   //                * are stored
1687   //                */
1688   // } va_list[1];
1689
1690
1691   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1692   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1693
1694
1695   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1696
1697   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1698                                             PtrVT);
1699   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1700                                  PtrVT);
1701
1702   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1703   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1704
1705   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1706   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1707
1708   uint64_t FPROffset = 1;
1709   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1710
1711   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1712
1713   // Store first byte : number of int regs
1714   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1715                                          Op.getOperand(1),
1716                                          MachinePointerInfo(SV),
1717                                          MVT::i8, false, false, 0);
1718   uint64_t nextOffset = FPROffset;
1719   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1720                                   ConstFPROffset);
1721
1722   // Store second byte : number of float regs
1723   SDValue secondStore =
1724     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1725                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1726                       false, false, 0);
1727   nextOffset += StackOffset;
1728   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1729
1730   // Store second word : arguments given on stack
1731   SDValue thirdStore =
1732     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1733                  MachinePointerInfo(SV, nextOffset),
1734                  false, false, 0);
1735   nextOffset += FrameOffset;
1736   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1737
1738   // Store third word : arguments given in registers
1739   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1740                       MachinePointerInfo(SV, nextOffset),
1741                       false, false, 0);
1742
1743 }
1744
1745 #include "PPCGenCallingConv.inc"
1746
1747 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1748                                      CCValAssign::LocInfo &LocInfo,
1749                                      ISD::ArgFlagsTy &ArgFlags,
1750                                      CCState &State) {
1751   return true;
1752 }
1753
1754 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1755                                             MVT &LocVT,
1756                                             CCValAssign::LocInfo &LocInfo,
1757                                             ISD::ArgFlagsTy &ArgFlags,
1758                                             CCState &State) {
1759   static const uint16_t ArgRegs[] = {
1760     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1761     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1762   };
1763   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1764
1765   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1766
1767   // Skip one register if the first unallocated register has an even register
1768   // number and there are still argument registers available which have not been
1769   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1770   // need to skip a register if RegNum is odd.
1771   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1772     State.AllocateReg(ArgRegs[RegNum]);
1773   }
1774
1775   // Always return false here, as this function only makes sure that the first
1776   // unallocated register has an odd register number and does not actually
1777   // allocate a register for the current argument.
1778   return false;
1779 }
1780
1781 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1782                                               MVT &LocVT,
1783                                               CCValAssign::LocInfo &LocInfo,
1784                                               ISD::ArgFlagsTy &ArgFlags,
1785                                               CCState &State) {
1786   static const uint16_t ArgRegs[] = {
1787     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1788     PPC::F8
1789   };
1790
1791   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1792
1793   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1794
1795   // If there is only one Floating-point register left we need to put both f64
1796   // values of a split ppc_fp128 value on the stack.
1797   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1798     State.AllocateReg(ArgRegs[RegNum]);
1799   }
1800
1801   // Always return false here, as this function only makes sure that the two f64
1802   // values a ppc_fp128 value is split into are both passed in registers or both
1803   // passed on the stack and does not actually allocate a register for the
1804   // current argument.
1805   return false;
1806 }
1807
1808 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1809 /// on Darwin.
1810 static const uint16_t *GetFPR() {
1811   static const uint16_t FPR[] = {
1812     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1813     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1814   };
1815
1816   return FPR;
1817 }
1818
1819 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1820 /// the stack.
1821 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1822                                        unsigned PtrByteSize) {
1823   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1824   if (Flags.isByVal())
1825     ArgSize = Flags.getByValSize();
1826   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1827
1828   return ArgSize;
1829 }
1830
1831 SDValue
1832 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1833                                         CallingConv::ID CallConv, bool isVarArg,
1834                                         const SmallVectorImpl<ISD::InputArg>
1835                                           &Ins,
1836                                         DebugLoc dl, SelectionDAG &DAG,
1837                                         SmallVectorImpl<SDValue> &InVals)
1838                                           const {
1839   if (PPCSubTarget.isSVR4ABI()) {
1840     if (PPCSubTarget.isPPC64())
1841       return LowerFormalArguments_64SVR4(Chain, CallConv, isVarArg, Ins,
1842                                          dl, DAG, InVals);
1843     else
1844       return LowerFormalArguments_32SVR4(Chain, CallConv, isVarArg, Ins,
1845                                          dl, DAG, InVals);
1846   } else {
1847     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1848                                        dl, DAG, InVals);
1849   }
1850 }
1851
1852 SDValue
1853 PPCTargetLowering::LowerFormalArguments_32SVR4(
1854                                       SDValue Chain,
1855                                       CallingConv::ID CallConv, bool isVarArg,
1856                                       const SmallVectorImpl<ISD::InputArg>
1857                                         &Ins,
1858                                       DebugLoc dl, SelectionDAG &DAG,
1859                                       SmallVectorImpl<SDValue> &InVals) const {
1860
1861   // 32-bit SVR4 ABI Stack Frame Layout:
1862   //              +-----------------------------------+
1863   //        +-->  |            Back chain             |
1864   //        |     +-----------------------------------+
1865   //        |     | Floating-point register save area |
1866   //        |     +-----------------------------------+
1867   //        |     |    General register save area     |
1868   //        |     +-----------------------------------+
1869   //        |     |          CR save word             |
1870   //        |     +-----------------------------------+
1871   //        |     |         VRSAVE save word          |
1872   //        |     +-----------------------------------+
1873   //        |     |         Alignment padding         |
1874   //        |     +-----------------------------------+
1875   //        |     |     Vector register save area     |
1876   //        |     +-----------------------------------+
1877   //        |     |       Local variable space        |
1878   //        |     +-----------------------------------+
1879   //        |     |        Parameter list area        |
1880   //        |     +-----------------------------------+
1881   //        |     |           LR save word            |
1882   //        |     +-----------------------------------+
1883   // SP-->  +---  |            Back chain             |
1884   //              +-----------------------------------+
1885   //
1886   // Specifications:
1887   //   System V Application Binary Interface PowerPC Processor Supplement
1888   //   AltiVec Technology Programming Interface Manual
1889
1890   MachineFunction &MF = DAG.getMachineFunction();
1891   MachineFrameInfo *MFI = MF.getFrameInfo();
1892   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1893
1894   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1895   // Potential tail calls could cause overwriting of argument stack slots.
1896   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1897                        (CallConv == CallingConv::Fast));
1898   unsigned PtrByteSize = 4;
1899
1900   // Assign locations to all of the incoming arguments.
1901   SmallVector<CCValAssign, 16> ArgLocs;
1902   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1903                  getTargetMachine(), ArgLocs, *DAG.getContext());
1904
1905   // Reserve space for the linkage area on the stack.
1906   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1907
1908   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1909
1910   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1911     CCValAssign &VA = ArgLocs[i];
1912
1913     // Arguments stored in registers.
1914     if (VA.isRegLoc()) {
1915       const TargetRegisterClass *RC;
1916       EVT ValVT = VA.getValVT();
1917
1918       switch (ValVT.getSimpleVT().SimpleTy) {
1919         default:
1920           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1921         case MVT::i32:
1922           RC = &PPC::GPRCRegClass;
1923           break;
1924         case MVT::f32:
1925           RC = &PPC::F4RCRegClass;
1926           break;
1927         case MVT::f64:
1928           RC = &PPC::F8RCRegClass;
1929           break;
1930         case MVT::v16i8:
1931         case MVT::v8i16:
1932         case MVT::v4i32:
1933         case MVT::v4f32:
1934           RC = &PPC::VRRCRegClass;
1935           break;
1936       }
1937
1938       // Transform the arguments stored in physical registers into virtual ones.
1939       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1940       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1941
1942       InVals.push_back(ArgValue);
1943     } else {
1944       // Argument stored in memory.
1945       assert(VA.isMemLoc());
1946
1947       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1948       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1949                                       isImmutable);
1950
1951       // Create load nodes to retrieve arguments from the stack.
1952       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1953       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1954                                    MachinePointerInfo(),
1955                                    false, false, false, 0));
1956     }
1957   }
1958
1959   // Assign locations to all of the incoming aggregate by value arguments.
1960   // Aggregates passed by value are stored in the local variable space of the
1961   // caller's stack frame, right above the parameter list area.
1962   SmallVector<CCValAssign, 16> ByValArgLocs;
1963   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1964                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1965
1966   // Reserve stack space for the allocations in CCInfo.
1967   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1968
1969   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1970
1971   // Area that is at least reserved in the caller of this function.
1972   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1973
1974   // Set the size that is at least reserved in caller of this function.  Tail
1975   // call optimized function's reserved stack space needs to be aligned so that
1976   // taking the difference between two stack areas will result in an aligned
1977   // stack.
1978   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1979
1980   MinReservedArea =
1981     std::max(MinReservedArea,
1982              PPCFrameLowering::getMinCallFrameSize(false, false));
1983
1984   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1985     getStackAlignment();
1986   unsigned AlignMask = TargetAlign-1;
1987   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1988
1989   FI->setMinReservedArea(MinReservedArea);
1990
1991   SmallVector<SDValue, 8> MemOps;
1992
1993   // If the function takes variable number of arguments, make a frame index for
1994   // the start of the first vararg value... for expansion of llvm.va_start.
1995   if (isVarArg) {
1996     static const uint16_t GPArgRegs[] = {
1997       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1998       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1999     };
2000     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
2001
2002     static const uint16_t FPArgRegs[] = {
2003       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
2004       PPC::F8
2005     };
2006     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
2007
2008     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
2009                                                           NumGPArgRegs));
2010     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
2011                                                           NumFPArgRegs));
2012
2013     // Make room for NumGPArgRegs and NumFPArgRegs.
2014     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
2015                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
2016
2017     FuncInfo->setVarArgsStackOffset(
2018       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2019                              CCInfo.getNextStackOffset(), true));
2020
2021     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
2022     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2023
2024     // The fixed integer arguments of a variadic function are stored to the
2025     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
2026     // the result of va_next.
2027     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
2028       // Get an existing live-in vreg, or add a new one.
2029       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
2030       if (!VReg)
2031         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
2032
2033       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2034       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2035                                    MachinePointerInfo(), false, false, 0);
2036       MemOps.push_back(Store);
2037       // Increment the address by four for the next argument to store
2038       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2039       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2040     }
2041
2042     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
2043     // is set.
2044     // The double arguments are stored to the VarArgsFrameIndex
2045     // on the stack.
2046     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
2047       // Get an existing live-in vreg, or add a new one.
2048       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
2049       if (!VReg)
2050         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
2051
2052       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
2053       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2054                                    MachinePointerInfo(), false, false, 0);
2055       MemOps.push_back(Store);
2056       // Increment the address by eight for the next argument to store
2057       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
2058                                          PtrVT);
2059       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2060     }
2061   }
2062
2063   if (!MemOps.empty())
2064     Chain = DAG.getNode(ISD::TokenFactor, dl,
2065                         MVT::Other, &MemOps[0], MemOps.size());
2066
2067   return Chain;
2068 }
2069
2070 // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2071 // value to MVT::i64 and then truncate to the correct register size.
2072 SDValue
2073 PPCTargetLowering::extendArgForPPC64(ISD::ArgFlagsTy Flags, EVT ObjectVT,
2074                                      SelectionDAG &DAG, SDValue ArgVal,
2075                                      DebugLoc dl) const {
2076   if (Flags.isSExt())
2077     ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2078                          DAG.getValueType(ObjectVT));
2079   else if (Flags.isZExt())
2080     ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2081                          DAG.getValueType(ObjectVT));
2082
2083   return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2084 }
2085
2086 // Set the size that is at least reserved in caller of this function.  Tail
2087 // call optimized functions' reserved stack space needs to be aligned so that
2088 // taking the difference between two stack areas will result in an aligned
2089 // stack.
2090 void
2091 PPCTargetLowering::setMinReservedArea(MachineFunction &MF, SelectionDAG &DAG,
2092                                       unsigned nAltivecParamsAtEnd,
2093                                       unsigned MinReservedArea,
2094                                       bool isPPC64) const {
2095   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2096   // Add the Altivec parameters at the end, if needed.
2097   if (nAltivecParamsAtEnd) {
2098     MinReservedArea = ((MinReservedArea+15)/16)*16;
2099     MinReservedArea += 16*nAltivecParamsAtEnd;
2100   }
2101   MinReservedArea =
2102     std::max(MinReservedArea,
2103              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2104   unsigned TargetAlign
2105     = DAG.getMachineFunction().getTarget().getFrameLowering()->
2106         getStackAlignment();
2107   unsigned AlignMask = TargetAlign-1;
2108   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2109   FI->setMinReservedArea(MinReservedArea);
2110 }
2111
2112 SDValue
2113 PPCTargetLowering::LowerFormalArguments_64SVR4(
2114                                       SDValue Chain,
2115                                       CallingConv::ID CallConv, bool isVarArg,
2116                                       const SmallVectorImpl<ISD::InputArg>
2117                                         &Ins,
2118                                       DebugLoc dl, SelectionDAG &DAG,
2119                                       SmallVectorImpl<SDValue> &InVals) const {
2120   // TODO: add description of PPC stack frame format, or at least some docs.
2121   //
2122   MachineFunction &MF = DAG.getMachineFunction();
2123   MachineFrameInfo *MFI = MF.getFrameInfo();
2124   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2125
2126   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2127   // Potential tail calls could cause overwriting of argument stack slots.
2128   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2129                        (CallConv == CallingConv::Fast));
2130   unsigned PtrByteSize = 8;
2131
2132   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
2133   // Area that is at least reserved in caller of this function.
2134   unsigned MinReservedArea = ArgOffset;
2135
2136   static const uint16_t GPR[] = {
2137     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2138     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2139   };
2140
2141   static const uint16_t *FPR = GetFPR();
2142
2143   static const uint16_t VR[] = {
2144     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2145     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2146   };
2147
2148   const unsigned Num_GPR_Regs = array_lengthof(GPR);
2149   const unsigned Num_FPR_Regs = 13;
2150   const unsigned Num_VR_Regs  = array_lengthof(VR);
2151
2152   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2153
2154   // Add DAG nodes to load the arguments or copy them out of registers.  On
2155   // entry to a function on PPC, the arguments start after the linkage area,
2156   // although the first ones are often in registers.
2157
2158   SmallVector<SDValue, 8> MemOps;
2159   unsigned nAltivecParamsAtEnd = 0;
2160   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2161   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2162     SDValue ArgVal;
2163     bool needsLoad = false;
2164     EVT ObjectVT = Ins[ArgNo].VT;
2165     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2166     unsigned ArgSize = ObjSize;
2167     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2168
2169     unsigned CurArgOffset = ArgOffset;
2170
2171     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2172     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2173         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2174       if (isVarArg) {
2175         MinReservedArea = ((MinReservedArea+15)/16)*16;
2176         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2177                                                   Flags,
2178                                                   PtrByteSize);
2179       } else
2180         nAltivecParamsAtEnd++;
2181     } else
2182       // Calculate min reserved area.
2183       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2184                                                 Flags,
2185                                                 PtrByteSize);
2186
2187     // FIXME the codegen can be much improved in some cases.
2188     // We do not have to keep everything in memory.
2189     if (Flags.isByVal()) {
2190       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2191       ObjSize = Flags.getByValSize();
2192       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2193       // Empty aggregate parameters do not take up registers.  Examples:
2194       //   struct { } a;
2195       //   union  { } b;
2196       //   int c[0];
2197       // etc.  However, we have to provide a place-holder in InVals, so
2198       // pretend we have an 8-byte item at the current address for that
2199       // purpose.
2200       if (!ObjSize) {
2201         int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2202         SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2203         InVals.push_back(FIN);
2204         continue;
2205       }
2206       // All aggregates smaller than 8 bytes must be passed right-justified.
2207       if (ObjSize < PtrByteSize)
2208         CurArgOffset = CurArgOffset + (PtrByteSize - ObjSize);
2209       // The value of the object is its address.
2210       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2211       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2212       InVals.push_back(FIN);
2213
2214       if (ObjSize < 8) {
2215         if (GPR_idx != Num_GPR_Regs) {
2216           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2217           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2218           SDValue Store;
2219
2220           if (ObjSize==1 || ObjSize==2 || ObjSize==4) {
2221             EVT ObjType = (ObjSize == 1 ? MVT::i8 :
2222                            (ObjSize == 2 ? MVT::i16 : MVT::i32));
2223             Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2224                                       MachinePointerInfo(FuncArg, CurArgOffset),
2225                                       ObjType, false, false, 0);
2226           } else {
2227             // For sizes that don't fit a truncating store (3, 5, 6, 7),
2228             // store the whole register as-is to the parameter save area
2229             // slot.  The address of the parameter was already calculated
2230             // above (InVals.push_back(FIN)) to be the right-justified
2231             // offset within the slot.  For this store, we need a new
2232             // frame index that points at the beginning of the slot.
2233             int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2234             SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2235             Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2236                                  MachinePointerInfo(FuncArg, ArgOffset),
2237                                  false, false, 0);
2238           }
2239
2240           MemOps.push_back(Store);
2241           ++GPR_idx;
2242         }
2243         // Whether we copied from a register or not, advance the offset
2244         // into the parameter save area by a full doubleword.
2245         ArgOffset += PtrByteSize;
2246         continue;
2247       }
2248
2249       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2250         // Store whatever pieces of the object are in registers
2251         // to memory.  ArgOffset will be the address of the beginning
2252         // of the object.
2253         if (GPR_idx != Num_GPR_Regs) {
2254           unsigned VReg;
2255           VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2256           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2257           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2258           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2259           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2260                                        MachinePointerInfo(FuncArg, ArgOffset),
2261                                        false, false, 0);
2262           MemOps.push_back(Store);
2263           ++GPR_idx;
2264           ArgOffset += PtrByteSize;
2265         } else {
2266           ArgOffset += ArgSize - j;
2267           break;
2268         }
2269       }
2270       continue;
2271     }
2272
2273     switch (ObjectVT.getSimpleVT().SimpleTy) {
2274     default: llvm_unreachable("Unhandled argument type!");
2275     case MVT::i32:
2276     case MVT::i64:
2277       if (GPR_idx != Num_GPR_Regs) {
2278         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2279         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2280
2281         if (ObjectVT == MVT::i32)
2282           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2283           // value to MVT::i64 and then truncate to the correct register size.
2284           ArgVal = extendArgForPPC64(Flags, ObjectVT, DAG, ArgVal, dl);
2285
2286         ++GPR_idx;
2287       } else {
2288         needsLoad = true;
2289         ArgSize = PtrByteSize;
2290       }
2291       ArgOffset += 8;
2292       break;
2293
2294     case MVT::f32:
2295     case MVT::f64:
2296       // Every 8 bytes of argument space consumes one of the GPRs available for
2297       // argument passing.
2298       if (GPR_idx != Num_GPR_Regs) {
2299         ++GPR_idx;
2300       }
2301       if (FPR_idx != Num_FPR_Regs) {
2302         unsigned VReg;
2303
2304         if (ObjectVT == MVT::f32)
2305           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2306         else
2307           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2308
2309         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2310         ++FPR_idx;
2311       } else {
2312         needsLoad = true;
2313         ArgSize = PtrByteSize;
2314       }
2315
2316       ArgOffset += 8;
2317       break;
2318     case MVT::v4f32:
2319     case MVT::v4i32:
2320     case MVT::v8i16:
2321     case MVT::v16i8:
2322       // Note that vector arguments in registers don't reserve stack space,
2323       // except in varargs functions.
2324       if (VR_idx != Num_VR_Regs) {
2325         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2326         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2327         if (isVarArg) {
2328           while ((ArgOffset % 16) != 0) {
2329             ArgOffset += PtrByteSize;
2330             if (GPR_idx != Num_GPR_Regs)
2331               GPR_idx++;
2332           }
2333           ArgOffset += 16;
2334           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2335         }
2336         ++VR_idx;
2337       } else {
2338         // Vectors are aligned.
2339         ArgOffset = ((ArgOffset+15)/16)*16;
2340         CurArgOffset = ArgOffset;
2341         ArgOffset += 16;
2342         needsLoad = true;
2343       }
2344       break;
2345     }
2346
2347     // We need to load the argument to a virtual register if we determined
2348     // above that we ran out of physical registers of the appropriate type.
2349     if (needsLoad) {
2350       int FI = MFI->CreateFixedObject(ObjSize,
2351                                       CurArgOffset + (ArgSize - ObjSize),
2352                                       isImmutable);
2353       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2354       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2355                            false, false, false, 0);
2356     }
2357
2358     InVals.push_back(ArgVal);
2359   }
2360
2361   // Set the size that is at least reserved in caller of this function.  Tail
2362   // call optimized functions' reserved stack space needs to be aligned so that
2363   // taking the difference between two stack areas will result in an aligned
2364   // stack.
2365   setMinReservedArea(MF, DAG, nAltivecParamsAtEnd, MinReservedArea, true);
2366
2367   // If the function takes variable number of arguments, make a frame index for
2368   // the start of the first vararg value... for expansion of llvm.va_start.
2369   if (isVarArg) {
2370     int Depth = ArgOffset;
2371
2372     FuncInfo->setVarArgsFrameIndex(
2373       MFI->CreateFixedObject(PtrByteSize, Depth, true));
2374     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2375
2376     // If this function is vararg, store any remaining integer argument regs
2377     // to their spots on the stack so that they may be loaded by deferencing the
2378     // result of va_next.
2379     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2380       unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2381       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2382       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2383                                    MachinePointerInfo(), false, false, 0);
2384       MemOps.push_back(Store);
2385       // Increment the address by four for the next argument to store
2386       SDValue PtrOff = DAG.getConstant(PtrByteSize, PtrVT);
2387       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2388     }
2389   }
2390
2391   if (!MemOps.empty())
2392     Chain = DAG.getNode(ISD::TokenFactor, dl,
2393                         MVT::Other, &MemOps[0], MemOps.size());
2394
2395   return Chain;
2396 }
2397
2398 SDValue
2399 PPCTargetLowering::LowerFormalArguments_Darwin(
2400                                       SDValue Chain,
2401                                       CallingConv::ID CallConv, bool isVarArg,
2402                                       const SmallVectorImpl<ISD::InputArg>
2403                                         &Ins,
2404                                       DebugLoc dl, SelectionDAG &DAG,
2405                                       SmallVectorImpl<SDValue> &InVals) const {
2406   // TODO: add description of PPC stack frame format, or at least some docs.
2407   //
2408   MachineFunction &MF = DAG.getMachineFunction();
2409   MachineFrameInfo *MFI = MF.getFrameInfo();
2410   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2411
2412   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2413   bool isPPC64 = PtrVT == MVT::i64;
2414   // Potential tail calls could cause overwriting of argument stack slots.
2415   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2416                        (CallConv == CallingConv::Fast));
2417   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2418
2419   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
2420   // Area that is at least reserved in caller of this function.
2421   unsigned MinReservedArea = ArgOffset;
2422
2423   static const uint16_t GPR_32[] = {           // 32-bit registers.
2424     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2425     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2426   };
2427   static const uint16_t GPR_64[] = {           // 64-bit registers.
2428     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2429     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2430   };
2431
2432   static const uint16_t *FPR = GetFPR();
2433
2434   static const uint16_t VR[] = {
2435     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2436     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2437   };
2438
2439   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
2440   const unsigned Num_FPR_Regs = 13;
2441   const unsigned Num_VR_Regs  = array_lengthof( VR);
2442
2443   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2444
2445   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
2446
2447   // In 32-bit non-varargs functions, the stack space for vectors is after the
2448   // stack space for non-vectors.  We do not use this space unless we have
2449   // too many vectors to fit in registers, something that only occurs in
2450   // constructed examples:), but we have to walk the arglist to figure
2451   // that out...for the pathological case, compute VecArgOffset as the
2452   // start of the vector parameter area.  Computing VecArgOffset is the
2453   // entire point of the following loop.
2454   unsigned VecArgOffset = ArgOffset;
2455   if (!isVarArg && !isPPC64) {
2456     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
2457          ++ArgNo) {
2458       EVT ObjectVT = Ins[ArgNo].VT;
2459       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2460
2461       if (Flags.isByVal()) {
2462         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
2463         unsigned ObjSize = Flags.getByValSize();
2464         unsigned ArgSize =
2465                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2466         VecArgOffset += ArgSize;
2467         continue;
2468       }
2469
2470       switch(ObjectVT.getSimpleVT().SimpleTy) {
2471       default: llvm_unreachable("Unhandled argument type!");
2472       case MVT::i32:
2473       case MVT::f32:
2474         VecArgOffset += 4;
2475         break;
2476       case MVT::i64:  // PPC64
2477       case MVT::f64:
2478         // FIXME: We are guaranteed to be !isPPC64 at this point.
2479         // Does MVT::i64 apply?
2480         VecArgOffset += 8;
2481         break;
2482       case MVT::v4f32:
2483       case MVT::v4i32:
2484       case MVT::v8i16:
2485       case MVT::v16i8:
2486         // Nothing to do, we're only looking at Nonvector args here.
2487         break;
2488       }
2489     }
2490   }
2491   // We've found where the vector parameter area in memory is.  Skip the
2492   // first 12 parameters; these don't use that memory.
2493   VecArgOffset = ((VecArgOffset+15)/16)*16;
2494   VecArgOffset += 12*16;
2495
2496   // Add DAG nodes to load the arguments or copy them out of registers.  On
2497   // entry to a function on PPC, the arguments start after the linkage area,
2498   // although the first ones are often in registers.
2499
2500   SmallVector<SDValue, 8> MemOps;
2501   unsigned nAltivecParamsAtEnd = 0;
2502   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2503   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2504     SDValue ArgVal;
2505     bool needsLoad = false;
2506     EVT ObjectVT = Ins[ArgNo].VT;
2507     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2508     unsigned ArgSize = ObjSize;
2509     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2510
2511     unsigned CurArgOffset = ArgOffset;
2512
2513     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2514     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2515         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2516       if (isVarArg || isPPC64) {
2517         MinReservedArea = ((MinReservedArea+15)/16)*16;
2518         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2519                                                   Flags,
2520                                                   PtrByteSize);
2521       } else  nAltivecParamsAtEnd++;
2522     } else
2523       // Calculate min reserved area.
2524       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2525                                                 Flags,
2526                                                 PtrByteSize);
2527
2528     // FIXME the codegen can be much improved in some cases.
2529     // We do not have to keep everything in memory.
2530     if (Flags.isByVal()) {
2531       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2532       ObjSize = Flags.getByValSize();
2533       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2534       // Objects of size 1 and 2 are right justified, everything else is
2535       // left justified.  This means the memory address is adjusted forwards.
2536       if (ObjSize==1 || ObjSize==2) {
2537         CurArgOffset = CurArgOffset + (4 - ObjSize);
2538       }
2539       // The value of the object is its address.
2540       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2541       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2542       InVals.push_back(FIN);
2543       if (ObjSize==1 || ObjSize==2) {
2544         if (GPR_idx != Num_GPR_Regs) {
2545           unsigned VReg;
2546           if (isPPC64)
2547             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2548           else
2549             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2550           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2551           EVT ObjType = ObjSize == 1 ? MVT::i8 : MVT::i16;
2552           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2553                                             MachinePointerInfo(FuncArg,
2554                                               CurArgOffset),
2555                                             ObjType, false, false, 0);
2556           MemOps.push_back(Store);
2557           ++GPR_idx;
2558         }
2559
2560         ArgOffset += PtrByteSize;
2561
2562         continue;
2563       }
2564       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2565         // Store whatever pieces of the object are in registers
2566         // to memory.  ArgOffset will be the address of the beginning
2567         // of the object.
2568         if (GPR_idx != Num_GPR_Regs) {
2569           unsigned VReg;
2570           if (isPPC64)
2571             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2572           else
2573             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2574           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2575           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2576           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2577           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2578                                        MachinePointerInfo(FuncArg, ArgOffset),
2579                                        false, false, 0);
2580           MemOps.push_back(Store);
2581           ++GPR_idx;
2582           ArgOffset += PtrByteSize;
2583         } else {
2584           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2585           break;
2586         }
2587       }
2588       continue;
2589     }
2590
2591     switch (ObjectVT.getSimpleVT().SimpleTy) {
2592     default: llvm_unreachable("Unhandled argument type!");
2593     case MVT::i32:
2594       if (!isPPC64) {
2595         if (GPR_idx != Num_GPR_Regs) {
2596           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2597           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2598           ++GPR_idx;
2599         } else {
2600           needsLoad = true;
2601           ArgSize = PtrByteSize;
2602         }
2603         // All int arguments reserve stack space in the Darwin ABI.
2604         ArgOffset += PtrByteSize;
2605         break;
2606       }
2607       // FALLTHROUGH
2608     case MVT::i64:  // PPC64
2609       if (GPR_idx != Num_GPR_Regs) {
2610         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2611         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2612
2613         if (ObjectVT == MVT::i32)
2614           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2615           // value to MVT::i64 and then truncate to the correct register size.
2616           ArgVal = extendArgForPPC64(Flags, ObjectVT, DAG, ArgVal, dl);
2617
2618         ++GPR_idx;
2619       } else {
2620         needsLoad = true;
2621         ArgSize = PtrByteSize;
2622       }
2623       // All int arguments reserve stack space in the Darwin ABI.
2624       ArgOffset += 8;
2625       break;
2626
2627     case MVT::f32:
2628     case MVT::f64:
2629       // Every 4 bytes of argument space consumes one of the GPRs available for
2630       // argument passing.
2631       if (GPR_idx != Num_GPR_Regs) {
2632         ++GPR_idx;
2633         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2634           ++GPR_idx;
2635       }
2636       if (FPR_idx != Num_FPR_Regs) {
2637         unsigned VReg;
2638
2639         if (ObjectVT == MVT::f32)
2640           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2641         else
2642           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2643
2644         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2645         ++FPR_idx;
2646       } else {
2647         needsLoad = true;
2648       }
2649
2650       // All FP arguments reserve stack space in the Darwin ABI.
2651       ArgOffset += isPPC64 ? 8 : ObjSize;
2652       break;
2653     case MVT::v4f32:
2654     case MVT::v4i32:
2655     case MVT::v8i16:
2656     case MVT::v16i8:
2657       // Note that vector arguments in registers don't reserve stack space,
2658       // except in varargs functions.
2659       if (VR_idx != Num_VR_Regs) {
2660         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2661         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2662         if (isVarArg) {
2663           while ((ArgOffset % 16) != 0) {
2664             ArgOffset += PtrByteSize;
2665             if (GPR_idx != Num_GPR_Regs)
2666               GPR_idx++;
2667           }
2668           ArgOffset += 16;
2669           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2670         }
2671         ++VR_idx;
2672       } else {
2673         if (!isVarArg && !isPPC64) {
2674           // Vectors go after all the nonvectors.
2675           CurArgOffset = VecArgOffset;
2676           VecArgOffset += 16;
2677         } else {
2678           // Vectors are aligned.
2679           ArgOffset = ((ArgOffset+15)/16)*16;
2680           CurArgOffset = ArgOffset;
2681           ArgOffset += 16;
2682         }
2683         needsLoad = true;
2684       }
2685       break;
2686     }
2687
2688     // We need to load the argument to a virtual register if we determined above
2689     // that we ran out of physical registers of the appropriate type.
2690     if (needsLoad) {
2691       int FI = MFI->CreateFixedObject(ObjSize,
2692                                       CurArgOffset + (ArgSize - ObjSize),
2693                                       isImmutable);
2694       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2695       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2696                            false, false, false, 0);
2697     }
2698
2699     InVals.push_back(ArgVal);
2700   }
2701
2702   // Set the size that is at least reserved in caller of this function.  Tail
2703   // call optimized functions' reserved stack space needs to be aligned so that
2704   // taking the difference between two stack areas will result in an aligned
2705   // stack.
2706   setMinReservedArea(MF, DAG, nAltivecParamsAtEnd, MinReservedArea, isPPC64);
2707
2708   // If the function takes variable number of arguments, make a frame index for
2709   // the start of the first vararg value... for expansion of llvm.va_start.
2710   if (isVarArg) {
2711     int Depth = ArgOffset;
2712
2713     FuncInfo->setVarArgsFrameIndex(
2714       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2715                              Depth, true));
2716     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2717
2718     // If this function is vararg, store any remaining integer argument regs
2719     // to their spots on the stack so that they may be loaded by deferencing the
2720     // result of va_next.
2721     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2722       unsigned VReg;
2723
2724       if (isPPC64)
2725         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2726       else
2727         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2728
2729       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2730       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2731                                    MachinePointerInfo(), false, false, 0);
2732       MemOps.push_back(Store);
2733       // Increment the address by four for the next argument to store
2734       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2735       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2736     }
2737   }
2738
2739   if (!MemOps.empty())
2740     Chain = DAG.getNode(ISD::TokenFactor, dl,
2741                         MVT::Other, &MemOps[0], MemOps.size());
2742
2743   return Chain;
2744 }
2745
2746 /// CalculateParameterAndLinkageAreaSize - Get the size of the parameter plus
2747 /// linkage area for the Darwin ABI, or the 64-bit SVR4 ABI.
2748 static unsigned
2749 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2750                                      bool isPPC64,
2751                                      bool isVarArg,
2752                                      unsigned CC,
2753                                      const SmallVectorImpl<ISD::OutputArg>
2754                                        &Outs,
2755                                      const SmallVectorImpl<SDValue> &OutVals,
2756                                      unsigned &nAltivecParamsAtEnd) {
2757   // Count how many bytes are to be pushed on the stack, including the linkage
2758   // area, and parameter passing area.  We start with 24/48 bytes, which is
2759   // prereserved space for [SP][CR][LR][3 x unused].
2760   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2761   unsigned NumOps = Outs.size();
2762   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2763
2764   // Add up all the space actually used.
2765   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2766   // they all go in registers, but we must reserve stack space for them for
2767   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2768   // assigned stack space in order, with padding so Altivec parameters are
2769   // 16-byte aligned.
2770   nAltivecParamsAtEnd = 0;
2771   for (unsigned i = 0; i != NumOps; ++i) {
2772     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2773     EVT ArgVT = Outs[i].VT;
2774     // Varargs Altivec parameters are padded to a 16 byte boundary.
2775     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2776         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2777       if (!isVarArg && !isPPC64) {
2778         // Non-varargs Altivec parameters go after all the non-Altivec
2779         // parameters; handle those later so we know how much padding we need.
2780         nAltivecParamsAtEnd++;
2781         continue;
2782       }
2783       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2784       NumBytes = ((NumBytes+15)/16)*16;
2785     }
2786     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2787   }
2788
2789    // Allow for Altivec parameters at the end, if needed.
2790   if (nAltivecParamsAtEnd) {
2791     NumBytes = ((NumBytes+15)/16)*16;
2792     NumBytes += 16*nAltivecParamsAtEnd;
2793   }
2794
2795   // The prolog code of the callee may store up to 8 GPR argument registers to
2796   // the stack, allowing va_start to index over them in memory if its varargs.
2797   // Because we cannot tell if this is needed on the caller side, we have to
2798   // conservatively assume that it is needed.  As such, make sure we have at
2799   // least enough stack space for the caller to store the 8 GPRs.
2800   NumBytes = std::max(NumBytes,
2801                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2802
2803   // Tail call needs the stack to be aligned.
2804   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2805     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2806       getFrameLowering()->getStackAlignment();
2807     unsigned AlignMask = TargetAlign-1;
2808     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2809   }
2810
2811   return NumBytes;
2812 }
2813
2814 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2815 /// adjusted to accommodate the arguments for the tailcall.
2816 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2817                                    unsigned ParamSize) {
2818
2819   if (!isTailCall) return 0;
2820
2821   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2822   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2823   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2824   // Remember only if the new adjustement is bigger.
2825   if (SPDiff < FI->getTailCallSPDelta())
2826     FI->setTailCallSPDelta(SPDiff);
2827
2828   return SPDiff;
2829 }
2830
2831 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2832 /// for tail call optimization. Targets which want to do tail call
2833 /// optimization should implement this function.
2834 bool
2835 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2836                                                      CallingConv::ID CalleeCC,
2837                                                      bool isVarArg,
2838                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2839                                                      SelectionDAG& DAG) const {
2840   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2841     return false;
2842
2843   // Variable argument functions are not supported.
2844   if (isVarArg)
2845     return false;
2846
2847   MachineFunction &MF = DAG.getMachineFunction();
2848   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2849   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2850     // Functions containing by val parameters are not supported.
2851     for (unsigned i = 0; i != Ins.size(); i++) {
2852        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2853        if (Flags.isByVal()) return false;
2854     }
2855
2856     // Non PIC/GOT  tail calls are supported.
2857     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2858       return true;
2859
2860     // At the moment we can only do local tail calls (in same module, hidden
2861     // or protected) if we are generating PIC.
2862     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2863       return G->getGlobal()->hasHiddenVisibility()
2864           || G->getGlobal()->hasProtectedVisibility();
2865   }
2866
2867   return false;
2868 }
2869
2870 /// isCallCompatibleAddress - Return the immediate to use if the specified
2871 /// 32-bit value is representable in the immediate field of a BxA instruction.
2872 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2873   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2874   if (!C) return 0;
2875
2876   int Addr = C->getZExtValue();
2877   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2878       SignExtend32<26>(Addr) != Addr)
2879     return 0;  // Top 6 bits have to be sext of immediate.
2880
2881   return DAG.getConstant((int)C->getZExtValue() >> 2,
2882                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2883 }
2884
2885 namespace {
2886
2887 struct TailCallArgumentInfo {
2888   SDValue Arg;
2889   SDValue FrameIdxOp;
2890   int       FrameIdx;
2891
2892   TailCallArgumentInfo() : FrameIdx(0) {}
2893 };
2894
2895 }
2896
2897 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2898 static void
2899 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2900                                            SDValue Chain,
2901                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2902                    SmallVector<SDValue, 8> &MemOpChains,
2903                    DebugLoc dl) {
2904   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2905     SDValue Arg = TailCallArgs[i].Arg;
2906     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2907     int FI = TailCallArgs[i].FrameIdx;
2908     // Store relative to framepointer.
2909     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2910                                        MachinePointerInfo::getFixedStack(FI),
2911                                        false, false, 0));
2912   }
2913 }
2914
2915 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2916 /// the appropriate stack slot for the tail call optimized function call.
2917 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2918                                                MachineFunction &MF,
2919                                                SDValue Chain,
2920                                                SDValue OldRetAddr,
2921                                                SDValue OldFP,
2922                                                int SPDiff,
2923                                                bool isPPC64,
2924                                                bool isDarwinABI,
2925                                                DebugLoc dl) {
2926   if (SPDiff) {
2927     // Calculate the new stack slot for the return address.
2928     int SlotSize = isPPC64 ? 8 : 4;
2929     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2930                                                                    isDarwinABI);
2931     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2932                                                           NewRetAddrLoc, true);
2933     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2934     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2935     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2936                          MachinePointerInfo::getFixedStack(NewRetAddr),
2937                          false, false, 0);
2938
2939     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2940     // slot as the FP is never overwritten.
2941     if (isDarwinABI) {
2942       int NewFPLoc =
2943         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2944       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2945                                                           true);
2946       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2947       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2948                            MachinePointerInfo::getFixedStack(NewFPIdx),
2949                            false, false, 0);
2950     }
2951   }
2952   return Chain;
2953 }
2954
2955 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2956 /// the position of the argument.
2957 static void
2958 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2959                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2960                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2961   int Offset = ArgOffset + SPDiff;
2962   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2963   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2964   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2965   SDValue FIN = DAG.getFrameIndex(FI, VT);
2966   TailCallArgumentInfo Info;
2967   Info.Arg = Arg;
2968   Info.FrameIdxOp = FIN;
2969   Info.FrameIdx = FI;
2970   TailCallArguments.push_back(Info);
2971 }
2972
2973 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2974 /// stack slot. Returns the chain as result and the loaded frame pointers in
2975 /// LROpOut/FPOpout. Used when tail calling.
2976 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2977                                                         int SPDiff,
2978                                                         SDValue Chain,
2979                                                         SDValue &LROpOut,
2980                                                         SDValue &FPOpOut,
2981                                                         bool isDarwinABI,
2982                                                         DebugLoc dl) const {
2983   if (SPDiff) {
2984     // Load the LR and FP stack slot for later adjusting.
2985     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2986     LROpOut = getReturnAddrFrameIndex(DAG);
2987     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2988                           false, false, false, 0);
2989     Chain = SDValue(LROpOut.getNode(), 1);
2990
2991     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2992     // slot as the FP is never overwritten.
2993     if (isDarwinABI) {
2994       FPOpOut = getFramePointerFrameIndex(DAG);
2995       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2996                             false, false, false, 0);
2997       Chain = SDValue(FPOpOut.getNode(), 1);
2998     }
2999   }
3000   return Chain;
3001 }
3002
3003 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
3004 /// by "Src" to address "Dst" of size "Size".  Alignment information is
3005 /// specified by the specific parameter attribute. The copy will be passed as
3006 /// a byval function parameter.
3007 /// Sometimes what we are copying is the end of a larger object, the part that
3008 /// does not fit in registers.
3009 static SDValue
3010 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
3011                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
3012                           DebugLoc dl) {
3013   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
3014   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
3015                        false, false, MachinePointerInfo(0),
3016                        MachinePointerInfo(0));
3017 }
3018
3019 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
3020 /// tail calls.
3021 static void
3022 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
3023                  SDValue Arg, SDValue PtrOff, int SPDiff,
3024                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
3025                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
3026                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
3027                  DebugLoc dl) {
3028   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3029   if (!isTailCall) {
3030     if (isVector) {
3031       SDValue StackPtr;
3032       if (isPPC64)
3033         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3034       else
3035         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3036       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3037                            DAG.getConstant(ArgOffset, PtrVT));
3038     }
3039     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3040                                        MachinePointerInfo(), false, false, 0));
3041   // Calculate and remember argument location.
3042   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
3043                                   TailCallArguments);
3044 }
3045
3046 static
3047 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
3048                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
3049                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
3050                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
3051   MachineFunction &MF = DAG.getMachineFunction();
3052
3053   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
3054   // might overwrite each other in case of tail call optimization.
3055   SmallVector<SDValue, 8> MemOpChains2;
3056   // Do not flag preceding copytoreg stuff together with the following stuff.
3057   InFlag = SDValue();
3058   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
3059                                     MemOpChains2, dl);
3060   if (!MemOpChains2.empty())
3061     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3062                         &MemOpChains2[0], MemOpChains2.size());
3063
3064   // Store the return address to the appropriate stack slot.
3065   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
3066                                         isPPC64, isDarwinABI, dl);
3067
3068   // Emit callseq_end just before tailcall node.
3069   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
3070                              DAG.getIntPtrConstant(0, true), InFlag);
3071   InFlag = Chain.getValue(1);
3072 }
3073
3074 static
3075 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
3076                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
3077                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
3078                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
3079                      const PPCSubtarget &PPCSubTarget) {
3080
3081   bool isPPC64 = PPCSubTarget.isPPC64();
3082   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
3083
3084   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3085   NodeTys.push_back(MVT::Other);   // Returns a chain
3086   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
3087
3088   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
3089
3090   bool needIndirectCall = true;
3091   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
3092     // If this is an absolute destination address, use the munged value.
3093     Callee = SDValue(Dest, 0);
3094     needIndirectCall = false;
3095   }
3096
3097   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
3098     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
3099     // Use indirect calls for ALL functions calls in JIT mode, since the
3100     // far-call stubs may be outside relocation limits for a BL instruction.
3101     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
3102       unsigned OpFlags = 0;
3103       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
3104           (PPCSubTarget.getTargetTriple().isMacOSX() &&
3105            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
3106           (G->getGlobal()->isDeclaration() ||
3107            G->getGlobal()->isWeakForLinker())) {
3108         // PC-relative references to external symbols should go through $stub,
3109         // unless we're building with the leopard linker or later, which
3110         // automatically synthesizes these stubs.
3111         OpFlags = PPCII::MO_DARWIN_STUB;
3112       }
3113
3114       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
3115       // every direct call is) turn it into a TargetGlobalAddress /
3116       // TargetExternalSymbol node so that legalize doesn't hack it.
3117       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
3118                                           Callee.getValueType(),
3119                                           0, OpFlags);
3120       needIndirectCall = false;
3121     }
3122   }
3123
3124   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3125     unsigned char OpFlags = 0;
3126
3127     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
3128         (PPCSubTarget.getTargetTriple().isMacOSX() &&
3129          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
3130       // PC-relative references to external symbols should go through $stub,
3131       // unless we're building with the leopard linker or later, which
3132       // automatically synthesizes these stubs.
3133       OpFlags = PPCII::MO_DARWIN_STUB;
3134     }
3135
3136     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
3137                                          OpFlags);
3138     needIndirectCall = false;
3139   }
3140
3141   if (needIndirectCall) {
3142     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
3143     // to do the call, we can't use PPCISD::CALL.
3144     SDValue MTCTROps[] = {Chain, Callee, InFlag};
3145
3146     if (isSVR4ABI && isPPC64) {
3147       // Function pointers in the 64-bit SVR4 ABI do not point to the function
3148       // entry point, but to the function descriptor (the function entry point
3149       // address is part of the function descriptor though).
3150       // The function descriptor is a three doubleword structure with the
3151       // following fields: function entry point, TOC base address and
3152       // environment pointer.
3153       // Thus for a call through a function pointer, the following actions need
3154       // to be performed:
3155       //   1. Save the TOC of the caller in the TOC save area of its stack
3156       //      frame (this is done in LowerCall_Darwin() or LowerCall_64SVR4()).
3157       //   2. Load the address of the function entry point from the function
3158       //      descriptor.
3159       //   3. Load the TOC of the callee from the function descriptor into r2.
3160       //   4. Load the environment pointer from the function descriptor into
3161       //      r11.
3162       //   5. Branch to the function entry point address.
3163       //   6. On return of the callee, the TOC of the caller needs to be
3164       //      restored (this is done in FinishCall()).
3165       //
3166       // All those operations are flagged together to ensure that no other
3167       // operations can be scheduled in between. E.g. without flagging the
3168       // operations together, a TOC access in the caller could be scheduled
3169       // between the load of the callee TOC and the branch to the callee, which
3170       // results in the TOC access going through the TOC of the callee instead
3171       // of going through the TOC of the caller, which leads to incorrect code.
3172
3173       // Load the address of the function entry point from the function
3174       // descriptor.
3175       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
3176       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
3177                                         InFlag.getNode() ? 3 : 2);
3178       Chain = LoadFuncPtr.getValue(1);
3179       InFlag = LoadFuncPtr.getValue(2);
3180
3181       // Load environment pointer into r11.
3182       // Offset of the environment pointer within the function descriptor.
3183       SDValue PtrOff = DAG.getIntPtrConstant(16);
3184
3185       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
3186       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
3187                                        InFlag);
3188       Chain = LoadEnvPtr.getValue(1);
3189       InFlag = LoadEnvPtr.getValue(2);
3190
3191       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
3192                                         InFlag);
3193       Chain = EnvVal.getValue(0);
3194       InFlag = EnvVal.getValue(1);
3195
3196       // Load TOC of the callee into r2. We are using a target-specific load
3197       // with r2 hard coded, because the result of a target-independent load
3198       // would never go directly into r2, since r2 is a reserved register (which
3199       // prevents the register allocator from allocating it), resulting in an
3200       // additional register being allocated and an unnecessary move instruction
3201       // being generated.
3202       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3203       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
3204                                        Callee, InFlag);
3205       Chain = LoadTOCPtr.getValue(0);
3206       InFlag = LoadTOCPtr.getValue(1);
3207
3208       MTCTROps[0] = Chain;
3209       MTCTROps[1] = LoadFuncPtr;
3210       MTCTROps[2] = InFlag;
3211     }
3212
3213     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
3214                         2 + (InFlag.getNode() != 0));
3215     InFlag = Chain.getValue(1);
3216
3217     NodeTys.clear();
3218     NodeTys.push_back(MVT::Other);
3219     NodeTys.push_back(MVT::Glue);
3220     Ops.push_back(Chain);
3221     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
3222     Callee.setNode(0);
3223     // Add CTR register as callee so a bctr can be emitted later.
3224     if (isTailCall)
3225       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
3226   }
3227
3228   // If this is a direct call, pass the chain and the callee.
3229   if (Callee.getNode()) {
3230     Ops.push_back(Chain);
3231     Ops.push_back(Callee);
3232   }
3233   // If this is a tail call add stack pointer delta.
3234   if (isTailCall)
3235     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
3236
3237   // Add argument registers to the end of the list so that they are known live
3238   // into the call.
3239   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3240     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3241                                   RegsToPass[i].second.getValueType()));
3242
3243   return CallOpc;
3244 }
3245
3246 static
3247 bool isLocalCall(const SDValue &Callee)
3248 {
3249   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
3250     return !G->getGlobal()->isDeclaration() &&
3251            !G->getGlobal()->isWeakForLinker();
3252   return false;
3253 }
3254
3255 SDValue
3256 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
3257                                    CallingConv::ID CallConv, bool isVarArg,
3258                                    const SmallVectorImpl<ISD::InputArg> &Ins,
3259                                    DebugLoc dl, SelectionDAG &DAG,
3260                                    SmallVectorImpl<SDValue> &InVals) const {
3261
3262   SmallVector<CCValAssign, 16> RVLocs;
3263   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3264                     getTargetMachine(), RVLocs, *DAG.getContext());
3265   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3266
3267   // Copy all of the result registers out of their specified physreg.
3268   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3269     CCValAssign &VA = RVLocs[i];
3270     assert(VA.isRegLoc() && "Can only return in registers!");
3271
3272     SDValue Val = DAG.getCopyFromReg(Chain, dl,
3273                                      VA.getLocReg(), VA.getLocVT(), InFlag);
3274     Chain = Val.getValue(1);
3275     InFlag = Val.getValue(2);
3276
3277     switch (VA.getLocInfo()) {
3278     default: llvm_unreachable("Unknown loc info!");
3279     case CCValAssign::Full: break;
3280     case CCValAssign::AExt:
3281       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
3282       break;
3283     case CCValAssign::ZExt:
3284       Val = DAG.getNode(ISD::AssertZext, dl, VA.getLocVT(), Val,
3285                         DAG.getValueType(VA.getValVT()));
3286       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
3287       break;
3288     case CCValAssign::SExt:
3289       Val = DAG.getNode(ISD::AssertSext, dl, VA.getLocVT(), Val,
3290                         DAG.getValueType(VA.getValVT()));
3291       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
3292       break;
3293     }
3294
3295     InVals.push_back(Val);
3296   }
3297
3298   return Chain;
3299 }
3300
3301 SDValue
3302 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
3303                               bool isTailCall, bool isVarArg,
3304                               SelectionDAG &DAG,
3305                               SmallVector<std::pair<unsigned, SDValue>, 8>
3306                                 &RegsToPass,
3307                               SDValue InFlag, SDValue Chain,
3308                               SDValue &Callee,
3309                               int SPDiff, unsigned NumBytes,
3310                               const SmallVectorImpl<ISD::InputArg> &Ins,
3311                               SmallVectorImpl<SDValue> &InVals) const {
3312   std::vector<EVT> NodeTys;
3313   SmallVector<SDValue, 8> Ops;
3314   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
3315                                  isTailCall, RegsToPass, Ops, NodeTys,
3316                                  PPCSubTarget);
3317
3318   // Add implicit use of CR bit 6 for 32-bit SVR4 vararg calls
3319   if (isVarArg && PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
3320     Ops.push_back(DAG.getRegister(PPC::CR1EQ, MVT::i32));
3321
3322   // When performing tail call optimization the callee pops its arguments off
3323   // the stack. Account for this here so these bytes can be pushed back on in
3324   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
3325   int BytesCalleePops =
3326     (CallConv == CallingConv::Fast &&
3327      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
3328
3329   // Add a register mask operand representing the call-preserved registers.
3330   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
3331   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3332   assert(Mask && "Missing call preserved mask for calling convention");
3333   Ops.push_back(DAG.getRegisterMask(Mask));
3334
3335   if (InFlag.getNode())
3336     Ops.push_back(InFlag);
3337
3338   // Emit tail call.
3339   if (isTailCall) {
3340     // If this is the first return lowered for this function, add the regs
3341     // to the liveout set for the function.
3342     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3343       SmallVector<CCValAssign, 16> RVLocs;
3344       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3345                      getTargetMachine(), RVLocs, *DAG.getContext());
3346       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3347       for (unsigned i = 0; i != RVLocs.size(); ++i)
3348         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3349     }
3350
3351     assert(((Callee.getOpcode() == ISD::Register &&
3352              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
3353             Callee.getOpcode() == ISD::TargetExternalSymbol ||
3354             Callee.getOpcode() == ISD::TargetGlobalAddress ||
3355             isa<ConstantSDNode>(Callee)) &&
3356     "Expecting an global address, external symbol, absolute value or register");
3357
3358     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
3359   }
3360
3361   // Add a NOP immediately after the branch instruction when using the 64-bit
3362   // SVR4 ABI. At link time, if caller and callee are in a different module and
3363   // thus have a different TOC, the call will be replaced with a call to a stub
3364   // function which saves the current TOC, loads the TOC of the callee and
3365   // branches to the callee. The NOP will be replaced with a load instruction
3366   // which restores the TOC of the caller from the TOC save slot of the current
3367   // stack frame. If caller and callee belong to the same module (and have the
3368   // same TOC), the NOP will remain unchanged.
3369
3370   bool needsTOCRestore = false;
3371   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
3372     if (CallOpc == PPCISD::BCTRL_SVR4) {
3373       // This is a call through a function pointer.
3374       // Restore the caller TOC from the save area into R2.
3375       // See PrepareCall() for more information about calls through function
3376       // pointers in the 64-bit SVR4 ABI.
3377       // We are using a target-specific load with r2 hard coded, because the
3378       // result of a target-independent load would never go directly into r2,
3379       // since r2 is a reserved register (which prevents the register allocator
3380       // from allocating it), resulting in an additional register being
3381       // allocated and an unnecessary move instruction being generated.
3382       needsTOCRestore = true;
3383     } else if ((CallOpc == PPCISD::CALL_SVR4) && !isLocalCall(Callee)) {
3384       // Otherwise insert NOP for non-local calls.
3385       CallOpc = PPCISD::CALL_NOP_SVR4;
3386     }
3387   }
3388
3389   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
3390   InFlag = Chain.getValue(1);
3391
3392   if (needsTOCRestore) {
3393     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3394     Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
3395     InFlag = Chain.getValue(1);
3396   }
3397
3398   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
3399                              DAG.getIntPtrConstant(BytesCalleePops, true),
3400                              InFlag);
3401   if (!Ins.empty())
3402     InFlag = Chain.getValue(1);
3403
3404   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3405                          Ins, dl, DAG, InVals);
3406 }
3407
3408 SDValue
3409 PPCTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3410                              SmallVectorImpl<SDValue> &InVals) const {
3411   SelectionDAG &DAG                     = CLI.DAG;
3412   DebugLoc &dl                          = CLI.DL;
3413   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
3414   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
3415   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
3416   SDValue Chain                         = CLI.Chain;
3417   SDValue Callee                        = CLI.Callee;
3418   bool &isTailCall                      = CLI.IsTailCall;
3419   CallingConv::ID CallConv              = CLI.CallConv;
3420   bool isVarArg                         = CLI.IsVarArg;
3421
3422   if (isTailCall)
3423     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
3424                                                    Ins, DAG);
3425
3426   if (PPCSubTarget.isSVR4ABI()) {
3427     if (PPCSubTarget.isPPC64())
3428       return LowerCall_64SVR4(Chain, Callee, CallConv, isVarArg,
3429                               isTailCall, Outs, OutVals, Ins,
3430                               dl, DAG, InVals);
3431     else
3432       return LowerCall_32SVR4(Chain, Callee, CallConv, isVarArg,
3433                               isTailCall, Outs, OutVals, Ins,
3434                               dl, DAG, InVals);
3435   }
3436
3437   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
3438                           isTailCall, Outs, OutVals, Ins,
3439                           dl, DAG, InVals);
3440 }
3441
3442 SDValue
3443 PPCTargetLowering::LowerCall_32SVR4(SDValue Chain, SDValue Callee,
3444                                     CallingConv::ID CallConv, bool isVarArg,
3445                                     bool isTailCall,
3446                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3447                                     const SmallVectorImpl<SDValue> &OutVals,
3448                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3449                                     DebugLoc dl, SelectionDAG &DAG,
3450                                     SmallVectorImpl<SDValue> &InVals) const {
3451   // See PPCTargetLowering::LowerFormalArguments_32SVR4() for a description
3452   // of the 32-bit SVR4 ABI stack frame layout.
3453
3454   assert((CallConv == CallingConv::C ||
3455           CallConv == CallingConv::Fast) && "Unknown calling convention!");
3456
3457   unsigned PtrByteSize = 4;
3458
3459   MachineFunction &MF = DAG.getMachineFunction();
3460
3461   // Mark this function as potentially containing a function that contains a
3462   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3463   // and restoring the callers stack pointer in this functions epilog. This is
3464   // done because by tail calling the called function might overwrite the value
3465   // in this function's (MF) stack pointer stack slot 0(SP).
3466   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3467       CallConv == CallingConv::Fast)
3468     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3469
3470   // Count how many bytes are to be pushed on the stack, including the linkage
3471   // area, parameter list area and the part of the local variable space which
3472   // contains copies of aggregates which are passed by value.
3473
3474   // Assign locations to all of the outgoing arguments.
3475   SmallVector<CCValAssign, 16> ArgLocs;
3476   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3477                  getTargetMachine(), ArgLocs, *DAG.getContext());
3478
3479   // Reserve space for the linkage area on the stack.
3480   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
3481
3482   if (isVarArg) {
3483     // Handle fixed and variable vector arguments differently.
3484     // Fixed vector arguments go into registers as long as registers are
3485     // available. Variable vector arguments always go into memory.
3486     unsigned NumArgs = Outs.size();
3487
3488     for (unsigned i = 0; i != NumArgs; ++i) {
3489       MVT ArgVT = Outs[i].VT;
3490       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
3491       bool Result;
3492
3493       if (Outs[i].IsFixed) {
3494         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
3495                              CCInfo);
3496       } else {
3497         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
3498                                     ArgFlags, CCInfo);
3499       }
3500
3501       if (Result) {
3502 #ifndef NDEBUG
3503         errs() << "Call operand #" << i << " has unhandled type "
3504              << EVT(ArgVT).getEVTString() << "\n";
3505 #endif
3506         llvm_unreachable(0);
3507       }
3508     }
3509   } else {
3510     // All arguments are treated the same.
3511     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
3512   }
3513
3514   // Assign locations to all of the outgoing aggregate by value arguments.
3515   SmallVector<CCValAssign, 16> ByValArgLocs;
3516   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3517                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
3518
3519   // Reserve stack space for the allocations in CCInfo.
3520   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
3521
3522   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
3523
3524   // Size of the linkage area, parameter list area and the part of the local
3525   // space variable where copies of aggregates which are passed by value are
3526   // stored.
3527   unsigned NumBytes = CCByValInfo.getNextStackOffset();
3528
3529   // Calculate by how many bytes the stack has to be adjusted in case of tail
3530   // call optimization.
3531   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3532
3533   // Adjust the stack pointer for the new arguments...
3534   // These operations are automatically eliminated by the prolog/epilog pass
3535   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3536   SDValue CallSeqStart = Chain;
3537
3538   // Load the return address and frame pointer so it can be moved somewhere else
3539   // later.
3540   SDValue LROp, FPOp;
3541   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
3542                                        dl);
3543
3544   // Set up a copy of the stack pointer for use loading and storing any
3545   // arguments that may not fit in the registers available for argument
3546   // passing.
3547   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3548
3549   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3550   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3551   SmallVector<SDValue, 8> MemOpChains;
3552
3553   bool seenFloatArg = false;
3554   // Walk the register/memloc assignments, inserting copies/loads.
3555   for (unsigned i = 0, j = 0, e = ArgLocs.size();
3556        i != e;
3557        ++i) {
3558     CCValAssign &VA = ArgLocs[i];
3559     SDValue Arg = OutVals[i];
3560     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3561
3562     if (Flags.isByVal()) {
3563       // Argument is an aggregate which is passed by value, thus we need to
3564       // create a copy of it in the local variable space of the current stack
3565       // frame (which is the stack frame of the caller) and pass the address of
3566       // this copy to the callee.
3567       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
3568       CCValAssign &ByValVA = ByValArgLocs[j++];
3569       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
3570
3571       // Memory reserved in the local variable space of the callers stack frame.
3572       unsigned LocMemOffset = ByValVA.getLocMemOffset();
3573
3574       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3575       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3576
3577       // Create a copy of the argument in the local area of the current
3578       // stack frame.
3579       SDValue MemcpyCall =
3580         CreateCopyOfByValArgument(Arg, PtrOff,
3581                                   CallSeqStart.getNode()->getOperand(0),
3582                                   Flags, DAG, dl);
3583
3584       // This must go outside the CALLSEQ_START..END.
3585       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3586                            CallSeqStart.getNode()->getOperand(1));
3587       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3588                              NewCallSeqStart.getNode());
3589       Chain = CallSeqStart = NewCallSeqStart;
3590
3591       // Pass the address of the aggregate copy on the stack either in a
3592       // physical register or in the parameter list area of the current stack
3593       // frame to the callee.
3594       Arg = PtrOff;
3595     }
3596
3597     if (VA.isRegLoc()) {
3598       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3599       // Put argument in a physical register.
3600       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3601     } else {
3602       // Put argument in the parameter list area of the current stack frame.
3603       assert(VA.isMemLoc());
3604       unsigned LocMemOffset = VA.getLocMemOffset();
3605
3606       if (!isTailCall) {
3607         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3608         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3609
3610         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3611                                            MachinePointerInfo(),
3612                                            false, false, 0));
3613       } else {
3614         // Calculate and remember argument location.
3615         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3616                                  TailCallArguments);
3617       }
3618     }
3619   }
3620
3621   if (!MemOpChains.empty())
3622     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3623                         &MemOpChains[0], MemOpChains.size());
3624
3625   // Build a sequence of copy-to-reg nodes chained together with token chain
3626   // and flag operands which copy the outgoing args into the appropriate regs.
3627   SDValue InFlag;
3628   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3629     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3630                              RegsToPass[i].second, InFlag);
3631     InFlag = Chain.getValue(1);
3632   }
3633
3634   // Set CR bit 6 to true if this is a vararg call with floating args passed in
3635   // registers.
3636   if (isVarArg) {
3637     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3638     SDValue Ops[] = { Chain, InFlag };
3639
3640     Chain = DAG.getNode(seenFloatArg ? PPCISD::CR6SET : PPCISD::CR6UNSET,
3641                         dl, VTs, Ops, InFlag.getNode() ? 2 : 1);
3642
3643     InFlag = Chain.getValue(1);
3644   }
3645
3646   if (isTailCall)
3647     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3648                     false, TailCallArguments);
3649
3650   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3651                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3652                     Ins, InVals);
3653 }
3654
3655 // Copy an argument into memory, being careful to do this outside the
3656 // call sequence for the call to which the argument belongs.
3657 SDValue
3658 PPCTargetLowering::createMemcpyOutsideCallSeq(SDValue Arg, SDValue PtrOff,
3659                                               SDValue CallSeqStart,
3660                                               ISD::ArgFlagsTy Flags,
3661                                               SelectionDAG &DAG,
3662                                               DebugLoc dl) const {
3663   SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3664                         CallSeqStart.getNode()->getOperand(0),
3665                         Flags, DAG, dl);
3666   // The MEMCPY must go outside the CALLSEQ_START..END.
3667   SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3668                              CallSeqStart.getNode()->getOperand(1));
3669   DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3670                          NewCallSeqStart.getNode());
3671   return NewCallSeqStart;
3672 }
3673
3674 SDValue
3675 PPCTargetLowering::LowerCall_64SVR4(SDValue Chain, SDValue Callee,
3676                                     CallingConv::ID CallConv, bool isVarArg,
3677                                     bool isTailCall,
3678                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3679                                     const SmallVectorImpl<SDValue> &OutVals,
3680                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3681                                     DebugLoc dl, SelectionDAG &DAG,
3682                                     SmallVectorImpl<SDValue> &InVals) const {
3683
3684   unsigned NumOps = Outs.size();
3685
3686   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3687   unsigned PtrByteSize = 8;
3688
3689   MachineFunction &MF = DAG.getMachineFunction();
3690
3691   // Mark this function as potentially containing a function that contains a
3692   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3693   // and restoring the callers stack pointer in this functions epilog. This is
3694   // done because by tail calling the called function might overwrite the value
3695   // in this function's (MF) stack pointer stack slot 0(SP).
3696   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3697       CallConv == CallingConv::Fast)
3698     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3699
3700   unsigned nAltivecParamsAtEnd = 0;
3701
3702   // Count how many bytes are to be pushed on the stack, including the linkage
3703   // area, and parameter passing area.  We start with at least 48 bytes, which
3704   // is reserved space for [SP][CR][LR][3 x unused].
3705   // NOTE: For PPC64, nAltivecParamsAtEnd always remains zero as a result
3706   // of this call.
3707   unsigned NumBytes =
3708     CalculateParameterAndLinkageAreaSize(DAG, true, isVarArg, CallConv,
3709                                          Outs, OutVals, nAltivecParamsAtEnd);
3710
3711   // Calculate by how many bytes the stack has to be adjusted in case of tail
3712   // call optimization.
3713   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3714
3715   // To protect arguments on the stack from being clobbered in a tail call,
3716   // force all the loads to happen before doing any other lowering.
3717   if (isTailCall)
3718     Chain = DAG.getStackArgumentTokenFactor(Chain);
3719
3720   // Adjust the stack pointer for the new arguments...
3721   // These operations are automatically eliminated by the prolog/epilog pass
3722   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3723   SDValue CallSeqStart = Chain;
3724
3725   // Load the return address and frame pointer so it can be move somewhere else
3726   // later.
3727   SDValue LROp, FPOp;
3728   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3729                                        dl);
3730
3731   // Set up a copy of the stack pointer for use loading and storing any
3732   // arguments that may not fit in the registers available for argument
3733   // passing.
3734   SDValue StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3735
3736   // Figure out which arguments are going to go in registers, and which in
3737   // memory.  Also, if this is a vararg function, floating point operations
3738   // must be stored to our stack, and loaded into integer regs as well, if
3739   // any integer regs are available for argument passing.
3740   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
3741   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3742
3743   static const uint16_t GPR[] = {
3744     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3745     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3746   };
3747   static const uint16_t *FPR = GetFPR();
3748
3749   static const uint16_t VR[] = {
3750     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3751     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3752   };
3753   const unsigned NumGPRs = array_lengthof(GPR);
3754   const unsigned NumFPRs = 13;
3755   const unsigned NumVRs  = array_lengthof(VR);
3756
3757   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3758   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3759
3760   SmallVector<SDValue, 8> MemOpChains;
3761   for (unsigned i = 0; i != NumOps; ++i) {
3762     SDValue Arg = OutVals[i];
3763     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3764
3765     // PtrOff will be used to store the current argument to the stack if a
3766     // register cannot be found for it.
3767     SDValue PtrOff;
3768
3769     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3770
3771     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3772
3773     // Promote integers to 64-bit values.
3774     if (Arg.getValueType() == MVT::i32) {
3775       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3776       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3777       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3778     }
3779
3780     // FIXME memcpy is used way more than necessary.  Correctness first.
3781     // Note: "by value" is code for passing a structure by value, not
3782     // basic types.
3783     if (Flags.isByVal()) {
3784       // Note: Size includes alignment padding, so
3785       //   struct x { short a; char b; }
3786       // will have Size = 4.  With #pragma pack(1), it will have Size = 3.
3787       // These are the proper values we need for right-justifying the
3788       // aggregate in a parameter register.
3789       unsigned Size = Flags.getByValSize();
3790
3791       // An empty aggregate parameter takes up no storage and no
3792       // registers.
3793       if (Size == 0)
3794         continue;
3795
3796       // All aggregates smaller than 8 bytes must be passed right-justified.
3797       if (Size==1 || Size==2 || Size==4) {
3798         EVT VT = (Size==1) ? MVT::i8 : ((Size==2) ? MVT::i16 : MVT::i32);
3799         if (GPR_idx != NumGPRs) {
3800           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3801                                         MachinePointerInfo(), VT,
3802                                         false, false, 0);
3803           MemOpChains.push_back(Load.getValue(1));
3804           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3805
3806           ArgOffset += PtrByteSize;
3807           continue;
3808         }
3809       }
3810
3811       if (GPR_idx == NumGPRs && Size < 8) {
3812         SDValue Const = DAG.getConstant(PtrByteSize - Size,
3813                                         PtrOff.getValueType());
3814         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3815         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
3816                                                           CallSeqStart,
3817                                                           Flags, DAG, dl);
3818         ArgOffset += PtrByteSize;
3819         continue;
3820       }
3821       // Copy entire object into memory.  There are cases where gcc-generated
3822       // code assumes it is there, even if it could be put entirely into
3823       // registers.  (This is not what the doc says.)
3824
3825       // FIXME: The above statement is likely due to a misunderstanding of the
3826       // documents.  All arguments must be copied into the parameter area BY
3827       // THE CALLEE in the event that the callee takes the address of any
3828       // formal argument.  That has not yet been implemented.  However, it is
3829       // reasonable to use the stack area as a staging area for the register
3830       // load.
3831
3832       // Skip this for small aggregates, as we will use the same slot for a
3833       // right-justified copy, below.
3834       if (Size >= 8)
3835         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, PtrOff,
3836                                                           CallSeqStart,
3837                                                           Flags, DAG, dl);
3838
3839       // When a register is available, pass a small aggregate right-justified.
3840       if (Size < 8 && GPR_idx != NumGPRs) {
3841         // The easiest way to get this right-justified in a register
3842         // is to copy the structure into the rightmost portion of a
3843         // local variable slot, then load the whole slot into the
3844         // register.
3845         // FIXME: The memcpy seems to produce pretty awful code for
3846         // small aggregates, particularly for packed ones.
3847         // FIXME: It would be preferable to use the slot in the
3848         // parameter save area instead of a new local variable.
3849         SDValue Const = DAG.getConstant(8 - Size, PtrOff.getValueType());
3850         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3851         Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
3852                                                           CallSeqStart,
3853                                                           Flags, DAG, dl);
3854
3855         // Load the slot into the register.
3856         SDValue Load = DAG.getLoad(PtrVT, dl, Chain, PtrOff,
3857                                    MachinePointerInfo(),
3858                                    false, false, false, 0);
3859         MemOpChains.push_back(Load.getValue(1));
3860         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3861
3862         // Done with this argument.
3863         ArgOffset += PtrByteSize;
3864         continue;
3865       }
3866
3867       // For aggregates larger than PtrByteSize, copy the pieces of the
3868       // object that fit into registers from the parameter save area.
3869       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3870         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3871         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3872         if (GPR_idx != NumGPRs) {
3873           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3874                                      MachinePointerInfo(),
3875                                      false, false, false, 0);
3876           MemOpChains.push_back(Load.getValue(1));
3877           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3878           ArgOffset += PtrByteSize;
3879         } else {
3880           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3881           break;
3882         }
3883       }
3884       continue;
3885     }
3886
3887     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3888     default: llvm_unreachable("Unexpected ValueType for argument!");
3889     case MVT::i32:
3890     case MVT::i64:
3891       if (GPR_idx != NumGPRs) {
3892         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3893       } else {
3894         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3895                          true, isTailCall, false, MemOpChains,
3896                          TailCallArguments, dl);
3897       }
3898       ArgOffset += PtrByteSize;
3899       break;
3900     case MVT::f32:
3901     case MVT::f64:
3902       if (FPR_idx != NumFPRs) {
3903         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3904
3905         if (isVarArg) {
3906           // A single float or an aggregate containing only a single float
3907           // must be passed right-justified in the stack doubleword, and
3908           // in the GPR, if one is available.
3909           SDValue StoreOff;
3910           if (Arg.getValueType().getSimpleVT().SimpleTy == MVT::f32) {
3911             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3912             StoreOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3913           } else
3914             StoreOff = PtrOff;
3915
3916           SDValue Store = DAG.getStore(Chain, dl, Arg, StoreOff,
3917                                        MachinePointerInfo(), false, false, 0);
3918           MemOpChains.push_back(Store);
3919
3920           // Float varargs are always shadowed in available integer registers
3921           if (GPR_idx != NumGPRs) {
3922             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3923                                        MachinePointerInfo(), false, false,
3924                                        false, 0);
3925             MemOpChains.push_back(Load.getValue(1));
3926             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3927           }
3928         } else if (GPR_idx != NumGPRs)
3929           // If we have any FPRs remaining, we may also have GPRs remaining.
3930           ++GPR_idx;
3931       } else {
3932         // Single-precision floating-point values are mapped to the
3933         // second (rightmost) word of the stack doubleword.
3934         if (Arg.getValueType() == MVT::f32) {
3935           SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3936           PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3937         }
3938
3939         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3940                          true, isTailCall, false, MemOpChains,
3941                          TailCallArguments, dl);
3942       }
3943       ArgOffset += 8;
3944       break;
3945     case MVT::v4f32:
3946     case MVT::v4i32:
3947     case MVT::v8i16:
3948     case MVT::v16i8:
3949       if (isVarArg) {
3950         // These go aligned on the stack, or in the corresponding R registers
3951         // when within range.  The Darwin PPC ABI doc claims they also go in
3952         // V registers; in fact gcc does this only for arguments that are
3953         // prototyped, not for those that match the ...  We do it for all
3954         // arguments, seems to work.
3955         while (ArgOffset % 16 !=0) {
3956           ArgOffset += PtrByteSize;
3957           if (GPR_idx != NumGPRs)
3958             GPR_idx++;
3959         }
3960         // We could elide this store in the case where the object fits
3961         // entirely in R registers.  Maybe later.
3962         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3963                             DAG.getConstant(ArgOffset, PtrVT));
3964         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3965                                      MachinePointerInfo(), false, false, 0);
3966         MemOpChains.push_back(Store);
3967         if (VR_idx != NumVRs) {
3968           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3969                                      MachinePointerInfo(),
3970                                      false, false, false, 0);
3971           MemOpChains.push_back(Load.getValue(1));
3972           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3973         }
3974         ArgOffset += 16;
3975         for (unsigned i=0; i<16; i+=PtrByteSize) {
3976           if (GPR_idx == NumGPRs)
3977             break;
3978           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3979                                   DAG.getConstant(i, PtrVT));
3980           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3981                                      false, false, false, 0);
3982           MemOpChains.push_back(Load.getValue(1));
3983           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3984         }
3985         break;
3986       }
3987
3988       // Non-varargs Altivec params generally go in registers, but have
3989       // stack space allocated at the end.
3990       if (VR_idx != NumVRs) {
3991         // Doesn't have GPR space allocated.
3992         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3993       } else {
3994         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3995                          true, isTailCall, true, MemOpChains,
3996                          TailCallArguments, dl);
3997         ArgOffset += 16;
3998       }
3999       break;
4000     }
4001   }
4002
4003   if (!MemOpChains.empty())
4004     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
4005                         &MemOpChains[0], MemOpChains.size());
4006
4007   // Check if this is an indirect call (MTCTR/BCTRL).
4008   // See PrepareCall() for more information about calls through function
4009   // pointers in the 64-bit SVR4 ABI.
4010   if (!isTailCall &&
4011       !dyn_cast<GlobalAddressSDNode>(Callee) &&
4012       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
4013       !isBLACompatibleAddress(Callee, DAG)) {
4014     // Load r2 into a virtual register and store it to the TOC save area.
4015     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
4016     // TOC save area offset.
4017     SDValue PtrOff = DAG.getIntPtrConstant(40);
4018     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
4019     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
4020                          false, false, 0);
4021     // R12 must contain the address of an indirect callee.  This does not
4022     // mean the MTCTR instruction must use R12; it's easier to model this
4023     // as an extra parameter, so do that.
4024     RegsToPass.push_back(std::make_pair((unsigned)PPC::X12, Callee));
4025   }
4026
4027   // Build a sequence of copy-to-reg nodes chained together with token chain
4028   // and flag operands which copy the outgoing args into the appropriate regs.
4029   SDValue InFlag;
4030   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
4031     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
4032                              RegsToPass[i].second, InFlag);
4033     InFlag = Chain.getValue(1);
4034   }
4035
4036   if (isTailCall)
4037     PrepareTailCall(DAG, InFlag, Chain, dl, true, SPDiff, NumBytes, LROp,
4038                     FPOp, true, TailCallArguments);
4039
4040   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
4041                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
4042                     Ins, InVals);
4043 }
4044
4045 SDValue
4046 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
4047                                     CallingConv::ID CallConv, bool isVarArg,
4048                                     bool isTailCall,
4049                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
4050                                     const SmallVectorImpl<SDValue> &OutVals,
4051                                     const SmallVectorImpl<ISD::InputArg> &Ins,
4052                                     DebugLoc dl, SelectionDAG &DAG,
4053                                     SmallVectorImpl<SDValue> &InVals) const {
4054
4055   unsigned NumOps = Outs.size();
4056
4057   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4058   bool isPPC64 = PtrVT == MVT::i64;
4059   unsigned PtrByteSize = isPPC64 ? 8 : 4;
4060
4061   MachineFunction &MF = DAG.getMachineFunction();
4062
4063   // Mark this function as potentially containing a function that contains a
4064   // tail call. As a consequence the frame pointer will be used for dynamicalloc
4065   // and restoring the callers stack pointer in this functions epilog. This is
4066   // done because by tail calling the called function might overwrite the value
4067   // in this function's (MF) stack pointer stack slot 0(SP).
4068   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
4069       CallConv == CallingConv::Fast)
4070     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
4071
4072   unsigned nAltivecParamsAtEnd = 0;
4073
4074   // Count how many bytes are to be pushed on the stack, including the linkage
4075   // area, and parameter passing area.  We start with 24/48 bytes, which is
4076   // prereserved space for [SP][CR][LR][3 x unused].
4077   unsigned NumBytes =
4078     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
4079                                          Outs, OutVals,
4080                                          nAltivecParamsAtEnd);
4081
4082   // Calculate by how many bytes the stack has to be adjusted in case of tail
4083   // call optimization.
4084   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
4085
4086   // To protect arguments on the stack from being clobbered in a tail call,
4087   // force all the loads to happen before doing any other lowering.
4088   if (isTailCall)
4089     Chain = DAG.getStackArgumentTokenFactor(Chain);
4090
4091   // Adjust the stack pointer for the new arguments...
4092   // These operations are automatically eliminated by the prolog/epilog pass
4093   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
4094   SDValue CallSeqStart = Chain;
4095
4096   // Load the return address and frame pointer so it can be move somewhere else
4097   // later.
4098   SDValue LROp, FPOp;
4099   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
4100                                        dl);
4101
4102   // Set up a copy of the stack pointer for use loading and storing any
4103   // arguments that may not fit in the registers available for argument
4104   // passing.
4105   SDValue StackPtr;
4106   if (isPPC64)
4107     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
4108   else
4109     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
4110
4111   // Figure out which arguments are going to go in registers, and which in
4112   // memory.  Also, if this is a vararg function, floating point operations
4113   // must be stored to our stack, and loaded into integer regs as well, if
4114   // any integer regs are available for argument passing.
4115   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
4116   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
4117
4118   static const uint16_t GPR_32[] = {           // 32-bit registers.
4119     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
4120     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
4121   };
4122   static const uint16_t GPR_64[] = {           // 64-bit registers.
4123     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
4124     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
4125   };
4126   static const uint16_t *FPR = GetFPR();
4127
4128   static const uint16_t VR[] = {
4129     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
4130     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
4131   };
4132   const unsigned NumGPRs = array_lengthof(GPR_32);
4133   const unsigned NumFPRs = 13;
4134   const unsigned NumVRs  = array_lengthof(VR);
4135
4136   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
4137
4138   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
4139   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
4140
4141   SmallVector<SDValue, 8> MemOpChains;
4142   for (unsigned i = 0; i != NumOps; ++i) {
4143     SDValue Arg = OutVals[i];
4144     ISD::ArgFlagsTy Flags = Outs[i].Flags;
4145
4146     // PtrOff will be used to store the current argument to the stack if a
4147     // register cannot be found for it.
4148     SDValue PtrOff;
4149
4150     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
4151
4152     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
4153
4154     // On PPC64, promote integers to 64-bit values.
4155     if (isPPC64 && Arg.getValueType() == MVT::i32) {
4156       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
4157       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4158       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
4159     }
4160
4161     // FIXME memcpy is used way more than necessary.  Correctness first.
4162     // Note: "by value" is code for passing a structure by value, not
4163     // basic types.
4164     if (Flags.isByVal()) {
4165       unsigned Size = Flags.getByValSize();
4166       // Very small objects are passed right-justified.  Everything else is
4167       // passed left-justified.
4168       if (Size==1 || Size==2) {
4169         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
4170         if (GPR_idx != NumGPRs) {
4171           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
4172                                         MachinePointerInfo(), VT,
4173                                         false, false, 0);
4174           MemOpChains.push_back(Load.getValue(1));
4175           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4176
4177           ArgOffset += PtrByteSize;
4178         } else {
4179           SDValue Const = DAG.getConstant(PtrByteSize - Size,
4180                                           PtrOff.getValueType());
4181           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
4182           Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, AddPtr,
4183                                                             CallSeqStart,
4184                                                             Flags, DAG, dl);
4185           ArgOffset += PtrByteSize;
4186         }
4187         continue;
4188       }
4189       // Copy entire object into memory.  There are cases where gcc-generated
4190       // code assumes it is there, even if it could be put entirely into
4191       // registers.  (This is not what the doc says.)
4192       Chain = CallSeqStart = createMemcpyOutsideCallSeq(Arg, PtrOff,
4193                                                         CallSeqStart,
4194                                                         Flags, DAG, dl);
4195
4196       // For small aggregates (Darwin only) and aggregates >= PtrByteSize,
4197       // copy the pieces of the object that fit into registers from the
4198       // parameter save area.
4199       for (unsigned j=0; j<Size; j+=PtrByteSize) {
4200         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
4201         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
4202         if (GPR_idx != NumGPRs) {
4203           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
4204                                      MachinePointerInfo(),
4205                                      false, false, false, 0);
4206           MemOpChains.push_back(Load.getValue(1));
4207           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4208           ArgOffset += PtrByteSize;
4209         } else {
4210           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
4211           break;
4212         }
4213       }
4214       continue;
4215     }
4216
4217     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
4218     default: llvm_unreachable("Unexpected ValueType for argument!");
4219     case MVT::i32:
4220     case MVT::i64:
4221       if (GPR_idx != NumGPRs) {
4222         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
4223       } else {
4224         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4225                          isPPC64, isTailCall, false, MemOpChains,
4226                          TailCallArguments, dl);
4227       }
4228       ArgOffset += PtrByteSize;
4229       break;
4230     case MVT::f32:
4231     case MVT::f64:
4232       if (FPR_idx != NumFPRs) {
4233         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
4234
4235         if (isVarArg) {
4236           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
4237                                        MachinePointerInfo(), false, false, 0);
4238           MemOpChains.push_back(Store);
4239
4240           // Float varargs are always shadowed in available integer registers
4241           if (GPR_idx != NumGPRs) {
4242             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
4243                                        MachinePointerInfo(), false, false,
4244                                        false, 0);
4245             MemOpChains.push_back(Load.getValue(1));
4246             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4247           }
4248           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
4249             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
4250             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
4251             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
4252                                        MachinePointerInfo(),
4253                                        false, false, false, 0);
4254             MemOpChains.push_back(Load.getValue(1));
4255             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4256           }
4257         } else {
4258           // If we have any FPRs remaining, we may also have GPRs remaining.
4259           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
4260           // GPRs.
4261           if (GPR_idx != NumGPRs)
4262             ++GPR_idx;
4263           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
4264               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
4265             ++GPR_idx;
4266         }
4267       } else
4268         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4269                          isPPC64, isTailCall, false, MemOpChains,
4270                          TailCallArguments, dl);
4271       if (isPPC64)
4272         ArgOffset += 8;
4273       else
4274         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
4275       break;
4276     case MVT::v4f32:
4277     case MVT::v4i32:
4278     case MVT::v8i16:
4279     case MVT::v16i8:
4280       if (isVarArg) {
4281         // These go aligned on the stack, or in the corresponding R registers
4282         // when within range.  The Darwin PPC ABI doc claims they also go in
4283         // V registers; in fact gcc does this only for arguments that are
4284         // prototyped, not for those that match the ...  We do it for all
4285         // arguments, seems to work.
4286         while (ArgOffset % 16 !=0) {
4287           ArgOffset += PtrByteSize;
4288           if (GPR_idx != NumGPRs)
4289             GPR_idx++;
4290         }
4291         // We could elide this store in the case where the object fits
4292         // entirely in R registers.  Maybe later.
4293         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
4294                             DAG.getConstant(ArgOffset, PtrVT));
4295         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
4296                                      MachinePointerInfo(), false, false, 0);
4297         MemOpChains.push_back(Store);
4298         if (VR_idx != NumVRs) {
4299           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
4300                                      MachinePointerInfo(),
4301                                      false, false, false, 0);
4302           MemOpChains.push_back(Load.getValue(1));
4303           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
4304         }
4305         ArgOffset += 16;
4306         for (unsigned i=0; i<16; i+=PtrByteSize) {
4307           if (GPR_idx == NumGPRs)
4308             break;
4309           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
4310                                   DAG.getConstant(i, PtrVT));
4311           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
4312                                      false, false, false, 0);
4313           MemOpChains.push_back(Load.getValue(1));
4314           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
4315         }
4316         break;
4317       }
4318
4319       // Non-varargs Altivec params generally go in registers, but have
4320       // stack space allocated at the end.
4321       if (VR_idx != NumVRs) {
4322         // Doesn't have GPR space allocated.
4323         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
4324       } else if (nAltivecParamsAtEnd==0) {
4325         // We are emitting Altivec params in order.
4326         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4327                          isPPC64, isTailCall, true, MemOpChains,
4328                          TailCallArguments, dl);
4329         ArgOffset += 16;
4330       }
4331       break;
4332     }
4333   }
4334   // If all Altivec parameters fit in registers, as they usually do,
4335   // they get stack space following the non-Altivec parameters.  We
4336   // don't track this here because nobody below needs it.
4337   // If there are more Altivec parameters than fit in registers emit
4338   // the stores here.
4339   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
4340     unsigned j = 0;
4341     // Offset is aligned; skip 1st 12 params which go in V registers.
4342     ArgOffset = ((ArgOffset+15)/16)*16;
4343     ArgOffset += 12*16;
4344     for (unsigned i = 0; i != NumOps; ++i) {
4345       SDValue Arg = OutVals[i];
4346       EVT ArgType = Outs[i].VT;
4347       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
4348           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
4349         if (++j > NumVRs) {
4350           SDValue PtrOff;
4351           // We are emitting Altivec params in order.
4352           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
4353                            isPPC64, isTailCall, true, MemOpChains,
4354                            TailCallArguments, dl);
4355           ArgOffset += 16;
4356         }
4357       }
4358     }
4359   }
4360
4361   if (!MemOpChains.empty())
4362     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
4363                         &MemOpChains[0], MemOpChains.size());
4364
4365   // On Darwin, R12 must contain the address of an indirect callee.  This does
4366   // not mean the MTCTR instruction must use R12; it's easier to model this as
4367   // an extra parameter, so do that.
4368   if (!isTailCall &&
4369       !dyn_cast<GlobalAddressSDNode>(Callee) &&
4370       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
4371       !isBLACompatibleAddress(Callee, DAG))
4372     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
4373                                                    PPC::R12), Callee));
4374
4375   // Build a sequence of copy-to-reg nodes chained together with token chain
4376   // and flag operands which copy the outgoing args into the appropriate regs.
4377   SDValue InFlag;
4378   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
4379     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
4380                              RegsToPass[i].second, InFlag);
4381     InFlag = Chain.getValue(1);
4382   }
4383
4384   if (isTailCall)
4385     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
4386                     FPOp, true, TailCallArguments);
4387
4388   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
4389                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
4390                     Ins, InVals);
4391 }
4392
4393 bool
4394 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
4395                                   MachineFunction &MF, bool isVarArg,
4396                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
4397                                   LLVMContext &Context) const {
4398   SmallVector<CCValAssign, 16> RVLocs;
4399   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
4400                  RVLocs, Context);
4401   return CCInfo.CheckReturn(Outs, RetCC_PPC);
4402 }
4403
4404 SDValue
4405 PPCTargetLowering::LowerReturn(SDValue Chain,
4406                                CallingConv::ID CallConv, bool isVarArg,
4407                                const SmallVectorImpl<ISD::OutputArg> &Outs,
4408                                const SmallVectorImpl<SDValue> &OutVals,
4409                                DebugLoc dl, SelectionDAG &DAG) const {
4410
4411   SmallVector<CCValAssign, 16> RVLocs;
4412   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
4413                  getTargetMachine(), RVLocs, *DAG.getContext());
4414   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
4415
4416   // If this is the first return lowered for this function, add the regs to the
4417   // liveout set for the function.
4418   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
4419     for (unsigned i = 0; i != RVLocs.size(); ++i)
4420       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
4421   }
4422
4423   SDValue Flag;
4424
4425   // Copy the result values into the output registers.
4426   for (unsigned i = 0; i != RVLocs.size(); ++i) {
4427     CCValAssign &VA = RVLocs[i];
4428     assert(VA.isRegLoc() && "Can only return in registers!");
4429
4430     SDValue Arg = OutVals[i];
4431
4432     switch (VA.getLocInfo()) {
4433     default: llvm_unreachable("Unknown loc info!");
4434     case CCValAssign::Full: break;
4435     case CCValAssign::AExt:
4436       Arg = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), Arg);
4437       break;
4438     case CCValAssign::ZExt:
4439       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), Arg);
4440       break;
4441     case CCValAssign::SExt:
4442       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), Arg);
4443       break;
4444     }
4445
4446     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), Arg, Flag);
4447     Flag = Chain.getValue(1);
4448   }
4449
4450   if (Flag.getNode())
4451     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
4452   else
4453     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
4454 }
4455
4456 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
4457                                    const PPCSubtarget &Subtarget) const {
4458   // When we pop the dynamic allocation we need to restore the SP link.
4459   DebugLoc dl = Op.getDebugLoc();
4460
4461   // Get the corect type for pointers.
4462   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4463
4464   // Construct the stack pointer operand.
4465   bool isPPC64 = Subtarget.isPPC64();
4466   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
4467   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
4468
4469   // Get the operands for the STACKRESTORE.
4470   SDValue Chain = Op.getOperand(0);
4471   SDValue SaveSP = Op.getOperand(1);
4472
4473   // Load the old link SP.
4474   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
4475                                    MachinePointerInfo(),
4476                                    false, false, false, 0);
4477
4478   // Restore the stack pointer.
4479   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
4480
4481   // Store the old link SP.
4482   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
4483                       false, false, 0);
4484 }
4485
4486
4487
4488 SDValue
4489 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
4490   MachineFunction &MF = DAG.getMachineFunction();
4491   bool isPPC64 = PPCSubTarget.isPPC64();
4492   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4493   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4494
4495   // Get current frame pointer save index.  The users of this index will be
4496   // primarily DYNALLOC instructions.
4497   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4498   int RASI = FI->getReturnAddrSaveIndex();
4499
4500   // If the frame pointer save index hasn't been defined yet.
4501   if (!RASI) {
4502     // Find out what the fix offset of the frame pointer save area.
4503     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
4504     // Allocate the frame index for frame pointer save area.
4505     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
4506     // Save the result.
4507     FI->setReturnAddrSaveIndex(RASI);
4508   }
4509   return DAG.getFrameIndex(RASI, PtrVT);
4510 }
4511
4512 SDValue
4513 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
4514   MachineFunction &MF = DAG.getMachineFunction();
4515   bool isPPC64 = PPCSubTarget.isPPC64();
4516   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4517   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4518
4519   // Get current frame pointer save index.  The users of this index will be
4520   // primarily DYNALLOC instructions.
4521   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4522   int FPSI = FI->getFramePointerSaveIndex();
4523
4524   // If the frame pointer save index hasn't been defined yet.
4525   if (!FPSI) {
4526     // Find out what the fix offset of the frame pointer save area.
4527     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
4528                                                            isDarwinABI);
4529
4530     // Allocate the frame index for frame pointer save area.
4531     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
4532     // Save the result.
4533     FI->setFramePointerSaveIndex(FPSI);
4534   }
4535   return DAG.getFrameIndex(FPSI, PtrVT);
4536 }
4537
4538 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
4539                                          SelectionDAG &DAG,
4540                                          const PPCSubtarget &Subtarget) const {
4541   // Get the inputs.
4542   SDValue Chain = Op.getOperand(0);
4543   SDValue Size  = Op.getOperand(1);
4544   DebugLoc dl = Op.getDebugLoc();
4545
4546   // Get the corect type for pointers.
4547   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4548   // Negate the size.
4549   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
4550                                   DAG.getConstant(0, PtrVT), Size);
4551   // Construct a node for the frame pointer save index.
4552   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
4553   // Build a DYNALLOC node.
4554   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
4555   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
4556   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
4557 }
4558
4559 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
4560 /// possible.
4561 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
4562   // Not FP? Not a fsel.
4563   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
4564       !Op.getOperand(2).getValueType().isFloatingPoint())
4565     return Op;
4566
4567   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
4568
4569   // Cannot handle SETEQ/SETNE.
4570   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
4571
4572   EVT ResVT = Op.getValueType();
4573   EVT CmpVT = Op.getOperand(0).getValueType();
4574   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4575   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
4576   DebugLoc dl = Op.getDebugLoc();
4577
4578   // If the RHS of the comparison is a 0.0, we don't need to do the
4579   // subtraction at all.
4580   if (isFloatingPointZero(RHS))
4581     switch (CC) {
4582     default: break;       // SETUO etc aren't handled by fsel.
4583     case ISD::SETULT:
4584     case ISD::SETLT:
4585       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4586     case ISD::SETOGE:
4587     case ISD::SETGE:
4588       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4589         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4590       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
4591     case ISD::SETUGT:
4592     case ISD::SETGT:
4593       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4594     case ISD::SETOLE:
4595     case ISD::SETLE:
4596       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4597         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4598       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
4599                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
4600     }
4601
4602   SDValue Cmp;
4603   switch (CC) {
4604   default: break;       // SETUO etc aren't handled by fsel.
4605   case ISD::SETULT:
4606   case ISD::SETLT:
4607     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4608     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4609       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4610       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4611   case ISD::SETOGE:
4612   case ISD::SETGE:
4613     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4614     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4615       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4616       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4617   case ISD::SETUGT:
4618   case ISD::SETGT:
4619     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4620     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4621       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4622       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4623   case ISD::SETOLE:
4624   case ISD::SETLE:
4625     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4626     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4627       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4628       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4629   }
4630   return Op;
4631 }
4632
4633 // FIXME: Split this code up when LegalizeDAGTypes lands.
4634 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
4635                                            DebugLoc dl) const {
4636   assert(Op.getOperand(0).getValueType().isFloatingPoint());
4637   SDValue Src = Op.getOperand(0);
4638   if (Src.getValueType() == MVT::f32)
4639     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
4640
4641   SDValue Tmp;
4642   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4643   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
4644   case MVT::i32:
4645     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
4646                                                          PPCISD::FCTIDZ,
4647                       dl, MVT::f64, Src);
4648     break;
4649   case MVT::i64:
4650     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
4651     break;
4652   }
4653
4654   // Convert the FP value to an int value through memory.
4655   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
4656
4657   // Emit a store to the stack slot.
4658   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
4659                                MachinePointerInfo(), false, false, 0);
4660
4661   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
4662   // add in a bias.
4663   if (Op.getValueType() == MVT::i32)
4664     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
4665                         DAG.getConstant(4, FIPtr.getValueType()));
4666   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
4667                      false, false, false, 0);
4668 }
4669
4670 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
4671                                            SelectionDAG &DAG) const {
4672   DebugLoc dl = Op.getDebugLoc();
4673   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
4674   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
4675     return SDValue();
4676
4677   if (Op.getOperand(0).getValueType() == MVT::i64) {
4678     SDValue SINT = Op.getOperand(0);
4679     // When converting to single-precision, we actually need to convert
4680     // to double-precision first and then round to single-precision.
4681     // To avoid double-rounding effects during that operation, we have
4682     // to prepare the input operand.  Bits that might be truncated when
4683     // converting to double-precision are replaced by a bit that won't
4684     // be lost at this stage, but is below the single-precision rounding
4685     // position.
4686     //
4687     // However, if -enable-unsafe-fp-math is in effect, accept double
4688     // rounding to avoid the extra overhead.
4689     if (Op.getValueType() == MVT::f32 &&
4690         !DAG.getTarget().Options.UnsafeFPMath) {
4691
4692       // Twiddle input to make sure the low 11 bits are zero.  (If this
4693       // is the case, we are guaranteed the value will fit into the 53 bit
4694       // mantissa of an IEEE double-precision value without rounding.)
4695       // If any of those low 11 bits were not zero originally, make sure
4696       // bit 12 (value 2048) is set instead, so that the final rounding
4697       // to single-precision gets the correct result.
4698       SDValue Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4699                                   SINT, DAG.getConstant(2047, MVT::i64));
4700       Round = DAG.getNode(ISD::ADD, dl, MVT::i64,
4701                           Round, DAG.getConstant(2047, MVT::i64));
4702       Round = DAG.getNode(ISD::OR, dl, MVT::i64, Round, SINT);
4703       Round = DAG.getNode(ISD::AND, dl, MVT::i64,
4704                           Round, DAG.getConstant(-2048, MVT::i64));
4705
4706       // However, we cannot use that value unconditionally: if the magnitude
4707       // of the input value is small, the bit-twiddling we did above might
4708       // end up visibly changing the output.  Fortunately, in that case, we
4709       // don't need to twiddle bits since the original input will convert
4710       // exactly to double-precision floating-point already.  Therefore,
4711       // construct a conditional to use the original value if the top 11
4712       // bits are all sign-bit copies, and use the rounded value computed
4713       // above otherwise.
4714       SDValue Cond = DAG.getNode(ISD::SRA, dl, MVT::i64,
4715                                  SINT, DAG.getConstant(53, MVT::i32));
4716       Cond = DAG.getNode(ISD::ADD, dl, MVT::i64,
4717                          Cond, DAG.getConstant(1, MVT::i64));
4718       Cond = DAG.getSetCC(dl, MVT::i32,
4719                           Cond, DAG.getConstant(1, MVT::i64), ISD::SETUGT);
4720
4721       SINT = DAG.getNode(ISD::SELECT, dl, MVT::i64, Cond, Round, SINT);
4722     }
4723     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, SINT);
4724     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
4725     if (Op.getValueType() == MVT::f32)
4726       FP = DAG.getNode(ISD::FP_ROUND, dl,
4727                        MVT::f32, FP, DAG.getIntPtrConstant(0));
4728     return FP;
4729   }
4730
4731   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
4732          "Unhandled SINT_TO_FP type in custom expander!");
4733   // Since we only generate this in 64-bit mode, we can take advantage of
4734   // 64-bit registers.  In particular, sign extend the input value into the
4735   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
4736   // then lfd it and fcfid it.
4737   MachineFunction &MF = DAG.getMachineFunction();
4738   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
4739   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
4740   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4741   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4742
4743   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
4744                                 Op.getOperand(0));
4745
4746   // STD the extended value into the stack slot.
4747   MachineMemOperand *MMO =
4748     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
4749                             MachineMemOperand::MOStore, 8, 8);
4750   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
4751   SDValue Store =
4752     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
4753                             Ops, 4, MVT::i64, MMO);
4754   // Load the value as a double.
4755   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
4756                            false, false, false, 0);
4757
4758   // FCFID it and return it.
4759   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
4760   if (Op.getValueType() == MVT::f32)
4761     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
4762   return FP;
4763 }
4764
4765 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4766                                             SelectionDAG &DAG) const {
4767   DebugLoc dl = Op.getDebugLoc();
4768   /*
4769    The rounding mode is in bits 30:31 of FPSR, and has the following
4770    settings:
4771      00 Round to nearest
4772      01 Round to 0
4773      10 Round to +inf
4774      11 Round to -inf
4775
4776   FLT_ROUNDS, on the other hand, expects the following:
4777     -1 Undefined
4778      0 Round to 0
4779      1 Round to nearest
4780      2 Round to +inf
4781      3 Round to -inf
4782
4783   To perform the conversion, we do:
4784     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
4785   */
4786
4787   MachineFunction &MF = DAG.getMachineFunction();
4788   EVT VT = Op.getValueType();
4789   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4790   std::vector<EVT> NodeTys;
4791   SDValue MFFSreg, InFlag;
4792
4793   // Save FP Control Word to register
4794   NodeTys.push_back(MVT::f64);    // return register
4795   NodeTys.push_back(MVT::Glue);   // unused in this context
4796   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4797
4798   // Save FP register to stack slot
4799   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
4800   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
4801   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
4802                                StackSlot, MachinePointerInfo(), false, false,0);
4803
4804   // Load FP Control Word from low 32 bits of stack slot.
4805   SDValue Four = DAG.getConstant(4, PtrVT);
4806   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
4807   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
4808                             false, false, false, 0);
4809
4810   // Transform as necessary
4811   SDValue CWD1 =
4812     DAG.getNode(ISD::AND, dl, MVT::i32,
4813                 CWD, DAG.getConstant(3, MVT::i32));
4814   SDValue CWD2 =
4815     DAG.getNode(ISD::SRL, dl, MVT::i32,
4816                 DAG.getNode(ISD::AND, dl, MVT::i32,
4817                             DAG.getNode(ISD::XOR, dl, MVT::i32,
4818                                         CWD, DAG.getConstant(3, MVT::i32)),
4819                             DAG.getConstant(3, MVT::i32)),
4820                 DAG.getConstant(1, MVT::i32));
4821
4822   SDValue RetVal =
4823     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
4824
4825   return DAG.getNode((VT.getSizeInBits() < 16 ?
4826                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
4827 }
4828
4829 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4830   EVT VT = Op.getValueType();
4831   unsigned BitWidth = VT.getSizeInBits();
4832   DebugLoc dl = Op.getDebugLoc();
4833   assert(Op.getNumOperands() == 3 &&
4834          VT == Op.getOperand(1).getValueType() &&
4835          "Unexpected SHL!");
4836
4837   // Expand into a bunch of logical ops.  Note that these ops
4838   // depend on the PPC behavior for oversized shift amounts.
4839   SDValue Lo = Op.getOperand(0);
4840   SDValue Hi = Op.getOperand(1);
4841   SDValue Amt = Op.getOperand(2);
4842   EVT AmtVT = Amt.getValueType();
4843
4844   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4845                              DAG.getConstant(BitWidth, AmtVT), Amt);
4846   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
4847   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
4848   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
4849   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4850                              DAG.getConstant(-BitWidth, AmtVT));
4851   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
4852   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4853   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
4854   SDValue OutOps[] = { OutLo, OutHi };
4855   return DAG.getMergeValues(OutOps, 2, dl);
4856 }
4857
4858 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4859   EVT VT = Op.getValueType();
4860   DebugLoc dl = Op.getDebugLoc();
4861   unsigned BitWidth = VT.getSizeInBits();
4862   assert(Op.getNumOperands() == 3 &&
4863          VT == Op.getOperand(1).getValueType() &&
4864          "Unexpected SRL!");
4865
4866   // Expand into a bunch of logical ops.  Note that these ops
4867   // depend on the PPC behavior for oversized shift amounts.
4868   SDValue Lo = Op.getOperand(0);
4869   SDValue Hi = Op.getOperand(1);
4870   SDValue Amt = Op.getOperand(2);
4871   EVT AmtVT = Amt.getValueType();
4872
4873   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4874                              DAG.getConstant(BitWidth, AmtVT), Amt);
4875   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4876   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4877   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4878   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4879                              DAG.getConstant(-BitWidth, AmtVT));
4880   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
4881   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4882   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
4883   SDValue OutOps[] = { OutLo, OutHi };
4884   return DAG.getMergeValues(OutOps, 2, dl);
4885 }
4886
4887 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
4888   DebugLoc dl = Op.getDebugLoc();
4889   EVT VT = Op.getValueType();
4890   unsigned BitWidth = VT.getSizeInBits();
4891   assert(Op.getNumOperands() == 3 &&
4892          VT == Op.getOperand(1).getValueType() &&
4893          "Unexpected SRA!");
4894
4895   // Expand into a bunch of logical ops, followed by a select_cc.
4896   SDValue Lo = Op.getOperand(0);
4897   SDValue Hi = Op.getOperand(1);
4898   SDValue Amt = Op.getOperand(2);
4899   EVT AmtVT = Amt.getValueType();
4900
4901   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4902                              DAG.getConstant(BitWidth, AmtVT), Amt);
4903   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4904   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4905   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4906   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4907                              DAG.getConstant(-BitWidth, AmtVT));
4908   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
4909   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
4910   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
4911                                   Tmp4, Tmp6, ISD::SETLE);
4912   SDValue OutOps[] = { OutLo, OutHi };
4913   return DAG.getMergeValues(OutOps, 2, dl);
4914 }
4915
4916 //===----------------------------------------------------------------------===//
4917 // Vector related lowering.
4918 //
4919
4920 /// BuildSplatI - Build a canonical splati of Val with an element size of
4921 /// SplatSize.  Cast the result to VT.
4922 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
4923                              SelectionDAG &DAG, DebugLoc dl) {
4924   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
4925
4926   static const EVT VTys[] = { // canonical VT to use for each size.
4927     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
4928   };
4929
4930   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
4931
4932   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
4933   if (Val == -1)
4934     SplatSize = 1;
4935
4936   EVT CanonicalVT = VTys[SplatSize-1];
4937
4938   // Build a canonical splat for this value.
4939   SDValue Elt = DAG.getConstant(Val, MVT::i32);
4940   SmallVector<SDValue, 8> Ops;
4941   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
4942   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
4943                               &Ops[0], Ops.size());
4944   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
4945 }
4946
4947 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
4948 /// specified intrinsic ID.
4949 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
4950                                 SelectionDAG &DAG, DebugLoc dl,
4951                                 EVT DestVT = MVT::Other) {
4952   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
4953   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4954                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
4955 }
4956
4957 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
4958 /// specified intrinsic ID.
4959 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
4960                                 SDValue Op2, SelectionDAG &DAG,
4961                                 DebugLoc dl, EVT DestVT = MVT::Other) {
4962   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
4963   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4964                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
4965 }
4966
4967
4968 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
4969 /// amount.  The result has the specified value type.
4970 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
4971                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4972   // Force LHS/RHS to be the right type.
4973   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
4974   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
4975
4976   int Ops[16];
4977   for (unsigned i = 0; i != 16; ++i)
4978     Ops[i] = i + Amt;
4979   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
4980   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4981 }
4982
4983 // If this is a case we can't handle, return null and let the default
4984 // expansion code take care of it.  If we CAN select this case, and if it
4985 // selects to a single instruction, return Op.  Otherwise, if we can codegen
4986 // this case more efficiently than a constant pool load, lower it to the
4987 // sequence of ops that should be used.
4988 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
4989                                              SelectionDAG &DAG) const {
4990   DebugLoc dl = Op.getDebugLoc();
4991   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4992   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
4993
4994   // Check if this is a splat of a constant value.
4995   APInt APSplatBits, APSplatUndef;
4996   unsigned SplatBitSize;
4997   bool HasAnyUndefs;
4998   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
4999                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
5000     return SDValue();
5001
5002   unsigned SplatBits = APSplatBits.getZExtValue();
5003   unsigned SplatUndef = APSplatUndef.getZExtValue();
5004   unsigned SplatSize = SplatBitSize / 8;
5005
5006   // First, handle single instruction cases.
5007
5008   // All zeros?
5009   if (SplatBits == 0) {
5010     // Canonicalize all zero vectors to be v4i32.
5011     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
5012       SDValue Z = DAG.getConstant(0, MVT::i32);
5013       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
5014       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
5015     }
5016     return Op;
5017   }
5018
5019   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
5020   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
5021                     (32-SplatBitSize));
5022   if (SextVal >= -16 && SextVal <= 15)
5023     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
5024
5025
5026   // Two instruction sequences.
5027
5028   // If this value is in the range [-32,30] and is even, use:
5029   //    tmp = VSPLTI[bhw], result = add tmp, tmp
5030   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
5031     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
5032     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
5033     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5034   }
5035
5036   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
5037   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
5038   // for fneg/fabs.
5039   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
5040     // Make -1 and vspltisw -1:
5041     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
5042
5043     // Make the VSLW intrinsic, computing 0x8000_0000.
5044     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
5045                                    OnesV, DAG, dl);
5046
5047     // xor by OnesV to invert it.
5048     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
5049     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5050   }
5051
5052   // Check to see if this is a wide variety of vsplti*, binop self cases.
5053   static const signed char SplatCsts[] = {
5054     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
5055     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
5056   };
5057
5058   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
5059     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
5060     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
5061     int i = SplatCsts[idx];
5062
5063     // Figure out what shift amount will be used by altivec if shifted by i in
5064     // this splat size.
5065     unsigned TypeShiftAmt = i & (SplatBitSize-1);
5066
5067     // vsplti + shl self.
5068     if (SextVal == (int)((unsigned)i << TypeShiftAmt)) {
5069       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
5070       static const unsigned IIDs[] = { // Intrinsic to use for each size.
5071         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
5072         Intrinsic::ppc_altivec_vslw
5073       };
5074       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
5075       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5076     }
5077
5078     // vsplti + srl self.
5079     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
5080       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
5081       static const unsigned IIDs[] = { // Intrinsic to use for each size.
5082         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
5083         Intrinsic::ppc_altivec_vsrw
5084       };
5085       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
5086       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5087     }
5088
5089     // vsplti + sra self.
5090     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
5091       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
5092       static const unsigned IIDs[] = { // Intrinsic to use for each size.
5093         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
5094         Intrinsic::ppc_altivec_vsraw
5095       };
5096       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
5097       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5098     }
5099
5100     // vsplti + rol self.
5101     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
5102                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
5103       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
5104       static const unsigned IIDs[] = { // Intrinsic to use for each size.
5105         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
5106         Intrinsic::ppc_altivec_vrlw
5107       };
5108       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
5109       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
5110     }
5111
5112     // t = vsplti c, result = vsldoi t, t, 1
5113     if (SextVal == (int)(((unsigned)i << 8) | (i < 0 ? 0xFF : 0))) {
5114       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
5115       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
5116     }
5117     // t = vsplti c, result = vsldoi t, t, 2
5118     if (SextVal == (int)(((unsigned)i << 16) | (i < 0 ? 0xFFFF : 0))) {
5119       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
5120       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
5121     }
5122     // t = vsplti c, result = vsldoi t, t, 3
5123     if (SextVal == (int)(((unsigned)i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
5124       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
5125       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
5126     }
5127   }
5128
5129   // Three instruction sequences.
5130
5131   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
5132   if (SextVal >= 0 && SextVal <= 31) {
5133     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
5134     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
5135     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
5136     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
5137   }
5138   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
5139   if (SextVal >= -31 && SextVal <= 0) {
5140     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
5141     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
5142     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
5143     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
5144   }
5145
5146   return SDValue();
5147 }
5148
5149 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
5150 /// the specified operations to build the shuffle.
5151 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
5152                                       SDValue RHS, SelectionDAG &DAG,
5153                                       DebugLoc dl) {
5154   unsigned OpNum = (PFEntry >> 26) & 0x0F;
5155   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
5156   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
5157
5158   enum {
5159     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5160     OP_VMRGHW,
5161     OP_VMRGLW,
5162     OP_VSPLTISW0,
5163     OP_VSPLTISW1,
5164     OP_VSPLTISW2,
5165     OP_VSPLTISW3,
5166     OP_VSLDOI4,
5167     OP_VSLDOI8,
5168     OP_VSLDOI12
5169   };
5170
5171   if (OpNum == OP_COPY) {
5172     if (LHSID == (1*9+2)*9+3) return LHS;
5173     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
5174     return RHS;
5175   }
5176
5177   SDValue OpLHS, OpRHS;
5178   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5179   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5180
5181   int ShufIdxs[16];
5182   switch (OpNum) {
5183   default: llvm_unreachable("Unknown i32 permute!");
5184   case OP_VMRGHW:
5185     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
5186     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
5187     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
5188     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
5189     break;
5190   case OP_VMRGLW:
5191     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
5192     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
5193     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
5194     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
5195     break;
5196   case OP_VSPLTISW0:
5197     for (unsigned i = 0; i != 16; ++i)
5198       ShufIdxs[i] = (i&3)+0;
5199     break;
5200   case OP_VSPLTISW1:
5201     for (unsigned i = 0; i != 16; ++i)
5202       ShufIdxs[i] = (i&3)+4;
5203     break;
5204   case OP_VSPLTISW2:
5205     for (unsigned i = 0; i != 16; ++i)
5206       ShufIdxs[i] = (i&3)+8;
5207     break;
5208   case OP_VSPLTISW3:
5209     for (unsigned i = 0; i != 16; ++i)
5210       ShufIdxs[i] = (i&3)+12;
5211     break;
5212   case OP_VSLDOI4:
5213     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
5214   case OP_VSLDOI8:
5215     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
5216   case OP_VSLDOI12:
5217     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
5218   }
5219   EVT VT = OpLHS.getValueType();
5220   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
5221   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
5222   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
5223   return DAG.getNode(ISD::BITCAST, dl, VT, T);
5224 }
5225
5226 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
5227 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
5228 /// return the code it can be lowered into.  Worst case, it can always be
5229 /// lowered into a vperm.
5230 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5231                                                SelectionDAG &DAG) const {
5232   DebugLoc dl = Op.getDebugLoc();
5233   SDValue V1 = Op.getOperand(0);
5234   SDValue V2 = Op.getOperand(1);
5235   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5236   EVT VT = Op.getValueType();
5237
5238   // Cases that are handled by instructions that take permute immediates
5239   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
5240   // selected by the instruction selector.
5241   if (V2.getOpcode() == ISD::UNDEF) {
5242     if (PPC::isSplatShuffleMask(SVOp, 1) ||
5243         PPC::isSplatShuffleMask(SVOp, 2) ||
5244         PPC::isSplatShuffleMask(SVOp, 4) ||
5245         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
5246         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
5247         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
5248         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
5249         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
5250         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
5251         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
5252         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
5253         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
5254       return Op;
5255     }
5256   }
5257
5258   // Altivec has a variety of "shuffle immediates" that take two vector inputs
5259   // and produce a fixed permutation.  If any of these match, do not lower to
5260   // VPERM.
5261   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
5262       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
5263       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
5264       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
5265       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
5266       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
5267       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
5268       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
5269       PPC::isVMRGHShuffleMask(SVOp, 4, false))
5270     return Op;
5271
5272   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
5273   // perfect shuffle table to emit an optimal matching sequence.
5274   ArrayRef<int> PermMask = SVOp->getMask();
5275
5276   unsigned PFIndexes[4];
5277   bool isFourElementShuffle = true;
5278   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
5279     unsigned EltNo = 8;   // Start out undef.
5280     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
5281       if (PermMask[i*4+j] < 0)
5282         continue;   // Undef, ignore it.
5283
5284       unsigned ByteSource = PermMask[i*4+j];
5285       if ((ByteSource & 3) != j) {
5286         isFourElementShuffle = false;
5287         break;
5288       }
5289
5290       if (EltNo == 8) {
5291         EltNo = ByteSource/4;
5292       } else if (EltNo != ByteSource/4) {
5293         isFourElementShuffle = false;
5294         break;
5295       }
5296     }
5297     PFIndexes[i] = EltNo;
5298   }
5299
5300   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
5301   // perfect shuffle vector to determine if it is cost effective to do this as
5302   // discrete instructions, or whether we should use a vperm.
5303   if (isFourElementShuffle) {
5304     // Compute the index in the perfect shuffle table.
5305     unsigned PFTableIndex =
5306       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
5307
5308     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5309     unsigned Cost  = (PFEntry >> 30);
5310
5311     // Determining when to avoid vperm is tricky.  Many things affect the cost
5312     // of vperm, particularly how many times the perm mask needs to be computed.
5313     // For example, if the perm mask can be hoisted out of a loop or is already
5314     // used (perhaps because there are multiple permutes with the same shuffle
5315     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
5316     // the loop requires an extra register.
5317     //
5318     // As a compromise, we only emit discrete instructions if the shuffle can be
5319     // generated in 3 or fewer operations.  When we have loop information
5320     // available, if this block is within a loop, we should avoid using vperm
5321     // for 3-operation perms and use a constant pool load instead.
5322     if (Cost < 3)
5323       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5324   }
5325
5326   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
5327   // vector that will get spilled to the constant pool.
5328   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
5329
5330   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
5331   // that it is in input element units, not in bytes.  Convert now.
5332   EVT EltVT = V1.getValueType().getVectorElementType();
5333   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
5334
5335   SmallVector<SDValue, 16> ResultMask;
5336   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
5337     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
5338
5339     for (unsigned j = 0; j != BytesPerElement; ++j)
5340       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
5341                                            MVT::i32));
5342   }
5343
5344   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
5345                                     &ResultMask[0], ResultMask.size());
5346   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
5347 }
5348
5349 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
5350 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
5351 /// information about the intrinsic.
5352 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
5353                                   bool &isDot) {
5354   unsigned IntrinsicID =
5355     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
5356   CompareOpc = -1;
5357   isDot = false;
5358   switch (IntrinsicID) {
5359   default: return false;
5360     // Comparison predicates.
5361   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
5362   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
5363   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
5364   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
5365   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
5366   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
5367   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
5368   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
5369   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
5370   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
5371   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
5372   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
5373   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
5374
5375     // Normal Comparisons.
5376   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
5377   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
5378   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
5379   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
5380   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
5381   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
5382   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
5383   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
5384   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
5385   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
5386   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
5387   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
5388   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
5389   }
5390   return true;
5391 }
5392
5393 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
5394 /// lower, do it, otherwise return null.
5395 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
5396                                                    SelectionDAG &DAG) const {
5397   // If this is a lowered altivec predicate compare, CompareOpc is set to the
5398   // opcode number of the comparison.
5399   DebugLoc dl = Op.getDebugLoc();
5400   int CompareOpc;
5401   bool isDot;
5402   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
5403     return SDValue();    // Don't custom lower most intrinsics.
5404
5405   // If this is a non-dot comparison, make the VCMP node and we are done.
5406   if (!isDot) {
5407     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
5408                               Op.getOperand(1), Op.getOperand(2),
5409                               DAG.getConstant(CompareOpc, MVT::i32));
5410     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
5411   }
5412
5413   // Create the PPCISD altivec 'dot' comparison node.
5414   SDValue Ops[] = {
5415     Op.getOperand(2),  // LHS
5416     Op.getOperand(3),  // RHS
5417     DAG.getConstant(CompareOpc, MVT::i32)
5418   };
5419   std::vector<EVT> VTs;
5420   VTs.push_back(Op.getOperand(2).getValueType());
5421   VTs.push_back(MVT::Glue);
5422   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5423
5424   // Now that we have the comparison, emit a copy from the CR to a GPR.
5425   // This is flagged to the above dot comparison.
5426   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
5427                                 DAG.getRegister(PPC::CR6, MVT::i32),
5428                                 CompNode.getValue(1));
5429
5430   // Unpack the result based on how the target uses it.
5431   unsigned BitNo;   // Bit # of CR6.
5432   bool InvertBit;   // Invert result?
5433   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
5434   default:  // Can't happen, don't crash on invalid number though.
5435   case 0:   // Return the value of the EQ bit of CR6.
5436     BitNo = 0; InvertBit = false;
5437     break;
5438   case 1:   // Return the inverted value of the EQ bit of CR6.
5439     BitNo = 0; InvertBit = true;
5440     break;
5441   case 2:   // Return the value of the LT bit of CR6.
5442     BitNo = 2; InvertBit = false;
5443     break;
5444   case 3:   // Return the inverted value of the LT bit of CR6.
5445     BitNo = 2; InvertBit = true;
5446     break;
5447   }
5448
5449   // Shift the bit into the low position.
5450   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
5451                       DAG.getConstant(8-(3-BitNo), MVT::i32));
5452   // Isolate the bit.
5453   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
5454                       DAG.getConstant(1, MVT::i32));
5455
5456   // If we are supposed to, toggle the bit.
5457   if (InvertBit)
5458     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
5459                         DAG.getConstant(1, MVT::i32));
5460   return Flags;
5461 }
5462
5463 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
5464                                                    SelectionDAG &DAG) const {
5465   DebugLoc dl = Op.getDebugLoc();
5466   // Create a stack slot that is 16-byte aligned.
5467   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
5468   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
5469   EVT PtrVT = getPointerTy();
5470   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
5471
5472   // Store the input value into Value#0 of the stack slot.
5473   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
5474                                Op.getOperand(0), FIdx, MachinePointerInfo(),
5475                                false, false, 0);
5476   // Load it out.
5477   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
5478                      false, false, false, 0);
5479 }
5480
5481 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
5482   DebugLoc dl = Op.getDebugLoc();
5483   if (Op.getValueType() == MVT::v4i32) {
5484     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5485
5486     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
5487     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
5488
5489     SDValue RHSSwap =   // = vrlw RHS, 16
5490       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
5491
5492     // Shrinkify inputs to v8i16.
5493     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
5494     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
5495     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
5496
5497     // Low parts multiplied together, generating 32-bit results (we ignore the
5498     // top parts).
5499     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
5500                                         LHS, RHS, DAG, dl, MVT::v4i32);
5501
5502     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
5503                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
5504     // Shift the high parts up 16 bits.
5505     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
5506                               Neg16, DAG, dl);
5507     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
5508   } else if (Op.getValueType() == MVT::v8i16) {
5509     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5510
5511     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
5512
5513     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
5514                             LHS, RHS, Zero, DAG, dl);
5515   } else if (Op.getValueType() == MVT::v16i8) {
5516     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5517
5518     // Multiply the even 8-bit parts, producing 16-bit sums.
5519     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
5520                                            LHS, RHS, DAG, dl, MVT::v8i16);
5521     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
5522
5523     // Multiply the odd 8-bit parts, producing 16-bit sums.
5524     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
5525                                           LHS, RHS, DAG, dl, MVT::v8i16);
5526     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
5527
5528     // Merge the results together.
5529     int Ops[16];
5530     for (unsigned i = 0; i != 8; ++i) {
5531       Ops[i*2  ] = 2*i+1;
5532       Ops[i*2+1] = 2*i+1+16;
5533     }
5534     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
5535   } else {
5536     llvm_unreachable("Unknown mul to lower!");
5537   }
5538 }
5539
5540 /// LowerOperation - Provide custom lowering hooks for some operations.
5541 ///
5542 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
5543   switch (Op.getOpcode()) {
5544   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
5545   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
5546   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
5547   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
5548   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
5549   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
5550   case ISD::SETCC:              return LowerSETCC(Op, DAG);
5551   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
5552   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
5553   case ISD::VASTART:
5554     return LowerVASTART(Op, DAG, PPCSubTarget);
5555
5556   case ISD::VAARG:
5557     return LowerVAARG(Op, DAG, PPCSubTarget);
5558
5559   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
5560   case ISD::DYNAMIC_STACKALLOC:
5561     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
5562
5563   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
5564   case ISD::FP_TO_UINT:
5565   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
5566                                                        Op.getDebugLoc());
5567   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
5568   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
5569
5570   // Lower 64-bit shifts.
5571   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
5572   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
5573   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
5574
5575   // Vector-related lowering.
5576   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
5577   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
5578   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
5579   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
5580   case ISD::MUL:                return LowerMUL(Op, DAG);
5581
5582   // Frame & Return address.
5583   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
5584   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
5585   }
5586 }
5587
5588 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
5589                                            SmallVectorImpl<SDValue>&Results,
5590                                            SelectionDAG &DAG) const {
5591   const TargetMachine &TM = getTargetMachine();
5592   DebugLoc dl = N->getDebugLoc();
5593   switch (N->getOpcode()) {
5594   default:
5595     llvm_unreachable("Do not know how to custom type legalize this operation!");
5596   case ISD::VAARG: {
5597     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
5598         || TM.getSubtarget<PPCSubtarget>().isPPC64())
5599       return;
5600
5601     EVT VT = N->getValueType(0);
5602
5603     if (VT == MVT::i64) {
5604       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
5605
5606       Results.push_back(NewNode);
5607       Results.push_back(NewNode.getValue(1));
5608     }
5609     return;
5610   }
5611   case ISD::FP_ROUND_INREG: {
5612     assert(N->getValueType(0) == MVT::ppcf128);
5613     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
5614     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5615                              MVT::f64, N->getOperand(0),
5616                              DAG.getIntPtrConstant(0));
5617     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5618                              MVT::f64, N->getOperand(0),
5619                              DAG.getIntPtrConstant(1));
5620
5621     // This sequence changes FPSCR to do round-to-zero, adds the two halves
5622     // of the long double, and puts FPSCR back the way it was.  We do not
5623     // actually model FPSCR.
5624     std::vector<EVT> NodeTys;
5625     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
5626
5627     NodeTys.push_back(MVT::f64);   // Return register
5628     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
5629     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
5630     MFFSreg = Result.getValue(0);
5631     InFlag = Result.getValue(1);
5632
5633     NodeTys.clear();
5634     NodeTys.push_back(MVT::Glue);   // Returns a flag
5635     Ops[0] = DAG.getConstant(31, MVT::i32);
5636     Ops[1] = InFlag;
5637     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
5638     InFlag = Result.getValue(0);
5639
5640     NodeTys.clear();
5641     NodeTys.push_back(MVT::Glue);   // Returns a flag
5642     Ops[0] = DAG.getConstant(30, MVT::i32);
5643     Ops[1] = InFlag;
5644     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
5645     InFlag = Result.getValue(0);
5646
5647     NodeTys.clear();
5648     NodeTys.push_back(MVT::f64);    // result of add
5649     NodeTys.push_back(MVT::Glue);   // Returns a flag
5650     Ops[0] = Lo;
5651     Ops[1] = Hi;
5652     Ops[2] = InFlag;
5653     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
5654     FPreg = Result.getValue(0);
5655     InFlag = Result.getValue(1);
5656
5657     NodeTys.clear();
5658     NodeTys.push_back(MVT::f64);
5659     Ops[0] = DAG.getConstant(1, MVT::i32);
5660     Ops[1] = MFFSreg;
5661     Ops[2] = FPreg;
5662     Ops[3] = InFlag;
5663     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
5664     FPreg = Result.getValue(0);
5665
5666     // We know the low half is about to be thrown away, so just use something
5667     // convenient.
5668     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
5669                                 FPreg, FPreg));
5670     return;
5671   }
5672   case ISD::FP_TO_SINT:
5673     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
5674     return;
5675   }
5676 }
5677
5678
5679 //===----------------------------------------------------------------------===//
5680 //  Other Lowering Code
5681 //===----------------------------------------------------------------------===//
5682
5683 MachineBasicBlock *
5684 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
5685                                     bool is64bit, unsigned BinOpcode) const {
5686   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5687   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5688
5689   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5690   MachineFunction *F = BB->getParent();
5691   MachineFunction::iterator It = BB;
5692   ++It;
5693
5694   unsigned dest = MI->getOperand(0).getReg();
5695   unsigned ptrA = MI->getOperand(1).getReg();
5696   unsigned ptrB = MI->getOperand(2).getReg();
5697   unsigned incr = MI->getOperand(3).getReg();
5698   DebugLoc dl = MI->getDebugLoc();
5699
5700   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5701   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5702   F->insert(It, loopMBB);
5703   F->insert(It, exitMBB);
5704   exitMBB->splice(exitMBB->begin(), BB,
5705                   llvm::next(MachineBasicBlock::iterator(MI)),
5706                   BB->end());
5707   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5708
5709   MachineRegisterInfo &RegInfo = F->getRegInfo();
5710   unsigned TmpReg = (!BinOpcode) ? incr :
5711     RegInfo.createVirtualRegister(
5712        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5713                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
5714
5715   //  thisMBB:
5716   //   ...
5717   //   fallthrough --> loopMBB
5718   BB->addSuccessor(loopMBB);
5719
5720   //  loopMBB:
5721   //   l[wd]arx dest, ptr
5722   //   add r0, dest, incr
5723   //   st[wd]cx. r0, ptr
5724   //   bne- loopMBB
5725   //   fallthrough --> exitMBB
5726   BB = loopMBB;
5727   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5728     .addReg(ptrA).addReg(ptrB);
5729   if (BinOpcode)
5730     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
5731   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5732     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
5733   BuildMI(BB, dl, TII->get(PPC::BCC))
5734     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5735   BB->addSuccessor(loopMBB);
5736   BB->addSuccessor(exitMBB);
5737
5738   //  exitMBB:
5739   //   ...
5740   BB = exitMBB;
5741   return BB;
5742 }
5743
5744 MachineBasicBlock *
5745 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
5746                                             MachineBasicBlock *BB,
5747                                             bool is8bit,    // operation
5748                                             unsigned BinOpcode) const {
5749   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5750   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5751   // In 64 bit mode we have to use 64 bits for addresses, even though the
5752   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
5753   // registers without caring whether they're 32 or 64, but here we're
5754   // doing actual arithmetic on the addresses.
5755   bool is64bit = PPCSubTarget.isPPC64();
5756   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5757
5758   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5759   MachineFunction *F = BB->getParent();
5760   MachineFunction::iterator It = BB;
5761   ++It;
5762
5763   unsigned dest = MI->getOperand(0).getReg();
5764   unsigned ptrA = MI->getOperand(1).getReg();
5765   unsigned ptrB = MI->getOperand(2).getReg();
5766   unsigned incr = MI->getOperand(3).getReg();
5767   DebugLoc dl = MI->getDebugLoc();
5768
5769   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5770   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5771   F->insert(It, loopMBB);
5772   F->insert(It, exitMBB);
5773   exitMBB->splice(exitMBB->begin(), BB,
5774                   llvm::next(MachineBasicBlock::iterator(MI)),
5775                   BB->end());
5776   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5777
5778   MachineRegisterInfo &RegInfo = F->getRegInfo();
5779   const TargetRegisterClass *RC =
5780     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5781               (const TargetRegisterClass *) &PPC::GPRCRegClass;
5782   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5783   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5784   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5785   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
5786   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5787   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5788   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5789   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5790   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
5791   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5792   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5793   unsigned Ptr1Reg;
5794   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
5795
5796   //  thisMBB:
5797   //   ...
5798   //   fallthrough --> loopMBB
5799   BB->addSuccessor(loopMBB);
5800
5801   // The 4-byte load must be aligned, while a char or short may be
5802   // anywhere in the word.  Hence all this nasty bookkeeping code.
5803   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5804   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5805   //   xori shift, shift1, 24 [16]
5806   //   rlwinm ptr, ptr1, 0, 0, 29
5807   //   slw incr2, incr, shift
5808   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5809   //   slw mask, mask2, shift
5810   //  loopMBB:
5811   //   lwarx tmpDest, ptr
5812   //   add tmp, tmpDest, incr2
5813   //   andc tmp2, tmpDest, mask
5814   //   and tmp3, tmp, mask
5815   //   or tmp4, tmp3, tmp2
5816   //   stwcx. tmp4, ptr
5817   //   bne- loopMBB
5818   //   fallthrough --> exitMBB
5819   //   srw dest, tmpDest, shift
5820   if (ptrA != ZeroReg) {
5821     Ptr1Reg = RegInfo.createVirtualRegister(RC);
5822     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5823       .addReg(ptrA).addReg(ptrB);
5824   } else {
5825     Ptr1Reg = ptrB;
5826   }
5827   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5828       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5829   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5830       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5831   if (is64bit)
5832     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5833       .addReg(Ptr1Reg).addImm(0).addImm(61);
5834   else
5835     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5836       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5837   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
5838       .addReg(incr).addReg(ShiftReg);
5839   if (is8bit)
5840     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5841   else {
5842     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5843     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
5844   }
5845   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5846       .addReg(Mask2Reg).addReg(ShiftReg);
5847
5848   BB = loopMBB;
5849   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5850     .addReg(ZeroReg).addReg(PtrReg);
5851   if (BinOpcode)
5852     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
5853       .addReg(Incr2Reg).addReg(TmpDestReg);
5854   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
5855     .addReg(TmpDestReg).addReg(MaskReg);
5856   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
5857     .addReg(TmpReg).addReg(MaskReg);
5858   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
5859     .addReg(Tmp3Reg).addReg(Tmp2Reg);
5860   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5861     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
5862   BuildMI(BB, dl, TII->get(PPC::BCC))
5863     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5864   BB->addSuccessor(loopMBB);
5865   BB->addSuccessor(exitMBB);
5866
5867   //  exitMBB:
5868   //   ...
5869   BB = exitMBB;
5870   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
5871     .addReg(ShiftReg);
5872   return BB;
5873 }
5874
5875 MachineBasicBlock *
5876 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
5877                                                MachineBasicBlock *BB) const {
5878   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5879
5880   // To "insert" these instructions we actually have to insert their
5881   // control-flow patterns.
5882   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5883   MachineFunction::iterator It = BB;
5884   ++It;
5885
5886   MachineFunction *F = BB->getParent();
5887
5888   if (PPCSubTarget.hasISEL() && (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5889                                  MI->getOpcode() == PPC::SELECT_CC_I8)) {
5890     unsigned OpCode = MI->getOpcode() == PPC::SELECT_CC_I8 ?
5891                                          PPC::ISEL8 : PPC::ISEL;
5892     unsigned SelectPred = MI->getOperand(4).getImm();
5893     DebugLoc dl = MI->getDebugLoc();
5894
5895     // The SelectPred is ((BI << 5) | BO) for a BCC
5896     unsigned BO = SelectPred & 0xF;
5897     assert((BO == 12 || BO == 4) && "invalid predicate BO field for isel");
5898
5899     unsigned TrueOpNo, FalseOpNo;
5900     if (BO == 12) {
5901       TrueOpNo = 2;
5902       FalseOpNo = 3;
5903     } else {
5904       TrueOpNo = 3;
5905       FalseOpNo = 2;
5906       SelectPred = PPC::InvertPredicate((PPC::Predicate)SelectPred);
5907     }
5908
5909     BuildMI(*BB, MI, dl, TII->get(OpCode), MI->getOperand(0).getReg())
5910       .addReg(MI->getOperand(TrueOpNo).getReg())
5911       .addReg(MI->getOperand(FalseOpNo).getReg())
5912       .addImm(SelectPred).addReg(MI->getOperand(1).getReg());
5913   } else if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5914              MI->getOpcode() == PPC::SELECT_CC_I8 ||
5915              MI->getOpcode() == PPC::SELECT_CC_F4 ||
5916              MI->getOpcode() == PPC::SELECT_CC_F8 ||
5917              MI->getOpcode() == PPC::SELECT_CC_VRRC) {
5918
5919
5920     // The incoming instruction knows the destination vreg to set, the
5921     // condition code register to branch on, the true/false values to
5922     // select between, and a branch opcode to use.
5923
5924     //  thisMBB:
5925     //  ...
5926     //   TrueVal = ...
5927     //   cmpTY ccX, r1, r2
5928     //   bCC copy1MBB
5929     //   fallthrough --> copy0MBB
5930     MachineBasicBlock *thisMBB = BB;
5931     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
5932     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
5933     unsigned SelectPred = MI->getOperand(4).getImm();
5934     DebugLoc dl = MI->getDebugLoc();
5935     F->insert(It, copy0MBB);
5936     F->insert(It, sinkMBB);
5937
5938     // Transfer the remainder of BB and its successor edges to sinkMBB.
5939     sinkMBB->splice(sinkMBB->begin(), BB,
5940                     llvm::next(MachineBasicBlock::iterator(MI)),
5941                     BB->end());
5942     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
5943
5944     // Next, add the true and fallthrough blocks as its successors.
5945     BB->addSuccessor(copy0MBB);
5946     BB->addSuccessor(sinkMBB);
5947
5948     BuildMI(BB, dl, TII->get(PPC::BCC))
5949       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
5950
5951     //  copy0MBB:
5952     //   %FalseValue = ...
5953     //   # fallthrough to sinkMBB
5954     BB = copy0MBB;
5955
5956     // Update machine-CFG edges
5957     BB->addSuccessor(sinkMBB);
5958
5959     //  sinkMBB:
5960     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5961     //  ...
5962     BB = sinkMBB;
5963     BuildMI(*BB, BB->begin(), dl,
5964             TII->get(PPC::PHI), MI->getOperand(0).getReg())
5965       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
5966       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5967   }
5968   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
5969     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
5970   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
5971     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
5972   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
5973     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
5974   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
5975     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
5976
5977   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
5978     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
5979   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
5980     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
5981   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
5982     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
5983   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
5984     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
5985
5986   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
5987     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
5988   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
5989     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
5990   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
5991     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
5992   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
5993     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
5994
5995   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
5996     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
5997   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
5998     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
5999   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
6000     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
6001   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
6002     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
6003
6004   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
6005     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
6006   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
6007     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
6008   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
6009     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
6010   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
6011     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
6012
6013   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
6014     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
6015   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
6016     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
6017   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
6018     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
6019   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
6020     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
6021
6022   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
6023     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
6024   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
6025     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
6026   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
6027     BB = EmitAtomicBinary(MI, BB, false, 0);
6028   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
6029     BB = EmitAtomicBinary(MI, BB, true, 0);
6030
6031   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
6032            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
6033     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
6034
6035     unsigned dest   = MI->getOperand(0).getReg();
6036     unsigned ptrA   = MI->getOperand(1).getReg();
6037     unsigned ptrB   = MI->getOperand(2).getReg();
6038     unsigned oldval = MI->getOperand(3).getReg();
6039     unsigned newval = MI->getOperand(4).getReg();
6040     DebugLoc dl     = MI->getDebugLoc();
6041
6042     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
6043     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
6044     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
6045     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
6046     F->insert(It, loop1MBB);
6047     F->insert(It, loop2MBB);
6048     F->insert(It, midMBB);
6049     F->insert(It, exitMBB);
6050     exitMBB->splice(exitMBB->begin(), BB,
6051                     llvm::next(MachineBasicBlock::iterator(MI)),
6052                     BB->end());
6053     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
6054
6055     //  thisMBB:
6056     //   ...
6057     //   fallthrough --> loopMBB
6058     BB->addSuccessor(loop1MBB);
6059
6060     // loop1MBB:
6061     //   l[wd]arx dest, ptr
6062     //   cmp[wd] dest, oldval
6063     //   bne- midMBB
6064     // loop2MBB:
6065     //   st[wd]cx. newval, ptr
6066     //   bne- loopMBB
6067     //   b exitBB
6068     // midMBB:
6069     //   st[wd]cx. dest, ptr
6070     // exitBB:
6071     BB = loop1MBB;
6072     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
6073       .addReg(ptrA).addReg(ptrB);
6074     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
6075       .addReg(oldval).addReg(dest);
6076     BuildMI(BB, dl, TII->get(PPC::BCC))
6077       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
6078     BB->addSuccessor(loop2MBB);
6079     BB->addSuccessor(midMBB);
6080
6081     BB = loop2MBB;
6082     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
6083       .addReg(newval).addReg(ptrA).addReg(ptrB);
6084     BuildMI(BB, dl, TII->get(PPC::BCC))
6085       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
6086     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
6087     BB->addSuccessor(loop1MBB);
6088     BB->addSuccessor(exitMBB);
6089
6090     BB = midMBB;
6091     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
6092       .addReg(dest).addReg(ptrA).addReg(ptrB);
6093     BB->addSuccessor(exitMBB);
6094
6095     //  exitMBB:
6096     //   ...
6097     BB = exitMBB;
6098   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
6099              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
6100     // We must use 64-bit registers for addresses when targeting 64-bit,
6101     // since we're actually doing arithmetic on them.  Other registers
6102     // can be 32-bit.
6103     bool is64bit = PPCSubTarget.isPPC64();
6104     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
6105
6106     unsigned dest   = MI->getOperand(0).getReg();
6107     unsigned ptrA   = MI->getOperand(1).getReg();
6108     unsigned ptrB   = MI->getOperand(2).getReg();
6109     unsigned oldval = MI->getOperand(3).getReg();
6110     unsigned newval = MI->getOperand(4).getReg();
6111     DebugLoc dl     = MI->getDebugLoc();
6112
6113     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
6114     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
6115     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
6116     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
6117     F->insert(It, loop1MBB);
6118     F->insert(It, loop2MBB);
6119     F->insert(It, midMBB);
6120     F->insert(It, exitMBB);
6121     exitMBB->splice(exitMBB->begin(), BB,
6122                     llvm::next(MachineBasicBlock::iterator(MI)),
6123                     BB->end());
6124     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
6125
6126     MachineRegisterInfo &RegInfo = F->getRegInfo();
6127     const TargetRegisterClass *RC =
6128       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
6129                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
6130     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
6131     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
6132     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
6133     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
6134     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
6135     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
6136     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
6137     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
6138     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
6139     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
6140     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
6141     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
6142     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
6143     unsigned Ptr1Reg;
6144     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
6145     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
6146     //  thisMBB:
6147     //   ...
6148     //   fallthrough --> loopMBB
6149     BB->addSuccessor(loop1MBB);
6150
6151     // The 4-byte load must be aligned, while a char or short may be
6152     // anywhere in the word.  Hence all this nasty bookkeeping code.
6153     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
6154     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
6155     //   xori shift, shift1, 24 [16]
6156     //   rlwinm ptr, ptr1, 0, 0, 29
6157     //   slw newval2, newval, shift
6158     //   slw oldval2, oldval,shift
6159     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
6160     //   slw mask, mask2, shift
6161     //   and newval3, newval2, mask
6162     //   and oldval3, oldval2, mask
6163     // loop1MBB:
6164     //   lwarx tmpDest, ptr
6165     //   and tmp, tmpDest, mask
6166     //   cmpw tmp, oldval3
6167     //   bne- midMBB
6168     // loop2MBB:
6169     //   andc tmp2, tmpDest, mask
6170     //   or tmp4, tmp2, newval3
6171     //   stwcx. tmp4, ptr
6172     //   bne- loop1MBB
6173     //   b exitBB
6174     // midMBB:
6175     //   stwcx. tmpDest, ptr
6176     // exitBB:
6177     //   srw dest, tmpDest, shift
6178     if (ptrA != ZeroReg) {
6179       Ptr1Reg = RegInfo.createVirtualRegister(RC);
6180       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
6181         .addReg(ptrA).addReg(ptrB);
6182     } else {
6183       Ptr1Reg = ptrB;
6184     }
6185     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
6186         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
6187     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
6188         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
6189     if (is64bit)
6190       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
6191         .addReg(Ptr1Reg).addImm(0).addImm(61);
6192     else
6193       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
6194         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
6195     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
6196         .addReg(newval).addReg(ShiftReg);
6197     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
6198         .addReg(oldval).addReg(ShiftReg);
6199     if (is8bit)
6200       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
6201     else {
6202       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
6203       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
6204         .addReg(Mask3Reg).addImm(65535);
6205     }
6206     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
6207         .addReg(Mask2Reg).addReg(ShiftReg);
6208     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
6209         .addReg(NewVal2Reg).addReg(MaskReg);
6210     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
6211         .addReg(OldVal2Reg).addReg(MaskReg);
6212
6213     BB = loop1MBB;
6214     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
6215         .addReg(ZeroReg).addReg(PtrReg);
6216     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
6217         .addReg(TmpDestReg).addReg(MaskReg);
6218     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
6219         .addReg(TmpReg).addReg(OldVal3Reg);
6220     BuildMI(BB, dl, TII->get(PPC::BCC))
6221         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
6222     BB->addSuccessor(loop2MBB);
6223     BB->addSuccessor(midMBB);
6224
6225     BB = loop2MBB;
6226     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
6227         .addReg(TmpDestReg).addReg(MaskReg);
6228     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
6229         .addReg(Tmp2Reg).addReg(NewVal3Reg);
6230     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
6231         .addReg(ZeroReg).addReg(PtrReg);
6232     BuildMI(BB, dl, TII->get(PPC::BCC))
6233       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
6234     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
6235     BB->addSuccessor(loop1MBB);
6236     BB->addSuccessor(exitMBB);
6237
6238     BB = midMBB;
6239     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
6240       .addReg(ZeroReg).addReg(PtrReg);
6241     BB->addSuccessor(exitMBB);
6242
6243     //  exitMBB:
6244     //   ...
6245     BB = exitMBB;
6246     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
6247       .addReg(ShiftReg);
6248   } else {
6249     llvm_unreachable("Unexpected instr type to insert");
6250   }
6251
6252   MI->eraseFromParent();   // The pseudo instruction is gone now.
6253   return BB;
6254 }
6255
6256 //===----------------------------------------------------------------------===//
6257 // Target Optimization Hooks
6258 //===----------------------------------------------------------------------===//
6259
6260 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
6261                                              DAGCombinerInfo &DCI) const {
6262   const TargetMachine &TM = getTargetMachine();
6263   SelectionDAG &DAG = DCI.DAG;
6264   DebugLoc dl = N->getDebugLoc();
6265   switch (N->getOpcode()) {
6266   default: break;
6267   case PPCISD::SHL:
6268     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6269       if (C->isNullValue())   // 0 << V -> 0.
6270         return N->getOperand(0);
6271     }
6272     break;
6273   case PPCISD::SRL:
6274     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6275       if (C->isNullValue())   // 0 >>u V -> 0.
6276         return N->getOperand(0);
6277     }
6278     break;
6279   case PPCISD::SRA:
6280     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
6281       if (C->isNullValue() ||   //  0 >>s V -> 0.
6282           C->isAllOnesValue())    // -1 >>s V -> -1.
6283         return N->getOperand(0);
6284     }
6285     break;
6286
6287   case ISD::SINT_TO_FP:
6288     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
6289       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
6290         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
6291         // We allow the src/dst to be either f32/f64, but the intermediate
6292         // type must be i64.
6293         if (N->getOperand(0).getValueType() == MVT::i64 &&
6294             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
6295           SDValue Val = N->getOperand(0).getOperand(0);
6296           if (Val.getValueType() == MVT::f32) {
6297             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
6298             DCI.AddToWorklist(Val.getNode());
6299           }
6300
6301           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
6302           DCI.AddToWorklist(Val.getNode());
6303           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
6304           DCI.AddToWorklist(Val.getNode());
6305           if (N->getValueType(0) == MVT::f32) {
6306             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
6307                               DAG.getIntPtrConstant(0));
6308             DCI.AddToWorklist(Val.getNode());
6309           }
6310           return Val;
6311         } else if (N->getOperand(0).getValueType() == MVT::i32) {
6312           // If the intermediate type is i32, we can avoid the load/store here
6313           // too.
6314         }
6315       }
6316     }
6317     break;
6318   case ISD::STORE:
6319     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
6320     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
6321         !cast<StoreSDNode>(N)->isTruncatingStore() &&
6322         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
6323         N->getOperand(1).getValueType() == MVT::i32 &&
6324         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
6325       SDValue Val = N->getOperand(1).getOperand(0);
6326       if (Val.getValueType() == MVT::f32) {
6327         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
6328         DCI.AddToWorklist(Val.getNode());
6329       }
6330       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
6331       DCI.AddToWorklist(Val.getNode());
6332
6333       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
6334                         N->getOperand(2), N->getOperand(3));
6335       DCI.AddToWorklist(Val.getNode());
6336       return Val;
6337     }
6338
6339     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
6340     if (cast<StoreSDNode>(N)->isUnindexed() &&
6341         N->getOperand(1).getOpcode() == ISD::BSWAP &&
6342         N->getOperand(1).getNode()->hasOneUse() &&
6343         (N->getOperand(1).getValueType() == MVT::i32 ||
6344          N->getOperand(1).getValueType() == MVT::i16)) {
6345       SDValue BSwapOp = N->getOperand(1).getOperand(0);
6346       // Do an any-extend to 32-bits if this is a half-word input.
6347       if (BSwapOp.getValueType() == MVT::i16)
6348         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
6349
6350       SDValue Ops[] = {
6351         N->getOperand(0), BSwapOp, N->getOperand(2),
6352         DAG.getValueType(N->getOperand(1).getValueType())
6353       };
6354       return
6355         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
6356                                 Ops, array_lengthof(Ops),
6357                                 cast<StoreSDNode>(N)->getMemoryVT(),
6358                                 cast<StoreSDNode>(N)->getMemOperand());
6359     }
6360     break;
6361   case ISD::BSWAP:
6362     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
6363     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
6364         N->getOperand(0).hasOneUse() &&
6365         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
6366       SDValue Load = N->getOperand(0);
6367       LoadSDNode *LD = cast<LoadSDNode>(Load);
6368       // Create the byte-swapping load.
6369       SDValue Ops[] = {
6370         LD->getChain(),    // Chain
6371         LD->getBasePtr(),  // Ptr
6372         DAG.getValueType(N->getValueType(0)) // VT
6373       };
6374       SDValue BSLoad =
6375         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
6376                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
6377                                 LD->getMemoryVT(), LD->getMemOperand());
6378
6379       // If this is an i16 load, insert the truncate.
6380       SDValue ResVal = BSLoad;
6381       if (N->getValueType(0) == MVT::i16)
6382         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
6383
6384       // First, combine the bswap away.  This makes the value produced by the
6385       // load dead.
6386       DCI.CombineTo(N, ResVal);
6387
6388       // Next, combine the load away, we give it a bogus result value but a real
6389       // chain result.  The result value is dead because the bswap is dead.
6390       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
6391
6392       // Return N so it doesn't get rechecked!
6393       return SDValue(N, 0);
6394     }
6395
6396     break;
6397   case PPCISD::VCMP: {
6398     // If a VCMPo node already exists with exactly the same operands as this
6399     // node, use its result instead of this node (VCMPo computes both a CR6 and
6400     // a normal output).
6401     //
6402     if (!N->getOperand(0).hasOneUse() &&
6403         !N->getOperand(1).hasOneUse() &&
6404         !N->getOperand(2).hasOneUse()) {
6405
6406       // Scan all of the users of the LHS, looking for VCMPo's that match.
6407       SDNode *VCMPoNode = 0;
6408
6409       SDNode *LHSN = N->getOperand(0).getNode();
6410       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
6411            UI != E; ++UI)
6412         if (UI->getOpcode() == PPCISD::VCMPo &&
6413             UI->getOperand(1) == N->getOperand(1) &&
6414             UI->getOperand(2) == N->getOperand(2) &&
6415             UI->getOperand(0) == N->getOperand(0)) {
6416           VCMPoNode = *UI;
6417           break;
6418         }
6419
6420       // If there is no VCMPo node, or if the flag value has a single use, don't
6421       // transform this.
6422       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
6423         break;
6424
6425       // Look at the (necessarily single) use of the flag value.  If it has a
6426       // chain, this transformation is more complex.  Note that multiple things
6427       // could use the value result, which we should ignore.
6428       SDNode *FlagUser = 0;
6429       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
6430            FlagUser == 0; ++UI) {
6431         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
6432         SDNode *User = *UI;
6433         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
6434           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
6435             FlagUser = User;
6436             break;
6437           }
6438         }
6439       }
6440
6441       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
6442       // give up for right now.
6443       if (FlagUser->getOpcode() == PPCISD::MFCR)
6444         return SDValue(VCMPoNode, 0);
6445     }
6446     break;
6447   }
6448   case ISD::BR_CC: {
6449     // If this is a branch on an altivec predicate comparison, lower this so
6450     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
6451     // lowering is done pre-legalize, because the legalizer lowers the predicate
6452     // compare down to code that is difficult to reassemble.
6453     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
6454     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
6455     int CompareOpc;
6456     bool isDot;
6457
6458     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
6459         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
6460         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
6461       assert(isDot && "Can't compare against a vector result!");
6462
6463       // If this is a comparison against something other than 0/1, then we know
6464       // that the condition is never/always true.
6465       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
6466       if (Val != 0 && Val != 1) {
6467         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
6468           return N->getOperand(0);
6469         // Always !=, turn it into an unconditional branch.
6470         return DAG.getNode(ISD::BR, dl, MVT::Other,
6471                            N->getOperand(0), N->getOperand(4));
6472       }
6473
6474       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
6475
6476       // Create the PPCISD altivec 'dot' comparison node.
6477       std::vector<EVT> VTs;
6478       SDValue Ops[] = {
6479         LHS.getOperand(2),  // LHS of compare
6480         LHS.getOperand(3),  // RHS of compare
6481         DAG.getConstant(CompareOpc, MVT::i32)
6482       };
6483       VTs.push_back(LHS.getOperand(2).getValueType());
6484       VTs.push_back(MVT::Glue);
6485       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
6486
6487       // Unpack the result based on how the target uses it.
6488       PPC::Predicate CompOpc;
6489       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
6490       default:  // Can't happen, don't crash on invalid number though.
6491       case 0:   // Branch on the value of the EQ bit of CR6.
6492         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
6493         break;
6494       case 1:   // Branch on the inverted value of the EQ bit of CR6.
6495         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
6496         break;
6497       case 2:   // Branch on the value of the LT bit of CR6.
6498         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
6499         break;
6500       case 3:   // Branch on the inverted value of the LT bit of CR6.
6501         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
6502         break;
6503       }
6504
6505       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
6506                          DAG.getConstant(CompOpc, MVT::i32),
6507                          DAG.getRegister(PPC::CR6, MVT::i32),
6508                          N->getOperand(4), CompNode.getValue(1));
6509     }
6510     break;
6511   }
6512   }
6513
6514   return SDValue();
6515 }
6516
6517 //===----------------------------------------------------------------------===//
6518 // Inline Assembly Support
6519 //===----------------------------------------------------------------------===//
6520
6521 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6522                                                        APInt &KnownZero,
6523                                                        APInt &KnownOne,
6524                                                        const SelectionDAG &DAG,
6525                                                        unsigned Depth) const {
6526   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
6527   switch (Op.getOpcode()) {
6528   default: break;
6529   case PPCISD::LBRX: {
6530     // lhbrx is known to have the top bits cleared out.
6531     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
6532       KnownZero = 0xFFFF0000;
6533     break;
6534   }
6535   case ISD::INTRINSIC_WO_CHAIN: {
6536     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
6537     default: break;
6538     case Intrinsic::ppc_altivec_vcmpbfp_p:
6539     case Intrinsic::ppc_altivec_vcmpeqfp_p:
6540     case Intrinsic::ppc_altivec_vcmpequb_p:
6541     case Intrinsic::ppc_altivec_vcmpequh_p:
6542     case Intrinsic::ppc_altivec_vcmpequw_p:
6543     case Intrinsic::ppc_altivec_vcmpgefp_p:
6544     case Intrinsic::ppc_altivec_vcmpgtfp_p:
6545     case Intrinsic::ppc_altivec_vcmpgtsb_p:
6546     case Intrinsic::ppc_altivec_vcmpgtsh_p:
6547     case Intrinsic::ppc_altivec_vcmpgtsw_p:
6548     case Intrinsic::ppc_altivec_vcmpgtub_p:
6549     case Intrinsic::ppc_altivec_vcmpgtuh_p:
6550     case Intrinsic::ppc_altivec_vcmpgtuw_p:
6551       KnownZero = ~1U;  // All bits but the low one are known to be zero.
6552       break;
6553     }
6554   }
6555   }
6556 }
6557
6558
6559 /// getConstraintType - Given a constraint, return the type of
6560 /// constraint it is for this target.
6561 PPCTargetLowering::ConstraintType
6562 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
6563   if (Constraint.size() == 1) {
6564     switch (Constraint[0]) {
6565     default: break;
6566     case 'b':
6567     case 'r':
6568     case 'f':
6569     case 'v':
6570     case 'y':
6571       return C_RegisterClass;
6572     case 'Z':
6573       // FIXME: While Z does indicate a memory constraint, it specifically
6574       // indicates an r+r address (used in conjunction with the 'y' modifier
6575       // in the replacement string). Currently, we're forcing the base
6576       // register to be r0 in the asm printer (which is interpreted as zero)
6577       // and forming the complete address in the second register. This is
6578       // suboptimal.
6579       return C_Memory;
6580     }
6581   }
6582   return TargetLowering::getConstraintType(Constraint);
6583 }
6584
6585 /// Examine constraint type and operand type and determine a weight value.
6586 /// This object must already have been set up with the operand type
6587 /// and the current alternative constraint selected.
6588 TargetLowering::ConstraintWeight
6589 PPCTargetLowering::getSingleConstraintMatchWeight(
6590     AsmOperandInfo &info, const char *constraint) const {
6591   ConstraintWeight weight = CW_Invalid;
6592   Value *CallOperandVal = info.CallOperandVal;
6593     // If we don't have a value, we can't do a match,
6594     // but allow it at the lowest weight.
6595   if (CallOperandVal == NULL)
6596     return CW_Default;
6597   Type *type = CallOperandVal->getType();
6598   // Look at the constraint type.
6599   switch (*constraint) {
6600   default:
6601     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6602     break;
6603   case 'b':
6604     if (type->isIntegerTy())
6605       weight = CW_Register;
6606     break;
6607   case 'f':
6608     if (type->isFloatTy())
6609       weight = CW_Register;
6610     break;
6611   case 'd':
6612     if (type->isDoubleTy())
6613       weight = CW_Register;
6614     break;
6615   case 'v':
6616     if (type->isVectorTy())
6617       weight = CW_Register;
6618     break;
6619   case 'y':
6620     weight = CW_Register;
6621     break;
6622   case 'Z':
6623     weight = CW_Memory;
6624     break;
6625   }
6626   return weight;
6627 }
6628
6629 std::pair<unsigned, const TargetRegisterClass*>
6630 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
6631                                                 EVT VT) const {
6632   if (Constraint.size() == 1) {
6633     // GCC RS6000 Constraint Letters
6634     switch (Constraint[0]) {
6635     case 'b':   // R1-R31
6636     case 'r':   // R0-R31
6637       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
6638         return std::make_pair(0U, &PPC::G8RCRegClass);
6639       return std::make_pair(0U, &PPC::GPRCRegClass);
6640     case 'f':
6641       if (VT == MVT::f32 || VT == MVT::i32)
6642         return std::make_pair(0U, &PPC::F4RCRegClass);
6643       if (VT == MVT::f64 || VT == MVT::i64)
6644         return std::make_pair(0U, &PPC::F8RCRegClass);
6645       break;
6646     case 'v':
6647       return std::make_pair(0U, &PPC::VRRCRegClass);
6648     case 'y':   // crrc
6649       return std::make_pair(0U, &PPC::CRRCRegClass);
6650     }
6651   }
6652
6653   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
6654 }
6655
6656
6657 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6658 /// vector.  If it is invalid, don't add anything to Ops.
6659 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
6660                                                      std::string &Constraint,
6661                                                      std::vector<SDValue>&Ops,
6662                                                      SelectionDAG &DAG) const {
6663   SDValue Result(0,0);
6664
6665   // Only support length 1 constraints.
6666   if (Constraint.length() > 1) return;
6667
6668   char Letter = Constraint[0];
6669   switch (Letter) {
6670   default: break;
6671   case 'I':
6672   case 'J':
6673   case 'K':
6674   case 'L':
6675   case 'M':
6676   case 'N':
6677   case 'O':
6678   case 'P': {
6679     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
6680     if (!CST) return; // Must be an immediate to match.
6681     unsigned Value = CST->getZExtValue();
6682     switch (Letter) {
6683     default: llvm_unreachable("Unknown constraint letter!");
6684     case 'I':  // "I" is a signed 16-bit constant.
6685       if ((short)Value == (int)Value)
6686         Result = DAG.getTargetConstant(Value, Op.getValueType());
6687       break;
6688     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
6689     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
6690       if ((short)Value == 0)
6691         Result = DAG.getTargetConstant(Value, Op.getValueType());
6692       break;
6693     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
6694       if ((Value >> 16) == 0)
6695         Result = DAG.getTargetConstant(Value, Op.getValueType());
6696       break;
6697     case 'M':  // "M" is a constant that is greater than 31.
6698       if (Value > 31)
6699         Result = DAG.getTargetConstant(Value, Op.getValueType());
6700       break;
6701     case 'N':  // "N" is a positive constant that is an exact power of two.
6702       if ((int)Value > 0 && isPowerOf2_32(Value))
6703         Result = DAG.getTargetConstant(Value, Op.getValueType());
6704       break;
6705     case 'O':  // "O" is the constant zero.
6706       if (Value == 0)
6707         Result = DAG.getTargetConstant(Value, Op.getValueType());
6708       break;
6709     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
6710       if ((short)-Value == (int)-Value)
6711         Result = DAG.getTargetConstant(Value, Op.getValueType());
6712       break;
6713     }
6714     break;
6715   }
6716   }
6717
6718   if (Result.getNode()) {
6719     Ops.push_back(Result);
6720     return;
6721   }
6722
6723   // Handle standard constraint letters.
6724   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6725 }
6726
6727 // isLegalAddressingMode - Return true if the addressing mode represented
6728 // by AM is legal for this target, for a load/store of the specified type.
6729 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6730                                               Type *Ty) const {
6731   // FIXME: PPC does not allow r+i addressing modes for vectors!
6732
6733   // PPC allows a sign-extended 16-bit immediate field.
6734   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
6735     return false;
6736
6737   // No global is ever allowed as a base.
6738   if (AM.BaseGV)
6739     return false;
6740
6741   // PPC only support r+r,
6742   switch (AM.Scale) {
6743   case 0:  // "r+i" or just "i", depending on HasBaseReg.
6744     break;
6745   case 1:
6746     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
6747       return false;
6748     // Otherwise we have r+r or r+i.
6749     break;
6750   case 2:
6751     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
6752       return false;
6753     // Allow 2*r as r+r.
6754     break;
6755   default:
6756     // No other scales are supported.
6757     return false;
6758   }
6759
6760   return true;
6761 }
6762
6763 /// isLegalAddressImmediate - Return true if the integer value can be used
6764 /// as the offset of the target addressing mode for load / store of the
6765 /// given type.
6766 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
6767   // PPC allows a sign-extended 16-bit immediate field.
6768   return (V > -(1 << 16) && V < (1 << 16)-1);
6769 }
6770
6771 bool PPCTargetLowering::isLegalAddressImmediate(GlobalValue* GV) const {
6772   return false;
6773 }
6774
6775 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
6776                                            SelectionDAG &DAG) const {
6777   MachineFunction &MF = DAG.getMachineFunction();
6778   MachineFrameInfo *MFI = MF.getFrameInfo();
6779   MFI->setReturnAddressIsTaken(true);
6780
6781   DebugLoc dl = Op.getDebugLoc();
6782   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6783
6784   // Make sure the function does not optimize away the store of the RA to
6785   // the stack.
6786   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
6787   FuncInfo->setLRStoreRequired();
6788   bool isPPC64 = PPCSubTarget.isPPC64();
6789   bool isDarwinABI = PPCSubTarget.isDarwinABI();
6790
6791   if (Depth > 0) {
6792     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6793     SDValue Offset =
6794
6795       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
6796                       isPPC64? MVT::i64 : MVT::i32);
6797     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6798                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6799                                    FrameAddr, Offset),
6800                        MachinePointerInfo(), false, false, false, 0);
6801   }
6802
6803   // Just load the return address off the stack.
6804   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
6805   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6806                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
6807 }
6808
6809 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
6810                                           SelectionDAG &DAG) const {
6811   DebugLoc dl = Op.getDebugLoc();
6812   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6813
6814   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
6815   bool isPPC64 = PtrVT == MVT::i64;
6816
6817   MachineFunction &MF = DAG.getMachineFunction();
6818   MachineFrameInfo *MFI = MF.getFrameInfo();
6819   MFI->setFrameAddressIsTaken(true);
6820   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
6821                MFI->hasVarSizedObjects()) &&
6822                   MFI->getStackSize() &&
6823                   !MF.getFunction()->getFnAttributes().
6824                     hasAttribute(Attributes::Naked);
6825   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
6826                                 (is31 ? PPC::R31 : PPC::R1);
6827   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
6828                                          PtrVT);
6829   while (Depth--)
6830     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
6831                             FrameAddr, MachinePointerInfo(), false, false,
6832                             false, 0);
6833   return FrameAddr;
6834 }
6835
6836 bool
6837 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
6838   // The PowerPC target isn't yet aware of offsets.
6839   return false;
6840 }
6841
6842 /// getOptimalMemOpType - Returns the target specific optimal type for load
6843 /// and store operations as a result of memset, memcpy, and memmove
6844 /// lowering. If DstAlign is zero that means it's safe to destination
6845 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
6846 /// means there isn't a need to check it against alignment requirement,
6847 /// probably because the source does not need to be loaded. If 'IsMemset' is
6848 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
6849 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
6850 /// source is constant so it does not need to be loaded.
6851 /// It returns EVT::Other if the type should be determined using generic
6852 /// target-independent logic.
6853 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
6854                                            unsigned DstAlign, unsigned SrcAlign,
6855                                            bool IsMemset, bool ZeroMemset,
6856                                            bool MemcpyStrSrc,
6857                                            MachineFunction &MF) const {
6858   if (this->PPCSubTarget.isPPC64()) {
6859     return MVT::i64;
6860   } else {
6861     return MVT::i32;
6862   }
6863 }
6864
6865 /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
6866 /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
6867 /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
6868 /// is expanded to mul + add.
6869 bool PPCTargetLowering::isFMAFasterThanMulAndAdd(EVT VT) const {
6870   if (!VT.isSimple())
6871     return false;
6872
6873   switch (VT.getSimpleVT().SimpleTy) {
6874   case MVT::f32:
6875   case MVT::f64:
6876   case MVT::v4f32:
6877     return true;
6878   default:
6879     break;
6880   }
6881
6882   return false;
6883 }
6884
6885 Sched::Preference PPCTargetLowering::getSchedulingPreference(SDNode *N) const {
6886   if (DisableILPPref)
6887     return TargetLowering::getSchedulingPreference(N);
6888
6889   return Sched::ILP;
6890 }
6891