lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/CallingConv.h"
  20 #include "llvm/Constants.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Intrinsics.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineInstrBuilder.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/SelectionDAG.h"
  31 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 using namespace llvm;
  38
  39 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  40                                      CCValAssign::LocInfo &LocInfo,
  41                                      ISD::ArgFlagsTy &ArgFlags,
  42                                      CCState &State);
  43 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  44                                             MVT &LocVT,
  45                                             CCValAssign::LocInfo &LocInfo,
  46                                             ISD::ArgFlagsTy &ArgFlags,
  47                                             CCState &State);
  48 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  49                                               MVT &LocVT,
  50                                               CCValAssign::LocInfo &LocInfo,
  51                                               ISD::ArgFlagsTy &ArgFlags,
  52                                               CCState &State);
  53
  54 static cl::opt<bool> DisablePPCPreinc("disable-ppc-preinc",
  55 cl::desc("disable preincrement load/store generation on PPC"), cl::Hidden);
  56
  57 static cl::opt<bool> DisableILPPref("disable-ppc-ilp-pref",
  58 cl::desc("disable setting the node scheduling preference to ILP on PPC"), cl::Hidden);
  59
  60 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  61   if (TM.getSubtargetImpl()->isDarwin())
  62     return new TargetLoweringObjectFileMachO();
  63
  64   return new TargetLoweringObjectFileELF();
  65 }
  66
  67 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  68   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  69   const PPCSubtarget *Subtarget = &TM.getSubtarget<PPCSubtarget>();
  70
  71   setPow2DivIsCheap();
  72
  73   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  74   setUseUnderscoreSetJmp(true);
  75   setUseUnderscoreLongJmp(true);
  76
  77   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  78   // arguments are at least 4/8 bytes aligned.
  79   bool isPPC64 = Subtarget->isPPC64();
  80   setMinStackArgumentAlignment(isPPC64 ? 8:4);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &PPC::GPRCRegClass);
  84   addRegisterClass(MVT::f32, &PPC::F4RCRegClass);
  85   addRegisterClass(MVT::f64, &PPC::F8RCRegClass);
  86
  87   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  88   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  89   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  90
  91   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  92
  93   // PowerPC has pre-inc load and store's.
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  96   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  97   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  98   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
 101   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
 102   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 103   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 104
 105   // This is used in the ppcf128->int sequence.  Note it has different semantics
 106   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 107   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 108
 109   // We do not currently implement these libm ops for PowerPC.
 110   setOperationAction(ISD::FFLOOR, MVT::ppcf128, Expand);
 111   setOperationAction(ISD::FCEIL,  MVT::ppcf128, Expand);
 112   setOperationAction(ISD::FTRUNC, MVT::ppcf128, Expand);
 113   setOperationAction(ISD::FRINT,  MVT::ppcf128, Expand);
 114   setOperationAction(ISD::FNEARBYINT, MVT::ppcf128, Expand);
 115
 116   // PowerPC has no SREM/UREM instructions
 117   setOperationAction(ISD::SREM, MVT::i32, Expand);
 118   setOperationAction(ISD::UREM, MVT::i32, Expand);
 119   setOperationAction(ISD::SREM, MVT::i64, Expand);
 120   setOperationAction(ISD::UREM, MVT::i64, Expand);
 121
 122   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 123   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 124   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 125   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 126   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 127   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 128   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 129   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 130   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 131
 132   // We don't support sin/cos/sqrt/fmod/pow
 133   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 134   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 135   setOperationAction(ISD::FREM , MVT::f64, Expand);
 136   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 137   setOperationAction(ISD::FMA  , MVT::f64, Legal);
 138   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 139   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 140   setOperationAction(ISD::FREM , MVT::f32, Expand);
 141   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 142   setOperationAction(ISD::FMA  , MVT::f32, Legal);
 143
 144   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 145
 146   // If we're enabling GP optimizations, use hardware square root
 147   if (!Subtarget->hasFSQRT()) {
 148     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 149     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 150   }
 151
 152   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 153   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 154
 155   // PowerPC does not have BSWAP, CTPOP or CTTZ
 156   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 157   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 158   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 159   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 160   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 161   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 162   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 163   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 164   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 165   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 166
 167   // PowerPC does not have ROTR
 168   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 169   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 170
 171   // PowerPC does not have Select
 172   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 173   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 174   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 175   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 176
 177   // PowerPC wants to turn select_cc of FP into fsel when possible.
 178   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 179   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 180
 181   // PowerPC wants to optimize integer setcc a bit
 182   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 183
 184   // PowerPC does not have BRCOND which requires SetCC
 185   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 186
 187   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 188
 189   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 190   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 191
 192   // PowerPC does not have [U|S]INT_TO_FP
 193   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 194   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 195
 196   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 197   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 198   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 199   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 200
 201   // We cannot sextinreg(i1).  Expand to shifts.
 202   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 203
 204   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 205   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 206   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 207   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 208
 209
 210   // We want to legalize GlobalAddress and ConstantPool nodes into the
 211   // appropriate instructions to materialize the address.
 212   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 213   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 214   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 215   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 216   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 217   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 218   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 219   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 220   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 221   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 222
 223   // TRAP is legal.
 224   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 225
 226   // TRAMPOLINE is custom lowered.
 227   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 228   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 229
 230   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 231   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 232
 233   if (Subtarget->isSVR4ABI()) {
 234     if (isPPC64) {
 235       // VAARG always uses double-word chunks, so promote anything smaller.
 236       setOperationAction(ISD::VAARG, MVT::i1, Promote);
 237       AddPromotedToType (ISD::VAARG, MVT::i1, MVT::i64);
 238       setOperationAction(ISD::VAARG, MVT::i8, Promote);
 239       AddPromotedToType (ISD::VAARG, MVT::i8, MVT::i64);
 240       setOperationAction(ISD::VAARG, MVT::i16, Promote);
 241       AddPromotedToType (ISD::VAARG, MVT::i16, MVT::i64);
 242       setOperationAction(ISD::VAARG, MVT::i32, Promote);
 243       AddPromotedToType (ISD::VAARG, MVT::i32, MVT::i64);
 244       setOperationAction(ISD::VAARG, MVT::Other, Expand);
 245     } else {
 246       // VAARG is custom lowered with the 32-bit SVR4 ABI.
 247       setOperationAction(ISD::VAARG, MVT::Other, Custom);
 248       setOperationAction(ISD::VAARG, MVT::i64, Custom);
 249     }
 250   } else
 251     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 252
 253   // Use the default implementation.
 254   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 255   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 256   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 257   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 258   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 259   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 260
 261   // We want to custom lower some of our intrinsics.
 262   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 263
 264   // Comparisons that require checking two conditions.
 265   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 266   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 267   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 268   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 269   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 270   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 271   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 272   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 273   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 274   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 275   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 276   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 277
 278   if (Subtarget->has64BitSupport()) {
 279     // They also have instructions for converting between i64 and fp.
 280     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 281     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 282     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 283     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 284     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 285     // We cannot do this with Promote because i64 is not a legal type.
 286     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 287
 288     // FIXME: disable this lowered code.  This generates 64-bit register values,
 289     // and we don't model the fact that the top part is clobbered by calls.  We
 290     // need to flag these together so that the value isn't live across a call.
 291     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 292   } else {
 293     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 294     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 295   }
 296
 297   if (Subtarget->use64BitRegs()) {
 298     // 64-bit PowerPC implementations can support i64 types directly
 299     addRegisterClass(MVT::i64, &PPC::G8RCRegClass);
 300     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 301     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 302     // 64-bit PowerPC wants to expand i128 shifts itself.
 303     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 304     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 305     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 306   } else {
 307     // 32-bit PowerPC wants to expand i64 shifts itself.
 308     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 309     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 310     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 311   }
 312
 313   if (Subtarget->hasAltivec()) {
 314     // First set operation action for all vector types to expand. Then we
 315     // will selectively turn on ones that can be effectively codegen'd.
 316     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 317          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 318       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 319
 320       // add/sub are legal for all supported vector VT's.
 321       setOperationAction(ISD::ADD , VT, Legal);
 322       setOperationAction(ISD::SUB , VT, Legal);
 323
 324       // We promote all shuffles to v16i8.
 325       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 326       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 327
 328       // We promote all non-typed operations to v4i32.
 329       setOperationAction(ISD::AND   , VT, Promote);
 330       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 331       setOperationAction(ISD::OR    , VT, Promote);
 332       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 333       setOperationAction(ISD::XOR   , VT, Promote);
 334       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 335       setOperationAction(ISD::LOAD  , VT, Promote);
 336       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 337       setOperationAction(ISD::SELECT, VT, Promote);
 338       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 339       setOperationAction(ISD::STORE, VT, Promote);
 340       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 341
 342       // No other operations are legal.
 343       setOperationAction(ISD::MUL , VT, Expand);
 344       setOperationAction(ISD::SDIV, VT, Expand);
 345       setOperationAction(ISD::SREM, VT, Expand);
 346       setOperationAction(ISD::UDIV, VT, Expand);
 347       setOperationAction(ISD::UREM, VT, Expand);
 348       setOperationAction(ISD::FDIV, VT, Expand);
 349       setOperationAction(ISD::FNEG, VT, Expand);
 350       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 351       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 352       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 353       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 354       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 355       setOperationAction(ISD::UDIVREM, VT, Expand);
 356       setOperationAction(ISD::SDIVREM, VT, Expand);
 357       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 358       setOperationAction(ISD::FPOW, VT, Expand);
 359       setOperationAction(ISD::CTPOP, VT, Expand);
 360       setOperationAction(ISD::CTLZ, VT, Expand);
 361       setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 362       setOperationAction(ISD::CTTZ, VT, Expand);
 363       setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 364     }
 365
 366     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 367     // with merges, splats, etc.
 368     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 369
 370     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 371     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 372     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 373     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 374     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 375     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 376     setOperationAction(ISD::FP_TO_SINT, MVT::v4i32, Legal);
 377     setOperationAction(ISD::FP_TO_UINT, MVT::v4i32, Legal);
 378     setOperationAction(ISD::SINT_TO_FP, MVT::v4i32, Legal);
 379     setOperationAction(ISD::UINT_TO_FP, MVT::v4i32, Legal);
 380
 381     addRegisterClass(MVT::v4f32, &PPC::VRRCRegClass);
 382     addRegisterClass(MVT::v4i32, &PPC::VRRCRegClass);
 383     addRegisterClass(MVT::v8i16, &PPC::VRRCRegClass);
 384     addRegisterClass(MVT::v16i8, &PPC::VRRCRegClass);
 385
 386     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 387     setOperationAction(ISD::FMA, MVT::v4f32, Legal);
 388     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 389     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 390     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 391
 392     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 393     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 394
 395     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 396     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 397     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 398     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 399   }
 400
 401   if (Subtarget->has64BitSupport()) {
 402     setOperationAction(ISD::PREFETCH, MVT::Other, Legal);
 403     setOperationAction(ISD::READCYCLECOUNTER, MVT::i64, Legal);
 404   }
 405
 406   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 407   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 408
 409   setBooleanContents(ZeroOrOneBooleanContent);
 410   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 411
 412   if (isPPC64) {
 413     setStackPointerRegisterToSaveRestore(PPC::X1);
 414     setExceptionPointerRegister(PPC::X3);
 415     setExceptionSelectorRegister(PPC::X4);
 416   } else {
 417     setStackPointerRegisterToSaveRestore(PPC::R1);
 418     setExceptionPointerRegister(PPC::R3);
 419     setExceptionSelectorRegister(PPC::R4);
 420   }
 421
 422   // We have target-specific dag combine patterns for the following nodes:
 423   setTargetDAGCombine(ISD::SINT_TO_FP);
 424   setTargetDAGCombine(ISD::STORE);
 425   setTargetDAGCombine(ISD::BR_CC);
 426   setTargetDAGCombine(ISD::BSWAP);
 427
 428   // Darwin long double math library functions have $LDBL128 appended.
 429   if (Subtarget->isDarwin()) {
 430     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 431     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 432     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 433     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 434     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 435     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 436     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 437     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 438     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 439     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 440   }
 441
 442   setMinFunctionAlignment(2);
 443   if (PPCSubTarget.isDarwin())
 444     setPrefFunctionAlignment(4);
 445
 446   if (isPPC64 && Subtarget->isJITCodeModel())
 447     // Temporary workaround for the inability of PPC64 JIT to handle jump
 448     // tables.
 449     setSupportJumpTables(false);
 450
 451   setInsertFencesForAtomic(true);
 452
 453   setSchedulingPreference(Sched::Hybrid);
 454
 455   computeRegisterProperties();
 456
 457   // The Freescale cores does better with aggressive inlining of memcpy and
 458   // friends. Gcc uses same threshold of 128 bytes (= 32 word stores).
 459   if (Subtarget->getDarwinDirective() == PPC::DIR_E500mc ||
 460       Subtarget->getDarwinDirective() == PPC::DIR_E5500) {
 461     maxStoresPerMemset = 32;
 462     maxStoresPerMemsetOptSize = 16;
 463     maxStoresPerMemcpy = 32;
 464     maxStoresPerMemcpyOptSize = 8;
 465     maxStoresPerMemmove = 32;
 466     maxStoresPerMemmoveOptSize = 8;
 467
 468     setPrefFunctionAlignment(4);
 469     benefitFromCodePlacementOpt = true;
 470   }
 471 }
 472
 473 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 474 /// function arguments in the caller parameter area.
 475 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 476   const TargetMachine &TM = getTargetMachine();
 477   // Darwin passes everything on 4 byte boundary.
 478   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 479     return 4;
 480
 481   // 16byte and wider vectors are passed on 16byte boundary.
 482   if (VectorType *VTy = dyn_cast<VectorType>(Ty))
 483     if (VTy->getBitWidth() >= 128)
 484       return 16;
 485
 486   // The rest is 8 on PPC64 and 4 on PPC32 boundary.
 487    if (PPCSubTarget.isPPC64())
 488      return 8;
 489
 490   return 4;
 491 }
 492
 493 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 494   switch (Opcode) {
 495   default: return 0;
 496   case PPCISD::FSEL:            return "PPCISD::FSEL";
 497   case PPCISD::FCFID:           return "PPCISD::FCFID";
 498   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 499   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 500   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 501   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 502   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 503   case PPCISD::VPERM:           return "PPCISD::VPERM";
 504   case PPCISD::Hi:              return "PPCISD::Hi";
 505   case PPCISD::Lo:              return "PPCISD::Lo";
 506   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 507   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 508   case PPCISD::LOAD:            return "PPCISD::LOAD";
 509   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 510   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 511   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 512   case PPCISD::SRL:             return "PPCISD::SRL";
 513   case PPCISD::SRA:             return "PPCISD::SRA";
 514   case PPCISD::SHL:             return "PPCISD::SHL";
 515   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 516   case PPCISD::STD_32:          return "PPCISD::STD_32";
 517   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 518   case PPCISD::CALL_NOP_SVR4:   return "PPCISD::CALL_NOP_SVR4";
 519   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 520   case PPCISD::NOP:             return "PPCISD::NOP";
 521   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 522   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 523   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 524   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 525   case PPCISD::MFCR:            return "PPCISD::MFCR";
 526   case PPCISD::VCMP:            return "PPCISD::VCMP";
 527   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 528   case PPCISD::LBRX:            return "PPCISD::LBRX";
 529   case PPCISD::STBRX:           return "PPCISD::STBRX";
 530   case PPCISD::LARX:            return "PPCISD::LARX";
 531   case PPCISD::STCX:            return "PPCISD::STCX";
 532   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 533   case PPCISD::MFFS:            return "PPCISD::MFFS";
 534   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 535   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 536   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 537   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 538   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 539   case PPCISD::CR6SET:          return "PPCISD::CR6SET";
 540   case PPCISD::CR6UNSET:        return "PPCISD::CR6UNSET";
 541   }
 542 }
 543
 544 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 545   if (!VT.isVector())
 546     return MVT::i32;
 547   return VT.changeVectorElementTypeToInteger();
 548 }
 549
 550 //===----------------------------------------------------------------------===//
 551 // Node matching predicates, for use by the tblgen matching code.
 552 //===----------------------------------------------------------------------===//
 553
 554 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 555 static bool isFloatingPointZero(SDValue Op) {
 556   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 557     return CFP->getValueAPF().isZero();
 558   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 559     // Maybe this has already been legalized into the constant pool?
 560     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 561       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 562         return CFP->getValueAPF().isZero();
 563   }
 564   return false;
 565 }
 566
 567 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 568 /// true if Op is undef or if it matches the specified value.
 569 static bool isConstantOrUndef(int Op, int Val) {
 570   return Op < 0 || Op == Val;
 571 }
 572
 573 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 574 /// VPKUHUM instruction.
 575 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 576   if (!isUnary) {
 577     for (unsigned i = 0; i != 16; ++i)
 578       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 579         return false;
 580   } else {
 581     for (unsigned i = 0; i != 8; ++i)
 582       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 583           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 584         return false;
 585   }
 586   return true;
 587 }
 588
 589 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 590 /// VPKUWUM instruction.
 591 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 592   if (!isUnary) {
 593     for (unsigned i = 0; i != 16; i += 2)
 594       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 595           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 596         return false;
 597   } else {
 598     for (unsigned i = 0; i != 8; i += 2)
 599       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 600           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 601           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 602           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 603         return false;
 604   }
 605   return true;
 606 }
 607
 608 /// isVMerge - Common function, used to match vmrg* shuffles.
 609 ///
 610 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 611                      unsigned LHSStart, unsigned RHSStart) {
 612   assert(N->getValueType(0) == MVT::v16i8 &&
 613          "PPC only supports shuffles by bytes!");
 614   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 615          "Unsupported merge size!");
 616
 617   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 618     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 619       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 620                              LHSStart+j+i*UnitSize) ||
 621           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 622                              RHSStart+j+i*UnitSize))
 623         return false;
 624     }
 625   return true;
 626 }
 627
 628 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 629 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 630 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 631                              bool isUnary) {
 632   if (!isUnary)
 633     return isVMerge(N, UnitSize, 8, 24);
 634   return isVMerge(N, UnitSize, 8, 8);
 635 }
 636
 637 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 638 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 639 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 640                              bool isUnary) {
 641   if (!isUnary)
 642     return isVMerge(N, UnitSize, 0, 16);
 643   return isVMerge(N, UnitSize, 0, 0);
 644 }
 645
 646
 647 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 648 /// amount, otherwise return -1.
 649 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 650   assert(N->getValueType(0) == MVT::v16i8 &&
 651          "PPC only supports shuffles by bytes!");
 652
 653   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 654
 655   // Find the first non-undef value in the shuffle mask.
 656   unsigned i;
 657   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 658     /*search*/;
 659
 660   if (i == 16) return -1;  // all undef.
 661
 662   // Otherwise, check to see if the rest of the elements are consecutively
 663   // numbered from this value.
 664   unsigned ShiftAmt = SVOp->getMaskElt(i);
 665   if (ShiftAmt < i) return -1;
 666   ShiftAmt -= i;
 667
 668   if (!isUnary) {
 669     // Check the rest of the elements to see if they are consecutive.
 670     for (++i; i != 16; ++i)
 671       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 672         return -1;
 673   } else {
 674     // Check the rest of the elements to see if they are consecutive.
 675     for (++i; i != 16; ++i)
 676       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 677         return -1;
 678   }
 679   return ShiftAmt;
 680 }
 681
 682 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 683 /// specifies a splat of a single element that is suitable for input to
 684 /// VSPLTB/VSPLTH/VSPLTW.
 685 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 686   assert(N->getValueType(0) == MVT::v16i8 &&
 687          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 688
 689   // This is a splat operation if each element of the permute is the same, and
 690   // if the value doesn't reference the second vector.
 691   unsigned ElementBase = N->getMaskElt(0);
 692
 693   // FIXME: Handle UNDEF elements too!
 694   if (ElementBase >= 16)
 695     return false;
 696
 697   // Check that the indices are consecutive, in the case of a multi-byte element
 698   // splatted with a v16i8 mask.
 699   for (unsigned i = 1; i != EltSize; ++i)
 700     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 701       return false;
 702
 703   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 704     if (N->getMaskElt(i) < 0) continue;
 705     for (unsigned j = 0; j != EltSize; ++j)
 706       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 707         return false;
 708   }
 709   return true;
 710 }
 711
 712 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 713 /// are -0.0.
 714 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 715   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 716
 717   APInt APVal, APUndef;
 718   unsigned BitSize;
 719   bool HasAnyUndefs;
 720
 721   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 722     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 723       return CFP->getValueAPF().isNegZero();
 724
 725   return false;
 726 }
 727
 728 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 729 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 730 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 731   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 732   assert(isSplatShuffleMask(SVOp, EltSize));
 733   return SVOp->getMaskElt(0) / EltSize;
 734 }
 735
 736 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 737 /// by using a vspltis[bhw] instruction of the specified element size, return
 738 /// the constant being splatted.  The ByteSize field indicates the number of
 739 /// bytes of each element [124] -> [bhw].
 740 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 741   SDValue OpVal(0, 0);
 742
 743   // If ByteSize of the splat is bigger than the element size of the
 744   // build_vector, then we have a case where we are checking for a splat where
 745   // multiple elements of the buildvector are folded together into a single
 746   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 747   unsigned EltSize = 16/N->getNumOperands();
 748   if (EltSize < ByteSize) {
 749     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 750     SDValue UniquedVals[4];
 751     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 752
 753     // See if all of the elements in the buildvector agree across.
 754     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 755       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 756       // If the element isn't a constant, bail fully out.
 757       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 758
 759
 760       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 761         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 762       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 763         return SDValue();  // no match.
 764     }
 765
 766     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 767     // either constant or undef values that are identical for each chunk.  See
 768     // if these chunks can form into a larger vspltis*.
 769
 770     // Check to see if all of the leading entries are either 0 or -1.  If
 771     // neither, then this won't fit into the immediate field.
 772     bool LeadingZero = true;
 773     bool LeadingOnes = true;
 774     for (unsigned i = 0; i != Multiple-1; ++i) {
 775       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 776
 777       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 778       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 779     }
 780     // Finally, check the least significant entry.
 781     if (LeadingZero) {
 782       if (UniquedVals[Multiple-1].getNode() == 0)
 783         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 784       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 785       if (Val < 16)
 786         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 787     }
 788     if (LeadingOnes) {
 789       if (UniquedVals[Multiple-1].getNode() == 0)
 790         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 791       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 792       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 793         return DAG.getTargetConstant(Val, MVT::i32);
 794     }
 795
 796     return SDValue();
 797   }
 798
 799   // Check to see if this buildvec has a single non-undef value in its elements.
 800   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 801     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 802     if (OpVal.getNode() == 0)
 803       OpVal = N->getOperand(i);
 804     else if (OpVal != N->getOperand(i))
 805       return SDValue();
 806   }
 807
 808   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 809
 810   unsigned ValSizeInBytes = EltSize;
 811   uint64_t Value = 0;
 812   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 813     Value = CN->getZExtValue();
 814   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 815     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 816     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 817   }
 818
 819   // If the splat value is larger than the element value, then we can never do
 820   // this splat.  The only case that we could fit the replicated bits into our
 821   // immediate field for would be zero, and we prefer to use vxor for it.
 822   if (ValSizeInBytes < ByteSize) return SDValue();
 823
 824   // If the element value is larger than the splat value, cut it in half and
 825   // check to see if the two halves are equal.  Continue doing this until we
 826   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 827   while (ValSizeInBytes > ByteSize) {
 828     ValSizeInBytes >>= 1;
 829
 830     // If the top half equals the bottom half, we're still ok.
 831     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 832          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 833       return SDValue();
 834   }
 835
 836   // Properly sign extend the value.
 837   int MaskVal = SignExtend32(Value, ByteSize * 8);
 838
 839   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 840   if (MaskVal == 0) return SDValue();
 841
 842   // Finally, if this value fits in a 5 bit sext field, return it
 843   if (SignExtend32<5>(MaskVal) == MaskVal)
 844     return DAG.getTargetConstant(MaskVal, MVT::i32);
 845   return SDValue();
 846 }
 847
 848 //===----------------------------------------------------------------------===//
 849 //  Addressing Mode Selection
 850 //===----------------------------------------------------------------------===//
 851
 852 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 853 /// or 64-bit immediate, and if the value can be accurately represented as a
 854 /// sign extension from a 16-bit value.  If so, this returns true and the
 855 /// immediate.
 856 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 857   if (N->getOpcode() != ISD::Constant)
 858     return false;
 859
 860   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 861   if (N->getValueType(0) == MVT::i32)
 862     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 863   else
 864     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 865 }
 866 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 867   return isIntS16Immediate(Op.getNode(), Imm);
 868 }
 869
 870
 871 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 872 /// can be represented as an indexed [r+r] operation.  Returns false if it
 873 /// can be more efficiently represented with [r+imm].
 874 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 875                                             SDValue &Index,
 876                                             SelectionDAG &DAG) const {
 877   short imm = 0;
 878   if (N.getOpcode() == ISD::ADD) {
 879     if (isIntS16Immediate(N.getOperand(1), imm))
 880       return false;    // r+i
 881     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 882       return false;    // r+i
 883
 884     Base = N.getOperand(0);
 885     Index = N.getOperand(1);
 886     return true;
 887   } else if (N.getOpcode() == ISD::OR) {
 888     if (isIntS16Immediate(N.getOperand(1), imm))
 889       return false;    // r+i can fold it if we can.
 890
 891     // If this is an or of disjoint bitfields, we can codegen this as an add
 892     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 893     // disjoint.
 894     APInt LHSKnownZero, LHSKnownOne;
 895     APInt RHSKnownZero, RHSKnownOne;
 896     DAG.ComputeMaskedBits(N.getOperand(0),
 897                           LHSKnownZero, LHSKnownOne);
 898
 899     if (LHSKnownZero.getBoolValue()) {
 900       DAG.ComputeMaskedBits(N.getOperand(1),
 901                             RHSKnownZero, RHSKnownOne);
 902       // If all of the bits are known zero on the LHS or RHS, the add won't
 903       // carry.
 904       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 905         Base = N.getOperand(0);
 906         Index = N.getOperand(1);
 907         return true;
 908       }
 909     }
 910   }
 911
 912   return false;
 913 }
 914
 915 /// Returns true if the address N can be represented by a base register plus
 916 /// a signed 16-bit displacement [r+imm], and if it is not better
 917 /// represented as reg+reg.
 918 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 919                                             SDValue &Base,
 920                                             SelectionDAG &DAG) const {
 921   // FIXME dl should come from parent load or store, not from address
 922   DebugLoc dl = N.getDebugLoc();
 923   // If this can be more profitably realized as r+r, fail.
 924   if (SelectAddressRegReg(N, Disp, Base, DAG))
 925     return false;
 926
 927   if (N.getOpcode() == ISD::ADD) {
 928     short imm = 0;
 929     if (isIntS16Immediate(N.getOperand(1), imm)) {
 930       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 931       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 932         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 933       } else {
 934         Base = N.getOperand(0);
 935       }
 936       return true; // [r+i]
 937     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 938       // Match LOAD (ADD (X, Lo(G))).
 939       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 940              && "Cannot handle constant offsets yet!");
 941       Disp = N.getOperand(1).getOperand(0);  // The global address.
 942       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 943              Disp.getOpcode() == ISD::TargetGlobalTLSAddress ||
 944              Disp.getOpcode() == ISD::TargetConstantPool ||
 945              Disp.getOpcode() == ISD::TargetJumpTable);
 946       Base = N.getOperand(0);
 947       return true;  // [&g+r]
 948     }
 949   } else if (N.getOpcode() == ISD::OR) {
 950     short imm = 0;
 951     if (isIntS16Immediate(N.getOperand(1), imm)) {
 952       // If this is an or of disjoint bitfields, we can codegen this as an add
 953       // (for better address arithmetic) if the LHS and RHS of the OR are
 954       // provably disjoint.
 955       APInt LHSKnownZero, LHSKnownOne;
 956       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
 957
 958       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 959         // If all of the bits are known zero on the LHS or RHS, the add won't
 960         // carry.
 961         Base = N.getOperand(0);
 962         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 963         return true;
 964       }
 965     }
 966   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 967     // Loading from a constant address.
 968
 969     // If this address fits entirely in a 16-bit sext immediate field, codegen
 970     // this as "d, 0"
 971     short Imm;
 972     if (isIntS16Immediate(CN, Imm)) {
 973       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 974       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 975                              CN->getValueType(0));
 976       return true;
 977     }
 978
 979     // Handle 32-bit sext immediates with LIS + addr mode.
 980     if (CN->getValueType(0) == MVT::i32 ||
 981         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 982       int Addr = (int)CN->getZExtValue();
 983
 984       // Otherwise, break this down into an LIS + disp.
 985       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 986
 987       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 988       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 989       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 990       return true;
 991     }
 992   }
 993
 994   Disp = DAG.getTargetConstant(0, getPointerTy());
 995   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 996     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 997   else
 998     Base = N;
 999   return true;      // [r+0]
1000 }
1001
1002 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
1003 /// represented as an indexed [r+r] operation.
1004 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
1005                                                 SDValue &Index,
1006                                                 SelectionDAG &DAG) const {
1007   // Check to see if we can easily represent this as an [r+r] address.  This
1008   // will fail if it thinks that the address is more profitably represented as
1009   // reg+imm, e.g. where imm = 0.
1010   if (SelectAddressRegReg(N, Base, Index, DAG))
1011     return true;
1012
1013   // If the operand is an addition, always emit this as [r+r], since this is
1014   // better (for code size, and execution, as the memop does the add for free)
1015   // than emitting an explicit add.
1016   if (N.getOpcode() == ISD::ADD) {
1017     Base = N.getOperand(0);
1018     Index = N.getOperand(1);
1019     return true;
1020   }
1021
1022   // Otherwise, do it the hard way, using R0 as the base register.
1023   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1024                          N.getValueType());
1025   Index = N;
1026   return true;
1027 }
1028
1029 /// SelectAddressRegImmShift - Returns true if the address N can be
1030 /// represented by a base register plus a signed 14-bit displacement
1031 /// [r+imm*4].  Suitable for use by STD and friends.
1032 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
1033                                                  SDValue &Base,
1034                                                  SelectionDAG &DAG) const {
1035   // FIXME dl should come from the parent load or store, not the address
1036   DebugLoc dl = N.getDebugLoc();
1037   // If this can be more profitably realized as r+r, fail.
1038   if (SelectAddressRegReg(N, Disp, Base, DAG))
1039     return false;
1040
1041   if (N.getOpcode() == ISD::ADD) {
1042     short imm = 0;
1043     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1044       Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1045       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
1046         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1047       } else {
1048         Base = N.getOperand(0);
1049       }
1050       return true; // [r+i]
1051     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
1052       // Match LOAD (ADD (X, Lo(G))).
1053       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
1054              && "Cannot handle constant offsets yet!");
1055       Disp = N.getOperand(1).getOperand(0);  // The global address.
1056       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
1057              Disp.getOpcode() == ISD::TargetConstantPool ||
1058              Disp.getOpcode() == ISD::TargetJumpTable);
1059       Base = N.getOperand(0);
1060       return true;  // [&g+r]
1061     }
1062   } else if (N.getOpcode() == ISD::OR) {
1063     short imm = 0;
1064     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1065       // If this is an or of disjoint bitfields, we can codegen this as an add
1066       // (for better address arithmetic) if the LHS and RHS of the OR are
1067       // provably disjoint.
1068       APInt LHSKnownZero, LHSKnownOne;
1069       DAG.ComputeMaskedBits(N.getOperand(0), LHSKnownZero, LHSKnownOne);
1070       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1071         // If all of the bits are known zero on the LHS or RHS, the add won't
1072         // carry.
1073         Base = N.getOperand(0);
1074         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1075         return true;
1076       }
1077     }
1078   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1079     // Loading from a constant address.  Verify low two bits are clear.
1080     if ((CN->getZExtValue() & 3) == 0) {
1081       // If this address fits entirely in a 14-bit sext immediate field, codegen
1082       // this as "d, 0"
1083       short Imm;
1084       if (isIntS16Immediate(CN, Imm)) {
1085         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1086         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1087                                CN->getValueType(0));
1088         return true;
1089       }
1090
1091       // Fold the low-part of 32-bit absolute addresses into addr mode.
1092       if (CN->getValueType(0) == MVT::i32 ||
1093           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1094         int Addr = (int)CN->getZExtValue();
1095
1096         // Otherwise, break this down into an LIS + disp.
1097         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1098         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1099         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1100         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1101         return true;
1102       }
1103     }
1104   }
1105
1106   Disp = DAG.getTargetConstant(0, getPointerTy());
1107   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1108     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1109   else
1110     Base = N;
1111   return true;      // [r+0]
1112 }
1113
1114
1115 /// getPreIndexedAddressParts - returns true by value, base pointer and
1116 /// offset pointer and addressing mode by reference if the node's address
1117 /// can be legally represented as pre-indexed load / store address.
1118 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1119                                                   SDValue &Offset,
1120                                                   ISD::MemIndexedMode &AM,
1121                                                   SelectionDAG &DAG) const {
1122   if (DisablePPCPreinc) return false;
1123
1124   SDValue Ptr;
1125   EVT VT;
1126   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1127     Ptr = LD->getBasePtr();
1128     VT = LD->getMemoryVT();
1129
1130   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1131     Ptr = ST->getBasePtr();
1132     VT  = ST->getMemoryVT();
1133   } else
1134     return false;
1135
1136   // PowerPC doesn't have preinc load/store instructions for vectors.
1137   if (VT.isVector())
1138     return false;
1139
1140   if (SelectAddressRegReg(Ptr, Offset, Base, DAG)) {
1141     AM = ISD::PRE_INC;
1142     return true;
1143   }
1144
1145   // LDU/STU use reg+imm*4, others use reg+imm.
1146   if (VT != MVT::i64) {
1147     // reg + imm
1148     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1149       return false;
1150   } else {
1151     // reg + imm * 4.
1152     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1153       return false;
1154   }
1155
1156   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1157     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1158     // sext i32 to i64 when addr mode is r+i.
1159     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1160         LD->getExtensionType() == ISD::SEXTLOAD &&
1161         isa<ConstantSDNode>(Offset))
1162       return false;
1163   }
1164
1165   AM = ISD::PRE_INC;
1166   return true;
1167 }
1168
1169 //===----------------------------------------------------------------------===//
1170 //  LowerOperation implementation
1171 //===----------------------------------------------------------------------===//
1172
1173 /// GetLabelAccessInfo - Return true if we should reference labels using a
1174 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1175 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1176                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1177   HiOpFlags = PPCII::MO_HA16;
1178   LoOpFlags = PPCII::MO_LO16;
1179
1180   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1181   // non-darwin platform.  We don't support PIC on other platforms yet.
1182   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1183                TM.getSubtarget<PPCSubtarget>().isDarwin();
1184   if (isPIC) {
1185     HiOpFlags |= PPCII::MO_PIC_FLAG;
1186     LoOpFlags |= PPCII::MO_PIC_FLAG;
1187   }
1188
1189   // If this is a reference to a global value that requires a non-lazy-ptr, make
1190   // sure that instruction lowering adds it.
1191   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1192     HiOpFlags |= PPCII::MO_NLP_FLAG;
1193     LoOpFlags |= PPCII::MO_NLP_FLAG;
1194
1195     if (GV->hasHiddenVisibility()) {
1196       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1197       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1198     }
1199   }
1200
1201   return isPIC;
1202 }
1203
1204 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1205                              SelectionDAG &DAG) {
1206   EVT PtrVT = HiPart.getValueType();
1207   SDValue Zero = DAG.getConstant(0, PtrVT);
1208   DebugLoc DL = HiPart.getDebugLoc();
1209
1210   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1211   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1212
1213   // With PIC, the first instruction is actually "GR+hi(&G)".
1214   if (isPIC)
1215     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1216                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1217
1218   // Generate non-pic code that has direct accesses to the constant pool.
1219   // The address of the global is just (hi(&g)+lo(&g)).
1220   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1221 }
1222
1223 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1224                                              SelectionDAG &DAG) const {
1225   EVT PtrVT = Op.getValueType();
1226   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1227   const Constant *C = CP->getConstVal();
1228
1229   // 64-bit SVR4 ABI code is always position-independent.
1230   // The actual address of the GlobalValue is stored in the TOC.
1231   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1232     SDValue GA = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0);
1233     return DAG.getNode(PPCISD::TOC_ENTRY, CP->getDebugLoc(), MVT::i64, GA,
1234                        DAG.getRegister(PPC::X2, MVT::i64));
1235   }
1236
1237   unsigned MOHiFlag, MOLoFlag;
1238   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1239   SDValue CPIHi =
1240     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1241   SDValue CPILo =
1242     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1243   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1244 }
1245
1246 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1247   EVT PtrVT = Op.getValueType();
1248   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1249
1250   // 64-bit SVR4 ABI code is always position-independent.
1251   // The actual address of the GlobalValue is stored in the TOC.
1252   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1253     SDValue GA = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1254     return DAG.getNode(PPCISD::TOC_ENTRY, JT->getDebugLoc(), MVT::i64, GA,
1255                        DAG.getRegister(PPC::X2, MVT::i64));
1256   }
1257
1258   unsigned MOHiFlag, MOLoFlag;
1259   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1260   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1261   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1262   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1263 }
1264
1265 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1266                                              SelectionDAG &DAG) const {
1267   EVT PtrVT = Op.getValueType();
1268
1269   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1270
1271   unsigned MOHiFlag, MOLoFlag;
1272   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1273   SDValue TgtBAHi = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOHiFlag);
1274   SDValue TgtBALo = DAG.getTargetBlockAddress(BA, PtrVT, 0, MOLoFlag);
1275   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1276 }
1277
1278 SDValue PPCTargetLowering::LowerGlobalTLSAddress(SDValue Op,
1279                                               SelectionDAG &DAG) const {
1280
1281   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
1282   DebugLoc dl = GA->getDebugLoc();
1283   const GlobalValue *GV = GA->getGlobal();
1284   EVT PtrVT = getPointerTy();
1285   bool is64bit = PPCSubTarget.isPPC64();
1286
1287   TLSModel::Model model = getTargetMachine().getTLSModel(GV);
1288
1289   SDValue TGAHi = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1290                                              PPCII::MO_TPREL16_HA);
1291   SDValue TGALo = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0,
1292                                              PPCII::MO_TPREL16_LO);
1293
1294   if (model != TLSModel::LocalExec)
1295     llvm_unreachable("only local-exec TLS mode supported");
1296   SDValue TLSReg = DAG.getRegister(is64bit ? PPC::X13 : PPC::R2,
1297                                    is64bit ? MVT::i64 : MVT::i32);
1298   SDValue Hi = DAG.getNode(PPCISD::Hi, dl, PtrVT, TGAHi, TLSReg);
1299   return DAG.getNode(PPCISD::Lo, dl, PtrVT, TGALo, Hi);
1300 }
1301
1302 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1303                                               SelectionDAG &DAG) const {
1304   EVT PtrVT = Op.getValueType();
1305   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1306   DebugLoc DL = GSDN->getDebugLoc();
1307   const GlobalValue *GV = GSDN->getGlobal();
1308
1309   // 64-bit SVR4 ABI code is always position-independent.
1310   // The actual address of the GlobalValue is stored in the TOC.
1311   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1312     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1313     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1314                        DAG.getRegister(PPC::X2, MVT::i64));
1315   }
1316
1317   unsigned MOHiFlag, MOLoFlag;
1318   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1319
1320   SDValue GAHi =
1321     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1322   SDValue GALo =
1323     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1324
1325   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1326
1327   // If the global reference is actually to a non-lazy-pointer, we have to do an
1328   // extra load to get the address of the global.
1329   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1330     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1331                       false, false, false, 0);
1332   return Ptr;
1333 }
1334
1335 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1336   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1337   DebugLoc dl = Op.getDebugLoc();
1338
1339   // If we're comparing for equality to zero, expose the fact that this is
1340   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1341   // fold the new nodes.
1342   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1343     if (C->isNullValue() && CC == ISD::SETEQ) {
1344       EVT VT = Op.getOperand(0).getValueType();
1345       SDValue Zext = Op.getOperand(0);
1346       if (VT.bitsLT(MVT::i32)) {
1347         VT = MVT::i32;
1348         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1349       }
1350       unsigned Log2b = Log2_32(VT.getSizeInBits());
1351       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1352       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1353                                 DAG.getConstant(Log2b, MVT::i32));
1354       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1355     }
1356     // Leave comparisons against 0 and -1 alone for now, since they're usually
1357     // optimized.  FIXME: revisit this when we can custom lower all setcc
1358     // optimizations.
1359     if (C->isAllOnesValue() || C->isNullValue())
1360       return SDValue();
1361   }
1362
1363   // If we have an integer seteq/setne, turn it into a compare against zero
1364   // by xor'ing the rhs with the lhs, which is faster than setting a
1365   // condition register, reading it back out, and masking the correct bit.  The
1366   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1367   // the result to other bit-twiddling opportunities.
1368   EVT LHSVT = Op.getOperand(0).getValueType();
1369   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1370     EVT VT = Op.getValueType();
1371     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1372                                 Op.getOperand(1));
1373     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1374   }
1375   return SDValue();
1376 }
1377
1378 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1379                                       const PPCSubtarget &Subtarget) const {
1380   SDNode *Node = Op.getNode();
1381   EVT VT = Node->getValueType(0);
1382   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1383   SDValue InChain = Node->getOperand(0);
1384   SDValue VAListPtr = Node->getOperand(1);
1385   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1386   DebugLoc dl = Node->getDebugLoc();
1387
1388   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1389
1390   // gpr_index
1391   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1392                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1393                                     false, false, 0);
1394   InChain = GprIndex.getValue(1);
1395
1396   if (VT == MVT::i64) {
1397     // Check if GprIndex is even
1398     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1399                                  DAG.getConstant(1, MVT::i32));
1400     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1401                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1402     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1403                                           DAG.getConstant(1, MVT::i32));
1404     // Align GprIndex to be even if it isn't
1405     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1406                            GprIndex);
1407   }
1408
1409   // fpr index is 1 byte after gpr
1410   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1411                                DAG.getConstant(1, MVT::i32));
1412
1413   // fpr
1414   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1415                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1416                                     false, false, 0);
1417   InChain = FprIndex.getValue(1);
1418
1419   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1420                                        DAG.getConstant(8, MVT::i32));
1421
1422   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1423                                         DAG.getConstant(4, MVT::i32));
1424
1425   // areas
1426   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1427                                      MachinePointerInfo(), false, false,
1428                                      false, 0);
1429   InChain = OverflowArea.getValue(1);
1430
1431   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1432                                     MachinePointerInfo(), false, false,
1433                                     false, 0);
1434   InChain = RegSaveArea.getValue(1);
1435
1436   // select overflow_area if index > 8
1437   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1438                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1439
1440   // adjustment constant gpr_index * 4/8
1441   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1442                                     VT.isInteger() ? GprIndex : FprIndex,
1443                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1444                                                     MVT::i32));
1445
1446   // OurReg = RegSaveArea + RegConstant
1447   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1448                                RegConstant);
1449
1450   // Floating types are 32 bytes into RegSaveArea
1451   if (VT.isFloatingPoint())
1452     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1453                          DAG.getConstant(32, MVT::i32));
1454
1455   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1456   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1457                                    VT.isInteger() ? GprIndex : FprIndex,
1458                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1459                                                    MVT::i32));
1460
1461   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1462                               VT.isInteger() ? VAListPtr : FprPtr,
1463                               MachinePointerInfo(SV),
1464                               MVT::i8, false, false, 0);
1465
1466   // determine if we should load from reg_save_area or overflow_area
1467   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1468
1469   // increase overflow_area by 4/8 if gpr/fpr > 8
1470   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1471                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1472                                           MVT::i32));
1473
1474   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1475                              OverflowAreaPlusN);
1476
1477   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1478                               OverflowAreaPtr,
1479                               MachinePointerInfo(),
1480                               MVT::i32, false, false, 0);
1481
1482   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1483                      false, false, false, 0);
1484 }
1485
1486 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1487                                                   SelectionDAG &DAG) const {
1488   return Op.getOperand(0);
1489 }
1490
1491 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1492                                                 SelectionDAG &DAG) const {
1493   SDValue Chain = Op.getOperand(0);
1494   SDValue Trmp = Op.getOperand(1); // trampoline
1495   SDValue FPtr = Op.getOperand(2); // nested function
1496   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1497   DebugLoc dl = Op.getDebugLoc();
1498
1499   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1500   bool isPPC64 = (PtrVT == MVT::i64);
1501   Type *IntPtrTy =
1502     DAG.getTargetLoweringInfo().getDataLayout()->getIntPtrType(
1503                                                              *DAG.getContext());
1504
1505   TargetLowering::ArgListTy Args;
1506   TargetLowering::ArgListEntry Entry;
1507
1508   Entry.Ty = IntPtrTy;
1509   Entry.Node = Trmp; Args.push_back(Entry);
1510
1511   // TrampSize == (isPPC64 ? 48 : 40);
1512   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1513                                isPPC64 ? MVT::i64 : MVT::i32);
1514   Args.push_back(Entry);
1515
1516   Entry.Node = FPtr; Args.push_back(Entry);
1517   Entry.Node = Nest; Args.push_back(Entry);
1518
1519   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1520   TargetLowering::CallLoweringInfo CLI(Chain,
1521                                        Type::getVoidTy(*DAG.getContext()),
1522                                        false, false, false, false, 0,
1523                                        CallingConv::C,
1524                 /*isTailCall=*/false,
1525                                        /*doesNotRet=*/false,
1526                                        /*isReturnValueUsed=*/true,
1527                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1528                 Args, DAG, dl);
1529   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1530
1531   return CallResult.second;
1532 }
1533
1534 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1535                                         const PPCSubtarget &Subtarget) const {
1536   MachineFunction &MF = DAG.getMachineFunction();
1537   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1538
1539   DebugLoc dl = Op.getDebugLoc();
1540
1541   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1542     // vastart just stores the address of the VarArgsFrameIndex slot into the
1543     // memory location argument.
1544     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1545     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1546     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1547     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1548                         MachinePointerInfo(SV),
1549                         false, false, 0);
1550   }
1551
1552   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1553   // We suppose the given va_list is already allocated.
1554   //
1555   // typedef struct {
1556   //  char gpr;     /* index into the array of 8 GPRs
1557   //                 * stored in the register save area
1558   //                 * gpr=0 corresponds to r3,
1559   //                 * gpr=1 to r4, etc.
1560   //                 */
1561   //  char fpr;     /* index into the array of 8 FPRs
1562   //                 * stored in the register save area
1563   //                 * fpr=0 corresponds to f1,
1564   //                 * fpr=1 to f2, etc.
1565   //                 */
1566   //  char *overflow_arg_area;
1567   //                /* location on stack that holds
1568   //                 * the next overflow argument
1569   //                 */
1570   //  char *reg_save_area;
1571   //               /* where r3:r10 and f1:f8 (if saved)
1572   //                * are stored
1573   //                */
1574   // } va_list[1];
1575
1576
1577   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1578   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1579
1580
1581   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1582
1583   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1584                                             PtrVT);
1585   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1586                                  PtrVT);
1587
1588   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1589   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1590
1591   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1592   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1593
1594   uint64_t FPROffset = 1;
1595   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1596
1597   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1598
1599   // Store first byte : number of int regs
1600   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1601                                          Op.getOperand(1),
1602                                          MachinePointerInfo(SV),
1603                                          MVT::i8, false, false, 0);
1604   uint64_t nextOffset = FPROffset;
1605   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1606                                   ConstFPROffset);
1607
1608   // Store second byte : number of float regs
1609   SDValue secondStore =
1610     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1611                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1612                       false, false, 0);
1613   nextOffset += StackOffset;
1614   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1615
1616   // Store second word : arguments given on stack
1617   SDValue thirdStore =
1618     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1619                  MachinePointerInfo(SV, nextOffset),
1620                  false, false, 0);
1621   nextOffset += FrameOffset;
1622   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1623
1624   // Store third word : arguments given in registers
1625   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1626                       MachinePointerInfo(SV, nextOffset),
1627                       false, false, 0);
1628
1629 }
1630
1631 #include "PPCGenCallingConv.inc"
1632
1633 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1634                                      CCValAssign::LocInfo &LocInfo,
1635                                      ISD::ArgFlagsTy &ArgFlags,
1636                                      CCState &State) {
1637   return true;
1638 }
1639
1640 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1641                                             MVT &LocVT,
1642                                             CCValAssign::LocInfo &LocInfo,
1643                                             ISD::ArgFlagsTy &ArgFlags,
1644                                             CCState &State) {
1645   static const uint16_t ArgRegs[] = {
1646     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1647     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1648   };
1649   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1650
1651   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1652
1653   // Skip one register if the first unallocated register has an even register
1654   // number and there are still argument registers available which have not been
1655   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1656   // need to skip a register if RegNum is odd.
1657   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1658     State.AllocateReg(ArgRegs[RegNum]);
1659   }
1660
1661   // Always return false here, as this function only makes sure that the first
1662   // unallocated register has an odd register number and does not actually
1663   // allocate a register for the current argument.
1664   return false;
1665 }
1666
1667 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1668                                               MVT &LocVT,
1669                                               CCValAssign::LocInfo &LocInfo,
1670                                               ISD::ArgFlagsTy &ArgFlags,
1671                                               CCState &State) {
1672   static const uint16_t ArgRegs[] = {
1673     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1674     PPC::F8
1675   };
1676
1677   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1678
1679   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1680
1681   // If there is only one Floating-point register left we need to put both f64
1682   // values of a split ppc_fp128 value on the stack.
1683   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1684     State.AllocateReg(ArgRegs[RegNum]);
1685   }
1686
1687   // Always return false here, as this function only makes sure that the two f64
1688   // values a ppc_fp128 value is split into are both passed in registers or both
1689   // passed on the stack and does not actually allocate a register for the
1690   // current argument.
1691   return false;
1692 }
1693
1694 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1695 /// on Darwin.
1696 static const uint16_t *GetFPR() {
1697   static const uint16_t FPR[] = {
1698     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1699     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1700   };
1701
1702   return FPR;
1703 }
1704
1705 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1706 /// the stack.
1707 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1708                                        unsigned PtrByteSize) {
1709   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1710   if (Flags.isByVal())
1711     ArgSize = Flags.getByValSize();
1712   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1713
1714   return ArgSize;
1715 }
1716
1717 SDValue
1718 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1719                                         CallingConv::ID CallConv, bool isVarArg,
1720                                         const SmallVectorImpl<ISD::InputArg>
1721                                           &Ins,
1722                                         DebugLoc dl, SelectionDAG &DAG,
1723                                         SmallVectorImpl<SDValue> &InVals)
1724                                           const {
1725   if (PPCSubTarget.isSVR4ABI()) {
1726     if (PPCSubTarget.isPPC64())
1727       return LowerFormalArguments_64SVR4(Chain, CallConv, isVarArg, Ins,
1728                                          dl, DAG, InVals);
1729     else
1730       return LowerFormalArguments_32SVR4(Chain, CallConv, isVarArg, Ins,
1731                                          dl, DAG, InVals);
1732   } else {
1733     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1734                                        dl, DAG, InVals);
1735   }
1736 }
1737
1738 SDValue
1739 PPCTargetLowering::LowerFormalArguments_32SVR4(
1740                                       SDValue Chain,
1741                                       CallingConv::ID CallConv, bool isVarArg,
1742                                       const SmallVectorImpl<ISD::InputArg>
1743                                         &Ins,
1744                                       DebugLoc dl, SelectionDAG &DAG,
1745                                       SmallVectorImpl<SDValue> &InVals) const {
1746
1747   // 32-bit SVR4 ABI Stack Frame Layout:
1748   //              +-----------------------------------+
1749   //        +-->  |            Back chain             |
1750   //        |     +-----------------------------------+
1751   //        |     | Floating-point register save area |
1752   //        |     +-----------------------------------+
1753   //        |     |    General register save area     |
1754   //        |     +-----------------------------------+
1755   //        |     |          CR save word             |
1756   //        |     +-----------------------------------+
1757   //        |     |         VRSAVE save word          |
1758   //        |     +-----------------------------------+
1759   //        |     |         Alignment padding         |
1760   //        |     +-----------------------------------+
1761   //        |     |     Vector register save area     |
1762   //        |     +-----------------------------------+
1763   //        |     |       Local variable space        |
1764   //        |     +-----------------------------------+
1765   //        |     |        Parameter list area        |
1766   //        |     +-----------------------------------+
1767   //        |     |           LR save word            |
1768   //        |     +-----------------------------------+
1769   // SP-->  +---  |            Back chain             |
1770   //              +-----------------------------------+
1771   //
1772   // Specifications:
1773   //   System V Application Binary Interface PowerPC Processor Supplement
1774   //   AltiVec Technology Programming Interface Manual
1775
1776   MachineFunction &MF = DAG.getMachineFunction();
1777   MachineFrameInfo *MFI = MF.getFrameInfo();
1778   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1779
1780   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1781   // Potential tail calls could cause overwriting of argument stack slots.
1782   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1783                        (CallConv == CallingConv::Fast));
1784   unsigned PtrByteSize = 4;
1785
1786   // Assign locations to all of the incoming arguments.
1787   SmallVector<CCValAssign, 16> ArgLocs;
1788   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1789                  getTargetMachine(), ArgLocs, *DAG.getContext());
1790
1791   // Reserve space for the linkage area on the stack.
1792   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1793
1794   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1795
1796   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1797     CCValAssign &VA = ArgLocs[i];
1798
1799     // Arguments stored in registers.
1800     if (VA.isRegLoc()) {
1801       const TargetRegisterClass *RC;
1802       EVT ValVT = VA.getValVT();
1803
1804       switch (ValVT.getSimpleVT().SimpleTy) {
1805         default:
1806           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1807         case MVT::i32:
1808           RC = &PPC::GPRCRegClass;
1809           break;
1810         case MVT::f32:
1811           RC = &PPC::F4RCRegClass;
1812           break;
1813         case MVT::f64:
1814           RC = &PPC::F8RCRegClass;
1815           break;
1816         case MVT::v16i8:
1817         case MVT::v8i16:
1818         case MVT::v4i32:
1819         case MVT::v4f32:
1820           RC = &PPC::VRRCRegClass;
1821           break;
1822       }
1823
1824       // Transform the arguments stored in physical registers into virtual ones.
1825       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1826       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1827
1828       InVals.push_back(ArgValue);
1829     } else {
1830       // Argument stored in memory.
1831       assert(VA.isMemLoc());
1832
1833       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1834       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1835                                       isImmutable);
1836
1837       // Create load nodes to retrieve arguments from the stack.
1838       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1839       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1840                                    MachinePointerInfo(),
1841                                    false, false, false, 0));
1842     }
1843   }
1844
1845   // Assign locations to all of the incoming aggregate by value arguments.
1846   // Aggregates passed by value are stored in the local variable space of the
1847   // caller's stack frame, right above the parameter list area.
1848   SmallVector<CCValAssign, 16> ByValArgLocs;
1849   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1850                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1851
1852   // Reserve stack space for the allocations in CCInfo.
1853   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1854
1855   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1856
1857   // Area that is at least reserved in the caller of this function.
1858   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1859
1860   // Set the size that is at least reserved in caller of this function.  Tail
1861   // call optimized function's reserved stack space needs to be aligned so that
1862   // taking the difference between two stack areas will result in an aligned
1863   // stack.
1864   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1865
1866   MinReservedArea =
1867     std::max(MinReservedArea,
1868              PPCFrameLowering::getMinCallFrameSize(false, false));
1869
1870   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1871     getStackAlignment();
1872   unsigned AlignMask = TargetAlign-1;
1873   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1874
1875   FI->setMinReservedArea(MinReservedArea);
1876
1877   SmallVector<SDValue, 8> MemOps;
1878
1879   // If the function takes variable number of arguments, make a frame index for
1880   // the start of the first vararg value... for expansion of llvm.va_start.
1881   if (isVarArg) {
1882     static const uint16_t GPArgRegs[] = {
1883       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1884       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1885     };
1886     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1887
1888     static const uint16_t FPArgRegs[] = {
1889       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1890       PPC::F8
1891     };
1892     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1893
1894     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1895                                                           NumGPArgRegs));
1896     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1897                                                           NumFPArgRegs));
1898
1899     // Make room for NumGPArgRegs and NumFPArgRegs.
1900     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1901                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1902
1903     FuncInfo->setVarArgsStackOffset(
1904       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1905                              CCInfo.getNextStackOffset(), true));
1906
1907     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1908     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1909
1910     // The fixed integer arguments of a variadic function are stored to the
1911     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1912     // the result of va_next.
1913     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1914       // Get an existing live-in vreg, or add a new one.
1915       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1916       if (!VReg)
1917         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1918
1919       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1920       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1921                                    MachinePointerInfo(), false, false, 0);
1922       MemOps.push_back(Store);
1923       // Increment the address by four for the next argument to store
1924       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1925       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1926     }
1927
1928     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1929     // is set.
1930     // The double arguments are stored to the VarArgsFrameIndex
1931     // on the stack.
1932     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1933       // Get an existing live-in vreg, or add a new one.
1934       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1935       if (!VReg)
1936         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1937
1938       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1939       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1940                                    MachinePointerInfo(), false, false, 0);
1941       MemOps.push_back(Store);
1942       // Increment the address by eight for the next argument to store
1943       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1944                                          PtrVT);
1945       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1946     }
1947   }
1948
1949   if (!MemOps.empty())
1950     Chain = DAG.getNode(ISD::TokenFactor, dl,
1951                         MVT::Other, &MemOps[0], MemOps.size());
1952
1953   return Chain;
1954 }
1955
1956 SDValue
1957 PPCTargetLowering::LowerFormalArguments_64SVR4(
1958                                       SDValue Chain,
1959                                       CallingConv::ID CallConv, bool isVarArg,
1960                                       const SmallVectorImpl<ISD::InputArg>
1961                                         &Ins,
1962                                       DebugLoc dl, SelectionDAG &DAG,
1963                                       SmallVectorImpl<SDValue> &InVals) const {
1964   // TODO: add description of PPC stack frame format, or at least some docs.
1965   //
1966   MachineFunction &MF = DAG.getMachineFunction();
1967   MachineFrameInfo *MFI = MF.getFrameInfo();
1968   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1969
1970   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1971   // Potential tail calls could cause overwriting of argument stack slots.
1972   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
1973                        (CallConv == CallingConv::Fast));
1974   unsigned PtrByteSize = 8;
1975
1976   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(true, true);
1977   // Area that is at least reserved in caller of this function.
1978   unsigned MinReservedArea = ArgOffset;
1979
1980   static const uint16_t GPR[] = {
1981     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1982     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1983   };
1984
1985   static const uint16_t *FPR = GetFPR();
1986
1987   static const uint16_t VR[] = {
1988     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1989     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1990   };
1991
1992   const unsigned Num_GPR_Regs = array_lengthof(GPR);
1993   const unsigned Num_FPR_Regs = 13;
1994   const unsigned Num_VR_Regs  = array_lengthof(VR);
1995
1996   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1997
1998   // Add DAG nodes to load the arguments or copy them out of registers.  On
1999   // entry to a function on PPC, the arguments start after the linkage area,
2000   // although the first ones are often in registers.
2001
2002   SmallVector<SDValue, 8> MemOps;
2003   unsigned nAltivecParamsAtEnd = 0;
2004   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2005   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2006     SDValue ArgVal;
2007     bool needsLoad = false;
2008     EVT ObjectVT = Ins[ArgNo].VT;
2009     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2010     unsigned ArgSize = ObjSize;
2011     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2012
2013     unsigned CurArgOffset = ArgOffset;
2014
2015     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2016     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2017         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2018       if (isVarArg) {
2019         MinReservedArea = ((MinReservedArea+15)/16)*16;
2020         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2021                                                   Flags,
2022                                                   PtrByteSize);
2023       } else
2024         nAltivecParamsAtEnd++;
2025     } else
2026       // Calculate min reserved area.
2027       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2028                                                 Flags,
2029                                                 PtrByteSize);
2030
2031     // FIXME the codegen can be much improved in some cases.
2032     // We do not have to keep everything in memory.
2033     if (Flags.isByVal()) {
2034       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2035       ObjSize = Flags.getByValSize();
2036       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2037       // All aggregates smaller than 8 bytes must be passed right-justified.
2038       if (ObjSize==1 || ObjSize==2) {
2039         CurArgOffset = CurArgOffset + (4 - ObjSize);
2040       }
2041       // The value of the object is its address.
2042       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2043       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2044       InVals.push_back(FIN);
2045       if (ObjSize==1 || ObjSize==2 || ObjSize==4) {
2046         if (GPR_idx != Num_GPR_Regs) {
2047           unsigned VReg;
2048           VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2049           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2050           EVT ObjType = (ObjSize == 1 ? MVT::i8 :
2051                          (ObjSize == 2 ? MVT::i16 : MVT::i32));
2052           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2053                                             MachinePointerInfo(FuncArg,
2054                                               CurArgOffset),
2055                                             ObjType, false, false, 0);
2056           MemOps.push_back(Store);
2057           ++GPR_idx;
2058         }
2059
2060         ArgOffset += PtrByteSize;
2061
2062         continue;
2063       }
2064       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2065         // Store whatever pieces of the object are in registers
2066         // to memory.  ArgOffset will be the address of the beginning
2067         // of the object.
2068         if (GPR_idx != Num_GPR_Regs) {
2069           unsigned VReg;
2070           VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2071           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2072           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2073           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2074           SDValue Shifted = Val;
2075
2076           // For 64-bit SVR4, small structs come in right-adjusted.
2077           // Shift them left so the following logic works as expected.
2078           if (ObjSize < 8) {
2079             SDValue ShiftAmt = DAG.getConstant(64 - 8 * ObjSize, PtrVT);
2080             Shifted = DAG.getNode(ISD::SHL, dl, PtrVT, Val, ShiftAmt);
2081           }
2082
2083           SDValue Store = DAG.getStore(Val.getValue(1), dl, Shifted, FIN,
2084                                        MachinePointerInfo(FuncArg, ArgOffset),
2085                                        false, false, 0);
2086           MemOps.push_back(Store);
2087           ++GPR_idx;
2088           ArgOffset += PtrByteSize;
2089         } else {
2090           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2091           break;
2092         }
2093       }
2094       continue;
2095     }
2096
2097     switch (ObjectVT.getSimpleVT().SimpleTy) {
2098     default: llvm_unreachable("Unhandled argument type!");
2099     case MVT::i32:
2100     case MVT::i64:
2101       if (GPR_idx != Num_GPR_Regs) {
2102         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2103         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2104
2105         if (ObjectVT == MVT::i32) {
2106           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2107           // value to MVT::i64 and then truncate to the correct register size.
2108           if (Flags.isSExt())
2109             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2110                                  DAG.getValueType(ObjectVT));
2111           else if (Flags.isZExt())
2112             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2113                                  DAG.getValueType(ObjectVT));
2114
2115           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2116         }
2117
2118         ++GPR_idx;
2119       } else {
2120         needsLoad = true;
2121         ArgSize = PtrByteSize;
2122       }
2123       ArgOffset += 8;
2124       break;
2125
2126     case MVT::f32:
2127     case MVT::f64:
2128       // Every 8 bytes of argument space consumes one of the GPRs available for
2129       // argument passing.
2130       if (GPR_idx != Num_GPR_Regs) {
2131         ++GPR_idx;
2132       }
2133       if (FPR_idx != Num_FPR_Regs) {
2134         unsigned VReg;
2135
2136         if (ObjectVT == MVT::f32)
2137           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2138         else
2139           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2140
2141         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2142         ++FPR_idx;
2143       } else {
2144         needsLoad = true;
2145         ArgSize = PtrByteSize;
2146       }
2147
2148       ArgOffset += 8;
2149       break;
2150     case MVT::v4f32:
2151     case MVT::v4i32:
2152     case MVT::v8i16:
2153     case MVT::v16i8:
2154       // Note that vector arguments in registers don't reserve stack space,
2155       // except in varargs functions.
2156       if (VR_idx != Num_VR_Regs) {
2157         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2158         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2159         if (isVarArg) {
2160           while ((ArgOffset % 16) != 0) {
2161             ArgOffset += PtrByteSize;
2162             if (GPR_idx != Num_GPR_Regs)
2163               GPR_idx++;
2164           }
2165           ArgOffset += 16;
2166           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2167         }
2168         ++VR_idx;
2169       } else {
2170         // Vectors are aligned.
2171         ArgOffset = ((ArgOffset+15)/16)*16;
2172         CurArgOffset = ArgOffset;
2173         ArgOffset += 16;
2174         needsLoad = true;
2175       }
2176       break;
2177     }
2178
2179     // We need to load the argument to a virtual register if we determined
2180     // above that we ran out of physical registers of the appropriate type.
2181     if (needsLoad) {
2182       int FI = MFI->CreateFixedObject(ObjSize,
2183                                       CurArgOffset + (ArgSize - ObjSize),
2184                                       isImmutable);
2185       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2186       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2187                            false, false, false, 0);
2188     }
2189
2190     InVals.push_back(ArgVal);
2191   }
2192
2193   // Set the size that is at least reserved in caller of this function.  Tail
2194   // call optimized function's reserved stack space needs to be aligned so that
2195   // taking the difference between two stack areas will result in an aligned
2196   // stack.
2197   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2198   // Add the Altivec parameters at the end, if needed.
2199   if (nAltivecParamsAtEnd) {
2200     MinReservedArea = ((MinReservedArea+15)/16)*16;
2201     MinReservedArea += 16*nAltivecParamsAtEnd;
2202   }
2203   MinReservedArea =
2204     std::max(MinReservedArea,
2205              PPCFrameLowering::getMinCallFrameSize(true, true));
2206   unsigned TargetAlign
2207     = DAG.getMachineFunction().getTarget().getFrameLowering()->
2208         getStackAlignment();
2209   unsigned AlignMask = TargetAlign-1;
2210   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2211   FI->setMinReservedArea(MinReservedArea);
2212
2213   // If the function takes variable number of arguments, make a frame index for
2214   // the start of the first vararg value... for expansion of llvm.va_start.
2215   if (isVarArg) {
2216     int Depth = ArgOffset;
2217
2218     FuncInfo->setVarArgsFrameIndex(
2219       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2220                              Depth, true));
2221     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2222
2223     // If this function is vararg, store any remaining integer argument regs
2224     // to their spots on the stack so that they may be loaded by deferencing the
2225     // result of va_next.
2226     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2227       unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2228       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2229       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2230                                    MachinePointerInfo(), false, false, 0);
2231       MemOps.push_back(Store);
2232       // Increment the address by four for the next argument to store
2233       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2234       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2235     }
2236   }
2237
2238   if (!MemOps.empty())
2239     Chain = DAG.getNode(ISD::TokenFactor, dl,
2240                         MVT::Other, &MemOps[0], MemOps.size());
2241
2242   return Chain;
2243 }
2244
2245 SDValue
2246 PPCTargetLowering::LowerFormalArguments_Darwin(
2247                                       SDValue Chain,
2248                                       CallingConv::ID CallConv, bool isVarArg,
2249                                       const SmallVectorImpl<ISD::InputArg>
2250                                         &Ins,
2251                                       DebugLoc dl, SelectionDAG &DAG,
2252                                       SmallVectorImpl<SDValue> &InVals) const {
2253   // TODO: add description of PPC stack frame format, or at least some docs.
2254   //
2255   MachineFunction &MF = DAG.getMachineFunction();
2256   MachineFrameInfo *MFI = MF.getFrameInfo();
2257   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
2258
2259   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2260   bool isPPC64 = PtrVT == MVT::i64;
2261   // Potential tail calls could cause overwriting of argument stack slots.
2262   bool isImmutable = !(getTargetMachine().Options.GuaranteedTailCallOpt &&
2263                        (CallConv == CallingConv::Fast));
2264   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2265
2266   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
2267   // Area that is at least reserved in caller of this function.
2268   unsigned MinReservedArea = ArgOffset;
2269
2270   static const uint16_t GPR_32[] = {           // 32-bit registers.
2271     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
2272     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
2273   };
2274   static const uint16_t GPR_64[] = {           // 64-bit registers.
2275     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
2276     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
2277   };
2278
2279   static const uint16_t *FPR = GetFPR();
2280
2281   static const uint16_t VR[] = {
2282     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
2283     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
2284   };
2285
2286   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
2287   const unsigned Num_FPR_Regs = 13;
2288   const unsigned Num_VR_Regs  = array_lengthof( VR);
2289
2290   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
2291
2292   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
2293
2294   // In 32-bit non-varargs functions, the stack space for vectors is after the
2295   // stack space for non-vectors.  We do not use this space unless we have
2296   // too many vectors to fit in registers, something that only occurs in
2297   // constructed examples:), but we have to walk the arglist to figure
2298   // that out...for the pathological case, compute VecArgOffset as the
2299   // start of the vector parameter area.  Computing VecArgOffset is the
2300   // entire point of the following loop.
2301   unsigned VecArgOffset = ArgOffset;
2302   if (!isVarArg && !isPPC64) {
2303     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
2304          ++ArgNo) {
2305       EVT ObjectVT = Ins[ArgNo].VT;
2306       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2307
2308       if (Flags.isByVal()) {
2309         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
2310         unsigned ObjSize = Flags.getByValSize();
2311         unsigned ArgSize =
2312                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2313         VecArgOffset += ArgSize;
2314         continue;
2315       }
2316
2317       switch(ObjectVT.getSimpleVT().SimpleTy) {
2318       default: llvm_unreachable("Unhandled argument type!");
2319       case MVT::i32:
2320       case MVT::f32:
2321         VecArgOffset += 4;
2322         break;
2323       case MVT::i64:  // PPC64
2324       case MVT::f64:
2325         // FIXME: We are guaranteed to be !isPPC64 at this point.
2326         // Does MVT::i64 apply?
2327         VecArgOffset += 8;
2328         break;
2329       case MVT::v4f32:
2330       case MVT::v4i32:
2331       case MVT::v8i16:
2332       case MVT::v16i8:
2333         // Nothing to do, we're only looking at Nonvector args here.
2334         break;
2335       }
2336     }
2337   }
2338   // We've found where the vector parameter area in memory is.  Skip the
2339   // first 12 parameters; these don't use that memory.
2340   VecArgOffset = ((VecArgOffset+15)/16)*16;
2341   VecArgOffset += 12*16;
2342
2343   // Add DAG nodes to load the arguments or copy them out of registers.  On
2344   // entry to a function on PPC, the arguments start after the linkage area,
2345   // although the first ones are often in registers.
2346
2347   SmallVector<SDValue, 8> MemOps;
2348   unsigned nAltivecParamsAtEnd = 0;
2349   Function::const_arg_iterator FuncArg = MF.getFunction()->arg_begin();
2350   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo, ++FuncArg) {
2351     SDValue ArgVal;
2352     bool needsLoad = false;
2353     EVT ObjectVT = Ins[ArgNo].VT;
2354     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
2355     unsigned ArgSize = ObjSize;
2356     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
2357
2358     unsigned CurArgOffset = ArgOffset;
2359
2360     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
2361     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
2362         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
2363       if (isVarArg || isPPC64) {
2364         MinReservedArea = ((MinReservedArea+15)/16)*16;
2365         MinReservedArea += CalculateStackSlotSize(ObjectVT,
2366                                                   Flags,
2367                                                   PtrByteSize);
2368       } else  nAltivecParamsAtEnd++;
2369     } else
2370       // Calculate min reserved area.
2371       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
2372                                                 Flags,
2373                                                 PtrByteSize);
2374
2375     // FIXME the codegen can be much improved in some cases.
2376     // We do not have to keep everything in memory.
2377     if (Flags.isByVal()) {
2378       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
2379       ObjSize = Flags.getByValSize();
2380       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
2381       // Objects of size 1 and 2 are right justified, everything else is
2382       // left justified.  This means the memory address is adjusted forwards.
2383       if (ObjSize==1 || ObjSize==2) {
2384         CurArgOffset = CurArgOffset + (4 - ObjSize);
2385       }
2386       // The value of the object is its address.
2387       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
2388       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2389       InVals.push_back(FIN);
2390       if (ObjSize==1 || ObjSize==2) {
2391         if (GPR_idx != Num_GPR_Regs) {
2392           unsigned VReg;
2393           if (isPPC64)
2394             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2395           else
2396             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2397           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2398           EVT ObjType = (ObjSize == 1 ? MVT::i8 :
2399                          (ObjSize == 2 ? MVT::i16 : MVT::i32));
2400           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
2401                                             MachinePointerInfo(FuncArg,
2402                                               CurArgOffset),
2403                                             ObjType, false, false, 0);
2404           MemOps.push_back(Store);
2405           ++GPR_idx;
2406         }
2407
2408         ArgOffset += PtrByteSize;
2409
2410         continue;
2411       }
2412       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2413         // Store whatever pieces of the object are in registers
2414         // to memory.  ArgOffset will be the address of the beginning
2415         // of the object.
2416         if (GPR_idx != Num_GPR_Regs) {
2417           unsigned VReg;
2418           if (isPPC64)
2419             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2420           else
2421             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2422           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2423           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2424           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2425           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2426                                        MachinePointerInfo(FuncArg, ArgOffset),
2427                                        false, false, 0);
2428           MemOps.push_back(Store);
2429           ++GPR_idx;
2430           ArgOffset += PtrByteSize;
2431         } else {
2432           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2433           break;
2434         }
2435       }
2436       continue;
2437     }
2438
2439     switch (ObjectVT.getSimpleVT().SimpleTy) {
2440     default: llvm_unreachable("Unhandled argument type!");
2441     case MVT::i32:
2442       if (!isPPC64) {
2443         if (GPR_idx != Num_GPR_Regs) {
2444           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2445           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2446           ++GPR_idx;
2447         } else {
2448           needsLoad = true;
2449           ArgSize = PtrByteSize;
2450         }
2451         // All int arguments reserve stack space in the Darwin ABI.
2452         ArgOffset += PtrByteSize;
2453         break;
2454       }
2455       // FALLTHROUGH
2456     case MVT::i64:  // PPC64
2457       if (GPR_idx != Num_GPR_Regs) {
2458         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2459         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2460
2461         if (ObjectVT == MVT::i32) {
2462           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2463           // value to MVT::i64 and then truncate to the correct register size.
2464           if (Flags.isSExt())
2465             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2466                                  DAG.getValueType(ObjectVT));
2467           else if (Flags.isZExt())
2468             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2469                                  DAG.getValueType(ObjectVT));
2470
2471           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2472         }
2473
2474         ++GPR_idx;
2475       } else {
2476         needsLoad = true;
2477         ArgSize = PtrByteSize;
2478       }
2479       // All int arguments reserve stack space in the Darwin ABI.
2480       ArgOffset += 8;
2481       break;
2482
2483     case MVT::f32:
2484     case MVT::f64:
2485       // Every 4 bytes of argument space consumes one of the GPRs available for
2486       // argument passing.
2487       if (GPR_idx != Num_GPR_Regs) {
2488         ++GPR_idx;
2489         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2490           ++GPR_idx;
2491       }
2492       if (FPR_idx != Num_FPR_Regs) {
2493         unsigned VReg;
2494
2495         if (ObjectVT == MVT::f32)
2496           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2497         else
2498           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2499
2500         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2501         ++FPR_idx;
2502       } else {
2503         needsLoad = true;
2504       }
2505
2506       // All FP arguments reserve stack space in the Darwin ABI.
2507       ArgOffset += isPPC64 ? 8 : ObjSize;
2508       break;
2509     case MVT::v4f32:
2510     case MVT::v4i32:
2511     case MVT::v8i16:
2512     case MVT::v16i8:
2513       // Note that vector arguments in registers don't reserve stack space,
2514       // except in varargs functions.
2515       if (VR_idx != Num_VR_Regs) {
2516         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2517         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2518         if (isVarArg) {
2519           while ((ArgOffset % 16) != 0) {
2520             ArgOffset += PtrByteSize;
2521             if (GPR_idx != Num_GPR_Regs)
2522               GPR_idx++;
2523           }
2524           ArgOffset += 16;
2525           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2526         }
2527         ++VR_idx;
2528       } else {
2529         if (!isVarArg && !isPPC64) {
2530           // Vectors go after all the nonvectors.
2531           CurArgOffset = VecArgOffset;
2532           VecArgOffset += 16;
2533         } else {
2534           // Vectors are aligned.
2535           ArgOffset = ((ArgOffset+15)/16)*16;
2536           CurArgOffset = ArgOffset;
2537           ArgOffset += 16;
2538         }
2539         needsLoad = true;
2540       }
2541       break;
2542     }
2543
2544     // We need to load the argument to a virtual register if we determined above
2545     // that we ran out of physical registers of the appropriate type.
2546     if (needsLoad) {
2547       int FI = MFI->CreateFixedObject(ObjSize,
2548                                       CurArgOffset + (ArgSize - ObjSize),
2549                                       isImmutable);
2550       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2551       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2552                            false, false, false, 0);
2553     }
2554
2555     InVals.push_back(ArgVal);
2556   }
2557
2558   // Set the size that is at least reserved in caller of this function.  Tail
2559   // call optimized function's reserved stack space needs to be aligned so that
2560   // taking the difference between two stack areas will result in an aligned
2561   // stack.
2562   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2563   // Add the Altivec parameters at the end, if needed.
2564   if (nAltivecParamsAtEnd) {
2565     MinReservedArea = ((MinReservedArea+15)/16)*16;
2566     MinReservedArea += 16*nAltivecParamsAtEnd;
2567   }
2568   MinReservedArea =
2569     std::max(MinReservedArea,
2570              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2571   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2572     getStackAlignment();
2573   unsigned AlignMask = TargetAlign-1;
2574   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2575   FI->setMinReservedArea(MinReservedArea);
2576
2577   // If the function takes variable number of arguments, make a frame index for
2578   // the start of the first vararg value... for expansion of llvm.va_start.
2579   if (isVarArg) {
2580     int Depth = ArgOffset;
2581
2582     FuncInfo->setVarArgsFrameIndex(
2583       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2584                              Depth, true));
2585     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2586
2587     // If this function is vararg, store any remaining integer argument regs
2588     // to their spots on the stack so that they may be loaded by deferencing the
2589     // result of va_next.
2590     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2591       unsigned VReg;
2592
2593       if (isPPC64)
2594         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2595       else
2596         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2597
2598       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2599       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2600                                    MachinePointerInfo(), false, false, 0);
2601       MemOps.push_back(Store);
2602       // Increment the address by four for the next argument to store
2603       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2604       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2605     }
2606   }
2607
2608   if (!MemOps.empty())
2609     Chain = DAG.getNode(ISD::TokenFactor, dl,
2610                         MVT::Other, &MemOps[0], MemOps.size());
2611
2612   return Chain;
2613 }
2614
2615 /// CalculateParameterAndLinkageAreaSize - Get the size of the parameter plus
2616 /// linkage area for the Darwin ABI, or the 64-bit SVR4 ABI.
2617 static unsigned
2618 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2619                                      bool isPPC64,
2620                                      bool isVarArg,
2621                                      unsigned CC,
2622                                      const SmallVectorImpl<ISD::OutputArg>
2623                                        &Outs,
2624                                      const SmallVectorImpl<SDValue> &OutVals,
2625                                      unsigned &nAltivecParamsAtEnd) {
2626   // Count how many bytes are to be pushed on the stack, including the linkage
2627   // area, and parameter passing area.  We start with 24/48 bytes, which is
2628   // prereserved space for [SP][CR][LR][3 x unused].
2629   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2630   unsigned NumOps = Outs.size();
2631   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2632
2633   // Add up all the space actually used.
2634   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2635   // they all go in registers, but we must reserve stack space for them for
2636   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2637   // assigned stack space in order, with padding so Altivec parameters are
2638   // 16-byte aligned.
2639   nAltivecParamsAtEnd = 0;
2640   for (unsigned i = 0; i != NumOps; ++i) {
2641     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2642     EVT ArgVT = Outs[i].VT;
2643     // Varargs Altivec parameters are padded to a 16 byte boundary.
2644     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2645         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2646       if (!isVarArg && !isPPC64) {
2647         // Non-varargs Altivec parameters go after all the non-Altivec
2648         // parameters; handle those later so we know how much padding we need.
2649         nAltivecParamsAtEnd++;
2650         continue;
2651       }
2652       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2653       NumBytes = ((NumBytes+15)/16)*16;
2654     }
2655     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2656   }
2657
2658    // Allow for Altivec parameters at the end, if needed.
2659   if (nAltivecParamsAtEnd) {
2660     NumBytes = ((NumBytes+15)/16)*16;
2661     NumBytes += 16*nAltivecParamsAtEnd;
2662   }
2663
2664   // The prolog code of the callee may store up to 8 GPR argument registers to
2665   // the stack, allowing va_start to index over them in memory if its varargs.
2666   // Because we cannot tell if this is needed on the caller side, we have to
2667   // conservatively assume that it is needed.  As such, make sure we have at
2668   // least enough stack space for the caller to store the 8 GPRs.
2669   NumBytes = std::max(NumBytes,
2670                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2671
2672   // Tail call needs the stack to be aligned.
2673   if (CC == CallingConv::Fast && DAG.getTarget().Options.GuaranteedTailCallOpt){
2674     unsigned TargetAlign = DAG.getMachineFunction().getTarget().
2675       getFrameLowering()->getStackAlignment();
2676     unsigned AlignMask = TargetAlign-1;
2677     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2678   }
2679
2680   return NumBytes;
2681 }
2682
2683 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2684 /// adjusted to accommodate the arguments for the tailcall.
2685 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2686                                    unsigned ParamSize) {
2687
2688   if (!isTailCall) return 0;
2689
2690   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2691   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2692   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2693   // Remember only if the new adjustement is bigger.
2694   if (SPDiff < FI->getTailCallSPDelta())
2695     FI->setTailCallSPDelta(SPDiff);
2696
2697   return SPDiff;
2698 }
2699
2700 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2701 /// for tail call optimization. Targets which want to do tail call
2702 /// optimization should implement this function.
2703 bool
2704 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2705                                                      CallingConv::ID CalleeCC,
2706                                                      bool isVarArg,
2707                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2708                                                      SelectionDAG& DAG) const {
2709   if (!getTargetMachine().Options.GuaranteedTailCallOpt)
2710     return false;
2711
2712   // Variable argument functions are not supported.
2713   if (isVarArg)
2714     return false;
2715
2716   MachineFunction &MF = DAG.getMachineFunction();
2717   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2718   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2719     // Functions containing by val parameters are not supported.
2720     for (unsigned i = 0; i != Ins.size(); i++) {
2721        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2722        if (Flags.isByVal()) return false;
2723     }
2724
2725     // Non PIC/GOT  tail calls are supported.
2726     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2727       return true;
2728
2729     // At the moment we can only do local tail calls (in same module, hidden
2730     // or protected) if we are generating PIC.
2731     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2732       return G->getGlobal()->hasHiddenVisibility()
2733           || G->getGlobal()->hasProtectedVisibility();
2734   }
2735
2736   return false;
2737 }
2738
2739 /// isCallCompatibleAddress - Return the immediate to use if the specified
2740 /// 32-bit value is representable in the immediate field of a BxA instruction.
2741 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2742   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2743   if (!C) return 0;
2744
2745   int Addr = C->getZExtValue();
2746   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2747       SignExtend32<26>(Addr) != Addr)
2748     return 0;  // Top 6 bits have to be sext of immediate.
2749
2750   return DAG.getConstant((int)C->getZExtValue() >> 2,
2751                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2752 }
2753
2754 namespace {
2755
2756 struct TailCallArgumentInfo {
2757   SDValue Arg;
2758   SDValue FrameIdxOp;
2759   int       FrameIdx;
2760
2761   TailCallArgumentInfo() : FrameIdx(0) {}
2762 };
2763
2764 }
2765
2766 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2767 static void
2768 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2769                                            SDValue Chain,
2770                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2771                    SmallVector<SDValue, 8> &MemOpChains,
2772                    DebugLoc dl) {
2773   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2774     SDValue Arg = TailCallArgs[i].Arg;
2775     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2776     int FI = TailCallArgs[i].FrameIdx;
2777     // Store relative to framepointer.
2778     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2779                                        MachinePointerInfo::getFixedStack(FI),
2780                                        false, false, 0));
2781   }
2782 }
2783
2784 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2785 /// the appropriate stack slot for the tail call optimized function call.
2786 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2787                                                MachineFunction &MF,
2788                                                SDValue Chain,
2789                                                SDValue OldRetAddr,
2790                                                SDValue OldFP,
2791                                                int SPDiff,
2792                                                bool isPPC64,
2793                                                bool isDarwinABI,
2794                                                DebugLoc dl) {
2795   if (SPDiff) {
2796     // Calculate the new stack slot for the return address.
2797     int SlotSize = isPPC64 ? 8 : 4;
2798     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2799                                                                    isDarwinABI);
2800     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2801                                                           NewRetAddrLoc, true);
2802     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2803     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2804     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2805                          MachinePointerInfo::getFixedStack(NewRetAddr),
2806                          false, false, 0);
2807
2808     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2809     // slot as the FP is never overwritten.
2810     if (isDarwinABI) {
2811       int NewFPLoc =
2812         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2813       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2814                                                           true);
2815       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2816       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2817                            MachinePointerInfo::getFixedStack(NewFPIdx),
2818                            false, false, 0);
2819     }
2820   }
2821   return Chain;
2822 }
2823
2824 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2825 /// the position of the argument.
2826 static void
2827 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2828                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2829                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2830   int Offset = ArgOffset + SPDiff;
2831   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2832   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2833   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2834   SDValue FIN = DAG.getFrameIndex(FI, VT);
2835   TailCallArgumentInfo Info;
2836   Info.Arg = Arg;
2837   Info.FrameIdxOp = FIN;
2838   Info.FrameIdx = FI;
2839   TailCallArguments.push_back(Info);
2840 }
2841
2842 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2843 /// stack slot. Returns the chain as result and the loaded frame pointers in
2844 /// LROpOut/FPOpout. Used when tail calling.
2845 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2846                                                         int SPDiff,
2847                                                         SDValue Chain,
2848                                                         SDValue &LROpOut,
2849                                                         SDValue &FPOpOut,
2850                                                         bool isDarwinABI,
2851                                                         DebugLoc dl) const {
2852   if (SPDiff) {
2853     // Load the LR and FP stack slot for later adjusting.
2854     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2855     LROpOut = getReturnAddrFrameIndex(DAG);
2856     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2857                           false, false, false, 0);
2858     Chain = SDValue(LROpOut.getNode(), 1);
2859
2860     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2861     // slot as the FP is never overwritten.
2862     if (isDarwinABI) {
2863       FPOpOut = getFramePointerFrameIndex(DAG);
2864       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2865                             false, false, false, 0);
2866       Chain = SDValue(FPOpOut.getNode(), 1);
2867     }
2868   }
2869   return Chain;
2870 }
2871
2872 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2873 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2874 /// specified by the specific parameter attribute. The copy will be passed as
2875 /// a byval function parameter.
2876 /// Sometimes what we are copying is the end of a larger object, the part that
2877 /// does not fit in registers.
2878 static SDValue
2879 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2880                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2881                           DebugLoc dl) {
2882   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2883   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2884                        false, false, MachinePointerInfo(0),
2885                        MachinePointerInfo(0));
2886 }
2887
2888 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2889 /// tail calls.
2890 static void
2891 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2892                  SDValue Arg, SDValue PtrOff, int SPDiff,
2893                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2894                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2895                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2896                  DebugLoc dl) {
2897   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2898   if (!isTailCall) {
2899     if (isVector) {
2900       SDValue StackPtr;
2901       if (isPPC64)
2902         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2903       else
2904         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2905       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2906                            DAG.getConstant(ArgOffset, PtrVT));
2907     }
2908     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2909                                        MachinePointerInfo(), false, false, 0));
2910   // Calculate and remember argument location.
2911   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2912                                   TailCallArguments);
2913 }
2914
2915 static
2916 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2917                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2918                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2919                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2920   MachineFunction &MF = DAG.getMachineFunction();
2921
2922   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2923   // might overwrite each other in case of tail call optimization.
2924   SmallVector<SDValue, 8> MemOpChains2;
2925   // Do not flag preceding copytoreg stuff together with the following stuff.
2926   InFlag = SDValue();
2927   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2928                                     MemOpChains2, dl);
2929   if (!MemOpChains2.empty())
2930     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2931                         &MemOpChains2[0], MemOpChains2.size());
2932
2933   // Store the return address to the appropriate stack slot.
2934   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2935                                         isPPC64, isDarwinABI, dl);
2936
2937   // Emit callseq_end just before tailcall node.
2938   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2939                              DAG.getIntPtrConstant(0, true), InFlag);
2940   InFlag = Chain.getValue(1);
2941 }
2942
2943 static
2944 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2945                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2946                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2947                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2948                      const PPCSubtarget &PPCSubTarget) {
2949
2950   bool isPPC64 = PPCSubTarget.isPPC64();
2951   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2952
2953   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2954   NodeTys.push_back(MVT::Other);   // Returns a chain
2955   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2956
2957   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2958
2959   bool needIndirectCall = true;
2960   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2961     // If this is an absolute destination address, use the munged value.
2962     Callee = SDValue(Dest, 0);
2963     needIndirectCall = false;
2964   }
2965
2966   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2967     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2968     // Use indirect calls for ALL functions calls in JIT mode, since the
2969     // far-call stubs may be outside relocation limits for a BL instruction.
2970     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2971       unsigned OpFlags = 0;
2972       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2973           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2974            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2975           (G->getGlobal()->isDeclaration() ||
2976            G->getGlobal()->isWeakForLinker())) {
2977         // PC-relative references to external symbols should go through $stub,
2978         // unless we're building with the leopard linker or later, which
2979         // automatically synthesizes these stubs.
2980         OpFlags = PPCII::MO_DARWIN_STUB;
2981       }
2982
2983       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2984       // every direct call is) turn it into a TargetGlobalAddress /
2985       // TargetExternalSymbol node so that legalize doesn't hack it.
2986       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2987                                           Callee.getValueType(),
2988                                           0, OpFlags);
2989       needIndirectCall = false;
2990     }
2991   }
2992
2993   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2994     unsigned char OpFlags = 0;
2995
2996     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2997         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2998          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2999       // PC-relative references to external symbols should go through $stub,
3000       // unless we're building with the leopard linker or later, which
3001       // automatically synthesizes these stubs.
3002       OpFlags = PPCII::MO_DARWIN_STUB;
3003     }
3004
3005     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
3006                                          OpFlags);
3007     needIndirectCall = false;
3008   }
3009
3010   if (needIndirectCall) {
3011     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
3012     // to do the call, we can't use PPCISD::CALL.
3013     SDValue MTCTROps[] = {Chain, Callee, InFlag};
3014
3015     if (isSVR4ABI && isPPC64) {
3016       // Function pointers in the 64-bit SVR4 ABI do not point to the function
3017       // entry point, but to the function descriptor (the function entry point
3018       // address is part of the function descriptor though).
3019       // The function descriptor is a three doubleword structure with the
3020       // following fields: function entry point, TOC base address and
3021       // environment pointer.
3022       // Thus for a call through a function pointer, the following actions need
3023       // to be performed:
3024       //   1. Save the TOC of the caller in the TOC save area of its stack
3025       //      frame (this is done in LowerCall_Darwin_Or_64SVR4()).
3026       //   2. Load the address of the function entry point from the function
3027       //      descriptor.
3028       //   3. Load the TOC of the callee from the function descriptor into r2.
3029       //   4. Load the environment pointer from the function descriptor into
3030       //      r11.
3031       //   5. Branch to the function entry point address.
3032       //   6. On return of the callee, the TOC of the caller needs to be
3033       //      restored (this is done in FinishCall()).
3034       //
3035       // All those operations are flagged together to ensure that no other
3036       // operations can be scheduled in between. E.g. without flagging the
3037       // operations together, a TOC access in the caller could be scheduled
3038       // between the load of the callee TOC and the branch to the callee, which
3039       // results in the TOC access going through the TOC of the callee instead
3040       // of going through the TOC of the caller, which leads to incorrect code.
3041
3042       // Load the address of the function entry point from the function
3043       // descriptor.
3044       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
3045       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
3046                                         InFlag.getNode() ? 3 : 2);
3047       Chain = LoadFuncPtr.getValue(1);
3048       InFlag = LoadFuncPtr.getValue(2);
3049
3050       // Load environment pointer into r11.
3051       // Offset of the environment pointer within the function descriptor.
3052       SDValue PtrOff = DAG.getIntPtrConstant(16);
3053
3054       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
3055       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
3056                                        InFlag);
3057       Chain = LoadEnvPtr.getValue(1);
3058       InFlag = LoadEnvPtr.getValue(2);
3059
3060       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
3061                                         InFlag);
3062       Chain = EnvVal.getValue(0);
3063       InFlag = EnvVal.getValue(1);
3064
3065       // Load TOC of the callee into r2. We are using a target-specific load
3066       // with r2 hard coded, because the result of a target-independent load
3067       // would never go directly into r2, since r2 is a reserved register (which
3068       // prevents the register allocator from allocating it), resulting in an
3069       // additional register being allocated and an unnecessary move instruction
3070       // being generated.
3071       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3072       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
3073                                        Callee, InFlag);
3074       Chain = LoadTOCPtr.getValue(0);
3075       InFlag = LoadTOCPtr.getValue(1);
3076
3077       MTCTROps[0] = Chain;
3078       MTCTROps[1] = LoadFuncPtr;
3079       MTCTROps[2] = InFlag;
3080     }
3081
3082     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
3083                         2 + (InFlag.getNode() != 0));
3084     InFlag = Chain.getValue(1);
3085
3086     NodeTys.clear();
3087     NodeTys.push_back(MVT::Other);
3088     NodeTys.push_back(MVT::Glue);
3089     Ops.push_back(Chain);
3090     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
3091     Callee.setNode(0);
3092     // Add CTR register as callee so a bctr can be emitted later.
3093     if (isTailCall)
3094       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
3095   }
3096
3097   // If this is a direct call, pass the chain and the callee.
3098   if (Callee.getNode()) {
3099     Ops.push_back(Chain);
3100     Ops.push_back(Callee);
3101   }
3102   // If this is a tail call add stack pointer delta.
3103   if (isTailCall)
3104     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
3105
3106   // Add argument registers to the end of the list so that they are known live
3107   // into the call.
3108   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3109     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3110                                   RegsToPass[i].second.getValueType()));
3111
3112   return CallOpc;
3113 }
3114
3115 static
3116 bool isLocalCall(const SDValue &Callee)
3117 {
3118   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
3119     return !G->getGlobal()->isDeclaration() &&
3120            !G->getGlobal()->isWeakForLinker();
3121   return false;
3122 }
3123
3124 SDValue
3125 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
3126                                    CallingConv::ID CallConv, bool isVarArg,
3127                                    const SmallVectorImpl<ISD::InputArg> &Ins,
3128                                    DebugLoc dl, SelectionDAG &DAG,
3129                                    SmallVectorImpl<SDValue> &InVals) const {
3130
3131   SmallVector<CCValAssign, 16> RVLocs;
3132   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3133                     getTargetMachine(), RVLocs, *DAG.getContext());
3134   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3135
3136   // Copy all of the result registers out of their specified physreg.
3137   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3138     CCValAssign &VA = RVLocs[i];
3139     EVT VT = VA.getValVT();
3140     assert(VA.isRegLoc() && "Can only return in registers!");
3141     Chain = DAG.getCopyFromReg(Chain, dl,
3142                                VA.getLocReg(), VT, InFlag).getValue(1);
3143     InVals.push_back(Chain.getValue(0));
3144     InFlag = Chain.getValue(2);
3145   }
3146
3147   return Chain;
3148 }
3149
3150 SDValue
3151 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
3152                               bool isTailCall, bool isVarArg,
3153                               SelectionDAG &DAG,
3154                               SmallVector<std::pair<unsigned, SDValue>, 8>
3155                                 &RegsToPass,
3156                               SDValue InFlag, SDValue Chain,
3157                               SDValue &Callee,
3158                               int SPDiff, unsigned NumBytes,
3159                               const SmallVectorImpl<ISD::InputArg> &Ins,
3160                               SmallVectorImpl<SDValue> &InVals) const {
3161   std::vector<EVT> NodeTys;
3162   SmallVector<SDValue, 8> Ops;
3163   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
3164                                  isTailCall, RegsToPass, Ops, NodeTys,
3165                                  PPCSubTarget);
3166
3167   // Add implicit use of CR bit 6 for 32-bit SVR4 vararg calls
3168   if (isVarArg && PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
3169     Ops.push_back(DAG.getRegister(PPC::CR1EQ, MVT::i32));
3170
3171   // When performing tail call optimization the callee pops its arguments off
3172   // the stack. Account for this here so these bytes can be pushed back on in
3173   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
3174   int BytesCalleePops =
3175     (CallConv == CallingConv::Fast &&
3176      getTargetMachine().Options.GuaranteedTailCallOpt) ? NumBytes : 0;
3177
3178   // Add a register mask operand representing the call-preserved registers.
3179   const TargetRegisterInfo *TRI = getTargetMachine().getRegisterInfo();
3180   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3181   assert(Mask && "Missing call preserved mask for calling convention");
3182   Ops.push_back(DAG.getRegisterMask(Mask));
3183
3184   if (InFlag.getNode())
3185     Ops.push_back(InFlag);
3186
3187   // Emit tail call.
3188   if (isTailCall) {
3189     // If this is the first return lowered for this function, add the regs
3190     // to the liveout set for the function.
3191     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3192       SmallVector<CCValAssign, 16> RVLocs;
3193       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3194                      getTargetMachine(), RVLocs, *DAG.getContext());
3195       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
3196       for (unsigned i = 0; i != RVLocs.size(); ++i)
3197         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3198     }
3199
3200     assert(((Callee.getOpcode() == ISD::Register &&
3201              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
3202             Callee.getOpcode() == ISD::TargetExternalSymbol ||
3203             Callee.getOpcode() == ISD::TargetGlobalAddress ||
3204             isa<ConstantSDNode>(Callee)) &&
3205     "Expecting an global address, external symbol, absolute value or register");
3206
3207     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
3208   }
3209
3210   // Add a NOP immediately after the branch instruction when using the 64-bit
3211   // SVR4 ABI. At link time, if caller and callee are in a different module and
3212   // thus have a different TOC, the call will be replaced with a call to a stub
3213   // function which saves the current TOC, loads the TOC of the callee and
3214   // branches to the callee. The NOP will be replaced with a load instruction
3215   // which restores the TOC of the caller from the TOC save slot of the current
3216   // stack frame. If caller and callee belong to the same module (and have the
3217   // same TOC), the NOP will remain unchanged.
3218
3219   bool needsTOCRestore = false;
3220   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
3221     if (CallOpc == PPCISD::BCTRL_SVR4) {
3222       // This is a call through a function pointer.
3223       // Restore the caller TOC from the save area into R2.
3224       // See PrepareCall() for more information about calls through function
3225       // pointers in the 64-bit SVR4 ABI.
3226       // We are using a target-specific load with r2 hard coded, because the
3227       // result of a target-independent load would never go directly into r2,
3228       // since r2 is a reserved register (which prevents the register allocator
3229       // from allocating it), resulting in an additional register being
3230       // allocated and an unnecessary move instruction being generated.
3231       needsTOCRestore = true;
3232     } else if ((CallOpc == PPCISD::CALL_SVR4) && !isLocalCall(Callee)) {
3233       // Otherwise insert NOP for non-local calls.
3234       CallOpc = PPCISD::CALL_NOP_SVR4;
3235     }
3236   }
3237
3238   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
3239   InFlag = Chain.getValue(1);
3240
3241   if (needsTOCRestore) {
3242     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3243     Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
3244     InFlag = Chain.getValue(1);
3245   }
3246
3247   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
3248                              DAG.getIntPtrConstant(BytesCalleePops, true),
3249                              InFlag);
3250   if (!Ins.empty())
3251     InFlag = Chain.getValue(1);
3252
3253   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3254                          Ins, dl, DAG, InVals);
3255 }
3256
3257 SDValue
3258 PPCTargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
3259                              SmallVectorImpl<SDValue> &InVals) const {
3260   SelectionDAG &DAG                     = CLI.DAG;
3261   DebugLoc &dl                          = CLI.DL;
3262   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
3263   SmallVector<SDValue, 32> &OutVals     = CLI.OutVals;
3264   SmallVector<ISD::InputArg, 32> &Ins   = CLI.Ins;
3265   SDValue Chain                         = CLI.Chain;
3266   SDValue Callee                        = CLI.Callee;
3267   bool &isTailCall                      = CLI.IsTailCall;
3268   CallingConv::ID CallConv              = CLI.CallConv;
3269   bool isVarArg                         = CLI.IsVarArg;
3270
3271   if (isTailCall)
3272     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
3273                                                    Ins, DAG);
3274
3275   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
3276     return LowerCall_32SVR4(Chain, Callee, CallConv, isVarArg,
3277                             isTailCall, Outs, OutVals, Ins,
3278                             dl, DAG, InVals);
3279
3280   return LowerCall_Darwin_Or_64SVR4(Chain, Callee, CallConv, isVarArg,
3281                                     isTailCall, Outs, OutVals, Ins,
3282                                     dl, DAG, InVals);
3283 }
3284
3285 SDValue
3286 PPCTargetLowering::LowerCall_32SVR4(SDValue Chain, SDValue Callee,
3287                                     CallingConv::ID CallConv, bool isVarArg,
3288                                     bool isTailCall,
3289                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3290                                     const SmallVectorImpl<SDValue> &OutVals,
3291                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3292                                     DebugLoc dl, SelectionDAG &DAG,
3293                                     SmallVectorImpl<SDValue> &InVals) const {
3294   // See PPCTargetLowering::LowerFormalArguments_32SVR4() for a description
3295   // of the 32-bit SVR4 ABI stack frame layout.
3296
3297   assert((CallConv == CallingConv::C ||
3298           CallConv == CallingConv::Fast) && "Unknown calling convention!");
3299
3300   unsigned PtrByteSize = 4;
3301
3302   MachineFunction &MF = DAG.getMachineFunction();
3303
3304   // Mark this function as potentially containing a function that contains a
3305   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3306   // and restoring the callers stack pointer in this functions epilog. This is
3307   // done because by tail calling the called function might overwrite the value
3308   // in this function's (MF) stack pointer stack slot 0(SP).
3309   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3310       CallConv == CallingConv::Fast)
3311     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3312
3313   // Count how many bytes are to be pushed on the stack, including the linkage
3314   // area, parameter list area and the part of the local variable space which
3315   // contains copies of aggregates which are passed by value.
3316
3317   // Assign locations to all of the outgoing arguments.
3318   SmallVector<CCValAssign, 16> ArgLocs;
3319   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3320                  getTargetMachine(), ArgLocs, *DAG.getContext());
3321
3322   // Reserve space for the linkage area on the stack.
3323   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
3324
3325   if (isVarArg) {
3326     // Handle fixed and variable vector arguments differently.
3327     // Fixed vector arguments go into registers as long as registers are
3328     // available. Variable vector arguments always go into memory.
3329     unsigned NumArgs = Outs.size();
3330
3331     for (unsigned i = 0; i != NumArgs; ++i) {
3332       MVT ArgVT = Outs[i].VT;
3333       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
3334       bool Result;
3335
3336       if (Outs[i].IsFixed) {
3337         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
3338                              CCInfo);
3339       } else {
3340         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
3341                                     ArgFlags, CCInfo);
3342       }
3343
3344       if (Result) {
3345 #ifndef NDEBUG
3346         errs() << "Call operand #" << i << " has unhandled type "
3347              << EVT(ArgVT).getEVTString() << "\n";
3348 #endif
3349         llvm_unreachable(0);
3350       }
3351     }
3352   } else {
3353     // All arguments are treated the same.
3354     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
3355   }
3356
3357   // Assign locations to all of the outgoing aggregate by value arguments.
3358   SmallVector<CCValAssign, 16> ByValArgLocs;
3359   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3360                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
3361
3362   // Reserve stack space for the allocations in CCInfo.
3363   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
3364
3365   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
3366
3367   // Size of the linkage area, parameter list area and the part of the local
3368   // space variable where copies of aggregates which are passed by value are
3369   // stored.
3370   unsigned NumBytes = CCByValInfo.getNextStackOffset();
3371
3372   // Calculate by how many bytes the stack has to be adjusted in case of tail
3373   // call optimization.
3374   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3375
3376   // Adjust the stack pointer for the new arguments...
3377   // These operations are automatically eliminated by the prolog/epilog pass
3378   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3379   SDValue CallSeqStart = Chain;
3380
3381   // Load the return address and frame pointer so it can be moved somewhere else
3382   // later.
3383   SDValue LROp, FPOp;
3384   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
3385                                        dl);
3386
3387   // Set up a copy of the stack pointer for use loading and storing any
3388   // arguments that may not fit in the registers available for argument
3389   // passing.
3390   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3391
3392   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3393   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3394   SmallVector<SDValue, 8> MemOpChains;
3395
3396   bool seenFloatArg = false;
3397   // Walk the register/memloc assignments, inserting copies/loads.
3398   for (unsigned i = 0, j = 0, e = ArgLocs.size();
3399        i != e;
3400        ++i) {
3401     CCValAssign &VA = ArgLocs[i];
3402     SDValue Arg = OutVals[i];
3403     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3404
3405     if (Flags.isByVal()) {
3406       // Argument is an aggregate which is passed by value, thus we need to
3407       // create a copy of it in the local variable space of the current stack
3408       // frame (which is the stack frame of the caller) and pass the address of
3409       // this copy to the callee.
3410       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
3411       CCValAssign &ByValVA = ByValArgLocs[j++];
3412       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
3413
3414       // Memory reserved in the local variable space of the callers stack frame.
3415       unsigned LocMemOffset = ByValVA.getLocMemOffset();
3416
3417       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3418       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3419
3420       // Create a copy of the argument in the local area of the current
3421       // stack frame.
3422       SDValue MemcpyCall =
3423         CreateCopyOfByValArgument(Arg, PtrOff,
3424                                   CallSeqStart.getNode()->getOperand(0),
3425                                   Flags, DAG, dl);
3426
3427       // This must go outside the CALLSEQ_START..END.
3428       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3429                            CallSeqStart.getNode()->getOperand(1));
3430       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3431                              NewCallSeqStart.getNode());
3432       Chain = CallSeqStart = NewCallSeqStart;
3433
3434       // Pass the address of the aggregate copy on the stack either in a
3435       // physical register or in the parameter list area of the current stack
3436       // frame to the callee.
3437       Arg = PtrOff;
3438     }
3439
3440     if (VA.isRegLoc()) {
3441       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3442       // Put argument in a physical register.
3443       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3444     } else {
3445       // Put argument in the parameter list area of the current stack frame.
3446       assert(VA.isMemLoc());
3447       unsigned LocMemOffset = VA.getLocMemOffset();
3448
3449       if (!isTailCall) {
3450         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3451         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3452
3453         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3454                                            MachinePointerInfo(),
3455                                            false, false, 0));
3456       } else {
3457         // Calculate and remember argument location.
3458         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3459                                  TailCallArguments);
3460       }
3461     }
3462   }
3463
3464   if (!MemOpChains.empty())
3465     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3466                         &MemOpChains[0], MemOpChains.size());
3467
3468   // Build a sequence of copy-to-reg nodes chained together with token chain
3469   // and flag operands which copy the outgoing args into the appropriate regs.
3470   SDValue InFlag;
3471   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3472     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3473                              RegsToPass[i].second, InFlag);
3474     InFlag = Chain.getValue(1);
3475   }
3476
3477   // Set CR bit 6 to true if this is a vararg call with floating args passed in
3478   // registers.
3479   if (isVarArg) {
3480     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
3481     SDValue Ops[] = { Chain, InFlag };
3482
3483     Chain = DAG.getNode(seenFloatArg ? PPCISD::CR6SET : PPCISD::CR6UNSET,
3484                         dl, VTs, Ops, InFlag.getNode() ? 2 : 1);
3485
3486     InFlag = Chain.getValue(1);
3487   }
3488
3489   if (isTailCall)
3490     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3491                     false, TailCallArguments);
3492
3493   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3494                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3495                     Ins, InVals);
3496 }
3497
3498 SDValue
3499 PPCTargetLowering::LowerCall_Darwin_Or_64SVR4(SDValue Chain, SDValue Callee,
3500                                     CallingConv::ID CallConv, bool isVarArg,
3501                                     bool isTailCall,
3502                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3503                                     const SmallVectorImpl<SDValue> &OutVals,
3504                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3505                                     DebugLoc dl, SelectionDAG &DAG,
3506                                     SmallVectorImpl<SDValue> &InVals) const {
3507
3508   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
3509
3510   unsigned NumOps  = Outs.size();
3511
3512   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3513   bool isPPC64 = PtrVT == MVT::i64;
3514   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3515
3516   MachineFunction &MF = DAG.getMachineFunction();
3517
3518   // Mark this function as potentially containing a function that contains a
3519   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3520   // and restoring the callers stack pointer in this functions epilog. This is
3521   // done because by tail calling the called function might overwrite the value
3522   // in this function's (MF) stack pointer stack slot 0(SP).
3523   if (getTargetMachine().Options.GuaranteedTailCallOpt &&
3524       CallConv == CallingConv::Fast)
3525     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3526
3527   unsigned nAltivecParamsAtEnd = 0;
3528
3529   // Count how many bytes are to be pushed on the stack, including the linkage
3530   // area, and parameter passing area.  We start with 24/48 bytes, which is
3531   // prereserved space for [SP][CR][LR][3 x unused].
3532   unsigned NumBytes =
3533     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3534                                          Outs, OutVals,
3535                                          nAltivecParamsAtEnd);
3536
3537   // Calculate by how many bytes the stack has to be adjusted in case of tail
3538   // call optimization.
3539   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3540
3541   // To protect arguments on the stack from being clobbered in a tail call,
3542   // force all the loads to happen before doing any other lowering.
3543   if (isTailCall)
3544     Chain = DAG.getStackArgumentTokenFactor(Chain);
3545
3546   // Adjust the stack pointer for the new arguments...
3547   // These operations are automatically eliminated by the prolog/epilog pass
3548   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3549   SDValue CallSeqStart = Chain;
3550
3551   // Load the return address and frame pointer so it can be move somewhere else
3552   // later.
3553   SDValue LROp, FPOp;
3554   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3555                                        dl);
3556
3557   // Set up a copy of the stack pointer for use loading and storing any
3558   // arguments that may not fit in the registers available for argument
3559   // passing.
3560   SDValue StackPtr;
3561   if (isPPC64)
3562     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3563   else
3564     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3565
3566   // Figure out which arguments are going to go in registers, and which in
3567   // memory.  Also, if this is a vararg function, floating point operations
3568   // must be stored to our stack, and loaded into integer regs as well, if
3569   // any integer regs are available for argument passing.
3570   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3571   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3572
3573   static const uint16_t GPR_32[] = {           // 32-bit registers.
3574     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3575     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3576   };
3577   static const uint16_t GPR_64[] = {           // 64-bit registers.
3578     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3579     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3580   };
3581   static const uint16_t *FPR = GetFPR();
3582
3583   static const uint16_t VR[] = {
3584     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3585     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3586   };
3587   const unsigned NumGPRs = array_lengthof(GPR_32);
3588   const unsigned NumFPRs = 13;
3589   const unsigned NumVRs  = array_lengthof(VR);
3590
3591   const uint16_t *GPR = isPPC64 ? GPR_64 : GPR_32;
3592
3593   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3594   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3595
3596   SmallVector<SDValue, 8> MemOpChains;
3597   for (unsigned i = 0; i != NumOps; ++i) {
3598     SDValue Arg = OutVals[i];
3599     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3600
3601     // PtrOff will be used to store the current argument to the stack if a
3602     // register cannot be found for it.
3603     SDValue PtrOff;
3604
3605     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3606
3607     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3608
3609     // On PPC64, promote integers to 64-bit values.
3610     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3611       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3612       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3613       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3614     }
3615
3616     // FIXME memcpy is used way more than necessary.  Correctness first.
3617     // Note: "by value" is code for passing a structure by value, not
3618     // basic types.
3619     if (Flags.isByVal()) {
3620       // Note: Size includes alignment padding, so
3621       //   struct x { short a; char b; }
3622       // will have Size = 4.  With #pragma pack(1), it will have Size = 3.
3623       // These are the proper values we need for right-justifying the
3624       // aggregate in a parameter register for 64-bit SVR4.
3625       unsigned Size = Flags.getByValSize();
3626       // FOR DARWIN ONLY:  Very small objects are passed right-justified.
3627       // Everything else is passed left-justified.
3628       // FOR 64-BIT SVR4:  All aggregates smaller than 8 bytes must
3629       // be passed right-justified.
3630       if (Size==1 || Size==2 ||
3631           (Size==4 && isSVR4ABI)) {
3632         EVT VT = (Size==1) ? MVT::i8 : ((Size==2) ? MVT::i16 : MVT::i32);
3633         if (GPR_idx != NumGPRs) {
3634           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3635                                         MachinePointerInfo(), VT,
3636                                         false, false, 0);
3637           MemOpChains.push_back(Load.getValue(1));
3638           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3639
3640           ArgOffset += PtrByteSize;
3641         } else {
3642           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3643           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3644           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3645                                 CallSeqStart.getNode()->getOperand(0),
3646                                 Flags, DAG, dl);
3647           // This must go outside the CALLSEQ_START..END.
3648           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3649                                CallSeqStart.getNode()->getOperand(1));
3650           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3651                                  NewCallSeqStart.getNode());
3652           Chain = CallSeqStart = NewCallSeqStart;
3653           ArgOffset += PtrByteSize;
3654         }
3655         continue;
3656       }
3657       // Copy entire object into memory.  There are cases where gcc-generated
3658       // code assumes it is there, even if it could be put entirely into
3659       // registers.  (This is not what the doc says.)
3660
3661       // FIXME: The above statement is likely due to a misunderstanding of the
3662       // documents.  At least for 64-bit SVR4, all arguments must be copied
3663       // into the parameter area BY THE CALLEE in the event that the callee
3664       // takes the address of any formal argument.  That has not yet been
3665       // implemented.  However, it is reasonable to use the stack area as a
3666       // staging area for the register load.
3667
3668       // Skip this for small aggregates under 64-bit SVR4, as we will use
3669       // the same slot for a right-justified copy, below.
3670       if (Size >= 8 || !isSVR4ABI) {
3671         SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3672                               CallSeqStart.getNode()->getOperand(0),
3673                               Flags, DAG, dl);
3674         // This must go outside the CALLSEQ_START..END.
3675         SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3676                                    CallSeqStart.getNode()->getOperand(1));
3677         DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3678                                NewCallSeqStart.getNode());
3679         Chain = CallSeqStart = NewCallSeqStart;
3680       }
3681
3682       // FOR 64-BIT SVR4:  When a register is available, pass the
3683       // aggregate right-justified.
3684       if (isSVR4ABI && Size < 8 && GPR_idx != NumGPRs) {
3685         // The easiest way to get this right-justified in a register
3686         // is to copy the structure into the rightmost portion of a
3687         // local variable slot, then load the whole slot into the
3688         // register.
3689         // FIXME: The memcpy seems to produce pretty awful code for
3690         // small aggregates, particularly for packed ones.
3691         // FIXME: It would be preferable to use the slot in the
3692         // parameter save area instead of a new local variable.
3693         SDValue Const = DAG.getConstant(8 - Size, PtrOff.getValueType());
3694         SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3695         SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3696                               CallSeqStart.getNode()->getOperand(0),
3697                               Flags, DAG, dl);
3698
3699         // Place the memcpy outside the CALLSEQ_START..END.
3700         SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3701                                    CallSeqStart.getNode()->getOperand(1));
3702         DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3703                                NewCallSeqStart.getNode());
3704         Chain = CallSeqStart = NewCallSeqStart;
3705
3706         // Load the slot into the register.
3707         SDValue Load = DAG.getLoad(PtrVT, dl, Chain, PtrOff,
3708                                    MachinePointerInfo(),
3709                                    false, false, false, 0);
3710         MemOpChains.push_back(Load.getValue(1));
3711         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3712
3713         // Done with this argument.
3714         ArgOffset += PtrByteSize;
3715         continue;
3716       }
3717
3718       // For small aggregates (Darwin only) and aggregates >= PtrByteSize,
3719       // copy the pieces of the object that fit into registers from the
3720       // parameter save area.
3721       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3722         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3723         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3724         if (GPR_idx != NumGPRs) {
3725           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3726                                      MachinePointerInfo(),
3727                                      false, false, false, 0);
3728           MemOpChains.push_back(Load.getValue(1));
3729           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3730           ArgOffset += PtrByteSize;
3731         } else {
3732           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3733           break;
3734         }
3735       }
3736       continue;
3737     }
3738
3739     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3740     default: llvm_unreachable("Unexpected ValueType for argument!");
3741     case MVT::i32:
3742     case MVT::i64:
3743       if (GPR_idx != NumGPRs) {
3744         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3745       } else {
3746         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3747                          isPPC64, isTailCall, false, MemOpChains,
3748                          TailCallArguments, dl);
3749       }
3750       ArgOffset += PtrByteSize;
3751       break;
3752     case MVT::f32:
3753     case MVT::f64:
3754       if (FPR_idx != NumFPRs) {
3755         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3756
3757         if (isVarArg) {
3758           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3759                                        MachinePointerInfo(), false, false, 0);
3760           MemOpChains.push_back(Store);
3761
3762           // Float varargs are always shadowed in available integer registers
3763           if (GPR_idx != NumGPRs) {
3764             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3765                                        MachinePointerInfo(), false, false,
3766                                        false, 0);
3767             MemOpChains.push_back(Load.getValue(1));
3768             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3769           }
3770           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3771             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3772             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3773             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3774                                        MachinePointerInfo(),
3775                                        false, false, false, 0);
3776             MemOpChains.push_back(Load.getValue(1));
3777             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3778           }
3779         } else {
3780           // If we have any FPRs remaining, we may also have GPRs remaining.
3781           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3782           // GPRs.
3783           if (GPR_idx != NumGPRs)
3784             ++GPR_idx;
3785           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3786               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3787             ++GPR_idx;
3788         }
3789       } else {
3790         // Single-precision floating-point values are mapped to the
3791         // second (rightmost) word of the stack doubleword.
3792         if (Arg.getValueType() == MVT::f32 && isPPC64 && isSVR4ABI) {
3793           SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3794           PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3795         }
3796
3797         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3798                          isPPC64, isTailCall, false, MemOpChains,
3799                          TailCallArguments, dl);
3800       }
3801       if (isPPC64)
3802         ArgOffset += 8;
3803       else
3804         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3805       break;
3806     case MVT::v4f32:
3807     case MVT::v4i32:
3808     case MVT::v8i16:
3809     case MVT::v16i8:
3810       if (isVarArg) {
3811         // These go aligned on the stack, or in the corresponding R registers
3812         // when within range.  The Darwin PPC ABI doc claims they also go in
3813         // V registers; in fact gcc does this only for arguments that are
3814         // prototyped, not for those that match the ...  We do it for all
3815         // arguments, seems to work.
3816         while (ArgOffset % 16 !=0) {
3817           ArgOffset += PtrByteSize;
3818           if (GPR_idx != NumGPRs)
3819             GPR_idx++;
3820         }
3821         // We could elide this store in the case where the object fits
3822         // entirely in R registers.  Maybe later.
3823         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3824                             DAG.getConstant(ArgOffset, PtrVT));
3825         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3826                                      MachinePointerInfo(), false, false, 0);
3827         MemOpChains.push_back(Store);
3828         if (VR_idx != NumVRs) {
3829           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3830                                      MachinePointerInfo(),
3831                                      false, false, false, 0);
3832           MemOpChains.push_back(Load.getValue(1));
3833           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3834         }
3835         ArgOffset += 16;
3836         for (unsigned i=0; i<16; i+=PtrByteSize) {
3837           if (GPR_idx == NumGPRs)
3838             break;
3839           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3840                                   DAG.getConstant(i, PtrVT));
3841           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3842                                      false, false, false, 0);
3843           MemOpChains.push_back(Load.getValue(1));
3844           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3845         }
3846         break;
3847       }
3848
3849       // Non-varargs Altivec params generally go in registers, but have
3850       // stack space allocated at the end.
3851       if (VR_idx != NumVRs) {
3852         // Doesn't have GPR space allocated.
3853         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3854       } else if (nAltivecParamsAtEnd==0) {
3855         // We are emitting Altivec params in order.
3856         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3857                          isPPC64, isTailCall, true, MemOpChains,
3858                          TailCallArguments, dl);
3859         ArgOffset += 16;
3860       }
3861       break;
3862     }
3863   }
3864   // If all Altivec parameters fit in registers, as they usually do,
3865   // they get stack space following the non-Altivec parameters.  We
3866   // don't track this here because nobody below needs it.
3867   // If there are more Altivec parameters than fit in registers emit
3868   // the stores here.
3869   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3870     unsigned j = 0;
3871     // Offset is aligned; skip 1st 12 params which go in V registers.
3872     ArgOffset = ((ArgOffset+15)/16)*16;
3873     ArgOffset += 12*16;
3874     for (unsigned i = 0; i != NumOps; ++i) {
3875       SDValue Arg = OutVals[i];
3876       EVT ArgType = Outs[i].VT;
3877       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3878           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3879         if (++j > NumVRs) {
3880           SDValue PtrOff;
3881           // We are emitting Altivec params in order.
3882           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3883                            isPPC64, isTailCall, true, MemOpChains,
3884                            TailCallArguments, dl);
3885           ArgOffset += 16;
3886         }
3887       }
3888     }
3889   }
3890
3891   if (!MemOpChains.empty())
3892     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3893                         &MemOpChains[0], MemOpChains.size());
3894
3895   // Check if this is an indirect call (MTCTR/BCTRL).
3896   // See PrepareCall() for more information about calls through function
3897   // pointers in the 64-bit SVR4 ABI.
3898   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3899       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3900       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3901       !isBLACompatibleAddress(Callee, DAG)) {
3902     // Load r2 into a virtual register and store it to the TOC save area.
3903     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3904     // TOC save area offset.
3905     SDValue PtrOff = DAG.getIntPtrConstant(40);
3906     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3907     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3908                          false, false, 0);
3909   }
3910
3911   // On Darwin, R12 must contain the address of an indirect callee.  This does
3912   // not mean the MTCTR instruction must use R12; it's easier to model this as
3913   // an extra parameter, so do that.
3914   if (!isTailCall &&
3915       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3916       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3917       !isBLACompatibleAddress(Callee, DAG))
3918     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3919                                                    PPC::R12), Callee));
3920
3921   // Build a sequence of copy-to-reg nodes chained together with token chain
3922   // and flag operands which copy the outgoing args into the appropriate regs.
3923   SDValue InFlag;
3924   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3925     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3926                              RegsToPass[i].second, InFlag);
3927     InFlag = Chain.getValue(1);
3928   }
3929
3930   if (isTailCall)
3931     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3932                     FPOp, true, TailCallArguments);
3933
3934   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3935                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3936                     Ins, InVals);
3937 }
3938
3939 bool
3940 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
3941                                   MachineFunction &MF, bool isVarArg,
3942                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
3943                                   LLVMContext &Context) const {
3944   SmallVector<CCValAssign, 16> RVLocs;
3945   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
3946                  RVLocs, Context);
3947   return CCInfo.CheckReturn(Outs, RetCC_PPC);
3948 }
3949
3950 SDValue
3951 PPCTargetLowering::LowerReturn(SDValue Chain,
3952                                CallingConv::ID CallConv, bool isVarArg,
3953                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3954                                const SmallVectorImpl<SDValue> &OutVals,
3955                                DebugLoc dl, SelectionDAG &DAG) const {
3956
3957   SmallVector<CCValAssign, 16> RVLocs;
3958   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3959                  getTargetMachine(), RVLocs, *DAG.getContext());
3960   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3961
3962   // If this is the first return lowered for this function, add the regs to the
3963   // liveout set for the function.
3964   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3965     for (unsigned i = 0; i != RVLocs.size(); ++i)
3966       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3967   }
3968
3969   SDValue Flag;
3970
3971   // Copy the result values into the output registers.
3972   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3973     CCValAssign &VA = RVLocs[i];
3974     assert(VA.isRegLoc() && "Can only return in registers!");
3975     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3976                              OutVals[i], Flag);
3977     Flag = Chain.getValue(1);
3978   }
3979
3980   if (Flag.getNode())
3981     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3982   else
3983     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3984 }
3985
3986 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3987                                    const PPCSubtarget &Subtarget) const {
3988   // When we pop the dynamic allocation we need to restore the SP link.
3989   DebugLoc dl = Op.getDebugLoc();
3990
3991   // Get the corect type for pointers.
3992   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3993
3994   // Construct the stack pointer operand.
3995   bool isPPC64 = Subtarget.isPPC64();
3996   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3997   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3998
3999   // Get the operands for the STACKRESTORE.
4000   SDValue Chain = Op.getOperand(0);
4001   SDValue SaveSP = Op.getOperand(1);
4002
4003   // Load the old link SP.
4004   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
4005                                    MachinePointerInfo(),
4006                                    false, false, false, 0);
4007
4008   // Restore the stack pointer.
4009   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
4010
4011   // Store the old link SP.
4012   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
4013                       false, false, 0);
4014 }
4015
4016
4017
4018 SDValue
4019 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
4020   MachineFunction &MF = DAG.getMachineFunction();
4021   bool isPPC64 = PPCSubTarget.isPPC64();
4022   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4023   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4024
4025   // Get current frame pointer save index.  The users of this index will be
4026   // primarily DYNALLOC instructions.
4027   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4028   int RASI = FI->getReturnAddrSaveIndex();
4029
4030   // If the frame pointer save index hasn't been defined yet.
4031   if (!RASI) {
4032     // Find out what the fix offset of the frame pointer save area.
4033     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
4034     // Allocate the frame index for frame pointer save area.
4035     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
4036     // Save the result.
4037     FI->setReturnAddrSaveIndex(RASI);
4038   }
4039   return DAG.getFrameIndex(RASI, PtrVT);
4040 }
4041
4042 SDValue
4043 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
4044   MachineFunction &MF = DAG.getMachineFunction();
4045   bool isPPC64 = PPCSubTarget.isPPC64();
4046   bool isDarwinABI = PPCSubTarget.isDarwinABI();
4047   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4048
4049   // Get current frame pointer save index.  The users of this index will be
4050   // primarily DYNALLOC instructions.
4051   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
4052   int FPSI = FI->getFramePointerSaveIndex();
4053
4054   // If the frame pointer save index hasn't been defined yet.
4055   if (!FPSI) {
4056     // Find out what the fix offset of the frame pointer save area.
4057     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
4058                                                            isDarwinABI);
4059
4060     // Allocate the frame index for frame pointer save area.
4061     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
4062     // Save the result.
4063     FI->setFramePointerSaveIndex(FPSI);
4064   }
4065   return DAG.getFrameIndex(FPSI, PtrVT);
4066 }
4067
4068 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
4069                                          SelectionDAG &DAG,
4070                                          const PPCSubtarget &Subtarget) const {
4071   // Get the inputs.
4072   SDValue Chain = Op.getOperand(0);
4073   SDValue Size  = Op.getOperand(1);
4074   DebugLoc dl = Op.getDebugLoc();
4075
4076   // Get the corect type for pointers.
4077   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4078   // Negate the size.
4079   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
4080                                   DAG.getConstant(0, PtrVT), Size);
4081   // Construct a node for the frame pointer save index.
4082   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
4083   // Build a DYNALLOC node.
4084   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
4085   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
4086   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
4087 }
4088
4089 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
4090 /// possible.
4091 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
4092   // Not FP? Not a fsel.
4093   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
4094       !Op.getOperand(2).getValueType().isFloatingPoint())
4095     return Op;
4096
4097   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
4098
4099   // Cannot handle SETEQ/SETNE.
4100   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
4101
4102   EVT ResVT = Op.getValueType();
4103   EVT CmpVT = Op.getOperand(0).getValueType();
4104   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4105   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
4106   DebugLoc dl = Op.getDebugLoc();
4107
4108   // If the RHS of the comparison is a 0.0, we don't need to do the
4109   // subtraction at all.
4110   if (isFloatingPointZero(RHS))
4111     switch (CC) {
4112     default: break;       // SETUO etc aren't handled by fsel.
4113     case ISD::SETULT:
4114     case ISD::SETLT:
4115       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4116     case ISD::SETOGE:
4117     case ISD::SETGE:
4118       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4119         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4120       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
4121     case ISD::SETUGT:
4122     case ISD::SETGT:
4123       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
4124     case ISD::SETOLE:
4125     case ISD::SETLE:
4126       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
4127         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
4128       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
4129                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
4130     }
4131
4132   SDValue Cmp;
4133   switch (CC) {
4134   default: break;       // SETUO etc aren't handled by fsel.
4135   case ISD::SETULT:
4136   case ISD::SETLT:
4137     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4138     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4139       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4140       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4141   case ISD::SETOGE:
4142   case ISD::SETGE:
4143     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
4144     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4145       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4146       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4147   case ISD::SETUGT:
4148   case ISD::SETGT:
4149     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4150     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4151       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4152       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
4153   case ISD::SETOLE:
4154   case ISD::SETLE:
4155     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
4156     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
4157       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
4158       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
4159   }
4160   return Op;
4161 }
4162
4163 // FIXME: Split this code up when LegalizeDAGTypes lands.
4164 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
4165                                            DebugLoc dl) const {
4166   assert(Op.getOperand(0).getValueType().isFloatingPoint());
4167   SDValue Src = Op.getOperand(0);
4168   if (Src.getValueType() == MVT::f32)
4169     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
4170
4171   SDValue Tmp;
4172   switch (Op.getValueType().getSimpleVT().SimpleTy) {
4173   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
4174   case MVT::i32:
4175     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
4176                                                          PPCISD::FCTIDZ,
4177                       dl, MVT::f64, Src);
4178     break;
4179   case MVT::i64:
4180     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
4181     break;
4182   }
4183
4184   // Convert the FP value to an int value through memory.
4185   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
4186
4187   // Emit a store to the stack slot.
4188   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
4189                                MachinePointerInfo(), false, false, 0);
4190
4191   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
4192   // add in a bias.
4193   if (Op.getValueType() == MVT::i32)
4194     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
4195                         DAG.getConstant(4, FIPtr.getValueType()));
4196   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
4197                      false, false, false, 0);
4198 }
4199
4200 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
4201                                            SelectionDAG &DAG) const {
4202   DebugLoc dl = Op.getDebugLoc();
4203   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
4204   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
4205     return SDValue();
4206
4207   if (Op.getOperand(0).getValueType() == MVT::i64) {
4208     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
4209     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
4210     if (Op.getValueType() == MVT::f32)
4211       FP = DAG.getNode(ISD::FP_ROUND, dl,
4212                        MVT::f32, FP, DAG.getIntPtrConstant(0));
4213     return FP;
4214   }
4215
4216   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
4217          "Unhandled SINT_TO_FP type in custom expander!");
4218   // Since we only generate this in 64-bit mode, we can take advantage of
4219   // 64-bit registers.  In particular, sign extend the input value into the
4220   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
4221   // then lfd it and fcfid it.
4222   MachineFunction &MF = DAG.getMachineFunction();
4223   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
4224   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
4225   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4226   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4227
4228   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
4229                                 Op.getOperand(0));
4230
4231   // STD the extended value into the stack slot.
4232   MachineMemOperand *MMO =
4233     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
4234                             MachineMemOperand::MOStore, 8, 8);
4235   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
4236   SDValue Store =
4237     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
4238                             Ops, 4, MVT::i64, MMO);
4239   // Load the value as a double.
4240   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
4241                            false, false, false, 0);
4242
4243   // FCFID it and return it.
4244   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
4245   if (Op.getValueType() == MVT::f32)
4246     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
4247   return FP;
4248 }
4249
4250 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
4251                                             SelectionDAG &DAG) const {
4252   DebugLoc dl = Op.getDebugLoc();
4253   /*
4254    The rounding mode is in bits 30:31 of FPSR, and has the following
4255    settings:
4256      00 Round to nearest
4257      01 Round to 0
4258      10 Round to +inf
4259      11 Round to -inf
4260
4261   FLT_ROUNDS, on the other hand, expects the following:
4262     -1 Undefined
4263      0 Round to 0
4264      1 Round to nearest
4265      2 Round to +inf
4266      3 Round to -inf
4267
4268   To perform the conversion, we do:
4269     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
4270   */
4271
4272   MachineFunction &MF = DAG.getMachineFunction();
4273   EVT VT = Op.getValueType();
4274   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
4275   std::vector<EVT> NodeTys;
4276   SDValue MFFSreg, InFlag;
4277
4278   // Save FP Control Word to register
4279   NodeTys.push_back(MVT::f64);    // return register
4280   NodeTys.push_back(MVT::Glue);   // unused in this context
4281   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4282
4283   // Save FP register to stack slot
4284   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
4285   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
4286   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
4287                                StackSlot, MachinePointerInfo(), false, false,0);
4288
4289   // Load FP Control Word from low 32 bits of stack slot.
4290   SDValue Four = DAG.getConstant(4, PtrVT);
4291   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
4292   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
4293                             false, false, false, 0);
4294
4295   // Transform as necessary
4296   SDValue CWD1 =
4297     DAG.getNode(ISD::AND, dl, MVT::i32,
4298                 CWD, DAG.getConstant(3, MVT::i32));
4299   SDValue CWD2 =
4300     DAG.getNode(ISD::SRL, dl, MVT::i32,
4301                 DAG.getNode(ISD::AND, dl, MVT::i32,
4302                             DAG.getNode(ISD::XOR, dl, MVT::i32,
4303                                         CWD, DAG.getConstant(3, MVT::i32)),
4304                             DAG.getConstant(3, MVT::i32)),
4305                 DAG.getConstant(1, MVT::i32));
4306
4307   SDValue RetVal =
4308     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
4309
4310   return DAG.getNode((VT.getSizeInBits() < 16 ?
4311                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
4312 }
4313
4314 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4315   EVT VT = Op.getValueType();
4316   unsigned BitWidth = VT.getSizeInBits();
4317   DebugLoc dl = Op.getDebugLoc();
4318   assert(Op.getNumOperands() == 3 &&
4319          VT == Op.getOperand(1).getValueType() &&
4320          "Unexpected SHL!");
4321
4322   // Expand into a bunch of logical ops.  Note that these ops
4323   // depend on the PPC behavior for oversized shift amounts.
4324   SDValue Lo = Op.getOperand(0);
4325   SDValue Hi = Op.getOperand(1);
4326   SDValue Amt = Op.getOperand(2);
4327   EVT AmtVT = Amt.getValueType();
4328
4329   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4330                              DAG.getConstant(BitWidth, AmtVT), Amt);
4331   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
4332   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
4333   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
4334   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4335                              DAG.getConstant(-BitWidth, AmtVT));
4336   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
4337   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4338   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
4339   SDValue OutOps[] = { OutLo, OutHi };
4340   return DAG.getMergeValues(OutOps, 2, dl);
4341 }
4342
4343 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
4344   EVT VT = Op.getValueType();
4345   DebugLoc dl = Op.getDebugLoc();
4346   unsigned BitWidth = VT.getSizeInBits();
4347   assert(Op.getNumOperands() == 3 &&
4348          VT == Op.getOperand(1).getValueType() &&
4349          "Unexpected SRL!");
4350
4351   // Expand into a bunch of logical ops.  Note that these ops
4352   // depend on the PPC behavior for oversized shift amounts.
4353   SDValue Lo = Op.getOperand(0);
4354   SDValue Hi = Op.getOperand(1);
4355   SDValue Amt = Op.getOperand(2);
4356   EVT AmtVT = Amt.getValueType();
4357
4358   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4359                              DAG.getConstant(BitWidth, AmtVT), Amt);
4360   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4361   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4362   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4363   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4364                              DAG.getConstant(-BitWidth, AmtVT));
4365   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
4366   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
4367   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
4368   SDValue OutOps[] = { OutLo, OutHi };
4369   return DAG.getMergeValues(OutOps, 2, dl);
4370 }
4371
4372 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
4373   DebugLoc dl = Op.getDebugLoc();
4374   EVT VT = Op.getValueType();
4375   unsigned BitWidth = VT.getSizeInBits();
4376   assert(Op.getNumOperands() == 3 &&
4377          VT == Op.getOperand(1).getValueType() &&
4378          "Unexpected SRA!");
4379
4380   // Expand into a bunch of logical ops, followed by a select_cc.
4381   SDValue Lo = Op.getOperand(0);
4382   SDValue Hi = Op.getOperand(1);
4383   SDValue Amt = Op.getOperand(2);
4384   EVT AmtVT = Amt.getValueType();
4385
4386   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
4387                              DAG.getConstant(BitWidth, AmtVT), Amt);
4388   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
4389   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
4390   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
4391   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
4392                              DAG.getConstant(-BitWidth, AmtVT));
4393   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
4394   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
4395   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
4396                                   Tmp4, Tmp6, ISD::SETLE);
4397   SDValue OutOps[] = { OutLo, OutHi };
4398   return DAG.getMergeValues(OutOps, 2, dl);
4399 }
4400
4401 //===----------------------------------------------------------------------===//
4402 // Vector related lowering.
4403 //
4404
4405 /// BuildSplatI - Build a canonical splati of Val with an element size of
4406 /// SplatSize.  Cast the result to VT.
4407 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
4408                              SelectionDAG &DAG, DebugLoc dl) {
4409   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
4410
4411   static const EVT VTys[] = { // canonical VT to use for each size.
4412     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
4413   };
4414
4415   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
4416
4417   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
4418   if (Val == -1)
4419     SplatSize = 1;
4420
4421   EVT CanonicalVT = VTys[SplatSize-1];
4422
4423   // Build a canonical splat for this value.
4424   SDValue Elt = DAG.getConstant(Val, MVT::i32);
4425   SmallVector<SDValue, 8> Ops;
4426   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
4427   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
4428                               &Ops[0], Ops.size());
4429   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
4430 }
4431
4432 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
4433 /// specified intrinsic ID.
4434 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
4435                                 SelectionDAG &DAG, DebugLoc dl,
4436                                 EVT DestVT = MVT::Other) {
4437   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
4438   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4439                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
4440 }
4441
4442 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
4443 /// specified intrinsic ID.
4444 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
4445                                 SDValue Op2, SelectionDAG &DAG,
4446                                 DebugLoc dl, EVT DestVT = MVT::Other) {
4447   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
4448   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
4449                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
4450 }
4451
4452
4453 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
4454 /// amount.  The result has the specified value type.
4455 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
4456                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
4457   // Force LHS/RHS to be the right type.
4458   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
4459   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
4460
4461   int Ops[16];
4462   for (unsigned i = 0; i != 16; ++i)
4463     Ops[i] = i + Amt;
4464   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
4465   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4466 }
4467
4468 // If this is a case we can't handle, return null and let the default
4469 // expansion code take care of it.  If we CAN select this case, and if it
4470 // selects to a single instruction, return Op.  Otherwise, if we can codegen
4471 // this case more efficiently than a constant pool load, lower it to the
4472 // sequence of ops that should be used.
4473 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
4474                                              SelectionDAG &DAG) const {
4475   DebugLoc dl = Op.getDebugLoc();
4476   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
4477   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
4478
4479   // Check if this is a splat of a constant value.
4480   APInt APSplatBits, APSplatUndef;
4481   unsigned SplatBitSize;
4482   bool HasAnyUndefs;
4483   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
4484                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
4485     return SDValue();
4486
4487   unsigned SplatBits = APSplatBits.getZExtValue();
4488   unsigned SplatUndef = APSplatUndef.getZExtValue();
4489   unsigned SplatSize = SplatBitSize / 8;
4490
4491   // First, handle single instruction cases.
4492
4493   // All zeros?
4494   if (SplatBits == 0) {
4495     // Canonicalize all zero vectors to be v4i32.
4496     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
4497       SDValue Z = DAG.getConstant(0, MVT::i32);
4498       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
4499       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
4500     }
4501     return Op;
4502   }
4503
4504   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
4505   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
4506                     (32-SplatBitSize));
4507   if (SextVal >= -16 && SextVal <= 15)
4508     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
4509
4510
4511   // Two instruction sequences.
4512
4513   // If this value is in the range [-32,30] and is even, use:
4514   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4515   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4516     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4517     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4518     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4519   }
4520
4521   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4522   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4523   // for fneg/fabs.
4524   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4525     // Make -1 and vspltisw -1:
4526     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4527
4528     // Make the VSLW intrinsic, computing 0x8000_0000.
4529     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4530                                    OnesV, DAG, dl);
4531
4532     // xor by OnesV to invert it.
4533     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4534     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4535   }
4536
4537   // Check to see if this is a wide variety of vsplti*, binop self cases.
4538   static const signed char SplatCsts[] = {
4539     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4540     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4541   };
4542
4543   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4544     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4545     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4546     int i = SplatCsts[idx];
4547
4548     // Figure out what shift amount will be used by altivec if shifted by i in
4549     // this splat size.
4550     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4551
4552     // vsplti + shl self.
4553     if (SextVal == (int)((unsigned)i << TypeShiftAmt)) {
4554       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4555       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4556         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4557         Intrinsic::ppc_altivec_vslw
4558       };
4559       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4560       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4561     }
4562
4563     // vsplti + srl self.
4564     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4565       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4566       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4567         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4568         Intrinsic::ppc_altivec_vsrw
4569       };
4570       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4571       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4572     }
4573
4574     // vsplti + sra self.
4575     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4576       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4577       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4578         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4579         Intrinsic::ppc_altivec_vsraw
4580       };
4581       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4582       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4583     }
4584
4585     // vsplti + rol self.
4586     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4587                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4588       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4589       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4590         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4591         Intrinsic::ppc_altivec_vrlw
4592       };
4593       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4594       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4595     }
4596
4597     // t = vsplti c, result = vsldoi t, t, 1
4598     if (SextVal == (int)(((unsigned)i << 8) | (i < 0 ? 0xFF : 0))) {
4599       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4600       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4601     }
4602     // t = vsplti c, result = vsldoi t, t, 2
4603     if (SextVal == (int)(((unsigned)i << 16) | (i < 0 ? 0xFFFF : 0))) {
4604       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4605       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4606     }
4607     // t = vsplti c, result = vsldoi t, t, 3
4608     if (SextVal == (int)(((unsigned)i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4609       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4610       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4611     }
4612   }
4613
4614   // Three instruction sequences.
4615
4616   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4617   if (SextVal >= 0 && SextVal <= 31) {
4618     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4619     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4620     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4621     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4622   }
4623   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4624   if (SextVal >= -31 && SextVal <= 0) {
4625     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4626     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4627     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4628     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4629   }
4630
4631   return SDValue();
4632 }
4633
4634 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4635 /// the specified operations to build the shuffle.
4636 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4637                                       SDValue RHS, SelectionDAG &DAG,
4638                                       DebugLoc dl) {
4639   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4640   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4641   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4642
4643   enum {
4644     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4645     OP_VMRGHW,
4646     OP_VMRGLW,
4647     OP_VSPLTISW0,
4648     OP_VSPLTISW1,
4649     OP_VSPLTISW2,
4650     OP_VSPLTISW3,
4651     OP_VSLDOI4,
4652     OP_VSLDOI8,
4653     OP_VSLDOI12
4654   };
4655
4656   if (OpNum == OP_COPY) {
4657     if (LHSID == (1*9+2)*9+3) return LHS;
4658     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4659     return RHS;
4660   }
4661
4662   SDValue OpLHS, OpRHS;
4663   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4664   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4665
4666   int ShufIdxs[16];
4667   switch (OpNum) {
4668   default: llvm_unreachable("Unknown i32 permute!");
4669   case OP_VMRGHW:
4670     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4671     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4672     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4673     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4674     break;
4675   case OP_VMRGLW:
4676     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4677     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4678     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4679     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4680     break;
4681   case OP_VSPLTISW0:
4682     for (unsigned i = 0; i != 16; ++i)
4683       ShufIdxs[i] = (i&3)+0;
4684     break;
4685   case OP_VSPLTISW1:
4686     for (unsigned i = 0; i != 16; ++i)
4687       ShufIdxs[i] = (i&3)+4;
4688     break;
4689   case OP_VSPLTISW2:
4690     for (unsigned i = 0; i != 16; ++i)
4691       ShufIdxs[i] = (i&3)+8;
4692     break;
4693   case OP_VSPLTISW3:
4694     for (unsigned i = 0; i != 16; ++i)
4695       ShufIdxs[i] = (i&3)+12;
4696     break;
4697   case OP_VSLDOI4:
4698     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4699   case OP_VSLDOI8:
4700     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4701   case OP_VSLDOI12:
4702     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4703   }
4704   EVT VT = OpLHS.getValueType();
4705   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4706   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4707   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4708   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4709 }
4710
4711 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4712 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4713 /// return the code it can be lowered into.  Worst case, it can always be
4714 /// lowered into a vperm.
4715 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4716                                                SelectionDAG &DAG) const {
4717   DebugLoc dl = Op.getDebugLoc();
4718   SDValue V1 = Op.getOperand(0);
4719   SDValue V2 = Op.getOperand(1);
4720   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4721   EVT VT = Op.getValueType();
4722
4723   // Cases that are handled by instructions that take permute immediates
4724   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4725   // selected by the instruction selector.
4726   if (V2.getOpcode() == ISD::UNDEF) {
4727     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4728         PPC::isSplatShuffleMask(SVOp, 2) ||
4729         PPC::isSplatShuffleMask(SVOp, 4) ||
4730         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4731         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4732         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4733         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4734         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4735         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4736         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4737         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4738         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4739       return Op;
4740     }
4741   }
4742
4743   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4744   // and produce a fixed permutation.  If any of these match, do not lower to
4745   // VPERM.
4746   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4747       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4748       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4749       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4750       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4751       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4752       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4753       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4754       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4755     return Op;
4756
4757   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4758   // perfect shuffle table to emit an optimal matching sequence.
4759   ArrayRef<int> PermMask = SVOp->getMask();
4760
4761   unsigned PFIndexes[4];
4762   bool isFourElementShuffle = true;
4763   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4764     unsigned EltNo = 8;   // Start out undef.
4765     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4766       if (PermMask[i*4+j] < 0)
4767         continue;   // Undef, ignore it.
4768
4769       unsigned ByteSource = PermMask[i*4+j];
4770       if ((ByteSource & 3) != j) {
4771         isFourElementShuffle = false;
4772         break;
4773       }
4774
4775       if (EltNo == 8) {
4776         EltNo = ByteSource/4;
4777       } else if (EltNo != ByteSource/4) {
4778         isFourElementShuffle = false;
4779         break;
4780       }
4781     }
4782     PFIndexes[i] = EltNo;
4783   }
4784
4785   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4786   // perfect shuffle vector to determine if it is cost effective to do this as
4787   // discrete instructions, or whether we should use a vperm.
4788   if (isFourElementShuffle) {
4789     // Compute the index in the perfect shuffle table.
4790     unsigned PFTableIndex =
4791       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4792
4793     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4794     unsigned Cost  = (PFEntry >> 30);
4795
4796     // Determining when to avoid vperm is tricky.  Many things affect the cost
4797     // of vperm, particularly how many times the perm mask needs to be computed.
4798     // For example, if the perm mask can be hoisted out of a loop or is already
4799     // used (perhaps because there are multiple permutes with the same shuffle
4800     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4801     // the loop requires an extra register.
4802     //
4803     // As a compromise, we only emit discrete instructions if the shuffle can be
4804     // generated in 3 or fewer operations.  When we have loop information
4805     // available, if this block is within a loop, we should avoid using vperm
4806     // for 3-operation perms and use a constant pool load instead.
4807     if (Cost < 3)
4808       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4809   }
4810
4811   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4812   // vector that will get spilled to the constant pool.
4813   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4814
4815   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4816   // that it is in input element units, not in bytes.  Convert now.
4817   EVT EltVT = V1.getValueType().getVectorElementType();
4818   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4819
4820   SmallVector<SDValue, 16> ResultMask;
4821   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4822     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4823
4824     for (unsigned j = 0; j != BytesPerElement; ++j)
4825       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4826                                            MVT::i32));
4827   }
4828
4829   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4830                                     &ResultMask[0], ResultMask.size());
4831   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4832 }
4833
4834 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4835 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4836 /// information about the intrinsic.
4837 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4838                                   bool &isDot) {
4839   unsigned IntrinsicID =
4840     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4841   CompareOpc = -1;
4842   isDot = false;
4843   switch (IntrinsicID) {
4844   default: return false;
4845     // Comparison predicates.
4846   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4847   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4848   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4849   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4850   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4851   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4852   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4853   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4854   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4855   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4856   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4857   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4858   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4859
4860     // Normal Comparisons.
4861   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4862   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4863   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4864   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4865   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4866   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4867   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4868   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4869   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4870   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4871   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4872   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4873   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4874   }
4875   return true;
4876 }
4877
4878 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4879 /// lower, do it, otherwise return null.
4880 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4881                                                    SelectionDAG &DAG) const {
4882   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4883   // opcode number of the comparison.
4884   DebugLoc dl = Op.getDebugLoc();
4885   int CompareOpc;
4886   bool isDot;
4887   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4888     return SDValue();    // Don't custom lower most intrinsics.
4889
4890   // If this is a non-dot comparison, make the VCMP node and we are done.
4891   if (!isDot) {
4892     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4893                               Op.getOperand(1), Op.getOperand(2),
4894                               DAG.getConstant(CompareOpc, MVT::i32));
4895     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4896   }
4897
4898   // Create the PPCISD altivec 'dot' comparison node.
4899   SDValue Ops[] = {
4900     Op.getOperand(2),  // LHS
4901     Op.getOperand(3),  // RHS
4902     DAG.getConstant(CompareOpc, MVT::i32)
4903   };
4904   std::vector<EVT> VTs;
4905   VTs.push_back(Op.getOperand(2).getValueType());
4906   VTs.push_back(MVT::Glue);
4907   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4908
4909   // Now that we have the comparison, emit a copy from the CR to a GPR.
4910   // This is flagged to the above dot comparison.
4911   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4912                                 DAG.getRegister(PPC::CR6, MVT::i32),
4913                                 CompNode.getValue(1));
4914
4915   // Unpack the result based on how the target uses it.
4916   unsigned BitNo;   // Bit # of CR6.
4917   bool InvertBit;   // Invert result?
4918   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4919   default:  // Can't happen, don't crash on invalid number though.
4920   case 0:   // Return the value of the EQ bit of CR6.
4921     BitNo = 0; InvertBit = false;
4922     break;
4923   case 1:   // Return the inverted value of the EQ bit of CR6.
4924     BitNo = 0; InvertBit = true;
4925     break;
4926   case 2:   // Return the value of the LT bit of CR6.
4927     BitNo = 2; InvertBit = false;
4928     break;
4929   case 3:   // Return the inverted value of the LT bit of CR6.
4930     BitNo = 2; InvertBit = true;
4931     break;
4932   }
4933
4934   // Shift the bit into the low position.
4935   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4936                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4937   // Isolate the bit.
4938   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4939                       DAG.getConstant(1, MVT::i32));
4940
4941   // If we are supposed to, toggle the bit.
4942   if (InvertBit)
4943     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4944                         DAG.getConstant(1, MVT::i32));
4945   return Flags;
4946 }
4947
4948 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4949                                                    SelectionDAG &DAG) const {
4950   DebugLoc dl = Op.getDebugLoc();
4951   // Create a stack slot that is 16-byte aligned.
4952   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4953   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4954   EVT PtrVT = getPointerTy();
4955   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4956
4957   // Store the input value into Value#0 of the stack slot.
4958   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4959                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4960                                false, false, 0);
4961   // Load it out.
4962   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4963                      false, false, false, 0);
4964 }
4965
4966 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4967   DebugLoc dl = Op.getDebugLoc();
4968   if (Op.getValueType() == MVT::v4i32) {
4969     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4970
4971     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4972     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4973
4974     SDValue RHSSwap =   // = vrlw RHS, 16
4975       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4976
4977     // Shrinkify inputs to v8i16.
4978     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4979     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4980     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4981
4982     // Low parts multiplied together, generating 32-bit results (we ignore the
4983     // top parts).
4984     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4985                                         LHS, RHS, DAG, dl, MVT::v4i32);
4986
4987     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4988                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4989     // Shift the high parts up 16 bits.
4990     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4991                               Neg16, DAG, dl);
4992     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4993   } else if (Op.getValueType() == MVT::v8i16) {
4994     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4995
4996     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4997
4998     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4999                             LHS, RHS, Zero, DAG, dl);
5000   } else if (Op.getValueType() == MVT::v16i8) {
5001     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
5002
5003     // Multiply the even 8-bit parts, producing 16-bit sums.
5004     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
5005                                            LHS, RHS, DAG, dl, MVT::v8i16);
5006     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
5007
5008     // Multiply the odd 8-bit parts, producing 16-bit sums.
5009     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
5010                                           LHS, RHS, DAG, dl, MVT::v8i16);
5011     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
5012
5013     // Merge the results together.
5014     int Ops[16];
5015     for (unsigned i = 0; i != 8; ++i) {
5016       Ops[i*2  ] = 2*i+1;
5017       Ops[i*2+1] = 2*i+1+16;
5018     }
5019     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
5020   } else {
5021     llvm_unreachable("Unknown mul to lower!");
5022   }
5023 }
5024
5025 /// LowerOperation - Provide custom lowering hooks for some operations.
5026 ///
5027 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
5028   switch (Op.getOpcode()) {
5029   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
5030   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
5031   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
5032   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
5033   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
5034   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
5035   case ISD::SETCC:              return LowerSETCC(Op, DAG);
5036   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
5037   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
5038   case ISD::VASTART:
5039     return LowerVASTART(Op, DAG, PPCSubTarget);
5040
5041   case ISD::VAARG:
5042     return LowerVAARG(Op, DAG, PPCSubTarget);
5043
5044   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
5045   case ISD::DYNAMIC_STACKALLOC:
5046     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
5047
5048   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
5049   case ISD::FP_TO_UINT:
5050   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
5051                                                        Op.getDebugLoc());
5052   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
5053   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
5054
5055   // Lower 64-bit shifts.
5056   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
5057   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
5058   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
5059
5060   // Vector-related lowering.
5061   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
5062   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
5063   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
5064   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
5065   case ISD::MUL:                return LowerMUL(Op, DAG);
5066
5067   // Frame & Return address.
5068   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
5069   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
5070   }
5071 }
5072
5073 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
5074                                            SmallVectorImpl<SDValue>&Results,
5075                                            SelectionDAG &DAG) const {
5076   const TargetMachine &TM = getTargetMachine();
5077   DebugLoc dl = N->getDebugLoc();
5078   switch (N->getOpcode()) {
5079   default:
5080     llvm_unreachable("Do not know how to custom type legalize this operation!");
5081   case ISD::VAARG: {
5082     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
5083         || TM.getSubtarget<PPCSubtarget>().isPPC64())
5084       return;
5085
5086     EVT VT = N->getValueType(0);
5087
5088     if (VT == MVT::i64) {
5089       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
5090
5091       Results.push_back(NewNode);
5092       Results.push_back(NewNode.getValue(1));
5093     }
5094     return;
5095   }
5096   case ISD::FP_ROUND_INREG: {
5097     assert(N->getValueType(0) == MVT::ppcf128);
5098     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
5099     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5100                              MVT::f64, N->getOperand(0),
5101                              DAG.getIntPtrConstant(0));
5102     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
5103                              MVT::f64, N->getOperand(0),
5104                              DAG.getIntPtrConstant(1));
5105
5106     // This sequence changes FPSCR to do round-to-zero, adds the two halves
5107     // of the long double, and puts FPSCR back the way it was.  We do not
5108     // actually model FPSCR.
5109     std::vector<EVT> NodeTys;
5110     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
5111
5112     NodeTys.push_back(MVT::f64);   // Return register
5113     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
5114     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
5115     MFFSreg = Result.getValue(0);
5116     InFlag = Result.getValue(1);
5117
5118     NodeTys.clear();
5119     NodeTys.push_back(MVT::Glue);   // Returns a flag
5120     Ops[0] = DAG.getConstant(31, MVT::i32);
5121     Ops[1] = InFlag;
5122     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
5123     InFlag = Result.getValue(0);
5124
5125     NodeTys.clear();
5126     NodeTys.push_back(MVT::Glue);   // Returns a flag
5127     Ops[0] = DAG.getConstant(30, MVT::i32);
5128     Ops[1] = InFlag;
5129     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
5130     InFlag = Result.getValue(0);
5131
5132     NodeTys.clear();
5133     NodeTys.push_back(MVT::f64);    // result of add
5134     NodeTys.push_back(MVT::Glue);   // Returns a flag
5135     Ops[0] = Lo;
5136     Ops[1] = Hi;
5137     Ops[2] = InFlag;
5138     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
5139     FPreg = Result.getValue(0);
5140     InFlag = Result.getValue(1);
5141
5142     NodeTys.clear();
5143     NodeTys.push_back(MVT::f64);
5144     Ops[0] = DAG.getConstant(1, MVT::i32);
5145     Ops[1] = MFFSreg;
5146     Ops[2] = FPreg;
5147     Ops[3] = InFlag;
5148     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
5149     FPreg = Result.getValue(0);
5150
5151     // We know the low half is about to be thrown away, so just use something
5152     // convenient.
5153     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
5154                                 FPreg, FPreg));
5155     return;
5156   }
5157   case ISD::FP_TO_SINT:
5158     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
5159     return;
5160   }
5161 }
5162
5163
5164 //===----------------------------------------------------------------------===//
5165 //  Other Lowering Code
5166 //===----------------------------------------------------------------------===//
5167
5168 MachineBasicBlock *
5169 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
5170                                     bool is64bit, unsigned BinOpcode) const {
5171   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5172   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5173
5174   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5175   MachineFunction *F = BB->getParent();
5176   MachineFunction::iterator It = BB;
5177   ++It;
5178
5179   unsigned dest = MI->getOperand(0).getReg();
5180   unsigned ptrA = MI->getOperand(1).getReg();
5181   unsigned ptrB = MI->getOperand(2).getReg();
5182   unsigned incr = MI->getOperand(3).getReg();
5183   DebugLoc dl = MI->getDebugLoc();
5184
5185   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5186   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5187   F->insert(It, loopMBB);
5188   F->insert(It, exitMBB);
5189   exitMBB->splice(exitMBB->begin(), BB,
5190                   llvm::next(MachineBasicBlock::iterator(MI)),
5191                   BB->end());
5192   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5193
5194   MachineRegisterInfo &RegInfo = F->getRegInfo();
5195   unsigned TmpReg = (!BinOpcode) ? incr :
5196     RegInfo.createVirtualRegister(
5197        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5198                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
5199
5200   //  thisMBB:
5201   //   ...
5202   //   fallthrough --> loopMBB
5203   BB->addSuccessor(loopMBB);
5204
5205   //  loopMBB:
5206   //   l[wd]arx dest, ptr
5207   //   add r0, dest, incr
5208   //   st[wd]cx. r0, ptr
5209   //   bne- loopMBB
5210   //   fallthrough --> exitMBB
5211   BB = loopMBB;
5212   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5213     .addReg(ptrA).addReg(ptrB);
5214   if (BinOpcode)
5215     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
5216   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5217     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
5218   BuildMI(BB, dl, TII->get(PPC::BCC))
5219     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5220   BB->addSuccessor(loopMBB);
5221   BB->addSuccessor(exitMBB);
5222
5223   //  exitMBB:
5224   //   ...
5225   BB = exitMBB;
5226   return BB;
5227 }
5228
5229 MachineBasicBlock *
5230 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
5231                                             MachineBasicBlock *BB,
5232                                             bool is8bit,    // operation
5233                                             unsigned BinOpcode) const {
5234   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
5235   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5236   // In 64 bit mode we have to use 64 bits for addresses, even though the
5237   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
5238   // registers without caring whether they're 32 or 64, but here we're
5239   // doing actual arithmetic on the addresses.
5240   bool is64bit = PPCSubTarget.isPPC64();
5241   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5242
5243   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5244   MachineFunction *F = BB->getParent();
5245   MachineFunction::iterator It = BB;
5246   ++It;
5247
5248   unsigned dest = MI->getOperand(0).getReg();
5249   unsigned ptrA = MI->getOperand(1).getReg();
5250   unsigned ptrB = MI->getOperand(2).getReg();
5251   unsigned incr = MI->getOperand(3).getReg();
5252   DebugLoc dl = MI->getDebugLoc();
5253
5254   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
5255   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5256   F->insert(It, loopMBB);
5257   F->insert(It, exitMBB);
5258   exitMBB->splice(exitMBB->begin(), BB,
5259                   llvm::next(MachineBasicBlock::iterator(MI)),
5260                   BB->end());
5261   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5262
5263   MachineRegisterInfo &RegInfo = F->getRegInfo();
5264   const TargetRegisterClass *RC =
5265     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5266               (const TargetRegisterClass *) &PPC::GPRCRegClass;
5267   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5268   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5269   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5270   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
5271   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5272   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5273   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5274   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5275   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
5276   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5277   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5278   unsigned Ptr1Reg;
5279   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
5280
5281   //  thisMBB:
5282   //   ...
5283   //   fallthrough --> loopMBB
5284   BB->addSuccessor(loopMBB);
5285
5286   // The 4-byte load must be aligned, while a char or short may be
5287   // anywhere in the word.  Hence all this nasty bookkeeping code.
5288   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5289   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5290   //   xori shift, shift1, 24 [16]
5291   //   rlwinm ptr, ptr1, 0, 0, 29
5292   //   slw incr2, incr, shift
5293   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5294   //   slw mask, mask2, shift
5295   //  loopMBB:
5296   //   lwarx tmpDest, ptr
5297   //   add tmp, tmpDest, incr2
5298   //   andc tmp2, tmpDest, mask
5299   //   and tmp3, tmp, mask
5300   //   or tmp4, tmp3, tmp2
5301   //   stwcx. tmp4, ptr
5302   //   bne- loopMBB
5303   //   fallthrough --> exitMBB
5304   //   srw dest, tmpDest, shift
5305   if (ptrA != ZeroReg) {
5306     Ptr1Reg = RegInfo.createVirtualRegister(RC);
5307     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5308       .addReg(ptrA).addReg(ptrB);
5309   } else {
5310     Ptr1Reg = ptrB;
5311   }
5312   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5313       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5314   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5315       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5316   if (is64bit)
5317     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5318       .addReg(Ptr1Reg).addImm(0).addImm(61);
5319   else
5320     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5321       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5322   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
5323       .addReg(incr).addReg(ShiftReg);
5324   if (is8bit)
5325     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5326   else {
5327     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5328     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
5329   }
5330   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5331       .addReg(Mask2Reg).addReg(ShiftReg);
5332
5333   BB = loopMBB;
5334   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5335     .addReg(ZeroReg).addReg(PtrReg);
5336   if (BinOpcode)
5337     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
5338       .addReg(Incr2Reg).addReg(TmpDestReg);
5339   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
5340     .addReg(TmpDestReg).addReg(MaskReg);
5341   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
5342     .addReg(TmpReg).addReg(MaskReg);
5343   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
5344     .addReg(Tmp3Reg).addReg(Tmp2Reg);
5345   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5346     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
5347   BuildMI(BB, dl, TII->get(PPC::BCC))
5348     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
5349   BB->addSuccessor(loopMBB);
5350   BB->addSuccessor(exitMBB);
5351
5352   //  exitMBB:
5353   //   ...
5354   BB = exitMBB;
5355   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
5356     .addReg(ShiftReg);
5357   return BB;
5358 }
5359
5360 MachineBasicBlock *
5361 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
5362                                                MachineBasicBlock *BB) const {
5363   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5364
5365   // To "insert" these instructions we actually have to insert their
5366   // control-flow patterns.
5367   const BasicBlock *LLVM_BB = BB->getBasicBlock();
5368   MachineFunction::iterator It = BB;
5369   ++It;
5370
5371   MachineFunction *F = BB->getParent();
5372
5373   if (PPCSubTarget.hasISEL() && (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5374                                  MI->getOpcode() == PPC::SELECT_CC_I8)) {
5375     unsigned OpCode = MI->getOpcode() == PPC::SELECT_CC_I8 ?
5376                                          PPC::ISEL8 : PPC::ISEL;
5377     unsigned SelectPred = MI->getOperand(4).getImm();
5378     DebugLoc dl = MI->getDebugLoc();
5379
5380     // The SelectPred is ((BI << 5) | BO) for a BCC
5381     unsigned BO = SelectPred & 0xF;
5382     assert((BO == 12 || BO == 4) && "invalid predicate BO field for isel");
5383
5384     unsigned TrueOpNo, FalseOpNo;
5385     if (BO == 12) {
5386       TrueOpNo = 2;
5387       FalseOpNo = 3;
5388     } else {
5389       TrueOpNo = 3;
5390       FalseOpNo = 2;
5391       SelectPred = PPC::InvertPredicate((PPC::Predicate)SelectPred);
5392     }
5393
5394     BuildMI(*BB, MI, dl, TII->get(OpCode), MI->getOperand(0).getReg())
5395       .addReg(MI->getOperand(TrueOpNo).getReg())
5396       .addReg(MI->getOperand(FalseOpNo).getReg())
5397       .addImm(SelectPred).addReg(MI->getOperand(1).getReg());
5398   } else if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
5399              MI->getOpcode() == PPC::SELECT_CC_I8 ||
5400              MI->getOpcode() == PPC::SELECT_CC_F4 ||
5401              MI->getOpcode() == PPC::SELECT_CC_F8 ||
5402              MI->getOpcode() == PPC::SELECT_CC_VRRC) {
5403
5404
5405     // The incoming instruction knows the destination vreg to set, the
5406     // condition code register to branch on, the true/false values to
5407     // select between, and a branch opcode to use.
5408
5409     //  thisMBB:
5410     //  ...
5411     //   TrueVal = ...
5412     //   cmpTY ccX, r1, r2
5413     //   bCC copy1MBB
5414     //   fallthrough --> copy0MBB
5415     MachineBasicBlock *thisMBB = BB;
5416     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
5417     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
5418     unsigned SelectPred = MI->getOperand(4).getImm();
5419     DebugLoc dl = MI->getDebugLoc();
5420     F->insert(It, copy0MBB);
5421     F->insert(It, sinkMBB);
5422
5423     // Transfer the remainder of BB and its successor edges to sinkMBB.
5424     sinkMBB->splice(sinkMBB->begin(), BB,
5425                     llvm::next(MachineBasicBlock::iterator(MI)),
5426                     BB->end());
5427     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
5428
5429     // Next, add the true and fallthrough blocks as its successors.
5430     BB->addSuccessor(copy0MBB);
5431     BB->addSuccessor(sinkMBB);
5432
5433     BuildMI(BB, dl, TII->get(PPC::BCC))
5434       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
5435
5436     //  copy0MBB:
5437     //   %FalseValue = ...
5438     //   # fallthrough to sinkMBB
5439     BB = copy0MBB;
5440
5441     // Update machine-CFG edges
5442     BB->addSuccessor(sinkMBB);
5443
5444     //  sinkMBB:
5445     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5446     //  ...
5447     BB = sinkMBB;
5448     BuildMI(*BB, BB->begin(), dl,
5449             TII->get(PPC::PHI), MI->getOperand(0).getReg())
5450       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
5451       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5452   }
5453   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
5454     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
5455   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
5456     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
5457   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
5458     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
5459   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
5460     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
5461
5462   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
5463     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
5464   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
5465     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
5466   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
5467     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
5468   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
5469     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
5470
5471   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
5472     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
5473   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
5474     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
5475   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
5476     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
5477   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
5478     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
5479
5480   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
5481     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
5482   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
5483     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
5484   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
5485     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
5486   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
5487     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
5488
5489   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
5490     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
5491   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
5492     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
5493   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
5494     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
5495   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
5496     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
5497
5498   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
5499     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
5500   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
5501     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
5502   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
5503     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
5504   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
5505     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
5506
5507   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
5508     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
5509   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
5510     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
5511   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
5512     BB = EmitAtomicBinary(MI, BB, false, 0);
5513   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
5514     BB = EmitAtomicBinary(MI, BB, true, 0);
5515
5516   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
5517            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
5518     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
5519
5520     unsigned dest   = MI->getOperand(0).getReg();
5521     unsigned ptrA   = MI->getOperand(1).getReg();
5522     unsigned ptrB   = MI->getOperand(2).getReg();
5523     unsigned oldval = MI->getOperand(3).getReg();
5524     unsigned newval = MI->getOperand(4).getReg();
5525     DebugLoc dl     = MI->getDebugLoc();
5526
5527     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5528     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5529     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5530     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5531     F->insert(It, loop1MBB);
5532     F->insert(It, loop2MBB);
5533     F->insert(It, midMBB);
5534     F->insert(It, exitMBB);
5535     exitMBB->splice(exitMBB->begin(), BB,
5536                     llvm::next(MachineBasicBlock::iterator(MI)),
5537                     BB->end());
5538     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5539
5540     //  thisMBB:
5541     //   ...
5542     //   fallthrough --> loopMBB
5543     BB->addSuccessor(loop1MBB);
5544
5545     // loop1MBB:
5546     //   l[wd]arx dest, ptr
5547     //   cmp[wd] dest, oldval
5548     //   bne- midMBB
5549     // loop2MBB:
5550     //   st[wd]cx. newval, ptr
5551     //   bne- loopMBB
5552     //   b exitBB
5553     // midMBB:
5554     //   st[wd]cx. dest, ptr
5555     // exitBB:
5556     BB = loop1MBB;
5557     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5558       .addReg(ptrA).addReg(ptrB);
5559     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5560       .addReg(oldval).addReg(dest);
5561     BuildMI(BB, dl, TII->get(PPC::BCC))
5562       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5563     BB->addSuccessor(loop2MBB);
5564     BB->addSuccessor(midMBB);
5565
5566     BB = loop2MBB;
5567     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5568       .addReg(newval).addReg(ptrA).addReg(ptrB);
5569     BuildMI(BB, dl, TII->get(PPC::BCC))
5570       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5571     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5572     BB->addSuccessor(loop1MBB);
5573     BB->addSuccessor(exitMBB);
5574
5575     BB = midMBB;
5576     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5577       .addReg(dest).addReg(ptrA).addReg(ptrB);
5578     BB->addSuccessor(exitMBB);
5579
5580     //  exitMBB:
5581     //   ...
5582     BB = exitMBB;
5583   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5584              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5585     // We must use 64-bit registers for addresses when targeting 64-bit,
5586     // since we're actually doing arithmetic on them.  Other registers
5587     // can be 32-bit.
5588     bool is64bit = PPCSubTarget.isPPC64();
5589     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5590
5591     unsigned dest   = MI->getOperand(0).getReg();
5592     unsigned ptrA   = MI->getOperand(1).getReg();
5593     unsigned ptrB   = MI->getOperand(2).getReg();
5594     unsigned oldval = MI->getOperand(3).getReg();
5595     unsigned newval = MI->getOperand(4).getReg();
5596     DebugLoc dl     = MI->getDebugLoc();
5597
5598     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5599     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5600     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5601     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5602     F->insert(It, loop1MBB);
5603     F->insert(It, loop2MBB);
5604     F->insert(It, midMBB);
5605     F->insert(It, exitMBB);
5606     exitMBB->splice(exitMBB->begin(), BB,
5607                     llvm::next(MachineBasicBlock::iterator(MI)),
5608                     BB->end());
5609     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5610
5611     MachineRegisterInfo &RegInfo = F->getRegInfo();
5612     const TargetRegisterClass *RC =
5613       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5614                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5615     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5616     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5617     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5618     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5619     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5620     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5621     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5622     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5623     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5624     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5625     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5626     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5627     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5628     unsigned Ptr1Reg;
5629     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5630     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5631     //  thisMBB:
5632     //   ...
5633     //   fallthrough --> loopMBB
5634     BB->addSuccessor(loop1MBB);
5635
5636     // The 4-byte load must be aligned, while a char or short may be
5637     // anywhere in the word.  Hence all this nasty bookkeeping code.
5638     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5639     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5640     //   xori shift, shift1, 24 [16]
5641     //   rlwinm ptr, ptr1, 0, 0, 29
5642     //   slw newval2, newval, shift
5643     //   slw oldval2, oldval,shift
5644     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5645     //   slw mask, mask2, shift
5646     //   and newval3, newval2, mask
5647     //   and oldval3, oldval2, mask
5648     // loop1MBB:
5649     //   lwarx tmpDest, ptr
5650     //   and tmp, tmpDest, mask
5651     //   cmpw tmp, oldval3
5652     //   bne- midMBB
5653     // loop2MBB:
5654     //   andc tmp2, tmpDest, mask
5655     //   or tmp4, tmp2, newval3
5656     //   stwcx. tmp4, ptr
5657     //   bne- loop1MBB
5658     //   b exitBB
5659     // midMBB:
5660     //   stwcx. tmpDest, ptr
5661     // exitBB:
5662     //   srw dest, tmpDest, shift
5663     if (ptrA != ZeroReg) {
5664       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5665       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5666         .addReg(ptrA).addReg(ptrB);
5667     } else {
5668       Ptr1Reg = ptrB;
5669     }
5670     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5671         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5672     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5673         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5674     if (is64bit)
5675       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5676         .addReg(Ptr1Reg).addImm(0).addImm(61);
5677     else
5678       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5679         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5680     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5681         .addReg(newval).addReg(ShiftReg);
5682     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5683         .addReg(oldval).addReg(ShiftReg);
5684     if (is8bit)
5685       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5686     else {
5687       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5688       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5689         .addReg(Mask3Reg).addImm(65535);
5690     }
5691     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5692         .addReg(Mask2Reg).addReg(ShiftReg);
5693     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5694         .addReg(NewVal2Reg).addReg(MaskReg);
5695     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5696         .addReg(OldVal2Reg).addReg(MaskReg);
5697
5698     BB = loop1MBB;
5699     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5700         .addReg(ZeroReg).addReg(PtrReg);
5701     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5702         .addReg(TmpDestReg).addReg(MaskReg);
5703     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5704         .addReg(TmpReg).addReg(OldVal3Reg);
5705     BuildMI(BB, dl, TII->get(PPC::BCC))
5706         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5707     BB->addSuccessor(loop2MBB);
5708     BB->addSuccessor(midMBB);
5709
5710     BB = loop2MBB;
5711     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5712         .addReg(TmpDestReg).addReg(MaskReg);
5713     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5714         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5715     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5716         .addReg(ZeroReg).addReg(PtrReg);
5717     BuildMI(BB, dl, TII->get(PPC::BCC))
5718       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5719     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5720     BB->addSuccessor(loop1MBB);
5721     BB->addSuccessor(exitMBB);
5722
5723     BB = midMBB;
5724     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5725       .addReg(ZeroReg).addReg(PtrReg);
5726     BB->addSuccessor(exitMBB);
5727
5728     //  exitMBB:
5729     //   ...
5730     BB = exitMBB;
5731     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5732       .addReg(ShiftReg);
5733   } else {
5734     llvm_unreachable("Unexpected instr type to insert");
5735   }
5736
5737   MI->eraseFromParent();   // The pseudo instruction is gone now.
5738   return BB;
5739 }
5740
5741 //===----------------------------------------------------------------------===//
5742 // Target Optimization Hooks
5743 //===----------------------------------------------------------------------===//
5744
5745 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5746                                              DAGCombinerInfo &DCI) const {
5747   const TargetMachine &TM = getTargetMachine();
5748   SelectionDAG &DAG = DCI.DAG;
5749   DebugLoc dl = N->getDebugLoc();
5750   switch (N->getOpcode()) {
5751   default: break;
5752   case PPCISD::SHL:
5753     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5754       if (C->isNullValue())   // 0 << V -> 0.
5755         return N->getOperand(0);
5756     }
5757     break;
5758   case PPCISD::SRL:
5759     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5760       if (C->isNullValue())   // 0 >>u V -> 0.
5761         return N->getOperand(0);
5762     }
5763     break;
5764   case PPCISD::SRA:
5765     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5766       if (C->isNullValue() ||   //  0 >>s V -> 0.
5767           C->isAllOnesValue())    // -1 >>s V -> -1.
5768         return N->getOperand(0);
5769     }
5770     break;
5771
5772   case ISD::SINT_TO_FP:
5773     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5774       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5775         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5776         // We allow the src/dst to be either f32/f64, but the intermediate
5777         // type must be i64.
5778         if (N->getOperand(0).getValueType() == MVT::i64 &&
5779             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5780           SDValue Val = N->getOperand(0).getOperand(0);
5781           if (Val.getValueType() == MVT::f32) {
5782             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5783             DCI.AddToWorklist(Val.getNode());
5784           }
5785
5786           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5787           DCI.AddToWorklist(Val.getNode());
5788           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5789           DCI.AddToWorklist(Val.getNode());
5790           if (N->getValueType(0) == MVT::f32) {
5791             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5792                               DAG.getIntPtrConstant(0));
5793             DCI.AddToWorklist(Val.getNode());
5794           }
5795           return Val;
5796         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5797           // If the intermediate type is i32, we can avoid the load/store here
5798           // too.
5799         }
5800       }
5801     }
5802     break;
5803   case ISD::STORE:
5804     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5805     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5806         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5807         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5808         N->getOperand(1).getValueType() == MVT::i32 &&
5809         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5810       SDValue Val = N->getOperand(1).getOperand(0);
5811       if (Val.getValueType() == MVT::f32) {
5812         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5813         DCI.AddToWorklist(Val.getNode());
5814       }
5815       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5816       DCI.AddToWorklist(Val.getNode());
5817
5818       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5819                         N->getOperand(2), N->getOperand(3));
5820       DCI.AddToWorklist(Val.getNode());
5821       return Val;
5822     }
5823
5824     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5825     if (cast<StoreSDNode>(N)->isUnindexed() &&
5826         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5827         N->getOperand(1).getNode()->hasOneUse() &&
5828         (N->getOperand(1).getValueType() == MVT::i32 ||
5829          N->getOperand(1).getValueType() == MVT::i16)) {
5830       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5831       // Do an any-extend to 32-bits if this is a half-word input.
5832       if (BSwapOp.getValueType() == MVT::i16)
5833         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5834
5835       SDValue Ops[] = {
5836         N->getOperand(0), BSwapOp, N->getOperand(2),
5837         DAG.getValueType(N->getOperand(1).getValueType())
5838       };
5839       return
5840         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5841                                 Ops, array_lengthof(Ops),
5842                                 cast<StoreSDNode>(N)->getMemoryVT(),
5843                                 cast<StoreSDNode>(N)->getMemOperand());
5844     }
5845     break;
5846   case ISD::BSWAP:
5847     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5848     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5849         N->getOperand(0).hasOneUse() &&
5850         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5851       SDValue Load = N->getOperand(0);
5852       LoadSDNode *LD = cast<LoadSDNode>(Load);
5853       // Create the byte-swapping load.
5854       SDValue Ops[] = {
5855         LD->getChain(),    // Chain
5856         LD->getBasePtr(),  // Ptr
5857         DAG.getValueType(N->getValueType(0)) // VT
5858       };
5859       SDValue BSLoad =
5860         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5861                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5862                                 LD->getMemoryVT(), LD->getMemOperand());
5863
5864       // If this is an i16 load, insert the truncate.
5865       SDValue ResVal = BSLoad;
5866       if (N->getValueType(0) == MVT::i16)
5867         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5868
5869       // First, combine the bswap away.  This makes the value produced by the
5870       // load dead.
5871       DCI.CombineTo(N, ResVal);
5872
5873       // Next, combine the load away, we give it a bogus result value but a real
5874       // chain result.  The result value is dead because the bswap is dead.
5875       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5876
5877       // Return N so it doesn't get rechecked!
5878       return SDValue(N, 0);
5879     }
5880
5881     break;
5882   case PPCISD::VCMP: {
5883     // If a VCMPo node already exists with exactly the same operands as this
5884     // node, use its result instead of this node (VCMPo computes both a CR6 and
5885     // a normal output).
5886     //
5887     if (!N->getOperand(0).hasOneUse() &&
5888         !N->getOperand(1).hasOneUse() &&
5889         !N->getOperand(2).hasOneUse()) {
5890
5891       // Scan all of the users of the LHS, looking for VCMPo's that match.
5892       SDNode *VCMPoNode = 0;
5893
5894       SDNode *LHSN = N->getOperand(0).getNode();
5895       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5896            UI != E; ++UI)
5897         if (UI->getOpcode() == PPCISD::VCMPo &&
5898             UI->getOperand(1) == N->getOperand(1) &&
5899             UI->getOperand(2) == N->getOperand(2) &&
5900             UI->getOperand(0) == N->getOperand(0)) {
5901           VCMPoNode = *UI;
5902           break;
5903         }
5904
5905       // If there is no VCMPo node, or if the flag value has a single use, don't
5906       // transform this.
5907       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5908         break;
5909
5910       // Look at the (necessarily single) use of the flag value.  If it has a
5911       // chain, this transformation is more complex.  Note that multiple things
5912       // could use the value result, which we should ignore.
5913       SDNode *FlagUser = 0;
5914       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5915            FlagUser == 0; ++UI) {
5916         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5917         SDNode *User = *UI;
5918         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5919           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5920             FlagUser = User;
5921             break;
5922           }
5923         }
5924       }
5925
5926       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5927       // give up for right now.
5928       if (FlagUser->getOpcode() == PPCISD::MFCR)
5929         return SDValue(VCMPoNode, 0);
5930     }
5931     break;
5932   }
5933   case ISD::BR_CC: {
5934     // If this is a branch on an altivec predicate comparison, lower this so
5935     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5936     // lowering is done pre-legalize, because the legalizer lowers the predicate
5937     // compare down to code that is difficult to reassemble.
5938     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5939     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5940     int CompareOpc;
5941     bool isDot;
5942
5943     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5944         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5945         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5946       assert(isDot && "Can't compare against a vector result!");
5947
5948       // If this is a comparison against something other than 0/1, then we know
5949       // that the condition is never/always true.
5950       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5951       if (Val != 0 && Val != 1) {
5952         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5953           return N->getOperand(0);
5954         // Always !=, turn it into an unconditional branch.
5955         return DAG.getNode(ISD::BR, dl, MVT::Other,
5956                            N->getOperand(0), N->getOperand(4));
5957       }
5958
5959       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5960
5961       // Create the PPCISD altivec 'dot' comparison node.
5962       std::vector<EVT> VTs;
5963       SDValue Ops[] = {
5964         LHS.getOperand(2),  // LHS of compare
5965         LHS.getOperand(3),  // RHS of compare
5966         DAG.getConstant(CompareOpc, MVT::i32)
5967       };
5968       VTs.push_back(LHS.getOperand(2).getValueType());
5969       VTs.push_back(MVT::Glue);
5970       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5971
5972       // Unpack the result based on how the target uses it.
5973       PPC::Predicate CompOpc;
5974       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5975       default:  // Can't happen, don't crash on invalid number though.
5976       case 0:   // Branch on the value of the EQ bit of CR6.
5977         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5978         break;
5979       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5980         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5981         break;
5982       case 2:   // Branch on the value of the LT bit of CR6.
5983         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5984         break;
5985       case 3:   // Branch on the inverted value of the LT bit of CR6.
5986         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5987         break;
5988       }
5989
5990       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5991                          DAG.getConstant(CompOpc, MVT::i32),
5992                          DAG.getRegister(PPC::CR6, MVT::i32),
5993                          N->getOperand(4), CompNode.getValue(1));
5994     }
5995     break;
5996   }
5997   }
5998
5999   return SDValue();
6000 }
6001
6002 //===----------------------------------------------------------------------===//
6003 // Inline Assembly Support
6004 //===----------------------------------------------------------------------===//
6005
6006 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
6007                                                        APInt &KnownZero,
6008                                                        APInt &KnownOne,
6009                                                        const SelectionDAG &DAG,
6010                                                        unsigned Depth) const {
6011   KnownZero = KnownOne = APInt(KnownZero.getBitWidth(), 0);
6012   switch (Op.getOpcode()) {
6013   default: break;
6014   case PPCISD::LBRX: {
6015     // lhbrx is known to have the top bits cleared out.
6016     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
6017       KnownZero = 0xFFFF0000;
6018     break;
6019   }
6020   case ISD::INTRINSIC_WO_CHAIN: {
6021     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
6022     default: break;
6023     case Intrinsic::ppc_altivec_vcmpbfp_p:
6024     case Intrinsic::ppc_altivec_vcmpeqfp_p:
6025     case Intrinsic::ppc_altivec_vcmpequb_p:
6026     case Intrinsic::ppc_altivec_vcmpequh_p:
6027     case Intrinsic::ppc_altivec_vcmpequw_p:
6028     case Intrinsic::ppc_altivec_vcmpgefp_p:
6029     case Intrinsic::ppc_altivec_vcmpgtfp_p:
6030     case Intrinsic::ppc_altivec_vcmpgtsb_p:
6031     case Intrinsic::ppc_altivec_vcmpgtsh_p:
6032     case Intrinsic::ppc_altivec_vcmpgtsw_p:
6033     case Intrinsic::ppc_altivec_vcmpgtub_p:
6034     case Intrinsic::ppc_altivec_vcmpgtuh_p:
6035     case Intrinsic::ppc_altivec_vcmpgtuw_p:
6036       KnownZero = ~1U;  // All bits but the low one are known to be zero.
6037       break;
6038     }
6039   }
6040   }
6041 }
6042
6043
6044 /// getConstraintType - Given a constraint, return the type of
6045 /// constraint it is for this target.
6046 PPCTargetLowering::ConstraintType
6047 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
6048   if (Constraint.size() == 1) {
6049     switch (Constraint[0]) {
6050     default: break;
6051     case 'b':
6052     case 'r':
6053     case 'f':
6054     case 'v':
6055     case 'y':
6056       return C_RegisterClass;
6057     }
6058   }
6059   return TargetLowering::getConstraintType(Constraint);
6060 }
6061
6062 /// Examine constraint type and operand type and determine a weight value.
6063 /// This object must already have been set up with the operand type
6064 /// and the current alternative constraint selected.
6065 TargetLowering::ConstraintWeight
6066 PPCTargetLowering::getSingleConstraintMatchWeight(
6067     AsmOperandInfo &info, const char *constraint) const {
6068   ConstraintWeight weight = CW_Invalid;
6069   Value *CallOperandVal = info.CallOperandVal;
6070     // If we don't have a value, we can't do a match,
6071     // but allow it at the lowest weight.
6072   if (CallOperandVal == NULL)
6073     return CW_Default;
6074   Type *type = CallOperandVal->getType();
6075   // Look at the constraint type.
6076   switch (*constraint) {
6077   default:
6078     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
6079     break;
6080   case 'b':
6081     if (type->isIntegerTy())
6082       weight = CW_Register;
6083     break;
6084   case 'f':
6085     if (type->isFloatTy())
6086       weight = CW_Register;
6087     break;
6088   case 'd':
6089     if (type->isDoubleTy())
6090       weight = CW_Register;
6091     break;
6092   case 'v':
6093     if (type->isVectorTy())
6094       weight = CW_Register;
6095     break;
6096   case 'y':
6097     weight = CW_Register;
6098     break;
6099   }
6100   return weight;
6101 }
6102
6103 std::pair<unsigned, const TargetRegisterClass*>
6104 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
6105                                                 EVT VT) const {
6106   if (Constraint.size() == 1) {
6107     // GCC RS6000 Constraint Letters
6108     switch (Constraint[0]) {
6109     case 'b':   // R1-R31
6110     case 'r':   // R0-R31
6111       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
6112         return std::make_pair(0U, &PPC::G8RCRegClass);
6113       return std::make_pair(0U, &PPC::GPRCRegClass);
6114     case 'f':
6115       if (VT == MVT::f32)
6116         return std::make_pair(0U, &PPC::F4RCRegClass);
6117       if (VT == MVT::f64)
6118         return std::make_pair(0U, &PPC::F8RCRegClass);
6119       break;
6120     case 'v':
6121       return std::make_pair(0U, &PPC::VRRCRegClass);
6122     case 'y':   // crrc
6123       return std::make_pair(0U, &PPC::CRRCRegClass);
6124     }
6125   }
6126
6127   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
6128 }
6129
6130
6131 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
6132 /// vector.  If it is invalid, don't add anything to Ops.
6133 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
6134                                                      std::string &Constraint,
6135                                                      std::vector<SDValue>&Ops,
6136                                                      SelectionDAG &DAG) const {
6137   SDValue Result(0,0);
6138
6139   // Only support length 1 constraints.
6140   if (Constraint.length() > 1) return;
6141
6142   char Letter = Constraint[0];
6143   switch (Letter) {
6144   default: break;
6145   case 'I':
6146   case 'J':
6147   case 'K':
6148   case 'L':
6149   case 'M':
6150   case 'N':
6151   case 'O':
6152   case 'P': {
6153     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
6154     if (!CST) return; // Must be an immediate to match.
6155     unsigned Value = CST->getZExtValue();
6156     switch (Letter) {
6157     default: llvm_unreachable("Unknown constraint letter!");
6158     case 'I':  // "I" is a signed 16-bit constant.
6159       if ((short)Value == (int)Value)
6160         Result = DAG.getTargetConstant(Value, Op.getValueType());
6161       break;
6162     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
6163     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
6164       if ((short)Value == 0)
6165         Result = DAG.getTargetConstant(Value, Op.getValueType());
6166       break;
6167     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
6168       if ((Value >> 16) == 0)
6169         Result = DAG.getTargetConstant(Value, Op.getValueType());
6170       break;
6171     case 'M':  // "M" is a constant that is greater than 31.
6172       if (Value > 31)
6173         Result = DAG.getTargetConstant(Value, Op.getValueType());
6174       break;
6175     case 'N':  // "N" is a positive constant that is an exact power of two.
6176       if ((int)Value > 0 && isPowerOf2_32(Value))
6177         Result = DAG.getTargetConstant(Value, Op.getValueType());
6178       break;
6179     case 'O':  // "O" is the constant zero.
6180       if (Value == 0)
6181         Result = DAG.getTargetConstant(Value, Op.getValueType());
6182       break;
6183     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
6184       if ((short)-Value == (int)-Value)
6185         Result = DAG.getTargetConstant(Value, Op.getValueType());
6186       break;
6187     }
6188     break;
6189   }
6190   }
6191
6192   if (Result.getNode()) {
6193     Ops.push_back(Result);
6194     return;
6195   }
6196
6197   // Handle standard constraint letters.
6198   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
6199 }
6200
6201 // isLegalAddressingMode - Return true if the addressing mode represented
6202 // by AM is legal for this target, for a load/store of the specified type.
6203 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
6204                                               Type *Ty) const {
6205   // FIXME: PPC does not allow r+i addressing modes for vectors!
6206
6207   // PPC allows a sign-extended 16-bit immediate field.
6208   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
6209     return false;
6210
6211   // No global is ever allowed as a base.
6212   if (AM.BaseGV)
6213     return false;
6214
6215   // PPC only support r+r,
6216   switch (AM.Scale) {
6217   case 0:  // "r+i" or just "i", depending on HasBaseReg.
6218     break;
6219   case 1:
6220     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
6221       return false;
6222     // Otherwise we have r+r or r+i.
6223     break;
6224   case 2:
6225     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
6226       return false;
6227     // Allow 2*r as r+r.
6228     break;
6229   default:
6230     // No other scales are supported.
6231     return false;
6232   }
6233
6234   return true;
6235 }
6236
6237 /// isLegalAddressImmediate - Return true if the integer value can be used
6238 /// as the offset of the target addressing mode for load / store of the
6239 /// given type.
6240 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
6241   // PPC allows a sign-extended 16-bit immediate field.
6242   return (V > -(1 << 16) && V < (1 << 16)-1);
6243 }
6244
6245 bool PPCTargetLowering::isLegalAddressImmediate(GlobalValue* GV) const {
6246   return false;
6247 }
6248
6249 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
6250                                            SelectionDAG &DAG) const {
6251   MachineFunction &MF = DAG.getMachineFunction();
6252   MachineFrameInfo *MFI = MF.getFrameInfo();
6253   MFI->setReturnAddressIsTaken(true);
6254
6255   DebugLoc dl = Op.getDebugLoc();
6256   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6257
6258   // Make sure the function does not optimize away the store of the RA to
6259   // the stack.
6260   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
6261   FuncInfo->setLRStoreRequired();
6262   bool isPPC64 = PPCSubTarget.isPPC64();
6263   bool isDarwinABI = PPCSubTarget.isDarwinABI();
6264
6265   if (Depth > 0) {
6266     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
6267     SDValue Offset =
6268
6269       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
6270                       isPPC64? MVT::i64 : MVT::i32);
6271     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6272                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
6273                                    FrameAddr, Offset),
6274                        MachinePointerInfo(), false, false, false, 0);
6275   }
6276
6277   // Just load the return address off the stack.
6278   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
6279   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
6280                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
6281 }
6282
6283 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
6284                                           SelectionDAG &DAG) const {
6285   DebugLoc dl = Op.getDebugLoc();
6286   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6287
6288   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
6289   bool isPPC64 = PtrVT == MVT::i64;
6290
6291   MachineFunction &MF = DAG.getMachineFunction();
6292   MachineFrameInfo *MFI = MF.getFrameInfo();
6293   MFI->setFrameAddressIsTaken(true);
6294   bool is31 = (getTargetMachine().Options.DisableFramePointerElim(MF) ||
6295                MFI->hasVarSizedObjects()) &&
6296                   MFI->getStackSize() &&
6297                   !MF.getFunction()->getFnAttributes().
6298                     hasAttribute(Attributes::Naked);
6299   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
6300                                 (is31 ? PPC::R31 : PPC::R1);
6301   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
6302                                          PtrVT);
6303   while (Depth--)
6304     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
6305                             FrameAddr, MachinePointerInfo(), false, false,
6306                             false, 0);
6307   return FrameAddr;
6308 }
6309
6310 bool
6311 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
6312   // The PowerPC target isn't yet aware of offsets.
6313   return false;
6314 }
6315
6316 /// getOptimalMemOpType - Returns the target specific optimal type for load
6317 /// and store operations as a result of memset, memcpy, and memmove
6318 /// lowering. If DstAlign is zero that means it's safe to destination
6319 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
6320 /// means there isn't a need to check it against alignment requirement,
6321 /// probably because the source does not need to be loaded. If
6322 /// 'IsZeroVal' is true, that means it's safe to return a
6323 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
6324 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
6325 /// constant so it does not need to be loaded.
6326 /// It returns EVT::Other if the type should be determined using generic
6327 /// target-independent logic.
6328 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
6329                                            unsigned DstAlign, unsigned SrcAlign,
6330                                            bool IsZeroVal,
6331                                            bool MemcpyStrSrc,
6332                                            MachineFunction &MF) const {
6333   if (this->PPCSubTarget.isPPC64()) {
6334     return MVT::i64;
6335   } else {
6336     return MVT::i32;
6337   }
6338 }
6339
6340 /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
6341 /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
6342 /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
6343 /// is expanded to mul + add.
6344 bool PPCTargetLowering::isFMAFasterThanMulAndAdd(EVT VT) const {
6345   if (!VT.isSimple())
6346     return false;
6347
6348   switch (VT.getSimpleVT().SimpleTy) {
6349   case MVT::f32:
6350   case MVT::f64:
6351   case MVT::v4f32:
6352     return true;
6353   default:
6354     break;
6355   }
6356
6357   return false;
6358 }
6359
6360 Sched::Preference PPCTargetLowering::getSchedulingPreference(SDNode *N) const {
6361   if (DisableILPPref)
6362     return TargetLowering::getSchedulingPreference(N);
6363
6364   return Sched::ILP;
6365 }
6366