lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no intrinsics for these particular operations
  81   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  82   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  83   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  84   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
  85
  86   // PowerPC has no SREM/UREM instructions
  87   setOperationAction(ISD::SREM, MVT::i32, Expand);
  88   setOperationAction(ISD::UREM, MVT::i32, Expand);
  89   setOperationAction(ISD::SREM, MVT::i64, Expand);
  90   setOperationAction(ISD::UREM, MVT::i64, Expand);
  91
  92   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  93   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  94   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  95   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  96   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  97   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  98   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
  99   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 100   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 101
 102   // We don't support sin/cos/sqrt/fmod/pow
 103   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 104   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 105   setOperationAction(ISD::FREM , MVT::f64, Expand);
 106   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 107   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 108   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 109   setOperationAction(ISD::FREM , MVT::f32, Expand);
 110   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 111
 112   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 113
 114   // If we're enabling GP optimizations, use hardware square root
 115   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 116     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 117     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 118   }
 119
 120   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 122
 123   // PowerPC does not have BSWAP, CTPOP or CTTZ
 124   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 125   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 127   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 128   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 130
 131   // PowerPC does not have ROTR
 132   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 133
 134   // PowerPC does not have Select
 135   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 136   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 137   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 139
 140   // PowerPC wants to turn select_cc of FP into fsel when possible.
 141   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 142   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 143
 144   // PowerPC wants to optimize integer setcc a bit
 145   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 146
 147   // PowerPC does not have BRCOND which requires SetCC
 148   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 149
 150   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 151
 152   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 153   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 154
 155   // PowerPC does not have [U|S]INT_TO_FP
 156   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 157   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 158
 159   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 160   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 163
 164   // We cannot sextinreg(i1).  Expand to shifts.
 165   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 166
 167   // Support label based line numbers.
 168   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 169   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 170
 171   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 172   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 173   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 174   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 175
 176
 177   // We want to legalize GlobalAddress and ConstantPool nodes into the
 178   // appropriate instructions to materialize the address.
 179   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 180   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 181   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 182   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 183   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 184   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 185   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 186   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 187
 188   // RET must be custom lowered, to meet ABI requirements
 189   setOperationAction(ISD::RET               , MVT::Other, Custom);
 190
 191   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 192   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 193
 194   // VAARG is custom lowered with ELF 32 ABI
 195   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 196     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   else
 198     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 199
 200   // Use the default implementation.
 201   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 202   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 203   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 205   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 207
 208   // We want to custom lower some of our intrinsics.
 209   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 210
 211   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 212     // They also have instructions for converting between i64 and fp.
 213     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 214     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 215     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 216     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 217     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 218
 219     // FIXME: disable this lowered code.  This generates 64-bit register values,
 220     // and we don't model the fact that the top part is clobbered by calls.  We
 221     // need to flag these together so that the value isn't live across a call.
 222     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 223
 224     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 225     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 226   } else {
 227     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 228     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 229   }
 230
 231   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 232     // 64-bit PowerPC implementations can support i64 types directly
 233     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 234     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 235     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 236   } else {
 237     // 32-bit PowerPC wants to expand i64 shifts itself.
 238     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 239     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 240     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 241   }
 242
 243   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 244     // First set operation action for all vector types to expand. Then we
 245     // will selectively turn on ones that can be effectively codegen'd.
 246     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 247          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 248       // add/sub are legal for all supported vector VT's.
 249       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 250       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 251
 252       // We promote all shuffles to v16i8.
 253       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 254       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 255
 256       // We promote all non-typed operations to v4i32.
 257       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 258       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 259       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 260       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 261       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 262       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 263       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 264       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 265       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 266       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 267       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 268       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 269
 270       // No other operations are legal.
 271       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 272       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 273       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 274       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 275       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 276       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 290     }
 291
 292     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 293     // with merges, splats, etc.
 294     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 295
 296     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 297     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 298     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 299     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 300     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 301     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 302
 303     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 304     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 305     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 306     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 307
 308     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 309     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 310     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 311     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 312
 313     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 314     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 315
 316     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 317     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 318     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 319     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 320   }
 321
 322   setSetCCResultType(MVT::i32);
 323   setShiftAmountType(MVT::i32);
 324   setSetCCResultContents(ZeroOrOneSetCCResult);
 325
 326   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 327     setStackPointerRegisterToSaveRestore(PPC::X1);
 328     setExceptionPointerRegister(PPC::X3);
 329     setExceptionSelectorRegister(PPC::X4);
 330   } else {
 331     setStackPointerRegisterToSaveRestore(PPC::R1);
 332     setExceptionPointerRegister(PPC::R3);
 333     setExceptionSelectorRegister(PPC::R4);
 334   }
 335
 336   // We have target-specific dag combine patterns for the following nodes:
 337   setTargetDAGCombine(ISD::SINT_TO_FP);
 338   setTargetDAGCombine(ISD::STORE);
 339   setTargetDAGCombine(ISD::BR_CC);
 340   setTargetDAGCombine(ISD::BSWAP);
 341
 342   // Darwin long double math library functions have $LDBL128 appended.
 343   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 344     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 345     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 346     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 347     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 348     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 349   }
 350
 351   computeRegisterProperties();
 352 }
 353
 354 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 355   switch (Opcode) {
 356   default: return 0;
 357   case PPCISD::FSEL:          return "PPCISD::FSEL";
 358   case PPCISD::FCFID:         return "PPCISD::FCFID";
 359   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 360   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 361   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 362   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 363   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 364   case PPCISD::VPERM:         return "PPCISD::VPERM";
 365   case PPCISD::Hi:            return "PPCISD::Hi";
 366   case PPCISD::Lo:            return "PPCISD::Lo";
 367   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 368   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 369   case PPCISD::SRL:           return "PPCISD::SRL";
 370   case PPCISD::SRA:           return "PPCISD::SRA";
 371   case PPCISD::SHL:           return "PPCISD::SHL";
 372   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 373   case PPCISD::STD_32:        return "PPCISD::STD_32";
 374   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 375   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 376   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 377   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 378   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 379   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 380   case PPCISD::MFCR:          return "PPCISD::MFCR";
 381   case PPCISD::VCMP:          return "PPCISD::VCMP";
 382   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 383   case PPCISD::LBRX:          return "PPCISD::LBRX";
 384   case PPCISD::STBRX:         return "PPCISD::STBRX";
 385   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 386   case PPCISD::MFFS:          return "PPCISD::MFFS";
 387   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 388   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 389   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 390   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 391   }
 392 }
 393
 394 //===----------------------------------------------------------------------===//
 395 // Node matching predicates, for use by the tblgen matching code.
 396 //===----------------------------------------------------------------------===//
 397
 398 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 399 static bool isFloatingPointZero(SDOperand Op) {
 400   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 401     return CFP->getValueAPF().isZero();
 402   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 403     // Maybe this has already been legalized into the constant pool?
 404     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 405       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 406         return CFP->getValueAPF().isZero();
 407   }
 408   return false;
 409 }
 410
 411 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 412 /// true if Op is undef or if it matches the specified value.
 413 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 414   return Op.getOpcode() == ISD::UNDEF ||
 415          cast<ConstantSDNode>(Op)->getValue() == Val;
 416 }
 417
 418 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 419 /// VPKUHUM instruction.
 420 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 421   if (!isUnary) {
 422     for (unsigned i = 0; i != 16; ++i)
 423       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 424         return false;
 425   } else {
 426     for (unsigned i = 0; i != 8; ++i)
 427       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 428           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 429         return false;
 430   }
 431   return true;
 432 }
 433
 434 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 435 /// VPKUWUM instruction.
 436 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 437   if (!isUnary) {
 438     for (unsigned i = 0; i != 16; i += 2)
 439       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 440           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 441         return false;
 442   } else {
 443     for (unsigned i = 0; i != 8; i += 2)
 444       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 445           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 446           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 447           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 448         return false;
 449   }
 450   return true;
 451 }
 452
 453 /// isVMerge - Common function, used to match vmrg* shuffles.
 454 ///
 455 static bool isVMerge(SDNode *N, unsigned UnitSize,
 456                      unsigned LHSStart, unsigned RHSStart) {
 457   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 458          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 459   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 460          "Unsupported merge size!");
 461
 462   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 463     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 464       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 465                              LHSStart+j+i*UnitSize) ||
 466           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 467                              RHSStart+j+i*UnitSize))
 468         return false;
 469     }
 470       return true;
 471 }
 472
 473 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 474 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 475 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 476   if (!isUnary)
 477     return isVMerge(N, UnitSize, 8, 24);
 478   return isVMerge(N, UnitSize, 8, 8);
 479 }
 480
 481 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 482 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 483 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 484   if (!isUnary)
 485     return isVMerge(N, UnitSize, 0, 16);
 486   return isVMerge(N, UnitSize, 0, 0);
 487 }
 488
 489
 490 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 491 /// amount, otherwise return -1.
 492 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 493   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 494          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 495   // Find the first non-undef value in the shuffle mask.
 496   unsigned i;
 497   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 498     /*search*/;
 499
 500   if (i == 16) return -1;  // all undef.
 501
 502   // Otherwise, check to see if the rest of the elements are consequtively
 503   // numbered from this value.
 504   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 505   if (ShiftAmt < i) return -1;
 506   ShiftAmt -= i;
 507
 508   if (!isUnary) {
 509     // Check the rest of the elements to see if they are consequtive.
 510     for (++i; i != 16; ++i)
 511       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 512         return -1;
 513   } else {
 514     // Check the rest of the elements to see if they are consequtive.
 515     for (++i; i != 16; ++i)
 516       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 517         return -1;
 518   }
 519
 520   return ShiftAmt;
 521 }
 522
 523 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 524 /// specifies a splat of a single element that is suitable for input to
 525 /// VSPLTB/VSPLTH/VSPLTW.
 526 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 527   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 528          N->getNumOperands() == 16 &&
 529          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 530
 531   // This is a splat operation if each element of the permute is the same, and
 532   // if the value doesn't reference the second vector.
 533   unsigned ElementBase = 0;
 534   SDOperand Elt = N->getOperand(0);
 535   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 536     ElementBase = EltV->getValue();
 537   else
 538     return false;   // FIXME: Handle UNDEF elements too!
 539
 540   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 541     return false;
 542
 543   // Check that they are consequtive.
 544   for (unsigned i = 1; i != EltSize; ++i) {
 545     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 546         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 547       return false;
 548   }
 549
 550   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 551   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 552     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 553     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 554            "Invalid VECTOR_SHUFFLE mask!");
 555     for (unsigned j = 0; j != EltSize; ++j)
 556       if (N->getOperand(i+j) != N->getOperand(j))
 557         return false;
 558   }
 559
 560   return true;
 561 }
 562
 563 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 564 /// are -0.0.
 565 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 566   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 567   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 568     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 569       return CFP->getValueAPF().isNegZero();
 570   return false;
 571 }
 572
 573 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 574 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 575 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 576   assert(isSplatShuffleMask(N, EltSize));
 577   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 578 }
 579
 580 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 581 /// by using a vspltis[bhw] instruction of the specified element size, return
 582 /// the constant being splatted.  The ByteSize field indicates the number of
 583 /// bytes of each element [124] -> [bhw].
 584 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 585   SDOperand OpVal(0, 0);
 586
 587   // If ByteSize of the splat is bigger than the element size of the
 588   // build_vector, then we have a case where we are checking for a splat where
 589   // multiple elements of the buildvector are folded together into a single
 590   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 591   unsigned EltSize = 16/N->getNumOperands();
 592   if (EltSize < ByteSize) {
 593     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 594     SDOperand UniquedVals[4];
 595     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 596
 597     // See if all of the elements in the buildvector agree across.
 598     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 599       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 600       // If the element isn't a constant, bail fully out.
 601       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 602
 603
 604       if (UniquedVals[i&(Multiple-1)].Val == 0)
 605         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 606       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 607         return SDOperand();  // no match.
 608     }
 609
 610     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 611     // either constant or undef values that are identical for each chunk.  See
 612     // if these chunks can form into a larger vspltis*.
 613
 614     // Check to see if all of the leading entries are either 0 or -1.  If
 615     // neither, then this won't fit into the immediate field.
 616     bool LeadingZero = true;
 617     bool LeadingOnes = true;
 618     for (unsigned i = 0; i != Multiple-1; ++i) {
 619       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 620
 621       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 622       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 623     }
 624     // Finally, check the least significant entry.
 625     if (LeadingZero) {
 626       if (UniquedVals[Multiple-1].Val == 0)
 627         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 628       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 629       if (Val < 16)
 630         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 631     }
 632     if (LeadingOnes) {
 633       if (UniquedVals[Multiple-1].Val == 0)
 634         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 635       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 636       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 637         return DAG.getTargetConstant(Val, MVT::i32);
 638     }
 639
 640     return SDOperand();
 641   }
 642
 643   // Check to see if this buildvec has a single non-undef value in its elements.
 644   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 645     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 646     if (OpVal.Val == 0)
 647       OpVal = N->getOperand(i);
 648     else if (OpVal != N->getOperand(i))
 649       return SDOperand();
 650   }
 651
 652   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 653
 654   unsigned ValSizeInBytes = 0;
 655   uint64_t Value = 0;
 656   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 657     Value = CN->getValue();
 658     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 659   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 660     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 661     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 662     ValSizeInBytes = 4;
 663   }
 664
 665   // If the splat value is larger than the element value, then we can never do
 666   // this splat.  The only case that we could fit the replicated bits into our
 667   // immediate field for would be zero, and we prefer to use vxor for it.
 668   if (ValSizeInBytes < ByteSize) return SDOperand();
 669
 670   // If the element value is larger than the splat value, cut it in half and
 671   // check to see if the two halves are equal.  Continue doing this until we
 672   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 673   while (ValSizeInBytes > ByteSize) {
 674     ValSizeInBytes >>= 1;
 675
 676     // If the top half equals the bottom half, we're still ok.
 677     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 678          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 679       return SDOperand();
 680   }
 681
 682   // Properly sign extend the value.
 683   int ShAmt = (4-ByteSize)*8;
 684   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 685
 686   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 687   if (MaskVal == 0) return SDOperand();
 688
 689   // Finally, if this value fits in a 5 bit sext field, return it
 690   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 691     return DAG.getTargetConstant(MaskVal, MVT::i32);
 692   return SDOperand();
 693 }
 694
 695 //===----------------------------------------------------------------------===//
 696 //  Addressing Mode Selection
 697 //===----------------------------------------------------------------------===//
 698
 699 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 700 /// or 64-bit immediate, and if the value can be accurately represented as a
 701 /// sign extension from a 16-bit value.  If so, this returns true and the
 702 /// immediate.
 703 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 704   if (N->getOpcode() != ISD::Constant)
 705     return false;
 706
 707   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 708   if (N->getValueType(0) == MVT::i32)
 709     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 710   else
 711     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 712 }
 713 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 714   return isIntS16Immediate(Op.Val, Imm);
 715 }
 716
 717
 718 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 719 /// can be represented as an indexed [r+r] operation.  Returns false if it
 720 /// can be more efficiently represented with [r+imm].
 721 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 722                                             SDOperand &Index,
 723                                             SelectionDAG &DAG) {
 724   short imm = 0;
 725   if (N.getOpcode() == ISD::ADD) {
 726     if (isIntS16Immediate(N.getOperand(1), imm))
 727       return false;    // r+i
 728     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 729       return false;    // r+i
 730
 731     Base = N.getOperand(0);
 732     Index = N.getOperand(1);
 733     return true;
 734   } else if (N.getOpcode() == ISD::OR) {
 735     if (isIntS16Immediate(N.getOperand(1), imm))
 736       return false;    // r+i can fold it if we can.
 737
 738     // If this is an or of disjoint bitfields, we can codegen this as an add
 739     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 740     // disjoint.
 741     APInt LHSKnownZero, LHSKnownOne;
 742     APInt RHSKnownZero, RHSKnownOne;
 743     DAG.ComputeMaskedBits(N.getOperand(0),
 744                           APInt::getAllOnesValue(N.getOperand(0)
 745                             .getValueSizeInBits()),
 746                           LHSKnownZero, LHSKnownOne);
 747
 748     if (LHSKnownZero.getBoolValue()) {
 749       DAG.ComputeMaskedBits(N.getOperand(1),
 750                             APInt::getAllOnesValue(N.getOperand(1)
 751                               .getValueSizeInBits()),
 752                             RHSKnownZero, RHSKnownOne);
 753       // If all of the bits are known zero on the LHS or RHS, the add won't
 754       // carry.
 755       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 756         Base = N.getOperand(0);
 757         Index = N.getOperand(1);
 758         return true;
 759       }
 760     }
 761   }
 762
 763   return false;
 764 }
 765
 766 /// Returns true if the address N can be represented by a base register plus
 767 /// a signed 16-bit displacement [r+imm], and if it is not better
 768 /// represented as reg+reg.
 769 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 770                                             SDOperand &Base, SelectionDAG &DAG){
 771   // If this can be more profitably realized as r+r, fail.
 772   if (SelectAddressRegReg(N, Disp, Base, DAG))
 773     return false;
 774
 775   if (N.getOpcode() == ISD::ADD) {
 776     short imm = 0;
 777     if (isIntS16Immediate(N.getOperand(1), imm)) {
 778       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 779       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 780         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 781       } else {
 782         Base = N.getOperand(0);
 783       }
 784       return true; // [r+i]
 785     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 786       // Match LOAD (ADD (X, Lo(G))).
 787       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 788              && "Cannot handle constant offsets yet!");
 789       Disp = N.getOperand(1).getOperand(0);  // The global address.
 790       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 791              Disp.getOpcode() == ISD::TargetConstantPool ||
 792              Disp.getOpcode() == ISD::TargetJumpTable);
 793       Base = N.getOperand(0);
 794       return true;  // [&g+r]
 795     }
 796   } else if (N.getOpcode() == ISD::OR) {
 797     short imm = 0;
 798     if (isIntS16Immediate(N.getOperand(1), imm)) {
 799       // If this is an or of disjoint bitfields, we can codegen this as an add
 800       // (for better address arithmetic) if the LHS and RHS of the OR are
 801       // provably disjoint.
 802       APInt LHSKnownZero, LHSKnownOne;
 803       DAG.ComputeMaskedBits(N.getOperand(0),
 804                             APInt::getAllOnesValue(32),
 805                             LHSKnownZero, LHSKnownOne);
 806       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 807         // If all of the bits are known zero on the LHS or RHS, the add won't
 808         // carry.
 809         Base = N.getOperand(0);
 810         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 811         return true;
 812       }
 813     }
 814   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 815     // Loading from a constant address.
 816
 817     // If this address fits entirely in a 16-bit sext immediate field, codegen
 818     // this as "d, 0"
 819     short Imm;
 820     if (isIntS16Immediate(CN, Imm)) {
 821       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 822       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 823       return true;
 824     }
 825
 826     // Handle 32-bit sext immediates with LIS + addr mode.
 827     if (CN->getValueType(0) == MVT::i32 ||
 828         (int64_t)CN->getValue() == (int)CN->getValue()) {
 829       int Addr = (int)CN->getValue();
 830
 831       // Otherwise, break this down into an LIS + disp.
 832       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 833
 834       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 835       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 836       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 837       return true;
 838     }
 839   }
 840
 841   Disp = DAG.getTargetConstant(0, getPointerTy());
 842   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 843     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 844   else
 845     Base = N;
 846   return true;      // [r+0]
 847 }
 848
 849 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 850 /// represented as an indexed [r+r] operation.
 851 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 852                                                 SDOperand &Index,
 853                                                 SelectionDAG &DAG) {
 854   // Check to see if we can easily represent this as an [r+r] address.  This
 855   // will fail if it thinks that the address is more profitably represented as
 856   // reg+imm, e.g. where imm = 0.
 857   if (SelectAddressRegReg(N, Base, Index, DAG))
 858     return true;
 859
 860   // If the operand is an addition, always emit this as [r+r], since this is
 861   // better (for code size, and execution, as the memop does the add for free)
 862   // than emitting an explicit add.
 863   if (N.getOpcode() == ISD::ADD) {
 864     Base = N.getOperand(0);
 865     Index = N.getOperand(1);
 866     return true;
 867   }
 868
 869   // Otherwise, do it the hard way, using R0 as the base register.
 870   Base = DAG.getRegister(PPC::R0, N.getValueType());
 871   Index = N;
 872   return true;
 873 }
 874
 875 /// SelectAddressRegImmShift - Returns true if the address N can be
 876 /// represented by a base register plus a signed 14-bit displacement
 877 /// [r+imm*4].  Suitable for use by STD and friends.
 878 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 879                                                  SDOperand &Base,
 880                                                  SelectionDAG &DAG) {
 881   // If this can be more profitably realized as r+r, fail.
 882   if (SelectAddressRegReg(N, Disp, Base, DAG))
 883     return false;
 884
 885   if (N.getOpcode() == ISD::ADD) {
 886     short imm = 0;
 887     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 888       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 889       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 890         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 891       } else {
 892         Base = N.getOperand(0);
 893       }
 894       return true; // [r+i]
 895     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 896       // Match LOAD (ADD (X, Lo(G))).
 897       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 898              && "Cannot handle constant offsets yet!");
 899       Disp = N.getOperand(1).getOperand(0);  // The global address.
 900       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 901              Disp.getOpcode() == ISD::TargetConstantPool ||
 902              Disp.getOpcode() == ISD::TargetJumpTable);
 903       Base = N.getOperand(0);
 904       return true;  // [&g+r]
 905     }
 906   } else if (N.getOpcode() == ISD::OR) {
 907     short imm = 0;
 908     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 909       // If this is an or of disjoint bitfields, we can codegen this as an add
 910       // (for better address arithmetic) if the LHS and RHS of the OR are
 911       // provably disjoint.
 912       APInt LHSKnownZero, LHSKnownOne;
 913       DAG.ComputeMaskedBits(N.getOperand(0),
 914                             APInt::getAllOnesValue(32),
 915                             LHSKnownZero, LHSKnownOne);
 916       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 917         // If all of the bits are known zero on the LHS or RHS, the add won't
 918         // carry.
 919         Base = N.getOperand(0);
 920         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 921         return true;
 922       }
 923     }
 924   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 925     // Loading from a constant address.  Verify low two bits are clear.
 926     if ((CN->getValue() & 3) == 0) {
 927       // If this address fits entirely in a 14-bit sext immediate field, codegen
 928       // this as "d, 0"
 929       short Imm;
 930       if (isIntS16Immediate(CN, Imm)) {
 931         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 932         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 933         return true;
 934       }
 935
 936       // Fold the low-part of 32-bit absolute addresses into addr mode.
 937       if (CN->getValueType(0) == MVT::i32 ||
 938           (int64_t)CN->getValue() == (int)CN->getValue()) {
 939         int Addr = (int)CN->getValue();
 940
 941         // Otherwise, break this down into an LIS + disp.
 942         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 943
 944         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 945         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 946         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 947         return true;
 948       }
 949     }
 950   }
 951
 952   Disp = DAG.getTargetConstant(0, getPointerTy());
 953   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 954     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 955   else
 956     Base = N;
 957   return true;      // [r+0]
 958 }
 959
 960
 961 /// getPreIndexedAddressParts - returns true by value, base pointer and
 962 /// offset pointer and addressing mode by reference if the node's address
 963 /// can be legally represented as pre-indexed load / store address.
 964 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 965                                                   SDOperand &Offset,
 966                                                   ISD::MemIndexedMode &AM,
 967                                                   SelectionDAG &DAG) {
 968   // Disabled by default for now.
 969   if (!EnablePPCPreinc) return false;
 970
 971   SDOperand Ptr;
 972   MVT::ValueType VT;
 973   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 974     Ptr = LD->getBasePtr();
 975     VT = LD->getMemoryVT();
 976
 977   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 978     ST = ST;
 979     Ptr = ST->getBasePtr();
 980     VT  = ST->getMemoryVT();
 981   } else
 982     return false;
 983
 984   // PowerPC doesn't have preinc load/store instructions for vectors.
 985   if (MVT::isVector(VT))
 986     return false;
 987
 988   // TODO: Check reg+reg first.
 989
 990   // LDU/STU use reg+imm*4, others use reg+imm.
 991   if (VT != MVT::i64) {
 992     // reg + imm
 993     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
 994       return false;
 995   } else {
 996     // reg + imm * 4.
 997     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
 998       return false;
 999   }
1000
1001   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1002     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1003     // sext i32 to i64 when addr mode is r+i.
1004     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1005         LD->getExtensionType() == ISD::SEXTLOAD &&
1006         isa<ConstantSDNode>(Offset))
1007       return false;
1008   }
1009
1010   AM = ISD::PRE_INC;
1011   return true;
1012 }
1013
1014 //===----------------------------------------------------------------------===//
1015 //  LowerOperation implementation
1016 //===----------------------------------------------------------------------===//
1017
1018 static SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
1019   MVT::ValueType PtrVT = Op.getValueType();
1020   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1021   Constant *C = CP->getConstVal();
1022   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1023   SDOperand Zero = DAG.getConstant(0, PtrVT);
1024
1025   const TargetMachine &TM = DAG.getTarget();
1026
1027   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1028   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1029
1030   // If this is a non-darwin platform, we don't support non-static relo models
1031   // yet.
1032   if (TM.getRelocationModel() == Reloc::Static ||
1033       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1034     // Generate non-pic code that has direct accesses to the constant pool.
1035     // The address of the global is just (hi(&g)+lo(&g)).
1036     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1037   }
1038
1039   if (TM.getRelocationModel() == Reloc::PIC_) {
1040     // With PIC, the first instruction is actually "GR+hi(&G)".
1041     Hi = DAG.getNode(ISD::ADD, PtrVT,
1042                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1043   }
1044
1045   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1046   return Lo;
1047 }
1048
1049 static SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1050   MVT::ValueType PtrVT = Op.getValueType();
1051   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1052   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1053   SDOperand Zero = DAG.getConstant(0, PtrVT);
1054
1055   const TargetMachine &TM = DAG.getTarget();
1056
1057   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1058   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1059
1060   // If this is a non-darwin platform, we don't support non-static relo models
1061   // yet.
1062   if (TM.getRelocationModel() == Reloc::Static ||
1063       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1064     // Generate non-pic code that has direct accesses to the constant pool.
1065     // The address of the global is just (hi(&g)+lo(&g)).
1066     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1067   }
1068
1069   if (TM.getRelocationModel() == Reloc::PIC_) {
1070     // With PIC, the first instruction is actually "GR+hi(&G)".
1071     Hi = DAG.getNode(ISD::ADD, PtrVT,
1072                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1073   }
1074
1075   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1076   return Lo;
1077 }
1078
1079 static SDOperand LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
1080   assert(0 && "TLS not implemented for PPC.");
1081 }
1082
1083 static SDOperand LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
1084   MVT::ValueType PtrVT = Op.getValueType();
1085   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1086   GlobalValue *GV = GSDN->getGlobal();
1087   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1088   // If it's a debug information descriptor, don't mess with it.
1089   if (DAG.isVerifiedDebugInfoDesc(Op))
1090     return GA;
1091   SDOperand Zero = DAG.getConstant(0, PtrVT);
1092
1093   const TargetMachine &TM = DAG.getTarget();
1094
1095   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1096   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1097
1098   // If this is a non-darwin platform, we don't support non-static relo models
1099   // yet.
1100   if (TM.getRelocationModel() == Reloc::Static ||
1101       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1102     // Generate non-pic code that has direct accesses to globals.
1103     // The address of the global is just (hi(&g)+lo(&g)).
1104     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1105   }
1106
1107   if (TM.getRelocationModel() == Reloc::PIC_) {
1108     // With PIC, the first instruction is actually "GR+hi(&G)".
1109     Hi = DAG.getNode(ISD::ADD, PtrVT,
1110                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1111   }
1112
1113   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1114
1115   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1116     return Lo;
1117
1118   // If the global is weak or external, we have to go through the lazy
1119   // resolution stub.
1120   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1121 }
1122
1123 static SDOperand LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1124   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1125
1126   // If we're comparing for equality to zero, expose the fact that this is
1127   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1128   // fold the new nodes.
1129   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1130     if (C->isNullValue() && CC == ISD::SETEQ) {
1131       MVT::ValueType VT = Op.getOperand(0).getValueType();
1132       SDOperand Zext = Op.getOperand(0);
1133       if (VT < MVT::i32) {
1134         VT = MVT::i32;
1135         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1136       }
1137       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1138       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1139       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1140                                   DAG.getConstant(Log2b, MVT::i32));
1141       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1142     }
1143     // Leave comparisons against 0 and -1 alone for now, since they're usually
1144     // optimized.  FIXME: revisit this when we can custom lower all setcc
1145     // optimizations.
1146     if (C->isAllOnesValue() || C->isNullValue())
1147       return SDOperand();
1148   }
1149
1150   // If we have an integer seteq/setne, turn it into a compare against zero
1151   // by xor'ing the rhs with the lhs, which is faster than setting a
1152   // condition register, reading it back out, and masking the correct bit.  The
1153   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1154   // the result to other bit-twiddling opportunities.
1155   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1156   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1157     MVT::ValueType VT = Op.getValueType();
1158     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1159                                 Op.getOperand(1));
1160     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1161   }
1162   return SDOperand();
1163 }
1164
1165 static SDOperand LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1166                               int VarArgsFrameIndex,
1167                               int VarArgsStackOffset,
1168                               unsigned VarArgsNumGPR,
1169                               unsigned VarArgsNumFPR,
1170                               const PPCSubtarget &Subtarget) {
1171
1172   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1173 }
1174
1175 static SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1176                               int VarArgsFrameIndex,
1177                               int VarArgsStackOffset,
1178                               unsigned VarArgsNumGPR,
1179                               unsigned VarArgsNumFPR,
1180                               const PPCSubtarget &Subtarget) {
1181
1182   if (Subtarget.isMachoABI()) {
1183     // vastart just stores the address of the VarArgsFrameIndex slot into the
1184     // memory location argument.
1185     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1186     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1187     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1188     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1189   }
1190
1191   // For ELF 32 ABI we follow the layout of the va_list struct.
1192   // We suppose the given va_list is already allocated.
1193   //
1194   // typedef struct {
1195   //  char gpr;     /* index into the array of 8 GPRs
1196   //                 * stored in the register save area
1197   //                 * gpr=0 corresponds to r3,
1198   //                 * gpr=1 to r4, etc.
1199   //                 */
1200   //  char fpr;     /* index into the array of 8 FPRs
1201   //                 * stored in the register save area
1202   //                 * fpr=0 corresponds to f1,
1203   //                 * fpr=1 to f2, etc.
1204   //                 */
1205   //  char *overflow_arg_area;
1206   //                /* location on stack that holds
1207   //                 * the next overflow argument
1208   //                 */
1209   //  char *reg_save_area;
1210   //               /* where r3:r10 and f1:f8 (if saved)
1211   //                * are stored
1212   //                */
1213   // } va_list[1];
1214
1215
1216   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1217   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1218
1219
1220   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1221
1222   SDOperand StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1223   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1224
1225   uint64_t FrameOffset = MVT::getSizeInBits(PtrVT)/8;
1226   SDOperand ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1227
1228   uint64_t StackOffset = MVT::getSizeInBits(PtrVT)/8 - 1;
1229   SDOperand ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1230
1231   uint64_t FPROffset = 1;
1232   SDOperand ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1233
1234   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1235
1236   // Store first byte : number of int regs
1237   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1238                                       Op.getOperand(1), SV, 0);
1239   uint64_t nextOffset = FPROffset;
1240   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1241                                   ConstFPROffset);
1242
1243   // Store second byte : number of float regs
1244   SDOperand secondStore =
1245     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1246   nextOffset += StackOffset;
1247   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1248
1249   // Store second word : arguments given on stack
1250   SDOperand thirdStore =
1251     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1252   nextOffset += FrameOffset;
1253   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1254
1255   // Store third word : arguments given in registers
1256   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1257
1258 }
1259
1260 #include "PPCGenCallingConv.inc"
1261
1262 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1263 /// depending on which subtarget is selected.
1264 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1265   if (Subtarget.isMachoABI()) {
1266     static const unsigned FPR[] = {
1267       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1268       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1269     };
1270     return FPR;
1271   }
1272
1273
1274   static const unsigned FPR[] = {
1275     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1276     PPC::F8
1277   };
1278   return FPR;
1279 }
1280
1281 static SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG,
1282                                        int &VarArgsFrameIndex,
1283                                        int &VarArgsStackOffset,
1284                                        unsigned &VarArgsNumGPR,
1285                                        unsigned &VarArgsNumFPR,
1286                                        const PPCSubtarget &Subtarget) {
1287   // TODO: add description of PPC stack frame format, or at least some docs.
1288   //
1289   MachineFunction &MF = DAG.getMachineFunction();
1290   MachineFrameInfo *MFI = MF.getFrameInfo();
1291   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1292   SmallVector<SDOperand, 8> ArgValues;
1293   SDOperand Root = Op.getOperand(0);
1294
1295   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1296   bool isPPC64 = PtrVT == MVT::i64;
1297   bool isMachoABI = Subtarget.isMachoABI();
1298   bool isELF32_ABI = Subtarget.isELF32_ABI();
1299   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1300
1301   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1302
1303   static const unsigned GPR_32[] = {           // 32-bit registers.
1304     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1305     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1306   };
1307   static const unsigned GPR_64[] = {           // 64-bit registers.
1308     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1309     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1310   };
1311
1312   static const unsigned *FPR = GetFPR(Subtarget);
1313
1314   static const unsigned VR[] = {
1315     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1316     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1317   };
1318
1319   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1320   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1321   const unsigned Num_VR_Regs  = array_lengthof( VR);
1322
1323   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1324
1325   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1326
1327   // Add DAG nodes to load the arguments or copy them out of registers.  On
1328   // entry to a function on PPC, the arguments start after the linkage area,
1329   // although the first ones are often in registers.
1330   //
1331   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1332   // represented with two words (long long or double) must be copied to an
1333   // even GPR_idx value or to an even ArgOffset value.
1334
1335   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1336     SDOperand ArgVal;
1337     bool needsLoad = false;
1338     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1339     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1340     unsigned ArgSize = ObjSize;
1341     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1342     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1343     // See if next argument requires stack alignment in ELF
1344     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1345       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1346       (!(Flags & AlignFlag)));
1347
1348     unsigned CurArgOffset = ArgOffset;
1349     switch (ObjectVT) {
1350     default: assert(0 && "Unhandled argument type!");
1351     case MVT::i32:
1352       // Double word align in ELF
1353       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1354       if (GPR_idx != Num_GPR_Regs) {
1355         unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1356         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1357         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1358         ++GPR_idx;
1359       } else {
1360         needsLoad = true;
1361         ArgSize = PtrByteSize;
1362       }
1363       // Stack align in ELF
1364       if (needsLoad && Expand && isELF32_ABI)
1365         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1366       // All int arguments reserve stack space in Macho ABI.
1367       if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1368       break;
1369
1370     case MVT::i64:  // PPC64
1371       if (GPR_idx != Num_GPR_Regs) {
1372         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1373         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1374         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1375         ++GPR_idx;
1376       } else {
1377         needsLoad = true;
1378       }
1379       // All int arguments reserve stack space in Macho ABI.
1380       if (isMachoABI || needsLoad) ArgOffset += 8;
1381       break;
1382
1383     case MVT::f32:
1384     case MVT::f64:
1385       // Every 4 bytes of argument space consumes one of the GPRs available for
1386       // argument passing.
1387       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1388         ++GPR_idx;
1389         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1390           ++GPR_idx;
1391       }
1392       if (FPR_idx != Num_FPR_Regs) {
1393         unsigned VReg;
1394         if (ObjectVT == MVT::f32)
1395           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1396         else
1397           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1398         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1399         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1400         ++FPR_idx;
1401       } else {
1402         needsLoad = true;
1403       }
1404
1405       // Stack align in ELF
1406       if (needsLoad && Expand && isELF32_ABI)
1407         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1408       // All FP arguments reserve stack space in Macho ABI.
1409       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1410       break;
1411     case MVT::v4f32:
1412     case MVT::v4i32:
1413     case MVT::v8i16:
1414     case MVT::v16i8:
1415       // Note that vector arguments in registers don't reserve stack space.
1416       if (VR_idx != Num_VR_Regs) {
1417         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1418         RegInfo.addLiveIn(VR[VR_idx], VReg);
1419         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1420         ++VR_idx;
1421       } else {
1422         // This should be simple, but requires getting 16-byte aligned stack
1423         // values.
1424         assert(0 && "Loading VR argument not implemented yet!");
1425         needsLoad = true;
1426       }
1427       break;
1428     }
1429
1430     // We need to load the argument to a virtual register if we determined above
1431     // that we ran out of physical registers of the appropriate type.
1432     if (needsLoad) {
1433       int FI = MFI->CreateFixedObject(ObjSize,
1434                                       CurArgOffset + (ArgSize - ObjSize));
1435       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1436       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1437     }
1438
1439     ArgValues.push_back(ArgVal);
1440   }
1441
1442   // If the function takes variable number of arguments, make a frame index for
1443   // the start of the first vararg value... for expansion of llvm.va_start.
1444   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1445   if (isVarArg) {
1446
1447     int depth;
1448     if (isELF32_ABI) {
1449       VarArgsNumGPR = GPR_idx;
1450       VarArgsNumFPR = FPR_idx;
1451
1452       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1453       // pointer.
1454       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1455                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1456                 MVT::getSizeInBits(PtrVT)/8);
1457
1458       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1459                                                   ArgOffset);
1460
1461     }
1462     else
1463       depth = ArgOffset;
1464
1465     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1466                                                depth);
1467     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1468
1469     SmallVector<SDOperand, 8> MemOps;
1470
1471     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1472     // stored to the VarArgsFrameIndex on the stack.
1473     if (isELF32_ABI) {
1474       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1475         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1476         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1477         MemOps.push_back(Store);
1478         // Increment the address by four for the next argument to store
1479         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1480         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1481       }
1482     }
1483
1484     // If this function is vararg, store any remaining integer argument regs
1485     // to their spots on the stack so that they may be loaded by deferencing the
1486     // result of va_next.
1487     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1488       unsigned VReg;
1489       if (isPPC64)
1490         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1491       else
1492         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1493
1494       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1495       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1496       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1497       MemOps.push_back(Store);
1498       // Increment the address by four for the next argument to store
1499       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1500       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1501     }
1502
1503     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1504     // on the stack.
1505     if (isELF32_ABI) {
1506       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1507         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1508         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1509         MemOps.push_back(Store);
1510         // Increment the address by eight for the next argument to store
1511         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1512                                            PtrVT);
1513         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1514       }
1515
1516       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1517         unsigned VReg;
1518         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1519
1520         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1521         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1522         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1523         MemOps.push_back(Store);
1524         // Increment the address by eight for the next argument to store
1525         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1526                                            PtrVT);
1527         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1528       }
1529     }
1530
1531     if (!MemOps.empty())
1532       Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1533   }
1534
1535   ArgValues.push_back(Root);
1536
1537   // Return the new list of results.
1538   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1539                                     Op.Val->value_end());
1540   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1541 }
1542
1543 /// isCallCompatibleAddress - Return the immediate to use if the specified
1544 /// 32-bit value is representable in the immediate field of a BxA instruction.
1545 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1546   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1547   if (!C) return 0;
1548
1549   int Addr = C->getValue();
1550   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1551       (Addr << 6 >> 6) != Addr)
1552     return 0;  // Top 6 bits have to be sext of immediate.
1553
1554   return DAG.getConstant((int)C->getValue() >> 2,
1555                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1556 }
1557
1558
1559 static SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG,
1560                            const PPCSubtarget &Subtarget) {
1561   SDOperand Chain  = Op.getOperand(0);
1562   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1563   SDOperand Callee = Op.getOperand(4);
1564   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1565
1566   bool isMachoABI = Subtarget.isMachoABI();
1567   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1568
1569   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1570   bool isPPC64 = PtrVT == MVT::i64;
1571   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1572
1573   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1574   // SelectExpr to use to put the arguments in the appropriate registers.
1575   std::vector<SDOperand> args_to_use;
1576
1577   // Count how many bytes are to be pushed on the stack, including the linkage
1578   // area, and parameter passing area.  We start with 24/48 bytes, which is
1579   // prereserved space for [SP][CR][LR][3 x unused].
1580   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1581
1582   // Add up all the space actually used.
1583   for (unsigned i = 0; i != NumOps; ++i) {
1584     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1585     ArgSize = std::max(ArgSize, PtrByteSize);
1586     NumBytes += ArgSize;
1587   }
1588
1589   // The prolog code of the callee may store up to 8 GPR argument registers to
1590   // the stack, allowing va_start to index over them in memory if its varargs.
1591   // Because we cannot tell if this is needed on the caller side, we have to
1592   // conservatively assume that it is needed.  As such, make sure we have at
1593   // least enough stack space for the caller to store the 8 GPRs.
1594   NumBytes = std::max(NumBytes,
1595                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1596
1597   // Adjust the stack pointer for the new arguments...
1598   // These operations are automatically eliminated by the prolog/epilog pass
1599   Chain = DAG.getCALLSEQ_START(Chain,
1600                                DAG.getConstant(NumBytes, PtrVT));
1601
1602   // Set up a copy of the stack pointer for use loading and storing any
1603   // arguments that may not fit in the registers available for argument
1604   // passing.
1605   SDOperand StackPtr;
1606   if (isPPC64)
1607     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1608   else
1609     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1610
1611   // Figure out which arguments are going to go in registers, and which in
1612   // memory.  Also, if this is a vararg function, floating point operations
1613   // must be stored to our stack, and loaded into integer regs as well, if
1614   // any integer regs are available for argument passing.
1615   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1616   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1617
1618   static const unsigned GPR_32[] = {           // 32-bit registers.
1619     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1620     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1621   };
1622   static const unsigned GPR_64[] = {           // 64-bit registers.
1623     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1624     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1625   };
1626   static const unsigned *FPR = GetFPR(Subtarget);
1627
1628   static const unsigned VR[] = {
1629     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1630     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1631   };
1632   const unsigned NumGPRs = array_lengthof(GPR_32);
1633   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1634   const unsigned NumVRs  = array_lengthof( VR);
1635
1636   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1637
1638   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1639   SmallVector<SDOperand, 8> MemOpChains;
1640   for (unsigned i = 0; i != NumOps; ++i) {
1641     bool inMem = false;
1642     SDOperand Arg = Op.getOperand(5+2*i);
1643     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1644     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1645     // See if next argument requires stack alignment in ELF
1646     unsigned next = 5+2*(i+1)+1;
1647     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1648       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1649       (!(Flags & AlignFlag)));
1650
1651     // PtrOff will be used to store the current argument to the stack if a
1652     // register cannot be found for it.
1653     SDOperand PtrOff;
1654
1655     // Stack align in ELF 32
1656     if (isELF32_ABI && Expand)
1657       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1658                                StackPtr.getValueType());
1659     else
1660       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1661
1662     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1663
1664     // On PPC64, promote integers to 64-bit values.
1665     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1666       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1667
1668       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1669     }
1670
1671     switch (Arg.getValueType()) {
1672     default: assert(0 && "Unexpected ValueType for argument!");
1673     case MVT::i32:
1674     case MVT::i64:
1675       // Double word align in ELF
1676       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1677       if (GPR_idx != NumGPRs) {
1678         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1679       } else {
1680         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1681         inMem = true;
1682       }
1683       if (inMem || isMachoABI) {
1684         // Stack align in ELF
1685         if (isELF32_ABI && Expand)
1686           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1687
1688         ArgOffset += PtrByteSize;
1689       }
1690       break;
1691     case MVT::f32:
1692     case MVT::f64:
1693       if (isVarArg) {
1694         // Float varargs need to be promoted to double.
1695         if (Arg.getValueType() == MVT::f32)
1696           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1697       }
1698
1699       if (FPR_idx != NumFPRs) {
1700         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1701
1702         if (isVarArg) {
1703           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1704           MemOpChains.push_back(Store);
1705
1706           // Float varargs are always shadowed in available integer registers
1707           if (GPR_idx != NumGPRs) {
1708             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1709             MemOpChains.push_back(Load.getValue(1));
1710             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1711                                                                 Load));
1712           }
1713           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1714             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1715             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1716             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1717             MemOpChains.push_back(Load.getValue(1));
1718             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1719                                                                 Load));
1720           }
1721         } else {
1722           // If we have any FPRs remaining, we may also have GPRs remaining.
1723           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1724           // GPRs.
1725           if (isMachoABI) {
1726             if (GPR_idx != NumGPRs)
1727               ++GPR_idx;
1728             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1729                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1730               ++GPR_idx;
1731           }
1732         }
1733       } else {
1734         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1735         inMem = true;
1736       }
1737       if (inMem || isMachoABI) {
1738         // Stack align in ELF
1739         if (isELF32_ABI && Expand)
1740           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1741         if (isPPC64)
1742           ArgOffset += 8;
1743         else
1744           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1745       }
1746       break;
1747     case MVT::v4f32:
1748     case MVT::v4i32:
1749     case MVT::v8i16:
1750     case MVT::v16i8:
1751       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1752       assert(VR_idx != NumVRs &&
1753              "Don't support passing more than 12 vector args yet!");
1754       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1755       break;
1756     }
1757   }
1758   if (!MemOpChains.empty())
1759     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1760                         &MemOpChains[0], MemOpChains.size());
1761
1762   // Build a sequence of copy-to-reg nodes chained together with token chain
1763   // and flag operands which copy the outgoing args into the appropriate regs.
1764   SDOperand InFlag;
1765   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1766     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1767                              InFlag);
1768     InFlag = Chain.getValue(1);
1769   }
1770
1771   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1772   if (isVarArg && isELF32_ABI) {
1773     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1774     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1775     InFlag = Chain.getValue(1);
1776   }
1777
1778   std::vector<MVT::ValueType> NodeTys;
1779   NodeTys.push_back(MVT::Other);   // Returns a chain
1780   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1781
1782   SmallVector<SDOperand, 8> Ops;
1783   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1784
1785   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1786   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1787   // node so that legalize doesn't hack it.
1788   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1789     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1790   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1791     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1792   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1793     // If this is an absolute destination address, use the munged value.
1794     Callee = SDOperand(Dest, 0);
1795   else {
1796     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1797     // to do the call, we can't use PPCISD::CALL.
1798     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1799     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1800     InFlag = Chain.getValue(1);
1801
1802     // Copy the callee address into R12 on darwin.
1803     if (isMachoABI) {
1804       Chain = DAG.getCopyToReg(Chain, PPC::R12, Callee, InFlag);
1805       InFlag = Chain.getValue(1);
1806     }
1807
1808     NodeTys.clear();
1809     NodeTys.push_back(MVT::Other);
1810     NodeTys.push_back(MVT::Flag);
1811     Ops.push_back(Chain);
1812     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1813     Callee.Val = 0;
1814   }
1815
1816   // If this is a direct call, pass the chain and the callee.
1817   if (Callee.Val) {
1818     Ops.push_back(Chain);
1819     Ops.push_back(Callee);
1820   }
1821
1822   // Add argument registers to the end of the list so that they are known live
1823   // into the call.
1824   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1825     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1826                                   RegsToPass[i].second.getValueType()));
1827
1828   if (InFlag.Val)
1829     Ops.push_back(InFlag);
1830   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
1831   InFlag = Chain.getValue(1);
1832
1833   Chain = DAG.getCALLSEQ_END(Chain,
1834                              DAG.getConstant(NumBytes, PtrVT),
1835                              DAG.getConstant(0, PtrVT),
1836                              InFlag);
1837   if (Op.Val->getValueType(0) != MVT::Other)
1838     InFlag = Chain.getValue(1);
1839
1840   SDOperand ResultVals[3];
1841   unsigned NumResults = 0;
1842   NodeTys.clear();
1843
1844   // If the call has results, copy the values out of the ret val registers.
1845   switch (Op.Val->getValueType(0)) {
1846   default: assert(0 && "Unexpected ret value!");
1847   case MVT::Other: break;
1848   case MVT::i32:
1849     if (Op.Val->getValueType(1) == MVT::i32) {
1850       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1851       ResultVals[0] = Chain.getValue(0);
1852       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
1853                                  Chain.getValue(2)).getValue(1);
1854       ResultVals[1] = Chain.getValue(0);
1855       NumResults = 2;
1856       NodeTys.push_back(MVT::i32);
1857     } else {
1858       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
1859       ResultVals[0] = Chain.getValue(0);
1860       NumResults = 1;
1861     }
1862     NodeTys.push_back(MVT::i32);
1863     break;
1864   case MVT::i64:
1865     Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
1866     ResultVals[0] = Chain.getValue(0);
1867     NumResults = 1;
1868     NodeTys.push_back(MVT::i64);
1869     break;
1870   case MVT::f64:
1871     if (Op.Val->getValueType(1) == MVT::f64) {
1872       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
1873       ResultVals[0] = Chain.getValue(0);
1874       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
1875                                  Chain.getValue(2)).getValue(1);
1876       ResultVals[1] = Chain.getValue(0);
1877       NumResults = 2;
1878       NodeTys.push_back(MVT::f64);
1879       NodeTys.push_back(MVT::f64);
1880       break;
1881     }
1882     // else fall through
1883   case MVT::f32:
1884     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
1885                                InFlag).getValue(1);
1886     ResultVals[0] = Chain.getValue(0);
1887     NumResults = 1;
1888     NodeTys.push_back(Op.Val->getValueType(0));
1889     break;
1890   case MVT::v4f32:
1891   case MVT::v4i32:
1892   case MVT::v8i16:
1893   case MVT::v16i8:
1894     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
1895                                    InFlag).getValue(1);
1896     ResultVals[0] = Chain.getValue(0);
1897     NumResults = 1;
1898     NodeTys.push_back(Op.Val->getValueType(0));
1899     break;
1900   }
1901
1902   NodeTys.push_back(MVT::Other);
1903
1904   // If the function returns void, just return the chain.
1905   if (NumResults == 0)
1906     return Chain;
1907
1908   // Otherwise, merge everything together with a MERGE_VALUES node.
1909   ResultVals[NumResults++] = Chain;
1910   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
1911                               ResultVals, NumResults);
1912   return Res.getValue(Op.ResNo);
1913 }
1914
1915 static SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG, TargetMachine &TM) {
1916   SmallVector<CCValAssign, 16> RVLocs;
1917   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
1918   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
1919   CCState CCInfo(CC, isVarArg, TM, RVLocs);
1920   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
1921
1922   // If this is the first return lowered for this function, add the regs to the
1923   // liveout set for the function.
1924   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
1925     for (unsigned i = 0; i != RVLocs.size(); ++i)
1926       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
1927   }
1928
1929   SDOperand Chain = Op.getOperand(0);
1930   SDOperand Flag;
1931
1932   // Copy the result values into the output registers.
1933   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1934     CCValAssign &VA = RVLocs[i];
1935     assert(VA.isRegLoc() && "Can only return in registers!");
1936     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
1937     Flag = Chain.getValue(1);
1938   }
1939
1940   if (Flag.Val)
1941     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
1942   else
1943     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
1944 }
1945
1946 static SDOperand LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
1947                                    const PPCSubtarget &Subtarget) {
1948   // When we pop the dynamic allocation we need to restore the SP link.
1949
1950   // Get the corect type for pointers.
1951   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1952
1953   // Construct the stack pointer operand.
1954   bool IsPPC64 = Subtarget.isPPC64();
1955   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
1956   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
1957
1958   // Get the operands for the STACKRESTORE.
1959   SDOperand Chain = Op.getOperand(0);
1960   SDOperand SaveSP = Op.getOperand(1);
1961
1962   // Load the old link SP.
1963   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
1964
1965   // Restore the stack pointer.
1966   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
1967
1968   // Store the old link SP.
1969   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
1970 }
1971
1972 static SDOperand LowerDYNAMIC_STACKALLOC(SDOperand Op, SelectionDAG &DAG,
1973                                          const PPCSubtarget &Subtarget) {
1974   MachineFunction &MF = DAG.getMachineFunction();
1975   bool IsPPC64 = Subtarget.isPPC64();
1976   bool isMachoABI = Subtarget.isMachoABI();
1977
1978   // Get current frame pointer save index.  The users of this index will be
1979   // primarily DYNALLOC instructions.
1980   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1981   int FPSI = FI->getFramePointerSaveIndex();
1982
1983   // If the frame pointer save index hasn't been defined yet.
1984   if (!FPSI) {
1985     // Find out what the fix offset of the frame pointer save area.
1986     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
1987
1988     // Allocate the frame index for frame pointer save area.
1989     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
1990     // Save the result.
1991     FI->setFramePointerSaveIndex(FPSI);
1992   }
1993
1994   // Get the inputs.
1995   SDOperand Chain = Op.getOperand(0);
1996   SDOperand Size  = Op.getOperand(1);
1997
1998   // Get the corect type for pointers.
1999   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2000   // Negate the size.
2001   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
2002                                   DAG.getConstant(0, PtrVT), Size);
2003   // Construct a node for the frame pointer save index.
2004   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
2005   // Build a DYNALLOC node.
2006   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
2007   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2008   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2009 }
2010
2011
2012 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2013 /// possible.
2014 static SDOperand LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2015   // Not FP? Not a fsel.
2016   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2017       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2018     return SDOperand();
2019
2020   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2021
2022   // Cannot handle SETEQ/SETNE.
2023   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2024
2025   MVT::ValueType ResVT = Op.getValueType();
2026   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2027   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2028   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2029
2030   // If the RHS of the comparison is a 0.0, we don't need to do the
2031   // subtraction at all.
2032   if (isFloatingPointZero(RHS))
2033     switch (CC) {
2034     default: break;       // SETUO etc aren't handled by fsel.
2035     case ISD::SETULT:
2036     case ISD::SETOLT:
2037     case ISD::SETLT:
2038       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2039     case ISD::SETUGE:
2040     case ISD::SETOGE:
2041     case ISD::SETGE:
2042       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2043         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2044       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2045     case ISD::SETUGT:
2046     case ISD::SETOGT:
2047     case ISD::SETGT:
2048       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2049     case ISD::SETULE:
2050     case ISD::SETOLE:
2051     case ISD::SETLE:
2052       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2053         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2054       return DAG.getNode(PPCISD::FSEL, ResVT,
2055                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2056     }
2057
2058   SDOperand Cmp;
2059   switch (CC) {
2060   default: break;       // SETUO etc aren't handled by fsel.
2061   case ISD::SETULT:
2062   case ISD::SETOLT:
2063   case ISD::SETLT:
2064     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2065     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2066       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2067       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2068   case ISD::SETUGE:
2069   case ISD::SETOGE:
2070   case ISD::SETGE:
2071     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2072     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2073       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2074       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2075   case ISD::SETUGT:
2076   case ISD::SETOGT:
2077   case ISD::SETGT:
2078     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2079     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2080       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2081       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2082   case ISD::SETULE:
2083   case ISD::SETOLE:
2084   case ISD::SETLE:
2085     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2086     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2087       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2088       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2089   }
2090   return SDOperand();
2091 }
2092
2093 // FIXME: Split this code up when LegalizeDAGTypes lands.
2094 static SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2095   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2096   SDOperand Src = Op.getOperand(0);
2097   if (Src.getValueType() == MVT::f32)
2098     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2099
2100   SDOperand Tmp;
2101   switch (Op.getValueType()) {
2102   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2103   case MVT::i32:
2104     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2105     break;
2106   case MVT::i64:
2107     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2108     break;
2109   }
2110
2111   // Convert the FP value to an int value through memory.
2112   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2113
2114   // Emit a store to the stack slot.
2115   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2116
2117   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2118   // add in a bias.
2119   if (Op.getValueType() == MVT::i32)
2120     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2121                         DAG.getConstant(4, FIPtr.getValueType()));
2122   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2123 }
2124
2125 static SDOperand LowerFP_ROUND_INREG(SDOperand Op, SelectionDAG &DAG) {
2126   assert(Op.getValueType() == MVT::ppcf128);
2127   SDNode *Node = Op.Val;
2128   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2129   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2130   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2131   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2132
2133   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2134   // of the long double, and puts FPSCR back the way it was.  We do not
2135   // actually model FPSCR.
2136   std::vector<MVT::ValueType> NodeTys;
2137   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2138
2139   NodeTys.push_back(MVT::f64);   // Return register
2140   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2141   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2142   MFFSreg = Result.getValue(0);
2143   InFlag = Result.getValue(1);
2144
2145   NodeTys.clear();
2146   NodeTys.push_back(MVT::Flag);   // Returns a flag
2147   Ops[0] = DAG.getConstant(31, MVT::i32);
2148   Ops[1] = InFlag;
2149   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2150   InFlag = Result.getValue(0);
2151
2152   NodeTys.clear();
2153   NodeTys.push_back(MVT::Flag);   // Returns a flag
2154   Ops[0] = DAG.getConstant(30, MVT::i32);
2155   Ops[1] = InFlag;
2156   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2157   InFlag = Result.getValue(0);
2158
2159   NodeTys.clear();
2160   NodeTys.push_back(MVT::f64);    // result of add
2161   NodeTys.push_back(MVT::Flag);   // Returns a flag
2162   Ops[0] = Lo;
2163   Ops[1] = Hi;
2164   Ops[2] = InFlag;
2165   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2166   FPreg = Result.getValue(0);
2167   InFlag = Result.getValue(1);
2168
2169   NodeTys.clear();
2170   NodeTys.push_back(MVT::f64);
2171   Ops[0] = DAG.getConstant(1, MVT::i32);
2172   Ops[1] = MFFSreg;
2173   Ops[2] = FPreg;
2174   Ops[3] = InFlag;
2175   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2176   FPreg = Result.getValue(0);
2177
2178   // We know the low half is about to be thrown away, so just use something
2179   // convenient.
2180   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2181 }
2182
2183 static SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2184   if (Op.getOperand(0).getValueType() == MVT::i64) {
2185     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2186     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2187     if (Op.getValueType() == MVT::f32)
2188       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2189     return FP;
2190   }
2191
2192   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2193          "Unhandled SINT_TO_FP type in custom expander!");
2194   // Since we only generate this in 64-bit mode, we can take advantage of
2195   // 64-bit registers.  In particular, sign extend the input value into the
2196   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2197   // then lfd it and fcfid it.
2198   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2199   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2200   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2201   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2202
2203   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2204                                 Op.getOperand(0));
2205
2206   // STD the extended value into the stack slot.
2207   MemOperand MO(PseudoSourceValue::getFixedStack(),
2208                 MemOperand::MOStore, FrameIdx, 8, 8);
2209   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2210                                 DAG.getEntryNode(), Ext64, FIdx,
2211                                 DAG.getMemOperand(MO));
2212   // Load the value as a double.
2213   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2214
2215   // FCFID it and return it.
2216   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2217   if (Op.getValueType() == MVT::f32)
2218     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2219   return FP;
2220 }
2221
2222 static SDOperand LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG) {
2223   /*
2224    The rounding mode is in bits 30:31 of FPSR, and has the following
2225    settings:
2226      00 Round to nearest
2227      01 Round to 0
2228      10 Round to +inf
2229      11 Round to -inf
2230
2231   FLT_ROUNDS, on the other hand, expects the following:
2232     -1 Undefined
2233      0 Round to 0
2234      1 Round to nearest
2235      2 Round to +inf
2236      3 Round to -inf
2237
2238   To perform the conversion, we do:
2239     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2240   */
2241
2242   MachineFunction &MF = DAG.getMachineFunction();
2243   MVT::ValueType VT = Op.getValueType();
2244   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2245   std::vector<MVT::ValueType> NodeTys;
2246   SDOperand MFFSreg, InFlag;
2247
2248   // Save FP Control Word to register
2249   NodeTys.push_back(MVT::f64);    // return register
2250   NodeTys.push_back(MVT::Flag);   // unused in this context
2251   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2252
2253   // Save FP register to stack slot
2254   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2255   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2256   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2257                                  StackSlot, NULL, 0);
2258
2259   // Load FP Control Word from low 32 bits of stack slot.
2260   SDOperand Four = DAG.getConstant(4, PtrVT);
2261   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2262   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2263
2264   // Transform as necessary
2265   SDOperand CWD1 =
2266     DAG.getNode(ISD::AND, MVT::i32,
2267                 CWD, DAG.getConstant(3, MVT::i32));
2268   SDOperand CWD2 =
2269     DAG.getNode(ISD::SRL, MVT::i32,
2270                 DAG.getNode(ISD::AND, MVT::i32,
2271                             DAG.getNode(ISD::XOR, MVT::i32,
2272                                         CWD, DAG.getConstant(3, MVT::i32)),
2273                             DAG.getConstant(3, MVT::i32)),
2274                 DAG.getConstant(1, MVT::i8));
2275
2276   SDOperand RetVal =
2277     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2278
2279   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2280                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2281 }
2282
2283 static SDOperand LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2284   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2285          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SHL!");
2286
2287   // Expand into a bunch of logical ops.  Note that these ops
2288   // depend on the PPC behavior for oversized shift amounts.
2289   SDOperand Lo = Op.getOperand(0);
2290   SDOperand Hi = Op.getOperand(1);
2291   SDOperand Amt = Op.getOperand(2);
2292
2293   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2294                                DAG.getConstant(32, MVT::i32), Amt);
2295   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Amt);
2296   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Tmp1);
2297   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2298   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2299                                DAG.getConstant(-32U, MVT::i32));
2300   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Tmp5);
2301   SDOperand OutHi = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2302   SDOperand OutLo = DAG.getNode(PPCISD::SHL, MVT::i32, Lo, Amt);
2303   SDOperand OutOps[] = { OutLo, OutHi };
2304   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2305                      OutOps, 2);
2306 }
2307
2308 static SDOperand LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2309   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2310          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRL!");
2311
2312   // Otherwise, expand into a bunch of logical ops.  Note that these ops
2313   // depend on the PPC behavior for oversized shift amounts.
2314   SDOperand Lo = Op.getOperand(0);
2315   SDOperand Hi = Op.getOperand(1);
2316   SDOperand Amt = Op.getOperand(2);
2317
2318   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2319                                DAG.getConstant(32, MVT::i32), Amt);
2320   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2321   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2322   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2323   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2324                                DAG.getConstant(-32U, MVT::i32));
2325   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Tmp5);
2326   SDOperand OutLo = DAG.getNode(ISD::OR, MVT::i32, Tmp4, Tmp6);
2327   SDOperand OutHi = DAG.getNode(PPCISD::SRL, MVT::i32, Hi, Amt);
2328   SDOperand OutOps[] = { OutLo, OutHi };
2329   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2330                      OutOps, 2);
2331 }
2332
2333 static SDOperand LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2334   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
2335          Op.getOperand(1).getValueType() == MVT::i32 && "Unexpected SRA!");
2336
2337   // Otherwise, expand into a bunch of logical ops, followed by a select_cc.
2338   SDOperand Lo = Op.getOperand(0);
2339   SDOperand Hi = Op.getOperand(1);
2340   SDOperand Amt = Op.getOperand(2);
2341
2342   SDOperand Tmp1 = DAG.getNode(ISD::SUB, MVT::i32,
2343                                DAG.getConstant(32, MVT::i32), Amt);
2344   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, MVT::i32, Lo, Amt);
2345   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, MVT::i32, Hi, Tmp1);
2346   SDOperand Tmp4 = DAG.getNode(ISD::OR , MVT::i32, Tmp2, Tmp3);
2347   SDOperand Tmp5 = DAG.getNode(ISD::ADD, MVT::i32, Amt,
2348                                DAG.getConstant(-32U, MVT::i32));
2349   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Tmp5);
2350   SDOperand OutHi = DAG.getNode(PPCISD::SRA, MVT::i32, Hi, Amt);
2351   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, MVT::i32),
2352                                     Tmp4, Tmp6, ISD::SETLE);
2353   SDOperand OutOps[] = { OutLo, OutHi };
2354   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(MVT::i32, MVT::i32),
2355                      OutOps, 2);
2356 }
2357
2358 //===----------------------------------------------------------------------===//
2359 // Vector related lowering.
2360 //
2361
2362 // If this is a vector of constants or undefs, get the bits.  A bit in
2363 // UndefBits is set if the corresponding element of the vector is an
2364 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2365 // zero.   Return true if this is not an array of constants, false if it is.
2366 //
2367 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2368                                        uint64_t UndefBits[2]) {
2369   // Start with zero'd results.
2370   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2371
2372   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2373   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2374     SDOperand OpVal = BV->getOperand(i);
2375
2376     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2377     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2378
2379     uint64_t EltBits = 0;
2380     if (OpVal.getOpcode() == ISD::UNDEF) {
2381       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2382       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2383       continue;
2384     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2385       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2386     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2387       assert(CN->getValueType(0) == MVT::f32 &&
2388              "Only one legal FP vector type!");
2389       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2390     } else {
2391       // Nonconstant element.
2392       return true;
2393     }
2394
2395     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2396   }
2397
2398   //printf("%llx %llx  %llx %llx\n",
2399   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2400   return false;
2401 }
2402
2403 // If this is a splat (repetition) of a value across the whole vector, return
2404 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2405 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2406 // SplatSize = 1 byte.
2407 static bool isConstantSplat(const uint64_t Bits128[2],
2408                             const uint64_t Undef128[2],
2409                             unsigned &SplatBits, unsigned &SplatUndef,
2410                             unsigned &SplatSize) {
2411
2412   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2413   // the same as the lower 64-bits, ignoring undefs.
2414   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2415     return false;  // Can't be a splat if two pieces don't match.
2416
2417   uint64_t Bits64  = Bits128[0] | Bits128[1];
2418   uint64_t Undef64 = Undef128[0] & Undef128[1];
2419
2420   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2421   // undefs.
2422   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2423     return false;  // Can't be a splat if two pieces don't match.
2424
2425   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2426   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2427
2428   // If the top 16-bits are different than the lower 16-bits, ignoring
2429   // undefs, we have an i32 splat.
2430   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2431     SplatBits = Bits32;
2432     SplatUndef = Undef32;
2433     SplatSize = 4;
2434     return true;
2435   }
2436
2437   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2438   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2439
2440   // If the top 8-bits are different than the lower 8-bits, ignoring
2441   // undefs, we have an i16 splat.
2442   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2443     SplatBits = Bits16;
2444     SplatUndef = Undef16;
2445     SplatSize = 2;
2446     return true;
2447   }
2448
2449   // Otherwise, we have an 8-bit splat.
2450   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2451   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2452   SplatSize = 1;
2453   return true;
2454 }
2455
2456 /// BuildSplatI - Build a canonical splati of Val with an element size of
2457 /// SplatSize.  Cast the result to VT.
2458 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2459                              SelectionDAG &DAG) {
2460   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2461
2462   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2463     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2464   };
2465
2466   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2467
2468   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2469   if (Val == -1)
2470     SplatSize = 1;
2471
2472   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2473
2474   // Build a canonical splat for this value.
2475   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2476   SmallVector<SDOperand, 8> Ops;
2477   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2478   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2479                               &Ops[0], Ops.size());
2480   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2481 }
2482
2483 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2484 /// specified intrinsic ID.
2485 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2486                                   SelectionDAG &DAG,
2487                                   MVT::ValueType DestVT = MVT::Other) {
2488   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2489   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2490                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2491 }
2492
2493 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2494 /// specified intrinsic ID.
2495 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2496                                   SDOperand Op2, SelectionDAG &DAG,
2497                                   MVT::ValueType DestVT = MVT::Other) {
2498   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2499   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2500                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2501 }
2502
2503
2504 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2505 /// amount.  The result has the specified value type.
2506 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2507                              MVT::ValueType VT, SelectionDAG &DAG) {
2508   // Force LHS/RHS to be the right type.
2509   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2510   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2511
2512   SDOperand Ops[16];
2513   for (unsigned i = 0; i != 16; ++i)
2514     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2515   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2516                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2517   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2518 }
2519
2520 // If this is a case we can't handle, return null and let the default
2521 // expansion code take care of it.  If we CAN select this case, and if it
2522 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2523 // this case more efficiently than a constant pool load, lower it to the
2524 // sequence of ops that should be used.
2525 static SDOperand LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2526   // If this is a vector of constants or undefs, get the bits.  A bit in
2527   // UndefBits is set if the corresponding element of the vector is an
2528   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2529   // zero.
2530   uint64_t VectorBits[2];
2531   uint64_t UndefBits[2];
2532   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2533     return SDOperand();   // Not a constant vector.
2534
2535   // If this is a splat (repetition) of a value across the whole vector, return
2536   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2537   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2538   // SplatSize = 1 byte.
2539   unsigned SplatBits, SplatUndef, SplatSize;
2540   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2541     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2542
2543     // First, handle single instruction cases.
2544
2545     // All zeros?
2546     if (SplatBits == 0) {
2547       // Canonicalize all zero vectors to be v4i32.
2548       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2549         SDOperand Z = DAG.getConstant(0, MVT::i32);
2550         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2551         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2552       }
2553       return Op;
2554     }
2555
2556     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2557     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2558     if (SextVal >= -16 && SextVal <= 15)
2559       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2560
2561
2562     // Two instruction sequences.
2563
2564     // If this value is in the range [-32,30] and is even, use:
2565     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2566     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2567       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2568       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2569     }
2570
2571     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2572     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2573     // for fneg/fabs.
2574     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2575       // Make -1 and vspltisw -1:
2576       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2577
2578       // Make the VSLW intrinsic, computing 0x8000_0000.
2579       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2580                                        OnesV, DAG);
2581
2582       // xor by OnesV to invert it.
2583       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2584       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2585     }
2586
2587     // Check to see if this is a wide variety of vsplti*, binop self cases.
2588     unsigned SplatBitSize = SplatSize*8;
2589     static const signed char SplatCsts[] = {
2590       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2591       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2592     };
2593
2594     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2595       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2596       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2597       int i = SplatCsts[idx];
2598
2599       // Figure out what shift amount will be used by altivec if shifted by i in
2600       // this splat size.
2601       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2602
2603       // vsplti + shl self.
2604       if (SextVal == (i << (int)TypeShiftAmt)) {
2605         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2606         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2607           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2608           Intrinsic::ppc_altivec_vslw
2609         };
2610         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2611         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2612       }
2613
2614       // vsplti + srl self.
2615       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2616         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2617         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2618           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2619           Intrinsic::ppc_altivec_vsrw
2620         };
2621         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2622         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2623       }
2624
2625       // vsplti + sra self.
2626       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2627         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2628         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2629           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2630           Intrinsic::ppc_altivec_vsraw
2631         };
2632         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2633         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2634       }
2635
2636       // vsplti + rol self.
2637       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2638                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2639         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2640         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2641           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2642           Intrinsic::ppc_altivec_vrlw
2643         };
2644         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2645         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2646       }
2647
2648       // t = vsplti c, result = vsldoi t, t, 1
2649       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2650         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2651         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2652       }
2653       // t = vsplti c, result = vsldoi t, t, 2
2654       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2655         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2656         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2657       }
2658       // t = vsplti c, result = vsldoi t, t, 3
2659       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2660         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2661         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2662       }
2663     }
2664
2665     // Three instruction sequences.
2666
2667     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2668     if (SextVal >= 0 && SextVal <= 31) {
2669       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2670       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2671       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2672       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2673     }
2674     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2675     if (SextVal >= -31 && SextVal <= 0) {
2676       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2677       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2678       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2679       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2680     }
2681   }
2682
2683   return SDOperand();
2684 }
2685
2686 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2687 /// the specified operations to build the shuffle.
2688 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2689                                         SDOperand RHS, SelectionDAG &DAG) {
2690   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2691   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2692   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2693
2694   enum {
2695     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2696     OP_VMRGHW,
2697     OP_VMRGLW,
2698     OP_VSPLTISW0,
2699     OP_VSPLTISW1,
2700     OP_VSPLTISW2,
2701     OP_VSPLTISW3,
2702     OP_VSLDOI4,
2703     OP_VSLDOI8,
2704     OP_VSLDOI12
2705   };
2706
2707   if (OpNum == OP_COPY) {
2708     if (LHSID == (1*9+2)*9+3) return LHS;
2709     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2710     return RHS;
2711   }
2712
2713   SDOperand OpLHS, OpRHS;
2714   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2715   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2716
2717   unsigned ShufIdxs[16];
2718   switch (OpNum) {
2719   default: assert(0 && "Unknown i32 permute!");
2720   case OP_VMRGHW:
2721     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2722     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2723     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2724     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2725     break;
2726   case OP_VMRGLW:
2727     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2728     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2729     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2730     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2731     break;
2732   case OP_VSPLTISW0:
2733     for (unsigned i = 0; i != 16; ++i)
2734       ShufIdxs[i] = (i&3)+0;
2735     break;
2736   case OP_VSPLTISW1:
2737     for (unsigned i = 0; i != 16; ++i)
2738       ShufIdxs[i] = (i&3)+4;
2739     break;
2740   case OP_VSPLTISW2:
2741     for (unsigned i = 0; i != 16; ++i)
2742       ShufIdxs[i] = (i&3)+8;
2743     break;
2744   case OP_VSPLTISW3:
2745     for (unsigned i = 0; i != 16; ++i)
2746       ShufIdxs[i] = (i&3)+12;
2747     break;
2748   case OP_VSLDOI4:
2749     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2750   case OP_VSLDOI8:
2751     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2752   case OP_VSLDOI12:
2753     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2754   }
2755   SDOperand Ops[16];
2756   for (unsigned i = 0; i != 16; ++i)
2757     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2758
2759   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2760                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2761 }
2762
2763 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2764 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2765 /// return the code it can be lowered into.  Worst case, it can always be
2766 /// lowered into a vperm.
2767 static SDOperand LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
2768   SDOperand V1 = Op.getOperand(0);
2769   SDOperand V2 = Op.getOperand(1);
2770   SDOperand PermMask = Op.getOperand(2);
2771
2772   // Cases that are handled by instructions that take permute immediates
2773   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2774   // selected by the instruction selector.
2775   if (V2.getOpcode() == ISD::UNDEF) {
2776     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2777         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2778         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2779         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2780         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2781         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2782         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2783         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2784         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2785         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2786         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2787         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2788       return Op;
2789     }
2790   }
2791
2792   // Altivec has a variety of "shuffle immediates" that take two vector inputs
2793   // and produce a fixed permutation.  If any of these match, do not lower to
2794   // VPERM.
2795   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
2796       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
2797       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
2798       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
2799       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
2800       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
2801       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
2802       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
2803       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
2804     return Op;
2805
2806   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
2807   // perfect shuffle table to emit an optimal matching sequence.
2808   unsigned PFIndexes[4];
2809   bool isFourElementShuffle = true;
2810   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
2811     unsigned EltNo = 8;   // Start out undef.
2812     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
2813       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
2814         continue;   // Undef, ignore it.
2815
2816       unsigned ByteSource =
2817         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
2818       if ((ByteSource & 3) != j) {
2819         isFourElementShuffle = false;
2820         break;
2821       }
2822
2823       if (EltNo == 8) {
2824         EltNo = ByteSource/4;
2825       } else if (EltNo != ByteSource/4) {
2826         isFourElementShuffle = false;
2827         break;
2828       }
2829     }
2830     PFIndexes[i] = EltNo;
2831   }
2832
2833   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
2834   // perfect shuffle vector to determine if it is cost effective to do this as
2835   // discrete instructions, or whether we should use a vperm.
2836   if (isFourElementShuffle) {
2837     // Compute the index in the perfect shuffle table.
2838     unsigned PFTableIndex =
2839       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
2840
2841     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
2842     unsigned Cost  = (PFEntry >> 30);
2843
2844     // Determining when to avoid vperm is tricky.  Many things affect the cost
2845     // of vperm, particularly how many times the perm mask needs to be computed.
2846     // For example, if the perm mask can be hoisted out of a loop or is already
2847     // used (perhaps because there are multiple permutes with the same shuffle
2848     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
2849     // the loop requires an extra register.
2850     //
2851     // As a compromise, we only emit discrete instructions if the shuffle can be
2852     // generated in 3 or fewer operations.  When we have loop information
2853     // available, if this block is within a loop, we should avoid using vperm
2854     // for 3-operation perms and use a constant pool load instead.
2855     if (Cost < 3)
2856       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
2857   }
2858
2859   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
2860   // vector that will get spilled to the constant pool.
2861   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
2862
2863   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
2864   // that it is in input element units, not in bytes.  Convert now.
2865   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
2866   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
2867
2868   SmallVector<SDOperand, 16> ResultMask;
2869   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
2870     unsigned SrcElt;
2871     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
2872       SrcElt = 0;
2873     else
2874       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
2875
2876     for (unsigned j = 0; j != BytesPerElement; ++j)
2877       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
2878                                            MVT::i8));
2879   }
2880
2881   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
2882                                     &ResultMask[0], ResultMask.size());
2883   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
2884 }
2885
2886 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
2887 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
2888 /// information about the intrinsic.
2889 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
2890                                   bool &isDot) {
2891   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
2892   CompareOpc = -1;
2893   isDot = false;
2894   switch (IntrinsicID) {
2895   default: return false;
2896     // Comparison predicates.
2897   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
2898   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
2899   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
2900   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
2901   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
2902   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
2903   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
2904   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
2905   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
2906   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
2907   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
2908   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
2909   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
2910
2911     // Normal Comparisons.
2912   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
2913   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
2914   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
2915   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
2916   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
2917   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
2918   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
2919   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
2920   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
2921   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
2922   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
2923   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
2924   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
2925   }
2926   return true;
2927 }
2928
2929 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
2930 /// lower, do it, otherwise return null.
2931 static SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
2932   // If this is a lowered altivec predicate compare, CompareOpc is set to the
2933   // opcode number of the comparison.
2934   int CompareOpc;
2935   bool isDot;
2936   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
2937     return SDOperand();    // Don't custom lower most intrinsics.
2938
2939   // If this is a non-dot comparison, make the VCMP node and we are done.
2940   if (!isDot) {
2941     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
2942                                 Op.getOperand(1), Op.getOperand(2),
2943                                 DAG.getConstant(CompareOpc, MVT::i32));
2944     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
2945   }
2946
2947   // Create the PPCISD altivec 'dot' comparison node.
2948   SDOperand Ops[] = {
2949     Op.getOperand(2),  // LHS
2950     Op.getOperand(3),  // RHS
2951     DAG.getConstant(CompareOpc, MVT::i32)
2952   };
2953   std::vector<MVT::ValueType> VTs;
2954   VTs.push_back(Op.getOperand(2).getValueType());
2955   VTs.push_back(MVT::Flag);
2956   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
2957
2958   // Now that we have the comparison, emit a copy from the CR to a GPR.
2959   // This is flagged to the above dot comparison.
2960   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
2961                                 DAG.getRegister(PPC::CR6, MVT::i32),
2962                                 CompNode.getValue(1));
2963
2964   // Unpack the result based on how the target uses it.
2965   unsigned BitNo;   // Bit # of CR6.
2966   bool InvertBit;   // Invert result?
2967   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
2968   default:  // Can't happen, don't crash on invalid number though.
2969   case 0:   // Return the value of the EQ bit of CR6.
2970     BitNo = 0; InvertBit = false;
2971     break;
2972   case 1:   // Return the inverted value of the EQ bit of CR6.
2973     BitNo = 0; InvertBit = true;
2974     break;
2975   case 2:   // Return the value of the LT bit of CR6.
2976     BitNo = 2; InvertBit = false;
2977     break;
2978   case 3:   // Return the inverted value of the LT bit of CR6.
2979     BitNo = 2; InvertBit = true;
2980     break;
2981   }
2982
2983   // Shift the bit into the low position.
2984   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
2985                       DAG.getConstant(8-(3-BitNo), MVT::i32));
2986   // Isolate the bit.
2987   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
2988                       DAG.getConstant(1, MVT::i32));
2989
2990   // If we are supposed to, toggle the bit.
2991   if (InvertBit)
2992     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
2993                         DAG.getConstant(1, MVT::i32));
2994   return Flags;
2995 }
2996
2997 static SDOperand LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
2998   // Create a stack slot that is 16-byte aligned.
2999   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3000   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3001   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3002   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3003
3004   // Store the input value into Value#0 of the stack slot.
3005   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
3006                                  Op.getOperand(0), FIdx, NULL, 0);
3007   // Load it out.
3008   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3009 }
3010
3011 static SDOperand LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3012   if (Op.getValueType() == MVT::v4i32) {
3013     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3014
3015     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3016     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3017
3018     SDOperand RHSSwap =   // = vrlw RHS, 16
3019       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3020
3021     // Shrinkify inputs to v8i16.
3022     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3023     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3024     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3025
3026     // Low parts multiplied together, generating 32-bit results (we ignore the
3027     // top parts).
3028     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3029                                         LHS, RHS, DAG, MVT::v4i32);
3030
3031     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3032                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3033     // Shift the high parts up 16 bits.
3034     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3035     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3036   } else if (Op.getValueType() == MVT::v8i16) {
3037     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3038
3039     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3040
3041     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3042                             LHS, RHS, Zero, DAG);
3043   } else if (Op.getValueType() == MVT::v16i8) {
3044     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3045
3046     // Multiply the even 8-bit parts, producing 16-bit sums.
3047     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3048                                            LHS, RHS, DAG, MVT::v8i16);
3049     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3050
3051     // Multiply the odd 8-bit parts, producing 16-bit sums.
3052     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3053                                           LHS, RHS, DAG, MVT::v8i16);
3054     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3055
3056     // Merge the results together.
3057     SDOperand Ops[16];
3058     for (unsigned i = 0; i != 8; ++i) {
3059       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3060       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3061     }
3062     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3063                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3064   } else {
3065     assert(0 && "Unknown mul to lower!");
3066     abort();
3067   }
3068 }
3069
3070 /// LowerOperation - Provide custom lowering hooks for some operations.
3071 ///
3072 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3073   switch (Op.getOpcode()) {
3074   default: assert(0 && "Wasn't expecting to be able to lower this!");
3075   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3076   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3077   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3078   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3079   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3080   case ISD::VASTART:
3081     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3082                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3083
3084   case ISD::VAARG:
3085     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3086                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3087
3088   case ISD::FORMAL_ARGUMENTS:
3089     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3090                                  VarArgsStackOffset, VarArgsNumGPR,
3091                                  VarArgsNumFPR, PPCSubTarget);
3092
3093   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3094   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3095   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3096   case ISD::DYNAMIC_STACKALLOC:
3097     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3098
3099   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3100   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3101   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3102   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3103   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3104
3105   // Lower 64-bit shifts.
3106   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3107   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3108   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3109
3110   // Vector-related lowering.
3111   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3112   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3113   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3114   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3115   case ISD::MUL:                return LowerMUL(Op, DAG);
3116
3117   // Frame & Return address.
3118   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3119   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3120   }
3121   return SDOperand();
3122 }
3123
3124 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3125   switch (N->getOpcode()) {
3126   default: assert(0 && "Wasn't expecting to be able to lower this!");
3127   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3128   }
3129 }
3130
3131
3132 //===----------------------------------------------------------------------===//
3133 //  Other Lowering Code
3134 //===----------------------------------------------------------------------===//
3135
3136 MachineBasicBlock *
3137 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3138                                                MachineBasicBlock *BB) {
3139   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3140   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3141           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3142           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3143           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3144           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3145          "Unexpected instr type to insert");
3146
3147   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3148   // control-flow pattern.  The incoming instruction knows the destination vreg
3149   // to set, the condition code register to branch on, the true/false values to
3150   // select between, and a branch opcode to use.
3151   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3152   ilist<MachineBasicBlock>::iterator It = BB;
3153   ++It;
3154
3155   //  thisMBB:
3156   //  ...
3157   //   TrueVal = ...
3158   //   cmpTY ccX, r1, r2
3159   //   bCC copy1MBB
3160   //   fallthrough --> copy0MBB
3161   MachineBasicBlock *thisMBB = BB;
3162   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3163   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3164   unsigned SelectPred = MI->getOperand(4).getImm();
3165   BuildMI(BB, TII->get(PPC::BCC))
3166     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3167   MachineFunction *F = BB->getParent();
3168   F->getBasicBlockList().insert(It, copy0MBB);
3169   F->getBasicBlockList().insert(It, sinkMBB);
3170   // Update machine-CFG edges by first adding all successors of the current
3171   // block to the new block which will contain the Phi node for the select.
3172   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3173       e = BB->succ_end(); i != e; ++i)
3174     sinkMBB->addSuccessor(*i);
3175   // Next, remove all successors of the current block, and add the true
3176   // and fallthrough blocks as its successors.
3177   while(!BB->succ_empty())
3178     BB->removeSuccessor(BB->succ_begin());
3179   BB->addSuccessor(copy0MBB);
3180   BB->addSuccessor(sinkMBB);
3181
3182   //  copy0MBB:
3183   //   %FalseValue = ...
3184   //   # fallthrough to sinkMBB
3185   BB = copy0MBB;
3186
3187   // Update machine-CFG edges
3188   BB->addSuccessor(sinkMBB);
3189
3190   //  sinkMBB:
3191   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3192   //  ...
3193   BB = sinkMBB;
3194   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3195     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3196     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3197
3198   delete MI;   // The pseudo instruction is gone now.
3199   return BB;
3200 }
3201
3202 //===----------------------------------------------------------------------===//
3203 // Target Optimization Hooks
3204 //===----------------------------------------------------------------------===//
3205
3206 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3207                                                DAGCombinerInfo &DCI) const {
3208   TargetMachine &TM = getTargetMachine();
3209   SelectionDAG &DAG = DCI.DAG;
3210   switch (N->getOpcode()) {
3211   default: break;
3212   case PPCISD::SHL:
3213     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3214       if (C->getValue() == 0)   // 0 << V -> 0.
3215         return N->getOperand(0);
3216     }
3217     break;
3218   case PPCISD::SRL:
3219     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3220       if (C->getValue() == 0)   // 0 >>u V -> 0.
3221         return N->getOperand(0);
3222     }
3223     break;
3224   case PPCISD::SRA:
3225     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3226       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3227           C->isAllOnesValue())    // -1 >>s V -> -1.
3228         return N->getOperand(0);
3229     }
3230     break;
3231
3232   case ISD::SINT_TO_FP:
3233     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3234       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3235         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3236         // We allow the src/dst to be either f32/f64, but the intermediate
3237         // type must be i64.
3238         if (N->getOperand(0).getValueType() == MVT::i64 &&
3239             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3240           SDOperand Val = N->getOperand(0).getOperand(0);
3241           if (Val.getValueType() == MVT::f32) {
3242             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3243             DCI.AddToWorklist(Val.Val);
3244           }
3245
3246           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3247           DCI.AddToWorklist(Val.Val);
3248           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3249           DCI.AddToWorklist(Val.Val);
3250           if (N->getValueType(0) == MVT::f32) {
3251             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3252                               DAG.getIntPtrConstant(0));
3253             DCI.AddToWorklist(Val.Val);
3254           }
3255           return Val;
3256         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3257           // If the intermediate type is i32, we can avoid the load/store here
3258           // too.
3259         }
3260       }
3261     }
3262     break;
3263   case ISD::STORE:
3264     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3265     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3266         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3267         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3268         N->getOperand(1).getValueType() == MVT::i32 &&
3269         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3270       SDOperand Val = N->getOperand(1).getOperand(0);
3271       if (Val.getValueType() == MVT::f32) {
3272         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3273         DCI.AddToWorklist(Val.Val);
3274       }
3275       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3276       DCI.AddToWorklist(Val.Val);
3277
3278       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3279                         N->getOperand(2), N->getOperand(3));
3280       DCI.AddToWorklist(Val.Val);
3281       return Val;
3282     }
3283
3284     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3285     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3286         N->getOperand(1).Val->hasOneUse() &&
3287         (N->getOperand(1).getValueType() == MVT::i32 ||
3288          N->getOperand(1).getValueType() == MVT::i16)) {
3289       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3290       // Do an any-extend to 32-bits if this is a half-word input.
3291       if (BSwapOp.getValueType() == MVT::i16)
3292         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3293
3294       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3295                          N->getOperand(2), N->getOperand(3),
3296                          DAG.getValueType(N->getOperand(1).getValueType()));
3297     }
3298     break;
3299   case ISD::BSWAP:
3300     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3301     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3302         N->getOperand(0).hasOneUse() &&
3303         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3304       SDOperand Load = N->getOperand(0);
3305       LoadSDNode *LD = cast<LoadSDNode>(Load);
3306       // Create the byte-swapping load.
3307       std::vector<MVT::ValueType> VTs;
3308       VTs.push_back(MVT::i32);
3309       VTs.push_back(MVT::Other);
3310       SDOperand MO = DAG.getMemOperand(LD->getMemOperand());
3311       SDOperand Ops[] = {
3312         LD->getChain(),    // Chain
3313         LD->getBasePtr(),  // Ptr
3314         MO,                // MemOperand
3315         DAG.getValueType(N->getValueType(0)) // VT
3316       };
3317       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3318
3319       // If this is an i16 load, insert the truncate.
3320       SDOperand ResVal = BSLoad;
3321       if (N->getValueType(0) == MVT::i16)
3322         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3323
3324       // First, combine the bswap away.  This makes the value produced by the
3325       // load dead.
3326       DCI.CombineTo(N, ResVal);
3327
3328       // Next, combine the load away, we give it a bogus result value but a real
3329       // chain result.  The result value is dead because the bswap is dead.
3330       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3331
3332       // Return N so it doesn't get rechecked!
3333       return SDOperand(N, 0);
3334     }
3335
3336     break;
3337   case PPCISD::VCMP: {
3338     // If a VCMPo node already exists with exactly the same operands as this
3339     // node, use its result instead of this node (VCMPo computes both a CR6 and
3340     // a normal output).
3341     //
3342     if (!N->getOperand(0).hasOneUse() &&
3343         !N->getOperand(1).hasOneUse() &&
3344         !N->getOperand(2).hasOneUse()) {
3345
3346       // Scan all of the users of the LHS, looking for VCMPo's that match.
3347       SDNode *VCMPoNode = 0;
3348
3349       SDNode *LHSN = N->getOperand(0).Val;
3350       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3351            UI != E; ++UI)
3352         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3353             (*UI)->getOperand(1) == N->getOperand(1) &&
3354             (*UI)->getOperand(2) == N->getOperand(2) &&
3355             (*UI)->getOperand(0) == N->getOperand(0)) {
3356           VCMPoNode = *UI;
3357           break;
3358         }
3359
3360       // If there is no VCMPo node, or if the flag value has a single use, don't
3361       // transform this.
3362       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3363         break;
3364
3365       // Look at the (necessarily single) use of the flag value.  If it has a
3366       // chain, this transformation is more complex.  Note that multiple things
3367       // could use the value result, which we should ignore.
3368       SDNode *FlagUser = 0;
3369       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3370            FlagUser == 0; ++UI) {
3371         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3372         SDNode *User = *UI;
3373         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3374           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3375             FlagUser = User;
3376             break;
3377           }
3378         }
3379       }
3380
3381       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3382       // give up for right now.
3383       if (FlagUser->getOpcode() == PPCISD::MFCR)
3384         return SDOperand(VCMPoNode, 0);
3385     }
3386     break;
3387   }
3388   case ISD::BR_CC: {
3389     // If this is a branch on an altivec predicate comparison, lower this so
3390     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3391     // lowering is done pre-legalize, because the legalizer lowers the predicate
3392     // compare down to code that is difficult to reassemble.
3393     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3394     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3395     int CompareOpc;
3396     bool isDot;
3397
3398     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3399         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3400         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3401       assert(isDot && "Can't compare against a vector result!");
3402
3403       // If this is a comparison against something other than 0/1, then we know
3404       // that the condition is never/always true.
3405       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3406       if (Val != 0 && Val != 1) {
3407         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3408           return N->getOperand(0);
3409         // Always !=, turn it into an unconditional branch.
3410         return DAG.getNode(ISD::BR, MVT::Other,
3411                            N->getOperand(0), N->getOperand(4));
3412       }
3413
3414       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3415
3416       // Create the PPCISD altivec 'dot' comparison node.
3417       std::vector<MVT::ValueType> VTs;
3418       SDOperand Ops[] = {
3419         LHS.getOperand(2),  // LHS of compare
3420         LHS.getOperand(3),  // RHS of compare
3421         DAG.getConstant(CompareOpc, MVT::i32)
3422       };
3423       VTs.push_back(LHS.getOperand(2).getValueType());
3424       VTs.push_back(MVT::Flag);
3425       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3426
3427       // Unpack the result based on how the target uses it.
3428       PPC::Predicate CompOpc;
3429       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3430       default:  // Can't happen, don't crash on invalid number though.
3431       case 0:   // Branch on the value of the EQ bit of CR6.
3432         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3433         break;
3434       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3435         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3436         break;
3437       case 2:   // Branch on the value of the LT bit of CR6.
3438         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3439         break;
3440       case 3:   // Branch on the inverted value of the LT bit of CR6.
3441         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3442         break;
3443       }
3444
3445       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3446                          DAG.getConstant(CompOpc, MVT::i32),
3447                          DAG.getRegister(PPC::CR6, MVT::i32),
3448                          N->getOperand(4), CompNode.getValue(1));
3449     }
3450     break;
3451   }
3452   }
3453
3454   return SDOperand();
3455 }
3456
3457 //===----------------------------------------------------------------------===//
3458 // Inline Assembly Support
3459 //===----------------------------------------------------------------------===//
3460
3461 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3462                                                        const APInt &Mask,
3463                                                        APInt &KnownZero,
3464                                                        APInt &KnownOne,
3465                                                        const SelectionDAG &DAG,
3466                                                        unsigned Depth) const {
3467   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3468   switch (Op.getOpcode()) {
3469   default: break;
3470   case PPCISD::LBRX: {
3471     // lhbrx is known to have the top bits cleared out.
3472     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3473       KnownZero = 0xFFFF0000;
3474     break;
3475   }
3476   case ISD::INTRINSIC_WO_CHAIN: {
3477     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3478     default: break;
3479     case Intrinsic::ppc_altivec_vcmpbfp_p:
3480     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3481     case Intrinsic::ppc_altivec_vcmpequb_p:
3482     case Intrinsic::ppc_altivec_vcmpequh_p:
3483     case Intrinsic::ppc_altivec_vcmpequw_p:
3484     case Intrinsic::ppc_altivec_vcmpgefp_p:
3485     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3486     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3487     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3488     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3489     case Intrinsic::ppc_altivec_vcmpgtub_p:
3490     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3491     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3492       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3493       break;
3494     }
3495   }
3496   }
3497 }
3498
3499
3500 /// getConstraintType - Given a constraint, return the type of
3501 /// constraint it is for this target.
3502 PPCTargetLowering::ConstraintType
3503 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3504   if (Constraint.size() == 1) {
3505     switch (Constraint[0]) {
3506     default: break;
3507     case 'b':
3508     case 'r':
3509     case 'f':
3510     case 'v':
3511     case 'y':
3512       return C_RegisterClass;
3513     }
3514   }
3515   return TargetLowering::getConstraintType(Constraint);
3516 }
3517
3518 std::pair<unsigned, const TargetRegisterClass*>
3519 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3520                                                 MVT::ValueType VT) const {
3521   if (Constraint.size() == 1) {
3522     // GCC RS6000 Constraint Letters
3523     switch (Constraint[0]) {
3524     case 'b':   // R1-R31
3525     case 'r':   // R0-R31
3526       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3527         return std::make_pair(0U, PPC::G8RCRegisterClass);
3528       return std::make_pair(0U, PPC::GPRCRegisterClass);
3529     case 'f':
3530       if (VT == MVT::f32)
3531         return std::make_pair(0U, PPC::F4RCRegisterClass);
3532       else if (VT == MVT::f64)
3533         return std::make_pair(0U, PPC::F8RCRegisterClass);
3534       break;
3535     case 'v':
3536       return std::make_pair(0U, PPC::VRRCRegisterClass);
3537     case 'y':   // crrc
3538       return std::make_pair(0U, PPC::CRRCRegisterClass);
3539     }
3540   }
3541
3542   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3543 }
3544
3545
3546 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3547 /// vector.  If it is invalid, don't add anything to Ops.
3548 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3549                                                      std::vector<SDOperand>&Ops,
3550                                                      SelectionDAG &DAG) {
3551   SDOperand Result(0,0);
3552   switch (Letter) {
3553   default: break;
3554   case 'I':
3555   case 'J':
3556   case 'K':
3557   case 'L':
3558   case 'M':
3559   case 'N':
3560   case 'O':
3561   case 'P': {
3562     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3563     if (!CST) return; // Must be an immediate to match.
3564     unsigned Value = CST->getValue();
3565     switch (Letter) {
3566     default: assert(0 && "Unknown constraint letter!");
3567     case 'I':  // "I" is a signed 16-bit constant.
3568       if ((short)Value == (int)Value)
3569         Result = DAG.getTargetConstant(Value, Op.getValueType());
3570       break;
3571     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3572     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3573       if ((short)Value == 0)
3574         Result = DAG.getTargetConstant(Value, Op.getValueType());
3575       break;
3576     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3577       if ((Value >> 16) == 0)
3578         Result = DAG.getTargetConstant(Value, Op.getValueType());
3579       break;
3580     case 'M':  // "M" is a constant that is greater than 31.
3581       if (Value > 31)
3582         Result = DAG.getTargetConstant(Value, Op.getValueType());
3583       break;
3584     case 'N':  // "N" is a positive constant that is an exact power of two.
3585       if ((int)Value > 0 && isPowerOf2_32(Value))
3586         Result = DAG.getTargetConstant(Value, Op.getValueType());
3587       break;
3588     case 'O':  // "O" is the constant zero.
3589       if (Value == 0)
3590         Result = DAG.getTargetConstant(Value, Op.getValueType());
3591       break;
3592     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3593       if ((short)-Value == (int)-Value)
3594         Result = DAG.getTargetConstant(Value, Op.getValueType());
3595       break;
3596     }
3597     break;
3598   }
3599   }
3600
3601   if (Result.Val) {
3602     Ops.push_back(Result);
3603     return;
3604   }
3605
3606   // Handle standard constraint letters.
3607   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3608 }
3609
3610 // isLegalAddressingMode - Return true if the addressing mode represented
3611 // by AM is legal for this target, for a load/store of the specified type.
3612 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3613                                               const Type *Ty) const {
3614   // FIXME: PPC does not allow r+i addressing modes for vectors!
3615
3616   // PPC allows a sign-extended 16-bit immediate field.
3617   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3618     return false;
3619
3620   // No global is ever allowed as a base.
3621   if (AM.BaseGV)
3622     return false;
3623
3624   // PPC only support r+r,
3625   switch (AM.Scale) {
3626   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3627     break;
3628   case 1:
3629     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3630       return false;
3631     // Otherwise we have r+r or r+i.
3632     break;
3633   case 2:
3634     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3635       return false;
3636     // Allow 2*r as r+r.
3637     break;
3638   default:
3639     // No other scales are supported.
3640     return false;
3641   }
3642
3643   return true;
3644 }
3645
3646 /// isLegalAddressImmediate - Return true if the integer value can be used
3647 /// as the offset of the target addressing mode for load / store of the
3648 /// given type.
3649 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3650   // PPC allows a sign-extended 16-bit immediate field.
3651   return (V > -(1 << 16) && V < (1 << 16)-1);
3652 }
3653
3654 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3655   return false;
3656 }
3657
3658 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3659   // Depths > 0 not supported yet!
3660   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3661     return SDOperand();
3662
3663   MachineFunction &MF = DAG.getMachineFunction();
3664   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3665   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3666   if (RAIdx == 0) {
3667     bool isPPC64 = PPCSubTarget.isPPC64();
3668     int Offset =
3669       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3670
3671     // Set up a frame object for the return address.
3672     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3673
3674     // Remember it for next time.
3675     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3676
3677     // Make sure the function really does not optimize away the store of the RA
3678     // to the stack.
3679     FuncInfo->setLRStoreRequired();
3680   }
3681
3682   // Just load the return address off the stack.
3683   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3684   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3685 }
3686
3687 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3688   // Depths > 0 not supported yet!
3689   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3690     return SDOperand();
3691
3692   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3693   bool isPPC64 = PtrVT == MVT::i64;
3694
3695   MachineFunction &MF = DAG.getMachineFunction();
3696   MachineFrameInfo *MFI = MF.getFrameInfo();
3697   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3698                   && MFI->getStackSize();
3699
3700   if (isPPC64)
3701     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3702       MVT::i64);
3703   else
3704     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3705       MVT::i32);
3706 }