lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPerfectShuffle.h"
  17 #include "PPCTargetMachine.h"
  18 #include "MCTargetDesc/PPCPredicates.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/SelectionDAG.h"
  27 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  28 #include "llvm/CallingConv.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Support/raw_ostream.h"
  37 #include "llvm/DerivedTypes.h"
  38 using namespace llvm;
  39
  40 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
  41                                      CCValAssign::LocInfo &LocInfo,
  42                                      ISD::ArgFlagsTy &ArgFlags,
  43                                      CCState &State);
  44 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
  45                                             MVT &LocVT,
  46                                             CCValAssign::LocInfo &LocInfo,
  47                                             ISD::ArgFlagsTy &ArgFlags,
  48                                             CCState &State);
  49 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
  50                                               MVT &LocVT,
  51                                               CCValAssign::LocInfo &LocInfo,
  52                                               ISD::ArgFlagsTy &ArgFlags,
  53                                               CCState &State);
  54
  55 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  56 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  57                                      cl::Hidden);
  58
  59 static TargetLoweringObjectFile *CreateTLOF(const PPCTargetMachine &TM) {
  60   if (TM.getSubtargetImpl()->isDarwin())
  61     return new TargetLoweringObjectFileMachO();
  62
  63   return new TargetLoweringObjectFileELF();
  64 }
  65
  66 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  67   : TargetLowering(TM, CreateTLOF(TM)), PPCSubTarget(*TM.getSubtargetImpl()) {
  68
  69   setPow2DivIsCheap();
  70
  71   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  72   setUseUnderscoreSetJmp(true);
  73   setUseUnderscoreLongJmp(true);
  74
  75   // On PPC32/64, arguments smaller than 4/8 bytes are extended, so all
  76   // arguments are at least 4/8 bytes aligned.
  77   setMinStackArgumentAlignment(TM.getSubtarget<PPCSubtarget>().isPPC64() ? 8:4);
  78
  79   // Set up the register classes.
  80   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  81   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  82   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  83
  84   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  85   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
  86   setLoadExtAction(ISD::SEXTLOAD, MVT::i8, Expand);
  87
  88   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  89
  90   // PowerPC has pre-inc load and store's.
  91   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  92   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  93   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  94   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  95   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  96   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  97   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  98   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  99   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
 100   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
 101
 102   // This is used in the ppcf128->int sequence.  Note it has different semantics
 103   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
 104   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
 105
 106   // PowerPC has no SREM/UREM instructions
 107   setOperationAction(ISD::SREM, MVT::i32, Expand);
 108   setOperationAction(ISD::UREM, MVT::i32, Expand);
 109   setOperationAction(ISD::SREM, MVT::i64, Expand);
 110   setOperationAction(ISD::UREM, MVT::i64, Expand);
 111
 112   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
 113   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
 114   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
 115   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 116   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 117   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 118   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 119   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 120   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 121
 122   // We don't support sin/cos/sqrt/fmod/pow
 123   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 124   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 125   setOperationAction(ISD::FREM , MVT::f64, Expand);
 126   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 127   setOperationAction(ISD::FMA  , MVT::f64, Expand);
 128   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 129   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 130   setOperationAction(ISD::FREM , MVT::f32, Expand);
 131   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 132   setOperationAction(ISD::FMA  , MVT::f32, Expand);
 133
 134   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 135
 136   // If we're enabling GP optimizations, use hardware square root
 137   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 138     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 139     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 140   }
 141
 142   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 143   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 144
 145   // PowerPC does not have BSWAP, CTPOP or CTTZ
 146   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 147   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 148   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 149   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 150   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 151   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 152
 153   // PowerPC does not have ROTR
 154   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 155   setOperationAction(ISD::ROTR, MVT::i64   , Expand);
 156
 157   // PowerPC does not have Select
 158   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 159   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 160   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 161   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 162
 163   // PowerPC wants to turn select_cc of FP into fsel when possible.
 164   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 165   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 166
 167   // PowerPC wants to optimize integer setcc a bit
 168   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 169
 170   // PowerPC does not have BRCOND which requires SetCC
 171   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 172
 173   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 174
 175   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 176   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 177
 178   // PowerPC does not have [U|S]INT_TO_FP
 179   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 180   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 181
 182   setOperationAction(ISD::BITCAST, MVT::f32, Expand);
 183   setOperationAction(ISD::BITCAST, MVT::i32, Expand);
 184   setOperationAction(ISD::BITCAST, MVT::i64, Expand);
 185   setOperationAction(ISD::BITCAST, MVT::f64, Expand);
 186
 187   // We cannot sextinreg(i1).  Expand to shifts.
 188   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 189
 190   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 191   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 192   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 193   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 194
 195
 196   // We want to legalize GlobalAddress and ConstantPool nodes into the
 197   // appropriate instructions to materialize the address.
 198   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 199   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 200   setOperationAction(ISD::BlockAddress,  MVT::i32, Custom);
 201   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 202   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 203   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 204   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 205   setOperationAction(ISD::BlockAddress,  MVT::i64, Custom);
 206   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 207   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 208
 209   // TRAP is legal.
 210   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 211
 212   // TRAMPOLINE is custom lowered.
 213   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 214   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 215
 216   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 217   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 218
 219   // VAARG is custom lowered with the 32-bit SVR4 ABI.
 220   if (TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
 221       && !TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 222     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 223     setOperationAction(ISD::VAARG, MVT::i64, Custom);
 224   } else
 225     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 226
 227   // Use the default implementation.
 228   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 229   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 230   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 231   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 232   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 233   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 234
 235   // We want to custom lower some of our intrinsics.
 236   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 237
 238   // Comparisons that require checking two conditions.
 239   setCondCodeAction(ISD::SETULT, MVT::f32, Expand);
 240   setCondCodeAction(ISD::SETULT, MVT::f64, Expand);
 241   setCondCodeAction(ISD::SETUGT, MVT::f32, Expand);
 242   setCondCodeAction(ISD::SETUGT, MVT::f64, Expand);
 243   setCondCodeAction(ISD::SETUEQ, MVT::f32, Expand);
 244   setCondCodeAction(ISD::SETUEQ, MVT::f64, Expand);
 245   setCondCodeAction(ISD::SETOGE, MVT::f32, Expand);
 246   setCondCodeAction(ISD::SETOGE, MVT::f64, Expand);
 247   setCondCodeAction(ISD::SETOLE, MVT::f32, Expand);
 248   setCondCodeAction(ISD::SETOLE, MVT::f64, Expand);
 249   setCondCodeAction(ISD::SETONE, MVT::f32, Expand);
 250   setCondCodeAction(ISD::SETONE, MVT::f64, Expand);
 251
 252   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 253     // They also have instructions for converting between i64 and fp.
 254     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 255     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 256     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 257     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 258     // This is just the low 32 bits of a (signed) fp->i64 conversion.
 259     // We cannot do this with Promote because i64 is not a legal type.
 260     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 261
 262     // FIXME: disable this lowered code.  This generates 64-bit register values,
 263     // and we don't model the fact that the top part is clobbered by calls.  We
 264     // need to flag these together so that the value isn't live across a call.
 265     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 266   } else {
 267     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 268     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 269   }
 270
 271   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 272     // 64-bit PowerPC implementations can support i64 types directly
 273     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 274     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 275     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 276     // 64-bit PowerPC wants to expand i128 shifts itself.
 277     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 278     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 279     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 280   } else {
 281     // 32-bit PowerPC wants to expand i64 shifts itself.
 282     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 283     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 284     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 285   }
 286
 287   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 288     // First set operation action for all vector types to expand. Then we
 289     // will selectively turn on ones that can be effectively codegen'd.
 290     for (unsigned i = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 291          i <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++i) {
 292       MVT::SimpleValueType VT = (MVT::SimpleValueType)i;
 293
 294       // add/sub are legal for all supported vector VT's.
 295       setOperationAction(ISD::ADD , VT, Legal);
 296       setOperationAction(ISD::SUB , VT, Legal);
 297
 298       // We promote all shuffles to v16i8.
 299       setOperationAction(ISD::VECTOR_SHUFFLE, VT, Promote);
 300       AddPromotedToType (ISD::VECTOR_SHUFFLE, VT, MVT::v16i8);
 301
 302       // We promote all non-typed operations to v4i32.
 303       setOperationAction(ISD::AND   , VT, Promote);
 304       AddPromotedToType (ISD::AND   , VT, MVT::v4i32);
 305       setOperationAction(ISD::OR    , VT, Promote);
 306       AddPromotedToType (ISD::OR    , VT, MVT::v4i32);
 307       setOperationAction(ISD::XOR   , VT, Promote);
 308       AddPromotedToType (ISD::XOR   , VT, MVT::v4i32);
 309       setOperationAction(ISD::LOAD  , VT, Promote);
 310       AddPromotedToType (ISD::LOAD  , VT, MVT::v4i32);
 311       setOperationAction(ISD::SELECT, VT, Promote);
 312       AddPromotedToType (ISD::SELECT, VT, MVT::v4i32);
 313       setOperationAction(ISD::STORE, VT, Promote);
 314       AddPromotedToType (ISD::STORE, VT, MVT::v4i32);
 315
 316       // No other operations are legal.
 317       setOperationAction(ISD::MUL , VT, Expand);
 318       setOperationAction(ISD::SDIV, VT, Expand);
 319       setOperationAction(ISD::SREM, VT, Expand);
 320       setOperationAction(ISD::UDIV, VT, Expand);
 321       setOperationAction(ISD::UREM, VT, Expand);
 322       setOperationAction(ISD::FDIV, VT, Expand);
 323       setOperationAction(ISD::FNEG, VT, Expand);
 324       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Expand);
 325       setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 326       setOperationAction(ISD::BUILD_VECTOR, VT, Expand);
 327       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 328       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 329       setOperationAction(ISD::UDIVREM, VT, Expand);
 330       setOperationAction(ISD::SDIVREM, VT, Expand);
 331       setOperationAction(ISD::SCALAR_TO_VECTOR, VT, Expand);
 332       setOperationAction(ISD::FPOW, VT, Expand);
 333       setOperationAction(ISD::CTPOP, VT, Expand);
 334       setOperationAction(ISD::CTLZ, VT, Expand);
 335       setOperationAction(ISD::CTTZ, VT, Expand);
 336     }
 337
 338     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 339     // with merges, splats, etc.
 340     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 341
 342     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 343     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 344     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 345     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 346     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 347     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 348
 349     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 350     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 351     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 352     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 353
 354     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 355     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 356     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 357     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 358
 359     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 360     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 361
 362     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 363     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 364     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 365     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 366   }
 367
 368   setOperationAction(ISD::ATOMIC_LOAD,  MVT::i32, Expand);
 369   setOperationAction(ISD::ATOMIC_STORE, MVT::i32, Expand);
 370
 371   setBooleanContents(ZeroOrOneBooleanContent);
 372   setBooleanVectorContents(ZeroOrOneBooleanContent); // FIXME: Is this correct?
 373
 374   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 375     setStackPointerRegisterToSaveRestore(PPC::X1);
 376     setExceptionPointerRegister(PPC::X3);
 377     setExceptionSelectorRegister(PPC::X4);
 378   } else {
 379     setStackPointerRegisterToSaveRestore(PPC::R1);
 380     setExceptionPointerRegister(PPC::R3);
 381     setExceptionSelectorRegister(PPC::R4);
 382   }
 383
 384   // We have target-specific dag combine patterns for the following nodes:
 385   setTargetDAGCombine(ISD::SINT_TO_FP);
 386   setTargetDAGCombine(ISD::STORE);
 387   setTargetDAGCombine(ISD::BR_CC);
 388   setTargetDAGCombine(ISD::BSWAP);
 389
 390   // Darwin long double math library functions have $LDBL128 appended.
 391   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 392     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 393     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 394     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 395     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 396     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 397     setLibcallName(RTLIB::LOG_PPCF128, "logl$LDBL128");
 398     setLibcallName(RTLIB::LOG2_PPCF128, "log2l$LDBL128");
 399     setLibcallName(RTLIB::LOG10_PPCF128, "log10l$LDBL128");
 400     setLibcallName(RTLIB::EXP_PPCF128, "expl$LDBL128");
 401     setLibcallName(RTLIB::EXP2_PPCF128, "exp2l$LDBL128");
 402   }
 403
 404   setMinFunctionAlignment(2);
 405   if (PPCSubTarget.isDarwin())
 406     setPrefFunctionAlignment(4);
 407
 408   setInsertFencesForAtomic(true);
 409
 410   setSchedulingPreference(Sched::Hybrid);
 411
 412   computeRegisterProperties();
 413 }
 414
 415 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 416 /// function arguments in the caller parameter area.
 417 unsigned PPCTargetLowering::getByValTypeAlignment(Type *Ty) const {
 418   const TargetMachine &TM = getTargetMachine();
 419   // Darwin passes everything on 4 byte boundary.
 420   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 421     return 4;
 422   // FIXME SVR4 TBD
 423   return 4;
 424 }
 425
 426 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 427   switch (Opcode) {
 428   default: return 0;
 429   case PPCISD::FSEL:            return "PPCISD::FSEL";
 430   case PPCISD::FCFID:           return "PPCISD::FCFID";
 431   case PPCISD::FCTIDZ:          return "PPCISD::FCTIDZ";
 432   case PPCISD::FCTIWZ:          return "PPCISD::FCTIWZ";
 433   case PPCISD::STFIWX:          return "PPCISD::STFIWX";
 434   case PPCISD::VMADDFP:         return "PPCISD::VMADDFP";
 435   case PPCISD::VNMSUBFP:        return "PPCISD::VNMSUBFP";
 436   case PPCISD::VPERM:           return "PPCISD::VPERM";
 437   case PPCISD::Hi:              return "PPCISD::Hi";
 438   case PPCISD::Lo:              return "PPCISD::Lo";
 439   case PPCISD::TOC_ENTRY:       return "PPCISD::TOC_ENTRY";
 440   case PPCISD::TOC_RESTORE:     return "PPCISD::TOC_RESTORE";
 441   case PPCISD::LOAD:            return "PPCISD::LOAD";
 442   case PPCISD::LOAD_TOC:        return "PPCISD::LOAD_TOC";
 443   case PPCISD::DYNALLOC:        return "PPCISD::DYNALLOC";
 444   case PPCISD::GlobalBaseReg:   return "PPCISD::GlobalBaseReg";
 445   case PPCISD::SRL:             return "PPCISD::SRL";
 446   case PPCISD::SRA:             return "PPCISD::SRA";
 447   case PPCISD::SHL:             return "PPCISD::SHL";
 448   case PPCISD::EXTSW_32:        return "PPCISD::EXTSW_32";
 449   case PPCISD::STD_32:          return "PPCISD::STD_32";
 450   case PPCISD::CALL_SVR4:       return "PPCISD::CALL_SVR4";
 451   case PPCISD::CALL_Darwin:     return "PPCISD::CALL_Darwin";
 452   case PPCISD::NOP:             return "PPCISD::NOP";
 453   case PPCISD::MTCTR:           return "PPCISD::MTCTR";
 454   case PPCISD::BCTRL_Darwin:    return "PPCISD::BCTRL_Darwin";
 455   case PPCISD::BCTRL_SVR4:      return "PPCISD::BCTRL_SVR4";
 456   case PPCISD::RET_FLAG:        return "PPCISD::RET_FLAG";
 457   case PPCISD::MFCR:            return "PPCISD::MFCR";
 458   case PPCISD::VCMP:            return "PPCISD::VCMP";
 459   case PPCISD::VCMPo:           return "PPCISD::VCMPo";
 460   case PPCISD::LBRX:            return "PPCISD::LBRX";
 461   case PPCISD::STBRX:           return "PPCISD::STBRX";
 462   case PPCISD::LARX:            return "PPCISD::LARX";
 463   case PPCISD::STCX:            return "PPCISD::STCX";
 464   case PPCISD::COND_BRANCH:     return "PPCISD::COND_BRANCH";
 465   case PPCISD::MFFS:            return "PPCISD::MFFS";
 466   case PPCISD::MTFSB0:          return "PPCISD::MTFSB0";
 467   case PPCISD::MTFSB1:          return "PPCISD::MTFSB1";
 468   case PPCISD::FADDRTZ:         return "PPCISD::FADDRTZ";
 469   case PPCISD::MTFSF:           return "PPCISD::MTFSF";
 470   case PPCISD::TC_RETURN:       return "PPCISD::TC_RETURN";
 471   }
 472 }
 473
 474 EVT PPCTargetLowering::getSetCCResultType(EVT VT) const {
 475   return MVT::i32;
 476 }
 477
 478 //===----------------------------------------------------------------------===//
 479 // Node matching predicates, for use by the tblgen matching code.
 480 //===----------------------------------------------------------------------===//
 481
 482 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 483 static bool isFloatingPointZero(SDValue Op) {
 484   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 485     return CFP->getValueAPF().isZero();
 486   else if (ISD::isEXTLoad(Op.getNode()) || ISD::isNON_EXTLoad(Op.getNode())) {
 487     // Maybe this has already been legalized into the constant pool?
 488     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 489       if (const ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 490         return CFP->getValueAPF().isZero();
 491   }
 492   return false;
 493 }
 494
 495 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 496 /// true if Op is undef or if it matches the specified value.
 497 static bool isConstantOrUndef(int Op, int Val) {
 498   return Op < 0 || Op == Val;
 499 }
 500
 501 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 502 /// VPKUHUM instruction.
 503 bool PPC::isVPKUHUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 504   if (!isUnary) {
 505     for (unsigned i = 0; i != 16; ++i)
 506       if (!isConstantOrUndef(N->getMaskElt(i),  i*2+1))
 507         return false;
 508   } else {
 509     for (unsigned i = 0; i != 8; ++i)
 510       if (!isConstantOrUndef(N->getMaskElt(i),    i*2+1) ||
 511           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+1))
 512         return false;
 513   }
 514   return true;
 515 }
 516
 517 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 518 /// VPKUWUM instruction.
 519 bool PPC::isVPKUWUMShuffleMask(ShuffleVectorSDNode *N, bool isUnary) {
 520   if (!isUnary) {
 521     for (unsigned i = 0; i != 16; i += 2)
 522       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 523           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3))
 524         return false;
 525   } else {
 526     for (unsigned i = 0; i != 8; i += 2)
 527       if (!isConstantOrUndef(N->getMaskElt(i  ),  i*2+2) ||
 528           !isConstantOrUndef(N->getMaskElt(i+1),  i*2+3) ||
 529           !isConstantOrUndef(N->getMaskElt(i+8),  i*2+2) ||
 530           !isConstantOrUndef(N->getMaskElt(i+9),  i*2+3))
 531         return false;
 532   }
 533   return true;
 534 }
 535
 536 /// isVMerge - Common function, used to match vmrg* shuffles.
 537 ///
 538 static bool isVMerge(ShuffleVectorSDNode *N, unsigned UnitSize,
 539                      unsigned LHSStart, unsigned RHSStart) {
 540   assert(N->getValueType(0) == MVT::v16i8 &&
 541          "PPC only supports shuffles by bytes!");
 542   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 543          "Unsupported merge size!");
 544
 545   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 546     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 547       if (!isConstantOrUndef(N->getMaskElt(i*UnitSize*2+j),
 548                              LHSStart+j+i*UnitSize) ||
 549           !isConstantOrUndef(N->getMaskElt(i*UnitSize*2+UnitSize+j),
 550                              RHSStart+j+i*UnitSize))
 551         return false;
 552     }
 553   return true;
 554 }
 555
 556 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 557 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 558 bool PPC::isVMRGLShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 559                              bool isUnary) {
 560   if (!isUnary)
 561     return isVMerge(N, UnitSize, 8, 24);
 562   return isVMerge(N, UnitSize, 8, 8);
 563 }
 564
 565 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 566 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 567 bool PPC::isVMRGHShuffleMask(ShuffleVectorSDNode *N, unsigned UnitSize,
 568                              bool isUnary) {
 569   if (!isUnary)
 570     return isVMerge(N, UnitSize, 0, 16);
 571   return isVMerge(N, UnitSize, 0, 0);
 572 }
 573
 574
 575 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 576 /// amount, otherwise return -1.
 577 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 578   assert(N->getValueType(0) == MVT::v16i8 &&
 579          "PPC only supports shuffles by bytes!");
 580
 581   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 582
 583   // Find the first non-undef value in the shuffle mask.
 584   unsigned i;
 585   for (i = 0; i != 16 && SVOp->getMaskElt(i) < 0; ++i)
 586     /*search*/;
 587
 588   if (i == 16) return -1;  // all undef.
 589
 590   // Otherwise, check to see if the rest of the elements are consecutively
 591   // numbered from this value.
 592   unsigned ShiftAmt = SVOp->getMaskElt(i);
 593   if (ShiftAmt < i) return -1;
 594   ShiftAmt -= i;
 595
 596   if (!isUnary) {
 597     // Check the rest of the elements to see if they are consecutive.
 598     for (++i; i != 16; ++i)
 599       if (!isConstantOrUndef(SVOp->getMaskElt(i), ShiftAmt+i))
 600         return -1;
 601   } else {
 602     // Check the rest of the elements to see if they are consecutive.
 603     for (++i; i != 16; ++i)
 604       if (!isConstantOrUndef(SVOp->getMaskElt(i), (ShiftAmt+i) & 15))
 605         return -1;
 606   }
 607   return ShiftAmt;
 608 }
 609
 610 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 611 /// specifies a splat of a single element that is suitable for input to
 612 /// VSPLTB/VSPLTH/VSPLTW.
 613 bool PPC::isSplatShuffleMask(ShuffleVectorSDNode *N, unsigned EltSize) {
 614   assert(N->getValueType(0) == MVT::v16i8 &&
 615          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 616
 617   // This is a splat operation if each element of the permute is the same, and
 618   // if the value doesn't reference the second vector.
 619   unsigned ElementBase = N->getMaskElt(0);
 620
 621   // FIXME: Handle UNDEF elements too!
 622   if (ElementBase >= 16)
 623     return false;
 624
 625   // Check that the indices are consecutive, in the case of a multi-byte element
 626   // splatted with a v16i8 mask.
 627   for (unsigned i = 1; i != EltSize; ++i)
 628     if (N->getMaskElt(i) < 0 || N->getMaskElt(i) != (int)(i+ElementBase))
 629       return false;
 630
 631   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 632     if (N->getMaskElt(i) < 0) continue;
 633     for (unsigned j = 0; j != EltSize; ++j)
 634       if (N->getMaskElt(i+j) != N->getMaskElt(j))
 635         return false;
 636   }
 637   return true;
 638 }
 639
 640 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 641 /// are -0.0.
 642 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 643   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
 644
 645   APInt APVal, APUndef;
 646   unsigned BitSize;
 647   bool HasAnyUndefs;
 648
 649   if (BV->isConstantSplat(APVal, APUndef, BitSize, HasAnyUndefs, 32, true))
 650     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
 651       return CFP->getValueAPF().isNegZero();
 652
 653   return false;
 654 }
 655
 656 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 657 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 658 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 659   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 660   assert(isSplatShuffleMask(SVOp, EltSize));
 661   return SVOp->getMaskElt(0) / EltSize;
 662 }
 663
 664 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 665 /// by using a vspltis[bhw] instruction of the specified element size, return
 666 /// the constant being splatted.  The ByteSize field indicates the number of
 667 /// bytes of each element [124] -> [bhw].
 668 SDValue PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 669   SDValue OpVal(0, 0);
 670
 671   // If ByteSize of the splat is bigger than the element size of the
 672   // build_vector, then we have a case where we are checking for a splat where
 673   // multiple elements of the buildvector are folded together into a single
 674   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 675   unsigned EltSize = 16/N->getNumOperands();
 676   if (EltSize < ByteSize) {
 677     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 678     SDValue UniquedVals[4];
 679     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 680
 681     // See if all of the elements in the buildvector agree across.
 682     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 683       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 684       // If the element isn't a constant, bail fully out.
 685       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDValue();
 686
 687
 688       if (UniquedVals[i&(Multiple-1)].getNode() == 0)
 689         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 690       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 691         return SDValue();  // no match.
 692     }
 693
 694     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 695     // either constant or undef values that are identical for each chunk.  See
 696     // if these chunks can form into a larger vspltis*.
 697
 698     // Check to see if all of the leading entries are either 0 or -1.  If
 699     // neither, then this won't fit into the immediate field.
 700     bool LeadingZero = true;
 701     bool LeadingOnes = true;
 702     for (unsigned i = 0; i != Multiple-1; ++i) {
 703       if (UniquedVals[i].getNode() == 0) continue;  // Must have been undefs.
 704
 705       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 706       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 707     }
 708     // Finally, check the least significant entry.
 709     if (LeadingZero) {
 710       if (UniquedVals[Multiple-1].getNode() == 0)
 711         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 712       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getZExtValue();
 713       if (Val < 16)
 714         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 715     }
 716     if (LeadingOnes) {
 717       if (UniquedVals[Multiple-1].getNode() == 0)
 718         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 719       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSExtValue();
 720       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 721         return DAG.getTargetConstant(Val, MVT::i32);
 722     }
 723
 724     return SDValue();
 725   }
 726
 727   // Check to see if this buildvec has a single non-undef value in its elements.
 728   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 729     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 730     if (OpVal.getNode() == 0)
 731       OpVal = N->getOperand(i);
 732     else if (OpVal != N->getOperand(i))
 733       return SDValue();
 734   }
 735
 736   if (OpVal.getNode() == 0) return SDValue();  // All UNDEF: use implicit def.
 737
 738   unsigned ValSizeInBytes = EltSize;
 739   uint64_t Value = 0;
 740   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 741     Value = CN->getZExtValue();
 742   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 743     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 744     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 745   }
 746
 747   // If the splat value is larger than the element value, then we can never do
 748   // this splat.  The only case that we could fit the replicated bits into our
 749   // immediate field for would be zero, and we prefer to use vxor for it.
 750   if (ValSizeInBytes < ByteSize) return SDValue();
 751
 752   // If the element value is larger than the splat value, cut it in half and
 753   // check to see if the two halves are equal.  Continue doing this until we
 754   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 755   while (ValSizeInBytes > ByteSize) {
 756     ValSizeInBytes >>= 1;
 757
 758     // If the top half equals the bottom half, we're still ok.
 759     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 760          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 761       return SDValue();
 762   }
 763
 764   // Properly sign extend the value.
 765   int ShAmt = (4-ByteSize)*8;
 766   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 767
 768   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 769   if (MaskVal == 0) return SDValue();
 770
 771   // Finally, if this value fits in a 5 bit sext field, return it
 772   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 773     return DAG.getTargetConstant(MaskVal, MVT::i32);
 774   return SDValue();
 775 }
 776
 777 //===----------------------------------------------------------------------===//
 778 //  Addressing Mode Selection
 779 //===----------------------------------------------------------------------===//
 780
 781 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 782 /// or 64-bit immediate, and if the value can be accurately represented as a
 783 /// sign extension from a 16-bit value.  If so, this returns true and the
 784 /// immediate.
 785 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 786   if (N->getOpcode() != ISD::Constant)
 787     return false;
 788
 789   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 790   if (N->getValueType(0) == MVT::i32)
 791     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 792   else
 793     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 794 }
 795 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 796   return isIntS16Immediate(Op.getNode(), Imm);
 797 }
 798
 799
 800 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 801 /// can be represented as an indexed [r+r] operation.  Returns false if it
 802 /// can be more efficiently represented with [r+imm].
 803 bool PPCTargetLowering::SelectAddressRegReg(SDValue N, SDValue &Base,
 804                                             SDValue &Index,
 805                                             SelectionDAG &DAG) const {
 806   short imm = 0;
 807   if (N.getOpcode() == ISD::ADD) {
 808     if (isIntS16Immediate(N.getOperand(1), imm))
 809       return false;    // r+i
 810     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 811       return false;    // r+i
 812
 813     Base = N.getOperand(0);
 814     Index = N.getOperand(1);
 815     return true;
 816   } else if (N.getOpcode() == ISD::OR) {
 817     if (isIntS16Immediate(N.getOperand(1), imm))
 818       return false;    // r+i can fold it if we can.
 819
 820     // If this is an or of disjoint bitfields, we can codegen this as an add
 821     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 822     // disjoint.
 823     APInt LHSKnownZero, LHSKnownOne;
 824     APInt RHSKnownZero, RHSKnownOne;
 825     DAG.ComputeMaskedBits(N.getOperand(0),
 826                           APInt::getAllOnesValue(N.getOperand(0)
 827                             .getValueSizeInBits()),
 828                           LHSKnownZero, LHSKnownOne);
 829
 830     if (LHSKnownZero.getBoolValue()) {
 831       DAG.ComputeMaskedBits(N.getOperand(1),
 832                             APInt::getAllOnesValue(N.getOperand(1)
 833                               .getValueSizeInBits()),
 834                             RHSKnownZero, RHSKnownOne);
 835       // If all of the bits are known zero on the LHS or RHS, the add won't
 836       // carry.
 837       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 838         Base = N.getOperand(0);
 839         Index = N.getOperand(1);
 840         return true;
 841       }
 842     }
 843   }
 844
 845   return false;
 846 }
 847
 848 /// Returns true if the address N can be represented by a base register plus
 849 /// a signed 16-bit displacement [r+imm], and if it is not better
 850 /// represented as reg+reg.
 851 bool PPCTargetLowering::SelectAddressRegImm(SDValue N, SDValue &Disp,
 852                                             SDValue &Base,
 853                                             SelectionDAG &DAG) const {
 854   // FIXME dl should come from parent load or store, not from address
 855   DebugLoc dl = N.getDebugLoc();
 856   // If this can be more profitably realized as r+r, fail.
 857   if (SelectAddressRegReg(N, Disp, Base, DAG))
 858     return false;
 859
 860   if (N.getOpcode() == ISD::ADD) {
 861     short imm = 0;
 862     if (isIntS16Immediate(N.getOperand(1), imm)) {
 863       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 864       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 865         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 866       } else {
 867         Base = N.getOperand(0);
 868       }
 869       return true; // [r+i]
 870     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 871       // Match LOAD (ADD (X, Lo(G))).
 872      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 873              && "Cannot handle constant offsets yet!");
 874       Disp = N.getOperand(1).getOperand(0);  // The global address.
 875       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 876              Disp.getOpcode() == ISD::TargetConstantPool ||
 877              Disp.getOpcode() == ISD::TargetJumpTable);
 878       Base = N.getOperand(0);
 879       return true;  // [&g+r]
 880     }
 881   } else if (N.getOpcode() == ISD::OR) {
 882     short imm = 0;
 883     if (isIntS16Immediate(N.getOperand(1), imm)) {
 884       // If this is an or of disjoint bitfields, we can codegen this as an add
 885       // (for better address arithmetic) if the LHS and RHS of the OR are
 886       // provably disjoint.
 887       APInt LHSKnownZero, LHSKnownOne;
 888       DAG.ComputeMaskedBits(N.getOperand(0),
 889                             APInt::getAllOnesValue(N.getOperand(0)
 890                                                    .getValueSizeInBits()),
 891                             LHSKnownZero, LHSKnownOne);
 892
 893       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 894         // If all of the bits are known zero on the LHS or RHS, the add won't
 895         // carry.
 896         Base = N.getOperand(0);
 897         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 898         return true;
 899       }
 900     }
 901   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 902     // Loading from a constant address.
 903
 904     // If this address fits entirely in a 16-bit sext immediate field, codegen
 905     // this as "d, 0"
 906     short Imm;
 907     if (isIntS16Immediate(CN, Imm)) {
 908       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 909       Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 910                              CN->getValueType(0));
 911       return true;
 912     }
 913
 914     // Handle 32-bit sext immediates with LIS + addr mode.
 915     if (CN->getValueType(0) == MVT::i32 ||
 916         (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
 917       int Addr = (int)CN->getZExtValue();
 918
 919       // Otherwise, break this down into an LIS + disp.
 920       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 921
 922       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 923       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 924       Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base), 0);
 925       return true;
 926     }
 927   }
 928
 929   Disp = DAG.getTargetConstant(0, getPointerTy());
 930   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 931     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 932   else
 933     Base = N;
 934   return true;      // [r+0]
 935 }
 936
 937 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 938 /// represented as an indexed [r+r] operation.
 939 bool PPCTargetLowering::SelectAddressRegRegOnly(SDValue N, SDValue &Base,
 940                                                 SDValue &Index,
 941                                                 SelectionDAG &DAG) const {
 942   // Check to see if we can easily represent this as an [r+r] address.  This
 943   // will fail if it thinks that the address is more profitably represented as
 944   // reg+imm, e.g. where imm = 0.
 945   if (SelectAddressRegReg(N, Base, Index, DAG))
 946     return true;
 947
 948   // If the operand is an addition, always emit this as [r+r], since this is
 949   // better (for code size, and execution, as the memop does the add for free)
 950   // than emitting an explicit add.
 951   if (N.getOpcode() == ISD::ADD) {
 952     Base = N.getOperand(0);
 953     Index = N.getOperand(1);
 954     return true;
 955   }
 956
 957   // Otherwise, do it the hard way, using R0 as the base register.
 958   Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
 959                          N.getValueType());
 960   Index = N;
 961   return true;
 962 }
 963
 964 /// SelectAddressRegImmShift - Returns true if the address N can be
 965 /// represented by a base register plus a signed 14-bit displacement
 966 /// [r+imm*4].  Suitable for use by STD and friends.
 967 bool PPCTargetLowering::SelectAddressRegImmShift(SDValue N, SDValue &Disp,
 968                                                  SDValue &Base,
 969                                                  SelectionDAG &DAG) const {
 970   // FIXME dl should come from the parent load or store, not the address
 971   DebugLoc dl = N.getDebugLoc();
 972   // If this can be more profitably realized as r+r, fail.
 973   if (SelectAddressRegReg(N, Disp, Base, DAG))
 974     return false;
 975
 976   if (N.getOpcode() == ISD::ADD) {
 977     short imm = 0;
 978     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 979       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 980       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 981         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 982       } else {
 983         Base = N.getOperand(0);
 984       }
 985       return true; // [r+i]
 986     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 987       // Match LOAD (ADD (X, Lo(G))).
 988      assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getZExtValue()
 989              && "Cannot handle constant offsets yet!");
 990       Disp = N.getOperand(1).getOperand(0);  // The global address.
 991       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 992              Disp.getOpcode() == ISD::TargetConstantPool ||
 993              Disp.getOpcode() == ISD::TargetJumpTable);
 994       Base = N.getOperand(0);
 995       return true;  // [&g+r]
 996     }
 997   } else if (N.getOpcode() == ISD::OR) {
 998     short imm = 0;
 999     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
1000       // If this is an or of disjoint bitfields, we can codegen this as an add
1001       // (for better address arithmetic) if the LHS and RHS of the OR are
1002       // provably disjoint.
1003       APInt LHSKnownZero, LHSKnownOne;
1004       DAG.ComputeMaskedBits(N.getOperand(0),
1005                             APInt::getAllOnesValue(N.getOperand(0)
1006                                                    .getValueSizeInBits()),
1007                             LHSKnownZero, LHSKnownOne);
1008       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
1009         // If all of the bits are known zero on the LHS or RHS, the add won't
1010         // carry.
1011         Base = N.getOperand(0);
1012         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
1013         return true;
1014       }
1015     }
1016   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
1017     // Loading from a constant address.  Verify low two bits are clear.
1018     if ((CN->getZExtValue() & 3) == 0) {
1019       // If this address fits entirely in a 14-bit sext immediate field, codegen
1020       // this as "d, 0"
1021       short Imm;
1022       if (isIntS16Immediate(CN, Imm)) {
1023         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
1024         Base = DAG.getRegister(PPCSubTarget.isPPC64() ? PPC::X0 : PPC::R0,
1025                                CN->getValueType(0));
1026         return true;
1027       }
1028
1029       // Fold the low-part of 32-bit absolute addresses into addr mode.
1030       if (CN->getValueType(0) == MVT::i32 ||
1031           (int64_t)CN->getZExtValue() == (int)CN->getZExtValue()) {
1032         int Addr = (int)CN->getZExtValue();
1033
1034         // Otherwise, break this down into an LIS + disp.
1035         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
1036         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
1037         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
1038         Base = SDValue(DAG.getMachineNode(Opc, dl, CN->getValueType(0), Base),0);
1039         return true;
1040       }
1041     }
1042   }
1043
1044   Disp = DAG.getTargetConstant(0, getPointerTy());
1045   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
1046     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
1047   else
1048     Base = N;
1049   return true;      // [r+0]
1050 }
1051
1052
1053 /// getPreIndexedAddressParts - returns true by value, base pointer and
1054 /// offset pointer and addressing mode by reference if the node's address
1055 /// can be legally represented as pre-indexed load / store address.
1056 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
1057                                                   SDValue &Offset,
1058                                                   ISD::MemIndexedMode &AM,
1059                                                   SelectionDAG &DAG) const {
1060   // Disabled by default for now.
1061   if (!EnablePPCPreinc) return false;
1062
1063   SDValue Ptr;
1064   EVT VT;
1065   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1066     Ptr = LD->getBasePtr();
1067     VT = LD->getMemoryVT();
1068
1069   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
1070     Ptr = ST->getBasePtr();
1071     VT  = ST->getMemoryVT();
1072   } else
1073     return false;
1074
1075   // PowerPC doesn't have preinc load/store instructions for vectors.
1076   if (VT.isVector())
1077     return false;
1078
1079   // TODO: Check reg+reg first.
1080
1081   // LDU/STU use reg+imm*4, others use reg+imm.
1082   if (VT != MVT::i64) {
1083     // reg + imm
1084     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1085       return false;
1086   } else {
1087     // reg + imm * 4.
1088     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1089       return false;
1090   }
1091
1092   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1093     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1094     // sext i32 to i64 when addr mode is r+i.
1095     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1096         LD->getExtensionType() == ISD::SEXTLOAD &&
1097         isa<ConstantSDNode>(Offset))
1098       return false;
1099   }
1100
1101   AM = ISD::PRE_INC;
1102   return true;
1103 }
1104
1105 //===----------------------------------------------------------------------===//
1106 //  LowerOperation implementation
1107 //===----------------------------------------------------------------------===//
1108
1109 /// GetLabelAccessInfo - Return true if we should reference labels using a
1110 /// PICBase, set the HiOpFlags and LoOpFlags to the target MO flags.
1111 static bool GetLabelAccessInfo(const TargetMachine &TM, unsigned &HiOpFlags,
1112                                unsigned &LoOpFlags, const GlobalValue *GV = 0) {
1113   HiOpFlags = PPCII::MO_HA16;
1114   LoOpFlags = PPCII::MO_LO16;
1115
1116   // Don't use the pic base if not in PIC relocation model.  Or if we are on a
1117   // non-darwin platform.  We don't support PIC on other platforms yet.
1118   bool isPIC = TM.getRelocationModel() == Reloc::PIC_ &&
1119                TM.getSubtarget<PPCSubtarget>().isDarwin();
1120   if (isPIC) {
1121     HiOpFlags |= PPCII::MO_PIC_FLAG;
1122     LoOpFlags |= PPCII::MO_PIC_FLAG;
1123   }
1124
1125   // If this is a reference to a global value that requires a non-lazy-ptr, make
1126   // sure that instruction lowering adds it.
1127   if (GV && TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV, TM)) {
1128     HiOpFlags |= PPCII::MO_NLP_FLAG;
1129     LoOpFlags |= PPCII::MO_NLP_FLAG;
1130
1131     if (GV->hasHiddenVisibility()) {
1132       HiOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1133       LoOpFlags |= PPCII::MO_NLP_HIDDEN_FLAG;
1134     }
1135   }
1136
1137   return isPIC;
1138 }
1139
1140 static SDValue LowerLabelRef(SDValue HiPart, SDValue LoPart, bool isPIC,
1141                              SelectionDAG &DAG) {
1142   EVT PtrVT = HiPart.getValueType();
1143   SDValue Zero = DAG.getConstant(0, PtrVT);
1144   DebugLoc DL = HiPart.getDebugLoc();
1145
1146   SDValue Hi = DAG.getNode(PPCISD::Hi, DL, PtrVT, HiPart, Zero);
1147   SDValue Lo = DAG.getNode(PPCISD::Lo, DL, PtrVT, LoPart, Zero);
1148
1149   // With PIC, the first instruction is actually "GR+hi(&G)".
1150   if (isPIC)
1151     Hi = DAG.getNode(ISD::ADD, DL, PtrVT,
1152                      DAG.getNode(PPCISD::GlobalBaseReg, DL, PtrVT), Hi);
1153
1154   // Generate non-pic code that has direct accesses to the constant pool.
1155   // The address of the global is just (hi(&g)+lo(&g)).
1156   return DAG.getNode(ISD::ADD, DL, PtrVT, Hi, Lo);
1157 }
1158
1159 SDValue PPCTargetLowering::LowerConstantPool(SDValue Op,
1160                                              SelectionDAG &DAG) const {
1161   EVT PtrVT = Op.getValueType();
1162   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1163   const Constant *C = CP->getConstVal();
1164
1165   unsigned MOHiFlag, MOLoFlag;
1166   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1167   SDValue CPIHi =
1168     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOHiFlag);
1169   SDValue CPILo =
1170     DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment(), 0, MOLoFlag);
1171   return LowerLabelRef(CPIHi, CPILo, isPIC, DAG);
1172 }
1173
1174 SDValue PPCTargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
1175   EVT PtrVT = Op.getValueType();
1176   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1177
1178   unsigned MOHiFlag, MOLoFlag;
1179   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1180   SDValue JTIHi = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOHiFlag);
1181   SDValue JTILo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, MOLoFlag);
1182   return LowerLabelRef(JTIHi, JTILo, isPIC, DAG);
1183 }
1184
1185 SDValue PPCTargetLowering::LowerBlockAddress(SDValue Op,
1186                                              SelectionDAG &DAG) const {
1187   EVT PtrVT = Op.getValueType();
1188
1189   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
1190
1191   unsigned MOHiFlag, MOLoFlag;
1192   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag);
1193   SDValue TgtBAHi = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOHiFlag);
1194   SDValue TgtBALo = DAG.getBlockAddress(BA, PtrVT, /*isTarget=*/true, MOLoFlag);
1195   return LowerLabelRef(TgtBAHi, TgtBALo, isPIC, DAG);
1196 }
1197
1198 SDValue PPCTargetLowering::LowerGlobalAddress(SDValue Op,
1199                                               SelectionDAG &DAG) const {
1200   EVT PtrVT = Op.getValueType();
1201   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1202   DebugLoc DL = GSDN->getDebugLoc();
1203   const GlobalValue *GV = GSDN->getGlobal();
1204
1205   // 64-bit SVR4 ABI code is always position-independent.
1206   // The actual address of the GlobalValue is stored in the TOC.
1207   if (PPCSubTarget.isSVR4ABI() && PPCSubTarget.isPPC64()) {
1208     SDValue GA = DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset());
1209     return DAG.getNode(PPCISD::TOC_ENTRY, DL, MVT::i64, GA,
1210                        DAG.getRegister(PPC::X2, MVT::i64));
1211   }
1212
1213   unsigned MOHiFlag, MOLoFlag;
1214   bool isPIC = GetLabelAccessInfo(DAG.getTarget(), MOHiFlag, MOLoFlag, GV);
1215
1216   SDValue GAHi =
1217     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOHiFlag);
1218   SDValue GALo =
1219     DAG.getTargetGlobalAddress(GV, DL, PtrVT, GSDN->getOffset(), MOLoFlag);
1220
1221   SDValue Ptr = LowerLabelRef(GAHi, GALo, isPIC, DAG);
1222
1223   // If the global reference is actually to a non-lazy-pointer, we have to do an
1224   // extra load to get the address of the global.
1225   if (MOHiFlag & PPCII::MO_NLP_FLAG)
1226     Ptr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Ptr, MachinePointerInfo(),
1227                       false, false, false, 0);
1228   return Ptr;
1229 }
1230
1231 SDValue PPCTargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
1232   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1233   DebugLoc dl = Op.getDebugLoc();
1234
1235   // If we're comparing for equality to zero, expose the fact that this is
1236   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1237   // fold the new nodes.
1238   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1239     if (C->isNullValue() && CC == ISD::SETEQ) {
1240       EVT VT = Op.getOperand(0).getValueType();
1241       SDValue Zext = Op.getOperand(0);
1242       if (VT.bitsLT(MVT::i32)) {
1243         VT = MVT::i32;
1244         Zext = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Op.getOperand(0));
1245       }
1246       unsigned Log2b = Log2_32(VT.getSizeInBits());
1247       SDValue Clz = DAG.getNode(ISD::CTLZ, dl, VT, Zext);
1248       SDValue Scc = DAG.getNode(ISD::SRL, dl, VT, Clz,
1249                                 DAG.getConstant(Log2b, MVT::i32));
1250       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Scc);
1251     }
1252     // Leave comparisons against 0 and -1 alone for now, since they're usually
1253     // optimized.  FIXME: revisit this when we can custom lower all setcc
1254     // optimizations.
1255     if (C->isAllOnesValue() || C->isNullValue())
1256       return SDValue();
1257   }
1258
1259   // If we have an integer seteq/setne, turn it into a compare against zero
1260   // by xor'ing the rhs with the lhs, which is faster than setting a
1261   // condition register, reading it back out, and masking the correct bit.  The
1262   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1263   // the result to other bit-twiddling opportunities.
1264   EVT LHSVT = Op.getOperand(0).getValueType();
1265   if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1266     EVT VT = Op.getValueType();
1267     SDValue Sub = DAG.getNode(ISD::XOR, dl, LHSVT, Op.getOperand(0),
1268                                 Op.getOperand(1));
1269     return DAG.getSetCC(dl, VT, Sub, DAG.getConstant(0, LHSVT), CC);
1270   }
1271   return SDValue();
1272 }
1273
1274 SDValue PPCTargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG,
1275                                       const PPCSubtarget &Subtarget) const {
1276   SDNode *Node = Op.getNode();
1277   EVT VT = Node->getValueType(0);
1278   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1279   SDValue InChain = Node->getOperand(0);
1280   SDValue VAListPtr = Node->getOperand(1);
1281   const Value *SV = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
1282   DebugLoc dl = Node->getDebugLoc();
1283
1284   assert(!Subtarget.isPPC64() && "LowerVAARG is PPC32 only");
1285
1286   // gpr_index
1287   SDValue GprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1288                                     VAListPtr, MachinePointerInfo(SV), MVT::i8,
1289                                     false, false, 0);
1290   InChain = GprIndex.getValue(1);
1291
1292   if (VT == MVT::i64) {
1293     // Check if GprIndex is even
1294     SDValue GprAnd = DAG.getNode(ISD::AND, dl, MVT::i32, GprIndex,
1295                                  DAG.getConstant(1, MVT::i32));
1296     SDValue CC64 = DAG.getSetCC(dl, MVT::i32, GprAnd,
1297                                 DAG.getConstant(0, MVT::i32), ISD::SETNE);
1298     SDValue GprIndexPlusOne = DAG.getNode(ISD::ADD, dl, MVT::i32, GprIndex,
1299                                           DAG.getConstant(1, MVT::i32));
1300     // Align GprIndex to be even if it isn't
1301     GprIndex = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC64, GprIndexPlusOne,
1302                            GprIndex);
1303   }
1304
1305   // fpr index is 1 byte after gpr
1306   SDValue FprPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1307                                DAG.getConstant(1, MVT::i32));
1308
1309   // fpr
1310   SDValue FprIndex = DAG.getExtLoad(ISD::ZEXTLOAD, dl, MVT::i32, InChain,
1311                                     FprPtr, MachinePointerInfo(SV), MVT::i8,
1312                                     false, false, 0);
1313   InChain = FprIndex.getValue(1);
1314
1315   SDValue RegSaveAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1316                                        DAG.getConstant(8, MVT::i32));
1317
1318   SDValue OverflowAreaPtr = DAG.getNode(ISD::ADD, dl, PtrVT, VAListPtr,
1319                                         DAG.getConstant(4, MVT::i32));
1320
1321   // areas
1322   SDValue OverflowArea = DAG.getLoad(MVT::i32, dl, InChain, OverflowAreaPtr,
1323                                      MachinePointerInfo(), false, false,
1324                                      false, 0);
1325   InChain = OverflowArea.getValue(1);
1326
1327   SDValue RegSaveArea = DAG.getLoad(MVT::i32, dl, InChain, RegSaveAreaPtr,
1328                                     MachinePointerInfo(), false, false,
1329                                     false, 0);
1330   InChain = RegSaveArea.getValue(1);
1331
1332   // select overflow_area if index > 8
1333   SDValue CC = DAG.getSetCC(dl, MVT::i32, VT.isInteger() ? GprIndex : FprIndex,
1334                             DAG.getConstant(8, MVT::i32), ISD::SETLT);
1335
1336   // adjustment constant gpr_index * 4/8
1337   SDValue RegConstant = DAG.getNode(ISD::MUL, dl, MVT::i32,
1338                                     VT.isInteger() ? GprIndex : FprIndex,
1339                                     DAG.getConstant(VT.isInteger() ? 4 : 8,
1340                                                     MVT::i32));
1341
1342   // OurReg = RegSaveArea + RegConstant
1343   SDValue OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, RegSaveArea,
1344                                RegConstant);
1345
1346   // Floating types are 32 bytes into RegSaveArea
1347   if (VT.isFloatingPoint())
1348     OurReg = DAG.getNode(ISD::ADD, dl, PtrVT, OurReg,
1349                          DAG.getConstant(32, MVT::i32));
1350
1351   // increase {f,g}pr_index by 1 (or 2 if VT is i64)
1352   SDValue IndexPlus1 = DAG.getNode(ISD::ADD, dl, MVT::i32,
1353                                    VT.isInteger() ? GprIndex : FprIndex,
1354                                    DAG.getConstant(VT == MVT::i64 ? 2 : 1,
1355                                                    MVT::i32));
1356
1357   InChain = DAG.getTruncStore(InChain, dl, IndexPlus1,
1358                               VT.isInteger() ? VAListPtr : FprPtr,
1359                               MachinePointerInfo(SV),
1360                               MVT::i8, false, false, 0);
1361
1362   // determine if we should load from reg_save_area or overflow_area
1363   SDValue Result = DAG.getNode(ISD::SELECT, dl, PtrVT, CC, OurReg, OverflowArea);
1364
1365   // increase overflow_area by 4/8 if gpr/fpr > 8
1366   SDValue OverflowAreaPlusN = DAG.getNode(ISD::ADD, dl, PtrVT, OverflowArea,
1367                                           DAG.getConstant(VT.isInteger() ? 4 : 8,
1368                                           MVT::i32));
1369
1370   OverflowArea = DAG.getNode(ISD::SELECT, dl, MVT::i32, CC, OverflowArea,
1371                              OverflowAreaPlusN);
1372
1373   InChain = DAG.getTruncStore(InChain, dl, OverflowArea,
1374                               OverflowAreaPtr,
1375                               MachinePointerInfo(),
1376                               MVT::i32, false, false, 0);
1377
1378   return DAG.getLoad(VT, dl, InChain, Result, MachinePointerInfo(),
1379                      false, false, false, 0);
1380 }
1381
1382 SDValue PPCTargetLowering::LowerADJUST_TRAMPOLINE(SDValue Op,
1383                                                   SelectionDAG &DAG) const {
1384   return Op.getOperand(0);
1385 }
1386
1387 SDValue PPCTargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
1388                                                 SelectionDAG &DAG) const {
1389   SDValue Chain = Op.getOperand(0);
1390   SDValue Trmp = Op.getOperand(1); // trampoline
1391   SDValue FPtr = Op.getOperand(2); // nested function
1392   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
1393   DebugLoc dl = Op.getDebugLoc();
1394
1395   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1396   bool isPPC64 = (PtrVT == MVT::i64);
1397   Type *IntPtrTy =
1398     DAG.getTargetLoweringInfo().getTargetData()->getIntPtrType(
1399                                                              *DAG.getContext());
1400
1401   TargetLowering::ArgListTy Args;
1402   TargetLowering::ArgListEntry Entry;
1403
1404   Entry.Ty = IntPtrTy;
1405   Entry.Node = Trmp; Args.push_back(Entry);
1406
1407   // TrampSize == (isPPC64 ? 48 : 40);
1408   Entry.Node = DAG.getConstant(isPPC64 ? 48 : 40,
1409                                isPPC64 ? MVT::i64 : MVT::i32);
1410   Args.push_back(Entry);
1411
1412   Entry.Node = FPtr; Args.push_back(Entry);
1413   Entry.Node = Nest; Args.push_back(Entry);
1414
1415   // Lower to a call to __trampoline_setup(Trmp, TrampSize, FPtr, ctx_reg)
1416   std::pair<SDValue, SDValue> CallResult =
1417     LowerCallTo(Chain, Type::getVoidTy(*DAG.getContext()),
1418                 false, false, false, false, 0, CallingConv::C, false,
1419                 /*isReturnValueUsed=*/true,
1420                 DAG.getExternalSymbol("__trampoline_setup", PtrVT),
1421                 Args, DAG, dl);
1422
1423   return CallResult.second;
1424 }
1425
1426 SDValue PPCTargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG,
1427                                         const PPCSubtarget &Subtarget) const {
1428   MachineFunction &MF = DAG.getMachineFunction();
1429   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1430
1431   DebugLoc dl = Op.getDebugLoc();
1432
1433   if (Subtarget.isDarwinABI() || Subtarget.isPPC64()) {
1434     // vastart just stores the address of the VarArgsFrameIndex slot into the
1435     // memory location argument.
1436     EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1437     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1438     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1439     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1),
1440                         MachinePointerInfo(SV),
1441                         false, false, 0);
1442   }
1443
1444   // For the 32-bit SVR4 ABI we follow the layout of the va_list struct.
1445   // We suppose the given va_list is already allocated.
1446   //
1447   // typedef struct {
1448   //  char gpr;     /* index into the array of 8 GPRs
1449   //                 * stored in the register save area
1450   //                 * gpr=0 corresponds to r3,
1451   //                 * gpr=1 to r4, etc.
1452   //                 */
1453   //  char fpr;     /* index into the array of 8 FPRs
1454   //                 * stored in the register save area
1455   //                 * fpr=0 corresponds to f1,
1456   //                 * fpr=1 to f2, etc.
1457   //                 */
1458   //  char *overflow_arg_area;
1459   //                /* location on stack that holds
1460   //                 * the next overflow argument
1461   //                 */
1462   //  char *reg_save_area;
1463   //               /* where r3:r10 and f1:f8 (if saved)
1464   //                * are stored
1465   //                */
1466   // } va_list[1];
1467
1468
1469   SDValue ArgGPR = DAG.getConstant(FuncInfo->getVarArgsNumGPR(), MVT::i32);
1470   SDValue ArgFPR = DAG.getConstant(FuncInfo->getVarArgsNumFPR(), MVT::i32);
1471
1472
1473   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1474
1475   SDValue StackOffsetFI = DAG.getFrameIndex(FuncInfo->getVarArgsStackOffset(),
1476                                             PtrVT);
1477   SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
1478                                  PtrVT);
1479
1480   uint64_t FrameOffset = PtrVT.getSizeInBits()/8;
1481   SDValue ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1482
1483   uint64_t StackOffset = PtrVT.getSizeInBits()/8 - 1;
1484   SDValue ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1485
1486   uint64_t FPROffset = 1;
1487   SDValue ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1488
1489   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1490
1491   // Store first byte : number of int regs
1492   SDValue firstStore = DAG.getTruncStore(Op.getOperand(0), dl, ArgGPR,
1493                                          Op.getOperand(1),
1494                                          MachinePointerInfo(SV),
1495                                          MVT::i8, false, false, 0);
1496   uint64_t nextOffset = FPROffset;
1497   SDValue nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, Op.getOperand(1),
1498                                   ConstFPROffset);
1499
1500   // Store second byte : number of float regs
1501   SDValue secondStore =
1502     DAG.getTruncStore(firstStore, dl, ArgFPR, nextPtr,
1503                       MachinePointerInfo(SV, nextOffset), MVT::i8,
1504                       false, false, 0);
1505   nextOffset += StackOffset;
1506   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstStackOffset);
1507
1508   // Store second word : arguments given on stack
1509   SDValue thirdStore =
1510     DAG.getStore(secondStore, dl, StackOffsetFI, nextPtr,
1511                  MachinePointerInfo(SV, nextOffset),
1512                  false, false, 0);
1513   nextOffset += FrameOffset;
1514   nextPtr = DAG.getNode(ISD::ADD, dl, PtrVT, nextPtr, ConstFrameOffset);
1515
1516   // Store third word : arguments given in registers
1517   return DAG.getStore(thirdStore, dl, FR, nextPtr,
1518                       MachinePointerInfo(SV, nextOffset),
1519                       false, false, 0);
1520
1521 }
1522
1523 #include "PPCGenCallingConv.inc"
1524
1525 static bool CC_PPC_SVR4_Custom_Dummy(unsigned &ValNo, MVT &ValVT, MVT &LocVT,
1526                                      CCValAssign::LocInfo &LocInfo,
1527                                      ISD::ArgFlagsTy &ArgFlags,
1528                                      CCState &State) {
1529   return true;
1530 }
1531
1532 static bool CC_PPC_SVR4_Custom_AlignArgRegs(unsigned &ValNo, MVT &ValVT,
1533                                             MVT &LocVT,
1534                                             CCValAssign::LocInfo &LocInfo,
1535                                             ISD::ArgFlagsTy &ArgFlags,
1536                                             CCState &State) {
1537   static const unsigned ArgRegs[] = {
1538     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1539     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1540   };
1541   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1542
1543   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1544
1545   // Skip one register if the first unallocated register has an even register
1546   // number and there are still argument registers available which have not been
1547   // allocated yet. RegNum is actually an index into ArgRegs, which means we
1548   // need to skip a register if RegNum is odd.
1549   if (RegNum != NumArgRegs && RegNum % 2 == 1) {
1550     State.AllocateReg(ArgRegs[RegNum]);
1551   }
1552
1553   // Always return false here, as this function only makes sure that the first
1554   // unallocated register has an odd register number and does not actually
1555   // allocate a register for the current argument.
1556   return false;
1557 }
1558
1559 static bool CC_PPC_SVR4_Custom_AlignFPArgRegs(unsigned &ValNo, MVT &ValVT,
1560                                               MVT &LocVT,
1561                                               CCValAssign::LocInfo &LocInfo,
1562                                               ISD::ArgFlagsTy &ArgFlags,
1563                                               CCState &State) {
1564   static const unsigned ArgRegs[] = {
1565     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1566     PPC::F8
1567   };
1568
1569   const unsigned NumArgRegs = array_lengthof(ArgRegs);
1570
1571   unsigned RegNum = State.getFirstUnallocated(ArgRegs, NumArgRegs);
1572
1573   // If there is only one Floating-point register left we need to put both f64
1574   // values of a split ppc_fp128 value on the stack.
1575   if (RegNum != NumArgRegs && ArgRegs[RegNum] == PPC::F8) {
1576     State.AllocateReg(ArgRegs[RegNum]);
1577   }
1578
1579   // Always return false here, as this function only makes sure that the two f64
1580   // values a ppc_fp128 value is split into are both passed in registers or both
1581   // passed on the stack and does not actually allocate a register for the
1582   // current argument.
1583   return false;
1584 }
1585
1586 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1587 /// on Darwin.
1588 static const unsigned *GetFPR() {
1589   static const unsigned FPR[] = {
1590     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1591     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1592   };
1593
1594   return FPR;
1595 }
1596
1597 /// CalculateStackSlotSize - Calculates the size reserved for this argument on
1598 /// the stack.
1599 static unsigned CalculateStackSlotSize(EVT ArgVT, ISD::ArgFlagsTy Flags,
1600                                        unsigned PtrByteSize) {
1601   unsigned ArgSize = ArgVT.getSizeInBits()/8;
1602   if (Flags.isByVal())
1603     ArgSize = Flags.getByValSize();
1604   ArgSize = ((ArgSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1605
1606   return ArgSize;
1607 }
1608
1609 SDValue
1610 PPCTargetLowering::LowerFormalArguments(SDValue Chain,
1611                                         CallingConv::ID CallConv, bool isVarArg,
1612                                         const SmallVectorImpl<ISD::InputArg>
1613                                           &Ins,
1614                                         DebugLoc dl, SelectionDAG &DAG,
1615                                         SmallVectorImpl<SDValue> &InVals)
1616                                           const {
1617   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64()) {
1618     return LowerFormalArguments_SVR4(Chain, CallConv, isVarArg, Ins,
1619                                      dl, DAG, InVals);
1620   } else {
1621     return LowerFormalArguments_Darwin(Chain, CallConv, isVarArg, Ins,
1622                                        dl, DAG, InVals);
1623   }
1624 }
1625
1626 SDValue
1627 PPCTargetLowering::LowerFormalArguments_SVR4(
1628                                       SDValue Chain,
1629                                       CallingConv::ID CallConv, bool isVarArg,
1630                                       const SmallVectorImpl<ISD::InputArg>
1631                                         &Ins,
1632                                       DebugLoc dl, SelectionDAG &DAG,
1633                                       SmallVectorImpl<SDValue> &InVals) const {
1634
1635   // 32-bit SVR4 ABI Stack Frame Layout:
1636   //              +-----------------------------------+
1637   //        +-->  |            Back chain             |
1638   //        |     +-----------------------------------+
1639   //        |     | Floating-point register save area |
1640   //        |     +-----------------------------------+
1641   //        |     |    General register save area     |
1642   //        |     +-----------------------------------+
1643   //        |     |          CR save word             |
1644   //        |     +-----------------------------------+
1645   //        |     |         VRSAVE save word          |
1646   //        |     +-----------------------------------+
1647   //        |     |         Alignment padding         |
1648   //        |     +-----------------------------------+
1649   //        |     |     Vector register save area     |
1650   //        |     +-----------------------------------+
1651   //        |     |       Local variable space        |
1652   //        |     +-----------------------------------+
1653   //        |     |        Parameter list area        |
1654   //        |     +-----------------------------------+
1655   //        |     |           LR save word            |
1656   //        |     +-----------------------------------+
1657   // SP-->  +---  |            Back chain             |
1658   //              +-----------------------------------+
1659   //
1660   // Specifications:
1661   //   System V Application Binary Interface PowerPC Processor Supplement
1662   //   AltiVec Technology Programming Interface Manual
1663
1664   MachineFunction &MF = DAG.getMachineFunction();
1665   MachineFrameInfo *MFI = MF.getFrameInfo();
1666   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1667
1668   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1669   // Potential tail calls could cause overwriting of argument stack slots.
1670   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1671   unsigned PtrByteSize = 4;
1672
1673   // Assign locations to all of the incoming arguments.
1674   SmallVector<CCValAssign, 16> ArgLocs;
1675   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1676                  getTargetMachine(), ArgLocs, *DAG.getContext());
1677
1678   // Reserve space for the linkage area on the stack.
1679   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
1680
1681   CCInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4);
1682
1683   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1684     CCValAssign &VA = ArgLocs[i];
1685
1686     // Arguments stored in registers.
1687     if (VA.isRegLoc()) {
1688       TargetRegisterClass *RC;
1689       EVT ValVT = VA.getValVT();
1690
1691       switch (ValVT.getSimpleVT().SimpleTy) {
1692         default:
1693           llvm_unreachable("ValVT not supported by formal arguments Lowering");
1694         case MVT::i32:
1695           RC = PPC::GPRCRegisterClass;
1696           break;
1697         case MVT::f32:
1698           RC = PPC::F4RCRegisterClass;
1699           break;
1700         case MVT::f64:
1701           RC = PPC::F8RCRegisterClass;
1702           break;
1703         case MVT::v16i8:
1704         case MVT::v8i16:
1705         case MVT::v4i32:
1706         case MVT::v4f32:
1707           RC = PPC::VRRCRegisterClass;
1708           break;
1709       }
1710
1711       // Transform the arguments stored in physical registers into virtual ones.
1712       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1713       SDValue ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, ValVT);
1714
1715       InVals.push_back(ArgValue);
1716     } else {
1717       // Argument stored in memory.
1718       assert(VA.isMemLoc());
1719
1720       unsigned ArgSize = VA.getLocVT().getSizeInBits() / 8;
1721       int FI = MFI->CreateFixedObject(ArgSize, VA.getLocMemOffset(),
1722                                       isImmutable);
1723
1724       // Create load nodes to retrieve arguments from the stack.
1725       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1726       InVals.push_back(DAG.getLoad(VA.getValVT(), dl, Chain, FIN,
1727                                    MachinePointerInfo(),
1728                                    false, false, false, 0));
1729     }
1730   }
1731
1732   // Assign locations to all of the incoming aggregate by value arguments.
1733   // Aggregates passed by value are stored in the local variable space of the
1734   // caller's stack frame, right above the parameter list area.
1735   SmallVector<CCValAssign, 16> ByValArgLocs;
1736   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
1737                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
1738
1739   // Reserve stack space for the allocations in CCInfo.
1740   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
1741
1742   CCByValInfo.AnalyzeFormalArguments(Ins, CC_PPC_SVR4_ByVal);
1743
1744   // Area that is at least reserved in the caller of this function.
1745   unsigned MinReservedArea = CCByValInfo.getNextStackOffset();
1746
1747   // Set the size that is at least reserved in caller of this function.  Tail
1748   // call optimized function's reserved stack space needs to be aligned so that
1749   // taking the difference between two stack areas will result in an aligned
1750   // stack.
1751   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
1752
1753   MinReservedArea =
1754     std::max(MinReservedArea,
1755              PPCFrameLowering::getMinCallFrameSize(false, false));
1756
1757   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
1758     getStackAlignment();
1759   unsigned AlignMask = TargetAlign-1;
1760   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
1761
1762   FI->setMinReservedArea(MinReservedArea);
1763
1764   SmallVector<SDValue, 8> MemOps;
1765
1766   // If the function takes variable number of arguments, make a frame index for
1767   // the start of the first vararg value... for expansion of llvm.va_start.
1768   if (isVarArg) {
1769     static const unsigned GPArgRegs[] = {
1770       PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1771       PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1772     };
1773     const unsigned NumGPArgRegs = array_lengthof(GPArgRegs);
1774
1775     static const unsigned FPArgRegs[] = {
1776       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1777       PPC::F8
1778     };
1779     const unsigned NumFPArgRegs = array_lengthof(FPArgRegs);
1780
1781     FuncInfo->setVarArgsNumGPR(CCInfo.getFirstUnallocated(GPArgRegs,
1782                                                           NumGPArgRegs));
1783     FuncInfo->setVarArgsNumFPR(CCInfo.getFirstUnallocated(FPArgRegs,
1784                                                           NumFPArgRegs));
1785
1786     // Make room for NumGPArgRegs and NumFPArgRegs.
1787     int Depth = NumGPArgRegs * PtrVT.getSizeInBits()/8 +
1788                 NumFPArgRegs * EVT(MVT::f64).getSizeInBits()/8;
1789
1790     FuncInfo->setVarArgsStackOffset(
1791       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
1792                              CCInfo.getNextStackOffset(), true));
1793
1794     FuncInfo->setVarArgsFrameIndex(MFI->CreateStackObject(Depth, 8, false));
1795     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
1796
1797     // The fixed integer arguments of a variadic function are stored to the
1798     // VarArgsFrameIndex on the stack so that they may be loaded by deferencing
1799     // the result of va_next.
1800     for (unsigned GPRIndex = 0; GPRIndex != NumGPArgRegs; ++GPRIndex) {
1801       // Get an existing live-in vreg, or add a new one.
1802       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(GPArgRegs[GPRIndex]);
1803       if (!VReg)
1804         VReg = MF.addLiveIn(GPArgRegs[GPRIndex], &PPC::GPRCRegClass);
1805
1806       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1807       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1808                                    MachinePointerInfo(), false, false, 0);
1809       MemOps.push_back(Store);
1810       // Increment the address by four for the next argument to store
1811       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
1812       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1813     }
1814
1815     // FIXME 32-bit SVR4: We only need to save FP argument registers if CR bit 6
1816     // is set.
1817     // The double arguments are stored to the VarArgsFrameIndex
1818     // on the stack.
1819     for (unsigned FPRIndex = 0; FPRIndex != NumFPArgRegs; ++FPRIndex) {
1820       // Get an existing live-in vreg, or add a new one.
1821       unsigned VReg = MF.getRegInfo().getLiveInVirtReg(FPArgRegs[FPRIndex]);
1822       if (!VReg)
1823         VReg = MF.addLiveIn(FPArgRegs[FPRIndex], &PPC::F8RCRegClass);
1824
1825       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::f64);
1826       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
1827                                    MachinePointerInfo(), false, false, 0);
1828       MemOps.push_back(Store);
1829       // Increment the address by eight for the next argument to store
1830       SDValue PtrOff = DAG.getConstant(EVT(MVT::f64).getSizeInBits()/8,
1831                                          PtrVT);
1832       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
1833     }
1834   }
1835
1836   if (!MemOps.empty())
1837     Chain = DAG.getNode(ISD::TokenFactor, dl,
1838                         MVT::Other, &MemOps[0], MemOps.size());
1839
1840   return Chain;
1841 }
1842
1843 SDValue
1844 PPCTargetLowering::LowerFormalArguments_Darwin(
1845                                       SDValue Chain,
1846                                       CallingConv::ID CallConv, bool isVarArg,
1847                                       const SmallVectorImpl<ISD::InputArg>
1848                                         &Ins,
1849                                       DebugLoc dl, SelectionDAG &DAG,
1850                                       SmallVectorImpl<SDValue> &InVals) const {
1851   // TODO: add description of PPC stack frame format, or at least some docs.
1852   //
1853   MachineFunction &MF = DAG.getMachineFunction();
1854   MachineFrameInfo *MFI = MF.getFrameInfo();
1855   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
1856
1857   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1858   bool isPPC64 = PtrVT == MVT::i64;
1859   // Potential tail calls could cause overwriting of argument stack slots.
1860   bool isImmutable = !(GuaranteedTailCallOpt && (CallConv==CallingConv::Fast));
1861   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1862
1863   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
1864   // Area that is at least reserved in caller of this function.
1865   unsigned MinReservedArea = ArgOffset;
1866
1867   static const unsigned GPR_32[] = {           // 32-bit registers.
1868     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1869     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1870   };
1871   static const unsigned GPR_64[] = {           // 64-bit registers.
1872     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1873     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1874   };
1875
1876   static const unsigned *FPR = GetFPR();
1877
1878   static const unsigned VR[] = {
1879     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1880     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1881   };
1882
1883   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1884   const unsigned Num_FPR_Regs = 13;
1885   const unsigned Num_VR_Regs  = array_lengthof( VR);
1886
1887   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1888
1889   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1890
1891   // In 32-bit non-varargs functions, the stack space for vectors is after the
1892   // stack space for non-vectors.  We do not use this space unless we have
1893   // too many vectors to fit in registers, something that only occurs in
1894   // constructed examples:), but we have to walk the arglist to figure
1895   // that out...for the pathological case, compute VecArgOffset as the
1896   // start of the vector parameter area.  Computing VecArgOffset is the
1897   // entire point of the following loop.
1898   unsigned VecArgOffset = ArgOffset;
1899   if (!isVarArg && !isPPC64) {
1900     for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e;
1901          ++ArgNo) {
1902       EVT ObjectVT = Ins[ArgNo].VT;
1903       unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1904       ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1905
1906       if (Flags.isByVal()) {
1907         // ObjSize is the true size, ArgSize rounded up to multiple of regs.
1908         ObjSize = Flags.getByValSize();
1909         unsigned ArgSize =
1910                 ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1911         VecArgOffset += ArgSize;
1912         continue;
1913       }
1914
1915       switch(ObjectVT.getSimpleVT().SimpleTy) {
1916       default: llvm_unreachable("Unhandled argument type!");
1917       case MVT::i32:
1918       case MVT::f32:
1919         VecArgOffset += isPPC64 ? 8 : 4;
1920         break;
1921       case MVT::i64:  // PPC64
1922       case MVT::f64:
1923         VecArgOffset += 8;
1924         break;
1925       case MVT::v4f32:
1926       case MVT::v4i32:
1927       case MVT::v8i16:
1928       case MVT::v16i8:
1929         // Nothing to do, we're only looking at Nonvector args here.
1930         break;
1931       }
1932     }
1933   }
1934   // We've found where the vector parameter area in memory is.  Skip the
1935   // first 12 parameters; these don't use that memory.
1936   VecArgOffset = ((VecArgOffset+15)/16)*16;
1937   VecArgOffset += 12*16;
1938
1939   // Add DAG nodes to load the arguments or copy them out of registers.  On
1940   // entry to a function on PPC, the arguments start after the linkage area,
1941   // although the first ones are often in registers.
1942
1943   SmallVector<SDValue, 8> MemOps;
1944   unsigned nAltivecParamsAtEnd = 0;
1945   for (unsigned ArgNo = 0, e = Ins.size(); ArgNo != e; ++ArgNo) {
1946     SDValue ArgVal;
1947     bool needsLoad = false;
1948     EVT ObjectVT = Ins[ArgNo].VT;
1949     unsigned ObjSize = ObjectVT.getSizeInBits()/8;
1950     unsigned ArgSize = ObjSize;
1951     ISD::ArgFlagsTy Flags = Ins[ArgNo].Flags;
1952
1953     unsigned CurArgOffset = ArgOffset;
1954
1955     // Varargs or 64 bit Altivec parameters are padded to a 16 byte boundary.
1956     if (ObjectVT==MVT::v4f32 || ObjectVT==MVT::v4i32 ||
1957         ObjectVT==MVT::v8i16 || ObjectVT==MVT::v16i8) {
1958       if (isVarArg || isPPC64) {
1959         MinReservedArea = ((MinReservedArea+15)/16)*16;
1960         MinReservedArea += CalculateStackSlotSize(ObjectVT,
1961                                                   Flags,
1962                                                   PtrByteSize);
1963       } else  nAltivecParamsAtEnd++;
1964     } else
1965       // Calculate min reserved area.
1966       MinReservedArea += CalculateStackSlotSize(Ins[ArgNo].VT,
1967                                                 Flags,
1968                                                 PtrByteSize);
1969
1970     // FIXME the codegen can be much improved in some cases.
1971     // We do not have to keep everything in memory.
1972     if (Flags.isByVal()) {
1973       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1974       ObjSize = Flags.getByValSize();
1975       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1976       // Objects of size 1 and 2 are right justified, everything else is
1977       // left justified.  This means the memory address is adjusted forwards.
1978       if (ObjSize==1 || ObjSize==2) {
1979         CurArgOffset = CurArgOffset + (4 - ObjSize);
1980       }
1981       // The value of the object is its address.
1982       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset, true);
1983       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
1984       InVals.push_back(FIN);
1985       if (ObjSize==1 || ObjSize==2) {
1986         if (GPR_idx != Num_GPR_Regs) {
1987           unsigned VReg;
1988           if (isPPC64)
1989             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
1990           else
1991             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
1992           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
1993           SDValue Store = DAG.getTruncStore(Val.getValue(1), dl, Val, FIN,
1994                                             MachinePointerInfo(),
1995                                             ObjSize==1 ? MVT::i8 : MVT::i16,
1996                                             false, false, 0);
1997           MemOps.push_back(Store);
1998           ++GPR_idx;
1999         }
2000
2001         ArgOffset += PtrByteSize;
2002
2003         continue;
2004       }
2005       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
2006         // Store whatever pieces of the object are in registers
2007         // to memory.  ArgVal will be address of the beginning of
2008         // the object.
2009         if (GPR_idx != Num_GPR_Regs) {
2010           unsigned VReg;
2011           if (isPPC64)
2012             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2013           else
2014             VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2015           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset, true);
2016           SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2017           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2018           SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2019                                        MachinePointerInfo(),
2020                                        false, false, 0);
2021           MemOps.push_back(Store);
2022           ++GPR_idx;
2023           ArgOffset += PtrByteSize;
2024         } else {
2025           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
2026           break;
2027         }
2028       }
2029       continue;
2030     }
2031
2032     switch (ObjectVT.getSimpleVT().SimpleTy) {
2033     default: llvm_unreachable("Unhandled argument type!");
2034     case MVT::i32:
2035       if (!isPPC64) {
2036         if (GPR_idx != Num_GPR_Regs) {
2037           unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2038           ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i32);
2039           ++GPR_idx;
2040         } else {
2041           needsLoad = true;
2042           ArgSize = PtrByteSize;
2043         }
2044         // All int arguments reserve stack space in the Darwin ABI.
2045         ArgOffset += PtrByteSize;
2046         break;
2047       }
2048       // FALLTHROUGH
2049     case MVT::i64:  // PPC64
2050       if (GPR_idx != Num_GPR_Regs) {
2051         unsigned VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2052         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
2053
2054         if (ObjectVT == MVT::i32) {
2055           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
2056           // value to MVT::i64 and then truncate to the correct register size.
2057           if (Flags.isSExt())
2058             ArgVal = DAG.getNode(ISD::AssertSext, dl, MVT::i64, ArgVal,
2059                                  DAG.getValueType(ObjectVT));
2060           else if (Flags.isZExt())
2061             ArgVal = DAG.getNode(ISD::AssertZext, dl, MVT::i64, ArgVal,
2062                                  DAG.getValueType(ObjectVT));
2063
2064           ArgVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, ArgVal);
2065         }
2066
2067         ++GPR_idx;
2068       } else {
2069         needsLoad = true;
2070         ArgSize = PtrByteSize;
2071       }
2072       // All int arguments reserve stack space in the Darwin ABI.
2073       ArgOffset += 8;
2074       break;
2075
2076     case MVT::f32:
2077     case MVT::f64:
2078       // Every 4 bytes of argument space consumes one of the GPRs available for
2079       // argument passing.
2080       if (GPR_idx != Num_GPR_Regs) {
2081         ++GPR_idx;
2082         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
2083           ++GPR_idx;
2084       }
2085       if (FPR_idx != Num_FPR_Regs) {
2086         unsigned VReg;
2087
2088         if (ObjectVT == MVT::f32)
2089           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F4RCRegClass);
2090         else
2091           VReg = MF.addLiveIn(FPR[FPR_idx], &PPC::F8RCRegClass);
2092
2093         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2094         ++FPR_idx;
2095       } else {
2096         needsLoad = true;
2097       }
2098
2099       // All FP arguments reserve stack space in the Darwin ABI.
2100       ArgOffset += isPPC64 ? 8 : ObjSize;
2101       break;
2102     case MVT::v4f32:
2103     case MVT::v4i32:
2104     case MVT::v8i16:
2105     case MVT::v16i8:
2106       // Note that vector arguments in registers don't reserve stack space,
2107       // except in varargs functions.
2108       if (VR_idx != Num_VR_Regs) {
2109         unsigned VReg = MF.addLiveIn(VR[VR_idx], &PPC::VRRCRegClass);
2110         ArgVal = DAG.getCopyFromReg(Chain, dl, VReg, ObjectVT);
2111         if (isVarArg) {
2112           while ((ArgOffset % 16) != 0) {
2113             ArgOffset += PtrByteSize;
2114             if (GPR_idx != Num_GPR_Regs)
2115               GPR_idx++;
2116           }
2117           ArgOffset += 16;
2118           GPR_idx = std::min(GPR_idx+4, Num_GPR_Regs); // FIXME correct for ppc64?
2119         }
2120         ++VR_idx;
2121       } else {
2122         if (!isVarArg && !isPPC64) {
2123           // Vectors go after all the nonvectors.
2124           CurArgOffset = VecArgOffset;
2125           VecArgOffset += 16;
2126         } else {
2127           // Vectors are aligned.
2128           ArgOffset = ((ArgOffset+15)/16)*16;
2129           CurArgOffset = ArgOffset;
2130           ArgOffset += 16;
2131         }
2132         needsLoad = true;
2133       }
2134       break;
2135     }
2136
2137     // We need to load the argument to a virtual register if we determined above
2138     // that we ran out of physical registers of the appropriate type.
2139     if (needsLoad) {
2140       int FI = MFI->CreateFixedObject(ObjSize,
2141                                       CurArgOffset + (ArgSize - ObjSize),
2142                                       isImmutable);
2143       SDValue FIN = DAG.getFrameIndex(FI, PtrVT);
2144       ArgVal = DAG.getLoad(ObjectVT, dl, Chain, FIN, MachinePointerInfo(),
2145                            false, false, false, 0);
2146     }
2147
2148     InVals.push_back(ArgVal);
2149   }
2150
2151   // Set the size that is at least reserved in caller of this function.  Tail
2152   // call optimized function's reserved stack space needs to be aligned so that
2153   // taking the difference between two stack areas will result in an aligned
2154   // stack.
2155   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2156   // Add the Altivec parameters at the end, if needed.
2157   if (nAltivecParamsAtEnd) {
2158     MinReservedArea = ((MinReservedArea+15)/16)*16;
2159     MinReservedArea += 16*nAltivecParamsAtEnd;
2160   }
2161   MinReservedArea =
2162     std::max(MinReservedArea,
2163              PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2164   unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2165     getStackAlignment();
2166   unsigned AlignMask = TargetAlign-1;
2167   MinReservedArea = (MinReservedArea + AlignMask) & ~AlignMask;
2168   FI->setMinReservedArea(MinReservedArea);
2169
2170   // If the function takes variable number of arguments, make a frame index for
2171   // the start of the first vararg value... for expansion of llvm.va_start.
2172   if (isVarArg) {
2173     int Depth = ArgOffset;
2174
2175     FuncInfo->setVarArgsFrameIndex(
2176       MFI->CreateFixedObject(PtrVT.getSizeInBits()/8,
2177                              Depth, true));
2178     SDValue FIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
2179
2180     // If this function is vararg, store any remaining integer argument regs
2181     // to their spots on the stack so that they may be loaded by deferencing the
2182     // result of va_next.
2183     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
2184       unsigned VReg;
2185
2186       if (isPPC64)
2187         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::G8RCRegClass);
2188       else
2189         VReg = MF.addLiveIn(GPR[GPR_idx], &PPC::GPRCRegClass);
2190
2191       SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, PtrVT);
2192       SDValue Store = DAG.getStore(Val.getValue(1), dl, Val, FIN,
2193                                    MachinePointerInfo(), false, false, 0);
2194       MemOps.push_back(Store);
2195       // Increment the address by four for the next argument to store
2196       SDValue PtrOff = DAG.getConstant(PtrVT.getSizeInBits()/8, PtrVT);
2197       FIN = DAG.getNode(ISD::ADD, dl, PtrOff.getValueType(), FIN, PtrOff);
2198     }
2199   }
2200
2201   if (!MemOps.empty())
2202     Chain = DAG.getNode(ISD::TokenFactor, dl,
2203                         MVT::Other, &MemOps[0], MemOps.size());
2204
2205   return Chain;
2206 }
2207
2208 /// CalculateParameterAndLinkageAreaSize - Get the size of the paramter plus
2209 /// linkage area for the Darwin ABI.
2210 static unsigned
2211 CalculateParameterAndLinkageAreaSize(SelectionDAG &DAG,
2212                                      bool isPPC64,
2213                                      bool isVarArg,
2214                                      unsigned CC,
2215                                      const SmallVectorImpl<ISD::OutputArg>
2216                                        &Outs,
2217                                      const SmallVectorImpl<SDValue> &OutVals,
2218                                      unsigned &nAltivecParamsAtEnd) {
2219   // Count how many bytes are to be pushed on the stack, including the linkage
2220   // area, and parameter passing area.  We start with 24/48 bytes, which is
2221   // prereserved space for [SP][CR][LR][3 x unused].
2222   unsigned NumBytes = PPCFrameLowering::getLinkageSize(isPPC64, true);
2223   unsigned NumOps = Outs.size();
2224   unsigned PtrByteSize = isPPC64 ? 8 : 4;
2225
2226   // Add up all the space actually used.
2227   // In 32-bit non-varargs calls, Altivec parameters all go at the end; usually
2228   // they all go in registers, but we must reserve stack space for them for
2229   // possible use by the caller.  In varargs or 64-bit calls, parameters are
2230   // assigned stack space in order, with padding so Altivec parameters are
2231   // 16-byte aligned.
2232   nAltivecParamsAtEnd = 0;
2233   for (unsigned i = 0; i != NumOps; ++i) {
2234     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2235     EVT ArgVT = Outs[i].VT;
2236     // Varargs Altivec parameters are padded to a 16 byte boundary.
2237     if (ArgVT==MVT::v4f32 || ArgVT==MVT::v4i32 ||
2238         ArgVT==MVT::v8i16 || ArgVT==MVT::v16i8) {
2239       if (!isVarArg && !isPPC64) {
2240         // Non-varargs Altivec parameters go after all the non-Altivec
2241         // parameters; handle those later so we know how much padding we need.
2242         nAltivecParamsAtEnd++;
2243         continue;
2244       }
2245       // Varargs and 64-bit Altivec parameters are padded to 16 byte boundary.
2246       NumBytes = ((NumBytes+15)/16)*16;
2247     }
2248     NumBytes += CalculateStackSlotSize(ArgVT, Flags, PtrByteSize);
2249   }
2250
2251    // Allow for Altivec parameters at the end, if needed.
2252   if (nAltivecParamsAtEnd) {
2253     NumBytes = ((NumBytes+15)/16)*16;
2254     NumBytes += 16*nAltivecParamsAtEnd;
2255   }
2256
2257   // The prolog code of the callee may store up to 8 GPR argument registers to
2258   // the stack, allowing va_start to index over them in memory if its varargs.
2259   // Because we cannot tell if this is needed on the caller side, we have to
2260   // conservatively assume that it is needed.  As such, make sure we have at
2261   // least enough stack space for the caller to store the 8 GPRs.
2262   NumBytes = std::max(NumBytes,
2263                       PPCFrameLowering::getMinCallFrameSize(isPPC64, true));
2264
2265   // Tail call needs the stack to be aligned.
2266   if (CC==CallingConv::Fast && GuaranteedTailCallOpt) {
2267     unsigned TargetAlign = DAG.getMachineFunction().getTarget().getFrameLowering()->
2268       getStackAlignment();
2269     unsigned AlignMask = TargetAlign-1;
2270     NumBytes = (NumBytes + AlignMask) & ~AlignMask;
2271   }
2272
2273   return NumBytes;
2274 }
2275
2276 /// CalculateTailCallSPDiff - Get the amount the stack pointer has to be
2277 /// adjusted to accommodate the arguments for the tailcall.
2278 static int CalculateTailCallSPDiff(SelectionDAG& DAG, bool isTailCall,
2279                                    unsigned ParamSize) {
2280
2281   if (!isTailCall) return 0;
2282
2283   PPCFunctionInfo *FI = DAG.getMachineFunction().getInfo<PPCFunctionInfo>();
2284   unsigned CallerMinReservedArea = FI->getMinReservedArea();
2285   int SPDiff = (int)CallerMinReservedArea - (int)ParamSize;
2286   // Remember only if the new adjustement is bigger.
2287   if (SPDiff < FI->getTailCallSPDelta())
2288     FI->setTailCallSPDelta(SPDiff);
2289
2290   return SPDiff;
2291 }
2292
2293 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2294 /// for tail call optimization. Targets which want to do tail call
2295 /// optimization should implement this function.
2296 bool
2297 PPCTargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2298                                                      CallingConv::ID CalleeCC,
2299                                                      bool isVarArg,
2300                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2301                                                      SelectionDAG& DAG) const {
2302   if (!GuaranteedTailCallOpt)
2303     return false;
2304
2305   // Variable argument functions are not supported.
2306   if (isVarArg)
2307     return false;
2308
2309   MachineFunction &MF = DAG.getMachineFunction();
2310   CallingConv::ID CallerCC = MF.getFunction()->getCallingConv();
2311   if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
2312     // Functions containing by val parameters are not supported.
2313     for (unsigned i = 0; i != Ins.size(); i++) {
2314        ISD::ArgFlagsTy Flags = Ins[i].Flags;
2315        if (Flags.isByVal()) return false;
2316     }
2317
2318     // Non PIC/GOT  tail calls are supported.
2319     if (getTargetMachine().getRelocationModel() != Reloc::PIC_)
2320       return true;
2321
2322     // At the moment we can only do local tail calls (in same module, hidden
2323     // or protected) if we are generating PIC.
2324     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
2325       return G->getGlobal()->hasHiddenVisibility()
2326           || G->getGlobal()->hasProtectedVisibility();
2327   }
2328
2329   return false;
2330 }
2331
2332 /// isCallCompatibleAddress - Return the immediate to use if the specified
2333 /// 32-bit value is representable in the immediate field of a BxA instruction.
2334 static SDNode *isBLACompatibleAddress(SDValue Op, SelectionDAG &DAG) {
2335   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
2336   if (!C) return 0;
2337
2338   int Addr = C->getZExtValue();
2339   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
2340       (Addr << 6 >> 6) != Addr)
2341     return 0;  // Top 6 bits have to be sext of immediate.
2342
2343   return DAG.getConstant((int)C->getZExtValue() >> 2,
2344                          DAG.getTargetLoweringInfo().getPointerTy()).getNode();
2345 }
2346
2347 namespace {
2348
2349 struct TailCallArgumentInfo {
2350   SDValue Arg;
2351   SDValue FrameIdxOp;
2352   int       FrameIdx;
2353
2354   TailCallArgumentInfo() : FrameIdx(0) {}
2355 };
2356
2357 }
2358
2359 /// StoreTailCallArgumentsToStackSlot - Stores arguments to their stack slot.
2360 static void
2361 StoreTailCallArgumentsToStackSlot(SelectionDAG &DAG,
2362                                            SDValue Chain,
2363                    const SmallVector<TailCallArgumentInfo, 8> &TailCallArgs,
2364                    SmallVector<SDValue, 8> &MemOpChains,
2365                    DebugLoc dl) {
2366   for (unsigned i = 0, e = TailCallArgs.size(); i != e; ++i) {
2367     SDValue Arg = TailCallArgs[i].Arg;
2368     SDValue FIN = TailCallArgs[i].FrameIdxOp;
2369     int FI = TailCallArgs[i].FrameIdx;
2370     // Store relative to framepointer.
2371     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, FIN,
2372                                        MachinePointerInfo::getFixedStack(FI),
2373                                        false, false, 0));
2374   }
2375 }
2376
2377 /// EmitTailCallStoreFPAndRetAddr - Move the frame pointer and return address to
2378 /// the appropriate stack slot for the tail call optimized function call.
2379 static SDValue EmitTailCallStoreFPAndRetAddr(SelectionDAG &DAG,
2380                                                MachineFunction &MF,
2381                                                SDValue Chain,
2382                                                SDValue OldRetAddr,
2383                                                SDValue OldFP,
2384                                                int SPDiff,
2385                                                bool isPPC64,
2386                                                bool isDarwinABI,
2387                                                DebugLoc dl) {
2388   if (SPDiff) {
2389     // Calculate the new stack slot for the return address.
2390     int SlotSize = isPPC64 ? 8 : 4;
2391     int NewRetAddrLoc = SPDiff + PPCFrameLowering::getReturnSaveOffset(isPPC64,
2392                                                                    isDarwinABI);
2393     int NewRetAddr = MF.getFrameInfo()->CreateFixedObject(SlotSize,
2394                                                           NewRetAddrLoc, true);
2395     EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2396     SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewRetAddr, VT);
2397     Chain = DAG.getStore(Chain, dl, OldRetAddr, NewRetAddrFrIdx,
2398                          MachinePointerInfo::getFixedStack(NewRetAddr),
2399                          false, false, 0);
2400
2401     // When using the 32/64-bit SVR4 ABI there is no need to move the FP stack
2402     // slot as the FP is never overwritten.
2403     if (isDarwinABI) {
2404       int NewFPLoc =
2405         SPDiff + PPCFrameLowering::getFramePointerSaveOffset(isPPC64, isDarwinABI);
2406       int NewFPIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize, NewFPLoc,
2407                                                           true);
2408       SDValue NewFramePtrIdx = DAG.getFrameIndex(NewFPIdx, VT);
2409       Chain = DAG.getStore(Chain, dl, OldFP, NewFramePtrIdx,
2410                            MachinePointerInfo::getFixedStack(NewFPIdx),
2411                            false, false, 0);
2412     }
2413   }
2414   return Chain;
2415 }
2416
2417 /// CalculateTailCallArgDest - Remember Argument for later processing. Calculate
2418 /// the position of the argument.
2419 static void
2420 CalculateTailCallArgDest(SelectionDAG &DAG, MachineFunction &MF, bool isPPC64,
2421                          SDValue Arg, int SPDiff, unsigned ArgOffset,
2422                       SmallVector<TailCallArgumentInfo, 8>& TailCallArguments) {
2423   int Offset = ArgOffset + SPDiff;
2424   uint32_t OpSize = (Arg.getValueType().getSizeInBits()+7)/8;
2425   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2426   EVT VT = isPPC64 ? MVT::i64 : MVT::i32;
2427   SDValue FIN = DAG.getFrameIndex(FI, VT);
2428   TailCallArgumentInfo Info;
2429   Info.Arg = Arg;
2430   Info.FrameIdxOp = FIN;
2431   Info.FrameIdx = FI;
2432   TailCallArguments.push_back(Info);
2433 }
2434
2435 /// EmitTCFPAndRetAddrLoad - Emit load from frame pointer and return address
2436 /// stack slot. Returns the chain as result and the loaded frame pointers in
2437 /// LROpOut/FPOpout. Used when tail calling.
2438 SDValue PPCTargetLowering::EmitTailCallLoadFPAndRetAddr(SelectionDAG & DAG,
2439                                                         int SPDiff,
2440                                                         SDValue Chain,
2441                                                         SDValue &LROpOut,
2442                                                         SDValue &FPOpOut,
2443                                                         bool isDarwinABI,
2444                                                         DebugLoc dl) const {
2445   if (SPDiff) {
2446     // Load the LR and FP stack slot for later adjusting.
2447     EVT VT = PPCSubTarget.isPPC64() ? MVT::i64 : MVT::i32;
2448     LROpOut = getReturnAddrFrameIndex(DAG);
2449     LROpOut = DAG.getLoad(VT, dl, Chain, LROpOut, MachinePointerInfo(),
2450                           false, false, false, 0);
2451     Chain = SDValue(LROpOut.getNode(), 1);
2452
2453     // When using the 32/64-bit SVR4 ABI there is no need to load the FP stack
2454     // slot as the FP is never overwritten.
2455     if (isDarwinABI) {
2456       FPOpOut = getFramePointerFrameIndex(DAG);
2457       FPOpOut = DAG.getLoad(VT, dl, Chain, FPOpOut, MachinePointerInfo(),
2458                             false, false, false, 0);
2459       Chain = SDValue(FPOpOut.getNode(), 1);
2460     }
2461   }
2462   return Chain;
2463 }
2464
2465 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
2466 /// by "Src" to address "Dst" of size "Size".  Alignment information is
2467 /// specified by the specific parameter attribute. The copy will be passed as
2468 /// a byval function parameter.
2469 /// Sometimes what we are copying is the end of a larger object, the part that
2470 /// does not fit in registers.
2471 static SDValue
2472 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2473                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2474                           DebugLoc dl) {
2475   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2476   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2477                        false, false, MachinePointerInfo(0),
2478                        MachinePointerInfo(0));
2479 }
2480
2481 /// LowerMemOpCallTo - Store the argument to the stack or remember it in case of
2482 /// tail calls.
2483 static void
2484 LowerMemOpCallTo(SelectionDAG &DAG, MachineFunction &MF, SDValue Chain,
2485                  SDValue Arg, SDValue PtrOff, int SPDiff,
2486                  unsigned ArgOffset, bool isPPC64, bool isTailCall,
2487                  bool isVector, SmallVector<SDValue, 8> &MemOpChains,
2488                  SmallVector<TailCallArgumentInfo, 8> &TailCallArguments,
2489                  DebugLoc dl) {
2490   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2491   if (!isTailCall) {
2492     if (isVector) {
2493       SDValue StackPtr;
2494       if (isPPC64)
2495         StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
2496       else
2497         StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2498       PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
2499                            DAG.getConstant(ArgOffset, PtrVT));
2500     }
2501     MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
2502                                        MachinePointerInfo(), false, false, 0));
2503   // Calculate and remember argument location.
2504   } else CalculateTailCallArgDest(DAG, MF, isPPC64, Arg, SPDiff, ArgOffset,
2505                                   TailCallArguments);
2506 }
2507
2508 static
2509 void PrepareTailCall(SelectionDAG &DAG, SDValue &InFlag, SDValue &Chain,
2510                      DebugLoc dl, bool isPPC64, int SPDiff, unsigned NumBytes,
2511                      SDValue LROp, SDValue FPOp, bool isDarwinABI,
2512                      SmallVector<TailCallArgumentInfo, 8> &TailCallArguments) {
2513   MachineFunction &MF = DAG.getMachineFunction();
2514
2515   // Emit a sequence of copyto/copyfrom virtual registers for arguments that
2516   // might overwrite each other in case of tail call optimization.
2517   SmallVector<SDValue, 8> MemOpChains2;
2518   // Do not flag preceding copytoreg stuff together with the following stuff.
2519   InFlag = SDValue();
2520   StoreTailCallArgumentsToStackSlot(DAG, Chain, TailCallArguments,
2521                                     MemOpChains2, dl);
2522   if (!MemOpChains2.empty())
2523     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2524                         &MemOpChains2[0], MemOpChains2.size());
2525
2526   // Store the return address to the appropriate stack slot.
2527   Chain = EmitTailCallStoreFPAndRetAddr(DAG, MF, Chain, LROp, FPOp, SPDiff,
2528                                         isPPC64, isDarwinABI, dl);
2529
2530   // Emit callseq_end just before tailcall node.
2531   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2532                              DAG.getIntPtrConstant(0, true), InFlag);
2533   InFlag = Chain.getValue(1);
2534 }
2535
2536 static
2537 unsigned PrepareCall(SelectionDAG &DAG, SDValue &Callee, SDValue &InFlag,
2538                      SDValue &Chain, DebugLoc dl, int SPDiff, bool isTailCall,
2539                      SmallVector<std::pair<unsigned, SDValue>, 8> &RegsToPass,
2540                      SmallVector<SDValue, 8> &Ops, std::vector<EVT> &NodeTys,
2541                      const PPCSubtarget &PPCSubTarget) {
2542
2543   bool isPPC64 = PPCSubTarget.isPPC64();
2544   bool isSVR4ABI = PPCSubTarget.isSVR4ABI();
2545
2546   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2547   NodeTys.push_back(MVT::Other);   // Returns a chain
2548   NodeTys.push_back(MVT::Glue);    // Returns a flag for retval copy to use.
2549
2550   unsigned CallOpc = isSVR4ABI ? PPCISD::CALL_SVR4 : PPCISD::CALL_Darwin;
2551
2552   bool needIndirectCall = true;
2553   if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG)) {
2554     // If this is an absolute destination address, use the munged value.
2555     Callee = SDValue(Dest, 0);
2556     needIndirectCall = false;
2557   }
2558
2559   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2560     // XXX Work around for http://llvm.org/bugs/show_bug.cgi?id=5201
2561     // Use indirect calls for ALL functions calls in JIT mode, since the
2562     // far-call stubs may be outside relocation limits for a BL instruction.
2563     if (!DAG.getTarget().getSubtarget<PPCSubtarget>().isJITCodeModel()) {
2564       unsigned OpFlags = 0;
2565       if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2566           (PPCSubTarget.getTargetTriple().isMacOSX() &&
2567            PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5)) &&
2568           (G->getGlobal()->isDeclaration() ||
2569            G->getGlobal()->isWeakForLinker())) {
2570         // PC-relative references to external symbols should go through $stub,
2571         // unless we're building with the leopard linker or later, which
2572         // automatically synthesizes these stubs.
2573         OpFlags = PPCII::MO_DARWIN_STUB;
2574       }
2575
2576       // If the callee is a GlobalAddress/ExternalSymbol node (quite common,
2577       // every direct call is) turn it into a TargetGlobalAddress /
2578       // TargetExternalSymbol node so that legalize doesn't hack it.
2579       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), dl,
2580                                           Callee.getValueType(),
2581                                           0, OpFlags);
2582       needIndirectCall = false;
2583     }
2584   }
2585
2586   if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2587     unsigned char OpFlags = 0;
2588
2589     if (DAG.getTarget().getRelocationModel() != Reloc::Static &&
2590         (PPCSubTarget.getTargetTriple().isMacOSX() &&
2591          PPCSubTarget.getTargetTriple().isMacOSXVersionLT(10, 5))) {
2592       // PC-relative references to external symbols should go through $stub,
2593       // unless we're building with the leopard linker or later, which
2594       // automatically synthesizes these stubs.
2595       OpFlags = PPCII::MO_DARWIN_STUB;
2596     }
2597
2598     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType(),
2599                                          OpFlags);
2600     needIndirectCall = false;
2601   }
2602
2603   if (needIndirectCall) {
2604     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
2605     // to do the call, we can't use PPCISD::CALL.
2606     SDValue MTCTROps[] = {Chain, Callee, InFlag};
2607
2608     if (isSVR4ABI && isPPC64) {
2609       // Function pointers in the 64-bit SVR4 ABI do not point to the function
2610       // entry point, but to the function descriptor (the function entry point
2611       // address is part of the function descriptor though).
2612       // The function descriptor is a three doubleword structure with the
2613       // following fields: function entry point, TOC base address and
2614       // environment pointer.
2615       // Thus for a call through a function pointer, the following actions need
2616       // to be performed:
2617       //   1. Save the TOC of the caller in the TOC save area of its stack
2618       //      frame (this is done in LowerCall_Darwin()).
2619       //   2. Load the address of the function entry point from the function
2620       //      descriptor.
2621       //   3. Load the TOC of the callee from the function descriptor into r2.
2622       //   4. Load the environment pointer from the function descriptor into
2623       //      r11.
2624       //   5. Branch to the function entry point address.
2625       //   6. On return of the callee, the TOC of the caller needs to be
2626       //      restored (this is done in FinishCall()).
2627       //
2628       // All those operations are flagged together to ensure that no other
2629       // operations can be scheduled in between. E.g. without flagging the
2630       // operations together, a TOC access in the caller could be scheduled
2631       // between the load of the callee TOC and the branch to the callee, which
2632       // results in the TOC access going through the TOC of the callee instead
2633       // of going through the TOC of the caller, which leads to incorrect code.
2634
2635       // Load the address of the function entry point from the function
2636       // descriptor.
2637       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::Other, MVT::Glue);
2638       SDValue LoadFuncPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, MTCTROps,
2639                                         InFlag.getNode() ? 3 : 2);
2640       Chain = LoadFuncPtr.getValue(1);
2641       InFlag = LoadFuncPtr.getValue(2);
2642
2643       // Load environment pointer into r11.
2644       // Offset of the environment pointer within the function descriptor.
2645       SDValue PtrOff = DAG.getIntPtrConstant(16);
2646
2647       SDValue AddPtr = DAG.getNode(ISD::ADD, dl, MVT::i64, Callee, PtrOff);
2648       SDValue LoadEnvPtr = DAG.getNode(PPCISD::LOAD, dl, VTs, Chain, AddPtr,
2649                                        InFlag);
2650       Chain = LoadEnvPtr.getValue(1);
2651       InFlag = LoadEnvPtr.getValue(2);
2652
2653       SDValue EnvVal = DAG.getCopyToReg(Chain, dl, PPC::X11, LoadEnvPtr,
2654                                         InFlag);
2655       Chain = EnvVal.getValue(0);
2656       InFlag = EnvVal.getValue(1);
2657
2658       // Load TOC of the callee into r2. We are using a target-specific load
2659       // with r2 hard coded, because the result of a target-independent load
2660       // would never go directly into r2, since r2 is a reserved register (which
2661       // prevents the register allocator from allocating it), resulting in an
2662       // additional register being allocated and an unnecessary move instruction
2663       // being generated.
2664       VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2665       SDValue LoadTOCPtr = DAG.getNode(PPCISD::LOAD_TOC, dl, VTs, Chain,
2666                                        Callee, InFlag);
2667       Chain = LoadTOCPtr.getValue(0);
2668       InFlag = LoadTOCPtr.getValue(1);
2669
2670       MTCTROps[0] = Chain;
2671       MTCTROps[1] = LoadFuncPtr;
2672       MTCTROps[2] = InFlag;
2673     }
2674
2675     Chain = DAG.getNode(PPCISD::MTCTR, dl, NodeTys, MTCTROps,
2676                         2 + (InFlag.getNode() != 0));
2677     InFlag = Chain.getValue(1);
2678
2679     NodeTys.clear();
2680     NodeTys.push_back(MVT::Other);
2681     NodeTys.push_back(MVT::Glue);
2682     Ops.push_back(Chain);
2683     CallOpc = isSVR4ABI ? PPCISD::BCTRL_SVR4 : PPCISD::BCTRL_Darwin;
2684     Callee.setNode(0);
2685     // Add CTR register as callee so a bctr can be emitted later.
2686     if (isTailCall)
2687       Ops.push_back(DAG.getRegister(isPPC64 ? PPC::CTR8 : PPC::CTR, PtrVT));
2688   }
2689
2690   // If this is a direct call, pass the chain and the callee.
2691   if (Callee.getNode()) {
2692     Ops.push_back(Chain);
2693     Ops.push_back(Callee);
2694   }
2695   // If this is a tail call add stack pointer delta.
2696   if (isTailCall)
2697     Ops.push_back(DAG.getConstant(SPDiff, MVT::i32));
2698
2699   // Add argument registers to the end of the list so that they are known live
2700   // into the call.
2701   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2702     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2703                                   RegsToPass[i].second.getValueType()));
2704
2705   return CallOpc;
2706 }
2707
2708 SDValue
2709 PPCTargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2710                                    CallingConv::ID CallConv, bool isVarArg,
2711                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2712                                    DebugLoc dl, SelectionDAG &DAG,
2713                                    SmallVectorImpl<SDValue> &InVals) const {
2714
2715   SmallVector<CCValAssign, 16> RVLocs;
2716   CCState CCRetInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2717                     getTargetMachine(), RVLocs, *DAG.getContext());
2718   CCRetInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2719
2720   // Copy all of the result registers out of their specified physreg.
2721   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2722     CCValAssign &VA = RVLocs[i];
2723     EVT VT = VA.getValVT();
2724     assert(VA.isRegLoc() && "Can only return in registers!");
2725     Chain = DAG.getCopyFromReg(Chain, dl,
2726                                VA.getLocReg(), VT, InFlag).getValue(1);
2727     InVals.push_back(Chain.getValue(0));
2728     InFlag = Chain.getValue(2);
2729   }
2730
2731   return Chain;
2732 }
2733
2734 SDValue
2735 PPCTargetLowering::FinishCall(CallingConv::ID CallConv, DebugLoc dl,
2736                               bool isTailCall, bool isVarArg,
2737                               SelectionDAG &DAG,
2738                               SmallVector<std::pair<unsigned, SDValue>, 8>
2739                                 &RegsToPass,
2740                               SDValue InFlag, SDValue Chain,
2741                               SDValue &Callee,
2742                               int SPDiff, unsigned NumBytes,
2743                               const SmallVectorImpl<ISD::InputArg> &Ins,
2744                               SmallVectorImpl<SDValue> &InVals) const {
2745   std::vector<EVT> NodeTys;
2746   SmallVector<SDValue, 8> Ops;
2747   unsigned CallOpc = PrepareCall(DAG, Callee, InFlag, Chain, dl, SPDiff,
2748                                  isTailCall, RegsToPass, Ops, NodeTys,
2749                                  PPCSubTarget);
2750
2751   // When performing tail call optimization the callee pops its arguments off
2752   // the stack. Account for this here so these bytes can be pushed back on in
2753   // PPCRegisterInfo::eliminateCallFramePseudoInstr.
2754   int BytesCalleePops =
2755     (CallConv==CallingConv::Fast && GuaranteedTailCallOpt) ? NumBytes : 0;
2756
2757   if (InFlag.getNode())
2758     Ops.push_back(InFlag);
2759
2760   // Emit tail call.
2761   if (isTailCall) {
2762     // If this is the first return lowered for this function, add the regs
2763     // to the liveout set for the function.
2764     if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2765       SmallVector<CCValAssign, 16> RVLocs;
2766       CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2767                      getTargetMachine(), RVLocs, *DAG.getContext());
2768       CCInfo.AnalyzeCallResult(Ins, RetCC_PPC);
2769       for (unsigned i = 0; i != RVLocs.size(); ++i)
2770         DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2771     }
2772
2773     assert(((Callee.getOpcode() == ISD::Register &&
2774              cast<RegisterSDNode>(Callee)->getReg() == PPC::CTR) ||
2775             Callee.getOpcode() == ISD::TargetExternalSymbol ||
2776             Callee.getOpcode() == ISD::TargetGlobalAddress ||
2777             isa<ConstantSDNode>(Callee)) &&
2778     "Expecting an global address, external symbol, absolute value or register");
2779
2780     return DAG.getNode(PPCISD::TC_RETURN, dl, MVT::Other, &Ops[0], Ops.size());
2781   }
2782
2783   Chain = DAG.getNode(CallOpc, dl, NodeTys, &Ops[0], Ops.size());
2784   InFlag = Chain.getValue(1);
2785
2786   // Add a NOP immediately after the branch instruction when using the 64-bit
2787   // SVR4 ABI. At link time, if caller and callee are in a different module and
2788   // thus have a different TOC, the call will be replaced with a call to a stub
2789   // function which saves the current TOC, loads the TOC of the callee and
2790   // branches to the callee. The NOP will be replaced with a load instruction
2791   // which restores the TOC of the caller from the TOC save slot of the current
2792   // stack frame. If caller and callee belong to the same module (and have the
2793   // same TOC), the NOP will remain unchanged.
2794   if (!isTailCall && PPCSubTarget.isSVR4ABI()&& PPCSubTarget.isPPC64()) {
2795     SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
2796     if (CallOpc == PPCISD::BCTRL_SVR4) {
2797       // This is a call through a function pointer.
2798       // Restore the caller TOC from the save area into R2.
2799       // See PrepareCall() for more information about calls through function
2800       // pointers in the 64-bit SVR4 ABI.
2801       // We are using a target-specific load with r2 hard coded, because the
2802       // result of a target-independent load would never go directly into r2,
2803       // since r2 is a reserved register (which prevents the register allocator
2804       // from allocating it), resulting in an additional register being
2805       // allocated and an unnecessary move instruction being generated.
2806       Chain = DAG.getNode(PPCISD::TOC_RESTORE, dl, VTs, Chain, InFlag);
2807       InFlag = Chain.getValue(1);
2808     } else {
2809       // Otherwise insert NOP.
2810       InFlag = DAG.getNode(PPCISD::NOP, dl, MVT::Glue, InFlag);
2811     }
2812   }
2813
2814   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2815                              DAG.getIntPtrConstant(BytesCalleePops, true),
2816                              InFlag);
2817   if (!Ins.empty())
2818     InFlag = Chain.getValue(1);
2819
2820   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2821                          Ins, dl, DAG, InVals);
2822 }
2823
2824 SDValue
2825 PPCTargetLowering::LowerCall(SDValue Chain, SDValue Callee,
2826                              CallingConv::ID CallConv, bool isVarArg,
2827                              bool &isTailCall,
2828                              const SmallVectorImpl<ISD::OutputArg> &Outs,
2829                              const SmallVectorImpl<SDValue> &OutVals,
2830                              const SmallVectorImpl<ISD::InputArg> &Ins,
2831                              DebugLoc dl, SelectionDAG &DAG,
2832                              SmallVectorImpl<SDValue> &InVals) const {
2833   if (isTailCall)
2834     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv, isVarArg,
2835                                                    Ins, DAG);
2836
2837   if (PPCSubTarget.isSVR4ABI() && !PPCSubTarget.isPPC64())
2838     return LowerCall_SVR4(Chain, Callee, CallConv, isVarArg,
2839                           isTailCall, Outs, OutVals, Ins,
2840                           dl, DAG, InVals);
2841
2842   return LowerCall_Darwin(Chain, Callee, CallConv, isVarArg,
2843                           isTailCall, Outs, OutVals, Ins,
2844                           dl, DAG, InVals);
2845 }
2846
2847 SDValue
2848 PPCTargetLowering::LowerCall_SVR4(SDValue Chain, SDValue Callee,
2849                                   CallingConv::ID CallConv, bool isVarArg,
2850                                   bool isTailCall,
2851                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
2852                                   const SmallVectorImpl<SDValue> &OutVals,
2853                                   const SmallVectorImpl<ISD::InputArg> &Ins,
2854                                   DebugLoc dl, SelectionDAG &DAG,
2855                                   SmallVectorImpl<SDValue> &InVals) const {
2856   // See PPCTargetLowering::LowerFormalArguments_SVR4() for a description
2857   // of the 32-bit SVR4 ABI stack frame layout.
2858
2859   assert((CallConv == CallingConv::C ||
2860           CallConv == CallingConv::Fast) && "Unknown calling convention!");
2861
2862   unsigned PtrByteSize = 4;
2863
2864   MachineFunction &MF = DAG.getMachineFunction();
2865
2866   // Mark this function as potentially containing a function that contains a
2867   // tail call. As a consequence the frame pointer will be used for dynamicalloc
2868   // and restoring the callers stack pointer in this functions epilog. This is
2869   // done because by tail calling the called function might overwrite the value
2870   // in this function's (MF) stack pointer stack slot 0(SP).
2871   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
2872     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
2873
2874   // Count how many bytes are to be pushed on the stack, including the linkage
2875   // area, parameter list area and the part of the local variable space which
2876   // contains copies of aggregates which are passed by value.
2877
2878   // Assign locations to all of the outgoing arguments.
2879   SmallVector<CCValAssign, 16> ArgLocs;
2880   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2881                  getTargetMachine(), ArgLocs, *DAG.getContext());
2882
2883   // Reserve space for the linkage area on the stack.
2884   CCInfo.AllocateStack(PPCFrameLowering::getLinkageSize(false, false), PtrByteSize);
2885
2886   if (isVarArg) {
2887     // Handle fixed and variable vector arguments differently.
2888     // Fixed vector arguments go into registers as long as registers are
2889     // available. Variable vector arguments always go into memory.
2890     unsigned NumArgs = Outs.size();
2891
2892     for (unsigned i = 0; i != NumArgs; ++i) {
2893       MVT ArgVT = Outs[i].VT;
2894       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2895       bool Result;
2896
2897       if (Outs[i].IsFixed) {
2898         Result = CC_PPC_SVR4(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags,
2899                              CCInfo);
2900       } else {
2901         Result = CC_PPC_SVR4_VarArg(i, ArgVT, ArgVT, CCValAssign::Full,
2902                                     ArgFlags, CCInfo);
2903       }
2904
2905       if (Result) {
2906 #ifndef NDEBUG
2907         errs() << "Call operand #" << i << " has unhandled type "
2908              << EVT(ArgVT).getEVTString() << "\n";
2909 #endif
2910         llvm_unreachable(0);
2911       }
2912     }
2913   } else {
2914     // All arguments are treated the same.
2915     CCInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4);
2916   }
2917
2918   // Assign locations to all of the outgoing aggregate by value arguments.
2919   SmallVector<CCValAssign, 16> ByValArgLocs;
2920   CCState CCByValInfo(CallConv, isVarArg, DAG.getMachineFunction(),
2921                       getTargetMachine(), ByValArgLocs, *DAG.getContext());
2922
2923   // Reserve stack space for the allocations in CCInfo.
2924   CCByValInfo.AllocateStack(CCInfo.getNextStackOffset(), PtrByteSize);
2925
2926   CCByValInfo.AnalyzeCallOperands(Outs, CC_PPC_SVR4_ByVal);
2927
2928   // Size of the linkage area, parameter list area and the part of the local
2929   // space variable where copies of aggregates which are passed by value are
2930   // stored.
2931   unsigned NumBytes = CCByValInfo.getNextStackOffset();
2932
2933   // Calculate by how many bytes the stack has to be adjusted in case of tail
2934   // call optimization.
2935   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
2936
2937   // Adjust the stack pointer for the new arguments...
2938   // These operations are automatically eliminated by the prolog/epilog pass
2939   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
2940   SDValue CallSeqStart = Chain;
2941
2942   // Load the return address and frame pointer so it can be moved somewhere else
2943   // later.
2944   SDValue LROp, FPOp;
2945   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, false,
2946                                        dl);
2947
2948   // Set up a copy of the stack pointer for use loading and storing any
2949   // arguments that may not fit in the registers available for argument
2950   // passing.
2951   SDValue StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
2952
2953   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2954   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
2955   SmallVector<SDValue, 8> MemOpChains;
2956
2957   bool seenFloatArg = false;
2958   // Walk the register/memloc assignments, inserting copies/loads.
2959   for (unsigned i = 0, j = 0, e = ArgLocs.size();
2960        i != e;
2961        ++i) {
2962     CCValAssign &VA = ArgLocs[i];
2963     SDValue Arg = OutVals[i];
2964     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2965
2966     if (Flags.isByVal()) {
2967       // Argument is an aggregate which is passed by value, thus we need to
2968       // create a copy of it in the local variable space of the current stack
2969       // frame (which is the stack frame of the caller) and pass the address of
2970       // this copy to the callee.
2971       assert((j < ByValArgLocs.size()) && "Index out of bounds!");
2972       CCValAssign &ByValVA = ByValArgLocs[j++];
2973       assert((VA.getValNo() == ByValVA.getValNo()) && "ValNo mismatch!");
2974
2975       // Memory reserved in the local variable space of the callers stack frame.
2976       unsigned LocMemOffset = ByValVA.getLocMemOffset();
2977
2978       SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2979       PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2980
2981       // Create a copy of the argument in the local area of the current
2982       // stack frame.
2983       SDValue MemcpyCall =
2984         CreateCopyOfByValArgument(Arg, PtrOff,
2985                                   CallSeqStart.getNode()->getOperand(0),
2986                                   Flags, DAG, dl);
2987
2988       // This must go outside the CALLSEQ_START..END.
2989       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
2990                            CallSeqStart.getNode()->getOperand(1));
2991       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
2992                              NewCallSeqStart.getNode());
2993       Chain = CallSeqStart = NewCallSeqStart;
2994
2995       // Pass the address of the aggregate copy on the stack either in a
2996       // physical register or in the parameter list area of the current stack
2997       // frame to the callee.
2998       Arg = PtrOff;
2999     }
3000
3001     if (VA.isRegLoc()) {
3002       seenFloatArg |= VA.getLocVT().isFloatingPoint();
3003       // Put argument in a physical register.
3004       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3005     } else {
3006       // Put argument in the parameter list area of the current stack frame.
3007       assert(VA.isMemLoc());
3008       unsigned LocMemOffset = VA.getLocMemOffset();
3009
3010       if (!isTailCall) {
3011         SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
3012         PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
3013
3014         MemOpChains.push_back(DAG.getStore(Chain, dl, Arg, PtrOff,
3015                                            MachinePointerInfo(),
3016                                            false, false, 0));
3017       } else {
3018         // Calculate and remember argument location.
3019         CalculateTailCallArgDest(DAG, MF, false, Arg, SPDiff, LocMemOffset,
3020                                  TailCallArguments);
3021       }
3022     }
3023   }
3024
3025   if (!MemOpChains.empty())
3026     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3027                         &MemOpChains[0], MemOpChains.size());
3028
3029   // Set CR6 to true if this is a vararg call with floating args passed in
3030   // registers.
3031   if (isVarArg) {
3032     SDValue SetCR(DAG.getMachineNode(seenFloatArg ? PPC::CRSET : PPC::CRUNSET,
3033                                      dl, MVT::i32), 0);
3034     RegsToPass.push_back(std::make_pair(unsigned(PPC::CR1EQ), SetCR));
3035   }
3036
3037   // Build a sequence of copy-to-reg nodes chained together with token chain
3038   // and flag operands which copy the outgoing args into the appropriate regs.
3039   SDValue InFlag;
3040   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3041     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3042                              RegsToPass[i].second, InFlag);
3043     InFlag = Chain.getValue(1);
3044   }
3045
3046   if (isTailCall)
3047     PrepareTailCall(DAG, InFlag, Chain, dl, false, SPDiff, NumBytes, LROp, FPOp,
3048                     false, TailCallArguments);
3049
3050   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3051                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3052                     Ins, InVals);
3053 }
3054
3055 SDValue
3056 PPCTargetLowering::LowerCall_Darwin(SDValue Chain, SDValue Callee,
3057                                     CallingConv::ID CallConv, bool isVarArg,
3058                                     bool isTailCall,
3059                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3060                                     const SmallVectorImpl<SDValue> &OutVals,
3061                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3062                                     DebugLoc dl, SelectionDAG &DAG,
3063                                     SmallVectorImpl<SDValue> &InVals) const {
3064
3065   unsigned NumOps  = Outs.size();
3066
3067   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3068   bool isPPC64 = PtrVT == MVT::i64;
3069   unsigned PtrByteSize = isPPC64 ? 8 : 4;
3070
3071   MachineFunction &MF = DAG.getMachineFunction();
3072
3073   // Mark this function as potentially containing a function that contains a
3074   // tail call. As a consequence the frame pointer will be used for dynamicalloc
3075   // and restoring the callers stack pointer in this functions epilog. This is
3076   // done because by tail calling the called function might overwrite the value
3077   // in this function's (MF) stack pointer stack slot 0(SP).
3078   if (GuaranteedTailCallOpt && CallConv==CallingConv::Fast)
3079     MF.getInfo<PPCFunctionInfo>()->setHasFastCall();
3080
3081   unsigned nAltivecParamsAtEnd = 0;
3082
3083   // Count how many bytes are to be pushed on the stack, including the linkage
3084   // area, and parameter passing area.  We start with 24/48 bytes, which is
3085   // prereserved space for [SP][CR][LR][3 x unused].
3086   unsigned NumBytes =
3087     CalculateParameterAndLinkageAreaSize(DAG, isPPC64, isVarArg, CallConv,
3088                                          Outs, OutVals,
3089                                          nAltivecParamsAtEnd);
3090
3091   // Calculate by how many bytes the stack has to be adjusted in case of tail
3092   // call optimization.
3093   int SPDiff = CalculateTailCallSPDiff(DAG, isTailCall, NumBytes);
3094
3095   // To protect arguments on the stack from being clobbered in a tail call,
3096   // force all the loads to happen before doing any other lowering.
3097   if (isTailCall)
3098     Chain = DAG.getStackArgumentTokenFactor(Chain);
3099
3100   // Adjust the stack pointer for the new arguments...
3101   // These operations are automatically eliminated by the prolog/epilog pass
3102   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
3103   SDValue CallSeqStart = Chain;
3104
3105   // Load the return address and frame pointer so it can be move somewhere else
3106   // later.
3107   SDValue LROp, FPOp;
3108   Chain = EmitTailCallLoadFPAndRetAddr(DAG, SPDiff, Chain, LROp, FPOp, true,
3109                                        dl);
3110
3111   // Set up a copy of the stack pointer for use loading and storing any
3112   // arguments that may not fit in the registers available for argument
3113   // passing.
3114   SDValue StackPtr;
3115   if (isPPC64)
3116     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
3117   else
3118     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
3119
3120   // Figure out which arguments are going to go in registers, and which in
3121   // memory.  Also, if this is a vararg function, floating point operations
3122   // must be stored to our stack, and loaded into integer regs as well, if
3123   // any integer regs are available for argument passing.
3124   unsigned ArgOffset = PPCFrameLowering::getLinkageSize(isPPC64, true);
3125   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
3126
3127   static const unsigned GPR_32[] = {           // 32-bit registers.
3128     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
3129     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
3130   };
3131   static const unsigned GPR_64[] = {           // 64-bit registers.
3132     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
3133     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
3134   };
3135   static const unsigned *FPR = GetFPR();
3136
3137   static const unsigned VR[] = {
3138     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
3139     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
3140   };
3141   const unsigned NumGPRs = array_lengthof(GPR_32);
3142   const unsigned NumFPRs = 13;
3143   const unsigned NumVRs  = array_lengthof(VR);
3144
3145   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
3146
3147   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3148   SmallVector<TailCallArgumentInfo, 8> TailCallArguments;
3149
3150   SmallVector<SDValue, 8> MemOpChains;
3151   for (unsigned i = 0; i != NumOps; ++i) {
3152     SDValue Arg = OutVals[i];
3153     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3154
3155     // PtrOff will be used to store the current argument to the stack if a
3156     // register cannot be found for it.
3157     SDValue PtrOff;
3158
3159     PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
3160
3161     PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3162
3163     // On PPC64, promote integers to 64-bit values.
3164     if (isPPC64 && Arg.getValueType() == MVT::i32) {
3165       // FIXME: Should this use ANY_EXTEND if neither sext nor zext?
3166       unsigned ExtOp = Flags.isSExt() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
3167       Arg = DAG.getNode(ExtOp, dl, MVT::i64, Arg);
3168     }
3169
3170     // FIXME memcpy is used way more than necessary.  Correctness first.
3171     if (Flags.isByVal()) {
3172       unsigned Size = Flags.getByValSize();
3173       if (Size==1 || Size==2) {
3174         // Very small objects are passed right-justified.
3175         // Everything else is passed left-justified.
3176         EVT VT = (Size==1) ? MVT::i8 : MVT::i16;
3177         if (GPR_idx != NumGPRs) {
3178           SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, PtrVT, Chain, Arg,
3179                                         MachinePointerInfo(), VT,
3180                                         false, false, 0);
3181           MemOpChains.push_back(Load.getValue(1));
3182           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3183
3184           ArgOffset += PtrByteSize;
3185         } else {
3186           SDValue Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
3187           SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, Const);
3188           SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
3189                                 CallSeqStart.getNode()->getOperand(0),
3190                                 Flags, DAG, dl);
3191           // This must go outside the CALLSEQ_START..END.
3192           SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3193                                CallSeqStart.getNode()->getOperand(1));
3194           DAG.ReplaceAllUsesWith(CallSeqStart.getNode(),
3195                                  NewCallSeqStart.getNode());
3196           Chain = CallSeqStart = NewCallSeqStart;
3197           ArgOffset += PtrByteSize;
3198         }
3199         continue;
3200       }
3201       // Copy entire object into memory.  There are cases where gcc-generated
3202       // code assumes it is there, even if it could be put entirely into
3203       // registers.  (This is not what the doc says.)
3204       SDValue MemcpyCall = CreateCopyOfByValArgument(Arg, PtrOff,
3205                             CallSeqStart.getNode()->getOperand(0),
3206                             Flags, DAG, dl);
3207       // This must go outside the CALLSEQ_START..END.
3208       SDValue NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
3209                            CallSeqStart.getNode()->getOperand(1));
3210       DAG.ReplaceAllUsesWith(CallSeqStart.getNode(), NewCallSeqStart.getNode());
3211       Chain = CallSeqStart = NewCallSeqStart;
3212       // And copy the pieces of it that fit into registers.
3213       for (unsigned j=0; j<Size; j+=PtrByteSize) {
3214         SDValue Const = DAG.getConstant(j, PtrOff.getValueType());
3215         SDValue AddArg = DAG.getNode(ISD::ADD, dl, PtrVT, Arg, Const);
3216         if (GPR_idx != NumGPRs) {
3217           SDValue Load = DAG.getLoad(PtrVT, dl, Chain, AddArg,
3218                                      MachinePointerInfo(),
3219                                      false, false, false, 0);
3220           MemOpChains.push_back(Load.getValue(1));
3221           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3222           ArgOffset += PtrByteSize;
3223         } else {
3224           ArgOffset += ((Size - j + PtrByteSize-1)/PtrByteSize)*PtrByteSize;
3225           break;
3226         }
3227       }
3228       continue;
3229     }
3230
3231     switch (Arg.getValueType().getSimpleVT().SimpleTy) {
3232     default: llvm_unreachable("Unexpected ValueType for argument!");
3233     case MVT::i32:
3234     case MVT::i64:
3235       if (GPR_idx != NumGPRs) {
3236         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
3237       } else {
3238         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3239                          isPPC64, isTailCall, false, MemOpChains,
3240                          TailCallArguments, dl);
3241       }
3242       ArgOffset += PtrByteSize;
3243       break;
3244     case MVT::f32:
3245     case MVT::f64:
3246       if (FPR_idx != NumFPRs) {
3247         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
3248
3249         if (isVarArg) {
3250           SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3251                                        MachinePointerInfo(), false, false, 0);
3252           MemOpChains.push_back(Store);
3253
3254           // Float varargs are always shadowed in available integer registers
3255           if (GPR_idx != NumGPRs) {
3256             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3257                                        MachinePointerInfo(), false, false,
3258                                        false, 0);
3259             MemOpChains.push_back(Load.getValue(1));
3260             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3261           }
3262           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
3263             SDValue ConstFour = DAG.getConstant(4, PtrOff.getValueType());
3264             PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff, ConstFour);
3265             SDValue Load = DAG.getLoad(PtrVT, dl, Store, PtrOff,
3266                                        MachinePointerInfo(),
3267                                        false, false, false, 0);
3268             MemOpChains.push_back(Load.getValue(1));
3269             RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3270           }
3271         } else {
3272           // If we have any FPRs remaining, we may also have GPRs remaining.
3273           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
3274           // GPRs.
3275           if (GPR_idx != NumGPRs)
3276             ++GPR_idx;
3277           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
3278               !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
3279             ++GPR_idx;
3280         }
3281       } else {
3282         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3283                          isPPC64, isTailCall, false, MemOpChains,
3284                          TailCallArguments, dl);
3285       }
3286       if (isPPC64)
3287         ArgOffset += 8;
3288       else
3289         ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
3290       break;
3291     case MVT::v4f32:
3292     case MVT::v4i32:
3293     case MVT::v8i16:
3294     case MVT::v16i8:
3295       if (isVarArg) {
3296         // These go aligned on the stack, or in the corresponding R registers
3297         // when within range.  The Darwin PPC ABI doc claims they also go in
3298         // V registers; in fact gcc does this only for arguments that are
3299         // prototyped, not for those that match the ...  We do it for all
3300         // arguments, seems to work.
3301         while (ArgOffset % 16 !=0) {
3302           ArgOffset += PtrByteSize;
3303           if (GPR_idx != NumGPRs)
3304             GPR_idx++;
3305         }
3306         // We could elide this store in the case where the object fits
3307         // entirely in R registers.  Maybe later.
3308         PtrOff = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr,
3309                             DAG.getConstant(ArgOffset, PtrVT));
3310         SDValue Store = DAG.getStore(Chain, dl, Arg, PtrOff,
3311                                      MachinePointerInfo(), false, false, 0);
3312         MemOpChains.push_back(Store);
3313         if (VR_idx != NumVRs) {
3314           SDValue Load = DAG.getLoad(MVT::v4f32, dl, Store, PtrOff,
3315                                      MachinePointerInfo(),
3316                                      false, false, false, 0);
3317           MemOpChains.push_back(Load.getValue(1));
3318           RegsToPass.push_back(std::make_pair(VR[VR_idx++], Load));
3319         }
3320         ArgOffset += 16;
3321         for (unsigned i=0; i<16; i+=PtrByteSize) {
3322           if (GPR_idx == NumGPRs)
3323             break;
3324           SDValue Ix = DAG.getNode(ISD::ADD, dl, PtrVT, PtrOff,
3325                                   DAG.getConstant(i, PtrVT));
3326           SDValue Load = DAG.getLoad(PtrVT, dl, Store, Ix, MachinePointerInfo(),
3327                                      false, false, false, 0);
3328           MemOpChains.push_back(Load.getValue(1));
3329           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
3330         }
3331         break;
3332       }
3333
3334       // Non-varargs Altivec params generally go in registers, but have
3335       // stack space allocated at the end.
3336       if (VR_idx != NumVRs) {
3337         // Doesn't have GPR space allocated.
3338         RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
3339       } else if (nAltivecParamsAtEnd==0) {
3340         // We are emitting Altivec params in order.
3341         LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3342                          isPPC64, isTailCall, true, MemOpChains,
3343                          TailCallArguments, dl);
3344         ArgOffset += 16;
3345       }
3346       break;
3347     }
3348   }
3349   // If all Altivec parameters fit in registers, as they usually do,
3350   // they get stack space following the non-Altivec parameters.  We
3351   // don't track this here because nobody below needs it.
3352   // If there are more Altivec parameters than fit in registers emit
3353   // the stores here.
3354   if (!isVarArg && nAltivecParamsAtEnd > NumVRs) {
3355     unsigned j = 0;
3356     // Offset is aligned; skip 1st 12 params which go in V registers.
3357     ArgOffset = ((ArgOffset+15)/16)*16;
3358     ArgOffset += 12*16;
3359     for (unsigned i = 0; i != NumOps; ++i) {
3360       SDValue Arg = OutVals[i];
3361       EVT ArgType = Outs[i].VT;
3362       if (ArgType==MVT::v4f32 || ArgType==MVT::v4i32 ||
3363           ArgType==MVT::v8i16 || ArgType==MVT::v16i8) {
3364         if (++j > NumVRs) {
3365           SDValue PtrOff;
3366           // We are emitting Altivec params in order.
3367           LowerMemOpCallTo(DAG, MF, Chain, Arg, PtrOff, SPDiff, ArgOffset,
3368                            isPPC64, isTailCall, true, MemOpChains,
3369                            TailCallArguments, dl);
3370           ArgOffset += 16;
3371         }
3372       }
3373     }
3374   }
3375
3376   if (!MemOpChains.empty())
3377     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
3378                         &MemOpChains[0], MemOpChains.size());
3379
3380   // Check if this is an indirect call (MTCTR/BCTRL).
3381   // See PrepareCall() for more information about calls through function
3382   // pointers in the 64-bit SVR4 ABI.
3383   if (!isTailCall && isPPC64 && PPCSubTarget.isSVR4ABI() &&
3384       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3385       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3386       !isBLACompatibleAddress(Callee, DAG)) {
3387     // Load r2 into a virtual register and store it to the TOC save area.
3388     SDValue Val = DAG.getCopyFromReg(Chain, dl, PPC::X2, MVT::i64);
3389     // TOC save area offset.
3390     SDValue PtrOff = DAG.getIntPtrConstant(40);
3391     SDValue AddPtr = DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, PtrOff);
3392     Chain = DAG.getStore(Val.getValue(1), dl, Val, AddPtr, MachinePointerInfo(),
3393                          false, false, 0);
3394   }
3395
3396   // On Darwin, R12 must contain the address of an indirect callee.  This does
3397   // not mean the MTCTR instruction must use R12; it's easier to model this as
3398   // an extra parameter, so do that.
3399   if (!isTailCall &&
3400       !dyn_cast<GlobalAddressSDNode>(Callee) &&
3401       !dyn_cast<ExternalSymbolSDNode>(Callee) &&
3402       !isBLACompatibleAddress(Callee, DAG))
3403     RegsToPass.push_back(std::make_pair((unsigned)(isPPC64 ? PPC::X12 :
3404                                                    PPC::R12), Callee));
3405
3406   // Build a sequence of copy-to-reg nodes chained together with token chain
3407   // and flag operands which copy the outgoing args into the appropriate regs.
3408   SDValue InFlag;
3409   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3410     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3411                              RegsToPass[i].second, InFlag);
3412     InFlag = Chain.getValue(1);
3413   }
3414
3415   if (isTailCall)
3416     PrepareTailCall(DAG, InFlag, Chain, dl, isPPC64, SPDiff, NumBytes, LROp,
3417                     FPOp, true, TailCallArguments);
3418
3419   return FinishCall(CallConv, dl, isTailCall, isVarArg, DAG,
3420                     RegsToPass, InFlag, Chain, Callee, SPDiff, NumBytes,
3421                     Ins, InVals);
3422 }
3423
3424 bool
3425 PPCTargetLowering::CanLowerReturn(CallingConv::ID CallConv,
3426                                   MachineFunction &MF, bool isVarArg,
3427                                   const SmallVectorImpl<ISD::OutputArg> &Outs,
3428                                   LLVMContext &Context) const {
3429   SmallVector<CCValAssign, 16> RVLocs;
3430   CCState CCInfo(CallConv, isVarArg, MF, getTargetMachine(),
3431                  RVLocs, Context);
3432   return CCInfo.CheckReturn(Outs, RetCC_PPC);
3433 }
3434
3435 SDValue
3436 PPCTargetLowering::LowerReturn(SDValue Chain,
3437                                CallingConv::ID CallConv, bool isVarArg,
3438                                const SmallVectorImpl<ISD::OutputArg> &Outs,
3439                                const SmallVectorImpl<SDValue> &OutVals,
3440                                DebugLoc dl, SelectionDAG &DAG) const {
3441
3442   SmallVector<CCValAssign, 16> RVLocs;
3443   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(),
3444                  getTargetMachine(), RVLocs, *DAG.getContext());
3445   CCInfo.AnalyzeReturn(Outs, RetCC_PPC);
3446
3447   // If this is the first return lowered for this function, add the regs to the
3448   // liveout set for the function.
3449   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
3450     for (unsigned i = 0; i != RVLocs.size(); ++i)
3451       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
3452   }
3453
3454   SDValue Flag;
3455
3456   // Copy the result values into the output registers.
3457   for (unsigned i = 0; i != RVLocs.size(); ++i) {
3458     CCValAssign &VA = RVLocs[i];
3459     assert(VA.isRegLoc() && "Can only return in registers!");
3460     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(),
3461                              OutVals[i], Flag);
3462     Flag = Chain.getValue(1);
3463   }
3464
3465   if (Flag.getNode())
3466     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain, Flag);
3467   else
3468     return DAG.getNode(PPCISD::RET_FLAG, dl, MVT::Other, Chain);
3469 }
3470
3471 SDValue PPCTargetLowering::LowerSTACKRESTORE(SDValue Op, SelectionDAG &DAG,
3472                                    const PPCSubtarget &Subtarget) const {
3473   // When we pop the dynamic allocation we need to restore the SP link.
3474   DebugLoc dl = Op.getDebugLoc();
3475
3476   // Get the corect type for pointers.
3477   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3478
3479   // Construct the stack pointer operand.
3480   bool isPPC64 = Subtarget.isPPC64();
3481   unsigned SP = isPPC64 ? PPC::X1 : PPC::R1;
3482   SDValue StackPtr = DAG.getRegister(SP, PtrVT);
3483
3484   // Get the operands for the STACKRESTORE.
3485   SDValue Chain = Op.getOperand(0);
3486   SDValue SaveSP = Op.getOperand(1);
3487
3488   // Load the old link SP.
3489   SDValue LoadLinkSP = DAG.getLoad(PtrVT, dl, Chain, StackPtr,
3490                                    MachinePointerInfo(),
3491                                    false, false, false, 0);
3492
3493   // Restore the stack pointer.
3494   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), dl, SP, SaveSP);
3495
3496   // Store the old link SP.
3497   return DAG.getStore(Chain, dl, LoadLinkSP, StackPtr, MachinePointerInfo(),
3498                       false, false, 0);
3499 }
3500
3501
3502
3503 SDValue
3504 PPCTargetLowering::getReturnAddrFrameIndex(SelectionDAG & DAG) const {
3505   MachineFunction &MF = DAG.getMachineFunction();
3506   bool isPPC64 = PPCSubTarget.isPPC64();
3507   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3508   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3509
3510   // Get current frame pointer save index.  The users of this index will be
3511   // primarily DYNALLOC instructions.
3512   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3513   int RASI = FI->getReturnAddrSaveIndex();
3514
3515   // If the frame pointer save index hasn't been defined yet.
3516   if (!RASI) {
3517     // Find out what the fix offset of the frame pointer save area.
3518     int LROffset = PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI);
3519     // Allocate the frame index for frame pointer save area.
3520     RASI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, LROffset, true);
3521     // Save the result.
3522     FI->setReturnAddrSaveIndex(RASI);
3523   }
3524   return DAG.getFrameIndex(RASI, PtrVT);
3525 }
3526
3527 SDValue
3528 PPCTargetLowering::getFramePointerFrameIndex(SelectionDAG & DAG) const {
3529   MachineFunction &MF = DAG.getMachineFunction();
3530   bool isPPC64 = PPCSubTarget.isPPC64();
3531   bool isDarwinABI = PPCSubTarget.isDarwinABI();
3532   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3533
3534   // Get current frame pointer save index.  The users of this index will be
3535   // primarily DYNALLOC instructions.
3536   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
3537   int FPSI = FI->getFramePointerSaveIndex();
3538
3539   // If the frame pointer save index hasn't been defined yet.
3540   if (!FPSI) {
3541     // Find out what the fix offset of the frame pointer save area.
3542     int FPOffset = PPCFrameLowering::getFramePointerSaveOffset(isPPC64,
3543                                                            isDarwinABI);
3544
3545     // Allocate the frame index for frame pointer save area.
3546     FPSI = MF.getFrameInfo()->CreateFixedObject(isPPC64? 8 : 4, FPOffset, true);
3547     // Save the result.
3548     FI->setFramePointerSaveIndex(FPSI);
3549   }
3550   return DAG.getFrameIndex(FPSI, PtrVT);
3551 }
3552
3553 SDValue PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
3554                                          SelectionDAG &DAG,
3555                                          const PPCSubtarget &Subtarget) const {
3556   // Get the inputs.
3557   SDValue Chain = Op.getOperand(0);
3558   SDValue Size  = Op.getOperand(1);
3559   DebugLoc dl = Op.getDebugLoc();
3560
3561   // Get the corect type for pointers.
3562   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3563   // Negate the size.
3564   SDValue NegSize = DAG.getNode(ISD::SUB, dl, PtrVT,
3565                                   DAG.getConstant(0, PtrVT), Size);
3566   // Construct a node for the frame pointer save index.
3567   SDValue FPSIdx = getFramePointerFrameIndex(DAG);
3568   // Build a DYNALLOC node.
3569   SDValue Ops[3] = { Chain, NegSize, FPSIdx };
3570   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
3571   return DAG.getNode(PPCISD::DYNALLOC, dl, VTs, Ops, 3);
3572 }
3573
3574 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
3575 /// possible.
3576 SDValue PPCTargetLowering::LowerSELECT_CC(SDValue Op, SelectionDAG &DAG) const {
3577   // Not FP? Not a fsel.
3578   if (!Op.getOperand(0).getValueType().isFloatingPoint() ||
3579       !Op.getOperand(2).getValueType().isFloatingPoint())
3580     return Op;
3581
3582   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3583
3584   // Cannot handle SETEQ/SETNE.
3585   if (CC == ISD::SETEQ || CC == ISD::SETNE) return Op;
3586
3587   EVT ResVT = Op.getValueType();
3588   EVT CmpVT = Op.getOperand(0).getValueType();
3589   SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3590   SDValue TV  = Op.getOperand(2), FV  = Op.getOperand(3);
3591   DebugLoc dl = Op.getDebugLoc();
3592
3593   // If the RHS of the comparison is a 0.0, we don't need to do the
3594   // subtraction at all.
3595   if (isFloatingPointZero(RHS))
3596     switch (CC) {
3597     default: break;       // SETUO etc aren't handled by fsel.
3598     case ISD::SETULT:
3599     case ISD::SETLT:
3600       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3601     case ISD::SETOGE:
3602     case ISD::SETGE:
3603       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3604         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3605       return DAG.getNode(PPCISD::FSEL, dl, ResVT, LHS, TV, FV);
3606     case ISD::SETUGT:
3607     case ISD::SETGT:
3608       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
3609     case ISD::SETOLE:
3610     case ISD::SETLE:
3611       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
3612         LHS = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, LHS);
3613       return DAG.getNode(PPCISD::FSEL, dl, ResVT,
3614                          DAG.getNode(ISD::FNEG, dl, MVT::f64, LHS), TV, FV);
3615     }
3616
3617   SDValue Cmp;
3618   switch (CC) {
3619   default: break;       // SETUO etc aren't handled by fsel.
3620   case ISD::SETULT:
3621   case ISD::SETLT:
3622     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3623     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3624       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3625       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3626   case ISD::SETOGE:
3627   case ISD::SETGE:
3628     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, LHS, RHS);
3629     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3630       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3631       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3632   case ISD::SETUGT:
3633   case ISD::SETGT:
3634     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3635     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3636       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3637       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, FV, TV);
3638   case ISD::SETOLE:
3639   case ISD::SETLE:
3640     Cmp = DAG.getNode(ISD::FSUB, dl, CmpVT, RHS, LHS);
3641     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
3642       Cmp = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Cmp);
3643       return DAG.getNode(PPCISD::FSEL, dl, ResVT, Cmp, TV, FV);
3644   }
3645   return Op;
3646 }
3647
3648 // FIXME: Split this code up when LegalizeDAGTypes lands.
3649 SDValue PPCTargetLowering::LowerFP_TO_INT(SDValue Op, SelectionDAG &DAG,
3650                                            DebugLoc dl) const {
3651   assert(Op.getOperand(0).getValueType().isFloatingPoint());
3652   SDValue Src = Op.getOperand(0);
3653   if (Src.getValueType() == MVT::f32)
3654     Src = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Src);
3655
3656   SDValue Tmp;
3657   switch (Op.getValueType().getSimpleVT().SimpleTy) {
3658   default: llvm_unreachable("Unhandled FP_TO_INT type in custom expander!");
3659   case MVT::i32:
3660     Tmp = DAG.getNode(Op.getOpcode()==ISD::FP_TO_SINT ? PPCISD::FCTIWZ :
3661                                                          PPCISD::FCTIDZ,
3662                       dl, MVT::f64, Src);
3663     break;
3664   case MVT::i64:
3665     Tmp = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Src);
3666     break;
3667   }
3668
3669   // Convert the FP value to an int value through memory.
3670   SDValue FIPtr = DAG.CreateStackTemporary(MVT::f64);
3671
3672   // Emit a store to the stack slot.
3673   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Tmp, FIPtr,
3674                                MachinePointerInfo(), false, false, 0);
3675
3676   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
3677   // add in a bias.
3678   if (Op.getValueType() == MVT::i32)
3679     FIPtr = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr,
3680                         DAG.getConstant(4, FIPtr.getValueType()));
3681   return DAG.getLoad(Op.getValueType(), dl, Chain, FIPtr, MachinePointerInfo(),
3682                      false, false, false, 0);
3683 }
3684
3685 SDValue PPCTargetLowering::LowerSINT_TO_FP(SDValue Op,
3686                                            SelectionDAG &DAG) const {
3687   DebugLoc dl = Op.getDebugLoc();
3688   // Don't handle ppc_fp128 here; let it be lowered to a libcall.
3689   if (Op.getValueType() != MVT::f32 && Op.getValueType() != MVT::f64)
3690     return SDValue();
3691
3692   if (Op.getOperand(0).getValueType() == MVT::i64) {
3693     SDValue Bits = DAG.getNode(ISD::BITCAST, dl, MVT::f64, Op.getOperand(0));
3694     SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Bits);
3695     if (Op.getValueType() == MVT::f32)
3696       FP = DAG.getNode(ISD::FP_ROUND, dl,
3697                        MVT::f32, FP, DAG.getIntPtrConstant(0));
3698     return FP;
3699   }
3700
3701   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
3702          "Unhandled SINT_TO_FP type in custom expander!");
3703   // Since we only generate this in 64-bit mode, we can take advantage of
3704   // 64-bit registers.  In particular, sign extend the input value into the
3705   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
3706   // then lfd it and fcfid it.
3707   MachineFunction &MF = DAG.getMachineFunction();
3708   MachineFrameInfo *FrameInfo = MF.getFrameInfo();
3709   int FrameIdx = FrameInfo->CreateStackObject(8, 8, false);
3710   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3711   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3712
3713   SDValue Ext64 = DAG.getNode(PPCISD::EXTSW_32, dl, MVT::i32,
3714                                 Op.getOperand(0));
3715
3716   // STD the extended value into the stack slot.
3717   MachineMemOperand *MMO =
3718     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FrameIdx),
3719                             MachineMemOperand::MOStore, 8, 8);
3720   SDValue Ops[] = { DAG.getEntryNode(), Ext64, FIdx };
3721   SDValue Store =
3722     DAG.getMemIntrinsicNode(PPCISD::STD_32, dl, DAG.getVTList(MVT::Other),
3723                             Ops, 4, MVT::i64, MMO);
3724   // Load the value as a double.
3725   SDValue Ld = DAG.getLoad(MVT::f64, dl, Store, FIdx, MachinePointerInfo(),
3726                            false, false, false, 0);
3727
3728   // FCFID it and return it.
3729   SDValue FP = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Ld);
3730   if (Op.getValueType() == MVT::f32)
3731     FP = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, FP, DAG.getIntPtrConstant(0));
3732   return FP;
3733 }
3734
3735 SDValue PPCTargetLowering::LowerFLT_ROUNDS_(SDValue Op,
3736                                             SelectionDAG &DAG) const {
3737   DebugLoc dl = Op.getDebugLoc();
3738   /*
3739    The rounding mode is in bits 30:31 of FPSR, and has the following
3740    settings:
3741      00 Round to nearest
3742      01 Round to 0
3743      10 Round to +inf
3744      11 Round to -inf
3745
3746   FLT_ROUNDS, on the other hand, expects the following:
3747     -1 Undefined
3748      0 Round to 0
3749      1 Round to nearest
3750      2 Round to +inf
3751      3 Round to -inf
3752
3753   To perform the conversion, we do:
3754     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
3755   */
3756
3757   MachineFunction &MF = DAG.getMachineFunction();
3758   EVT VT = Op.getValueType();
3759   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3760   std::vector<EVT> NodeTys;
3761   SDValue MFFSreg, InFlag;
3762
3763   // Save FP Control Word to register
3764   NodeTys.push_back(MVT::f64);    // return register
3765   NodeTys.push_back(MVT::Glue);   // unused in this context
3766   SDValue Chain = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
3767
3768   // Save FP register to stack slot
3769   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
3770   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
3771   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Chain,
3772                                StackSlot, MachinePointerInfo(), false, false,0);
3773
3774   // Load FP Control Word from low 32 bits of stack slot.
3775   SDValue Four = DAG.getConstant(4, PtrVT);
3776   SDValue Addr = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, Four);
3777   SDValue CWD = DAG.getLoad(MVT::i32, dl, Store, Addr, MachinePointerInfo(),
3778                             false, false, false, 0);
3779
3780   // Transform as necessary
3781   SDValue CWD1 =
3782     DAG.getNode(ISD::AND, dl, MVT::i32,
3783                 CWD, DAG.getConstant(3, MVT::i32));
3784   SDValue CWD2 =
3785     DAG.getNode(ISD::SRL, dl, MVT::i32,
3786                 DAG.getNode(ISD::AND, dl, MVT::i32,
3787                             DAG.getNode(ISD::XOR, dl, MVT::i32,
3788                                         CWD, DAG.getConstant(3, MVT::i32)),
3789                             DAG.getConstant(3, MVT::i32)),
3790                 DAG.getConstant(1, MVT::i32));
3791
3792   SDValue RetVal =
3793     DAG.getNode(ISD::XOR, dl, MVT::i32, CWD1, CWD2);
3794
3795   return DAG.getNode((VT.getSizeInBits() < 16 ?
3796                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
3797 }
3798
3799 SDValue PPCTargetLowering::LowerSHL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3800   EVT VT = Op.getValueType();
3801   unsigned BitWidth = VT.getSizeInBits();
3802   DebugLoc dl = Op.getDebugLoc();
3803   assert(Op.getNumOperands() == 3 &&
3804          VT == Op.getOperand(1).getValueType() &&
3805          "Unexpected SHL!");
3806
3807   // Expand into a bunch of logical ops.  Note that these ops
3808   // depend on the PPC behavior for oversized shift amounts.
3809   SDValue Lo = Op.getOperand(0);
3810   SDValue Hi = Op.getOperand(1);
3811   SDValue Amt = Op.getOperand(2);
3812   EVT AmtVT = Amt.getValueType();
3813
3814   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3815                              DAG.getConstant(BitWidth, AmtVT), Amt);
3816   SDValue Tmp2 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Amt);
3817   SDValue Tmp3 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Tmp1);
3818   SDValue Tmp4 = DAG.getNode(ISD::OR , dl, VT, Tmp2, Tmp3);
3819   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3820                              DAG.getConstant(-BitWidth, AmtVT));
3821   SDValue Tmp6 = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Tmp5);
3822   SDValue OutHi = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3823   SDValue OutLo = DAG.getNode(PPCISD::SHL, dl, VT, Lo, Amt);
3824   SDValue OutOps[] = { OutLo, OutHi };
3825   return DAG.getMergeValues(OutOps, 2, dl);
3826 }
3827
3828 SDValue PPCTargetLowering::LowerSRL_PARTS(SDValue Op, SelectionDAG &DAG) const {
3829   EVT VT = Op.getValueType();
3830   DebugLoc dl = Op.getDebugLoc();
3831   unsigned BitWidth = VT.getSizeInBits();
3832   assert(Op.getNumOperands() == 3 &&
3833          VT == Op.getOperand(1).getValueType() &&
3834          "Unexpected SRL!");
3835
3836   // Expand into a bunch of logical ops.  Note that these ops
3837   // depend on the PPC behavior for oversized shift amounts.
3838   SDValue Lo = Op.getOperand(0);
3839   SDValue Hi = Op.getOperand(1);
3840   SDValue Amt = Op.getOperand(2);
3841   EVT AmtVT = Amt.getValueType();
3842
3843   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3844                              DAG.getConstant(BitWidth, AmtVT), Amt);
3845   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3846   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3847   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3848   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3849                              DAG.getConstant(-BitWidth, AmtVT));
3850   SDValue Tmp6 = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Tmp5);
3851   SDValue OutLo = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp6);
3852   SDValue OutHi = DAG.getNode(PPCISD::SRL, dl, VT, Hi, Amt);
3853   SDValue OutOps[] = { OutLo, OutHi };
3854   return DAG.getMergeValues(OutOps, 2, dl);
3855 }
3856
3857 SDValue PPCTargetLowering::LowerSRA_PARTS(SDValue Op, SelectionDAG &DAG) const {
3858   DebugLoc dl = Op.getDebugLoc();
3859   EVT VT = Op.getValueType();
3860   unsigned BitWidth = VT.getSizeInBits();
3861   assert(Op.getNumOperands() == 3 &&
3862          VT == Op.getOperand(1).getValueType() &&
3863          "Unexpected SRA!");
3864
3865   // Expand into a bunch of logical ops, followed by a select_cc.
3866   SDValue Lo = Op.getOperand(0);
3867   SDValue Hi = Op.getOperand(1);
3868   SDValue Amt = Op.getOperand(2);
3869   EVT AmtVT = Amt.getValueType();
3870
3871   SDValue Tmp1 = DAG.getNode(ISD::SUB, dl, AmtVT,
3872                              DAG.getConstant(BitWidth, AmtVT), Amt);
3873   SDValue Tmp2 = DAG.getNode(PPCISD::SRL, dl, VT, Lo, Amt);
3874   SDValue Tmp3 = DAG.getNode(PPCISD::SHL, dl, VT, Hi, Tmp1);
3875   SDValue Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp3);
3876   SDValue Tmp5 = DAG.getNode(ISD::ADD, dl, AmtVT, Amt,
3877                              DAG.getConstant(-BitWidth, AmtVT));
3878   SDValue Tmp6 = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Tmp5);
3879   SDValue OutHi = DAG.getNode(PPCISD::SRA, dl, VT, Hi, Amt);
3880   SDValue OutLo = DAG.getSelectCC(dl, Tmp5, DAG.getConstant(0, AmtVT),
3881                                   Tmp4, Tmp6, ISD::SETLE);
3882   SDValue OutOps[] = { OutLo, OutHi };
3883   return DAG.getMergeValues(OutOps, 2, dl);
3884 }
3885
3886 //===----------------------------------------------------------------------===//
3887 // Vector related lowering.
3888 //
3889
3890 /// BuildSplatI - Build a canonical splati of Val with an element size of
3891 /// SplatSize.  Cast the result to VT.
3892 static SDValue BuildSplatI(int Val, unsigned SplatSize, EVT VT,
3893                              SelectionDAG &DAG, DebugLoc dl) {
3894   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
3895
3896   static const EVT VTys[] = { // canonical VT to use for each size.
3897     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
3898   };
3899
3900   EVT ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
3901
3902   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
3903   if (Val == -1)
3904     SplatSize = 1;
3905
3906   EVT CanonicalVT = VTys[SplatSize-1];
3907
3908   // Build a canonical splat for this value.
3909   SDValue Elt = DAG.getConstant(Val, MVT::i32);
3910   SmallVector<SDValue, 8> Ops;
3911   Ops.assign(CanonicalVT.getVectorNumElements(), Elt);
3912   SDValue Res = DAG.getNode(ISD::BUILD_VECTOR, dl, CanonicalVT,
3913                               &Ops[0], Ops.size());
3914   return DAG.getNode(ISD::BITCAST, dl, ReqVT, Res);
3915 }
3916
3917 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
3918 /// specified intrinsic ID.
3919 static SDValue BuildIntrinsicOp(unsigned IID, SDValue LHS, SDValue RHS,
3920                                 SelectionDAG &DAG, DebugLoc dl,
3921                                 EVT DestVT = MVT::Other) {
3922   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
3923   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3924                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
3925 }
3926
3927 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
3928 /// specified intrinsic ID.
3929 static SDValue BuildIntrinsicOp(unsigned IID, SDValue Op0, SDValue Op1,
3930                                 SDValue Op2, SelectionDAG &DAG,
3931                                 DebugLoc dl, EVT DestVT = MVT::Other) {
3932   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
3933   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, DestVT,
3934                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
3935 }
3936
3937
3938 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
3939 /// amount.  The result has the specified value type.
3940 static SDValue BuildVSLDOI(SDValue LHS, SDValue RHS, unsigned Amt,
3941                              EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3942   // Force LHS/RHS to be the right type.
3943   LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, LHS);
3944   RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, RHS);
3945
3946   int Ops[16];
3947   for (unsigned i = 0; i != 16; ++i)
3948     Ops[i] = i + Amt;
3949   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, LHS, RHS, Ops);
3950   return DAG.getNode(ISD::BITCAST, dl, VT, T);
3951 }
3952
3953 // If this is a case we can't handle, return null and let the default
3954 // expansion code take care of it.  If we CAN select this case, and if it
3955 // selects to a single instruction, return Op.  Otherwise, if we can codegen
3956 // this case more efficiently than a constant pool load, lower it to the
3957 // sequence of ops that should be used.
3958 SDValue PPCTargetLowering::LowerBUILD_VECTOR(SDValue Op,
3959                                              SelectionDAG &DAG) const {
3960   DebugLoc dl = Op.getDebugLoc();
3961   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
3962   assert(BVN != 0 && "Expected a BuildVectorSDNode in LowerBUILD_VECTOR");
3963
3964   // Check if this is a splat of a constant value.
3965   APInt APSplatBits, APSplatUndef;
3966   unsigned SplatBitSize;
3967   bool HasAnyUndefs;
3968   if (! BVN->isConstantSplat(APSplatBits, APSplatUndef, SplatBitSize,
3969                              HasAnyUndefs, 0, true) || SplatBitSize > 32)
3970     return SDValue();
3971
3972   unsigned SplatBits = APSplatBits.getZExtValue();
3973   unsigned SplatUndef = APSplatUndef.getZExtValue();
3974   unsigned SplatSize = SplatBitSize / 8;
3975
3976   // First, handle single instruction cases.
3977
3978   // All zeros?
3979   if (SplatBits == 0) {
3980     // Canonicalize all zero vectors to be v4i32.
3981     if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
3982       SDValue Z = DAG.getConstant(0, MVT::i32);
3983       Z = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Z, Z, Z, Z);
3984       Op = DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Z);
3985     }
3986     return Op;
3987   }
3988
3989   // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
3990   int32_t SextVal= (int32_t(SplatBits << (32-SplatBitSize)) >>
3991                     (32-SplatBitSize));
3992   if (SextVal >= -16 && SextVal <= 15)
3993     return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG, dl);
3994
3995
3996   // Two instruction sequences.
3997
3998   // If this value is in the range [-32,30] and is even, use:
3999   //    tmp = VSPLTI[bhw], result = add tmp, tmp
4000   if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
4001     SDValue Res = BuildSplatI(SextVal >> 1, SplatSize, MVT::Other, DAG, dl);
4002     Res = DAG.getNode(ISD::ADD, dl, Res.getValueType(), Res, Res);
4003     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4004   }
4005
4006   // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
4007   // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
4008   // for fneg/fabs.
4009   if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
4010     // Make -1 and vspltisw -1:
4011     SDValue OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG, dl);
4012
4013     // Make the VSLW intrinsic, computing 0x8000_0000.
4014     SDValue Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
4015                                    OnesV, DAG, dl);
4016
4017     // xor by OnesV to invert it.
4018     Res = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Res, OnesV);
4019     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4020   }
4021
4022   // Check to see if this is a wide variety of vsplti*, binop self cases.
4023   static const signed char SplatCsts[] = {
4024     -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
4025     -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
4026   };
4027
4028   for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
4029     // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
4030     // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
4031     int i = SplatCsts[idx];
4032
4033     // Figure out what shift amount will be used by altivec if shifted by i in
4034     // this splat size.
4035     unsigned TypeShiftAmt = i & (SplatBitSize-1);
4036
4037     // vsplti + shl self.
4038     if (SextVal == (i << (int)TypeShiftAmt)) {
4039       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4040       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4041         Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
4042         Intrinsic::ppc_altivec_vslw
4043       };
4044       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4045       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4046     }
4047
4048     // vsplti + srl self.
4049     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4050       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4051       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4052         Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
4053         Intrinsic::ppc_altivec_vsrw
4054       };
4055       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4056       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4057     }
4058
4059     // vsplti + sra self.
4060     if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
4061       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4062       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4063         Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
4064         Intrinsic::ppc_altivec_vsraw
4065       };
4066       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4067       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4068     }
4069
4070     // vsplti + rol self.
4071     if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
4072                          ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
4073       SDValue Res = BuildSplatI(i, SplatSize, MVT::Other, DAG, dl);
4074       static const unsigned IIDs[] = { // Intrinsic to use for each size.
4075         Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
4076         Intrinsic::ppc_altivec_vrlw
4077       };
4078       Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG, dl);
4079       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
4080     }
4081
4082     // t = vsplti c, result = vsldoi t, t, 1
4083     if (SextVal == ((i << 8) | (i < 0 ? 0xFF : 0))) {
4084       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4085       return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG, dl);
4086     }
4087     // t = vsplti c, result = vsldoi t, t, 2
4088     if (SextVal == ((i << 16) | (i < 0 ? 0xFFFF : 0))) {
4089       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4090       return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG, dl);
4091     }
4092     // t = vsplti c, result = vsldoi t, t, 3
4093     if (SextVal == ((i << 24) | (i < 0 ? 0xFFFFFF : 0))) {
4094       SDValue T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG, dl);
4095       return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG, dl);
4096     }
4097   }
4098
4099   // Three instruction sequences.
4100
4101   // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
4102   if (SextVal >= 0 && SextVal <= 31) {
4103     SDValue LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG, dl);
4104     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4105     LHS = DAG.getNode(ISD::SUB, dl, LHS.getValueType(), LHS, RHS);
4106     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4107   }
4108   // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
4109   if (SextVal >= -31 && SextVal <= 0) {
4110     SDValue LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG, dl);
4111     SDValue RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG, dl);
4112     LHS = DAG.getNode(ISD::ADD, dl, LHS.getValueType(), LHS, RHS);
4113     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), LHS);
4114   }
4115
4116   return SDValue();
4117 }
4118
4119 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4120 /// the specified operations to build the shuffle.
4121 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4122                                       SDValue RHS, SelectionDAG &DAG,
4123                                       DebugLoc dl) {
4124   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4125   unsigned LHSID = (PFEntry >> 13) & ((1 << 13)-1);
4126   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
4127
4128   enum {
4129     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
4130     OP_VMRGHW,
4131     OP_VMRGLW,
4132     OP_VSPLTISW0,
4133     OP_VSPLTISW1,
4134     OP_VSPLTISW2,
4135     OP_VSPLTISW3,
4136     OP_VSLDOI4,
4137     OP_VSLDOI8,
4138     OP_VSLDOI12
4139   };
4140
4141   if (OpNum == OP_COPY) {
4142     if (LHSID == (1*9+2)*9+3) return LHS;
4143     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
4144     return RHS;
4145   }
4146
4147   SDValue OpLHS, OpRHS;
4148   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
4149   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
4150
4151   int ShufIdxs[16];
4152   switch (OpNum) {
4153   default: llvm_unreachable("Unknown i32 permute!");
4154   case OP_VMRGHW:
4155     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
4156     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
4157     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
4158     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
4159     break;
4160   case OP_VMRGLW:
4161     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
4162     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
4163     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
4164     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
4165     break;
4166   case OP_VSPLTISW0:
4167     for (unsigned i = 0; i != 16; ++i)
4168       ShufIdxs[i] = (i&3)+0;
4169     break;
4170   case OP_VSPLTISW1:
4171     for (unsigned i = 0; i != 16; ++i)
4172       ShufIdxs[i] = (i&3)+4;
4173     break;
4174   case OP_VSPLTISW2:
4175     for (unsigned i = 0; i != 16; ++i)
4176       ShufIdxs[i] = (i&3)+8;
4177     break;
4178   case OP_VSPLTISW3:
4179     for (unsigned i = 0; i != 16; ++i)
4180       ShufIdxs[i] = (i&3)+12;
4181     break;
4182   case OP_VSLDOI4:
4183     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG, dl);
4184   case OP_VSLDOI8:
4185     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG, dl);
4186   case OP_VSLDOI12:
4187     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG, dl);
4188   }
4189   EVT VT = OpLHS.getValueType();
4190   OpLHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpLHS);
4191   OpRHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OpRHS);
4192   SDValue T = DAG.getVectorShuffle(MVT::v16i8, dl, OpLHS, OpRHS, ShufIdxs);
4193   return DAG.getNode(ISD::BITCAST, dl, VT, T);
4194 }
4195
4196 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
4197 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
4198 /// return the code it can be lowered into.  Worst case, it can always be
4199 /// lowered into a vperm.
4200 SDValue PPCTargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
4201                                                SelectionDAG &DAG) const {
4202   DebugLoc dl = Op.getDebugLoc();
4203   SDValue V1 = Op.getOperand(0);
4204   SDValue V2 = Op.getOperand(1);
4205   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4206   EVT VT = Op.getValueType();
4207
4208   // Cases that are handled by instructions that take permute immediates
4209   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
4210   // selected by the instruction selector.
4211   if (V2.getOpcode() == ISD::UNDEF) {
4212     if (PPC::isSplatShuffleMask(SVOp, 1) ||
4213         PPC::isSplatShuffleMask(SVOp, 2) ||
4214         PPC::isSplatShuffleMask(SVOp, 4) ||
4215         PPC::isVPKUWUMShuffleMask(SVOp, true) ||
4216         PPC::isVPKUHUMShuffleMask(SVOp, true) ||
4217         PPC::isVSLDOIShuffleMask(SVOp, true) != -1 ||
4218         PPC::isVMRGLShuffleMask(SVOp, 1, true) ||
4219         PPC::isVMRGLShuffleMask(SVOp, 2, true) ||
4220         PPC::isVMRGLShuffleMask(SVOp, 4, true) ||
4221         PPC::isVMRGHShuffleMask(SVOp, 1, true) ||
4222         PPC::isVMRGHShuffleMask(SVOp, 2, true) ||
4223         PPC::isVMRGHShuffleMask(SVOp, 4, true)) {
4224       return Op;
4225     }
4226   }
4227
4228   // Altivec has a variety of "shuffle immediates" that take two vector inputs
4229   // and produce a fixed permutation.  If any of these match, do not lower to
4230   // VPERM.
4231   if (PPC::isVPKUWUMShuffleMask(SVOp, false) ||
4232       PPC::isVPKUHUMShuffleMask(SVOp, false) ||
4233       PPC::isVSLDOIShuffleMask(SVOp, false) != -1 ||
4234       PPC::isVMRGLShuffleMask(SVOp, 1, false) ||
4235       PPC::isVMRGLShuffleMask(SVOp, 2, false) ||
4236       PPC::isVMRGLShuffleMask(SVOp, 4, false) ||
4237       PPC::isVMRGHShuffleMask(SVOp, 1, false) ||
4238       PPC::isVMRGHShuffleMask(SVOp, 2, false) ||
4239       PPC::isVMRGHShuffleMask(SVOp, 4, false))
4240     return Op;
4241
4242   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
4243   // perfect shuffle table to emit an optimal matching sequence.
4244   SmallVector<int, 16> PermMask;
4245   SVOp->getMask(PermMask);
4246
4247   unsigned PFIndexes[4];
4248   bool isFourElementShuffle = true;
4249   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
4250     unsigned EltNo = 8;   // Start out undef.
4251     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
4252       if (PermMask[i*4+j] < 0)
4253         continue;   // Undef, ignore it.
4254
4255       unsigned ByteSource = PermMask[i*4+j];
4256       if ((ByteSource & 3) != j) {
4257         isFourElementShuffle = false;
4258         break;
4259       }
4260
4261       if (EltNo == 8) {
4262         EltNo = ByteSource/4;
4263       } else if (EltNo != ByteSource/4) {
4264         isFourElementShuffle = false;
4265         break;
4266       }
4267     }
4268     PFIndexes[i] = EltNo;
4269   }
4270
4271   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
4272   // perfect shuffle vector to determine if it is cost effective to do this as
4273   // discrete instructions, or whether we should use a vperm.
4274   if (isFourElementShuffle) {
4275     // Compute the index in the perfect shuffle table.
4276     unsigned PFTableIndex =
4277       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
4278
4279     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
4280     unsigned Cost  = (PFEntry >> 30);
4281
4282     // Determining when to avoid vperm is tricky.  Many things affect the cost
4283     // of vperm, particularly how many times the perm mask needs to be computed.
4284     // For example, if the perm mask can be hoisted out of a loop or is already
4285     // used (perhaps because there are multiple permutes with the same shuffle
4286     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
4287     // the loop requires an extra register.
4288     //
4289     // As a compromise, we only emit discrete instructions if the shuffle can be
4290     // generated in 3 or fewer operations.  When we have loop information
4291     // available, if this block is within a loop, we should avoid using vperm
4292     // for 3-operation perms and use a constant pool load instead.
4293     if (Cost < 3)
4294       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
4295   }
4296
4297   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
4298   // vector that will get spilled to the constant pool.
4299   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
4300
4301   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
4302   // that it is in input element units, not in bytes.  Convert now.
4303   EVT EltVT = V1.getValueType().getVectorElementType();
4304   unsigned BytesPerElement = EltVT.getSizeInBits()/8;
4305
4306   SmallVector<SDValue, 16> ResultMask;
4307   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i) {
4308     unsigned SrcElt = PermMask[i] < 0 ? 0 : PermMask[i];
4309
4310     for (unsigned j = 0; j != BytesPerElement; ++j)
4311       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
4312                                            MVT::i32));
4313   }
4314
4315   SDValue VPermMask = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i8,
4316                                     &ResultMask[0], ResultMask.size());
4317   return DAG.getNode(PPCISD::VPERM, dl, V1.getValueType(), V1, V2, VPermMask);
4318 }
4319
4320 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
4321 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
4322 /// information about the intrinsic.
4323 static bool getAltivecCompareInfo(SDValue Intrin, int &CompareOpc,
4324                                   bool &isDot) {
4325   unsigned IntrinsicID =
4326     cast<ConstantSDNode>(Intrin.getOperand(0))->getZExtValue();
4327   CompareOpc = -1;
4328   isDot = false;
4329   switch (IntrinsicID) {
4330   default: return false;
4331     // Comparison predicates.
4332   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
4333   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
4334   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
4335   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
4336   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
4337   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
4338   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
4339   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
4340   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
4341   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
4342   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
4343   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
4344   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
4345
4346     // Normal Comparisons.
4347   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
4348   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
4349   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
4350   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
4351   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
4352   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
4353   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
4354   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
4355   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
4356   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
4357   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
4358   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
4359   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
4360   }
4361   return true;
4362 }
4363
4364 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
4365 /// lower, do it, otherwise return null.
4366 SDValue PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
4367                                                    SelectionDAG &DAG) const {
4368   // If this is a lowered altivec predicate compare, CompareOpc is set to the
4369   // opcode number of the comparison.
4370   DebugLoc dl = Op.getDebugLoc();
4371   int CompareOpc;
4372   bool isDot;
4373   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
4374     return SDValue();    // Don't custom lower most intrinsics.
4375
4376   // If this is a non-dot comparison, make the VCMP node and we are done.
4377   if (!isDot) {
4378     SDValue Tmp = DAG.getNode(PPCISD::VCMP, dl, Op.getOperand(2).getValueType(),
4379                               Op.getOperand(1), Op.getOperand(2),
4380                               DAG.getConstant(CompareOpc, MVT::i32));
4381     return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Tmp);
4382   }
4383
4384   // Create the PPCISD altivec 'dot' comparison node.
4385   SDValue Ops[] = {
4386     Op.getOperand(2),  // LHS
4387     Op.getOperand(3),  // RHS
4388     DAG.getConstant(CompareOpc, MVT::i32)
4389   };
4390   std::vector<EVT> VTs;
4391   VTs.push_back(Op.getOperand(2).getValueType());
4392   VTs.push_back(MVT::Glue);
4393   SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
4394
4395   // Now that we have the comparison, emit a copy from the CR to a GPR.
4396   // This is flagged to the above dot comparison.
4397   SDValue Flags = DAG.getNode(PPCISD::MFCR, dl, MVT::i32,
4398                                 DAG.getRegister(PPC::CR6, MVT::i32),
4399                                 CompNode.getValue(1));
4400
4401   // Unpack the result based on how the target uses it.
4402   unsigned BitNo;   // Bit # of CR6.
4403   bool InvertBit;   // Invert result?
4404   switch (cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue()) {
4405   default:  // Can't happen, don't crash on invalid number though.
4406   case 0:   // Return the value of the EQ bit of CR6.
4407     BitNo = 0; InvertBit = false;
4408     break;
4409   case 1:   // Return the inverted value of the EQ bit of CR6.
4410     BitNo = 0; InvertBit = true;
4411     break;
4412   case 2:   // Return the value of the LT bit of CR6.
4413     BitNo = 2; InvertBit = false;
4414     break;
4415   case 3:   // Return the inverted value of the LT bit of CR6.
4416     BitNo = 2; InvertBit = true;
4417     break;
4418   }
4419
4420   // Shift the bit into the low position.
4421   Flags = DAG.getNode(ISD::SRL, dl, MVT::i32, Flags,
4422                       DAG.getConstant(8-(3-BitNo), MVT::i32));
4423   // Isolate the bit.
4424   Flags = DAG.getNode(ISD::AND, dl, MVT::i32, Flags,
4425                       DAG.getConstant(1, MVT::i32));
4426
4427   // If we are supposed to, toggle the bit.
4428   if (InvertBit)
4429     Flags = DAG.getNode(ISD::XOR, dl, MVT::i32, Flags,
4430                         DAG.getConstant(1, MVT::i32));
4431   return Flags;
4432 }
4433
4434 SDValue PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op,
4435                                                    SelectionDAG &DAG) const {
4436   DebugLoc dl = Op.getDebugLoc();
4437   // Create a stack slot that is 16-byte aligned.
4438   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
4439   int FrameIdx = FrameInfo->CreateStackObject(16, 16, false);
4440   EVT PtrVT = getPointerTy();
4441   SDValue FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
4442
4443   // Store the input value into Value#0 of the stack slot.
4444   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl,
4445                                Op.getOperand(0), FIdx, MachinePointerInfo(),
4446                                false, false, 0);
4447   // Load it out.
4448   return DAG.getLoad(Op.getValueType(), dl, Store, FIdx, MachinePointerInfo(),
4449                      false, false, false, 0);
4450 }
4451
4452 SDValue PPCTargetLowering::LowerMUL(SDValue Op, SelectionDAG &DAG) const {
4453   DebugLoc dl = Op.getDebugLoc();
4454   if (Op.getValueType() == MVT::v4i32) {
4455     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4456
4457     SDValue Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG, dl);
4458     SDValue Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG, dl);//+16 as shift amt.
4459
4460     SDValue RHSSwap =   // = vrlw RHS, 16
4461       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG, dl);
4462
4463     // Shrinkify inputs to v8i16.
4464     LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, LHS);
4465     RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHS);
4466     RHSSwap = DAG.getNode(ISD::BITCAST, dl, MVT::v8i16, RHSSwap);
4467
4468     // Low parts multiplied together, generating 32-bit results (we ignore the
4469     // top parts).
4470     SDValue LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
4471                                         LHS, RHS, DAG, dl, MVT::v4i32);
4472
4473     SDValue HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
4474                                       LHS, RHSSwap, Zero, DAG, dl, MVT::v4i32);
4475     // Shift the high parts up 16 bits.
4476     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd,
4477                               Neg16, DAG, dl);
4478     return DAG.getNode(ISD::ADD, dl, MVT::v4i32, LoProd, HiProd);
4479   } else if (Op.getValueType() == MVT::v8i16) {
4480     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4481
4482     SDValue Zero = BuildSplatI(0, 1, MVT::v8i16, DAG, dl);
4483
4484     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
4485                             LHS, RHS, Zero, DAG, dl);
4486   } else if (Op.getValueType() == MVT::v16i8) {
4487     SDValue LHS = Op.getOperand(0), RHS = Op.getOperand(1);
4488
4489     // Multiply the even 8-bit parts, producing 16-bit sums.
4490     SDValue EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
4491                                            LHS, RHS, DAG, dl, MVT::v8i16);
4492     EvenParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, EvenParts);
4493
4494     // Multiply the odd 8-bit parts, producing 16-bit sums.
4495     SDValue OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
4496                                           LHS, RHS, DAG, dl, MVT::v8i16);
4497     OddParts = DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, OddParts);
4498
4499     // Merge the results together.
4500     int Ops[16];
4501     for (unsigned i = 0; i != 8; ++i) {
4502       Ops[i*2  ] = 2*i+1;
4503       Ops[i*2+1] = 2*i+1+16;
4504     }
4505     return DAG.getVectorShuffle(MVT::v16i8, dl, EvenParts, OddParts, Ops);
4506   } else {
4507     llvm_unreachable("Unknown mul to lower!");
4508   }
4509 }
4510
4511 /// LowerOperation - Provide custom lowering hooks for some operations.
4512 ///
4513 SDValue PPCTargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
4514   switch (Op.getOpcode()) {
4515   default: llvm_unreachable("Wasn't expecting to be able to lower this!");
4516   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
4517   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
4518   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
4519   case ISD::GlobalTLSAddress:   llvm_unreachable("TLS not implemented for PPC");
4520   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
4521   case ISD::SETCC:              return LowerSETCC(Op, DAG);
4522   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
4523   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
4524   case ISD::VASTART:
4525     return LowerVASTART(Op, DAG, PPCSubTarget);
4526
4527   case ISD::VAARG:
4528     return LowerVAARG(Op, DAG, PPCSubTarget);
4529
4530   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
4531   case ISD::DYNAMIC_STACKALLOC:
4532     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
4533
4534   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
4535   case ISD::FP_TO_UINT:
4536   case ISD::FP_TO_SINT:         return LowerFP_TO_INT(Op, DAG,
4537                                                        Op.getDebugLoc());
4538   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
4539   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
4540
4541   // Lower 64-bit shifts.
4542   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
4543   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
4544   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
4545
4546   // Vector-related lowering.
4547   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
4548   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
4549   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
4550   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
4551   case ISD::MUL:                return LowerMUL(Op, DAG);
4552
4553   // Frame & Return address.
4554   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
4555   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
4556   }
4557   return SDValue();
4558 }
4559
4560 void PPCTargetLowering::ReplaceNodeResults(SDNode *N,
4561                                            SmallVectorImpl<SDValue>&Results,
4562                                            SelectionDAG &DAG) const {
4563   const TargetMachine &TM = getTargetMachine();
4564   DebugLoc dl = N->getDebugLoc();
4565   switch (N->getOpcode()) {
4566   default:
4567     assert(false && "Do not know how to custom type legalize this operation!");
4568     return;
4569   case ISD::VAARG: {
4570     if (!TM.getSubtarget<PPCSubtarget>().isSVR4ABI()
4571         || TM.getSubtarget<PPCSubtarget>().isPPC64())
4572       return;
4573
4574     EVT VT = N->getValueType(0);
4575
4576     if (VT == MVT::i64) {
4577       SDValue NewNode = LowerVAARG(SDValue(N, 1), DAG, PPCSubTarget);
4578
4579       Results.push_back(NewNode);
4580       Results.push_back(NewNode.getValue(1));
4581     }
4582     return;
4583   }
4584   case ISD::FP_ROUND_INREG: {
4585     assert(N->getValueType(0) == MVT::ppcf128);
4586     assert(N->getOperand(0).getValueType() == MVT::ppcf128);
4587     SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4588                              MVT::f64, N->getOperand(0),
4589                              DAG.getIntPtrConstant(0));
4590     SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, dl,
4591                              MVT::f64, N->getOperand(0),
4592                              DAG.getIntPtrConstant(1));
4593
4594     // This sequence changes FPSCR to do round-to-zero, adds the two halves
4595     // of the long double, and puts FPSCR back the way it was.  We do not
4596     // actually model FPSCR.
4597     std::vector<EVT> NodeTys;
4598     SDValue Ops[4], Result, MFFSreg, InFlag, FPreg;
4599
4600     NodeTys.push_back(MVT::f64);   // Return register
4601     NodeTys.push_back(MVT::Glue);    // Returns a flag for later insns
4602     Result = DAG.getNode(PPCISD::MFFS, dl, NodeTys, &InFlag, 0);
4603     MFFSreg = Result.getValue(0);
4604     InFlag = Result.getValue(1);
4605
4606     NodeTys.clear();
4607     NodeTys.push_back(MVT::Glue);   // Returns a flag
4608     Ops[0] = DAG.getConstant(31, MVT::i32);
4609     Ops[1] = InFlag;
4610     Result = DAG.getNode(PPCISD::MTFSB1, dl, NodeTys, Ops, 2);
4611     InFlag = Result.getValue(0);
4612
4613     NodeTys.clear();
4614     NodeTys.push_back(MVT::Glue);   // Returns a flag
4615     Ops[0] = DAG.getConstant(30, MVT::i32);
4616     Ops[1] = InFlag;
4617     Result = DAG.getNode(PPCISD::MTFSB0, dl, NodeTys, Ops, 2);
4618     InFlag = Result.getValue(0);
4619
4620     NodeTys.clear();
4621     NodeTys.push_back(MVT::f64);    // result of add
4622     NodeTys.push_back(MVT::Glue);   // Returns a flag
4623     Ops[0] = Lo;
4624     Ops[1] = Hi;
4625     Ops[2] = InFlag;
4626     Result = DAG.getNode(PPCISD::FADDRTZ, dl, NodeTys, Ops, 3);
4627     FPreg = Result.getValue(0);
4628     InFlag = Result.getValue(1);
4629
4630     NodeTys.clear();
4631     NodeTys.push_back(MVT::f64);
4632     Ops[0] = DAG.getConstant(1, MVT::i32);
4633     Ops[1] = MFFSreg;
4634     Ops[2] = FPreg;
4635     Ops[3] = InFlag;
4636     Result = DAG.getNode(PPCISD::MTFSF, dl, NodeTys, Ops, 4);
4637     FPreg = Result.getValue(0);
4638
4639     // We know the low half is about to be thrown away, so just use something
4640     // convenient.
4641     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::ppcf128,
4642                                 FPreg, FPreg));
4643     return;
4644   }
4645   case ISD::FP_TO_SINT:
4646     Results.push_back(LowerFP_TO_INT(SDValue(N, 0), DAG, dl));
4647     return;
4648   }
4649 }
4650
4651
4652 //===----------------------------------------------------------------------===//
4653 //  Other Lowering Code
4654 //===----------------------------------------------------------------------===//
4655
4656 MachineBasicBlock *
4657 PPCTargetLowering::EmitAtomicBinary(MachineInstr *MI, MachineBasicBlock *BB,
4658                                     bool is64bit, unsigned BinOpcode) const {
4659   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4660   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4661
4662   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4663   MachineFunction *F = BB->getParent();
4664   MachineFunction::iterator It = BB;
4665   ++It;
4666
4667   unsigned dest = MI->getOperand(0).getReg();
4668   unsigned ptrA = MI->getOperand(1).getReg();
4669   unsigned ptrB = MI->getOperand(2).getReg();
4670   unsigned incr = MI->getOperand(3).getReg();
4671   DebugLoc dl = MI->getDebugLoc();
4672
4673   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4674   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4675   F->insert(It, loopMBB);
4676   F->insert(It, exitMBB);
4677   exitMBB->splice(exitMBB->begin(), BB,
4678                   llvm::next(MachineBasicBlock::iterator(MI)),
4679                   BB->end());
4680   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4681
4682   MachineRegisterInfo &RegInfo = F->getRegInfo();
4683   unsigned TmpReg = (!BinOpcode) ? incr :
4684     RegInfo.createVirtualRegister(
4685        is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4686                  (const TargetRegisterClass *) &PPC::GPRCRegClass);
4687
4688   //  thisMBB:
4689   //   ...
4690   //   fallthrough --> loopMBB
4691   BB->addSuccessor(loopMBB);
4692
4693   //  loopMBB:
4694   //   l[wd]arx dest, ptr
4695   //   add r0, dest, incr
4696   //   st[wd]cx. r0, ptr
4697   //   bne- loopMBB
4698   //   fallthrough --> exitMBB
4699   BB = loopMBB;
4700   BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
4701     .addReg(ptrA).addReg(ptrB);
4702   if (BinOpcode)
4703     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg).addReg(incr).addReg(dest);
4704   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4705     .addReg(TmpReg).addReg(ptrA).addReg(ptrB);
4706   BuildMI(BB, dl, TII->get(PPC::BCC))
4707     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4708   BB->addSuccessor(loopMBB);
4709   BB->addSuccessor(exitMBB);
4710
4711   //  exitMBB:
4712   //   ...
4713   BB = exitMBB;
4714   return BB;
4715 }
4716
4717 MachineBasicBlock *
4718 PPCTargetLowering::EmitPartwordAtomicBinary(MachineInstr *MI,
4719                                             MachineBasicBlock *BB,
4720                                             bool is8bit,    // operation
4721                                             unsigned BinOpcode) const {
4722   // This also handles ATOMIC_SWAP, indicated by BinOpcode==0.
4723   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4724   // In 64 bit mode we have to use 64 bits for addresses, even though the
4725   // lwarx/stwcx are 32 bits.  With the 32-bit atomics we can use address
4726   // registers without caring whether they're 32 or 64, but here we're
4727   // doing actual arithmetic on the addresses.
4728   bool is64bit = PPCSubTarget.isPPC64();
4729   unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
4730
4731   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4732   MachineFunction *F = BB->getParent();
4733   MachineFunction::iterator It = BB;
4734   ++It;
4735
4736   unsigned dest = MI->getOperand(0).getReg();
4737   unsigned ptrA = MI->getOperand(1).getReg();
4738   unsigned ptrB = MI->getOperand(2).getReg();
4739   unsigned incr = MI->getOperand(3).getReg();
4740   DebugLoc dl = MI->getDebugLoc();
4741
4742   MachineBasicBlock *loopMBB = F->CreateMachineBasicBlock(LLVM_BB);
4743   MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4744   F->insert(It, loopMBB);
4745   F->insert(It, exitMBB);
4746   exitMBB->splice(exitMBB->begin(), BB,
4747                   llvm::next(MachineBasicBlock::iterator(MI)),
4748                   BB->end());
4749   exitMBB->transferSuccessorsAndUpdatePHIs(BB);
4750
4751   MachineRegisterInfo &RegInfo = F->getRegInfo();
4752   const TargetRegisterClass *RC =
4753     is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
4754               (const TargetRegisterClass *) &PPC::GPRCRegClass;
4755   unsigned PtrReg = RegInfo.createVirtualRegister(RC);
4756   unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
4757   unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
4758   unsigned Incr2Reg = RegInfo.createVirtualRegister(RC);
4759   unsigned MaskReg = RegInfo.createVirtualRegister(RC);
4760   unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
4761   unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
4762   unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
4763   unsigned Tmp3Reg = RegInfo.createVirtualRegister(RC);
4764   unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
4765   unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
4766   unsigned Ptr1Reg;
4767   unsigned TmpReg = (!BinOpcode) ? Incr2Reg : RegInfo.createVirtualRegister(RC);
4768
4769   //  thisMBB:
4770   //   ...
4771   //   fallthrough --> loopMBB
4772   BB->addSuccessor(loopMBB);
4773
4774   // The 4-byte load must be aligned, while a char or short may be
4775   // anywhere in the word.  Hence all this nasty bookkeeping code.
4776   //   add ptr1, ptrA, ptrB [copy if ptrA==0]
4777   //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
4778   //   xori shift, shift1, 24 [16]
4779   //   rlwinm ptr, ptr1, 0, 0, 29
4780   //   slw incr2, incr, shift
4781   //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
4782   //   slw mask, mask2, shift
4783   //  loopMBB:
4784   //   lwarx tmpDest, ptr
4785   //   add tmp, tmpDest, incr2
4786   //   andc tmp2, tmpDest, mask
4787   //   and tmp3, tmp, mask
4788   //   or tmp4, tmp3, tmp2
4789   //   stwcx. tmp4, ptr
4790   //   bne- loopMBB
4791   //   fallthrough --> exitMBB
4792   //   srw dest, tmpDest, shift
4793   if (ptrA != ZeroReg) {
4794     Ptr1Reg = RegInfo.createVirtualRegister(RC);
4795     BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
4796       .addReg(ptrA).addReg(ptrB);
4797   } else {
4798     Ptr1Reg = ptrB;
4799   }
4800   BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
4801       .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
4802   BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
4803       .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
4804   if (is64bit)
4805     BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
4806       .addReg(Ptr1Reg).addImm(0).addImm(61);
4807   else
4808     BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
4809       .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
4810   BuildMI(BB, dl, TII->get(PPC::SLW), Incr2Reg)
4811       .addReg(incr).addReg(ShiftReg);
4812   if (is8bit)
4813     BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
4814   else {
4815     BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
4816     BuildMI(BB, dl, TII->get(PPC::ORI),Mask2Reg).addReg(Mask3Reg).addImm(65535);
4817   }
4818   BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
4819       .addReg(Mask2Reg).addReg(ShiftReg);
4820
4821   BB = loopMBB;
4822   BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
4823     .addReg(ZeroReg).addReg(PtrReg);
4824   if (BinOpcode)
4825     BuildMI(BB, dl, TII->get(BinOpcode), TmpReg)
4826       .addReg(Incr2Reg).addReg(TmpDestReg);
4827   BuildMI(BB, dl, TII->get(is64bit ? PPC::ANDC8 : PPC::ANDC), Tmp2Reg)
4828     .addReg(TmpDestReg).addReg(MaskReg);
4829   BuildMI(BB, dl, TII->get(is64bit ? PPC::AND8 : PPC::AND), Tmp3Reg)
4830     .addReg(TmpReg).addReg(MaskReg);
4831   BuildMI(BB, dl, TII->get(is64bit ? PPC::OR8 : PPC::OR), Tmp4Reg)
4832     .addReg(Tmp3Reg).addReg(Tmp2Reg);
4833   BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
4834     .addReg(Tmp4Reg).addReg(ZeroReg).addReg(PtrReg);
4835   BuildMI(BB, dl, TII->get(PPC::BCC))
4836     .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loopMBB);
4837   BB->addSuccessor(loopMBB);
4838   BB->addSuccessor(exitMBB);
4839
4840   //  exitMBB:
4841   //   ...
4842   BB = exitMBB;
4843   BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW), dest).addReg(TmpDestReg)
4844     .addReg(ShiftReg);
4845   return BB;
4846 }
4847
4848 MachineBasicBlock *
4849 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
4850                                                MachineBasicBlock *BB) const {
4851   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
4852
4853   // To "insert" these instructions we actually have to insert their
4854   // control-flow patterns.
4855   const BasicBlock *LLVM_BB = BB->getBasicBlock();
4856   MachineFunction::iterator It = BB;
4857   ++It;
4858
4859   MachineFunction *F = BB->getParent();
4860
4861   if (MI->getOpcode() == PPC::SELECT_CC_I4 ||
4862       MI->getOpcode() == PPC::SELECT_CC_I8 ||
4863       MI->getOpcode() == PPC::SELECT_CC_F4 ||
4864       MI->getOpcode() == PPC::SELECT_CC_F8 ||
4865       MI->getOpcode() == PPC::SELECT_CC_VRRC) {
4866
4867     // The incoming instruction knows the destination vreg to set, the
4868     // condition code register to branch on, the true/false values to
4869     // select between, and a branch opcode to use.
4870
4871     //  thisMBB:
4872     //  ...
4873     //   TrueVal = ...
4874     //   cmpTY ccX, r1, r2
4875     //   bCC copy1MBB
4876     //   fallthrough --> copy0MBB
4877     MachineBasicBlock *thisMBB = BB;
4878     MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
4879     MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
4880     unsigned SelectPred = MI->getOperand(4).getImm();
4881     DebugLoc dl = MI->getDebugLoc();
4882     F->insert(It, copy0MBB);
4883     F->insert(It, sinkMBB);
4884
4885     // Transfer the remainder of BB and its successor edges to sinkMBB.
4886     sinkMBB->splice(sinkMBB->begin(), BB,
4887                     llvm::next(MachineBasicBlock::iterator(MI)),
4888                     BB->end());
4889     sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
4890
4891     // Next, add the true and fallthrough blocks as its successors.
4892     BB->addSuccessor(copy0MBB);
4893     BB->addSuccessor(sinkMBB);
4894
4895     BuildMI(BB, dl, TII->get(PPC::BCC))
4896       .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
4897
4898     //  copy0MBB:
4899     //   %FalseValue = ...
4900     //   # fallthrough to sinkMBB
4901     BB = copy0MBB;
4902
4903     // Update machine-CFG edges
4904     BB->addSuccessor(sinkMBB);
4905
4906     //  sinkMBB:
4907     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
4908     //  ...
4909     BB = sinkMBB;
4910     BuildMI(*BB, BB->begin(), dl,
4911             TII->get(PPC::PHI), MI->getOperand(0).getReg())
4912       .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
4913       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
4914   }
4915   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I8)
4916     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ADD4);
4917   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I16)
4918     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ADD4);
4919   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I32)
4920     BB = EmitAtomicBinary(MI, BB, false, PPC::ADD4);
4921   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_ADD_I64)
4922     BB = EmitAtomicBinary(MI, BB, true, PPC::ADD8);
4923
4924   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I8)
4925     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::AND);
4926   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I16)
4927     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::AND);
4928   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I32)
4929     BB = EmitAtomicBinary(MI, BB, false, PPC::AND);
4930   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_AND_I64)
4931     BB = EmitAtomicBinary(MI, BB, true, PPC::AND8);
4932
4933   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I8)
4934     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::OR);
4935   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I16)
4936     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::OR);
4937   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I32)
4938     BB = EmitAtomicBinary(MI, BB, false, PPC::OR);
4939   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_OR_I64)
4940     BB = EmitAtomicBinary(MI, BB, true, PPC::OR8);
4941
4942   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I8)
4943     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::XOR);
4944   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I16)
4945     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::XOR);
4946   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I32)
4947     BB = EmitAtomicBinary(MI, BB, false, PPC::XOR);
4948   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_XOR_I64)
4949     BB = EmitAtomicBinary(MI, BB, true, PPC::XOR8);
4950
4951   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I8)
4952     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::ANDC);
4953   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I16)
4954     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::ANDC);
4955   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I32)
4956     BB = EmitAtomicBinary(MI, BB, false, PPC::ANDC);
4957   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_NAND_I64)
4958     BB = EmitAtomicBinary(MI, BB, true, PPC::ANDC8);
4959
4960   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I8)
4961     BB = EmitPartwordAtomicBinary(MI, BB, true, PPC::SUBF);
4962   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I16)
4963     BB = EmitPartwordAtomicBinary(MI, BB, false, PPC::SUBF);
4964   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I32)
4965     BB = EmitAtomicBinary(MI, BB, false, PPC::SUBF);
4966   else if (MI->getOpcode() == PPC::ATOMIC_LOAD_SUB_I64)
4967     BB = EmitAtomicBinary(MI, BB, true, PPC::SUBF8);
4968
4969   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I8)
4970     BB = EmitPartwordAtomicBinary(MI, BB, true, 0);
4971   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I16)
4972     BB = EmitPartwordAtomicBinary(MI, BB, false, 0);
4973   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I32)
4974     BB = EmitAtomicBinary(MI, BB, false, 0);
4975   else if (MI->getOpcode() == PPC::ATOMIC_SWAP_I64)
4976     BB = EmitAtomicBinary(MI, BB, true, 0);
4977
4978   else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I32 ||
4979            MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64) {
4980     bool is64bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I64;
4981
4982     unsigned dest   = MI->getOperand(0).getReg();
4983     unsigned ptrA   = MI->getOperand(1).getReg();
4984     unsigned ptrB   = MI->getOperand(2).getReg();
4985     unsigned oldval = MI->getOperand(3).getReg();
4986     unsigned newval = MI->getOperand(4).getReg();
4987     DebugLoc dl     = MI->getDebugLoc();
4988
4989     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
4990     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
4991     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
4992     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
4993     F->insert(It, loop1MBB);
4994     F->insert(It, loop2MBB);
4995     F->insert(It, midMBB);
4996     F->insert(It, exitMBB);
4997     exitMBB->splice(exitMBB->begin(), BB,
4998                     llvm::next(MachineBasicBlock::iterator(MI)),
4999                     BB->end());
5000     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5001
5002     //  thisMBB:
5003     //   ...
5004     //   fallthrough --> loopMBB
5005     BB->addSuccessor(loop1MBB);
5006
5007     // loop1MBB:
5008     //   l[wd]arx dest, ptr
5009     //   cmp[wd] dest, oldval
5010     //   bne- midMBB
5011     // loop2MBB:
5012     //   st[wd]cx. newval, ptr
5013     //   bne- loopMBB
5014     //   b exitBB
5015     // midMBB:
5016     //   st[wd]cx. dest, ptr
5017     // exitBB:
5018     BB = loop1MBB;
5019     BuildMI(BB, dl, TII->get(is64bit ? PPC::LDARX : PPC::LWARX), dest)
5020       .addReg(ptrA).addReg(ptrB);
5021     BuildMI(BB, dl, TII->get(is64bit ? PPC::CMPD : PPC::CMPW), PPC::CR0)
5022       .addReg(oldval).addReg(dest);
5023     BuildMI(BB, dl, TII->get(PPC::BCC))
5024       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5025     BB->addSuccessor(loop2MBB);
5026     BB->addSuccessor(midMBB);
5027
5028     BB = loop2MBB;
5029     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5030       .addReg(newval).addReg(ptrA).addReg(ptrB);
5031     BuildMI(BB, dl, TII->get(PPC::BCC))
5032       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5033     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5034     BB->addSuccessor(loop1MBB);
5035     BB->addSuccessor(exitMBB);
5036
5037     BB = midMBB;
5038     BuildMI(BB, dl, TII->get(is64bit ? PPC::STDCX : PPC::STWCX))
5039       .addReg(dest).addReg(ptrA).addReg(ptrB);
5040     BB->addSuccessor(exitMBB);
5041
5042     //  exitMBB:
5043     //   ...
5044     BB = exitMBB;
5045   } else if (MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8 ||
5046              MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I16) {
5047     // We must use 64-bit registers for addresses when targeting 64-bit,
5048     // since we're actually doing arithmetic on them.  Other registers
5049     // can be 32-bit.
5050     bool is64bit = PPCSubTarget.isPPC64();
5051     bool is8bit = MI->getOpcode() == PPC::ATOMIC_CMP_SWAP_I8;
5052
5053     unsigned dest   = MI->getOperand(0).getReg();
5054     unsigned ptrA   = MI->getOperand(1).getReg();
5055     unsigned ptrB   = MI->getOperand(2).getReg();
5056     unsigned oldval = MI->getOperand(3).getReg();
5057     unsigned newval = MI->getOperand(4).getReg();
5058     DebugLoc dl     = MI->getDebugLoc();
5059
5060     MachineBasicBlock *loop1MBB = F->CreateMachineBasicBlock(LLVM_BB);
5061     MachineBasicBlock *loop2MBB = F->CreateMachineBasicBlock(LLVM_BB);
5062     MachineBasicBlock *midMBB = F->CreateMachineBasicBlock(LLVM_BB);
5063     MachineBasicBlock *exitMBB = F->CreateMachineBasicBlock(LLVM_BB);
5064     F->insert(It, loop1MBB);
5065     F->insert(It, loop2MBB);
5066     F->insert(It, midMBB);
5067     F->insert(It, exitMBB);
5068     exitMBB->splice(exitMBB->begin(), BB,
5069                     llvm::next(MachineBasicBlock::iterator(MI)),
5070                     BB->end());
5071     exitMBB->transferSuccessorsAndUpdatePHIs(BB);
5072
5073     MachineRegisterInfo &RegInfo = F->getRegInfo();
5074     const TargetRegisterClass *RC =
5075       is64bit ? (const TargetRegisterClass *) &PPC::G8RCRegClass :
5076                 (const TargetRegisterClass *) &PPC::GPRCRegClass;
5077     unsigned PtrReg = RegInfo.createVirtualRegister(RC);
5078     unsigned Shift1Reg = RegInfo.createVirtualRegister(RC);
5079     unsigned ShiftReg = RegInfo.createVirtualRegister(RC);
5080     unsigned NewVal2Reg = RegInfo.createVirtualRegister(RC);
5081     unsigned NewVal3Reg = RegInfo.createVirtualRegister(RC);
5082     unsigned OldVal2Reg = RegInfo.createVirtualRegister(RC);
5083     unsigned OldVal3Reg = RegInfo.createVirtualRegister(RC);
5084     unsigned MaskReg = RegInfo.createVirtualRegister(RC);
5085     unsigned Mask2Reg = RegInfo.createVirtualRegister(RC);
5086     unsigned Mask3Reg = RegInfo.createVirtualRegister(RC);
5087     unsigned Tmp2Reg = RegInfo.createVirtualRegister(RC);
5088     unsigned Tmp4Reg = RegInfo.createVirtualRegister(RC);
5089     unsigned TmpDestReg = RegInfo.createVirtualRegister(RC);
5090     unsigned Ptr1Reg;
5091     unsigned TmpReg = RegInfo.createVirtualRegister(RC);
5092     unsigned ZeroReg = is64bit ? PPC::X0 : PPC::R0;
5093     //  thisMBB:
5094     //   ...
5095     //   fallthrough --> loopMBB
5096     BB->addSuccessor(loop1MBB);
5097
5098     // The 4-byte load must be aligned, while a char or short may be
5099     // anywhere in the word.  Hence all this nasty bookkeeping code.
5100     //   add ptr1, ptrA, ptrB [copy if ptrA==0]
5101     //   rlwinm shift1, ptr1, 3, 27, 28 [3, 27, 27]
5102     //   xori shift, shift1, 24 [16]
5103     //   rlwinm ptr, ptr1, 0, 0, 29
5104     //   slw newval2, newval, shift
5105     //   slw oldval2, oldval,shift
5106     //   li mask2, 255 [li mask3, 0; ori mask2, mask3, 65535]
5107     //   slw mask, mask2, shift
5108     //   and newval3, newval2, mask
5109     //   and oldval3, oldval2, mask
5110     // loop1MBB:
5111     //   lwarx tmpDest, ptr
5112     //   and tmp, tmpDest, mask
5113     //   cmpw tmp, oldval3
5114     //   bne- midMBB
5115     // loop2MBB:
5116     //   andc tmp2, tmpDest, mask
5117     //   or tmp4, tmp2, newval3
5118     //   stwcx. tmp4, ptr
5119     //   bne- loop1MBB
5120     //   b exitBB
5121     // midMBB:
5122     //   stwcx. tmpDest, ptr
5123     // exitBB:
5124     //   srw dest, tmpDest, shift
5125     if (ptrA != ZeroReg) {
5126       Ptr1Reg = RegInfo.createVirtualRegister(RC);
5127       BuildMI(BB, dl, TII->get(is64bit ? PPC::ADD8 : PPC::ADD4), Ptr1Reg)
5128         .addReg(ptrA).addReg(ptrB);
5129     } else {
5130       Ptr1Reg = ptrB;
5131     }
5132     BuildMI(BB, dl, TII->get(PPC::RLWINM), Shift1Reg).addReg(Ptr1Reg)
5133         .addImm(3).addImm(27).addImm(is8bit ? 28 : 27);
5134     BuildMI(BB, dl, TII->get(is64bit ? PPC::XORI8 : PPC::XORI), ShiftReg)
5135         .addReg(Shift1Reg).addImm(is8bit ? 24 : 16);
5136     if (is64bit)
5137       BuildMI(BB, dl, TII->get(PPC::RLDICR), PtrReg)
5138         .addReg(Ptr1Reg).addImm(0).addImm(61);
5139     else
5140       BuildMI(BB, dl, TII->get(PPC::RLWINM), PtrReg)
5141         .addReg(Ptr1Reg).addImm(0).addImm(0).addImm(29);
5142     BuildMI(BB, dl, TII->get(PPC::SLW), NewVal2Reg)
5143         .addReg(newval).addReg(ShiftReg);
5144     BuildMI(BB, dl, TII->get(PPC::SLW), OldVal2Reg)
5145         .addReg(oldval).addReg(ShiftReg);
5146     if (is8bit)
5147       BuildMI(BB, dl, TII->get(PPC::LI), Mask2Reg).addImm(255);
5148     else {
5149       BuildMI(BB, dl, TII->get(PPC::LI), Mask3Reg).addImm(0);
5150       BuildMI(BB, dl, TII->get(PPC::ORI), Mask2Reg)
5151         .addReg(Mask3Reg).addImm(65535);
5152     }
5153     BuildMI(BB, dl, TII->get(PPC::SLW), MaskReg)
5154         .addReg(Mask2Reg).addReg(ShiftReg);
5155     BuildMI(BB, dl, TII->get(PPC::AND), NewVal3Reg)
5156         .addReg(NewVal2Reg).addReg(MaskReg);
5157     BuildMI(BB, dl, TII->get(PPC::AND), OldVal3Reg)
5158         .addReg(OldVal2Reg).addReg(MaskReg);
5159
5160     BB = loop1MBB;
5161     BuildMI(BB, dl, TII->get(PPC::LWARX), TmpDestReg)
5162         .addReg(ZeroReg).addReg(PtrReg);
5163     BuildMI(BB, dl, TII->get(PPC::AND),TmpReg)
5164         .addReg(TmpDestReg).addReg(MaskReg);
5165     BuildMI(BB, dl, TII->get(PPC::CMPW), PPC::CR0)
5166         .addReg(TmpReg).addReg(OldVal3Reg);
5167     BuildMI(BB, dl, TII->get(PPC::BCC))
5168         .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(midMBB);
5169     BB->addSuccessor(loop2MBB);
5170     BB->addSuccessor(midMBB);
5171
5172     BB = loop2MBB;
5173     BuildMI(BB, dl, TII->get(PPC::ANDC),Tmp2Reg)
5174         .addReg(TmpDestReg).addReg(MaskReg);
5175     BuildMI(BB, dl, TII->get(PPC::OR),Tmp4Reg)
5176         .addReg(Tmp2Reg).addReg(NewVal3Reg);
5177     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(Tmp4Reg)
5178         .addReg(ZeroReg).addReg(PtrReg);
5179     BuildMI(BB, dl, TII->get(PPC::BCC))
5180       .addImm(PPC::PRED_NE).addReg(PPC::CR0).addMBB(loop1MBB);
5181     BuildMI(BB, dl, TII->get(PPC::B)).addMBB(exitMBB);
5182     BB->addSuccessor(loop1MBB);
5183     BB->addSuccessor(exitMBB);
5184
5185     BB = midMBB;
5186     BuildMI(BB, dl, TII->get(PPC::STWCX)).addReg(TmpDestReg)
5187       .addReg(ZeroReg).addReg(PtrReg);
5188     BB->addSuccessor(exitMBB);
5189
5190     //  exitMBB:
5191     //   ...
5192     BB = exitMBB;
5193     BuildMI(*BB, BB->begin(), dl, TII->get(PPC::SRW),dest).addReg(TmpReg)
5194       .addReg(ShiftReg);
5195   } else {
5196     llvm_unreachable("Unexpected instr type to insert");
5197   }
5198
5199   MI->eraseFromParent();   // The pseudo instruction is gone now.
5200   return BB;
5201 }
5202
5203 //===----------------------------------------------------------------------===//
5204 // Target Optimization Hooks
5205 //===----------------------------------------------------------------------===//
5206
5207 SDValue PPCTargetLowering::PerformDAGCombine(SDNode *N,
5208                                              DAGCombinerInfo &DCI) const {
5209   const TargetMachine &TM = getTargetMachine();
5210   SelectionDAG &DAG = DCI.DAG;
5211   DebugLoc dl = N->getDebugLoc();
5212   switch (N->getOpcode()) {
5213   default: break;
5214   case PPCISD::SHL:
5215     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5216       if (C->isNullValue())   // 0 << V -> 0.
5217         return N->getOperand(0);
5218     }
5219     break;
5220   case PPCISD::SRL:
5221     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5222       if (C->isNullValue())   // 0 >>u V -> 0.
5223         return N->getOperand(0);
5224     }
5225     break;
5226   case PPCISD::SRA:
5227     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
5228       if (C->isNullValue() ||   //  0 >>s V -> 0.
5229           C->isAllOnesValue())    // -1 >>s V -> -1.
5230         return N->getOperand(0);
5231     }
5232     break;
5233
5234   case ISD::SINT_TO_FP:
5235     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
5236       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
5237         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
5238         // We allow the src/dst to be either f32/f64, but the intermediate
5239         // type must be i64.
5240         if (N->getOperand(0).getValueType() == MVT::i64 &&
5241             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
5242           SDValue Val = N->getOperand(0).getOperand(0);
5243           if (Val.getValueType() == MVT::f32) {
5244             Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5245             DCI.AddToWorklist(Val.getNode());
5246           }
5247
5248           Val = DAG.getNode(PPCISD::FCTIDZ, dl, MVT::f64, Val);
5249           DCI.AddToWorklist(Val.getNode());
5250           Val = DAG.getNode(PPCISD::FCFID, dl, MVT::f64, Val);
5251           DCI.AddToWorklist(Val.getNode());
5252           if (N->getValueType(0) == MVT::f32) {
5253             Val = DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Val,
5254                               DAG.getIntPtrConstant(0));
5255             DCI.AddToWorklist(Val.getNode());
5256           }
5257           return Val;
5258         } else if (N->getOperand(0).getValueType() == MVT::i32) {
5259           // If the intermediate type is i32, we can avoid the load/store here
5260           // too.
5261         }
5262       }
5263     }
5264     break;
5265   case ISD::STORE:
5266     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
5267     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
5268         !cast<StoreSDNode>(N)->isTruncatingStore() &&
5269         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
5270         N->getOperand(1).getValueType() == MVT::i32 &&
5271         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
5272       SDValue Val = N->getOperand(1).getOperand(0);
5273       if (Val.getValueType() == MVT::f32) {
5274         Val = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f64, Val);
5275         DCI.AddToWorklist(Val.getNode());
5276       }
5277       Val = DAG.getNode(PPCISD::FCTIWZ, dl, MVT::f64, Val);
5278       DCI.AddToWorklist(Val.getNode());
5279
5280       Val = DAG.getNode(PPCISD::STFIWX, dl, MVT::Other, N->getOperand(0), Val,
5281                         N->getOperand(2), N->getOperand(3));
5282       DCI.AddToWorklist(Val.getNode());
5283       return Val;
5284     }
5285
5286     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
5287     if (cast<StoreSDNode>(N)->isUnindexed() &&
5288         N->getOperand(1).getOpcode() == ISD::BSWAP &&
5289         N->getOperand(1).getNode()->hasOneUse() &&
5290         (N->getOperand(1).getValueType() == MVT::i32 ||
5291          N->getOperand(1).getValueType() == MVT::i16)) {
5292       SDValue BSwapOp = N->getOperand(1).getOperand(0);
5293       // Do an any-extend to 32-bits if this is a half-word input.
5294       if (BSwapOp.getValueType() == MVT::i16)
5295         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, BSwapOp);
5296
5297       SDValue Ops[] = {
5298         N->getOperand(0), BSwapOp, N->getOperand(2),
5299         DAG.getValueType(N->getOperand(1).getValueType())
5300       };
5301       return
5302         DAG.getMemIntrinsicNode(PPCISD::STBRX, dl, DAG.getVTList(MVT::Other),
5303                                 Ops, array_lengthof(Ops),
5304                                 cast<StoreSDNode>(N)->getMemoryVT(),
5305                                 cast<StoreSDNode>(N)->getMemOperand());
5306     }
5307     break;
5308   case ISD::BSWAP:
5309     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
5310     if (ISD::isNON_EXTLoad(N->getOperand(0).getNode()) &&
5311         N->getOperand(0).hasOneUse() &&
5312         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
5313       SDValue Load = N->getOperand(0);
5314       LoadSDNode *LD = cast<LoadSDNode>(Load);
5315       // Create the byte-swapping load.
5316       SDValue Ops[] = {
5317         LD->getChain(),    // Chain
5318         LD->getBasePtr(),  // Ptr
5319         DAG.getValueType(N->getValueType(0)) // VT
5320       };
5321       SDValue BSLoad =
5322         DAG.getMemIntrinsicNode(PPCISD::LBRX, dl,
5323                                 DAG.getVTList(MVT::i32, MVT::Other), Ops, 3,
5324                                 LD->getMemoryVT(), LD->getMemOperand());
5325
5326       // If this is an i16 load, insert the truncate.
5327       SDValue ResVal = BSLoad;
5328       if (N->getValueType(0) == MVT::i16)
5329         ResVal = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, BSLoad);
5330
5331       // First, combine the bswap away.  This makes the value produced by the
5332       // load dead.
5333       DCI.CombineTo(N, ResVal);
5334
5335       // Next, combine the load away, we give it a bogus result value but a real
5336       // chain result.  The result value is dead because the bswap is dead.
5337       DCI.CombineTo(Load.getNode(), ResVal, BSLoad.getValue(1));
5338
5339       // Return N so it doesn't get rechecked!
5340       return SDValue(N, 0);
5341     }
5342
5343     break;
5344   case PPCISD::VCMP: {
5345     // If a VCMPo node already exists with exactly the same operands as this
5346     // node, use its result instead of this node (VCMPo computes both a CR6 and
5347     // a normal output).
5348     //
5349     if (!N->getOperand(0).hasOneUse() &&
5350         !N->getOperand(1).hasOneUse() &&
5351         !N->getOperand(2).hasOneUse()) {
5352
5353       // Scan all of the users of the LHS, looking for VCMPo's that match.
5354       SDNode *VCMPoNode = 0;
5355
5356       SDNode *LHSN = N->getOperand(0).getNode();
5357       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
5358            UI != E; ++UI)
5359         if (UI->getOpcode() == PPCISD::VCMPo &&
5360             UI->getOperand(1) == N->getOperand(1) &&
5361             UI->getOperand(2) == N->getOperand(2) &&
5362             UI->getOperand(0) == N->getOperand(0)) {
5363           VCMPoNode = *UI;
5364           break;
5365         }
5366
5367       // If there is no VCMPo node, or if the flag value has a single use, don't
5368       // transform this.
5369       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
5370         break;
5371
5372       // Look at the (necessarily single) use of the flag value.  If it has a
5373       // chain, this transformation is more complex.  Note that multiple things
5374       // could use the value result, which we should ignore.
5375       SDNode *FlagUser = 0;
5376       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
5377            FlagUser == 0; ++UI) {
5378         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
5379         SDNode *User = *UI;
5380         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
5381           if (User->getOperand(i) == SDValue(VCMPoNode, 1)) {
5382             FlagUser = User;
5383             break;
5384           }
5385         }
5386       }
5387
5388       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
5389       // give up for right now.
5390       if (FlagUser->getOpcode() == PPCISD::MFCR)
5391         return SDValue(VCMPoNode, 0);
5392     }
5393     break;
5394   }
5395   case ISD::BR_CC: {
5396     // If this is a branch on an altivec predicate comparison, lower this so
5397     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
5398     // lowering is done pre-legalize, because the legalizer lowers the predicate
5399     // compare down to code that is difficult to reassemble.
5400     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
5401     SDValue LHS = N->getOperand(2), RHS = N->getOperand(3);
5402     int CompareOpc;
5403     bool isDot;
5404
5405     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
5406         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
5407         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
5408       assert(isDot && "Can't compare against a vector result!");
5409
5410       // If this is a comparison against something other than 0/1, then we know
5411       // that the condition is never/always true.
5412       unsigned Val = cast<ConstantSDNode>(RHS)->getZExtValue();
5413       if (Val != 0 && Val != 1) {
5414         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
5415           return N->getOperand(0);
5416         // Always !=, turn it into an unconditional branch.
5417         return DAG.getNode(ISD::BR, dl, MVT::Other,
5418                            N->getOperand(0), N->getOperand(4));
5419       }
5420
5421       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
5422
5423       // Create the PPCISD altivec 'dot' comparison node.
5424       std::vector<EVT> VTs;
5425       SDValue Ops[] = {
5426         LHS.getOperand(2),  // LHS of compare
5427         LHS.getOperand(3),  // RHS of compare
5428         DAG.getConstant(CompareOpc, MVT::i32)
5429       };
5430       VTs.push_back(LHS.getOperand(2).getValueType());
5431       VTs.push_back(MVT::Glue);
5432       SDValue CompNode = DAG.getNode(PPCISD::VCMPo, dl, VTs, Ops, 3);
5433
5434       // Unpack the result based on how the target uses it.
5435       PPC::Predicate CompOpc;
5436       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getZExtValue()) {
5437       default:  // Can't happen, don't crash on invalid number though.
5438       case 0:   // Branch on the value of the EQ bit of CR6.
5439         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
5440         break;
5441       case 1:   // Branch on the inverted value of the EQ bit of CR6.
5442         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
5443         break;
5444       case 2:   // Branch on the value of the LT bit of CR6.
5445         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
5446         break;
5447       case 3:   // Branch on the inverted value of the LT bit of CR6.
5448         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
5449         break;
5450       }
5451
5452       return DAG.getNode(PPCISD::COND_BRANCH, dl, MVT::Other, N->getOperand(0),
5453                          DAG.getConstant(CompOpc, MVT::i32),
5454                          DAG.getRegister(PPC::CR6, MVT::i32),
5455                          N->getOperand(4), CompNode.getValue(1));
5456     }
5457     break;
5458   }
5459   }
5460
5461   return SDValue();
5462 }
5463
5464 //===----------------------------------------------------------------------===//
5465 // Inline Assembly Support
5466 //===----------------------------------------------------------------------===//
5467
5468 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
5469                                                        const APInt &Mask,
5470                                                        APInt &KnownZero,
5471                                                        APInt &KnownOne,
5472                                                        const SelectionDAG &DAG,
5473                                                        unsigned Depth) const {
5474   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
5475   switch (Op.getOpcode()) {
5476   default: break;
5477   case PPCISD::LBRX: {
5478     // lhbrx is known to have the top bits cleared out.
5479     if (cast<VTSDNode>(Op.getOperand(2))->getVT() == MVT::i16)
5480       KnownZero = 0xFFFF0000;
5481     break;
5482   }
5483   case ISD::INTRINSIC_WO_CHAIN: {
5484     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
5485     default: break;
5486     case Intrinsic::ppc_altivec_vcmpbfp_p:
5487     case Intrinsic::ppc_altivec_vcmpeqfp_p:
5488     case Intrinsic::ppc_altivec_vcmpequb_p:
5489     case Intrinsic::ppc_altivec_vcmpequh_p:
5490     case Intrinsic::ppc_altivec_vcmpequw_p:
5491     case Intrinsic::ppc_altivec_vcmpgefp_p:
5492     case Intrinsic::ppc_altivec_vcmpgtfp_p:
5493     case Intrinsic::ppc_altivec_vcmpgtsb_p:
5494     case Intrinsic::ppc_altivec_vcmpgtsh_p:
5495     case Intrinsic::ppc_altivec_vcmpgtsw_p:
5496     case Intrinsic::ppc_altivec_vcmpgtub_p:
5497     case Intrinsic::ppc_altivec_vcmpgtuh_p:
5498     case Intrinsic::ppc_altivec_vcmpgtuw_p:
5499       KnownZero = ~1U;  // All bits but the low one are known to be zero.
5500       break;
5501     }
5502   }
5503   }
5504 }
5505
5506
5507 /// getConstraintType - Given a constraint, return the type of
5508 /// constraint it is for this target.
5509 PPCTargetLowering::ConstraintType
5510 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
5511   if (Constraint.size() == 1) {
5512     switch (Constraint[0]) {
5513     default: break;
5514     case 'b':
5515     case 'r':
5516     case 'f':
5517     case 'v':
5518     case 'y':
5519       return C_RegisterClass;
5520     }
5521   }
5522   return TargetLowering::getConstraintType(Constraint);
5523 }
5524
5525 /// Examine constraint type and operand type and determine a weight value.
5526 /// This object must already have been set up with the operand type
5527 /// and the current alternative constraint selected.
5528 TargetLowering::ConstraintWeight
5529 PPCTargetLowering::getSingleConstraintMatchWeight(
5530     AsmOperandInfo &info, const char *constraint) const {
5531   ConstraintWeight weight = CW_Invalid;
5532   Value *CallOperandVal = info.CallOperandVal;
5533     // If we don't have a value, we can't do a match,
5534     // but allow it at the lowest weight.
5535   if (CallOperandVal == NULL)
5536     return CW_Default;
5537   Type *type = CallOperandVal->getType();
5538   // Look at the constraint type.
5539   switch (*constraint) {
5540   default:
5541     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
5542     break;
5543   case 'b':
5544     if (type->isIntegerTy())
5545       weight = CW_Register;
5546     break;
5547   case 'f':
5548     if (type->isFloatTy())
5549       weight = CW_Register;
5550     break;
5551   case 'd':
5552     if (type->isDoubleTy())
5553       weight = CW_Register;
5554     break;
5555   case 'v':
5556     if (type->isVectorTy())
5557       weight = CW_Register;
5558     break;
5559   case 'y':
5560     weight = CW_Register;
5561     break;
5562   }
5563   return weight;
5564 }
5565
5566 std::pair<unsigned, const TargetRegisterClass*>
5567 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5568                                                 EVT VT) const {
5569   if (Constraint.size() == 1) {
5570     // GCC RS6000 Constraint Letters
5571     switch (Constraint[0]) {
5572     case 'b':   // R1-R31
5573     case 'r':   // R0-R31
5574       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
5575         return std::make_pair(0U, PPC::G8RCRegisterClass);
5576       return std::make_pair(0U, PPC::GPRCRegisterClass);
5577     case 'f':
5578       if (VT == MVT::f32)
5579         return std::make_pair(0U, PPC::F4RCRegisterClass);
5580       else if (VT == MVT::f64)
5581         return std::make_pair(0U, PPC::F8RCRegisterClass);
5582       break;
5583     case 'v':
5584       return std::make_pair(0U, PPC::VRRCRegisterClass);
5585     case 'y':   // crrc
5586       return std::make_pair(0U, PPC::CRRCRegisterClass);
5587     }
5588   }
5589
5590   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5591 }
5592
5593
5594 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5595 /// vector.  If it is invalid, don't add anything to Ops.
5596 void PPCTargetLowering::LowerAsmOperandForConstraint(SDValue Op,
5597                                                      std::string &Constraint,
5598                                                      std::vector<SDValue>&Ops,
5599                                                      SelectionDAG &DAG) const {
5600   SDValue Result(0,0);
5601
5602   // Only support length 1 constraints.
5603   if (Constraint.length() > 1) return;
5604
5605   char Letter = Constraint[0];
5606   switch (Letter) {
5607   default: break;
5608   case 'I':
5609   case 'J':
5610   case 'K':
5611   case 'L':
5612   case 'M':
5613   case 'N':
5614   case 'O':
5615   case 'P': {
5616     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
5617     if (!CST) return; // Must be an immediate to match.
5618     unsigned Value = CST->getZExtValue();
5619     switch (Letter) {
5620     default: llvm_unreachable("Unknown constraint letter!");
5621     case 'I':  // "I" is a signed 16-bit constant.
5622       if ((short)Value == (int)Value)
5623         Result = DAG.getTargetConstant(Value, Op.getValueType());
5624       break;
5625     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
5626     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
5627       if ((short)Value == 0)
5628         Result = DAG.getTargetConstant(Value, Op.getValueType());
5629       break;
5630     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
5631       if ((Value >> 16) == 0)
5632         Result = DAG.getTargetConstant(Value, Op.getValueType());
5633       break;
5634     case 'M':  // "M" is a constant that is greater than 31.
5635       if (Value > 31)
5636         Result = DAG.getTargetConstant(Value, Op.getValueType());
5637       break;
5638     case 'N':  // "N" is a positive constant that is an exact power of two.
5639       if ((int)Value > 0 && isPowerOf2_32(Value))
5640         Result = DAG.getTargetConstant(Value, Op.getValueType());
5641       break;
5642     case 'O':  // "O" is the constant zero.
5643       if (Value == 0)
5644         Result = DAG.getTargetConstant(Value, Op.getValueType());
5645       break;
5646     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
5647       if ((short)-Value == (int)-Value)
5648         Result = DAG.getTargetConstant(Value, Op.getValueType());
5649       break;
5650     }
5651     break;
5652   }
5653   }
5654
5655   if (Result.getNode()) {
5656     Ops.push_back(Result);
5657     return;
5658   }
5659
5660   // Handle standard constraint letters.
5661   TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5662 }
5663
5664 // isLegalAddressingMode - Return true if the addressing mode represented
5665 // by AM is legal for this target, for a load/store of the specified type.
5666 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
5667                                               Type *Ty) const {
5668   // FIXME: PPC does not allow r+i addressing modes for vectors!
5669
5670   // PPC allows a sign-extended 16-bit immediate field.
5671   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
5672     return false;
5673
5674   // No global is ever allowed as a base.
5675   if (AM.BaseGV)
5676     return false;
5677
5678   // PPC only support r+r,
5679   switch (AM.Scale) {
5680   case 0:  // "r+i" or just "i", depending on HasBaseReg.
5681     break;
5682   case 1:
5683     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
5684       return false;
5685     // Otherwise we have r+r or r+i.
5686     break;
5687   case 2:
5688     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
5689       return false;
5690     // Allow 2*r as r+r.
5691     break;
5692   default:
5693     // No other scales are supported.
5694     return false;
5695   }
5696
5697   return true;
5698 }
5699
5700 /// isLegalAddressImmediate - Return true if the integer value can be used
5701 /// as the offset of the target addressing mode for load / store of the
5702 /// given type.
5703 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,Type *Ty) const{
5704   // PPC allows a sign-extended 16-bit immediate field.
5705   return (V > -(1 << 16) && V < (1 << 16)-1);
5706 }
5707
5708 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
5709   return false;
5710 }
5711
5712 SDValue PPCTargetLowering::LowerRETURNADDR(SDValue Op,
5713                                            SelectionDAG &DAG) const {
5714   MachineFunction &MF = DAG.getMachineFunction();
5715   MachineFrameInfo *MFI = MF.getFrameInfo();
5716   MFI->setReturnAddressIsTaken(true);
5717
5718   DebugLoc dl = Op.getDebugLoc();
5719   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5720
5721   // Make sure the function does not optimize away the store of the RA to
5722   // the stack.
5723   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
5724   FuncInfo->setLRStoreRequired();
5725   bool isPPC64 = PPCSubTarget.isPPC64();
5726   bool isDarwinABI = PPCSubTarget.isDarwinABI();
5727
5728   if (Depth > 0) {
5729     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
5730     SDValue Offset =
5731
5732       DAG.getConstant(PPCFrameLowering::getReturnSaveOffset(isPPC64, isDarwinABI),
5733                       isPPC64? MVT::i64 : MVT::i32);
5734     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5735                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
5736                                    FrameAddr, Offset),
5737                        MachinePointerInfo(), false, false, false, 0);
5738   }
5739
5740   // Just load the return address off the stack.
5741   SDValue RetAddrFI = getReturnAddrFrameIndex(DAG);
5742   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
5743                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
5744 }
5745
5746 SDValue PPCTargetLowering::LowerFRAMEADDR(SDValue Op,
5747                                           SelectionDAG &DAG) const {
5748   DebugLoc dl = Op.getDebugLoc();
5749   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
5750
5751   EVT PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
5752   bool isPPC64 = PtrVT == MVT::i64;
5753
5754   MachineFunction &MF = DAG.getMachineFunction();
5755   MachineFrameInfo *MFI = MF.getFrameInfo();
5756   MFI->setFrameAddressIsTaken(true);
5757   bool is31 = (DisableFramePointerElim(MF) || MFI->hasVarSizedObjects()) &&
5758                   MFI->getStackSize() &&
5759                   !MF.getFunction()->hasFnAttr(Attribute::Naked);
5760   unsigned FrameReg = isPPC64 ? (is31 ? PPC::X31 : PPC::X1) :
5761                                 (is31 ? PPC::R31 : PPC::R1);
5762   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg,
5763                                          PtrVT);
5764   while (Depth--)
5765     FrameAddr = DAG.getLoad(Op.getValueType(), dl, DAG.getEntryNode(),
5766                             FrameAddr, MachinePointerInfo(), false, false,
5767                             false, 0);
5768   return FrameAddr;
5769 }
5770
5771 bool
5772 PPCTargetLowering::isOffsetFoldingLegal(const GlobalAddressSDNode *GA) const {
5773   // The PowerPC target isn't yet aware of offsets.
5774   return false;
5775 }
5776
5777 /// getOptimalMemOpType - Returns the target specific optimal type for load
5778 /// and store operations as a result of memset, memcpy, and memmove
5779 /// lowering. If DstAlign is zero that means it's safe to destination
5780 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
5781 /// means there isn't a need to check it against alignment requirement,
5782 /// probably because the source does not need to be loaded. If
5783 /// 'IsZeroVal' is true, that means it's safe to return a
5784 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
5785 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
5786 /// constant so it does not need to be loaded.
5787 /// It returns EVT::Other if the type should be determined using generic
5788 /// target-independent logic.
5789 EVT PPCTargetLowering::getOptimalMemOpType(uint64_t Size,
5790                                            unsigned DstAlign, unsigned SrcAlign,
5791                                            bool IsZeroVal,
5792                                            bool MemcpyStrSrc,
5793                                            MachineFunction &MF) const {
5794   if (this->PPCSubTarget.isPPC64()) {
5795     return MVT::i64;
5796   } else {
5797     return MVT::i32;
5798   }
5799 }