lib/Target/PowerPC/PPCISelLowering.cpp

   1 //===-- PPCISelLowering.cpp - PPC DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the PPCISelLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "PPCISelLowering.h"
  15 #include "PPCMachineFunctionInfo.h"
  16 #include "PPCPredicates.h"
  17 #include "PPCTargetMachine.h"
  18 #include "PPCPerfectShuffle.h"
  19 #include "llvm/ADT/STLExtras.h"
  20 #include "llvm/ADT/VectorExtras.h"
  21 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  22 #include "llvm/CodeGen/CallingConvLower.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/SelectionDAG.h"
  29 #include "llvm/Constants.h"
  30 #include "llvm/Function.h"
  31 #include "llvm/Intrinsics.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool> EnablePPCPreinc("enable-ppc-preinc",
  38 cl::desc("enable preincrement load/store generation on PPC (experimental)"),
  39                                      cl::Hidden);
  40
  41 PPCTargetLowering::PPCTargetLowering(PPCTargetMachine &TM)
  42   : TargetLowering(TM), PPCSubTarget(*TM.getSubtargetImpl()) {
  43
  44   setPow2DivIsCheap();
  45
  46   // Use _setjmp/_longjmp instead of setjmp/longjmp.
  47   setUseUnderscoreSetJmp(true);
  48   setUseUnderscoreLongJmp(true);
  49
  50   // Set up the register classes.
  51   addRegisterClass(MVT::i32, PPC::GPRCRegisterClass);
  52   addRegisterClass(MVT::f32, PPC::F4RCRegisterClass);
  53   addRegisterClass(MVT::f64, PPC::F8RCRegisterClass);
  54
  55   // PowerPC has an i16 but no i8 (or i1) SEXTLOAD
  56   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Promote);
  57   setLoadXAction(ISD::SEXTLOAD, MVT::i8, Expand);
  58
  59   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
  60
  61   // PowerPC has pre-inc load and store's.
  62   setIndexedLoadAction(ISD::PRE_INC, MVT::i1, Legal);
  63   setIndexedLoadAction(ISD::PRE_INC, MVT::i8, Legal);
  64   setIndexedLoadAction(ISD::PRE_INC, MVT::i16, Legal);
  65   setIndexedLoadAction(ISD::PRE_INC, MVT::i32, Legal);
  66   setIndexedLoadAction(ISD::PRE_INC, MVT::i64, Legal);
  67   setIndexedStoreAction(ISD::PRE_INC, MVT::i1, Legal);
  68   setIndexedStoreAction(ISD::PRE_INC, MVT::i8, Legal);
  69   setIndexedStoreAction(ISD::PRE_INC, MVT::i16, Legal);
  70   setIndexedStoreAction(ISD::PRE_INC, MVT::i32, Legal);
  71   setIndexedStoreAction(ISD::PRE_INC, MVT::i64, Legal);
  72
  73   // Shortening conversions involving ppcf128 get expanded (2 regs -> 1 reg)
  74   setConvertAction(MVT::ppcf128, MVT::f64, Expand);
  75   setConvertAction(MVT::ppcf128, MVT::f32, Expand);
  76   // This is used in the ppcf128->int sequence.  Note it has different semantics
  77   // from FP_ROUND:  that rounds to nearest, this rounds to zero.
  78   setOperationAction(ISD::FP_ROUND_INREG, MVT::ppcf128, Custom);
  79
  80   // PowerPC has no intrinsics for these particular operations
  81   setOperationAction(ISD::MEMMOVE, MVT::Other, Expand);
  82   setOperationAction(ISD::MEMSET, MVT::Other, Expand);
  83   setOperationAction(ISD::MEMCPY, MVT::Other, Expand);
  84   setOperationAction(ISD::MEMBARRIER, MVT::Other, Expand);
  85   setOperationAction(ISD::PREFETCH, MVT::Other, Expand);
  86
  87   // PowerPC has no SREM/UREM instructions
  88   setOperationAction(ISD::SREM, MVT::i32, Expand);
  89   setOperationAction(ISD::UREM, MVT::i32, Expand);
  90   setOperationAction(ISD::SREM, MVT::i64, Expand);
  91   setOperationAction(ISD::UREM, MVT::i64, Expand);
  92
  93   // Don't use SMUL_LOHI/UMUL_LOHI or SDIVREM/UDIVREM to lower SREM/UREM.
  94   setOperationAction(ISD::UMUL_LOHI, MVT::i32, Expand);
  95   setOperationAction(ISD::SMUL_LOHI, MVT::i32, Expand);
  96   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
  97   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
  98   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
  99   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 100   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 101   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 102
 103   // We don't support sin/cos/sqrt/fmod/pow
 104   setOperationAction(ISD::FSIN , MVT::f64, Expand);
 105   setOperationAction(ISD::FCOS , MVT::f64, Expand);
 106   setOperationAction(ISD::FREM , MVT::f64, Expand);
 107   setOperationAction(ISD::FPOW , MVT::f64, Expand);
 108   setOperationAction(ISD::FSIN , MVT::f32, Expand);
 109   setOperationAction(ISD::FCOS , MVT::f32, Expand);
 110   setOperationAction(ISD::FREM , MVT::f32, Expand);
 111   setOperationAction(ISD::FPOW , MVT::f32, Expand);
 112
 113   setOperationAction(ISD::FLT_ROUNDS_, MVT::i32, Custom);
 114
 115   // If we're enabling GP optimizations, use hardware square root
 116   if (!TM.getSubtarget<PPCSubtarget>().hasFSQRT()) {
 117     setOperationAction(ISD::FSQRT, MVT::f64, Expand);
 118     setOperationAction(ISD::FSQRT, MVT::f32, Expand);
 119   }
 120
 121   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 122   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 123
 124   // PowerPC does not have BSWAP, CTPOP or CTTZ
 125   setOperationAction(ISD::BSWAP, MVT::i32  , Expand);
 126   setOperationAction(ISD::CTPOP, MVT::i32  , Expand);
 127   setOperationAction(ISD::CTTZ , MVT::i32  , Expand);
 128   setOperationAction(ISD::BSWAP, MVT::i64  , Expand);
 129   setOperationAction(ISD::CTPOP, MVT::i64  , Expand);
 130   setOperationAction(ISD::CTTZ , MVT::i64  , Expand);
 131
 132   // PowerPC does not have ROTR
 133   setOperationAction(ISD::ROTR, MVT::i32   , Expand);
 134
 135   // PowerPC does not have Select
 136   setOperationAction(ISD::SELECT, MVT::i32, Expand);
 137   setOperationAction(ISD::SELECT, MVT::i64, Expand);
 138   setOperationAction(ISD::SELECT, MVT::f32, Expand);
 139   setOperationAction(ISD::SELECT, MVT::f64, Expand);
 140
 141   // PowerPC wants to turn select_cc of FP into fsel when possible.
 142   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 143   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 144
 145   // PowerPC wants to optimize integer setcc a bit
 146   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 147
 148   // PowerPC does not have BRCOND which requires SetCC
 149   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 150
 151   setOperationAction(ISD::BR_JT,  MVT::Other, Expand);
 152
 153   // PowerPC turns FP_TO_SINT into FCTIWZ and some load/stores.
 154   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 155
 156   // PowerPC does not have [U|S]INT_TO_FP
 157   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Expand);
 158   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Expand);
 159
 160   setOperationAction(ISD::BIT_CONVERT, MVT::f32, Expand);
 161   setOperationAction(ISD::BIT_CONVERT, MVT::i32, Expand);
 162   setOperationAction(ISD::BIT_CONVERT, MVT::i64, Expand);
 163   setOperationAction(ISD::BIT_CONVERT, MVT::f64, Expand);
 164
 165   // We cannot sextinreg(i1).  Expand to shifts.
 166   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
 167
 168   // Support label based line numbers.
 169   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 170   setOperationAction(ISD::DEBUG_LOC, MVT::Other, Expand);
 171
 172   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 173   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 174   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 175   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 176
 177
 178   // We want to legalize GlobalAddress and ConstantPool nodes into the
 179   // appropriate instructions to materialize the address.
 180   setOperationAction(ISD::GlobalAddress, MVT::i32, Custom);
 181   setOperationAction(ISD::GlobalTLSAddress, MVT::i32, Custom);
 182   setOperationAction(ISD::ConstantPool,  MVT::i32, Custom);
 183   setOperationAction(ISD::JumpTable,     MVT::i32, Custom);
 184   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 185   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 186   setOperationAction(ISD::ConstantPool,  MVT::i64, Custom);
 187   setOperationAction(ISD::JumpTable,     MVT::i64, Custom);
 188
 189   // RET must be custom lowered, to meet ABI requirements
 190   setOperationAction(ISD::RET               , MVT::Other, Custom);
 191
 192   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 193   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 194
 195   // VAARG is custom lowered with ELF 32 ABI
 196   if (TM.getSubtarget<PPCSubtarget>().isELF32_ABI())
 197     setOperationAction(ISD::VAARG, MVT::Other, Custom);
 198   else
 199     setOperationAction(ISD::VAARG, MVT::Other, Expand);
 200
 201   // Use the default implementation.
 202   setOperationAction(ISD::VACOPY            , MVT::Other, Expand);
 203   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 204   setOperationAction(ISD::STACKSAVE         , MVT::Other, Expand);
 205   setOperationAction(ISD::STACKRESTORE      , MVT::Other, Custom);
 206   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32  , Custom);
 207   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64  , Custom);
 208
 209   // We want to custom lower some of our intrinsics.
 210   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 211
 212   if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
 213     // They also have instructions for converting between i64 and fp.
 214     setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 215     setOperationAction(ISD::FP_TO_UINT, MVT::i64, Expand);
 216     setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 217     setOperationAction(ISD::UINT_TO_FP, MVT::i64, Expand);
 218     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 219
 220     // FIXME: disable this lowered code.  This generates 64-bit register values,
 221     // and we don't model the fact that the top part is clobbered by calls.  We
 222     // need to flag these together so that the value isn't live across a call.
 223     //setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 224
 225     // To take advantage of the above i64 FP_TO_SINT, promote i32 FP_TO_UINT
 226     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Promote);
 227   } else {
 228     // PowerPC does not have FP_TO_UINT on 32-bit implementations.
 229     setOperationAction(ISD::FP_TO_UINT, MVT::i32, Expand);
 230   }
 231
 232   if (TM.getSubtarget<PPCSubtarget>().use64BitRegs()) {
 233     // 64-bit PowerPC implementations can support i64 types directly
 234     addRegisterClass(MVT::i64, PPC::G8RCRegisterClass);
 235     // BUILD_PAIR can't be handled natively, and should be expanded to shl/or
 236     setOperationAction(ISD::BUILD_PAIR, MVT::i64, Expand);
 237     // 64-bit PowerPC wants to expand i128 shifts itself.
 238     setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 239     setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 240     setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 241   } else {
 242     // 32-bit PowerPC wants to expand i64 shifts itself.
 243     setOperationAction(ISD::SHL_PARTS, MVT::i32, Custom);
 244     setOperationAction(ISD::SRA_PARTS, MVT::i32, Custom);
 245     setOperationAction(ISD::SRL_PARTS, MVT::i32, Custom);
 246   }
 247
 248   if (TM.getSubtarget<PPCSubtarget>().hasAltivec()) {
 249     // First set operation action for all vector types to expand. Then we
 250     // will selectively turn on ones that can be effectively codegen'd.
 251     for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 252          VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 253       // add/sub are legal for all supported vector VT's.
 254       setOperationAction(ISD::ADD , (MVT::ValueType)VT, Legal);
 255       setOperationAction(ISD::SUB , (MVT::ValueType)VT, Legal);
 256
 257       // We promote all shuffles to v16i8.
 258       setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, Promote);
 259       AddPromotedToType (ISD::VECTOR_SHUFFLE, (MVT::ValueType)VT, MVT::v16i8);
 260
 261       // We promote all non-typed operations to v4i32.
 262       setOperationAction(ISD::AND   , (MVT::ValueType)VT, Promote);
 263       AddPromotedToType (ISD::AND   , (MVT::ValueType)VT, MVT::v4i32);
 264       setOperationAction(ISD::OR    , (MVT::ValueType)VT, Promote);
 265       AddPromotedToType (ISD::OR    , (MVT::ValueType)VT, MVT::v4i32);
 266       setOperationAction(ISD::XOR   , (MVT::ValueType)VT, Promote);
 267       AddPromotedToType (ISD::XOR   , (MVT::ValueType)VT, MVT::v4i32);
 268       setOperationAction(ISD::LOAD  , (MVT::ValueType)VT, Promote);
 269       AddPromotedToType (ISD::LOAD  , (MVT::ValueType)VT, MVT::v4i32);
 270       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 271       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v4i32);
 272       setOperationAction(ISD::STORE, (MVT::ValueType)VT, Promote);
 273       AddPromotedToType (ISD::STORE, (MVT::ValueType)VT, MVT::v4i32);
 274
 275       // No other operations are legal.
 276       setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 277       setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 278       setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 279       setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 280       setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 281       setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 282       setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 283       setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 284       setOperationAction(ISD::INSERT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 285       setOperationAction(ISD::BUILD_VECTOR, (MVT::ValueType)VT, Expand);
 286       setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 287       setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 288       setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 289       setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 290       setOperationAction(ISD::SCALAR_TO_VECTOR, (MVT::ValueType)VT, Expand);
 291       setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 292       setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 293       setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 294       setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 295     }
 296
 297     // We can custom expand all VECTOR_SHUFFLEs to VPERM, others we can handle
 298     // with merges, splats, etc.
 299     setOperationAction(ISD::VECTOR_SHUFFLE, MVT::v16i8, Custom);
 300
 301     setOperationAction(ISD::AND   , MVT::v4i32, Legal);
 302     setOperationAction(ISD::OR    , MVT::v4i32, Legal);
 303     setOperationAction(ISD::XOR   , MVT::v4i32, Legal);
 304     setOperationAction(ISD::LOAD  , MVT::v4i32, Legal);
 305     setOperationAction(ISD::SELECT, MVT::v4i32, Expand);
 306     setOperationAction(ISD::STORE , MVT::v4i32, Legal);
 307
 308     addRegisterClass(MVT::v4f32, PPC::VRRCRegisterClass);
 309     addRegisterClass(MVT::v4i32, PPC::VRRCRegisterClass);
 310     addRegisterClass(MVT::v8i16, PPC::VRRCRegisterClass);
 311     addRegisterClass(MVT::v16i8, PPC::VRRCRegisterClass);
 312
 313     setOperationAction(ISD::MUL, MVT::v4f32, Legal);
 314     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 315     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 316     setOperationAction(ISD::MUL, MVT::v16i8, Custom);
 317
 318     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4f32, Custom);
 319     setOperationAction(ISD::SCALAR_TO_VECTOR, MVT::v4i32, Custom);
 320
 321     setOperationAction(ISD::BUILD_VECTOR, MVT::v16i8, Custom);
 322     setOperationAction(ISD::BUILD_VECTOR, MVT::v8i16, Custom);
 323     setOperationAction(ISD::BUILD_VECTOR, MVT::v4i32, Custom);
 324     setOperationAction(ISD::BUILD_VECTOR, MVT::v4f32, Custom);
 325   }
 326
 327   setSetCCResultType(MVT::i32);
 328   setShiftAmountType(MVT::i32);
 329   setSetCCResultContents(ZeroOrOneSetCCResult);
 330
 331   if (TM.getSubtarget<PPCSubtarget>().isPPC64()) {
 332     setStackPointerRegisterToSaveRestore(PPC::X1);
 333     setExceptionPointerRegister(PPC::X3);
 334     setExceptionSelectorRegister(PPC::X4);
 335   } else {
 336     setStackPointerRegisterToSaveRestore(PPC::R1);
 337     setExceptionPointerRegister(PPC::R3);
 338     setExceptionSelectorRegister(PPC::R4);
 339   }
 340
 341   // We have target-specific dag combine patterns for the following nodes:
 342   setTargetDAGCombine(ISD::SINT_TO_FP);
 343   setTargetDAGCombine(ISD::STORE);
 344   setTargetDAGCombine(ISD::BR_CC);
 345   setTargetDAGCombine(ISD::BSWAP);
 346
 347   // Darwin long double math library functions have $LDBL128 appended.
 348   if (TM.getSubtarget<PPCSubtarget>().isDarwin()) {
 349     setLibcallName(RTLIB::COS_PPCF128, "cosl$LDBL128");
 350     setLibcallName(RTLIB::POW_PPCF128, "powl$LDBL128");
 351     setLibcallName(RTLIB::REM_PPCF128, "fmodl$LDBL128");
 352     setLibcallName(RTLIB::SIN_PPCF128, "sinl$LDBL128");
 353     setLibcallName(RTLIB::SQRT_PPCF128, "sqrtl$LDBL128");
 354   }
 355
 356   computeRegisterProperties();
 357 }
 358
 359 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 360 /// function arguments in the caller parameter area.
 361 unsigned PPCTargetLowering::getByValTypeAlignment(const Type *Ty) const {
 362   TargetMachine &TM = getTargetMachine();
 363   // Darwin passes everything on 4 byte boundary.
 364   if (TM.getSubtarget<PPCSubtarget>().isDarwin())
 365     return 4;
 366   // FIXME Elf TBD
 367   return 4;
 368 }
 369
 370 const char *PPCTargetLowering::getTargetNodeName(unsigned Opcode) const {
 371   switch (Opcode) {
 372   default: return 0;
 373   case PPCISD::FSEL:          return "PPCISD::FSEL";
 374   case PPCISD::FCFID:         return "PPCISD::FCFID";
 375   case PPCISD::FCTIDZ:        return "PPCISD::FCTIDZ";
 376   case PPCISD::FCTIWZ:        return "PPCISD::FCTIWZ";
 377   case PPCISD::STFIWX:        return "PPCISD::STFIWX";
 378   case PPCISD::VMADDFP:       return "PPCISD::VMADDFP";
 379   case PPCISD::VNMSUBFP:      return "PPCISD::VNMSUBFP";
 380   case PPCISD::VPERM:         return "PPCISD::VPERM";
 381   case PPCISD::Hi:            return "PPCISD::Hi";
 382   case PPCISD::Lo:            return "PPCISD::Lo";
 383   case PPCISD::DYNALLOC:      return "PPCISD::DYNALLOC";
 384   case PPCISD::GlobalBaseReg: return "PPCISD::GlobalBaseReg";
 385   case PPCISD::SRL:           return "PPCISD::SRL";
 386   case PPCISD::SRA:           return "PPCISD::SRA";
 387   case PPCISD::SHL:           return "PPCISD::SHL";
 388   case PPCISD::EXTSW_32:      return "PPCISD::EXTSW_32";
 389   case PPCISD::STD_32:        return "PPCISD::STD_32";
 390   case PPCISD::CALL_ELF:      return "PPCISD::CALL_ELF";
 391   case PPCISD::CALL_Macho:    return "PPCISD::CALL_Macho";
 392   case PPCISD::MTCTR:         return "PPCISD::MTCTR";
 393   case PPCISD::BCTRL_Macho:   return "PPCISD::BCTRL_Macho";
 394   case PPCISD::BCTRL_ELF:     return "PPCISD::BCTRL_ELF";
 395   case PPCISD::RET_FLAG:      return "PPCISD::RET_FLAG";
 396   case PPCISD::MFCR:          return "PPCISD::MFCR";
 397   case PPCISD::VCMP:          return "PPCISD::VCMP";
 398   case PPCISD::VCMPo:         return "PPCISD::VCMPo";
 399   case PPCISD::LBRX:          return "PPCISD::LBRX";
 400   case PPCISD::STBRX:         return "PPCISD::STBRX";
 401   case PPCISD::COND_BRANCH:   return "PPCISD::COND_BRANCH";
 402   case PPCISD::MFFS:          return "PPCISD::MFFS";
 403   case PPCISD::MTFSB0:        return "PPCISD::MTFSB0";
 404   case PPCISD::MTFSB1:        return "PPCISD::MTFSB1";
 405   case PPCISD::FADDRTZ:       return "PPCISD::FADDRTZ";
 406   case PPCISD::MTFSF:         return "PPCISD::MTFSF";
 407   }
 408 }
 409
 410 //===----------------------------------------------------------------------===//
 411 // Node matching predicates, for use by the tblgen matching code.
 412 //===----------------------------------------------------------------------===//
 413
 414 /// isFloatingPointZero - Return true if this is 0.0 or -0.0.
 415 static bool isFloatingPointZero(SDOperand Op) {
 416   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Op))
 417     return CFP->getValueAPF().isZero();
 418   else if (ISD::isEXTLoad(Op.Val) || ISD::isNON_EXTLoad(Op.Val)) {
 419     // Maybe this has already been legalized into the constant pool?
 420     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(Op.getOperand(1)))
 421       if (ConstantFP *CFP = dyn_cast<ConstantFP>(CP->getConstVal()))
 422         return CFP->getValueAPF().isZero();
 423   }
 424   return false;
 425 }
 426
 427 /// isConstantOrUndef - Op is either an undef node or a ConstantSDNode.  Return
 428 /// true if Op is undef or if it matches the specified value.
 429 static bool isConstantOrUndef(SDOperand Op, unsigned Val) {
 430   return Op.getOpcode() == ISD::UNDEF ||
 431          cast<ConstantSDNode>(Op)->getValue() == Val;
 432 }
 433
 434 /// isVPKUHUMShuffleMask - Return true if this is the shuffle mask for a
 435 /// VPKUHUM instruction.
 436 bool PPC::isVPKUHUMShuffleMask(SDNode *N, bool isUnary) {
 437   if (!isUnary) {
 438     for (unsigned i = 0; i != 16; ++i)
 439       if (!isConstantOrUndef(N->getOperand(i),  i*2+1))
 440         return false;
 441   } else {
 442     for (unsigned i = 0; i != 8; ++i)
 443       if (!isConstantOrUndef(N->getOperand(i),  i*2+1) ||
 444           !isConstantOrUndef(N->getOperand(i+8),  i*2+1))
 445         return false;
 446   }
 447   return true;
 448 }
 449
 450 /// isVPKUWUMShuffleMask - Return true if this is the shuffle mask for a
 451 /// VPKUWUM instruction.
 452 bool PPC::isVPKUWUMShuffleMask(SDNode *N, bool isUnary) {
 453   if (!isUnary) {
 454     for (unsigned i = 0; i != 16; i += 2)
 455       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 456           !isConstantOrUndef(N->getOperand(i+1),  i*2+3))
 457         return false;
 458   } else {
 459     for (unsigned i = 0; i != 8; i += 2)
 460       if (!isConstantOrUndef(N->getOperand(i  ),  i*2+2) ||
 461           !isConstantOrUndef(N->getOperand(i+1),  i*2+3) ||
 462           !isConstantOrUndef(N->getOperand(i+8),  i*2+2) ||
 463           !isConstantOrUndef(N->getOperand(i+9),  i*2+3))
 464         return false;
 465   }
 466   return true;
 467 }
 468
 469 /// isVMerge - Common function, used to match vmrg* shuffles.
 470 ///
 471 static bool isVMerge(SDNode *N, unsigned UnitSize,
 472                      unsigned LHSStart, unsigned RHSStart) {
 473   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 474          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 475   assert((UnitSize == 1 || UnitSize == 2 || UnitSize == 4) &&
 476          "Unsupported merge size!");
 477
 478   for (unsigned i = 0; i != 8/UnitSize; ++i)     // Step over units
 479     for (unsigned j = 0; j != UnitSize; ++j) {   // Step over bytes within unit
 480       if (!isConstantOrUndef(N->getOperand(i*UnitSize*2+j),
 481                              LHSStart+j+i*UnitSize) ||
 482           !isConstantOrUndef(N->getOperand(i*UnitSize*2+UnitSize+j),
 483                              RHSStart+j+i*UnitSize))
 484         return false;
 485     }
 486       return true;
 487 }
 488
 489 /// isVMRGLShuffleMask - Return true if this is a shuffle mask suitable for
 490 /// a VRGL* instruction with the specified unit size (1,2 or 4 bytes).
 491 bool PPC::isVMRGLShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 492   if (!isUnary)
 493     return isVMerge(N, UnitSize, 8, 24);
 494   return isVMerge(N, UnitSize, 8, 8);
 495 }
 496
 497 /// isVMRGHShuffleMask - Return true if this is a shuffle mask suitable for
 498 /// a VRGH* instruction with the specified unit size (1,2 or 4 bytes).
 499 bool PPC::isVMRGHShuffleMask(SDNode *N, unsigned UnitSize, bool isUnary) {
 500   if (!isUnary)
 501     return isVMerge(N, UnitSize, 0, 16);
 502   return isVMerge(N, UnitSize, 0, 0);
 503 }
 504
 505
 506 /// isVSLDOIShuffleMask - If this is a vsldoi shuffle mask, return the shift
 507 /// amount, otherwise return -1.
 508 int PPC::isVSLDOIShuffleMask(SDNode *N, bool isUnary) {
 509   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 510          N->getNumOperands() == 16 && "PPC only supports shuffles by bytes!");
 511   // Find the first non-undef value in the shuffle mask.
 512   unsigned i;
 513   for (i = 0; i != 16 && N->getOperand(i).getOpcode() == ISD::UNDEF; ++i)
 514     /*search*/;
 515
 516   if (i == 16) return -1;  // all undef.
 517
 518   // Otherwise, check to see if the rest of the elements are consequtively
 519   // numbered from this value.
 520   unsigned ShiftAmt = cast<ConstantSDNode>(N->getOperand(i))->getValue();
 521   if (ShiftAmt < i) return -1;
 522   ShiftAmt -= i;
 523
 524   if (!isUnary) {
 525     // Check the rest of the elements to see if they are consequtive.
 526     for (++i; i != 16; ++i)
 527       if (!isConstantOrUndef(N->getOperand(i), ShiftAmt+i))
 528         return -1;
 529   } else {
 530     // Check the rest of the elements to see if they are consequtive.
 531     for (++i; i != 16; ++i)
 532       if (!isConstantOrUndef(N->getOperand(i), (ShiftAmt+i) & 15))
 533         return -1;
 534   }
 535
 536   return ShiftAmt;
 537 }
 538
 539 /// isSplatShuffleMask - Return true if the specified VECTOR_SHUFFLE operand
 540 /// specifies a splat of a single element that is suitable for input to
 541 /// VSPLTB/VSPLTH/VSPLTW.
 542 bool PPC::isSplatShuffleMask(SDNode *N, unsigned EltSize) {
 543   assert(N->getOpcode() == ISD::BUILD_VECTOR &&
 544          N->getNumOperands() == 16 &&
 545          (EltSize == 1 || EltSize == 2 || EltSize == 4));
 546
 547   // This is a splat operation if each element of the permute is the same, and
 548   // if the value doesn't reference the second vector.
 549   unsigned ElementBase = 0;
 550   SDOperand Elt = N->getOperand(0);
 551   if (ConstantSDNode *EltV = dyn_cast<ConstantSDNode>(Elt))
 552     ElementBase = EltV->getValue();
 553   else
 554     return false;   // FIXME: Handle UNDEF elements too!
 555
 556   if (cast<ConstantSDNode>(Elt)->getValue() >= 16)
 557     return false;
 558
 559   // Check that they are consequtive.
 560   for (unsigned i = 1; i != EltSize; ++i) {
 561     if (!isa<ConstantSDNode>(N->getOperand(i)) ||
 562         cast<ConstantSDNode>(N->getOperand(i))->getValue() != i+ElementBase)
 563       return false;
 564   }
 565
 566   assert(isa<ConstantSDNode>(Elt) && "Invalid VECTOR_SHUFFLE mask!");
 567   for (unsigned i = EltSize, e = 16; i != e; i += EltSize) {
 568     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 569     assert(isa<ConstantSDNode>(N->getOperand(i)) &&
 570            "Invalid VECTOR_SHUFFLE mask!");
 571     for (unsigned j = 0; j != EltSize; ++j)
 572       if (N->getOperand(i+j) != N->getOperand(j))
 573         return false;
 574   }
 575
 576   return true;
 577 }
 578
 579 /// isAllNegativeZeroVector - Returns true if all elements of build_vector
 580 /// are -0.0.
 581 bool PPC::isAllNegativeZeroVector(SDNode *N) {
 582   assert(N->getOpcode() == ISD::BUILD_VECTOR);
 583   if (PPC::isSplatShuffleMask(N, N->getNumOperands()))
 584     if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N))
 585       return CFP->getValueAPF().isNegZero();
 586   return false;
 587 }
 588
 589 /// getVSPLTImmediate - Return the appropriate VSPLT* immediate to splat the
 590 /// specified isSplatShuffleMask VECTOR_SHUFFLE mask.
 591 unsigned PPC::getVSPLTImmediate(SDNode *N, unsigned EltSize) {
 592   assert(isSplatShuffleMask(N, EltSize));
 593   return cast<ConstantSDNode>(N->getOperand(0))->getValue() / EltSize;
 594 }
 595
 596 /// get_VSPLTI_elt - If this is a build_vector of constants which can be formed
 597 /// by using a vspltis[bhw] instruction of the specified element size, return
 598 /// the constant being splatted.  The ByteSize field indicates the number of
 599 /// bytes of each element [124] -> [bhw].
 600 SDOperand PPC::get_VSPLTI_elt(SDNode *N, unsigned ByteSize, SelectionDAG &DAG) {
 601   SDOperand OpVal(0, 0);
 602
 603   // If ByteSize of the splat is bigger than the element size of the
 604   // build_vector, then we have a case where we are checking for a splat where
 605   // multiple elements of the buildvector are folded together into a single
 606   // logical element of the splat (e.g. "vsplish 1" to splat {0,1}*8).
 607   unsigned EltSize = 16/N->getNumOperands();
 608   if (EltSize < ByteSize) {
 609     unsigned Multiple = ByteSize/EltSize;   // Number of BV entries per spltval.
 610     SDOperand UniquedVals[4];
 611     assert(Multiple > 1 && Multiple <= 4 && "How can this happen?");
 612
 613     // See if all of the elements in the buildvector agree across.
 614     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 615       if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 616       // If the element isn't a constant, bail fully out.
 617       if (!isa<ConstantSDNode>(N->getOperand(i))) return SDOperand();
 618
 619
 620       if (UniquedVals[i&(Multiple-1)].Val == 0)
 621         UniquedVals[i&(Multiple-1)] = N->getOperand(i);
 622       else if (UniquedVals[i&(Multiple-1)] != N->getOperand(i))
 623         return SDOperand();  // no match.
 624     }
 625
 626     // Okay, if we reached this point, UniquedVals[0..Multiple-1] contains
 627     // either constant or undef values that are identical for each chunk.  See
 628     // if these chunks can form into a larger vspltis*.
 629
 630     // Check to see if all of the leading entries are either 0 or -1.  If
 631     // neither, then this won't fit into the immediate field.
 632     bool LeadingZero = true;
 633     bool LeadingOnes = true;
 634     for (unsigned i = 0; i != Multiple-1; ++i) {
 635       if (UniquedVals[i].Val == 0) continue;  // Must have been undefs.
 636
 637       LeadingZero &= cast<ConstantSDNode>(UniquedVals[i])->isNullValue();
 638       LeadingOnes &= cast<ConstantSDNode>(UniquedVals[i])->isAllOnesValue();
 639     }
 640     // Finally, check the least significant entry.
 641     if (LeadingZero) {
 642       if (UniquedVals[Multiple-1].Val == 0)
 643         return DAG.getTargetConstant(0, MVT::i32);  // 0,0,0,undef
 644       int Val = cast<ConstantSDNode>(UniquedVals[Multiple-1])->getValue();
 645       if (Val < 16)
 646         return DAG.getTargetConstant(Val, MVT::i32);  // 0,0,0,4 -> vspltisw(4)
 647     }
 648     if (LeadingOnes) {
 649       if (UniquedVals[Multiple-1].Val == 0)
 650         return DAG.getTargetConstant(~0U, MVT::i32);  // -1,-1,-1,undef
 651       int Val =cast<ConstantSDNode>(UniquedVals[Multiple-1])->getSignExtended();
 652       if (Val >= -16)                            // -1,-1,-1,-2 -> vspltisw(-2)
 653         return DAG.getTargetConstant(Val, MVT::i32);
 654     }
 655
 656     return SDOperand();
 657   }
 658
 659   // Check to see if this buildvec has a single non-undef value in its elements.
 660   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
 661     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
 662     if (OpVal.Val == 0)
 663       OpVal = N->getOperand(i);
 664     else if (OpVal != N->getOperand(i))
 665       return SDOperand();
 666   }
 667
 668   if (OpVal.Val == 0) return SDOperand();  // All UNDEF: use implicit def.
 669
 670   unsigned ValSizeInBytes = 0;
 671   uint64_t Value = 0;
 672   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
 673     Value = CN->getValue();
 674     ValSizeInBytes = MVT::getSizeInBits(CN->getValueType(0))/8;
 675   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
 676     assert(CN->getValueType(0) == MVT::f32 && "Only one legal FP vector type!");
 677     Value = FloatToBits(CN->getValueAPF().convertToFloat());
 678     ValSizeInBytes = 4;
 679   }
 680
 681   // If the splat value is larger than the element value, then we can never do
 682   // this splat.  The only case that we could fit the replicated bits into our
 683   // immediate field for would be zero, and we prefer to use vxor for it.
 684   if (ValSizeInBytes < ByteSize) return SDOperand();
 685
 686   // If the element value is larger than the splat value, cut it in half and
 687   // check to see if the two halves are equal.  Continue doing this until we
 688   // get to ByteSize.  This allows us to handle 0x01010101 as 0x01.
 689   while (ValSizeInBytes > ByteSize) {
 690     ValSizeInBytes >>= 1;
 691
 692     // If the top half equals the bottom half, we're still ok.
 693     if (((Value >> (ValSizeInBytes*8)) & ((1 << (8*ValSizeInBytes))-1)) !=
 694          (Value                        & ((1 << (8*ValSizeInBytes))-1)))
 695       return SDOperand();
 696   }
 697
 698   // Properly sign extend the value.
 699   int ShAmt = (4-ByteSize)*8;
 700   int MaskVal = ((int)Value << ShAmt) >> ShAmt;
 701
 702   // If this is zero, don't match, zero matches ISD::isBuildVectorAllZeros.
 703   if (MaskVal == 0) return SDOperand();
 704
 705   // Finally, if this value fits in a 5 bit sext field, return it
 706   if (((MaskVal << (32-5)) >> (32-5)) == MaskVal)
 707     return DAG.getTargetConstant(MaskVal, MVT::i32);
 708   return SDOperand();
 709 }
 710
 711 //===----------------------------------------------------------------------===//
 712 //  Addressing Mode Selection
 713 //===----------------------------------------------------------------------===//
 714
 715 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 716 /// or 64-bit immediate, and if the value can be accurately represented as a
 717 /// sign extension from a 16-bit value.  If so, this returns true and the
 718 /// immediate.
 719 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 720   if (N->getOpcode() != ISD::Constant)
 721     return false;
 722
 723   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 724   if (N->getValueType(0) == MVT::i32)
 725     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 726   else
 727     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 728 }
 729 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 730   return isIntS16Immediate(Op.Val, Imm);
 731 }
 732
 733
 734 /// SelectAddressRegReg - Given the specified addressed, check to see if it
 735 /// can be represented as an indexed [r+r] operation.  Returns false if it
 736 /// can be more efficiently represented with [r+imm].
 737 bool PPCTargetLowering::SelectAddressRegReg(SDOperand N, SDOperand &Base,
 738                                             SDOperand &Index,
 739                                             SelectionDAG &DAG) {
 740   short imm = 0;
 741   if (N.getOpcode() == ISD::ADD) {
 742     if (isIntS16Immediate(N.getOperand(1), imm))
 743       return false;    // r+i
 744     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 745       return false;    // r+i
 746
 747     Base = N.getOperand(0);
 748     Index = N.getOperand(1);
 749     return true;
 750   } else if (N.getOpcode() == ISD::OR) {
 751     if (isIntS16Immediate(N.getOperand(1), imm))
 752       return false;    // r+i can fold it if we can.
 753
 754     // If this is an or of disjoint bitfields, we can codegen this as an add
 755     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 756     // disjoint.
 757     APInt LHSKnownZero, LHSKnownOne;
 758     APInt RHSKnownZero, RHSKnownOne;
 759     DAG.ComputeMaskedBits(N.getOperand(0),
 760                           APInt::getAllOnesValue(N.getOperand(0)
 761                             .getValueSizeInBits()),
 762                           LHSKnownZero, LHSKnownOne);
 763
 764     if (LHSKnownZero.getBoolValue()) {
 765       DAG.ComputeMaskedBits(N.getOperand(1),
 766                             APInt::getAllOnesValue(N.getOperand(1)
 767                               .getValueSizeInBits()),
 768                             RHSKnownZero, RHSKnownOne);
 769       // If all of the bits are known zero on the LHS or RHS, the add won't
 770       // carry.
 771       if (~(LHSKnownZero | RHSKnownZero) == 0) {
 772         Base = N.getOperand(0);
 773         Index = N.getOperand(1);
 774         return true;
 775       }
 776     }
 777   }
 778
 779   return false;
 780 }
 781
 782 /// Returns true if the address N can be represented by a base register plus
 783 /// a signed 16-bit displacement [r+imm], and if it is not better
 784 /// represented as reg+reg.
 785 bool PPCTargetLowering::SelectAddressRegImm(SDOperand N, SDOperand &Disp,
 786                                             SDOperand &Base, SelectionDAG &DAG){
 787   // If this can be more profitably realized as r+r, fail.
 788   if (SelectAddressRegReg(N, Disp, Base, DAG))
 789     return false;
 790
 791   if (N.getOpcode() == ISD::ADD) {
 792     short imm = 0;
 793     if (isIntS16Immediate(N.getOperand(1), imm)) {
 794       Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 795       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 796         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 797       } else {
 798         Base = N.getOperand(0);
 799       }
 800       return true; // [r+i]
 801     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 802       // Match LOAD (ADD (X, Lo(G))).
 803       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 804              && "Cannot handle constant offsets yet!");
 805       Disp = N.getOperand(1).getOperand(0);  // The global address.
 806       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 807              Disp.getOpcode() == ISD::TargetConstantPool ||
 808              Disp.getOpcode() == ISD::TargetJumpTable);
 809       Base = N.getOperand(0);
 810       return true;  // [&g+r]
 811     }
 812   } else if (N.getOpcode() == ISD::OR) {
 813     short imm = 0;
 814     if (isIntS16Immediate(N.getOperand(1), imm)) {
 815       // If this is an or of disjoint bitfields, we can codegen this as an add
 816       // (for better address arithmetic) if the LHS and RHS of the OR are
 817       // provably disjoint.
 818       APInt LHSKnownZero, LHSKnownOne;
 819       DAG.ComputeMaskedBits(N.getOperand(0),
 820                             APInt::getAllOnesValue(32),
 821                             LHSKnownZero, LHSKnownOne);
 822       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 823         // If all of the bits are known zero on the LHS or RHS, the add won't
 824         // carry.
 825         Base = N.getOperand(0);
 826         Disp = DAG.getTargetConstant((int)imm & 0xFFFF, MVT::i32);
 827         return true;
 828       }
 829     }
 830   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 831     // Loading from a constant address.
 832
 833     // If this address fits entirely in a 16-bit sext immediate field, codegen
 834     // this as "d, 0"
 835     short Imm;
 836     if (isIntS16Immediate(CN, Imm)) {
 837       Disp = DAG.getTargetConstant(Imm, CN->getValueType(0));
 838       Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 839       return true;
 840     }
 841
 842     // Handle 32-bit sext immediates with LIS + addr mode.
 843     if (CN->getValueType(0) == MVT::i32 ||
 844         (int64_t)CN->getValue() == (int)CN->getValue()) {
 845       int Addr = (int)CN->getValue();
 846
 847       // Otherwise, break this down into an LIS + disp.
 848       Disp = DAG.getTargetConstant((short)Addr, MVT::i32);
 849
 850       Base = DAG.getTargetConstant((Addr - (signed short)Addr) >> 16, MVT::i32);
 851       unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 852       Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 853       return true;
 854     }
 855   }
 856
 857   Disp = DAG.getTargetConstant(0, getPointerTy());
 858   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 859     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 860   else
 861     Base = N;
 862   return true;      // [r+0]
 863 }
 864
 865 /// SelectAddressRegRegOnly - Given the specified addressed, force it to be
 866 /// represented as an indexed [r+r] operation.
 867 bool PPCTargetLowering::SelectAddressRegRegOnly(SDOperand N, SDOperand &Base,
 868                                                 SDOperand &Index,
 869                                                 SelectionDAG &DAG) {
 870   // Check to see if we can easily represent this as an [r+r] address.  This
 871   // will fail if it thinks that the address is more profitably represented as
 872   // reg+imm, e.g. where imm = 0.
 873   if (SelectAddressRegReg(N, Base, Index, DAG))
 874     return true;
 875
 876   // If the operand is an addition, always emit this as [r+r], since this is
 877   // better (for code size, and execution, as the memop does the add for free)
 878   // than emitting an explicit add.
 879   if (N.getOpcode() == ISD::ADD) {
 880     Base = N.getOperand(0);
 881     Index = N.getOperand(1);
 882     return true;
 883   }
 884
 885   // Otherwise, do it the hard way, using R0 as the base register.
 886   Base = DAG.getRegister(PPC::R0, N.getValueType());
 887   Index = N;
 888   return true;
 889 }
 890
 891 /// SelectAddressRegImmShift - Returns true if the address N can be
 892 /// represented by a base register plus a signed 14-bit displacement
 893 /// [r+imm*4].  Suitable for use by STD and friends.
 894 bool PPCTargetLowering::SelectAddressRegImmShift(SDOperand N, SDOperand &Disp,
 895                                                  SDOperand &Base,
 896                                                  SelectionDAG &DAG) {
 897   // If this can be more profitably realized as r+r, fail.
 898   if (SelectAddressRegReg(N, Disp, Base, DAG))
 899     return false;
 900
 901   if (N.getOpcode() == ISD::ADD) {
 902     short imm = 0;
 903     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 904       Disp =  DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 905       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 906         Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 907       } else {
 908         Base = N.getOperand(0);
 909       }
 910       return true; // [r+i]
 911     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 912       // Match LOAD (ADD (X, Lo(G))).
 913       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 914              && "Cannot handle constant offsets yet!");
 915       Disp = N.getOperand(1).getOperand(0);  // The global address.
 916       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 917              Disp.getOpcode() == ISD::TargetConstantPool ||
 918              Disp.getOpcode() == ISD::TargetJumpTable);
 919       Base = N.getOperand(0);
 920       return true;  // [&g+r]
 921     }
 922   } else if (N.getOpcode() == ISD::OR) {
 923     short imm = 0;
 924     if (isIntS16Immediate(N.getOperand(1), imm) && (imm & 3) == 0) {
 925       // If this is an or of disjoint bitfields, we can codegen this as an add
 926       // (for better address arithmetic) if the LHS and RHS of the OR are
 927       // provably disjoint.
 928       APInt LHSKnownZero, LHSKnownOne;
 929       DAG.ComputeMaskedBits(N.getOperand(0),
 930                             APInt::getAllOnesValue(32),
 931                             LHSKnownZero, LHSKnownOne);
 932       if ((LHSKnownZero.getZExtValue()|~(uint64_t)imm) == ~0ULL) {
 933         // If all of the bits are known zero on the LHS or RHS, the add won't
 934         // carry.
 935         Base = N.getOperand(0);
 936         Disp = DAG.getTargetConstant(((int)imm & 0xFFFF) >> 2, MVT::i32);
 937         return true;
 938       }
 939     }
 940   } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 941     // Loading from a constant address.  Verify low two bits are clear.
 942     if ((CN->getValue() & 3) == 0) {
 943       // If this address fits entirely in a 14-bit sext immediate field, codegen
 944       // this as "d, 0"
 945       short Imm;
 946       if (isIntS16Immediate(CN, Imm)) {
 947         Disp = DAG.getTargetConstant((unsigned short)Imm >> 2, getPointerTy());
 948         Base = DAG.getRegister(PPC::R0, CN->getValueType(0));
 949         return true;
 950       }
 951
 952       // Fold the low-part of 32-bit absolute addresses into addr mode.
 953       if (CN->getValueType(0) == MVT::i32 ||
 954           (int64_t)CN->getValue() == (int)CN->getValue()) {
 955         int Addr = (int)CN->getValue();
 956
 957         // Otherwise, break this down into an LIS + disp.
 958         Disp = DAG.getTargetConstant((short)Addr >> 2, MVT::i32);
 959
 960         Base = DAG.getTargetConstant((Addr-(signed short)Addr) >> 16, MVT::i32);
 961         unsigned Opc = CN->getValueType(0) == MVT::i32 ? PPC::LIS : PPC::LIS8;
 962         Base = SDOperand(DAG.getTargetNode(Opc, CN->getValueType(0), Base), 0);
 963         return true;
 964       }
 965     }
 966   }
 967
 968   Disp = DAG.getTargetConstant(0, getPointerTy());
 969   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 970     Base = DAG.getTargetFrameIndex(FI->getIndex(), N.getValueType());
 971   else
 972     Base = N;
 973   return true;      // [r+0]
 974 }
 975
 976
 977 /// getPreIndexedAddressParts - returns true by value, base pointer and
 978 /// offset pointer and addressing mode by reference if the node's address
 979 /// can be legally represented as pre-indexed load / store address.
 980 bool PPCTargetLowering::getPreIndexedAddressParts(SDNode *N, SDOperand &Base,
 981                                                   SDOperand &Offset,
 982                                                   ISD::MemIndexedMode &AM,
 983                                                   SelectionDAG &DAG) {
 984   // Disabled by default for now.
 985   if (!EnablePPCPreinc) return false;
 986
 987   SDOperand Ptr;
 988   MVT::ValueType VT;
 989   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
 990     Ptr = LD->getBasePtr();
 991     VT = LD->getMemoryVT();
 992
 993   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
 994     ST = ST;
 995     Ptr = ST->getBasePtr();
 996     VT  = ST->getMemoryVT();
 997   } else
 998     return false;
 999
1000   // PowerPC doesn't have preinc load/store instructions for vectors.
1001   if (MVT::isVector(VT))
1002     return false;
1003
1004   // TODO: Check reg+reg first.
1005
1006   // LDU/STU use reg+imm*4, others use reg+imm.
1007   if (VT != MVT::i64) {
1008     // reg + imm
1009     if (!SelectAddressRegImm(Ptr, Offset, Base, DAG))
1010       return false;
1011   } else {
1012     // reg + imm * 4.
1013     if (!SelectAddressRegImmShift(Ptr, Offset, Base, DAG))
1014       return false;
1015   }
1016
1017   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
1018     // PPC64 doesn't have lwau, but it does have lwaux.  Reject preinc load of
1019     // sext i32 to i64 when addr mode is r+i.
1020     if (LD->getValueType(0) == MVT::i64 && LD->getMemoryVT() == MVT::i32 &&
1021         LD->getExtensionType() == ISD::SEXTLOAD &&
1022         isa<ConstantSDNode>(Offset))
1023       return false;
1024   }
1025
1026   AM = ISD::PRE_INC;
1027   return true;
1028 }
1029
1030 //===----------------------------------------------------------------------===//
1031 //  LowerOperation implementation
1032 //===----------------------------------------------------------------------===//
1033
1034 SDOperand PPCTargetLowering::LowerConstantPool(SDOperand Op,
1035                                              SelectionDAG &DAG) {
1036   MVT::ValueType PtrVT = Op.getValueType();
1037   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
1038   Constant *C = CP->getConstVal();
1039   SDOperand CPI = DAG.getTargetConstantPool(C, PtrVT, CP->getAlignment());
1040   SDOperand Zero = DAG.getConstant(0, PtrVT);
1041
1042   const TargetMachine &TM = DAG.getTarget();
1043
1044   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, CPI, Zero);
1045   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, CPI, Zero);
1046
1047   // If this is a non-darwin platform, we don't support non-static relo models
1048   // yet.
1049   if (TM.getRelocationModel() == Reloc::Static ||
1050       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1051     // Generate non-pic code that has direct accesses to the constant pool.
1052     // The address of the global is just (hi(&g)+lo(&g)).
1053     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1054   }
1055
1056   if (TM.getRelocationModel() == Reloc::PIC_) {
1057     // With PIC, the first instruction is actually "GR+hi(&G)".
1058     Hi = DAG.getNode(ISD::ADD, PtrVT,
1059                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1060   }
1061
1062   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1063   return Lo;
1064 }
1065
1066 SDOperand PPCTargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
1067   MVT::ValueType PtrVT = Op.getValueType();
1068   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
1069   SDOperand JTI = DAG.getTargetJumpTable(JT->getIndex(), PtrVT);
1070   SDOperand Zero = DAG.getConstant(0, PtrVT);
1071
1072   const TargetMachine &TM = DAG.getTarget();
1073
1074   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, JTI, Zero);
1075   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, JTI, Zero);
1076
1077   // If this is a non-darwin platform, we don't support non-static relo models
1078   // yet.
1079   if (TM.getRelocationModel() == Reloc::Static ||
1080       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1081     // Generate non-pic code that has direct accesses to the constant pool.
1082     // The address of the global is just (hi(&g)+lo(&g)).
1083     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1084   }
1085
1086   if (TM.getRelocationModel() == Reloc::PIC_) {
1087     // With PIC, the first instruction is actually "GR+hi(&G)".
1088     Hi = DAG.getNode(ISD::ADD, PtrVT,
1089                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1090   }
1091
1092   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1093   return Lo;
1094 }
1095
1096 SDOperand PPCTargetLowering::LowerGlobalTLSAddress(SDOperand Op,
1097                                                    SelectionDAG &DAG) {
1098   assert(0 && "TLS not implemented for PPC.");
1099 }
1100
1101 SDOperand PPCTargetLowering::LowerGlobalAddress(SDOperand Op,
1102                                                 SelectionDAG &DAG) {
1103   MVT::ValueType PtrVT = Op.getValueType();
1104   GlobalAddressSDNode *GSDN = cast<GlobalAddressSDNode>(Op);
1105   GlobalValue *GV = GSDN->getGlobal();
1106   SDOperand GA = DAG.getTargetGlobalAddress(GV, PtrVT, GSDN->getOffset());
1107   // If it's a debug information descriptor, don't mess with it.
1108   if (DAG.isVerifiedDebugInfoDesc(Op))
1109     return GA;
1110   SDOperand Zero = DAG.getConstant(0, PtrVT);
1111
1112   const TargetMachine &TM = DAG.getTarget();
1113
1114   SDOperand Hi = DAG.getNode(PPCISD::Hi, PtrVT, GA, Zero);
1115   SDOperand Lo = DAG.getNode(PPCISD::Lo, PtrVT, GA, Zero);
1116
1117   // If this is a non-darwin platform, we don't support non-static relo models
1118   // yet.
1119   if (TM.getRelocationModel() == Reloc::Static ||
1120       !TM.getSubtarget<PPCSubtarget>().isDarwin()) {
1121     // Generate non-pic code that has direct accesses to globals.
1122     // The address of the global is just (hi(&g)+lo(&g)).
1123     return DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1124   }
1125
1126   if (TM.getRelocationModel() == Reloc::PIC_) {
1127     // With PIC, the first instruction is actually "GR+hi(&G)".
1128     Hi = DAG.getNode(ISD::ADD, PtrVT,
1129                      DAG.getNode(PPCISD::GlobalBaseReg, PtrVT), Hi);
1130   }
1131
1132   Lo = DAG.getNode(ISD::ADD, PtrVT, Hi, Lo);
1133
1134   if (!TM.getSubtarget<PPCSubtarget>().hasLazyResolverStub(GV))
1135     return Lo;
1136
1137   // If the global is weak or external, we have to go through the lazy
1138   // resolution stub.
1139   return DAG.getLoad(PtrVT, DAG.getEntryNode(), Lo, NULL, 0);
1140 }
1141
1142 SDOperand PPCTargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
1143   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
1144
1145   // If we're comparing for equality to zero, expose the fact that this is
1146   // implented as a ctlz/srl pair on ppc, so that the dag combiner can
1147   // fold the new nodes.
1148   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
1149     if (C->isNullValue() && CC == ISD::SETEQ) {
1150       MVT::ValueType VT = Op.getOperand(0).getValueType();
1151       SDOperand Zext = Op.getOperand(0);
1152       if (VT < MVT::i32) {
1153         VT = MVT::i32;
1154         Zext = DAG.getNode(ISD::ZERO_EXTEND, VT, Op.getOperand(0));
1155       }
1156       unsigned Log2b = Log2_32(MVT::getSizeInBits(VT));
1157       SDOperand Clz = DAG.getNode(ISD::CTLZ, VT, Zext);
1158       SDOperand Scc = DAG.getNode(ISD::SRL, VT, Clz,
1159                                   DAG.getConstant(Log2b, MVT::i32));
1160       return DAG.getNode(ISD::TRUNCATE, MVT::i32, Scc);
1161     }
1162     // Leave comparisons against 0 and -1 alone for now, since they're usually
1163     // optimized.  FIXME: revisit this when we can custom lower all setcc
1164     // optimizations.
1165     if (C->isAllOnesValue() || C->isNullValue())
1166       return SDOperand();
1167   }
1168
1169   // If we have an integer seteq/setne, turn it into a compare against zero
1170   // by xor'ing the rhs with the lhs, which is faster than setting a
1171   // condition register, reading it back out, and masking the correct bit.  The
1172   // normal approach here uses sub to do this instead of xor.  Using xor exposes
1173   // the result to other bit-twiddling opportunities.
1174   MVT::ValueType LHSVT = Op.getOperand(0).getValueType();
1175   if (MVT::isInteger(LHSVT) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1176     MVT::ValueType VT = Op.getValueType();
1177     SDOperand Sub = DAG.getNode(ISD::XOR, LHSVT, Op.getOperand(0),
1178                                 Op.getOperand(1));
1179     return DAG.getSetCC(VT, Sub, DAG.getConstant(0, LHSVT), CC);
1180   }
1181   return SDOperand();
1182 }
1183
1184 SDOperand PPCTargetLowering::LowerVAARG(SDOperand Op, SelectionDAG &DAG,
1185                               int VarArgsFrameIndex,
1186                               int VarArgsStackOffset,
1187                               unsigned VarArgsNumGPR,
1188                               unsigned VarArgsNumFPR,
1189                               const PPCSubtarget &Subtarget) {
1190
1191   assert(0 && "VAARG in ELF32 ABI not implemented yet!");
1192 }
1193
1194 SDOperand PPCTargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG,
1195                               int VarArgsFrameIndex,
1196                               int VarArgsStackOffset,
1197                               unsigned VarArgsNumGPR,
1198                               unsigned VarArgsNumFPR,
1199                               const PPCSubtarget &Subtarget) {
1200
1201   if (Subtarget.isMachoABI()) {
1202     // vastart just stores the address of the VarArgsFrameIndex slot into the
1203     // memory location argument.
1204     MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1205     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1206     const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1207     return DAG.getStore(Op.getOperand(0), FR, Op.getOperand(1), SV, 0);
1208   }
1209
1210   // For ELF 32 ABI we follow the layout of the va_list struct.
1211   // We suppose the given va_list is already allocated.
1212   //
1213   // typedef struct {
1214   //  char gpr;     /* index into the array of 8 GPRs
1215   //                 * stored in the register save area
1216   //                 * gpr=0 corresponds to r3,
1217   //                 * gpr=1 to r4, etc.
1218   //                 */
1219   //  char fpr;     /* index into the array of 8 FPRs
1220   //                 * stored in the register save area
1221   //                 * fpr=0 corresponds to f1,
1222   //                 * fpr=1 to f2, etc.
1223   //                 */
1224   //  char *overflow_arg_area;
1225   //                /* location on stack that holds
1226   //                 * the next overflow argument
1227   //                 */
1228   //  char *reg_save_area;
1229   //               /* where r3:r10 and f1:f8 (if saved)
1230   //                * are stored
1231   //                */
1232   // } va_list[1];
1233
1234
1235   SDOperand ArgGPR = DAG.getConstant(VarArgsNumGPR, MVT::i8);
1236   SDOperand ArgFPR = DAG.getConstant(VarArgsNumFPR, MVT::i8);
1237
1238
1239   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1240
1241   SDOperand StackOffsetFI = DAG.getFrameIndex(VarArgsStackOffset, PtrVT);
1242   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1243
1244   uint64_t FrameOffset = MVT::getSizeInBits(PtrVT)/8;
1245   SDOperand ConstFrameOffset = DAG.getConstant(FrameOffset, PtrVT);
1246
1247   uint64_t StackOffset = MVT::getSizeInBits(PtrVT)/8 - 1;
1248   SDOperand ConstStackOffset = DAG.getConstant(StackOffset, PtrVT);
1249
1250   uint64_t FPROffset = 1;
1251   SDOperand ConstFPROffset = DAG.getConstant(FPROffset, PtrVT);
1252
1253   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
1254
1255   // Store first byte : number of int regs
1256   SDOperand firstStore = DAG.getStore(Op.getOperand(0), ArgGPR,
1257                                       Op.getOperand(1), SV, 0);
1258   uint64_t nextOffset = FPROffset;
1259   SDOperand nextPtr = DAG.getNode(ISD::ADD, PtrVT, Op.getOperand(1),
1260                                   ConstFPROffset);
1261
1262   // Store second byte : number of float regs
1263   SDOperand secondStore =
1264     DAG.getStore(firstStore, ArgFPR, nextPtr, SV, nextOffset);
1265   nextOffset += StackOffset;
1266   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstStackOffset);
1267
1268   // Store second word : arguments given on stack
1269   SDOperand thirdStore =
1270     DAG.getStore(secondStore, StackOffsetFI, nextPtr, SV, nextOffset);
1271   nextOffset += FrameOffset;
1272   nextPtr = DAG.getNode(ISD::ADD, PtrVT, nextPtr, ConstFrameOffset);
1273
1274   // Store third word : arguments given in registers
1275   return DAG.getStore(thirdStore, FR, nextPtr, SV, nextOffset);
1276
1277 }
1278
1279 #include "PPCGenCallingConv.inc"
1280
1281 /// GetFPR - Get the set of FP registers that should be allocated for arguments,
1282 /// depending on which subtarget is selected.
1283 static const unsigned *GetFPR(const PPCSubtarget &Subtarget) {
1284   if (Subtarget.isMachoABI()) {
1285     static const unsigned FPR[] = {
1286       PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1287       PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
1288     };
1289     return FPR;
1290   }
1291
1292
1293   static const unsigned FPR[] = {
1294     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
1295     PPC::F8
1296   };
1297   return FPR;
1298 }
1299
1300 SDOperand
1301 PPCTargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op,
1302                                          SelectionDAG &DAG,
1303                                          int &VarArgsFrameIndex,
1304                                          int &VarArgsStackOffset,
1305                                          unsigned &VarArgsNumGPR,
1306                                          unsigned &VarArgsNumFPR,
1307                                          const PPCSubtarget &Subtarget) {
1308   // TODO: add description of PPC stack frame format, or at least some docs.
1309   //
1310   MachineFunction &MF = DAG.getMachineFunction();
1311   MachineFrameInfo *MFI = MF.getFrameInfo();
1312   MachineRegisterInfo &RegInfo = MF.getRegInfo();
1313   SmallVector<SDOperand, 8> ArgValues;
1314   SDOperand Root = Op.getOperand(0);
1315
1316   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1317   bool isPPC64 = PtrVT == MVT::i64;
1318   bool isMachoABI = Subtarget.isMachoABI();
1319   bool isELF32_ABI = Subtarget.isELF32_ABI();
1320   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1321
1322   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1323
1324   static const unsigned GPR_32[] = {           // 32-bit registers.
1325     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1326     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1327   };
1328   static const unsigned GPR_64[] = {           // 64-bit registers.
1329     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1330     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1331   };
1332
1333   static const unsigned *FPR = GetFPR(Subtarget);
1334
1335   static const unsigned VR[] = {
1336     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1337     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1338   };
1339
1340   const unsigned Num_GPR_Regs = array_lengthof(GPR_32);
1341   const unsigned Num_FPR_Regs = isMachoABI ? 13 : 8;
1342   const unsigned Num_VR_Regs  = array_lengthof( VR);
1343
1344   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1345
1346   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1347
1348   // Add DAG nodes to load the arguments or copy them out of registers.  On
1349   // entry to a function on PPC, the arguments start after the linkage area,
1350   // although the first ones are often in registers.
1351   //
1352   // In the ELF 32 ABI, GPRs and stack are double word align: an argument
1353   // represented with two words (long long or double) must be copied to an
1354   // even GPR_idx value or to an even ArgOffset value.
1355
1356   SmallVector<SDOperand, 8> MemOps;
1357
1358   for (unsigned ArgNo = 0, e = Op.Val->getNumValues()-1; ArgNo != e; ++ArgNo) {
1359     SDOperand ArgVal;
1360     bool needsLoad = false;
1361     MVT::ValueType ObjectVT = Op.getValue(ArgNo).getValueType();
1362     unsigned ObjSize = MVT::getSizeInBits(ObjectVT)/8;
1363     unsigned ArgSize = ObjSize;
1364     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(ArgNo+3))->getValue();
1365     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1366     unsigned isByVal = Flags & ISD::ParamFlags::ByVal;
1367     // See if next argument requires stack alignment in ELF
1368     bool Expand = (ObjectVT == MVT::f64) || ((ArgNo + 1 < e) &&
1369       (cast<ConstantSDNode>(Op.getOperand(ArgNo+4))->getValue() & AlignFlag) &&
1370       (!(Flags & AlignFlag)));
1371
1372     unsigned CurArgOffset = ArgOffset;
1373
1374     // FIXME alignment for ELF may not be right
1375     // FIXME the codegen can be much improved in some cases.
1376     // We do not have to keep everything in memory.
1377     if (isByVal) {
1378       // Double word align in ELF
1379       if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1380       // ObjSize is the true size, ArgSize rounded up to multiple of registers.
1381       ObjSize = (Flags & ISD::ParamFlags::ByValSize) >>
1382                       ISD::ParamFlags::ByValSizeOffs;
1383       ArgSize = ((ObjSize + PtrByteSize - 1)/PtrByteSize) * PtrByteSize;
1384       // The value of the object is its address.
1385       int FI = MFI->CreateFixedObject(ObjSize, CurArgOffset);
1386       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1387       ArgValues.push_back(FIN);
1388       for (unsigned j = 0; j < ArgSize; j += PtrByteSize) {
1389         // Store whatever pieces of the object are in registers
1390         // to memory.  ArgVal will be address of the beginning of
1391         // the object.
1392         if (GPR_idx != Num_GPR_Regs) {
1393           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1394           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1395           int FI = MFI->CreateFixedObject(PtrByteSize, ArgOffset);
1396           SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1397           SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1398           SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1399           MemOps.push_back(Store);
1400           ++GPR_idx;
1401           if (isMachoABI) ArgOffset += PtrByteSize;
1402         } else {
1403           ArgOffset += ArgSize - (ArgOffset-CurArgOffset);
1404           break;
1405         }
1406       }
1407       continue;
1408     }
1409
1410     switch (ObjectVT) {
1411     default: assert(0 && "Unhandled argument type!");
1412     case MVT::i32:
1413       if (!isPPC64) {
1414         // Double word align in ELF
1415         if (Expand && isELF32_ABI) GPR_idx += (GPR_idx % 2);
1416
1417         if (GPR_idx != Num_GPR_Regs) {
1418           unsigned VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1419           RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1420           ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i32);
1421           ++GPR_idx;
1422         } else {
1423           needsLoad = true;
1424           ArgSize = PtrByteSize;
1425         }
1426         // Stack align in ELF
1427         if (needsLoad && Expand && isELF32_ABI)
1428           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1429         // All int arguments reserve stack space in Macho ABI.
1430         if (isMachoABI || needsLoad) ArgOffset += PtrByteSize;
1431         break;
1432       }
1433       // FALLTHROUGH
1434     case MVT::i64:  // PPC64
1435       if (GPR_idx != Num_GPR_Regs) {
1436         unsigned VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1437         RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1438         ArgVal = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1439
1440         if (ObjectVT == MVT::i32) {
1441           // PPC64 passes i8, i16, and i32 values in i64 registers. Promote
1442           // value to MVT::i64 and then truncate to the correct register size.
1443           if (Flags & ISD::ParamFlags::SExt)
1444             ArgVal = DAG.getNode(ISD::AssertSext, MVT::i64, ArgVal,
1445                                  DAG.getValueType(ObjectVT));
1446           else if (Flags & ISD::ParamFlags::ZExt)
1447             ArgVal = DAG.getNode(ISD::AssertZext, MVT::i64, ArgVal,
1448                                  DAG.getValueType(ObjectVT));
1449
1450           ArgVal = DAG.getNode(ISD::TRUNCATE, MVT::i32, ArgVal);
1451         }
1452
1453         ++GPR_idx;
1454       } else {
1455         needsLoad = true;
1456       }
1457       // All int arguments reserve stack space in Macho ABI.
1458       if (isMachoABI || needsLoad) ArgOffset += 8;
1459       break;
1460
1461     case MVT::f32:
1462     case MVT::f64:
1463       // Every 4 bytes of argument space consumes one of the GPRs available for
1464       // argument passing.
1465       if (GPR_idx != Num_GPR_Regs && isMachoABI) {
1466         ++GPR_idx;
1467         if (ObjSize == 8 && GPR_idx != Num_GPR_Regs && !isPPC64)
1468           ++GPR_idx;
1469       }
1470       if (FPR_idx != Num_FPR_Regs) {
1471         unsigned VReg;
1472         if (ObjectVT == MVT::f32)
1473           VReg = RegInfo.createVirtualRegister(&PPC::F4RCRegClass);
1474         else
1475           VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1476         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1477         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1478         ++FPR_idx;
1479       } else {
1480         needsLoad = true;
1481       }
1482
1483       // Stack align in ELF
1484       if (needsLoad && Expand && isELF32_ABI)
1485         ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1486       // All FP arguments reserve stack space in Macho ABI.
1487       if (isMachoABI || needsLoad) ArgOffset += isPPC64 ? 8 : ObjSize;
1488       break;
1489     case MVT::v4f32:
1490     case MVT::v4i32:
1491     case MVT::v8i16:
1492     case MVT::v16i8:
1493       // Note that vector arguments in registers don't reserve stack space.
1494       if (VR_idx != Num_VR_Regs) {
1495         unsigned VReg = RegInfo.createVirtualRegister(&PPC::VRRCRegClass);
1496         RegInfo.addLiveIn(VR[VR_idx], VReg);
1497         ArgVal = DAG.getCopyFromReg(Root, VReg, ObjectVT);
1498         ++VR_idx;
1499       } else {
1500         // This should be simple, but requires getting 16-byte aligned stack
1501         // values.
1502         assert(0 && "Loading VR argument not implemented yet!");
1503         needsLoad = true;
1504       }
1505       break;
1506     }
1507
1508     // We need to load the argument to a virtual register if we determined above
1509     // that we ran out of physical registers of the appropriate type.
1510     if (needsLoad) {
1511       int FI = MFI->CreateFixedObject(ObjSize,
1512                                       CurArgOffset + (ArgSize - ObjSize));
1513       SDOperand FIN = DAG.getFrameIndex(FI, PtrVT);
1514       ArgVal = DAG.getLoad(ObjectVT, Root, FIN, NULL, 0);
1515     }
1516
1517     ArgValues.push_back(ArgVal);
1518   }
1519
1520   // If the function takes variable number of arguments, make a frame index for
1521   // the start of the first vararg value... for expansion of llvm.va_start.
1522   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1523   if (isVarArg) {
1524
1525     int depth;
1526     if (isELF32_ABI) {
1527       VarArgsNumGPR = GPR_idx;
1528       VarArgsNumFPR = FPR_idx;
1529
1530       // Make room for Num_GPR_Regs, Num_FPR_Regs and for a possible frame
1531       // pointer.
1532       depth = -(Num_GPR_Regs * MVT::getSizeInBits(PtrVT)/8 +
1533                 Num_FPR_Regs * MVT::getSizeInBits(MVT::f64)/8 +
1534                 MVT::getSizeInBits(PtrVT)/8);
1535
1536       VarArgsStackOffset = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1537                                                   ArgOffset);
1538
1539     }
1540     else
1541       depth = ArgOffset;
1542
1543     VarArgsFrameIndex = MFI->CreateFixedObject(MVT::getSizeInBits(PtrVT)/8,
1544                                                depth);
1545     SDOperand FIN = DAG.getFrameIndex(VarArgsFrameIndex, PtrVT);
1546
1547     // In ELF 32 ABI, the fixed integer arguments of a variadic function are
1548     // stored to the VarArgsFrameIndex on the stack.
1549     if (isELF32_ABI) {
1550       for (GPR_idx = 0; GPR_idx != VarArgsNumGPR; ++GPR_idx) {
1551         SDOperand Val = DAG.getRegister(GPR[GPR_idx], PtrVT);
1552         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1553         MemOps.push_back(Store);
1554         // Increment the address by four for the next argument to store
1555         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1556         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1557       }
1558     }
1559
1560     // If this function is vararg, store any remaining integer argument regs
1561     // to their spots on the stack so that they may be loaded by deferencing the
1562     // result of va_next.
1563     for (; GPR_idx != Num_GPR_Regs; ++GPR_idx) {
1564       unsigned VReg;
1565       if (isPPC64)
1566         VReg = RegInfo.createVirtualRegister(&PPC::G8RCRegClass);
1567       else
1568         VReg = RegInfo.createVirtualRegister(&PPC::GPRCRegClass);
1569
1570       RegInfo.addLiveIn(GPR[GPR_idx], VReg);
1571       SDOperand Val = DAG.getCopyFromReg(Root, VReg, PtrVT);
1572       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1573       MemOps.push_back(Store);
1574       // Increment the address by four for the next argument to store
1575       SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(PtrVT)/8, PtrVT);
1576       FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1577     }
1578
1579     // In ELF 32 ABI, the double arguments are stored to the VarArgsFrameIndex
1580     // on the stack.
1581     if (isELF32_ABI) {
1582       for (FPR_idx = 0; FPR_idx != VarArgsNumFPR; ++FPR_idx) {
1583         SDOperand Val = DAG.getRegister(FPR[FPR_idx], MVT::f64);
1584         SDOperand Store = DAG.getStore(Root, Val, FIN, NULL, 0);
1585         MemOps.push_back(Store);
1586         // Increment the address by eight for the next argument to store
1587         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1588                                            PtrVT);
1589         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1590       }
1591
1592       for (; FPR_idx != Num_FPR_Regs; ++FPR_idx) {
1593         unsigned VReg;
1594         VReg = RegInfo.createVirtualRegister(&PPC::F8RCRegClass);
1595
1596         RegInfo.addLiveIn(FPR[FPR_idx], VReg);
1597         SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::f64);
1598         SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1599         MemOps.push_back(Store);
1600         // Increment the address by eight for the next argument to store
1601         SDOperand PtrOff = DAG.getConstant(MVT::getSizeInBits(MVT::f64)/8,
1602                                            PtrVT);
1603         FIN = DAG.getNode(ISD::ADD, PtrOff.getValueType(), FIN, PtrOff);
1604       }
1605     }
1606   }
1607
1608   if (!MemOps.empty())
1609     Root = DAG.getNode(ISD::TokenFactor, MVT::Other,&MemOps[0],MemOps.size());
1610
1611   ArgValues.push_back(Root);
1612
1613   // Return the new list of results.
1614   std::vector<MVT::ValueType> RetVT(Op.Val->value_begin(),
1615                                     Op.Val->value_end());
1616   return DAG.getNode(ISD::MERGE_VALUES, RetVT, &ArgValues[0], ArgValues.size());
1617 }
1618
1619 /// isCallCompatibleAddress - Return the immediate to use if the specified
1620 /// 32-bit value is representable in the immediate field of a BxA instruction.
1621 static SDNode *isBLACompatibleAddress(SDOperand Op, SelectionDAG &DAG) {
1622   ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
1623   if (!C) return 0;
1624
1625   int Addr = C->getValue();
1626   if ((Addr & 3) != 0 ||  // Low 2 bits are implicitly zero.
1627       (Addr << 6 >> 6) != Addr)
1628     return 0;  // Top 6 bits have to be sext of immediate.
1629
1630   return DAG.getConstant((int)C->getValue() >> 2,
1631                          DAG.getTargetLoweringInfo().getPointerTy()).Val;
1632 }
1633
1634 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1635 /// by "Src" to address "Dst" of size "Size".  Alignment information is
1636 /// specified by the specific parameter attribute. The copy will be passed as
1637 /// a byval function parameter.
1638 /// Sometimes what we are copying is the end of a larger object, the part that
1639 /// does not fit in registers.
1640 static SDOperand
1641 CreateCopyOfByValArgument(SDOperand Src, SDOperand Dst, SDOperand Chain,
1642                           unsigned Flags, SelectionDAG &DAG, unsigned Size) {
1643   unsigned Align = 1 <<
1644     ((Flags & ISD::ParamFlags::ByValAlign) >> ISD::ParamFlags::ByValAlignOffs);
1645   SDOperand AlignNode    = DAG.getConstant(Align, MVT::i32);
1646   SDOperand SizeNode     = DAG.getConstant(Size, MVT::i32);
1647   SDOperand AlwaysInline = DAG.getConstant(0, MVT::i32);
1648   return DAG.getMemcpy(Chain, Dst, Src, SizeNode, AlignNode, AlwaysInline);
1649 }
1650
1651 SDOperand PPCTargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG,
1652                                        const PPCSubtarget &Subtarget) {
1653   SDOperand Chain  = Op.getOperand(0);
1654   bool isVarArg    = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1655   SDOperand Callee = Op.getOperand(4);
1656   unsigned NumOps  = (Op.getNumOperands() - 5) / 2;
1657
1658   bool isMachoABI = Subtarget.isMachoABI();
1659   bool isELF32_ABI  = Subtarget.isELF32_ABI();
1660
1661   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
1662   bool isPPC64 = PtrVT == MVT::i64;
1663   unsigned PtrByteSize = isPPC64 ? 8 : 4;
1664
1665   // args_to_use will accumulate outgoing args for the PPCISD::CALL case in
1666   // SelectExpr to use to put the arguments in the appropriate registers.
1667   std::vector<SDOperand> args_to_use;
1668
1669   // Count how many bytes are to be pushed on the stack, including the linkage
1670   // area, and parameter passing area.  We start with 24/48 bytes, which is
1671   // prereserved space for [SP][CR][LR][3 x unused].
1672   unsigned NumBytes = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1673
1674   // Add up all the space actually used.
1675   for (unsigned i = 0; i != NumOps; ++i) {
1676     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1677     unsigned ArgSize =MVT::getSizeInBits(Op.getOperand(5+2*i).getValueType())/8;
1678     if (Flags & ISD::ParamFlags::ByVal)
1679       ArgSize = (Flags & ISD::ParamFlags::ByValSize) >>
1680                 ISD::ParamFlags::ByValSizeOffs;
1681     ArgSize = std::max(ArgSize, PtrByteSize);
1682     NumBytes += ArgSize;
1683   }
1684
1685   // The prolog code of the callee may store up to 8 GPR argument registers to
1686   // the stack, allowing va_start to index over them in memory if its varargs.
1687   // Because we cannot tell if this is needed on the caller side, we have to
1688   // conservatively assume that it is needed.  As such, make sure we have at
1689   // least enough stack space for the caller to store the 8 GPRs.
1690   NumBytes = std::max(NumBytes,
1691                       PPCFrameInfo::getMinCallFrameSize(isPPC64, isMachoABI));
1692
1693   // Adjust the stack pointer for the new arguments...
1694   // These operations are automatically eliminated by the prolog/epilog pass
1695   Chain = DAG.getCALLSEQ_START(Chain,
1696                                DAG.getConstant(NumBytes, PtrVT));
1697   SDOperand CallSeqStart = Chain;
1698
1699   // Set up a copy of the stack pointer for use loading and storing any
1700   // arguments that may not fit in the registers available for argument
1701   // passing.
1702   SDOperand StackPtr;
1703   if (isPPC64)
1704     StackPtr = DAG.getRegister(PPC::X1, MVT::i64);
1705   else
1706     StackPtr = DAG.getRegister(PPC::R1, MVT::i32);
1707
1708   // Figure out which arguments are going to go in registers, and which in
1709   // memory.  Also, if this is a vararg function, floating point operations
1710   // must be stored to our stack, and loaded into integer regs as well, if
1711   // any integer regs are available for argument passing.
1712   unsigned ArgOffset = PPCFrameInfo::getLinkageSize(isPPC64, isMachoABI);
1713   unsigned GPR_idx = 0, FPR_idx = 0, VR_idx = 0;
1714
1715   static const unsigned GPR_32[] = {           // 32-bit registers.
1716     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
1717     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
1718   };
1719   static const unsigned GPR_64[] = {           // 64-bit registers.
1720     PPC::X3, PPC::X4, PPC::X5, PPC::X6,
1721     PPC::X7, PPC::X8, PPC::X9, PPC::X10,
1722   };
1723   static const unsigned *FPR = GetFPR(Subtarget);
1724
1725   static const unsigned VR[] = {
1726     PPC::V2, PPC::V3, PPC::V4, PPC::V5, PPC::V6, PPC::V7, PPC::V8,
1727     PPC::V9, PPC::V10, PPC::V11, PPC::V12, PPC::V13
1728   };
1729   const unsigned NumGPRs = array_lengthof(GPR_32);
1730   const unsigned NumFPRs = isMachoABI ? 13 : 8;
1731   const unsigned NumVRs  = array_lengthof( VR);
1732
1733   const unsigned *GPR = isPPC64 ? GPR_64 : GPR_32;
1734
1735   std::vector<std::pair<unsigned, SDOperand> > RegsToPass;
1736   SmallVector<SDOperand, 8> MemOpChains;
1737   for (unsigned i = 0; i != NumOps; ++i) {
1738     bool inMem = false;
1739     SDOperand Arg = Op.getOperand(5+2*i);
1740     unsigned Flags = cast<ConstantSDNode>(Op.getOperand(5+2*i+1))->getValue();
1741     unsigned AlignFlag = 1 << ISD::ParamFlags::OrigAlignmentOffs;
1742     // See if next argument requires stack alignment in ELF
1743     unsigned next = 5+2*(i+1)+1;
1744     bool Expand = (Arg.getValueType() == MVT::f64) || ((i + 1 < NumOps) &&
1745       (cast<ConstantSDNode>(Op.getOperand(next))->getValue() & AlignFlag) &&
1746       (!(Flags & AlignFlag)));
1747
1748     // PtrOff will be used to store the current argument to the stack if a
1749     // register cannot be found for it.
1750     SDOperand PtrOff;
1751
1752     // Stack align in ELF 32
1753     if (isELF32_ABI && Expand)
1754       PtrOff = DAG.getConstant(ArgOffset + ((ArgOffset/4) % 2) * PtrByteSize,
1755                                StackPtr.getValueType());
1756     else
1757       PtrOff = DAG.getConstant(ArgOffset, StackPtr.getValueType());
1758
1759     PtrOff = DAG.getNode(ISD::ADD, PtrVT, StackPtr, PtrOff);
1760
1761     // On PPC64, promote integers to 64-bit values.
1762     if (isPPC64 && Arg.getValueType() == MVT::i32) {
1763       unsigned ExtOp = (Flags & 1) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1764       Arg = DAG.getNode(ExtOp, MVT::i64, Arg);
1765     }
1766
1767     // FIXME Elf untested, what are alignment rules?
1768     // FIXME memcpy is used way more than necessary.  Correctness first.
1769     if (Flags & ISD::ParamFlags::ByVal) {
1770       unsigned Size = (Flags & ISD::ParamFlags::ByValSize) >>
1771                       ISD::ParamFlags::ByValSizeOffs;
1772       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1773       if (Size==1 || Size==2) {
1774         // Very small objects are passed right-justified.
1775         // Everything else is passed left-justified.
1776         MVT::ValueType VT = (Size==1) ? MVT::i8 : MVT::i16;
1777         if (GPR_idx != NumGPRs) {
1778           SDOperand Load = DAG.getExtLoad(ISD::EXTLOAD, PtrVT, Chain, Arg,
1779                                           NULL, 0, VT);
1780           MemOpChains.push_back(Load.getValue(1));
1781           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1782           if (isMachoABI)
1783             ArgOffset += PtrByteSize;
1784         } else {
1785           SDOperand Const = DAG.getConstant(4 - Size, PtrOff.getValueType());
1786           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1787           SDOperand MemcpyCall = CreateCopyOfByValArgument(Arg, AddPtr,
1788                                 CallSeqStart.Val->getOperand(0),
1789                                 Flags, DAG, Size);
1790           // This must go outside the CALLSEQ_START..END.
1791           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1792                                CallSeqStart.Val->getOperand(1));
1793           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1794           Chain = CallSeqStart = NewCallSeqStart;
1795           ArgOffset += PtrByteSize;
1796         }
1797         continue;
1798       }
1799       for (unsigned j=0; j<Size; j+=PtrByteSize) {
1800         SDOperand Const = DAG.getConstant(j, PtrOff.getValueType());
1801         SDOperand AddArg = DAG.getNode(ISD::ADD, PtrVT, Arg, Const);
1802         if (GPR_idx != NumGPRs) {
1803           SDOperand Load = DAG.getLoad(PtrVT, Chain, AddArg, NULL, 0);
1804           MemOpChains.push_back(Load.getValue(1));
1805           RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Load));
1806           if (isMachoABI)
1807             ArgOffset += PtrByteSize;
1808         } else {
1809           SDOperand AddPtr = DAG.getNode(ISD::ADD, PtrVT, PtrOff, Const);
1810           SDOperand MemcpyCall = CreateCopyOfByValArgument(AddArg, AddPtr,
1811                                 CallSeqStart.Val->getOperand(0),
1812                                 Flags, DAG, Size - j);
1813           // This must go outside the CALLSEQ_START..END.
1814           SDOperand NewCallSeqStart = DAG.getCALLSEQ_START(MemcpyCall,
1815                                CallSeqStart.Val->getOperand(1));
1816           DAG.ReplaceAllUsesWith(CallSeqStart.Val, NewCallSeqStart.Val);
1817           Chain = CallSeqStart = NewCallSeqStart;
1818           ArgOffset += ((Size - j + 3)/4)*4;
1819           break;
1820         }
1821       }
1822       continue;
1823     }
1824
1825     switch (Arg.getValueType()) {
1826     default: assert(0 && "Unexpected ValueType for argument!");
1827     case MVT::i32:
1828     case MVT::i64:
1829       // Double word align in ELF
1830       if (isELF32_ABI && Expand) GPR_idx += (GPR_idx % 2);
1831       if (GPR_idx != NumGPRs) {
1832         RegsToPass.push_back(std::make_pair(GPR[GPR_idx++], Arg));
1833       } else {
1834         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1835         inMem = true;
1836       }
1837       if (inMem || isMachoABI) {
1838         // Stack align in ELF
1839         if (isELF32_ABI && Expand)
1840           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1841
1842         ArgOffset += PtrByteSize;
1843       }
1844       break;
1845     case MVT::f32:
1846     case MVT::f64:
1847       if (isVarArg) {
1848         // Float varargs need to be promoted to double.
1849         if (Arg.getValueType() == MVT::f32)
1850           Arg = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Arg);
1851       }
1852
1853       if (FPR_idx != NumFPRs) {
1854         RegsToPass.push_back(std::make_pair(FPR[FPR_idx++], Arg));
1855
1856         if (isVarArg) {
1857           SDOperand Store = DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1858           MemOpChains.push_back(Store);
1859
1860           // Float varargs are always shadowed in available integer registers
1861           if (GPR_idx != NumGPRs) {
1862             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1863             MemOpChains.push_back(Load.getValue(1));
1864             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1865                                                                 Load));
1866           }
1867           if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 && !isPPC64){
1868             SDOperand ConstFour = DAG.getConstant(4, PtrOff.getValueType());
1869             PtrOff = DAG.getNode(ISD::ADD, PtrVT, PtrOff, ConstFour);
1870             SDOperand Load = DAG.getLoad(PtrVT, Store, PtrOff, NULL, 0);
1871             MemOpChains.push_back(Load.getValue(1));
1872             if (isMachoABI) RegsToPass.push_back(std::make_pair(GPR[GPR_idx++],
1873                                                                 Load));
1874           }
1875         } else {
1876           // If we have any FPRs remaining, we may also have GPRs remaining.
1877           // Args passed in FPRs consume either 1 (f32) or 2 (f64) available
1878           // GPRs.
1879           if (isMachoABI) {
1880             if (GPR_idx != NumGPRs)
1881               ++GPR_idx;
1882             if (GPR_idx != NumGPRs && Arg.getValueType() == MVT::f64 &&
1883                 !isPPC64)  // PPC64 has 64-bit GPR's obviously :)
1884               ++GPR_idx;
1885           }
1886         }
1887       } else {
1888         MemOpChains.push_back(DAG.getStore(Chain, Arg, PtrOff, NULL, 0));
1889         inMem = true;
1890       }
1891       if (inMem || isMachoABI) {
1892         // Stack align in ELF
1893         if (isELF32_ABI && Expand)
1894           ArgOffset += ((ArgOffset/4) % 2) * PtrByteSize;
1895         if (isPPC64)
1896           ArgOffset += 8;
1897         else
1898           ArgOffset += Arg.getValueType() == MVT::f32 ? 4 : 8;
1899       }
1900       break;
1901     case MVT::v4f32:
1902     case MVT::v4i32:
1903     case MVT::v8i16:
1904     case MVT::v16i8:
1905       assert(!isVarArg && "Don't support passing vectors to varargs yet!");
1906       assert(VR_idx != NumVRs &&
1907              "Don't support passing more than 12 vector args yet!");
1908       RegsToPass.push_back(std::make_pair(VR[VR_idx++], Arg));
1909       break;
1910     }
1911   }
1912   if (!MemOpChains.empty())
1913     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1914                         &MemOpChains[0], MemOpChains.size());
1915
1916   // Build a sequence of copy-to-reg nodes chained together with token chain
1917   // and flag operands which copy the outgoing args into the appropriate regs.
1918   SDOperand InFlag;
1919   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1920     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1921                              InFlag);
1922     InFlag = Chain.getValue(1);
1923   }
1924
1925   // With the ELF 32 ABI, set CR6 to true if this is a vararg call.
1926   if (isVarArg && isELF32_ABI) {
1927     SDOperand SetCR(DAG.getTargetNode(PPC::SETCR, MVT::i32), 0);
1928     Chain = DAG.getCopyToReg(Chain, PPC::CR6, SetCR, InFlag);
1929     InFlag = Chain.getValue(1);
1930   }
1931
1932   std::vector<MVT::ValueType> NodeTys;
1933   NodeTys.push_back(MVT::Other);   // Returns a chain
1934   NodeTys.push_back(MVT::Flag);    // Returns a flag for retval copy to use.
1935
1936   SmallVector<SDOperand, 8> Ops;
1937   unsigned CallOpc = isMachoABI? PPCISD::CALL_Macho : PPCISD::CALL_ELF;
1938
1939   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
1940   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
1941   // node so that legalize doesn't hack it.
1942   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
1943     Callee = DAG.getTargetGlobalAddress(G->getGlobal(), Callee.getValueType());
1944   else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1945     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), Callee.getValueType());
1946   else if (SDNode *Dest = isBLACompatibleAddress(Callee, DAG))
1947     // If this is an absolute destination address, use the munged value.
1948     Callee = SDOperand(Dest, 0);
1949   else {
1950     // Otherwise, this is an indirect call.  We have to use a MTCTR/BCTRL pair
1951     // to do the call, we can't use PPCISD::CALL.
1952     SDOperand MTCTROps[] = {Chain, Callee, InFlag};
1953     Chain = DAG.getNode(PPCISD::MTCTR, NodeTys, MTCTROps, 2+(InFlag.Val!=0));
1954     InFlag = Chain.getValue(1);
1955
1956     // Copy the callee address into R12 on darwin.
1957     if (isMachoABI) {
1958       Chain = DAG.getCopyToReg(Chain, PPC::R12, Callee, InFlag);
1959       InFlag = Chain.getValue(1);
1960     }
1961
1962     NodeTys.clear();
1963     NodeTys.push_back(MVT::Other);
1964     NodeTys.push_back(MVT::Flag);
1965     Ops.push_back(Chain);
1966     CallOpc = isMachoABI ? PPCISD::BCTRL_Macho : PPCISD::BCTRL_ELF;
1967     Callee.Val = 0;
1968   }
1969
1970   // If this is a direct call, pass the chain and the callee.
1971   if (Callee.Val) {
1972     Ops.push_back(Chain);
1973     Ops.push_back(Callee);
1974   }
1975
1976   // Add argument registers to the end of the list so that they are known live
1977   // into the call.
1978   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1979     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1980                                   RegsToPass[i].second.getValueType()));
1981
1982   if (InFlag.Val)
1983     Ops.push_back(InFlag);
1984   Chain = DAG.getNode(CallOpc, NodeTys, &Ops[0], Ops.size());
1985   InFlag = Chain.getValue(1);
1986
1987   Chain = DAG.getCALLSEQ_END(Chain,
1988                              DAG.getConstant(NumBytes, PtrVT),
1989                              DAG.getConstant(0, PtrVT),
1990                              InFlag);
1991   if (Op.Val->getValueType(0) != MVT::Other)
1992     InFlag = Chain.getValue(1);
1993
1994   SDOperand ResultVals[3];
1995   unsigned NumResults = 0;
1996   NodeTys.clear();
1997
1998   // If the call has results, copy the values out of the ret val registers.
1999   switch (Op.Val->getValueType(0)) {
2000   default: assert(0 && "Unexpected ret value!");
2001   case MVT::Other: break;
2002   case MVT::i32:
2003     if (Op.Val->getValueType(1) == MVT::i32) {
2004       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
2005       ResultVals[0] = Chain.getValue(0);
2006       Chain = DAG.getCopyFromReg(Chain, PPC::R4, MVT::i32,
2007                                  Chain.getValue(2)).getValue(1);
2008       ResultVals[1] = Chain.getValue(0);
2009       NumResults = 2;
2010       NodeTys.push_back(MVT::i32);
2011     } else {
2012       Chain = DAG.getCopyFromReg(Chain, PPC::R3, MVT::i32, InFlag).getValue(1);
2013       ResultVals[0] = Chain.getValue(0);
2014       NumResults = 1;
2015     }
2016     NodeTys.push_back(MVT::i32);
2017     break;
2018   case MVT::i64:
2019     if (Op.Val->getValueType(1) == MVT::i64) {
2020       Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
2021       ResultVals[0] = Chain.getValue(0);
2022       Chain = DAG.getCopyFromReg(Chain, PPC::X4, MVT::i64,
2023                                  Chain.getValue(2)).getValue(1);
2024       ResultVals[1] = Chain.getValue(0);
2025       NumResults = 2;
2026       NodeTys.push_back(MVT::i64);
2027     } else {
2028       Chain = DAG.getCopyFromReg(Chain, PPC::X3, MVT::i64, InFlag).getValue(1);
2029       ResultVals[0] = Chain.getValue(0);
2030       NumResults = 1;
2031     }
2032     NodeTys.push_back(MVT::i64);
2033     break;
2034   case MVT::f64:
2035     if (Op.Val->getValueType(1) == MVT::f64) {
2036       Chain = DAG.getCopyFromReg(Chain, PPC::F1, MVT::f64, InFlag).getValue(1);
2037       ResultVals[0] = Chain.getValue(0);
2038       Chain = DAG.getCopyFromReg(Chain, PPC::F2, MVT::f64,
2039                                  Chain.getValue(2)).getValue(1);
2040       ResultVals[1] = Chain.getValue(0);
2041       NumResults = 2;
2042       NodeTys.push_back(MVT::f64);
2043       NodeTys.push_back(MVT::f64);
2044       break;
2045     }
2046     // else fall through
2047   case MVT::f32:
2048     Chain = DAG.getCopyFromReg(Chain, PPC::F1, Op.Val->getValueType(0),
2049                                InFlag).getValue(1);
2050     ResultVals[0] = Chain.getValue(0);
2051     NumResults = 1;
2052     NodeTys.push_back(Op.Val->getValueType(0));
2053     break;
2054   case MVT::v4f32:
2055   case MVT::v4i32:
2056   case MVT::v8i16:
2057   case MVT::v16i8:
2058     Chain = DAG.getCopyFromReg(Chain, PPC::V2, Op.Val->getValueType(0),
2059                                    InFlag).getValue(1);
2060     ResultVals[0] = Chain.getValue(0);
2061     NumResults = 1;
2062     NodeTys.push_back(Op.Val->getValueType(0));
2063     break;
2064   }
2065
2066   NodeTys.push_back(MVT::Other);
2067
2068   // If the function returns void, just return the chain.
2069   if (NumResults == 0)
2070     return Chain;
2071
2072   // Otherwise, merge everything together with a MERGE_VALUES node.
2073   ResultVals[NumResults++] = Chain;
2074   SDOperand Res = DAG.getNode(ISD::MERGE_VALUES, NodeTys,
2075                               ResultVals, NumResults);
2076   return Res.getValue(Op.ResNo);
2077 }
2078
2079 SDOperand PPCTargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG,
2080                                       TargetMachine &TM) {
2081   SmallVector<CCValAssign, 16> RVLocs;
2082   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
2083   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
2084   CCState CCInfo(CC, isVarArg, TM, RVLocs);
2085   CCInfo.AnalyzeReturn(Op.Val, RetCC_PPC);
2086
2087   // If this is the first return lowered for this function, add the regs to the
2088   // liveout set for the function.
2089   if (DAG.getMachineFunction().getRegInfo().liveout_empty()) {
2090     for (unsigned i = 0; i != RVLocs.size(); ++i)
2091       DAG.getMachineFunction().getRegInfo().addLiveOut(RVLocs[i].getLocReg());
2092   }
2093
2094   SDOperand Chain = Op.getOperand(0);
2095   SDOperand Flag;
2096
2097   // Copy the result values into the output registers.
2098   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2099     CCValAssign &VA = RVLocs[i];
2100     assert(VA.isRegLoc() && "Can only return in registers!");
2101     Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1), Flag);
2102     Flag = Chain.getValue(1);
2103   }
2104
2105   if (Flag.Val)
2106     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain, Flag);
2107   else
2108     return DAG.getNode(PPCISD::RET_FLAG, MVT::Other, Chain);
2109 }
2110
2111 SDOperand PPCTargetLowering::LowerSTACKRESTORE(SDOperand Op, SelectionDAG &DAG,
2112                                    const PPCSubtarget &Subtarget) {
2113   // When we pop the dynamic allocation we need to restore the SP link.
2114
2115   // Get the corect type for pointers.
2116   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2117
2118   // Construct the stack pointer operand.
2119   bool IsPPC64 = Subtarget.isPPC64();
2120   unsigned SP = IsPPC64 ? PPC::X1 : PPC::R1;
2121   SDOperand StackPtr = DAG.getRegister(SP, PtrVT);
2122
2123   // Get the operands for the STACKRESTORE.
2124   SDOperand Chain = Op.getOperand(0);
2125   SDOperand SaveSP = Op.getOperand(1);
2126
2127   // Load the old link SP.
2128   SDOperand LoadLinkSP = DAG.getLoad(PtrVT, Chain, StackPtr, NULL, 0);
2129
2130   // Restore the stack pointer.
2131   Chain = DAG.getCopyToReg(LoadLinkSP.getValue(1), SP, SaveSP);
2132
2133   // Store the old link SP.
2134   return DAG.getStore(Chain, LoadLinkSP, StackPtr, NULL, 0);
2135 }
2136
2137 SDOperand PPCTargetLowering::LowerDYNAMIC_STACKALLOC(SDOperand Op,
2138                                          SelectionDAG &DAG,
2139                                          const PPCSubtarget &Subtarget) {
2140   MachineFunction &MF = DAG.getMachineFunction();
2141   bool IsPPC64 = Subtarget.isPPC64();
2142   bool isMachoABI = Subtarget.isMachoABI();
2143
2144   // Get current frame pointer save index.  The users of this index will be
2145   // primarily DYNALLOC instructions.
2146   PPCFunctionInfo *FI = MF.getInfo<PPCFunctionInfo>();
2147   int FPSI = FI->getFramePointerSaveIndex();
2148
2149   // If the frame pointer save index hasn't been defined yet.
2150   if (!FPSI) {
2151     // Find out what the fix offset of the frame pointer save area.
2152     int FPOffset = PPCFrameInfo::getFramePointerSaveOffset(IsPPC64, isMachoABI);
2153
2154     // Allocate the frame index for frame pointer save area.
2155     FPSI = MF.getFrameInfo()->CreateFixedObject(IsPPC64? 8 : 4, FPOffset);
2156     // Save the result.
2157     FI->setFramePointerSaveIndex(FPSI);
2158   }
2159
2160   // Get the inputs.
2161   SDOperand Chain = Op.getOperand(0);
2162   SDOperand Size  = Op.getOperand(1);
2163
2164   // Get the corect type for pointers.
2165   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2166   // Negate the size.
2167   SDOperand NegSize = DAG.getNode(ISD::SUB, PtrVT,
2168                                   DAG.getConstant(0, PtrVT), Size);
2169   // Construct a node for the frame pointer save index.
2170   SDOperand FPSIdx = DAG.getFrameIndex(FPSI, PtrVT);
2171   // Build a DYNALLOC node.
2172   SDOperand Ops[3] = { Chain, NegSize, FPSIdx };
2173   SDVTList VTs = DAG.getVTList(PtrVT, MVT::Other);
2174   return DAG.getNode(PPCISD::DYNALLOC, VTs, Ops, 3);
2175 }
2176
2177
2178 /// LowerSELECT_CC - Lower floating point select_cc's into fsel instruction when
2179 /// possible.
2180 SDOperand PPCTargetLowering::LowerSELECT_CC(SDOperand Op, SelectionDAG &DAG) {
2181   // Not FP? Not a fsel.
2182   if (!MVT::isFloatingPoint(Op.getOperand(0).getValueType()) ||
2183       !MVT::isFloatingPoint(Op.getOperand(2).getValueType()))
2184     return SDOperand();
2185
2186   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
2187
2188   // Cannot handle SETEQ/SETNE.
2189   if (CC == ISD::SETEQ || CC == ISD::SETNE) return SDOperand();
2190
2191   MVT::ValueType ResVT = Op.getValueType();
2192   MVT::ValueType CmpVT = Op.getOperand(0).getValueType();
2193   SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
2194   SDOperand TV  = Op.getOperand(2), FV  = Op.getOperand(3);
2195
2196   // If the RHS of the comparison is a 0.0, we don't need to do the
2197   // subtraction at all.
2198   if (isFloatingPointZero(RHS))
2199     switch (CC) {
2200     default: break;       // SETUO etc aren't handled by fsel.
2201     case ISD::SETULT:
2202     case ISD::SETOLT:
2203     case ISD::SETLT:
2204       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2205     case ISD::SETUGE:
2206     case ISD::SETOGE:
2207     case ISD::SETGE:
2208       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2209         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2210       return DAG.getNode(PPCISD::FSEL, ResVT, LHS, TV, FV);
2211     case ISD::SETUGT:
2212     case ISD::SETOGT:
2213     case ISD::SETGT:
2214       std::swap(TV, FV);  // fsel is natively setge, swap operands for setlt
2215     case ISD::SETULE:
2216     case ISD::SETOLE:
2217     case ISD::SETLE:
2218       if (LHS.getValueType() == MVT::f32)   // Comparison is always 64-bits
2219         LHS = DAG.getNode(ISD::FP_EXTEND, MVT::f64, LHS);
2220       return DAG.getNode(PPCISD::FSEL, ResVT,
2221                          DAG.getNode(ISD::FNEG, MVT::f64, LHS), TV, FV);
2222     }
2223
2224   SDOperand Cmp;
2225   switch (CC) {
2226   default: break;       // SETUO etc aren't handled by fsel.
2227   case ISD::SETULT:
2228   case ISD::SETOLT:
2229   case ISD::SETLT:
2230     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2231     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2232       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2233       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2234   case ISD::SETUGE:
2235   case ISD::SETOGE:
2236   case ISD::SETGE:
2237     Cmp = DAG.getNode(ISD::FSUB, CmpVT, LHS, RHS);
2238     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2239       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2240       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2241   case ISD::SETUGT:
2242   case ISD::SETOGT:
2243   case ISD::SETGT:
2244     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2245     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2246       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2247       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, FV, TV);
2248   case ISD::SETULE:
2249   case ISD::SETOLE:
2250   case ISD::SETLE:
2251     Cmp = DAG.getNode(ISD::FSUB, CmpVT, RHS, LHS);
2252     if (Cmp.getValueType() == MVT::f32)   // Comparison is always 64-bits
2253       Cmp = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Cmp);
2254       return DAG.getNode(PPCISD::FSEL, ResVT, Cmp, TV, FV);
2255   }
2256   return SDOperand();
2257 }
2258
2259 // FIXME: Split this code up when LegalizeDAGTypes lands.
2260 SDOperand PPCTargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
2261   assert(MVT::isFloatingPoint(Op.getOperand(0).getValueType()));
2262   SDOperand Src = Op.getOperand(0);
2263   if (Src.getValueType() == MVT::f32)
2264     Src = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Src);
2265
2266   SDOperand Tmp;
2267   switch (Op.getValueType()) {
2268   default: assert(0 && "Unhandled FP_TO_SINT type in custom expander!");
2269   case MVT::i32:
2270     Tmp = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Src);
2271     break;
2272   case MVT::i64:
2273     Tmp = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Src);
2274     break;
2275   }
2276
2277   // Convert the FP value to an int value through memory.
2278   SDOperand FIPtr = DAG.CreateStackTemporary(MVT::f64);
2279
2280   // Emit a store to the stack slot.
2281   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Tmp, FIPtr, NULL, 0);
2282
2283   // Result is a load from the stack slot.  If loading 4 bytes, make sure to
2284   // add in a bias.
2285   if (Op.getValueType() == MVT::i32)
2286     FIPtr = DAG.getNode(ISD::ADD, FIPtr.getValueType(), FIPtr,
2287                         DAG.getConstant(4, FIPtr.getValueType()));
2288   return DAG.getLoad(Op.getValueType(), Chain, FIPtr, NULL, 0);
2289 }
2290
2291 SDOperand PPCTargetLowering::LowerFP_ROUND_INREG(SDOperand Op,
2292                                                  SelectionDAG &DAG) {
2293   assert(Op.getValueType() == MVT::ppcf128);
2294   SDNode *Node = Op.Val;
2295   assert(Node->getOperand(0).getValueType() == MVT::ppcf128);
2296   assert(Node->getOperand(0).Val->getOpcode() == ISD::BUILD_PAIR);
2297   SDOperand Lo = Node->getOperand(0).Val->getOperand(0);
2298   SDOperand Hi = Node->getOperand(0).Val->getOperand(1);
2299
2300   // This sequence changes FPSCR to do round-to-zero, adds the two halves
2301   // of the long double, and puts FPSCR back the way it was.  We do not
2302   // actually model FPSCR.
2303   std::vector<MVT::ValueType> NodeTys;
2304   SDOperand Ops[4], Result, MFFSreg, InFlag, FPreg;
2305
2306   NodeTys.push_back(MVT::f64);   // Return register
2307   NodeTys.push_back(MVT::Flag);    // Returns a flag for later insns
2308   Result = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2309   MFFSreg = Result.getValue(0);
2310   InFlag = Result.getValue(1);
2311
2312   NodeTys.clear();
2313   NodeTys.push_back(MVT::Flag);   // Returns a flag
2314   Ops[0] = DAG.getConstant(31, MVT::i32);
2315   Ops[1] = InFlag;
2316   Result = DAG.getNode(PPCISD::MTFSB1, NodeTys, Ops, 2);
2317   InFlag = Result.getValue(0);
2318
2319   NodeTys.clear();
2320   NodeTys.push_back(MVT::Flag);   // Returns a flag
2321   Ops[0] = DAG.getConstant(30, MVT::i32);
2322   Ops[1] = InFlag;
2323   Result = DAG.getNode(PPCISD::MTFSB0, NodeTys, Ops, 2);
2324   InFlag = Result.getValue(0);
2325
2326   NodeTys.clear();
2327   NodeTys.push_back(MVT::f64);    // result of add
2328   NodeTys.push_back(MVT::Flag);   // Returns a flag
2329   Ops[0] = Lo;
2330   Ops[1] = Hi;
2331   Ops[2] = InFlag;
2332   Result = DAG.getNode(PPCISD::FADDRTZ, NodeTys, Ops, 3);
2333   FPreg = Result.getValue(0);
2334   InFlag = Result.getValue(1);
2335
2336   NodeTys.clear();
2337   NodeTys.push_back(MVT::f64);
2338   Ops[0] = DAG.getConstant(1, MVT::i32);
2339   Ops[1] = MFFSreg;
2340   Ops[2] = FPreg;
2341   Ops[3] = InFlag;
2342   Result = DAG.getNode(PPCISD::MTFSF, NodeTys, Ops, 4);
2343   FPreg = Result.getValue(0);
2344
2345   // We know the low half is about to be thrown away, so just use something
2346   // convenient.
2347   return DAG.getNode(ISD::BUILD_PAIR, Lo.getValueType(), FPreg, FPreg);
2348 }
2349
2350 SDOperand PPCTargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
2351   if (Op.getOperand(0).getValueType() == MVT::i64) {
2352     SDOperand Bits = DAG.getNode(ISD::BIT_CONVERT, MVT::f64, Op.getOperand(0));
2353     SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Bits);
2354     if (Op.getValueType() == MVT::f32)
2355       FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2356     return FP;
2357   }
2358
2359   assert(Op.getOperand(0).getValueType() == MVT::i32 &&
2360          "Unhandled SINT_TO_FP type in custom expander!");
2361   // Since we only generate this in 64-bit mode, we can take advantage of
2362   // 64-bit registers.  In particular, sign extend the input value into the
2363   // 64-bit register with extsw, store the WHOLE 64-bit value into the stack
2364   // then lfd it and fcfid it.
2365   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
2366   int FrameIdx = FrameInfo->CreateStackObject(8, 8);
2367   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2368   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
2369
2370   SDOperand Ext64 = DAG.getNode(PPCISD::EXTSW_32, MVT::i32,
2371                                 Op.getOperand(0));
2372
2373   // STD the extended value into the stack slot.
2374   MemOperand MO(PseudoSourceValue::getFixedStack(),
2375                 MemOperand::MOStore, FrameIdx, 8, 8);
2376   SDOperand Store = DAG.getNode(PPCISD::STD_32, MVT::Other,
2377                                 DAG.getEntryNode(), Ext64, FIdx,
2378                                 DAG.getMemOperand(MO));
2379   // Load the value as a double.
2380   SDOperand Ld = DAG.getLoad(MVT::f64, Store, FIdx, NULL, 0);
2381
2382   // FCFID it and return it.
2383   SDOperand FP = DAG.getNode(PPCISD::FCFID, MVT::f64, Ld);
2384   if (Op.getValueType() == MVT::f32)
2385     FP = DAG.getNode(ISD::FP_ROUND, MVT::f32, FP, DAG.getIntPtrConstant(0));
2386   return FP;
2387 }
2388
2389 SDOperand PPCTargetLowering::LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG) {
2390   /*
2391    The rounding mode is in bits 30:31 of FPSR, and has the following
2392    settings:
2393      00 Round to nearest
2394      01 Round to 0
2395      10 Round to +inf
2396      11 Round to -inf
2397
2398   FLT_ROUNDS, on the other hand, expects the following:
2399     -1 Undefined
2400      0 Round to 0
2401      1 Round to nearest
2402      2 Round to +inf
2403      3 Round to -inf
2404
2405   To perform the conversion, we do:
2406     ((FPSCR & 0x3) ^ ((~FPSCR & 0x3) >> 1))
2407   */
2408
2409   MachineFunction &MF = DAG.getMachineFunction();
2410   MVT::ValueType VT = Op.getValueType();
2411   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
2412   std::vector<MVT::ValueType> NodeTys;
2413   SDOperand MFFSreg, InFlag;
2414
2415   // Save FP Control Word to register
2416   NodeTys.push_back(MVT::f64);    // return register
2417   NodeTys.push_back(MVT::Flag);   // unused in this context
2418   SDOperand Chain = DAG.getNode(PPCISD::MFFS, NodeTys, &InFlag, 0);
2419
2420   // Save FP register to stack slot
2421   int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
2422   SDOperand StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
2423   SDOperand Store = DAG.getStore(DAG.getEntryNode(), Chain,
2424                                  StackSlot, NULL, 0);
2425
2426   // Load FP Control Word from low 32 bits of stack slot.
2427   SDOperand Four = DAG.getConstant(4, PtrVT);
2428   SDOperand Addr = DAG.getNode(ISD::ADD, PtrVT, StackSlot, Four);
2429   SDOperand CWD = DAG.getLoad(MVT::i32, Store, Addr, NULL, 0);
2430
2431   // Transform as necessary
2432   SDOperand CWD1 =
2433     DAG.getNode(ISD::AND, MVT::i32,
2434                 CWD, DAG.getConstant(3, MVT::i32));
2435   SDOperand CWD2 =
2436     DAG.getNode(ISD::SRL, MVT::i32,
2437                 DAG.getNode(ISD::AND, MVT::i32,
2438                             DAG.getNode(ISD::XOR, MVT::i32,
2439                                         CWD, DAG.getConstant(3, MVT::i32)),
2440                             DAG.getConstant(3, MVT::i32)),
2441                 DAG.getConstant(1, MVT::i8));
2442
2443   SDOperand RetVal =
2444     DAG.getNode(ISD::XOR, MVT::i32, CWD1, CWD2);
2445
2446   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
2447                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
2448 }
2449
2450 SDOperand PPCTargetLowering::LowerSHL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2451   MVT::ValueType VT = Op.getValueType();
2452   unsigned BitWidth = MVT::getSizeInBits(VT);
2453   assert(Op.getNumOperands() == 3 &&
2454          VT == Op.getOperand(1).getValueType() &&
2455          "Unexpected SHL!");
2456
2457   // Expand into a bunch of logical ops.  Note that these ops
2458   // depend on the PPC behavior for oversized shift amounts.
2459   SDOperand Lo = Op.getOperand(0);
2460   SDOperand Hi = Op.getOperand(1);
2461   SDOperand Amt = Op.getOperand(2);
2462   MVT::ValueType AmtVT = Amt.getValueType();
2463
2464   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2465                                DAG.getConstant(BitWidth, AmtVT), Amt);
2466   SDOperand Tmp2 = DAG.getNode(PPCISD::SHL, VT, Hi, Amt);
2467   SDOperand Tmp3 = DAG.getNode(PPCISD::SRL, VT, Lo, Tmp1);
2468   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2469   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2470                                DAG.getConstant(-BitWidth, AmtVT));
2471   SDOperand Tmp6 = DAG.getNode(PPCISD::SHL, VT, Lo, Tmp5);
2472   SDOperand OutHi = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2473   SDOperand OutLo = DAG.getNode(PPCISD::SHL, VT, Lo, Amt);
2474   SDOperand OutOps[] = { OutLo, OutHi };
2475   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2476                      OutOps, 2);
2477 }
2478
2479 SDOperand PPCTargetLowering::LowerSRL_PARTS(SDOperand Op, SelectionDAG &DAG) {
2480   MVT::ValueType VT = Op.getValueType();
2481   unsigned BitWidth = MVT::getSizeInBits(VT);
2482   assert(Op.getNumOperands() == 3 &&
2483          VT == Op.getOperand(1).getValueType() &&
2484          "Unexpected SRL!");
2485
2486   // Expand into a bunch of logical ops.  Note that these ops
2487   // depend on the PPC behavior for oversized shift amounts.
2488   SDOperand Lo = Op.getOperand(0);
2489   SDOperand Hi = Op.getOperand(1);
2490   SDOperand Amt = Op.getOperand(2);
2491   MVT::ValueType AmtVT = Amt.getValueType();
2492
2493   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2494                                DAG.getConstant(BitWidth, AmtVT), Amt);
2495   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2496   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2497   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2498   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2499                                DAG.getConstant(-BitWidth, AmtVT));
2500   SDOperand Tmp6 = DAG.getNode(PPCISD::SRL, VT, Hi, Tmp5);
2501   SDOperand OutLo = DAG.getNode(ISD::OR, VT, Tmp4, Tmp6);
2502   SDOperand OutHi = DAG.getNode(PPCISD::SRL, VT, Hi, Amt);
2503   SDOperand OutOps[] = { OutLo, OutHi };
2504   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2505                      OutOps, 2);
2506 }
2507
2508 SDOperand PPCTargetLowering::LowerSRA_PARTS(SDOperand Op, SelectionDAG &DAG) {
2509   MVT::ValueType VT = Op.getValueType();
2510   unsigned BitWidth = MVT::getSizeInBits(VT);
2511   assert(Op.getNumOperands() == 3 &&
2512          VT == Op.getOperand(1).getValueType() &&
2513          "Unexpected SRA!");
2514
2515   // Expand into a bunch of logical ops, followed by a select_cc.
2516   SDOperand Lo = Op.getOperand(0);
2517   SDOperand Hi = Op.getOperand(1);
2518   SDOperand Amt = Op.getOperand(2);
2519   MVT::ValueType AmtVT = Amt.getValueType();
2520
2521   SDOperand Tmp1 = DAG.getNode(ISD::SUB, AmtVT,
2522                                DAG.getConstant(BitWidth, AmtVT), Amt);
2523   SDOperand Tmp2 = DAG.getNode(PPCISD::SRL, VT, Lo, Amt);
2524   SDOperand Tmp3 = DAG.getNode(PPCISD::SHL, VT, Hi, Tmp1);
2525   SDOperand Tmp4 = DAG.getNode(ISD::OR , VT, Tmp2, Tmp3);
2526   SDOperand Tmp5 = DAG.getNode(ISD::ADD, AmtVT, Amt,
2527                                DAG.getConstant(-BitWidth, AmtVT));
2528   SDOperand Tmp6 = DAG.getNode(PPCISD::SRA, VT, Hi, Tmp5);
2529   SDOperand OutHi = DAG.getNode(PPCISD::SRA, VT, Hi, Amt);
2530   SDOperand OutLo = DAG.getSelectCC(Tmp5, DAG.getConstant(0, AmtVT),
2531                                     Tmp4, Tmp6, ISD::SETLE);
2532   SDOperand OutOps[] = { OutLo, OutHi };
2533   return DAG.getNode(ISD::MERGE_VALUES, DAG.getVTList(VT, VT),
2534                      OutOps, 2);
2535 }
2536
2537 //===----------------------------------------------------------------------===//
2538 // Vector related lowering.
2539 //
2540
2541 // If this is a vector of constants or undefs, get the bits.  A bit in
2542 // UndefBits is set if the corresponding element of the vector is an
2543 // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2544 // zero.   Return true if this is not an array of constants, false if it is.
2545 //
2546 static bool GetConstantBuildVectorBits(SDNode *BV, uint64_t VectorBits[2],
2547                                        uint64_t UndefBits[2]) {
2548   // Start with zero'd results.
2549   VectorBits[0] = VectorBits[1] = UndefBits[0] = UndefBits[1] = 0;
2550
2551   unsigned EltBitSize = MVT::getSizeInBits(BV->getOperand(0).getValueType());
2552   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
2553     SDOperand OpVal = BV->getOperand(i);
2554
2555     unsigned PartNo = i >= e/2;     // In the upper 128 bits?
2556     unsigned SlotNo = e/2 - (i & (e/2-1))-1;  // Which subpiece of the uint64_t.
2557
2558     uint64_t EltBits = 0;
2559     if (OpVal.getOpcode() == ISD::UNDEF) {
2560       uint64_t EltUndefBits = ~0U >> (32-EltBitSize);
2561       UndefBits[PartNo] |= EltUndefBits << (SlotNo*EltBitSize);
2562       continue;
2563     } else if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(OpVal)) {
2564       EltBits = CN->getValue() & (~0U >> (32-EltBitSize));
2565     } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(OpVal)) {
2566       assert(CN->getValueType(0) == MVT::f32 &&
2567              "Only one legal FP vector type!");
2568       EltBits = FloatToBits(CN->getValueAPF().convertToFloat());
2569     } else {
2570       // Nonconstant element.
2571       return true;
2572     }
2573
2574     VectorBits[PartNo] |= EltBits << (SlotNo*EltBitSize);
2575   }
2576
2577   //printf("%llx %llx  %llx %llx\n",
2578   //       VectorBits[0], VectorBits[1], UndefBits[0], UndefBits[1]);
2579   return false;
2580 }
2581
2582 // If this is a splat (repetition) of a value across the whole vector, return
2583 // the smallest size that splats it.  For example, "0x01010101010101..." is a
2584 // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2585 // SplatSize = 1 byte.
2586 static bool isConstantSplat(const uint64_t Bits128[2],
2587                             const uint64_t Undef128[2],
2588                             unsigned &SplatBits, unsigned &SplatUndef,
2589                             unsigned &SplatSize) {
2590
2591   // Don't let undefs prevent splats from matching.  See if the top 64-bits are
2592   // the same as the lower 64-bits, ignoring undefs.
2593   if ((Bits128[0] & ~Undef128[1]) != (Bits128[1] & ~Undef128[0]))
2594     return false;  // Can't be a splat if two pieces don't match.
2595
2596   uint64_t Bits64  = Bits128[0] | Bits128[1];
2597   uint64_t Undef64 = Undef128[0] & Undef128[1];
2598
2599   // Check that the top 32-bits are the same as the lower 32-bits, ignoring
2600   // undefs.
2601   if ((Bits64 & (~Undef64 >> 32)) != ((Bits64 >> 32) & ~Undef64))
2602     return false;  // Can't be a splat if two pieces don't match.
2603
2604   uint32_t Bits32  = uint32_t(Bits64) | uint32_t(Bits64 >> 32);
2605   uint32_t Undef32 = uint32_t(Undef64) & uint32_t(Undef64 >> 32);
2606
2607   // If the top 16-bits are different than the lower 16-bits, ignoring
2608   // undefs, we have an i32 splat.
2609   if ((Bits32 & (~Undef32 >> 16)) != ((Bits32 >> 16) & ~Undef32)) {
2610     SplatBits = Bits32;
2611     SplatUndef = Undef32;
2612     SplatSize = 4;
2613     return true;
2614   }
2615
2616   uint16_t Bits16  = uint16_t(Bits32)  | uint16_t(Bits32 >> 16);
2617   uint16_t Undef16 = uint16_t(Undef32) & uint16_t(Undef32 >> 16);
2618
2619   // If the top 8-bits are different than the lower 8-bits, ignoring
2620   // undefs, we have an i16 splat.
2621   if ((Bits16 & (uint16_t(~Undef16) >> 8)) != ((Bits16 >> 8) & ~Undef16)) {
2622     SplatBits = Bits16;
2623     SplatUndef = Undef16;
2624     SplatSize = 2;
2625     return true;
2626   }
2627
2628   // Otherwise, we have an 8-bit splat.
2629   SplatBits  = uint8_t(Bits16)  | uint8_t(Bits16 >> 8);
2630   SplatUndef = uint8_t(Undef16) & uint8_t(Undef16 >> 8);
2631   SplatSize = 1;
2632   return true;
2633 }
2634
2635 /// BuildSplatI - Build a canonical splati of Val with an element size of
2636 /// SplatSize.  Cast the result to VT.
2637 static SDOperand BuildSplatI(int Val, unsigned SplatSize, MVT::ValueType VT,
2638                              SelectionDAG &DAG) {
2639   assert(Val >= -16 && Val <= 15 && "vsplti is out of range!");
2640
2641   static const MVT::ValueType VTys[] = { // canonical VT to use for each size.
2642     MVT::v16i8, MVT::v8i16, MVT::Other, MVT::v4i32
2643   };
2644
2645   MVT::ValueType ReqVT = VT != MVT::Other ? VT : VTys[SplatSize-1];
2646
2647   // Force vspltis[hw] -1 to vspltisb -1 to canonicalize.
2648   if (Val == -1)
2649     SplatSize = 1;
2650
2651   MVT::ValueType CanonicalVT = VTys[SplatSize-1];
2652
2653   // Build a canonical splat for this value.
2654   SDOperand Elt = DAG.getConstant(Val, MVT::getVectorElementType(CanonicalVT));
2655   SmallVector<SDOperand, 8> Ops;
2656   Ops.assign(MVT::getVectorNumElements(CanonicalVT), Elt);
2657   SDOperand Res = DAG.getNode(ISD::BUILD_VECTOR, CanonicalVT,
2658                               &Ops[0], Ops.size());
2659   return DAG.getNode(ISD::BIT_CONVERT, ReqVT, Res);
2660 }
2661
2662 /// BuildIntrinsicOp - Return a binary operator intrinsic node with the
2663 /// specified intrinsic ID.
2664 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand LHS, SDOperand RHS,
2665                                   SelectionDAG &DAG,
2666                                   MVT::ValueType DestVT = MVT::Other) {
2667   if (DestVT == MVT::Other) DestVT = LHS.getValueType();
2668   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2669                      DAG.getConstant(IID, MVT::i32), LHS, RHS);
2670 }
2671
2672 /// BuildIntrinsicOp - Return a ternary operator intrinsic node with the
2673 /// specified intrinsic ID.
2674 static SDOperand BuildIntrinsicOp(unsigned IID, SDOperand Op0, SDOperand Op1,
2675                                   SDOperand Op2, SelectionDAG &DAG,
2676                                   MVT::ValueType DestVT = MVT::Other) {
2677   if (DestVT == MVT::Other) DestVT = Op0.getValueType();
2678   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DestVT,
2679                      DAG.getConstant(IID, MVT::i32), Op0, Op1, Op2);
2680 }
2681
2682
2683 /// BuildVSLDOI - Return a VECTOR_SHUFFLE that is a vsldoi of the specified
2684 /// amount.  The result has the specified value type.
2685 static SDOperand BuildVSLDOI(SDOperand LHS, SDOperand RHS, unsigned Amt,
2686                              MVT::ValueType VT, SelectionDAG &DAG) {
2687   // Force LHS/RHS to be the right type.
2688   LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, LHS);
2689   RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, RHS);
2690
2691   SDOperand Ops[16];
2692   for (unsigned i = 0; i != 16; ++i)
2693     Ops[i] = DAG.getConstant(i+Amt, MVT::i32);
2694   SDOperand T = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, LHS, RHS,
2695                             DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops,16));
2696   return DAG.getNode(ISD::BIT_CONVERT, VT, T);
2697 }
2698
2699 // If this is a case we can't handle, return null and let the default
2700 // expansion code take care of it.  If we CAN select this case, and if it
2701 // selects to a single instruction, return Op.  Otherwise, if we can codegen
2702 // this case more efficiently than a constant pool load, lower it to the
2703 // sequence of ops that should be used.
2704 SDOperand PPCTargetLowering::LowerBUILD_VECTOR(SDOperand Op,
2705                                                SelectionDAG &DAG) {
2706   // If this is a vector of constants or undefs, get the bits.  A bit in
2707   // UndefBits is set if the corresponding element of the vector is an
2708   // ISD::UNDEF value.  For undefs, the corresponding VectorBits values are
2709   // zero.
2710   uint64_t VectorBits[2];
2711   uint64_t UndefBits[2];
2712   if (GetConstantBuildVectorBits(Op.Val, VectorBits, UndefBits))
2713     return SDOperand();   // Not a constant vector.
2714
2715   // If this is a splat (repetition) of a value across the whole vector, return
2716   // the smallest size that splats it.  For example, "0x01010101010101..." is a
2717   // splat of 0x01, 0x0101, and 0x01010101.  We return SplatBits = 0x01 and
2718   // SplatSize = 1 byte.
2719   unsigned SplatBits, SplatUndef, SplatSize;
2720   if (isConstantSplat(VectorBits, UndefBits, SplatBits, SplatUndef, SplatSize)){
2721     bool HasAnyUndefs = (UndefBits[0] | UndefBits[1]) != 0;
2722
2723     // First, handle single instruction cases.
2724
2725     // All zeros?
2726     if (SplatBits == 0) {
2727       // Canonicalize all zero vectors to be v4i32.
2728       if (Op.getValueType() != MVT::v4i32 || HasAnyUndefs) {
2729         SDOperand Z = DAG.getConstant(0, MVT::i32);
2730         Z = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Z, Z, Z, Z);
2731         Op = DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Z);
2732       }
2733       return Op;
2734     }
2735
2736     // If the sign extended value is in the range [-16,15], use VSPLTI[bhw].
2737     int32_t SextVal= int32_t(SplatBits << (32-8*SplatSize)) >> (32-8*SplatSize);
2738     if (SextVal >= -16 && SextVal <= 15)
2739       return BuildSplatI(SextVal, SplatSize, Op.getValueType(), DAG);
2740
2741
2742     // Two instruction sequences.
2743
2744     // If this value is in the range [-32,30] and is even, use:
2745     //    tmp = VSPLTI[bhw], result = add tmp, tmp
2746     if (SextVal >= -32 && SextVal <= 30 && (SextVal & 1) == 0) {
2747       Op = BuildSplatI(SextVal >> 1, SplatSize, Op.getValueType(), DAG);
2748       return DAG.getNode(ISD::ADD, Op.getValueType(), Op, Op);
2749     }
2750
2751     // If this is 0x8000_0000 x 4, turn into vspltisw + vslw.  If it is
2752     // 0x7FFF_FFFF x 4, turn it into not(0x8000_0000).  This is important
2753     // for fneg/fabs.
2754     if (SplatSize == 4 && SplatBits == (0x7FFFFFFF&~SplatUndef)) {
2755       // Make -1 and vspltisw -1:
2756       SDOperand OnesV = BuildSplatI(-1, 4, MVT::v4i32, DAG);
2757
2758       // Make the VSLW intrinsic, computing 0x8000_0000.
2759       SDOperand Res = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, OnesV,
2760                                        OnesV, DAG);
2761
2762       // xor by OnesV to invert it.
2763       Res = DAG.getNode(ISD::XOR, MVT::v4i32, Res, OnesV);
2764       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2765     }
2766
2767     // Check to see if this is a wide variety of vsplti*, binop self cases.
2768     unsigned SplatBitSize = SplatSize*8;
2769     static const signed char SplatCsts[] = {
2770       -1, 1, -2, 2, -3, 3, -4, 4, -5, 5, -6, 6, -7, 7,
2771       -8, 8, -9, 9, -10, 10, -11, 11, -12, 12, -13, 13, 14, -14, 15, -15, -16
2772     };
2773
2774     for (unsigned idx = 0; idx < array_lengthof(SplatCsts); ++idx) {
2775       // Indirect through the SplatCsts array so that we favor 'vsplti -1' for
2776       // cases which are ambiguous (e.g. formation of 0x8000_0000).  'vsplti -1'
2777       int i = SplatCsts[idx];
2778
2779       // Figure out what shift amount will be used by altivec if shifted by i in
2780       // this splat size.
2781       unsigned TypeShiftAmt = i & (SplatBitSize-1);
2782
2783       // vsplti + shl self.
2784       if (SextVal == (i << (int)TypeShiftAmt)) {
2785         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2786         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2787           Intrinsic::ppc_altivec_vslb, Intrinsic::ppc_altivec_vslh, 0,
2788           Intrinsic::ppc_altivec_vslw
2789         };
2790         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2791         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2792       }
2793
2794       // vsplti + srl self.
2795       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2796         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2797         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2798           Intrinsic::ppc_altivec_vsrb, Intrinsic::ppc_altivec_vsrh, 0,
2799           Intrinsic::ppc_altivec_vsrw
2800         };
2801         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2802         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2803       }
2804
2805       // vsplti + sra self.
2806       if (SextVal == (int)((unsigned)i >> TypeShiftAmt)) {
2807         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2808         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2809           Intrinsic::ppc_altivec_vsrab, Intrinsic::ppc_altivec_vsrah, 0,
2810           Intrinsic::ppc_altivec_vsraw
2811         };
2812         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2813         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2814       }
2815
2816       // vsplti + rol self.
2817       if (SextVal == (int)(((unsigned)i << TypeShiftAmt) |
2818                            ((unsigned)i >> (SplatBitSize-TypeShiftAmt)))) {
2819         SDOperand Res = BuildSplatI(i, SplatSize, MVT::Other, DAG);
2820         static const unsigned IIDs[] = { // Intrinsic to use for each size.
2821           Intrinsic::ppc_altivec_vrlb, Intrinsic::ppc_altivec_vrlh, 0,
2822           Intrinsic::ppc_altivec_vrlw
2823         };
2824         Res = BuildIntrinsicOp(IIDs[SplatSize-1], Res, Res, DAG);
2825         return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Res);
2826       }
2827
2828       // t = vsplti c, result = vsldoi t, t, 1
2829       if (SextVal == ((i << 8) | (i >> (TypeShiftAmt-8)))) {
2830         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2831         return BuildVSLDOI(T, T, 1, Op.getValueType(), DAG);
2832       }
2833       // t = vsplti c, result = vsldoi t, t, 2
2834       if (SextVal == ((i << 16) | (i >> (TypeShiftAmt-16)))) {
2835         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2836         return BuildVSLDOI(T, T, 2, Op.getValueType(), DAG);
2837       }
2838       // t = vsplti c, result = vsldoi t, t, 3
2839       if (SextVal == ((i << 24) | (i >> (TypeShiftAmt-24)))) {
2840         SDOperand T = BuildSplatI(i, SplatSize, MVT::v16i8, DAG);
2841         return BuildVSLDOI(T, T, 3, Op.getValueType(), DAG);
2842       }
2843     }
2844
2845     // Three instruction sequences.
2846
2847     // Odd, in range [17,31]:  (vsplti C)-(vsplti -16).
2848     if (SextVal >= 0 && SextVal <= 31) {
2849       SDOperand LHS = BuildSplatI(SextVal-16, SplatSize, MVT::Other, DAG);
2850       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2851       LHS = DAG.getNode(ISD::SUB, LHS.getValueType(), LHS, RHS);
2852       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2853     }
2854     // Odd, in range [-31,-17]:  (vsplti C)+(vsplti -16).
2855     if (SextVal >= -31 && SextVal <= 0) {
2856       SDOperand LHS = BuildSplatI(SextVal+16, SplatSize, MVT::Other, DAG);
2857       SDOperand RHS = BuildSplatI(-16, SplatSize, MVT::Other, DAG);
2858       LHS = DAG.getNode(ISD::ADD, LHS.getValueType(), LHS, RHS);
2859       return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), LHS);
2860     }
2861   }
2862
2863   return SDOperand();
2864 }
2865
2866 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
2867 /// the specified operations to build the shuffle.
2868 static SDOperand GeneratePerfectShuffle(unsigned PFEntry, SDOperand LHS,
2869                                         SDOperand RHS, SelectionDAG &DAG) {
2870   unsigned OpNum = (PFEntry >> 26) & 0x0F;
2871   unsigned LHSID  = (PFEntry >> 13) & ((1 << 13)-1);
2872   unsigned RHSID = (PFEntry >>  0) & ((1 << 13)-1);
2873
2874   enum {
2875     OP_COPY = 0,  // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
2876     OP_VMRGHW,
2877     OP_VMRGLW,
2878     OP_VSPLTISW0,
2879     OP_VSPLTISW1,
2880     OP_VSPLTISW2,
2881     OP_VSPLTISW3,
2882     OP_VSLDOI4,
2883     OP_VSLDOI8,
2884     OP_VSLDOI12
2885   };
2886
2887   if (OpNum == OP_COPY) {
2888     if (LHSID == (1*9+2)*9+3) return LHS;
2889     assert(LHSID == ((4*9+5)*9+6)*9+7 && "Illegal OP_COPY!");
2890     return RHS;
2891   }
2892
2893   SDOperand OpLHS, OpRHS;
2894   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG);
2895   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG);
2896
2897   unsigned ShufIdxs[16];
2898   switch (OpNum) {
2899   default: assert(0 && "Unknown i32 permute!");
2900   case OP_VMRGHW:
2901     ShufIdxs[ 0] =  0; ShufIdxs[ 1] =  1; ShufIdxs[ 2] =  2; ShufIdxs[ 3] =  3;
2902     ShufIdxs[ 4] = 16; ShufIdxs[ 5] = 17; ShufIdxs[ 6] = 18; ShufIdxs[ 7] = 19;
2903     ShufIdxs[ 8] =  4; ShufIdxs[ 9] =  5; ShufIdxs[10] =  6; ShufIdxs[11] =  7;
2904     ShufIdxs[12] = 20; ShufIdxs[13] = 21; ShufIdxs[14] = 22; ShufIdxs[15] = 23;
2905     break;
2906   case OP_VMRGLW:
2907     ShufIdxs[ 0] =  8; ShufIdxs[ 1] =  9; ShufIdxs[ 2] = 10; ShufIdxs[ 3] = 11;
2908     ShufIdxs[ 4] = 24; ShufIdxs[ 5] = 25; ShufIdxs[ 6] = 26; ShufIdxs[ 7] = 27;
2909     ShufIdxs[ 8] = 12; ShufIdxs[ 9] = 13; ShufIdxs[10] = 14; ShufIdxs[11] = 15;
2910     ShufIdxs[12] = 28; ShufIdxs[13] = 29; ShufIdxs[14] = 30; ShufIdxs[15] = 31;
2911     break;
2912   case OP_VSPLTISW0:
2913     for (unsigned i = 0; i != 16; ++i)
2914       ShufIdxs[i] = (i&3)+0;
2915     break;
2916   case OP_VSPLTISW1:
2917     for (unsigned i = 0; i != 16; ++i)
2918       ShufIdxs[i] = (i&3)+4;
2919     break;
2920   case OP_VSPLTISW2:
2921     for (unsigned i = 0; i != 16; ++i)
2922       ShufIdxs[i] = (i&3)+8;
2923     break;
2924   case OP_VSPLTISW3:
2925     for (unsigned i = 0; i != 16; ++i)
2926       ShufIdxs[i] = (i&3)+12;
2927     break;
2928   case OP_VSLDOI4:
2929     return BuildVSLDOI(OpLHS, OpRHS, 4, OpLHS.getValueType(), DAG);
2930   case OP_VSLDOI8:
2931     return BuildVSLDOI(OpLHS, OpRHS, 8, OpLHS.getValueType(), DAG);
2932   case OP_VSLDOI12:
2933     return BuildVSLDOI(OpLHS, OpRHS, 12, OpLHS.getValueType(), DAG);
2934   }
2935   SDOperand Ops[16];
2936   for (unsigned i = 0; i != 16; ++i)
2937     Ops[i] = DAG.getConstant(ShufIdxs[i], MVT::i32);
2938
2939   return DAG.getNode(ISD::VECTOR_SHUFFLE, OpLHS.getValueType(), OpLHS, OpRHS,
2940                      DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
2941 }
2942
2943 /// LowerVECTOR_SHUFFLE - Return the code we lower for VECTOR_SHUFFLE.  If this
2944 /// is a shuffle we can handle in a single instruction, return it.  Otherwise,
2945 /// return the code it can be lowered into.  Worst case, it can always be
2946 /// lowered into a vperm.
2947 SDOperand PPCTargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op,
2948                                                  SelectionDAG &DAG) {
2949   SDOperand V1 = Op.getOperand(0);
2950   SDOperand V2 = Op.getOperand(1);
2951   SDOperand PermMask = Op.getOperand(2);
2952
2953   // Cases that are handled by instructions that take permute immediates
2954   // (such as vsplt*) should be left as VECTOR_SHUFFLE nodes so they can be
2955   // selected by the instruction selector.
2956   if (V2.getOpcode() == ISD::UNDEF) {
2957     if (PPC::isSplatShuffleMask(PermMask.Val, 1) ||
2958         PPC::isSplatShuffleMask(PermMask.Val, 2) ||
2959         PPC::isSplatShuffleMask(PermMask.Val, 4) ||
2960         PPC::isVPKUWUMShuffleMask(PermMask.Val, true) ||
2961         PPC::isVPKUHUMShuffleMask(PermMask.Val, true) ||
2962         PPC::isVSLDOIShuffleMask(PermMask.Val, true) != -1 ||
2963         PPC::isVMRGLShuffleMask(PermMask.Val, 1, true) ||
2964         PPC::isVMRGLShuffleMask(PermMask.Val, 2, true) ||
2965         PPC::isVMRGLShuffleMask(PermMask.Val, 4, true) ||
2966         PPC::isVMRGHShuffleMask(PermMask.Val, 1, true) ||
2967         PPC::isVMRGHShuffleMask(PermMask.Val, 2, true) ||
2968         PPC::isVMRGHShuffleMask(PermMask.Val, 4, true)) {
2969       return Op;
2970     }
2971   }
2972
2973   // Altivec has a variety of "shuffle immediates" that take two vector inputs
2974   // and produce a fixed permutation.  If any of these match, do not lower to
2975   // VPERM.
2976   if (PPC::isVPKUWUMShuffleMask(PermMask.Val, false) ||
2977       PPC::isVPKUHUMShuffleMask(PermMask.Val, false) ||
2978       PPC::isVSLDOIShuffleMask(PermMask.Val, false) != -1 ||
2979       PPC::isVMRGLShuffleMask(PermMask.Val, 1, false) ||
2980       PPC::isVMRGLShuffleMask(PermMask.Val, 2, false) ||
2981       PPC::isVMRGLShuffleMask(PermMask.Val, 4, false) ||
2982       PPC::isVMRGHShuffleMask(PermMask.Val, 1, false) ||
2983       PPC::isVMRGHShuffleMask(PermMask.Val, 2, false) ||
2984       PPC::isVMRGHShuffleMask(PermMask.Val, 4, false))
2985     return Op;
2986
2987   // Check to see if this is a shuffle of 4-byte values.  If so, we can use our
2988   // perfect shuffle table to emit an optimal matching sequence.
2989   unsigned PFIndexes[4];
2990   bool isFourElementShuffle = true;
2991   for (unsigned i = 0; i != 4 && isFourElementShuffle; ++i) { // Element number
2992     unsigned EltNo = 8;   // Start out undef.
2993     for (unsigned j = 0; j != 4; ++j) {  // Intra-element byte.
2994       if (PermMask.getOperand(i*4+j).getOpcode() == ISD::UNDEF)
2995         continue;   // Undef, ignore it.
2996
2997       unsigned ByteSource =
2998         cast<ConstantSDNode>(PermMask.getOperand(i*4+j))->getValue();
2999       if ((ByteSource & 3) != j) {
3000         isFourElementShuffle = false;
3001         break;
3002       }
3003
3004       if (EltNo == 8) {
3005         EltNo = ByteSource/4;
3006       } else if (EltNo != ByteSource/4) {
3007         isFourElementShuffle = false;
3008         break;
3009       }
3010     }
3011     PFIndexes[i] = EltNo;
3012   }
3013
3014   // If this shuffle can be expressed as a shuffle of 4-byte elements, use the
3015   // perfect shuffle vector to determine if it is cost effective to do this as
3016   // discrete instructions, or whether we should use a vperm.
3017   if (isFourElementShuffle) {
3018     // Compute the index in the perfect shuffle table.
3019     unsigned PFTableIndex =
3020       PFIndexes[0]*9*9*9+PFIndexes[1]*9*9+PFIndexes[2]*9+PFIndexes[3];
3021
3022     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
3023     unsigned Cost  = (PFEntry >> 30);
3024
3025     // Determining when to avoid vperm is tricky.  Many things affect the cost
3026     // of vperm, particularly how many times the perm mask needs to be computed.
3027     // For example, if the perm mask can be hoisted out of a loop or is already
3028     // used (perhaps because there are multiple permutes with the same shuffle
3029     // mask?) the vperm has a cost of 1.  OTOH, hoisting the permute mask out of
3030     // the loop requires an extra register.
3031     //
3032     // As a compromise, we only emit discrete instructions if the shuffle can be
3033     // generated in 3 or fewer operations.  When we have loop information
3034     // available, if this block is within a loop, we should avoid using vperm
3035     // for 3-operation perms and use a constant pool load instead.
3036     if (Cost < 3)
3037       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG);
3038   }
3039
3040   // Lower this to a VPERM(V1, V2, V3) expression, where V3 is a constant
3041   // vector that will get spilled to the constant pool.
3042   if (V2.getOpcode() == ISD::UNDEF) V2 = V1;
3043
3044   // The SHUFFLE_VECTOR mask is almost exactly what we want for vperm, except
3045   // that it is in input element units, not in bytes.  Convert now.
3046   MVT::ValueType EltVT = MVT::getVectorElementType(V1.getValueType());
3047   unsigned BytesPerElement = MVT::getSizeInBits(EltVT)/8;
3048
3049   SmallVector<SDOperand, 16> ResultMask;
3050   for (unsigned i = 0, e = PermMask.getNumOperands(); i != e; ++i) {
3051     unsigned SrcElt;
3052     if (PermMask.getOperand(i).getOpcode() == ISD::UNDEF)
3053       SrcElt = 0;
3054     else
3055       SrcElt = cast<ConstantSDNode>(PermMask.getOperand(i))->getValue();
3056
3057     for (unsigned j = 0; j != BytesPerElement; ++j)
3058       ResultMask.push_back(DAG.getConstant(SrcElt*BytesPerElement+j,
3059                                            MVT::i8));
3060   }
3061
3062   SDOperand VPermMask = DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8,
3063                                     &ResultMask[0], ResultMask.size());
3064   return DAG.getNode(PPCISD::VPERM, V1.getValueType(), V1, V2, VPermMask);
3065 }
3066
3067 /// getAltivecCompareInfo - Given an intrinsic, return false if it is not an
3068 /// altivec comparison.  If it is, return true and fill in Opc/isDot with
3069 /// information about the intrinsic.
3070 static bool getAltivecCompareInfo(SDOperand Intrin, int &CompareOpc,
3071                                   bool &isDot) {
3072   unsigned IntrinsicID = cast<ConstantSDNode>(Intrin.getOperand(0))->getValue();
3073   CompareOpc = -1;
3074   isDot = false;
3075   switch (IntrinsicID) {
3076   default: return false;
3077     // Comparison predicates.
3078   case Intrinsic::ppc_altivec_vcmpbfp_p:  CompareOpc = 966; isDot = 1; break;
3079   case Intrinsic::ppc_altivec_vcmpeqfp_p: CompareOpc = 198; isDot = 1; break;
3080   case Intrinsic::ppc_altivec_vcmpequb_p: CompareOpc =   6; isDot = 1; break;
3081   case Intrinsic::ppc_altivec_vcmpequh_p: CompareOpc =  70; isDot = 1; break;
3082   case Intrinsic::ppc_altivec_vcmpequw_p: CompareOpc = 134; isDot = 1; break;
3083   case Intrinsic::ppc_altivec_vcmpgefp_p: CompareOpc = 454; isDot = 1; break;
3084   case Intrinsic::ppc_altivec_vcmpgtfp_p: CompareOpc = 710; isDot = 1; break;
3085   case Intrinsic::ppc_altivec_vcmpgtsb_p: CompareOpc = 774; isDot = 1; break;
3086   case Intrinsic::ppc_altivec_vcmpgtsh_p: CompareOpc = 838; isDot = 1; break;
3087   case Intrinsic::ppc_altivec_vcmpgtsw_p: CompareOpc = 902; isDot = 1; break;
3088   case Intrinsic::ppc_altivec_vcmpgtub_p: CompareOpc = 518; isDot = 1; break;
3089   case Intrinsic::ppc_altivec_vcmpgtuh_p: CompareOpc = 582; isDot = 1; break;
3090   case Intrinsic::ppc_altivec_vcmpgtuw_p: CompareOpc = 646; isDot = 1; break;
3091
3092     // Normal Comparisons.
3093   case Intrinsic::ppc_altivec_vcmpbfp:    CompareOpc = 966; isDot = 0; break;
3094   case Intrinsic::ppc_altivec_vcmpeqfp:   CompareOpc = 198; isDot = 0; break;
3095   case Intrinsic::ppc_altivec_vcmpequb:   CompareOpc =   6; isDot = 0; break;
3096   case Intrinsic::ppc_altivec_vcmpequh:   CompareOpc =  70; isDot = 0; break;
3097   case Intrinsic::ppc_altivec_vcmpequw:   CompareOpc = 134; isDot = 0; break;
3098   case Intrinsic::ppc_altivec_vcmpgefp:   CompareOpc = 454; isDot = 0; break;
3099   case Intrinsic::ppc_altivec_vcmpgtfp:   CompareOpc = 710; isDot = 0; break;
3100   case Intrinsic::ppc_altivec_vcmpgtsb:   CompareOpc = 774; isDot = 0; break;
3101   case Intrinsic::ppc_altivec_vcmpgtsh:   CompareOpc = 838; isDot = 0; break;
3102   case Intrinsic::ppc_altivec_vcmpgtsw:   CompareOpc = 902; isDot = 0; break;
3103   case Intrinsic::ppc_altivec_vcmpgtub:   CompareOpc = 518; isDot = 0; break;
3104   case Intrinsic::ppc_altivec_vcmpgtuh:   CompareOpc = 582; isDot = 0; break;
3105   case Intrinsic::ppc_altivec_vcmpgtuw:   CompareOpc = 646; isDot = 0; break;
3106   }
3107   return true;
3108 }
3109
3110 /// LowerINTRINSIC_WO_CHAIN - If this is an intrinsic that we want to custom
3111 /// lower, do it, otherwise return null.
3112 SDOperand PPCTargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op,
3113                                                      SelectionDAG &DAG) {
3114   // If this is a lowered altivec predicate compare, CompareOpc is set to the
3115   // opcode number of the comparison.
3116   int CompareOpc;
3117   bool isDot;
3118   if (!getAltivecCompareInfo(Op, CompareOpc, isDot))
3119     return SDOperand();    // Don't custom lower most intrinsics.
3120
3121   // If this is a non-dot comparison, make the VCMP node and we are done.
3122   if (!isDot) {
3123     SDOperand Tmp = DAG.getNode(PPCISD::VCMP, Op.getOperand(2).getValueType(),
3124                                 Op.getOperand(1), Op.getOperand(2),
3125                                 DAG.getConstant(CompareOpc, MVT::i32));
3126     return DAG.getNode(ISD::BIT_CONVERT, Op.getValueType(), Tmp);
3127   }
3128
3129   // Create the PPCISD altivec 'dot' comparison node.
3130   SDOperand Ops[] = {
3131     Op.getOperand(2),  // LHS
3132     Op.getOperand(3),  // RHS
3133     DAG.getConstant(CompareOpc, MVT::i32)
3134   };
3135   std::vector<MVT::ValueType> VTs;
3136   VTs.push_back(Op.getOperand(2).getValueType());
3137   VTs.push_back(MVT::Flag);
3138   SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3139
3140   // Now that we have the comparison, emit a copy from the CR to a GPR.
3141   // This is flagged to the above dot comparison.
3142   SDOperand Flags = DAG.getNode(PPCISD::MFCR, MVT::i32,
3143                                 DAG.getRegister(PPC::CR6, MVT::i32),
3144                                 CompNode.getValue(1));
3145
3146   // Unpack the result based on how the target uses it.
3147   unsigned BitNo;   // Bit # of CR6.
3148   bool InvertBit;   // Invert result?
3149   switch (cast<ConstantSDNode>(Op.getOperand(1))->getValue()) {
3150   default:  // Can't happen, don't crash on invalid number though.
3151   case 0:   // Return the value of the EQ bit of CR6.
3152     BitNo = 0; InvertBit = false;
3153     break;
3154   case 1:   // Return the inverted value of the EQ bit of CR6.
3155     BitNo = 0; InvertBit = true;
3156     break;
3157   case 2:   // Return the value of the LT bit of CR6.
3158     BitNo = 2; InvertBit = false;
3159     break;
3160   case 3:   // Return the inverted value of the LT bit of CR6.
3161     BitNo = 2; InvertBit = true;
3162     break;
3163   }
3164
3165   // Shift the bit into the low position.
3166   Flags = DAG.getNode(ISD::SRL, MVT::i32, Flags,
3167                       DAG.getConstant(8-(3-BitNo), MVT::i32));
3168   // Isolate the bit.
3169   Flags = DAG.getNode(ISD::AND, MVT::i32, Flags,
3170                       DAG.getConstant(1, MVT::i32));
3171
3172   // If we are supposed to, toggle the bit.
3173   if (InvertBit)
3174     Flags = DAG.getNode(ISD::XOR, MVT::i32, Flags,
3175                         DAG.getConstant(1, MVT::i32));
3176   return Flags;
3177 }
3178
3179 SDOperand PPCTargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op,
3180                                                    SelectionDAG &DAG) {
3181   // Create a stack slot that is 16-byte aligned.
3182   MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
3183   int FrameIdx = FrameInfo->CreateStackObject(16, 16);
3184   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3185   SDOperand FIdx = DAG.getFrameIndex(FrameIdx, PtrVT);
3186
3187   // Store the input value into Value#0 of the stack slot.
3188   SDOperand Store = DAG.getStore(DAG.getEntryNode(),
3189                                  Op.getOperand(0), FIdx, NULL, 0);
3190   // Load it out.
3191   return DAG.getLoad(Op.getValueType(), Store, FIdx, NULL, 0);
3192 }
3193
3194 SDOperand PPCTargetLowering::LowerMUL(SDOperand Op, SelectionDAG &DAG) {
3195   if (Op.getValueType() == MVT::v4i32) {
3196     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3197
3198     SDOperand Zero  = BuildSplatI(  0, 1, MVT::v4i32, DAG);
3199     SDOperand Neg16 = BuildSplatI(-16, 4, MVT::v4i32, DAG); // +16 as shift amt.
3200
3201     SDOperand RHSSwap =   // = vrlw RHS, 16
3202       BuildIntrinsicOp(Intrinsic::ppc_altivec_vrlw, RHS, Neg16, DAG);
3203
3204     // Shrinkify inputs to v8i16.
3205     LHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, LHS);
3206     RHS = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHS);
3207     RHSSwap = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, RHSSwap);
3208
3209     // Low parts multiplied together, generating 32-bit results (we ignore the
3210     // top parts).
3211     SDOperand LoProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmulouh,
3212                                         LHS, RHS, DAG, MVT::v4i32);
3213
3214     SDOperand HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmsumuhm,
3215                                         LHS, RHSSwap, Zero, DAG, MVT::v4i32);
3216     // Shift the high parts up 16 bits.
3217     HiProd = BuildIntrinsicOp(Intrinsic::ppc_altivec_vslw, HiProd, Neg16, DAG);
3218     return DAG.getNode(ISD::ADD, MVT::v4i32, LoProd, HiProd);
3219   } else if (Op.getValueType() == MVT::v8i16) {
3220     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3221
3222     SDOperand Zero = BuildSplatI(0, 1, MVT::v8i16, DAG);
3223
3224     return BuildIntrinsicOp(Intrinsic::ppc_altivec_vmladduhm,
3225                             LHS, RHS, Zero, DAG);
3226   } else if (Op.getValueType() == MVT::v16i8) {
3227     SDOperand LHS = Op.getOperand(0), RHS = Op.getOperand(1);
3228
3229     // Multiply the even 8-bit parts, producing 16-bit sums.
3230     SDOperand EvenParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuleub,
3231                                            LHS, RHS, DAG, MVT::v8i16);
3232     EvenParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, EvenParts);
3233
3234     // Multiply the odd 8-bit parts, producing 16-bit sums.
3235     SDOperand OddParts = BuildIntrinsicOp(Intrinsic::ppc_altivec_vmuloub,
3236                                           LHS, RHS, DAG, MVT::v8i16);
3237     OddParts = DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, OddParts);
3238
3239     // Merge the results together.
3240     SDOperand Ops[16];
3241     for (unsigned i = 0; i != 8; ++i) {
3242       Ops[i*2  ] = DAG.getConstant(2*i+1, MVT::i8);
3243       Ops[i*2+1] = DAG.getConstant(2*i+1+16, MVT::i8);
3244     }
3245     return DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v16i8, EvenParts, OddParts,
3246                        DAG.getNode(ISD::BUILD_VECTOR, MVT::v16i8, Ops, 16));
3247   } else {
3248     assert(0 && "Unknown mul to lower!");
3249     abort();
3250   }
3251 }
3252
3253 /// LowerOperation - Provide custom lowering hooks for some operations.
3254 ///
3255 SDOperand PPCTargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
3256   switch (Op.getOpcode()) {
3257   default: assert(0 && "Wasn't expecting to be able to lower this!");
3258   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
3259   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
3260   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
3261   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
3262   case ISD::SETCC:              return LowerSETCC(Op, DAG);
3263   case ISD::VASTART:
3264     return LowerVASTART(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3265                         VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3266
3267   case ISD::VAARG:
3268     return LowerVAARG(Op, DAG, VarArgsFrameIndex, VarArgsStackOffset,
3269                       VarArgsNumGPR, VarArgsNumFPR, PPCSubTarget);
3270
3271   case ISD::FORMAL_ARGUMENTS:
3272     return LowerFORMAL_ARGUMENTS(Op, DAG, VarArgsFrameIndex,
3273                                  VarArgsStackOffset, VarArgsNumGPR,
3274                                  VarArgsNumFPR, PPCSubTarget);
3275
3276   case ISD::CALL:               return LowerCALL(Op, DAG, PPCSubTarget);
3277   case ISD::RET:                return LowerRET(Op, DAG, getTargetMachine());
3278   case ISD::STACKRESTORE:       return LowerSTACKRESTORE(Op, DAG, PPCSubTarget);
3279   case ISD::DYNAMIC_STACKALLOC:
3280     return LowerDYNAMIC_STACKALLOC(Op, DAG, PPCSubTarget);
3281
3282   case ISD::SELECT_CC:          return LowerSELECT_CC(Op, DAG);
3283   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
3284   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
3285   case ISD::FP_ROUND_INREG:     return LowerFP_ROUND_INREG(Op, DAG);
3286   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
3287
3288   // Lower 64-bit shifts.
3289   case ISD::SHL_PARTS:          return LowerSHL_PARTS(Op, DAG);
3290   case ISD::SRL_PARTS:          return LowerSRL_PARTS(Op, DAG);
3291   case ISD::SRA_PARTS:          return LowerSRA_PARTS(Op, DAG);
3292
3293   // Vector-related lowering.
3294   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
3295   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
3296   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
3297   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
3298   case ISD::MUL:                return LowerMUL(Op, DAG);
3299
3300   // Frame & Return address.
3301   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
3302   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
3303   }
3304   return SDOperand();
3305 }
3306
3307 SDNode *PPCTargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
3308   switch (N->getOpcode()) {
3309   default: assert(0 && "Wasn't expecting to be able to lower this!");
3310   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(SDOperand(N, 0), DAG).Val;
3311   }
3312 }
3313
3314
3315 //===----------------------------------------------------------------------===//
3316 //  Other Lowering Code
3317 //===----------------------------------------------------------------------===//
3318
3319 MachineBasicBlock *
3320 PPCTargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
3321                                                MachineBasicBlock *BB) {
3322   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
3323   assert((MI->getOpcode() == PPC::SELECT_CC_I4 ||
3324           MI->getOpcode() == PPC::SELECT_CC_I8 ||
3325           MI->getOpcode() == PPC::SELECT_CC_F4 ||
3326           MI->getOpcode() == PPC::SELECT_CC_F8 ||
3327           MI->getOpcode() == PPC::SELECT_CC_VRRC) &&
3328          "Unexpected instr type to insert");
3329
3330   // To "insert" a SELECT_CC instruction, we actually have to insert the diamond
3331   // control-flow pattern.  The incoming instruction knows the destination vreg
3332   // to set, the condition code register to branch on, the true/false values to
3333   // select between, and a branch opcode to use.
3334   const BasicBlock *LLVM_BB = BB->getBasicBlock();
3335   ilist<MachineBasicBlock>::iterator It = BB;
3336   ++It;
3337
3338   //  thisMBB:
3339   //  ...
3340   //   TrueVal = ...
3341   //   cmpTY ccX, r1, r2
3342   //   bCC copy1MBB
3343   //   fallthrough --> copy0MBB
3344   MachineBasicBlock *thisMBB = BB;
3345   MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
3346   MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
3347   unsigned SelectPred = MI->getOperand(4).getImm();
3348   BuildMI(BB, TII->get(PPC::BCC))
3349     .addImm(SelectPred).addReg(MI->getOperand(1).getReg()).addMBB(sinkMBB);
3350   MachineFunction *F = BB->getParent();
3351   F->getBasicBlockList().insert(It, copy0MBB);
3352   F->getBasicBlockList().insert(It, sinkMBB);
3353   // Update machine-CFG edges by first adding all successors of the current
3354   // block to the new block which will contain the Phi node for the select.
3355   for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
3356       e = BB->succ_end(); i != e; ++i)
3357     sinkMBB->addSuccessor(*i);
3358   // Next, remove all successors of the current block, and add the true
3359   // and fallthrough blocks as its successors.
3360   while(!BB->succ_empty())
3361     BB->removeSuccessor(BB->succ_begin());
3362   BB->addSuccessor(copy0MBB);
3363   BB->addSuccessor(sinkMBB);
3364
3365   //  copy0MBB:
3366   //   %FalseValue = ...
3367   //   # fallthrough to sinkMBB
3368   BB = copy0MBB;
3369
3370   // Update machine-CFG edges
3371   BB->addSuccessor(sinkMBB);
3372
3373   //  sinkMBB:
3374   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
3375   //  ...
3376   BB = sinkMBB;
3377   BuildMI(BB, TII->get(PPC::PHI), MI->getOperand(0).getReg())
3378     .addReg(MI->getOperand(3).getReg()).addMBB(copy0MBB)
3379     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
3380
3381   delete MI;   // The pseudo instruction is gone now.
3382   return BB;
3383 }
3384
3385 //===----------------------------------------------------------------------===//
3386 // Target Optimization Hooks
3387 //===----------------------------------------------------------------------===//
3388
3389 SDOperand PPCTargetLowering::PerformDAGCombine(SDNode *N,
3390                                                DAGCombinerInfo &DCI) const {
3391   TargetMachine &TM = getTargetMachine();
3392   SelectionDAG &DAG = DCI.DAG;
3393   switch (N->getOpcode()) {
3394   default: break;
3395   case PPCISD::SHL:
3396     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3397       if (C->getValue() == 0)   // 0 << V -> 0.
3398         return N->getOperand(0);
3399     }
3400     break;
3401   case PPCISD::SRL:
3402     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3403       if (C->getValue() == 0)   // 0 >>u V -> 0.
3404         return N->getOperand(0);
3405     }
3406     break;
3407   case PPCISD::SRA:
3408     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
3409       if (C->getValue() == 0 ||   //  0 >>s V -> 0.
3410           C->isAllOnesValue())    // -1 >>s V -> -1.
3411         return N->getOperand(0);
3412     }
3413     break;
3414
3415   case ISD::SINT_TO_FP:
3416     if (TM.getSubtarget<PPCSubtarget>().has64BitSupport()) {
3417       if (N->getOperand(0).getOpcode() == ISD::FP_TO_SINT) {
3418         // Turn (sint_to_fp (fp_to_sint X)) -> fctidz/fcfid without load/stores.
3419         // We allow the src/dst to be either f32/f64, but the intermediate
3420         // type must be i64.
3421         if (N->getOperand(0).getValueType() == MVT::i64 &&
3422             N->getOperand(0).getOperand(0).getValueType() != MVT::ppcf128) {
3423           SDOperand Val = N->getOperand(0).getOperand(0);
3424           if (Val.getValueType() == MVT::f32) {
3425             Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3426             DCI.AddToWorklist(Val.Val);
3427           }
3428
3429           Val = DAG.getNode(PPCISD::FCTIDZ, MVT::f64, Val);
3430           DCI.AddToWorklist(Val.Val);
3431           Val = DAG.getNode(PPCISD::FCFID, MVT::f64, Val);
3432           DCI.AddToWorklist(Val.Val);
3433           if (N->getValueType(0) == MVT::f32) {
3434             Val = DAG.getNode(ISD::FP_ROUND, MVT::f32, Val,
3435                               DAG.getIntPtrConstant(0));
3436             DCI.AddToWorklist(Val.Val);
3437           }
3438           return Val;
3439         } else if (N->getOperand(0).getValueType() == MVT::i32) {
3440           // If the intermediate type is i32, we can avoid the load/store here
3441           // too.
3442         }
3443       }
3444     }
3445     break;
3446   case ISD::STORE:
3447     // Turn STORE (FP_TO_SINT F) -> STFIWX(FCTIWZ(F)).
3448     if (TM.getSubtarget<PPCSubtarget>().hasSTFIWX() &&
3449         !cast<StoreSDNode>(N)->isTruncatingStore() &&
3450         N->getOperand(1).getOpcode() == ISD::FP_TO_SINT &&
3451         N->getOperand(1).getValueType() == MVT::i32 &&
3452         N->getOperand(1).getOperand(0).getValueType() != MVT::ppcf128) {
3453       SDOperand Val = N->getOperand(1).getOperand(0);
3454       if (Val.getValueType() == MVT::f32) {
3455         Val = DAG.getNode(ISD::FP_EXTEND, MVT::f64, Val);
3456         DCI.AddToWorklist(Val.Val);
3457       }
3458       Val = DAG.getNode(PPCISD::FCTIWZ, MVT::f64, Val);
3459       DCI.AddToWorklist(Val.Val);
3460
3461       Val = DAG.getNode(PPCISD::STFIWX, MVT::Other, N->getOperand(0), Val,
3462                         N->getOperand(2), N->getOperand(3));
3463       DCI.AddToWorklist(Val.Val);
3464       return Val;
3465     }
3466
3467     // Turn STORE (BSWAP) -> sthbrx/stwbrx.
3468     if (N->getOperand(1).getOpcode() == ISD::BSWAP &&
3469         N->getOperand(1).Val->hasOneUse() &&
3470         (N->getOperand(1).getValueType() == MVT::i32 ||
3471          N->getOperand(1).getValueType() == MVT::i16)) {
3472       SDOperand BSwapOp = N->getOperand(1).getOperand(0);
3473       // Do an any-extend to 32-bits if this is a half-word input.
3474       if (BSwapOp.getValueType() == MVT::i16)
3475         BSwapOp = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, BSwapOp);
3476
3477       return DAG.getNode(PPCISD::STBRX, MVT::Other, N->getOperand(0), BSwapOp,
3478                          N->getOperand(2), N->getOperand(3),
3479                          DAG.getValueType(N->getOperand(1).getValueType()));
3480     }
3481     break;
3482   case ISD::BSWAP:
3483     // Turn BSWAP (LOAD) -> lhbrx/lwbrx.
3484     if (ISD::isNON_EXTLoad(N->getOperand(0).Val) &&
3485         N->getOperand(0).hasOneUse() &&
3486         (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i16)) {
3487       SDOperand Load = N->getOperand(0);
3488       LoadSDNode *LD = cast<LoadSDNode>(Load);
3489       // Create the byte-swapping load.
3490       std::vector<MVT::ValueType> VTs;
3491       VTs.push_back(MVT::i32);
3492       VTs.push_back(MVT::Other);
3493       SDOperand MO = DAG.getMemOperand(LD->getMemOperand());
3494       SDOperand Ops[] = {
3495         LD->getChain(),    // Chain
3496         LD->getBasePtr(),  // Ptr
3497         MO,                // MemOperand
3498         DAG.getValueType(N->getValueType(0)) // VT
3499       };
3500       SDOperand BSLoad = DAG.getNode(PPCISD::LBRX, VTs, Ops, 4);
3501
3502       // If this is an i16 load, insert the truncate.
3503       SDOperand ResVal = BSLoad;
3504       if (N->getValueType(0) == MVT::i16)
3505         ResVal = DAG.getNode(ISD::TRUNCATE, MVT::i16, BSLoad);
3506
3507       // First, combine the bswap away.  This makes the value produced by the
3508       // load dead.
3509       DCI.CombineTo(N, ResVal);
3510
3511       // Next, combine the load away, we give it a bogus result value but a real
3512       // chain result.  The result value is dead because the bswap is dead.
3513       DCI.CombineTo(Load.Val, ResVal, BSLoad.getValue(1));
3514
3515       // Return N so it doesn't get rechecked!
3516       return SDOperand(N, 0);
3517     }
3518
3519     break;
3520   case PPCISD::VCMP: {
3521     // If a VCMPo node already exists with exactly the same operands as this
3522     // node, use its result instead of this node (VCMPo computes both a CR6 and
3523     // a normal output).
3524     //
3525     if (!N->getOperand(0).hasOneUse() &&
3526         !N->getOperand(1).hasOneUse() &&
3527         !N->getOperand(2).hasOneUse()) {
3528
3529       // Scan all of the users of the LHS, looking for VCMPo's that match.
3530       SDNode *VCMPoNode = 0;
3531
3532       SDNode *LHSN = N->getOperand(0).Val;
3533       for (SDNode::use_iterator UI = LHSN->use_begin(), E = LHSN->use_end();
3534            UI != E; ++UI)
3535         if ((*UI)->getOpcode() == PPCISD::VCMPo &&
3536             (*UI)->getOperand(1) == N->getOperand(1) &&
3537             (*UI)->getOperand(2) == N->getOperand(2) &&
3538             (*UI)->getOperand(0) == N->getOperand(0)) {
3539           VCMPoNode = *UI;
3540           break;
3541         }
3542
3543       // If there is no VCMPo node, or if the flag value has a single use, don't
3544       // transform this.
3545       if (!VCMPoNode || VCMPoNode->hasNUsesOfValue(0, 1))
3546         break;
3547
3548       // Look at the (necessarily single) use of the flag value.  If it has a
3549       // chain, this transformation is more complex.  Note that multiple things
3550       // could use the value result, which we should ignore.
3551       SDNode *FlagUser = 0;
3552       for (SDNode::use_iterator UI = VCMPoNode->use_begin();
3553            FlagUser == 0; ++UI) {
3554         assert(UI != VCMPoNode->use_end() && "Didn't find user!");
3555         SDNode *User = *UI;
3556         for (unsigned i = 0, e = User->getNumOperands(); i != e; ++i) {
3557           if (User->getOperand(i) == SDOperand(VCMPoNode, 1)) {
3558             FlagUser = User;
3559             break;
3560           }
3561         }
3562       }
3563
3564       // If the user is a MFCR instruction, we know this is safe.  Otherwise we
3565       // give up for right now.
3566       if (FlagUser->getOpcode() == PPCISD::MFCR)
3567         return SDOperand(VCMPoNode, 0);
3568     }
3569     break;
3570   }
3571   case ISD::BR_CC: {
3572     // If this is a branch on an altivec predicate comparison, lower this so
3573     // that we don't have to do a MFCR: instead, branch directly on CR6.  This
3574     // lowering is done pre-legalize, because the legalizer lowers the predicate
3575     // compare down to code that is difficult to reassemble.
3576     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
3577     SDOperand LHS = N->getOperand(2), RHS = N->getOperand(3);
3578     int CompareOpc;
3579     bool isDot;
3580
3581     if (LHS.getOpcode() == ISD::INTRINSIC_WO_CHAIN &&
3582         isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
3583         getAltivecCompareInfo(LHS, CompareOpc, isDot)) {
3584       assert(isDot && "Can't compare against a vector result!");
3585
3586       // If this is a comparison against something other than 0/1, then we know
3587       // that the condition is never/always true.
3588       unsigned Val = cast<ConstantSDNode>(RHS)->getValue();
3589       if (Val != 0 && Val != 1) {
3590         if (CC == ISD::SETEQ)      // Cond never true, remove branch.
3591           return N->getOperand(0);
3592         // Always !=, turn it into an unconditional branch.
3593         return DAG.getNode(ISD::BR, MVT::Other,
3594                            N->getOperand(0), N->getOperand(4));
3595       }
3596
3597       bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
3598
3599       // Create the PPCISD altivec 'dot' comparison node.
3600       std::vector<MVT::ValueType> VTs;
3601       SDOperand Ops[] = {
3602         LHS.getOperand(2),  // LHS of compare
3603         LHS.getOperand(3),  // RHS of compare
3604         DAG.getConstant(CompareOpc, MVT::i32)
3605       };
3606       VTs.push_back(LHS.getOperand(2).getValueType());
3607       VTs.push_back(MVT::Flag);
3608       SDOperand CompNode = DAG.getNode(PPCISD::VCMPo, VTs, Ops, 3);
3609
3610       // Unpack the result based on how the target uses it.
3611       PPC::Predicate CompOpc;
3612       switch (cast<ConstantSDNode>(LHS.getOperand(1))->getValue()) {
3613       default:  // Can't happen, don't crash on invalid number though.
3614       case 0:   // Branch on the value of the EQ bit of CR6.
3615         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_EQ : PPC::PRED_NE;
3616         break;
3617       case 1:   // Branch on the inverted value of the EQ bit of CR6.
3618         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_NE : PPC::PRED_EQ;
3619         break;
3620       case 2:   // Branch on the value of the LT bit of CR6.
3621         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_LT : PPC::PRED_GE;
3622         break;
3623       case 3:   // Branch on the inverted value of the LT bit of CR6.
3624         CompOpc = BranchOnWhenPredTrue ? PPC::PRED_GE : PPC::PRED_LT;
3625         break;
3626       }
3627
3628       return DAG.getNode(PPCISD::COND_BRANCH, MVT::Other, N->getOperand(0),
3629                          DAG.getConstant(CompOpc, MVT::i32),
3630                          DAG.getRegister(PPC::CR6, MVT::i32),
3631                          N->getOperand(4), CompNode.getValue(1));
3632     }
3633     break;
3634   }
3635   }
3636
3637   return SDOperand();
3638 }
3639
3640 //===----------------------------------------------------------------------===//
3641 // Inline Assembly Support
3642 //===----------------------------------------------------------------------===//
3643
3644 void PPCTargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
3645                                                        const APInt &Mask,
3646                                                        APInt &KnownZero,
3647                                                        APInt &KnownOne,
3648                                                        const SelectionDAG &DAG,
3649                                                        unsigned Depth) const {
3650   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);
3651   switch (Op.getOpcode()) {
3652   default: break;
3653   case PPCISD::LBRX: {
3654     // lhbrx is known to have the top bits cleared out.
3655     if (cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::i16)
3656       KnownZero = 0xFFFF0000;
3657     break;
3658   }
3659   case ISD::INTRINSIC_WO_CHAIN: {
3660     switch (cast<ConstantSDNode>(Op.getOperand(0))->getValue()) {
3661     default: break;
3662     case Intrinsic::ppc_altivec_vcmpbfp_p:
3663     case Intrinsic::ppc_altivec_vcmpeqfp_p:
3664     case Intrinsic::ppc_altivec_vcmpequb_p:
3665     case Intrinsic::ppc_altivec_vcmpequh_p:
3666     case Intrinsic::ppc_altivec_vcmpequw_p:
3667     case Intrinsic::ppc_altivec_vcmpgefp_p:
3668     case Intrinsic::ppc_altivec_vcmpgtfp_p:
3669     case Intrinsic::ppc_altivec_vcmpgtsb_p:
3670     case Intrinsic::ppc_altivec_vcmpgtsh_p:
3671     case Intrinsic::ppc_altivec_vcmpgtsw_p:
3672     case Intrinsic::ppc_altivec_vcmpgtub_p:
3673     case Intrinsic::ppc_altivec_vcmpgtuh_p:
3674     case Intrinsic::ppc_altivec_vcmpgtuw_p:
3675       KnownZero = ~1U;  // All bits but the low one are known to be zero.
3676       break;
3677     }
3678   }
3679   }
3680 }
3681
3682
3683 /// getConstraintType - Given a constraint, return the type of
3684 /// constraint it is for this target.
3685 PPCTargetLowering::ConstraintType
3686 PPCTargetLowering::getConstraintType(const std::string &Constraint) const {
3687   if (Constraint.size() == 1) {
3688     switch (Constraint[0]) {
3689     default: break;
3690     case 'b':
3691     case 'r':
3692     case 'f':
3693     case 'v':
3694     case 'y':
3695       return C_RegisterClass;
3696     }
3697   }
3698   return TargetLowering::getConstraintType(Constraint);
3699 }
3700
3701 std::pair<unsigned, const TargetRegisterClass*>
3702 PPCTargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
3703                                                 MVT::ValueType VT) const {
3704   if (Constraint.size() == 1) {
3705     // GCC RS6000 Constraint Letters
3706     switch (Constraint[0]) {
3707     case 'b':   // R1-R31
3708     case 'r':   // R0-R31
3709       if (VT == MVT::i64 && PPCSubTarget.isPPC64())
3710         return std::make_pair(0U, PPC::G8RCRegisterClass);
3711       return std::make_pair(0U, PPC::GPRCRegisterClass);
3712     case 'f':
3713       if (VT == MVT::f32)
3714         return std::make_pair(0U, PPC::F4RCRegisterClass);
3715       else if (VT == MVT::f64)
3716         return std::make_pair(0U, PPC::F8RCRegisterClass);
3717       break;
3718     case 'v':
3719       return std::make_pair(0U, PPC::VRRCRegisterClass);
3720     case 'y':   // crrc
3721       return std::make_pair(0U, PPC::CRRCRegisterClass);
3722     }
3723   }
3724
3725   return TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
3726 }
3727
3728
3729 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
3730 /// vector.  If it is invalid, don't add anything to Ops.
3731 void PPCTargetLowering::LowerAsmOperandForConstraint(SDOperand Op, char Letter,
3732                                                      std::vector<SDOperand>&Ops,
3733                                                      SelectionDAG &DAG) {
3734   SDOperand Result(0,0);
3735   switch (Letter) {
3736   default: break;
3737   case 'I':
3738   case 'J':
3739   case 'K':
3740   case 'L':
3741   case 'M':
3742   case 'N':
3743   case 'O':
3744   case 'P': {
3745     ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op);
3746     if (!CST) return; // Must be an immediate to match.
3747     unsigned Value = CST->getValue();
3748     switch (Letter) {
3749     default: assert(0 && "Unknown constraint letter!");
3750     case 'I':  // "I" is a signed 16-bit constant.
3751       if ((short)Value == (int)Value)
3752         Result = DAG.getTargetConstant(Value, Op.getValueType());
3753       break;
3754     case 'J':  // "J" is a constant with only the high-order 16 bits nonzero.
3755     case 'L':  // "L" is a signed 16-bit constant shifted left 16 bits.
3756       if ((short)Value == 0)
3757         Result = DAG.getTargetConstant(Value, Op.getValueType());
3758       break;
3759     case 'K':  // "K" is a constant with only the low-order 16 bits nonzero.
3760       if ((Value >> 16) == 0)
3761         Result = DAG.getTargetConstant(Value, Op.getValueType());
3762       break;
3763     case 'M':  // "M" is a constant that is greater than 31.
3764       if (Value > 31)
3765         Result = DAG.getTargetConstant(Value, Op.getValueType());
3766       break;
3767     case 'N':  // "N" is a positive constant that is an exact power of two.
3768       if ((int)Value > 0 && isPowerOf2_32(Value))
3769         Result = DAG.getTargetConstant(Value, Op.getValueType());
3770       break;
3771     case 'O':  // "O" is the constant zero.
3772       if (Value == 0)
3773         Result = DAG.getTargetConstant(Value, Op.getValueType());
3774       break;
3775     case 'P':  // "P" is a constant whose negation is a signed 16-bit constant.
3776       if ((short)-Value == (int)-Value)
3777         Result = DAG.getTargetConstant(Value, Op.getValueType());
3778       break;
3779     }
3780     break;
3781   }
3782   }
3783
3784   if (Result.Val) {
3785     Ops.push_back(Result);
3786     return;
3787   }
3788
3789   // Handle standard constraint letters.
3790   TargetLowering::LowerAsmOperandForConstraint(Op, Letter, Ops, DAG);
3791 }
3792
3793 // isLegalAddressingMode - Return true if the addressing mode represented
3794 // by AM is legal for this target, for a load/store of the specified type.
3795 bool PPCTargetLowering::isLegalAddressingMode(const AddrMode &AM,
3796                                               const Type *Ty) const {
3797   // FIXME: PPC does not allow r+i addressing modes for vectors!
3798
3799   // PPC allows a sign-extended 16-bit immediate field.
3800   if (AM.BaseOffs <= -(1LL << 16) || AM.BaseOffs >= (1LL << 16)-1)
3801     return false;
3802
3803   // No global is ever allowed as a base.
3804   if (AM.BaseGV)
3805     return false;
3806
3807   // PPC only support r+r,
3808   switch (AM.Scale) {
3809   case 0:  // "r+i" or just "i", depending on HasBaseReg.
3810     break;
3811   case 1:
3812     if (AM.HasBaseReg && AM.BaseOffs)  // "r+r+i" is not allowed.
3813       return false;
3814     // Otherwise we have r+r or r+i.
3815     break;
3816   case 2:
3817     if (AM.HasBaseReg || AM.BaseOffs)  // 2*r+r  or  2*r+i is not allowed.
3818       return false;
3819     // Allow 2*r as r+r.
3820     break;
3821   default:
3822     // No other scales are supported.
3823     return false;
3824   }
3825
3826   return true;
3827 }
3828
3829 /// isLegalAddressImmediate - Return true if the integer value can be used
3830 /// as the offset of the target addressing mode for load / store of the
3831 /// given type.
3832 bool PPCTargetLowering::isLegalAddressImmediate(int64_t V,const Type *Ty) const{
3833   // PPC allows a sign-extended 16-bit immediate field.
3834   return (V > -(1 << 16) && V < (1 << 16)-1);
3835 }
3836
3837 bool PPCTargetLowering::isLegalAddressImmediate(llvm::GlobalValue* GV) const {
3838   return false;
3839 }
3840
3841 SDOperand PPCTargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
3842   // Depths > 0 not supported yet!
3843   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3844     return SDOperand();
3845
3846   MachineFunction &MF = DAG.getMachineFunction();
3847   PPCFunctionInfo *FuncInfo = MF.getInfo<PPCFunctionInfo>();
3848   int RAIdx = FuncInfo->getReturnAddrSaveIndex();
3849   if (RAIdx == 0) {
3850     bool isPPC64 = PPCSubTarget.isPPC64();
3851     int Offset =
3852       PPCFrameInfo::getReturnSaveOffset(isPPC64, PPCSubTarget.isMachoABI());
3853
3854     // Set up a frame object for the return address.
3855     RAIdx = MF.getFrameInfo()->CreateFixedObject(isPPC64 ? 8 : 4, Offset);
3856
3857     // Remember it for next time.
3858     FuncInfo->setReturnAddrSaveIndex(RAIdx);
3859
3860     // Make sure the function really does not optimize away the store of the RA
3861     // to the stack.
3862     FuncInfo->setLRStoreRequired();
3863   }
3864
3865   // Just load the return address off the stack.
3866   SDOperand RetAddrFI =  DAG.getFrameIndex(RAIdx, getPointerTy());
3867   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
3868 }
3869
3870 SDOperand PPCTargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
3871   // Depths > 0 not supported yet!
3872   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
3873     return SDOperand();
3874
3875   MVT::ValueType PtrVT = DAG.getTargetLoweringInfo().getPointerTy();
3876   bool isPPC64 = PtrVT == MVT::i64;
3877
3878   MachineFunction &MF = DAG.getMachineFunction();
3879   MachineFrameInfo *MFI = MF.getFrameInfo();
3880   bool is31 = (NoFramePointerElim || MFI->hasVarSizedObjects())
3881                   && MFI->getStackSize();
3882
3883   if (isPPC64)
3884     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::X31 : PPC::X1,
3885       MVT::i64);
3886   else
3887     return DAG.getCopyFromReg(DAG.getEntryNode(), is31 ? PPC::R31 : PPC::R1,
3888       MVT::i32);
3889 }