lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PPC.h"
  16 #include "PPCTargetMachine.h"
  17 #include "PPCISelLowering.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/CodeGen/SelectionDAGISel.h"
  23 #include "llvm/Target/TargetOptions.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/GlobalValue.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/MathExtras.h"
  29 using namespace llvm;
  30
  31 namespace {
  32   Statistic<> FrameOff("ppc-codegen", "Number of frame idx offsets collapsed");
  33
  34   //===--------------------------------------------------------------------===//
  35   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  36   /// instructions for SelectionDAG operations.
  37   ///
  38   class PPCDAGToDAGISel : public SelectionDAGISel {
  39     PPCTargetLowering PPCLowering;
  40     unsigned GlobalBaseReg;
  41   public:
  42     PPCDAGToDAGISel(TargetMachine &TM)
  43       : SelectionDAGISel(PPCLowering), PPCLowering(TM) {}
  44
  45     virtual bool runOnFunction(Function &Fn) {
  46       // Make sure we re-emit a set of the global base reg if necessary
  47       GlobalBaseReg = 0;
  48       return SelectionDAGISel::runOnFunction(Fn);
  49     }
  50
  51     /// getI32Imm - Return a target constant with the specified value, of type
  52     /// i32.
  53     inline SDOperand getI32Imm(unsigned Imm) {
  54       return CurDAG->getTargetConstant(Imm, MVT::i32);
  55     }
  56
  57     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  58     /// base register.  Return the virtual register that holds this value.
  59     SDOperand getGlobalBaseReg();
  60
  61     // Select - Convert the specified operand from a target-independent to a
  62     // target-specific node if it hasn't already been changed.
  63     SDOperand Select(SDOperand Op);
  64
  65     SDNode *SelectBitfieldInsert(SDNode *N);
  66
  67     /// SelectCC - Select a comparison of the specified values with the
  68     /// specified condition code, returning the CR# of the expression.
  69     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  70
  71     /// SelectAddr - Given the specified address, return the two operands for a
  72     /// load/store instruction, and return true if it should be an indexed [r+r]
  73     /// operation.
  74     bool SelectAddr(SDOperand Addr, SDOperand &Op1, SDOperand &Op2);
  75
  76     /// SelectAddrIndexed - Given the specified addressed, force it to be
  77     /// represented as an indexed [r+r] operation, rather than possibly
  78     /// returning [r+imm] as SelectAddr may.
  79     void SelectAddrIndexed(SDOperand Addr, SDOperand &Op1, SDOperand &Op2);
  80
  81     SDOperand BuildSDIVSequence(SDNode *N);
  82     SDOperand BuildUDIVSequence(SDNode *N);
  83
  84     /// InstructionSelectBasicBlock - This callback is invoked by
  85     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
  86     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
  87
  88     virtual const char *getPassName() const {
  89       return "PowerPC DAG->DAG Pattern Instruction Selection";
  90     }
  91
  92 // Include the pieces autogenerated from the target description.
  93 #include "PPCGenDAGISel.inc"
  94
  95 private:
  96     SDOperand SelectDYNAMIC_STACKALLOC(SDOperand Op);
  97     SDOperand SelectADD_PARTS(SDOperand Op);
  98     SDOperand SelectSUB_PARTS(SDOperand Op);
  99     SDOperand SelectSETCC(SDOperand Op);
 100     SDOperand SelectCALL(SDOperand Op);
 101   };
 102 }
 103
 104 /// InstructionSelectBasicBlock - This callback is invoked by
 105 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 106 void PPCDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 107   DEBUG(BB->dump());
 108
 109   // The selection process is inherently a bottom-up recursive process (users
 110   // select their uses before themselves).  Given infinite stack space, we
 111   // could just start selecting on the root and traverse the whole graph.  In
 112   // practice however, this causes us to run out of stack space on large basic
 113   // blocks.  To avoid this problem, select the entry node, then all its uses,
 114   // iteratively instead of recursively.
 115   std::vector<SDOperand> Worklist;
 116   Worklist.push_back(DAG.getEntryNode());
 117
 118   // Note that we can do this in the PPC target (scanning forward across token
 119   // chain edges) because no nodes ever get folded across these edges.  On a
 120   // target like X86 which supports load/modify/store operations, this would
 121   // have to be more careful.
 122   while (!Worklist.empty()) {
 123     SDOperand Node = Worklist.back();
 124     Worklist.pop_back();
 125
 126     // Chose from the least deep of the top two nodes.
 127     if (!Worklist.empty() &&
 128         Worklist.back().Val->getNodeDepth() < Node.Val->getNodeDepth())
 129       std::swap(Worklist.back(), Node);
 130
 131     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 132          Node.Val->getOpcode() < PPCISD::FIRST_NUMBER) ||
 133         CodeGenMap.count(Node)) continue;
 134
 135     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 136          E = Node.Val->use_end(); UI != E; ++UI) {
 137       // Scan the values.  If this use has a value that is a token chain, add it
 138       // to the worklist.
 139       SDNode *User = *UI;
 140       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 141         if (User->getValueType(i) == MVT::Other) {
 142           Worklist.push_back(SDOperand(User, i));
 143           break;
 144         }
 145     }
 146
 147     // Finally, legalize this node.
 148     Select(Node);
 149   }
 150
 151   // Select target instructions for the DAG.
 152   DAG.setRoot(Select(DAG.getRoot()));
 153   CodeGenMap.clear();
 154   DAG.RemoveDeadNodes();
 155
 156   // Emit machine code to BB.
 157   ScheduleAndEmitDAG(DAG);
 158 }
 159
 160 /// getGlobalBaseReg - Output the instructions required to put the
 161 /// base address to use for accessing globals into a register.
 162 ///
 163 SDOperand PPCDAGToDAGISel::getGlobalBaseReg() {
 164   if (!GlobalBaseReg) {
 165     // Insert the set of GlobalBaseReg into the first MBB of the function
 166     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 167     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 168     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 169     // FIXME: when we get to LP64, we will need to create the appropriate
 170     // type of register here.
 171     GlobalBaseReg = RegMap->createVirtualRegister(PPC::GPRCRegisterClass);
 172     BuildMI(FirstMBB, MBBI, PPC::MovePCtoLR, 0, PPC::LR);
 173     BuildMI(FirstMBB, MBBI, PPC::MFLR, 1, GlobalBaseReg);
 174   }
 175   return CurDAG->getRegister(GlobalBaseReg, MVT::i32);
 176 }
 177
 178
 179 // isIntImmediate - This method tests to see if a constant operand.
 180 // If so Imm will receive the 32 bit value.
 181 static bool isIntImmediate(SDNode *N, unsigned& Imm) {
 182   if (N->getOpcode() == ISD::Constant) {
 183     Imm = cast<ConstantSDNode>(N)->getValue();
 184     return true;
 185   }
 186   return false;
 187 }
 188
 189 // isOprShiftImm - Returns true if the specified operand is a shift opcode with
 190 // a immediate shift count less than 32.
 191 static bool isOprShiftImm(SDNode *N, unsigned& Opc, unsigned& SH) {
 192   Opc = N->getOpcode();
 193   return (Opc == ISD::SHL || Opc == ISD::SRL || Opc == ISD::SRA) &&
 194     isIntImmediate(N->getOperand(1).Val, SH) && SH < 32;
 195 }
 196
 197 // isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s with
 198 // any number of 0s on either side.  The 1s are allowed to wrap from LSB to
 199 // MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.  0x0F0F0000 is
 200 // not, since all 1s are not contiguous.
 201 static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 202   if (isShiftedMask_32(Val)) {
 203     // look for the first non-zero bit
 204     MB = CountLeadingZeros_32(Val);
 205     // look for the first zero bit after the run of ones
 206     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 207     return true;
 208   } else {
 209     Val = ~Val; // invert mask
 210     if (isShiftedMask_32(Val)) {
 211       // effectively look for the first zero bit
 212       ME = CountLeadingZeros_32(Val) - 1;
 213       // effectively look for the first one bit after the run of zeros
 214       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 215       return true;
 216     }
 217   }
 218   // no run present
 219   return false;
 220 }
 221
 222 // isRotateAndMask - Returns true if Mask and Shift can be folded into a rotate
 223 // and mask opcode and mask operation.
 224 static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
 225                             unsigned &SH, unsigned &MB, unsigned &ME) {
 226   // Don't even go down this path for i64, since different logic will be
 227   // necessary for rldicl/rldicr/rldimi.
 228   if (N->getValueType(0) != MVT::i32)
 229     return false;
 230
 231   unsigned Shift  = 32;
 232   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 233   unsigned Opcode = N->getOpcode();
 234   if (N->getNumOperands() != 2 ||
 235       !isIntImmediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 236     return false;
 237
 238   if (Opcode == ISD::SHL) {
 239     // apply shift left to mask if it comes first
 240     if (IsShiftMask) Mask = Mask << Shift;
 241     // determine which bits are made indeterminant by shift
 242     Indeterminant = ~(0xFFFFFFFFu << Shift);
 243   } else if (Opcode == ISD::SRL) {
 244     // apply shift right to mask if it comes first
 245     if (IsShiftMask) Mask = Mask >> Shift;
 246     // determine which bits are made indeterminant by shift
 247     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 248     // adjust for the left rotate
 249     Shift = 32 - Shift;
 250   } else {
 251     return false;
 252   }
 253
 254   // if the mask doesn't intersect any Indeterminant bits
 255   if (Mask && !(Mask & Indeterminant)) {
 256     SH = Shift;
 257     // make sure the mask is still a mask (wrap arounds may not be)
 258     return isRunOfOnes(Mask, MB, ME);
 259   }
 260   return false;
 261 }
 262
 263 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 264 // opcode and that it has a immediate integer right operand.
 265 // If so Imm will receive the 32 bit value.
 266 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 267   return N->getOpcode() == Opc && isIntImmediate(N->getOperand(1).Val, Imm);
 268 }
 269
 270 // isOprNot - Returns true if the specified operand is an xor with immediate -1.
 271 static bool isOprNot(SDNode *N) {
 272   unsigned Imm;
 273   return isOpcWithIntImmediate(N, ISD::XOR, Imm) && (signed)Imm == -1;
 274 }
 275
 276 // Immediate constant composers.
 277 // Lo16 - grabs the lo 16 bits from a 32 bit constant.
 278 // Hi16 - grabs the hi 16 bits from a 32 bit constant.
 279 // HA16 - computes the hi bits required if the lo bits are add/subtracted in
 280 // arithmethically.
 281 static unsigned Lo16(unsigned x)  { return x & 0x0000FFFF; }
 282 static unsigned Hi16(unsigned x)  { return Lo16(x >> 16); }
 283 static unsigned HA16(unsigned x)  { return Hi16((signed)x - (signed short)x); }
 284
 285 // isIntImmediate - This method tests to see if a constant operand.
 286 // If so Imm will receive the 32 bit value.
 287 static bool isIntImmediate(SDOperand N, unsigned& Imm) {
 288   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 289     Imm = (unsigned)CN->getSignExtended();
 290     return true;
 291   }
 292   return false;
 293 }
 294
 295 /// SelectBitfieldInsert - turn an or of two masked values into
 296 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 297 /// Returns true on success, false if the caller still needs to select OR.
 298 ///
 299 /// Patterns matched:
 300 /// 1. or shl, and   5. or and, and
 301 /// 2. or and, shl   6. or shl, shr
 302 /// 3. or shr, and   7. or shr, shl
 303 /// 4. or and, shr
 304 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 305   bool IsRotate = false;
 306   unsigned TgtMask = 0xFFFFFFFF, InsMask = 0xFFFFFFFF, SH = 0;
 307   unsigned Value;
 308
 309   SDOperand Op0 = N->getOperand(0);
 310   SDOperand Op1 = N->getOperand(1);
 311
 312   unsigned Op0Opc = Op0.getOpcode();
 313   unsigned Op1Opc = Op1.getOpcode();
 314
 315   // Verify that we have the correct opcodes
 316   if (ISD::SHL != Op0Opc && ISD::SRL != Op0Opc && ISD::AND != Op0Opc)
 317     return false;
 318   if (ISD::SHL != Op1Opc && ISD::SRL != Op1Opc && ISD::AND != Op1Opc)
 319     return false;
 320
 321   // Generate Mask value for Target
 322   if (isIntImmediate(Op0.getOperand(1), Value)) {
 323     switch(Op0Opc) {
 324     case ISD::SHL: TgtMask <<= Value; break;
 325     case ISD::SRL: TgtMask >>= Value; break;
 326     case ISD::AND: TgtMask &= Value; break;
 327     }
 328   } else {
 329     return 0;
 330   }
 331
 332   // Generate Mask value for Insert
 333   if (!isIntImmediate(Op1.getOperand(1), Value))
 334     return 0;
 335
 336   switch(Op1Opc) {
 337   case ISD::SHL:
 338     SH = Value;
 339     InsMask <<= SH;
 340     if (Op0Opc == ISD::SRL) IsRotate = true;
 341     break;
 342   case ISD::SRL:
 343     SH = Value;
 344     InsMask >>= SH;
 345     SH = 32-SH;
 346     if (Op0Opc == ISD::SHL) IsRotate = true;
 347     break;
 348   case ISD::AND:
 349     InsMask &= Value;
 350     break;
 351   }
 352
 353   // If both of the inputs are ANDs and one of them has a logical shift by
 354   // constant as its input, make that AND the inserted value so that we can
 355   // combine the shift into the rotate part of the rlwimi instruction
 356   bool IsAndWithShiftOp = false;
 357   if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 358     if (Op1.getOperand(0).getOpcode() == ISD::SHL ||
 359         Op1.getOperand(0).getOpcode() == ISD::SRL) {
 360       if (isIntImmediate(Op1.getOperand(0).getOperand(1), Value)) {
 361         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 362         IsAndWithShiftOp = true;
 363       }
 364     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 365                Op0.getOperand(0).getOpcode() == ISD::SRL) {
 366       if (isIntImmediate(Op0.getOperand(0).getOperand(1), Value)) {
 367         std::swap(Op0, Op1);
 368         std::swap(TgtMask, InsMask);
 369         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 370         IsAndWithShiftOp = true;
 371       }
 372     }
 373   }
 374
 375   // Verify that the Target mask and Insert mask together form a full word mask
 376   // and that the Insert mask is a run of set bits (which implies both are runs
 377   // of set bits).  Given that, Select the arguments and generate the rlwimi
 378   // instruction.
 379   unsigned MB, ME;
 380   if (((TgtMask & InsMask) == 0) && isRunOfOnes(InsMask, MB, ME)) {
 381     bool fullMask = (TgtMask ^ InsMask) == 0xFFFFFFFF;
 382     bool Op0IsAND = Op0Opc == ISD::AND;
 383     // Check for rotlwi / rotrwi here, a special case of bitfield insert
 384     // where both bitfield halves are sourced from the same value.
 385     if (IsRotate && fullMask &&
 386         N->getOperand(0).getOperand(0) == N->getOperand(1).getOperand(0)) {
 387       Op0 = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32,
 388                                   Select(N->getOperand(0).getOperand(0)),
 389                                   getI32Imm(SH), getI32Imm(0), getI32Imm(31));
 390       return Op0.Val;
 391     }
 392     SDOperand Tmp1 = (Op0IsAND && fullMask) ? Select(Op0.getOperand(0))
 393                                             : Select(Op0);
 394     SDOperand Tmp2 = IsAndWithShiftOp ? Select(Op1.getOperand(0).getOperand(0))
 395                                       : Select(Op1.getOperand(0));
 396     Op0 = CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 397                                 getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 398     return Op0.Val;
 399   }
 400   return 0;
 401 }
 402
 403 /// SelectAddr - Given the specified address, return the two operands for a
 404 /// load/store instruction, and return true if it should be an indexed [r+r]
 405 /// operation.
 406 bool PPCDAGToDAGISel::SelectAddr(SDOperand Addr, SDOperand &Op1,
 407                                  SDOperand &Op2) {
 408   unsigned imm = 0;
 409   if (Addr.getOpcode() == ISD::ADD) {
 410     if (isIntImmediate(Addr.getOperand(1), imm) && isInt16(imm)) {
 411       Op1 = getI32Imm(Lo16(imm));
 412       if (FrameIndexSDNode *FI =
 413             dyn_cast<FrameIndexSDNode>(Addr.getOperand(0))) {
 414         ++FrameOff;
 415         Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 416       } else {
 417         Op2 = Select(Addr.getOperand(0));
 418       }
 419       return false;
 420     } else if (Addr.getOperand(1).getOpcode() == PPCISD::Lo) {
 421       // Match LOAD (ADD (X, Lo(G))).
 422       assert(!cast<ConstantSDNode>(Addr.getOperand(1).getOperand(1))->getValue()
 423              && "Cannot handle constant offsets yet!");
 424       Op1 = Addr.getOperand(1).getOperand(0);  // The global address.
 425       assert(Op1.getOpcode() == ISD::TargetGlobalAddress ||
 426              Op1.getOpcode() == ISD::TargetConstantPool);
 427       Op2 = Select(Addr.getOperand(0));
 428       return false;   // [&g+r]
 429     } else {
 430       Op1 = Select(Addr.getOperand(0));
 431       Op2 = Select(Addr.getOperand(1));
 432       return true;   // [r+r]
 433     }
 434   }
 435
 436   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Addr))
 437     Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 438   else
 439     Op2 = Select(Addr);
 440   Op1 = getI32Imm(0);
 441   return false;
 442 }
 443
 444 /// SelectAddrIndexed - Given the specified addressed, force it to be
 445 /// represented as an indexed [r+r] operation, rather than possibly
 446 /// returning [r+imm] as SelectAddr may.
 447 void PPCDAGToDAGISel::SelectAddrIndexed(SDOperand Addr, SDOperand &Op1,
 448                                         SDOperand &Op2) {
 449   if (Addr.getOpcode() == ISD::ADD) {
 450     Op1 = Select(Addr.getOperand(0));
 451     Op2 = Select(Addr.getOperand(1));
 452     return;
 453   }
 454
 455   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Addr)) {
 456     Op1 = CurDAG->getTargetNode(PPC::LI, MVT::i32, getI32Imm(0));
 457     Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 458     return;
 459   }
 460   Op1 = CurDAG->getTargetNode(PPC::LI, MVT::i32, getI32Imm(0));
 461   Op2 = Select(Addr);
 462 }
 463
 464 /// SelectCC - Select a comparison of the specified values with the specified
 465 /// condition code, returning the CR# of the expression.
 466 SDOperand PPCDAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 467                                     ISD::CondCode CC) {
 468   // Always select the LHS.
 469   LHS = Select(LHS);
 470
 471   // Use U to determine whether the SETCC immediate range is signed or not.
 472   if (MVT::isInteger(LHS.getValueType())) {
 473     bool U = ISD::isUnsignedIntSetCC(CC);
 474     unsigned Imm;
 475     if (isIntImmediate(RHS, Imm) &&
 476         ((U && isUInt16(Imm)) || (!U && isInt16(Imm))))
 477       return CurDAG->getTargetNode(U ? PPC::CMPLWI : PPC::CMPWI, MVT::i32,
 478                                    LHS, getI32Imm(Lo16(Imm)));
 479     return CurDAG->getTargetNode(U ? PPC::CMPLW : PPC::CMPW, MVT::i32,
 480                                  LHS, Select(RHS));
 481   } else if (LHS.getValueType() == MVT::f32) {
 482     return CurDAG->getTargetNode(PPC::FCMPUS, MVT::i32, LHS, Select(RHS));
 483   } else {
 484     return CurDAG->getTargetNode(PPC::FCMPUD, MVT::i32, LHS, Select(RHS));
 485   }
 486 }
 487
 488 /// getBCCForSetCC - Returns the PowerPC condition branch mnemonic corresponding
 489 /// to Condition.
 490 static unsigned getBCCForSetCC(ISD::CondCode CC) {
 491   switch (CC) {
 492   default: assert(0 && "Unknown condition!"); abort();
 493   case ISD::SETOEQ:    // FIXME: This is incorrect see PR642.
 494   case ISD::SETEQ:  return PPC::BEQ;
 495   case ISD::SETONE:    // FIXME: This is incorrect see PR642.
 496   case ISD::SETNE:  return PPC::BNE;
 497   case ISD::SETOLT:    // FIXME: This is incorrect see PR642.
 498   case ISD::SETULT:
 499   case ISD::SETLT:  return PPC::BLT;
 500   case ISD::SETOLE:    // FIXME: This is incorrect see PR642.
 501   case ISD::SETULE:
 502   case ISD::SETLE:  return PPC::BLE;
 503   case ISD::SETOGT:    // FIXME: This is incorrect see PR642.
 504   case ISD::SETUGT:
 505   case ISD::SETGT:  return PPC::BGT;
 506   case ISD::SETOGE:    // FIXME: This is incorrect see PR642.
 507   case ISD::SETUGE:
 508   case ISD::SETGE:  return PPC::BGE;
 509
 510   case ISD::SETO:   return PPC::BUN;
 511   case ISD::SETUO:  return PPC::BNU;
 512   }
 513   return 0;
 514 }
 515
 516 /// getCRIdxForSetCC - Return the index of the condition register field
 517 /// associated with the SetCC condition, and whether or not the field is
 518 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 519 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool& Inv) {
 520   switch (CC) {
 521   default: assert(0 && "Unknown condition!"); abort();
 522   case ISD::SETOLT:  // FIXME: This is incorrect see PR642.
 523   case ISD::SETULT:
 524   case ISD::SETLT:  Inv = false;  return 0;
 525   case ISD::SETOGE:  // FIXME: This is incorrect see PR642.
 526   case ISD::SETUGE:
 527   case ISD::SETGE:  Inv = true;   return 0;
 528   case ISD::SETOGT:  // FIXME: This is incorrect see PR642.
 529   case ISD::SETUGT:
 530   case ISD::SETGT:  Inv = false;  return 1;
 531   case ISD::SETOLE:  // FIXME: This is incorrect see PR642.
 532   case ISD::SETULE:
 533   case ISD::SETLE:  Inv = true;   return 1;
 534   case ISD::SETOEQ:  // FIXME: This is incorrect see PR642.
 535   case ISD::SETEQ:  Inv = false;  return 2;
 536   case ISD::SETONE:  // FIXME: This is incorrect see PR642.
 537   case ISD::SETNE:  Inv = true;   return 2;
 538   case ISD::SETO:   Inv = true;   return 3;
 539   case ISD::SETUO:  Inv = false;  return 3;
 540   }
 541   return 0;
 542 }
 543
 544 SDOperand PPCDAGToDAGISel::SelectDYNAMIC_STACKALLOC(SDOperand Op) {
 545   SDNode *N = Op.Val;
 546
 547   // FIXME: We are currently ignoring the requested alignment for handling
 548   // greater than the stack alignment.  This will need to be revisited at some
 549   // point.  Align = N.getOperand(2);
 550   if (!isa<ConstantSDNode>(N->getOperand(2)) ||
 551       cast<ConstantSDNode>(N->getOperand(2))->getValue() != 0) {
 552     std::cerr << "Cannot allocate stack object with greater alignment than"
 553     << " the stack alignment yet!";
 554     abort();
 555   }
 556   SDOperand Chain = Select(N->getOperand(0));
 557   SDOperand Amt   = Select(N->getOperand(1));
 558
 559   SDOperand R1Reg = CurDAG->getRegister(PPC::R1, MVT::i32);
 560
 561   SDOperand R1Val = CurDAG->getCopyFromReg(Chain, PPC::R1, MVT::i32);
 562   Chain = R1Val.getValue(1);
 563
 564   // Subtract the amount (guaranteed to be a multiple of the stack alignment)
 565   // from the stack pointer, giving us the result pointer.
 566   SDOperand Result = CurDAG->getTargetNode(PPC::SUBF, MVT::i32, Amt, R1Val);
 567
 568   // Copy this result back into R1.
 569   Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R1Reg, Result);
 570
 571   // Copy this result back out of R1 to make sure we're not using the stack
 572   // space without decrementing the stack pointer.
 573   Result = CurDAG->getCopyFromReg(Chain, PPC::R1, MVT::i32);
 574
 575   // Finally, replace the DYNAMIC_STACKALLOC with the copyfromreg.
 576   CodeGenMap[Op.getValue(0)] = Result;
 577   CodeGenMap[Op.getValue(1)] = Result.getValue(1);
 578   return SDOperand(Result.Val, Op.ResNo);
 579 }
 580
 581 SDOperand PPCDAGToDAGISel::SelectADD_PARTS(SDOperand Op) {
 582   SDNode *N = Op.Val;
 583   SDOperand LHSL = Select(N->getOperand(0));
 584   SDOperand LHSH = Select(N->getOperand(1));
 585
 586   unsigned Imm;
 587   bool ME = false, ZE = false;
 588   if (isIntImmediate(N->getOperand(3), Imm)) {
 589     ME = (signed)Imm == -1;
 590     ZE = Imm == 0;
 591   }
 592
 593   std::vector<SDOperand> Result;
 594   SDOperand CarryFromLo;
 595   if (isIntImmediate(N->getOperand(2), Imm) &&
 596       ((signed)Imm >= -32768 || (signed)Imm < 32768)) {
 597     // Codegen the low 32 bits of the add.  Interestingly, there is no
 598     // shifted form of add immediate carrying.
 599     CarryFromLo = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 600                                         LHSL, getI32Imm(Imm));
 601   } else {
 602     CarryFromLo = CurDAG->getTargetNode(PPC::ADDC, MVT::i32, MVT::Flag,
 603                                         LHSL, Select(N->getOperand(2)));
 604   }
 605   CarryFromLo = CarryFromLo.getValue(1);
 606
 607   // Codegen the high 32 bits, adding zero, minus one, or the full value
 608   // along with the carry flag produced by addc/addic.
 609   SDOperand ResultHi;
 610   if (ZE)
 611     ResultHi = CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, LHSH, CarryFromLo);
 612   else if (ME)
 613     ResultHi = CurDAG->getTargetNode(PPC::ADDME, MVT::i32, LHSH, CarryFromLo);
 614   else
 615     ResultHi = CurDAG->getTargetNode(PPC::ADDE, MVT::i32, LHSH,
 616                                      Select(N->getOperand(3)), CarryFromLo);
 617   Result.push_back(CarryFromLo.getValue(0));
 618   Result.push_back(ResultHi);
 619
 620   CodeGenMap[Op.getValue(0)] = Result[0];
 621   CodeGenMap[Op.getValue(1)] = Result[1];
 622   return Result[Op.ResNo];
 623 }
 624 SDOperand PPCDAGToDAGISel::SelectSUB_PARTS(SDOperand Op) {
 625   SDNode *N = Op.Val;
 626   SDOperand LHSL = Select(N->getOperand(0));
 627   SDOperand LHSH = Select(N->getOperand(1));
 628   SDOperand RHSL = Select(N->getOperand(2));
 629   SDOperand RHSH = Select(N->getOperand(3));
 630
 631   std::vector<SDOperand> Result;
 632   Result.push_back(CurDAG->getTargetNode(PPC::SUBFC, MVT::i32, MVT::Flag,
 633                                          RHSL, LHSL));
 634   Result.push_back(CurDAG->getTargetNode(PPC::SUBFE, MVT::i32, RHSH, LHSH,
 635                                          Result[0].getValue(1)));
 636   CodeGenMap[Op.getValue(0)] = Result[0];
 637   CodeGenMap[Op.getValue(1)] = Result[1];
 638   return Result[Op.ResNo];
 639 }
 640
 641 SDOperand PPCDAGToDAGISel::SelectSETCC(SDOperand Op) {
 642   SDNode *N = Op.Val;
 643   unsigned Imm;
 644   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 645   if (isIntImmediate(N->getOperand(1), Imm)) {
 646     // We can codegen setcc op, imm very efficiently compared to a brcond.
 647     // Check for those cases here.
 648     // setcc op, 0
 649     if (Imm == 0) {
 650       SDOperand Op = Select(N->getOperand(0));
 651       switch (CC) {
 652       default: break;
 653       case ISD::SETEQ:
 654         Op = CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op);
 655         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(27),
 656                                     getI32Imm(5), getI32Imm(31));
 657       case ISD::SETNE: {
 658         SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 659                                              Op, getI32Imm(~0U));
 660         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 661                                     AD.getValue(1));
 662       }
 663       case ISD::SETLT:
 664         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 665                                     getI32Imm(31), getI32Imm(31));
 666       case ISD::SETGT: {
 667         SDOperand T = CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op);
 668         T = CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op);;
 669         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, T, getI32Imm(1),
 670                                     getI32Imm(31), getI32Imm(31));
 671       }
 672       }
 673     } else if (Imm == ~0U) {        // setcc op, -1
 674       SDOperand Op = Select(N->getOperand(0));
 675       switch (CC) {
 676       default: break;
 677       case ISD::SETEQ:
 678         Op = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 679                                    Op, getI32Imm(1));
 680         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 681                                     CurDAG->getTargetNode(PPC::LI, MVT::i32,
 682                                                           getI32Imm(0)),
 683                                     Op.getValue(1));
 684       case ISD::SETNE: {
 685         Op = CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op);
 686         SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 687                                              Op, getI32Imm(~0U));
 688         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 689                                     AD.getValue(1));
 690       }
 691       case ISD::SETLT: {
 692         SDOperand AD = CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 693                                              getI32Imm(1));
 694         SDOperand AN = CurDAG->getTargetNode(PPC::AND, MVT::i32, AD, Op);
 695         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, AN, getI32Imm(1),
 696                                     getI32Imm(31), getI32Imm(31));
 697       }
 698       case ISD::SETGT:
 699         Op = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 700                                    getI32Imm(31), getI32Imm(31));
 701         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op, getI32Imm(1));
 702       }
 703     }
 704   }
 705
 706   bool Inv;
 707   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 708   SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 709   SDOperand IntCR;
 710
 711   // Force the ccreg into CR7.
 712   SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 713
 714   SDOperand InFlag(0, 0);  // Null incoming flag value.
 715   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), CR7Reg, CCReg,
 716                                InFlag).getValue(1);
 717
 718   if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
 719     IntCR = CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg, CCReg);
 720   else
 721     IntCR = CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg);
 722
 723   if (!Inv) {
 724     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, IntCR,
 725                                 getI32Imm((32-(3-Idx)) & 31),
 726                                 getI32Imm(31), getI32Imm(31));
 727   } else {
 728     SDOperand Tmp =
 729     CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, IntCR,
 730                           getI32Imm((32-(3-Idx)) & 31),
 731                           getI32Imm(31),getI32Imm(31));
 732     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 733   }
 734 }
 735
 736 /// isCallCompatibleAddress - Return true if the specified 32-bit value is
 737 /// representable in the immediate field of a Bx instruction.
 738 static bool isCallCompatibleAddress(ConstantSDNode *C) {
 739   int Addr = C->getValue();
 740   if (Addr & 3) return false;  // Low 2 bits are implicitly zero.
 741   return (Addr << 6 >> 6) == Addr;  // Top 6 bits have to be sext of immediate.
 742 }
 743
 744 SDOperand PPCDAGToDAGISel::SelectCALL(SDOperand Op) {
 745   SDNode *N = Op.Val;
 746   SDOperand Chain = Select(N->getOperand(0));
 747
 748   unsigned CallOpcode;
 749   std::vector<SDOperand> CallOperands;
 750
 751   if (GlobalAddressSDNode *GASD =
 752       dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
 753     CallOpcode = PPC::BL;
 754     CallOperands.push_back(N->getOperand(1));
 755   } else if (ExternalSymbolSDNode *ESSDN =
 756              dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
 757     CallOpcode = PPC::BL;
 758     CallOperands.push_back(N->getOperand(1));
 759   } else if (isa<ConstantSDNode>(N->getOperand(1)) &&
 760              isCallCompatibleAddress(cast<ConstantSDNode>(N->getOperand(1)))) {
 761     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(1));
 762     CallOpcode = PPC::BLA;
 763     CallOperands.push_back(getI32Imm((int)C->getValue() >> 2));
 764   } else {
 765     // Copy the callee address into the CTR register.
 766     SDOperand Callee = Select(N->getOperand(1));
 767     Chain = CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Callee, Chain);
 768
 769     // Copy the callee address into R12 on darwin.
 770     SDOperand R12 = CurDAG->getRegister(PPC::R12, MVT::i32);
 771     Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R12, Callee);
 772
 773     CallOperands.push_back(R12);
 774     CallOpcode = PPC::BCTRL;
 775   }
 776
 777   unsigned GPR_idx = 0, FPR_idx = 0;
 778   static const unsigned GPR[] = {
 779     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
 780     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
 781   };
 782   static const unsigned FPR[] = {
 783     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
 784     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
 785   };
 786
 787   SDOperand InFlag;  // Null incoming flag value.
 788
 789   for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
 790     unsigned DestReg = 0;
 791     MVT::ValueType RegTy = N->getOperand(i).getValueType();
 792     if (RegTy == MVT::i32) {
 793       assert(GPR_idx < 8 && "Too many int args");
 794       DestReg = GPR[GPR_idx++];
 795     } else {
 796       assert(MVT::isFloatingPoint(N->getOperand(i).getValueType()) &&
 797              "Unpromoted integer arg?");
 798       assert(FPR_idx < 13 && "Too many fp args");
 799       DestReg = FPR[FPR_idx++];
 800     }
 801
 802     if (N->getOperand(i).getOpcode() != ISD::UNDEF) {
 803       SDOperand Val = Select(N->getOperand(i));
 804       Chain = CurDAG->getCopyToReg(Chain, DestReg, Val, InFlag);
 805       InFlag = Chain.getValue(1);
 806       CallOperands.push_back(CurDAG->getRegister(DestReg, RegTy));
 807     }
 808   }
 809
 810   // Finally, once everything is in registers to pass to the call, emit the
 811   // call itself.
 812   if (InFlag.Val)
 813     CallOperands.push_back(InFlag);   // Strong dep on register copies.
 814   else
 815     CallOperands.push_back(Chain);    // Weak dep on whatever occurs before
 816   Chain = CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
 817                                 CallOperands);
 818
 819   std::vector<SDOperand> CallResults;
 820
 821   // If the call has results, copy the values out of the ret val registers.
 822   switch (N->getValueType(0)) {
 823     default: assert(0 && "Unexpected ret value!");
 824     case MVT::Other: break;
 825     case MVT::i32:
 826       if (N->getValueType(1) == MVT::i32) {
 827         Chain = CurDAG->getCopyFromReg(Chain, PPC::R4, MVT::i32,
 828                                        Chain.getValue(1)).getValue(1);
 829         CallResults.push_back(Chain.getValue(0));
 830         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 831                                        Chain.getValue(2)).getValue(1);
 832         CallResults.push_back(Chain.getValue(0));
 833       } else {
 834         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 835                                        Chain.getValue(1)).getValue(1);
 836         CallResults.push_back(Chain.getValue(0));
 837       }
 838       break;
 839     case MVT::f32:
 840     case MVT::f64:
 841       Chain = CurDAG->getCopyFromReg(Chain, PPC::F1, N->getValueType(0),
 842                                      Chain.getValue(1)).getValue(1);
 843       CallResults.push_back(Chain.getValue(0));
 844       break;
 845   }
 846
 847   CallResults.push_back(Chain);
 848   for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 849     CodeGenMap[Op.getValue(i)] = CallResults[i];
 850   return CallResults[Op.ResNo];
 851 }
 852
 853 // Select - Convert the specified operand from a target-independent to a
 854 // target-specific node if it hasn't already been changed.
 855 SDOperand PPCDAGToDAGISel::Select(SDOperand Op) {
 856   SDNode *N = Op.Val;
 857   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 858       N->getOpcode() < PPCISD::FIRST_NUMBER)
 859     return Op;   // Already selected.
 860
 861   // If this has already been converted, use it.
 862   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 863   if (CGMI != CodeGenMap.end()) return CGMI->second;
 864
 865   switch (N->getOpcode()) {
 866   default: break;
 867   case ISD::BasicBlock:         return CodeGenMap[Op] = Op;
 868   case ISD::DYNAMIC_STACKALLOC: return SelectDYNAMIC_STACKALLOC(Op);
 869   case ISD::ADD_PARTS:          return SelectADD_PARTS(Op);
 870   case ISD::SUB_PARTS:          return SelectSUB_PARTS(Op);
 871   case ISD::SETCC:              return SelectSETCC(Op);
 872   case ISD::CALL:               return SelectCALL(Op);
 873   case ISD::TAILCALL:           return SelectCALL(Op);
 874   case PPCISD::GlobalBaseReg:   return getGlobalBaseReg();
 875
 876   case ISD::FrameIndex: {
 877     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 878     if (N->hasOneUse())
 879       return CurDAG->SelectNodeTo(N, PPC::ADDI, MVT::i32,
 880                                   CurDAG->getTargetFrameIndex(FI, MVT::i32),
 881                                   getI32Imm(0));
 882     return CodeGenMap[Op] =
 883       CurDAG->getTargetNode(PPC::ADDI, MVT::i32,
 884                             CurDAG->getTargetFrameIndex(FI, MVT::i32),
 885                             getI32Imm(0));
 886   }
 887   case ISD::SDIV: {
 888     // FIXME: since this depends on the setting of the carry flag from the srawi
 889     //        we should really be making notes about that for the scheduler.
 890     // FIXME: It sure would be nice if we could cheaply recognize the
 891     //        srl/add/sra pattern the dag combiner will generate for this as
 892     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 893     unsigned Imm;
 894     if (isIntImmediate(N->getOperand(1), Imm)) {
 895       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 896         SDOperand Op =
 897           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 898                                 Select(N->getOperand(0)),
 899                                 getI32Imm(Log2_32(Imm)));
 900         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 901                                     Op.getValue(0), Op.getValue(1));
 902       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 903         SDOperand Op =
 904           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 905                                 Select(N->getOperand(0)),
 906                                 getI32Imm(Log2_32(-Imm)));
 907         SDOperand PT =
 908           CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, Op.getValue(0),
 909                                 Op.getValue(1));
 910         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 911       }
 912     }
 913
 914     // Other cases are autogenerated.
 915     break;
 916   }
 917   case ISD::AND: {
 918     unsigned Imm;
 919     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 920     // with a mask, emit rlwinm
 921     if (isIntImmediate(N->getOperand(1), Imm) && (isShiftedMask_32(Imm) ||
 922                                                   isShiftedMask_32(~Imm))) {
 923       SDOperand Val;
 924       unsigned SH, MB, ME;
 925       if (isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
 926         Val = Select(N->getOperand(0).getOperand(0));
 927       } else if (Imm == 0) {
 928         // AND X, 0 -> 0, not "rlwinm 32".
 929         return Select(N->getOperand(1));
 930       } else {
 931         Val = Select(N->getOperand(0));
 932         isRunOfOnes(Imm, MB, ME);
 933         SH = 0;
 934       }
 935       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Val, getI32Imm(SH),
 936                                   getI32Imm(MB), getI32Imm(ME));
 937     }
 938
 939     // Other cases are autogenerated.
 940     break;
 941   }
 942   case ISD::OR:
 943     if (SDNode *I = SelectBitfieldInsert(N))
 944       return CodeGenMap[Op] = SDOperand(I, 0);
 945
 946     // Other cases are autogenerated.
 947     break;
 948   case ISD::SHL: {
 949     unsigned Imm, SH, MB, ME;
 950     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 951         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 952       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 953                                   Select(N->getOperand(0).getOperand(0)),
 954                                   getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 955     }
 956
 957     // Other cases are autogenerated.
 958     break;
 959   }
 960   case ISD::SRL: {
 961     unsigned Imm, SH, MB, ME;
 962     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 963         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 964       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 965                                   Select(N->getOperand(0).getOperand(0)),
 966                                   getI32Imm(SH & 0x1F), getI32Imm(MB),
 967                                   getI32Imm(ME));
 968     }
 969
 970     // Other cases are autogenerated.
 971     break;
 972   }
 973   case ISD::FNEG: {
 974     SDOperand Val = Select(N->getOperand(0));
 975     MVT::ValueType Ty = N->getValueType(0);
 976     if (N->getOperand(0).Val->hasOneUse()) {
 977       unsigned Opc;
 978       switch (Val.isTargetOpcode() ? Val.getTargetOpcode() : 0) {
 979       default:          Opc = 0;            break;
 980       case PPC::FABSS:  Opc = PPC::FNABSS;  break;
 981       case PPC::FABSD:  Opc = PPC::FNABSD;  break;
 982       case PPC::FMADD:  Opc = PPC::FNMADD;  break;
 983       case PPC::FMADDS: Opc = PPC::FNMADDS; break;
 984       case PPC::FMSUB:  Opc = PPC::FNMSUB;  break;
 985       case PPC::FMSUBS: Opc = PPC::FNMSUBS; break;
 986       }
 987       // If we inverted the opcode, then emit the new instruction with the
 988       // inverted opcode and the original instruction's operands.  Otherwise,
 989       // fall through and generate a fneg instruction.
 990       if (Opc) {
 991         if (Opc == PPC::FNABSS || Opc == PPC::FNABSD)
 992           return CurDAG->SelectNodeTo(N, Opc, Ty, Val.getOperand(0));
 993         else
 994           return CurDAG->SelectNodeTo(N, Opc, Ty, Val.getOperand(0),
 995                                       Val.getOperand(1), Val.getOperand(2));
 996       }
 997     }
 998     // Other cases are autogenerated.
 999     break;
1000   }
1001   case ISD::LOAD:
1002   case ISD::EXTLOAD:
1003   case ISD::ZEXTLOAD:
1004   case ISD::SEXTLOAD: {
1005     SDOperand Op1, Op2;
1006     // If this is a vector load, then force this to be indexed addressing, since
1007     // altivec does not have immediate offsets for loads.
1008     bool isIdx = true;
1009     if (N->getOpcode() == ISD::LOAD && MVT::isVector(N->getValueType(0))) {
1010       SelectAddrIndexed(N->getOperand(1), Op1, Op2);
1011     } else {
1012       isIdx = SelectAddr(N->getOperand(1), Op1, Op2);
1013     }
1014     MVT::ValueType TypeBeingLoaded = (N->getOpcode() == ISD::LOAD) ?
1015       N->getValueType(0) : cast<VTSDNode>(N->getOperand(3))->getVT();
1016
1017     unsigned Opc;
1018     switch (TypeBeingLoaded) {
1019     default: N->dump(); assert(0 && "Cannot load this type!");
1020     case MVT::i1:
1021     case MVT::i8:  Opc = isIdx ? PPC::LBZX : PPC::LBZ; break;
1022     case MVT::i16:
1023       if (N->getOpcode() == ISD::SEXTLOAD) { // SEXT load?
1024         Opc = isIdx ? PPC::LHAX : PPC::LHA;
1025       } else {
1026         Opc = isIdx ? PPC::LHZX : PPC::LHZ;
1027       }
1028       break;
1029     case MVT::i32: Opc = isIdx ? PPC::LWZX : PPC::LWZ; break;
1030     case MVT::f32: Opc = isIdx ? PPC::LFSX : PPC::LFS; break;
1031     case MVT::f64: Opc = isIdx ? PPC::LFDX : PPC::LFD; break;
1032     case MVT::v4f32: Opc = PPC::LVX; break;
1033     }
1034
1035     // If this is an f32 -> f64 load, emit the f32 load, then use an 'extending
1036     // copy'.
1037     if (TypeBeingLoaded != MVT::f32 || N->getOpcode() == ISD::LOAD) {
1038       return CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), MVT::Other,
1039                                   Op1, Op2, Select(N->getOperand(0))).
1040                     getValue(Op.ResNo);
1041     } else {
1042       std::vector<SDOperand> Ops;
1043       Ops.push_back(Op1);
1044       Ops.push_back(Op2);
1045       Ops.push_back(Select(N->getOperand(0)));
1046       SDOperand Res = CurDAG->getTargetNode(Opc, MVT::f32, MVT::Other, Ops);
1047       SDOperand Ext = CurDAG->getTargetNode(PPC::FMRSD, MVT::f64, Res);
1048       CodeGenMap[Op.getValue(0)] = Ext;
1049       CodeGenMap[Op.getValue(1)] = Res.getValue(1);
1050       if (Op.ResNo)
1051         return Res.getValue(1);
1052       else
1053         return Ext;
1054     }
1055   }
1056   case ISD::TRUNCSTORE:
1057   case ISD::STORE: {
1058     SDOperand AddrOp1, AddrOp2;
1059     // If this is a vector store, then force this to be indexed addressing,
1060     // since altivec does not have immediate offsets for stores.
1061     bool isIdx = true;
1062     if (N->getOpcode() == ISD::STORE &&
1063         MVT::isVector(N->getOperand(1).getValueType())) {
1064       SelectAddrIndexed(N->getOperand(2), AddrOp1, AddrOp2);
1065     } else {
1066       isIdx = SelectAddr(N->getOperand(2), AddrOp1, AddrOp2);
1067     }
1068
1069     unsigned Opc;
1070     if (N->getOpcode() == ISD::STORE) {
1071       switch (N->getOperand(1).getValueType()) {
1072       default: assert(0 && "unknown Type in store");
1073       case MVT::i32: Opc = isIdx ? PPC::STWX  : PPC::STW; break;
1074       case MVT::f64: Opc = isIdx ? PPC::STFDX : PPC::STFD; break;
1075       case MVT::f32: Opc = isIdx ? PPC::STFSX : PPC::STFS; break;
1076       case MVT::v4f32: Opc = PPC::STVX;
1077       }
1078     } else { //ISD::TRUNCSTORE
1079       switch(cast<VTSDNode>(N->getOperand(4))->getVT()) {
1080       default: assert(0 && "unknown Type in store");
1081       case MVT::i8:  Opc = isIdx ? PPC::STBX : PPC::STB; break;
1082       case MVT::i16: Opc = isIdx ? PPC::STHX : PPC::STH; break;
1083       }
1084     }
1085
1086     return CurDAG->SelectNodeTo(N, Opc, MVT::Other, Select(N->getOperand(1)),
1087                                 AddrOp1, AddrOp2, Select(N->getOperand(0)));
1088   }
1089
1090   case ISD::SELECT_CC: {
1091     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1092
1093     // handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1094     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1095       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1096         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1097           if (N1C->isNullValue() && N3C->isNullValue() &&
1098               N2C->getValue() == 1ULL && CC == ISD::SETNE) {
1099             SDOperand LHS = Select(N->getOperand(0));
1100             SDOperand Tmp =
1101               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1102                                     LHS, getI32Imm(~0U));
1103             return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, Tmp, LHS,
1104                                         Tmp.getValue(1));
1105           }
1106
1107     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1108     unsigned BROpc = getBCCForSetCC(CC);
1109
1110     bool isFP = MVT::isFloatingPoint(N->getValueType(0));
1111     unsigned SelectCCOp;
1112     if (MVT::isInteger(N->getValueType(0)))
1113       SelectCCOp = PPC::SELECT_CC_Int;
1114     else if (N->getValueType(0) == MVT::f32)
1115       SelectCCOp = PPC::SELECT_CC_F4;
1116     else
1117       SelectCCOp = PPC::SELECT_CC_F8;
1118     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), CCReg,
1119                                 Select(N->getOperand(2)),
1120                                 Select(N->getOperand(3)),
1121                                 getI32Imm(BROpc));
1122   }
1123
1124   case ISD::RET: {
1125     SDOperand Chain = Select(N->getOperand(0));     // Token chain.
1126
1127     if (N->getNumOperands() == 2) {
1128       SDOperand Val = Select(N->getOperand(1));
1129       if (N->getOperand(1).getValueType() == MVT::i32) {
1130         Chain = CurDAG->getCopyToReg(Chain, PPC::R3, Val);
1131       } else {
1132         assert(MVT::isFloatingPoint(N->getOperand(1).getValueType()));
1133         Chain = CurDAG->getCopyToReg(Chain, PPC::F1, Val);
1134       }
1135     } else if (N->getNumOperands() > 1) {
1136       assert(N->getOperand(1).getValueType() == MVT::i32 &&
1137              N->getOperand(2).getValueType() == MVT::i32 &&
1138              N->getNumOperands() == 3 && "Unknown two-register ret value!");
1139       Chain = CurDAG->getCopyToReg(Chain, PPC::R4, Select(N->getOperand(1)));
1140       Chain = CurDAG->getCopyToReg(Chain, PPC::R3, Select(N->getOperand(2)));
1141     }
1142
1143     // Finally, select this to a blr (return) instruction.
1144     return CurDAG->SelectNodeTo(N, PPC::BLR, MVT::Other, Chain);
1145   }
1146   case ISD::BR_CC:
1147   case ISD::BRTWOWAY_CC: {
1148     SDOperand Chain = Select(N->getOperand(0));
1149     MachineBasicBlock *Dest =
1150       cast<BasicBlockSDNode>(N->getOperand(4))->getBasicBlock();
1151     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1152     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1153
1154     // If this is a two way branch, then grab the fallthrough basic block
1155     // argument and build a PowerPC branch pseudo-op, suitable for long branch
1156     // conversion if necessary by the branch selection pass.  Otherwise, emit a
1157     // standard conditional branch.
1158     if (N->getOpcode() == ISD::BRTWOWAY_CC) {
1159       SDOperand CondTrueBlock = N->getOperand(4);
1160       SDOperand CondFalseBlock = N->getOperand(5);
1161
1162       // If the false case is the current basic block, then this is a self loop.
1163       // We do not want to emit "Loop: ... brcond Out; br Loop", as it adds an
1164       // extra dispatch group to the loop.  Instead, invert the condition and
1165       // emit "Loop: ... br!cond Loop; br Out
1166       if (cast<BasicBlockSDNode>(CondFalseBlock)->getBasicBlock() == BB) {
1167         std::swap(CondTrueBlock, CondFalseBlock);
1168         CC = getSetCCInverse(CC,
1169                              MVT::isInteger(N->getOperand(2).getValueType()));
1170       }
1171
1172       unsigned Opc = getBCCForSetCC(CC);
1173       SDOperand CB = CurDAG->getTargetNode(PPC::COND_BRANCH, MVT::Other,
1174                                            CondCode, getI32Imm(Opc),
1175                                            CondTrueBlock, CondFalseBlock,
1176                                            Chain);
1177       return CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, CondFalseBlock, CB);
1178     } else {
1179       // Iterate to the next basic block
1180       ilist<MachineBasicBlock>::iterator It = BB;
1181       ++It;
1182
1183       // If the fallthrough path is off the end of the function, which would be
1184       // undefined behavior, set it to be the same as the current block because
1185       // we have nothing better to set it to, and leaving it alone will cause
1186       // the PowerPC Branch Selection pass to crash.
1187       if (It == BB->getParent()->end()) It = Dest;
1188       return CurDAG->SelectNodeTo(N, PPC::COND_BRANCH, MVT::Other, CondCode,
1189                                   getI32Imm(getBCCForSetCC(CC)),
1190                                   N->getOperand(4), CurDAG->getBasicBlock(It),
1191                                   Chain);
1192     }
1193   }
1194   }
1195
1196   return SelectCode(Op);
1197 }
1198
1199
1200 /// createPPCISelDag - This pass converts a legalized DAG into a
1201 /// PowerPC-specific DAG, ready for instruction scheduling.
1202 ///
1203 FunctionPass *llvm::createPPCISelDag(TargetMachine &TM) {
1204   return new PPCDAGToDAGISel(TM);
1205 }
1206