lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "ppc-codegen"
  16 #include "PPC.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "PPCISelLowering.h"
  20 #include "PPCHazardRecognizers.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineModuleInfo.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Constants.h"
  29 #include "llvm/GlobalValue.h"
  30 #include "llvm/Intrinsics.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/Compiler.h"
  34 #include <queue>
  35 #include <set>
  36 using namespace llvm;
  37
  38 namespace {
  39   //===--------------------------------------------------------------------===//
  40   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  41   /// instructions for SelectionDAG operations.
  42   ///
  43   class VISIBILITY_HIDDEN PPCDAGToDAGISel : public SelectionDAGISel {
  44     PPCTargetMachine &TM;
  45     PPCTargetLowering PPCLowering;
  46     const PPCSubtarget &PPCSubTarget;
  47     unsigned GlobalBaseReg;
  48   public:
  49     PPCDAGToDAGISel(PPCTargetMachine &tm)
  50       : SelectionDAGISel(PPCLowering), TM(tm),
  51         PPCLowering(*TM.getTargetLowering()),
  52         PPCSubTarget(*TM.getSubtargetImpl()) {}
  53
  54     virtual bool runOnFunction(Function &Fn) {
  55       // Make sure we re-emit a set of the global base reg if necessary
  56       GlobalBaseReg = 0;
  57       SelectionDAGISel::runOnFunction(Fn);
  58
  59       InsertVRSaveCode(Fn);
  60       return true;
  61     }
  62
  63     /// getI32Imm - Return a target constant with the specified value, of type
  64     /// i32.
  65     inline SDOperand getI32Imm(unsigned Imm) {
  66       return CurDAG->getTargetConstant(Imm, MVT::i32);
  67     }
  68
  69     /// getI64Imm - Return a target constant with the specified value, of type
  70     /// i64.
  71     inline SDOperand getI64Imm(uint64_t Imm) {
  72       return CurDAG->getTargetConstant(Imm, MVT::i64);
  73     }
  74
  75     /// getSmallIPtrImm - Return a target constant of pointer type.
  76     inline SDOperand getSmallIPtrImm(unsigned Imm) {
  77       return CurDAG->getTargetConstant(Imm, PPCLowering.getPointerTy());
  78     }
  79
  80     /// isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s
  81     /// with any number of 0s on either side.  The 1s are allowed to wrap from
  82     /// LSB to MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.
  83     /// 0x0F0F0000 is not, since all 1s are not contiguous.
  84     static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME);
  85
  86
  87     /// isRotateAndMask - Returns true if Mask and Shift can be folded into a
  88     /// rotate and mask opcode and mask operation.
  89     static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
  90                                 unsigned &SH, unsigned &MB, unsigned &ME);
  91
  92     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  93     /// base register.  Return the virtual register that holds this value.
  94     SDNode *getGlobalBaseReg();
  95
  96     // Select - Convert the specified operand from a target-independent to a
  97     // target-specific node if it hasn't already been changed.
  98     SDNode *Select(SDOperand Op);
  99
 100     SDNode *SelectBitfieldInsert(SDNode *N);
 101
 102     /// SelectCC - Select a comparison of the specified values with the
 103     /// specified condition code, returning the CR# of the expression.
 104     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
 105
 106     /// SelectAddrImm - Returns true if the address N can be represented by
 107     /// a base register plus a signed 16-bit displacement [r+imm].
 108     bool SelectAddrImm(SDOperand Op, SDOperand N, SDOperand &Disp,
 109                        SDOperand &Base) {
 110       return PPCLowering.SelectAddressRegImm(N, Disp, Base, *CurDAG);
 111     }
 112
 113     /// SelectAddrImmOffs - Return true if the operand is valid for a preinc
 114     /// immediate field.  Because preinc imms have already been validated, just
 115     /// accept it.
 116     bool SelectAddrImmOffs(SDOperand Op, SDOperand N, SDOperand &Out) const {
 117       Out = N;
 118       return true;
 119     }
 120
 121     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 122     /// represented as an indexed [r+r] operation.  Returns false if it can
 123     /// be represented by [r+imm], which are preferred.
 124     bool SelectAddrIdx(SDOperand Op, SDOperand N, SDOperand &Base,
 125                        SDOperand &Index) {
 126       return PPCLowering.SelectAddressRegReg(N, Base, Index, *CurDAG);
 127     }
 128
 129     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 130     /// represented as an indexed [r+r] operation.
 131     bool SelectAddrIdxOnly(SDOperand Op, SDOperand N, SDOperand &Base,
 132                            SDOperand &Index) {
 133       return PPCLowering.SelectAddressRegRegOnly(N, Base, Index, *CurDAG);
 134     }
 135
 136     /// SelectAddrImmShift - Returns true if the address N can be represented by
 137     /// a base register plus a signed 14-bit displacement [r+imm*4].  Suitable
 138     /// for use by STD and friends.
 139     bool SelectAddrImmShift(SDOperand Op, SDOperand N, SDOperand &Disp,
 140                             SDOperand &Base) {
 141       return PPCLowering.SelectAddressRegImmShift(N, Disp, Base, *CurDAG);
 142     }
 143
 144     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 145     /// inline asm expressions.
 146     virtual bool SelectInlineAsmMemoryOperand(const SDOperand &Op,
 147                                               char ConstraintCode,
 148                                               std::vector<SDOperand> &OutOps,
 149                                               SelectionDAG &DAG) {
 150       SDOperand Op0, Op1;
 151       switch (ConstraintCode) {
 152       default: return true;
 153       case 'm':   // memory
 154         if (!SelectAddrIdx(Op, Op, Op0, Op1))
 155           SelectAddrImm(Op, Op, Op0, Op1);
 156         break;
 157       case 'o':   // offsetable
 158         if (!SelectAddrImm(Op, Op, Op0, Op1)) {
 159           Op0 = Op;
 160           AddToISelQueue(Op0);     // r+0.
 161           Op1 = getSmallIPtrImm(0);
 162         }
 163         break;
 164       case 'v':   // not offsetable
 165         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 166         break;
 167       }
 168
 169       OutOps.push_back(Op0);
 170       OutOps.push_back(Op1);
 171       return false;
 172     }
 173
 174     SDOperand BuildSDIVSequence(SDNode *N);
 175     SDOperand BuildUDIVSequence(SDNode *N);
 176
 177     /// InstructionSelectBasicBlock - This callback is invoked by
 178     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 179     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 180
 181     void InsertVRSaveCode(Function &Fn);
 182
 183     virtual const char *getPassName() const {
 184       return "PowerPC DAG->DAG Pattern Instruction Selection";
 185     }
 186
 187     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 188     /// this target when scheduling the DAG.
 189     virtual HazardRecognizer *CreateTargetHazardRecognizer() {
 190       // Should use subtarget info to pick the right hazard recognizer.  For
 191       // now, always return a PPC970 recognizer.
 192       const TargetInstrInfo *II = PPCLowering.getTargetMachine().getInstrInfo();
 193       assert(II && "No InstrInfo?");
 194       return new PPCHazardRecognizer970(*II);
 195     }
 196
 197 // Include the pieces autogenerated from the target description.
 198 #include "PPCGenDAGISel.inc"
 199
 200 private:
 201     SDNode *SelectSETCC(SDOperand Op);
 202   };
 203 }
 204
 205 /// InstructionSelectBasicBlock - This callback is invoked by
 206 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 207 void PPCDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 208   DEBUG(BB->dump());
 209
 210   // Select target instructions for the DAG.
 211   DAG.setRoot(SelectRoot(DAG.getRoot()));
 212   DAG.RemoveDeadNodes();
 213
 214   // Emit machine code to BB.
 215   ScheduleAndEmitDAG(DAG);
 216 }
 217
 218 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 219 /// all virtual registers are created and all machine instructions are built,
 220 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 221 void PPCDAGToDAGISel::InsertVRSaveCode(Function &F) {
 222   // Check to see if this function uses vector registers, which means we have to
 223   // save and restore the VRSAVE register and update it with the regs we use.
 224   //
 225   // In this case, there will be virtual registers of vector type type created
 226   // by the scheduler.  Detect them now.
 227   MachineFunction &Fn = MachineFunction::get(&F);
 228   bool HasVectorVReg = false;
 229   for (unsigned i = MRegisterInfo::FirstVirtualRegister,
 230        e = RegInfo->getLastVirtReg()+1; i != e; ++i)
 231     if (RegInfo->getRegClass(i) == &PPC::VRRCRegClass) {
 232       HasVectorVReg = true;
 233       break;
 234     }
 235   if (!HasVectorVReg) return;  // nothing to do.
 236
 237   // If we have a vector register, we want to emit code into the entry and exit
 238   // blocks to save and restore the VRSAVE register.  We do this here (instead
 239   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 240   //
 241   // 1. This (trivially) reduces the load on the register allocator, by not
 242   //    having to represent the live range of the VRSAVE register.
 243   // 2. This (more significantly) allows us to create a temporary virtual
 244   //    register to hold the saved VRSAVE value, allowing this temporary to be
 245   //    register allocated, instead of forcing it to be spilled to the stack.
 246
 247   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 248   // function and one for the value after having bits or'd into it.
 249   unsigned InVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 250   unsigned UpdatedVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 251
 252   const TargetInstrInfo &TII = *TM.getInstrInfo();
 253   MachineBasicBlock &EntryBB = *Fn.begin();
 254   // Emit the following code into the entry block:
 255   // InVRSAVE = MFVRSAVE
 256   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 257   // MTVRSAVE UpdatedVRSAVE
 258   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 259   BuildMI(EntryBB, IP, TII.get(PPC::MFVRSAVE), InVRSAVE);
 260   BuildMI(EntryBB, IP, TII.get(PPC::UPDATE_VRSAVE),
 261           UpdatedVRSAVE).addReg(InVRSAVE);
 262   BuildMI(EntryBB, IP, TII.get(PPC::MTVRSAVE)).addReg(UpdatedVRSAVE);
 263
 264   // Find all return blocks, outputting a restore in each epilog.
 265   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 266     if (!BB->empty() && BB->back().getDesc().isReturn()) {
 267       IP = BB->end(); --IP;
 268
 269       // Skip over all terminator instructions, which are part of the return
 270       // sequence.
 271       MachineBasicBlock::iterator I2 = IP;
 272       while (I2 != BB->begin() && (--I2)->getDesc().isTerminator())
 273         IP = I2;
 274
 275       // Emit: MTVRSAVE InVRSave
 276       BuildMI(*BB, IP, TII.get(PPC::MTVRSAVE)).addReg(InVRSAVE);
 277     }
 278   }
 279 }
 280
 281
 282 /// getGlobalBaseReg - Output the instructions required to put the
 283 /// base address to use for accessing globals into a register.
 284 ///
 285 SDNode *PPCDAGToDAGISel::getGlobalBaseReg() {
 286   if (!GlobalBaseReg) {
 287     const TargetInstrInfo &TII = *TM.getInstrInfo();
 288     // Insert the set of GlobalBaseReg into the first MBB of the function
 289     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 290     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 291
 292     if (PPCLowering.getPointerTy() == MVT::i32) {
 293       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::GPRCRegisterClass);
 294       BuildMI(FirstMBB, MBBI, TII.get(PPC::MovePCtoLR), PPC::LR);
 295       BuildMI(FirstMBB, MBBI, TII.get(PPC::MFLR), GlobalBaseReg);
 296     } else {
 297       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::G8RCRegisterClass);
 298       BuildMI(FirstMBB, MBBI, TII.get(PPC::MovePCtoLR8), PPC::LR8);
 299       BuildMI(FirstMBB, MBBI, TII.get(PPC::MFLR8), GlobalBaseReg);
 300     }
 301   }
 302   return CurDAG->getRegister(GlobalBaseReg, PPCLowering.getPointerTy()).Val;
 303 }
 304
 305 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 306 /// or 64-bit immediate, and if the value can be accurately represented as a
 307 /// sign extension from a 16-bit value.  If so, this returns true and the
 308 /// immediate.
 309 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 310   if (N->getOpcode() != ISD::Constant)
 311     return false;
 312
 313   Imm = (short)cast<ConstantSDNode>(N)->getValue();
 314   if (N->getValueType(0) == MVT::i32)
 315     return Imm == (int32_t)cast<ConstantSDNode>(N)->getValue();
 316   else
 317     return Imm == (int64_t)cast<ConstantSDNode>(N)->getValue();
 318 }
 319
 320 static bool isIntS16Immediate(SDOperand Op, short &Imm) {
 321   return isIntS16Immediate(Op.Val, Imm);
 322 }
 323
 324
 325 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 326 /// operand. If so Imm will receive the 32-bit value.
 327 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 328   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 329     Imm = cast<ConstantSDNode>(N)->getValue();
 330     return true;
 331   }
 332   return false;
 333 }
 334
 335 /// isInt64Immediate - This method tests to see if the node is a 64-bit constant
 336 /// operand.  If so Imm will receive the 64-bit value.
 337 static bool isInt64Immediate(SDNode *N, uint64_t &Imm) {
 338   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i64) {
 339     Imm = cast<ConstantSDNode>(N)->getValue();
 340     return true;
 341   }
 342   return false;
 343 }
 344
 345 // isInt32Immediate - This method tests to see if a constant operand.
 346 // If so Imm will receive the 32 bit value.
 347 static bool isInt32Immediate(SDOperand N, unsigned &Imm) {
 348   return isInt32Immediate(N.Val, Imm);
 349 }
 350
 351
 352 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 353 // opcode and that it has a immediate integer right operand.
 354 // If so Imm will receive the 32 bit value.
 355 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 356   return N->getOpcode() == Opc && isInt32Immediate(N->getOperand(1).Val, Imm);
 357 }
 358
 359 bool PPCDAGToDAGISel::isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 360   if (isShiftedMask_32(Val)) {
 361     // look for the first non-zero bit
 362     MB = CountLeadingZeros_32(Val);
 363     // look for the first zero bit after the run of ones
 364     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 365     return true;
 366   } else {
 367     Val = ~Val; // invert mask
 368     if (isShiftedMask_32(Val)) {
 369       // effectively look for the first zero bit
 370       ME = CountLeadingZeros_32(Val) - 1;
 371       // effectively look for the first one bit after the run of zeros
 372       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 373       return true;
 374     }
 375   }
 376   // no run present
 377   return false;
 378 }
 379
 380 bool PPCDAGToDAGISel::isRotateAndMask(SDNode *N, unsigned Mask,
 381                                       bool IsShiftMask, unsigned &SH,
 382                                       unsigned &MB, unsigned &ME) {
 383   // Don't even go down this path for i64, since different logic will be
 384   // necessary for rldicl/rldicr/rldimi.
 385   if (N->getValueType(0) != MVT::i32)
 386     return false;
 387
 388   unsigned Shift  = 32;
 389   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 390   unsigned Opcode = N->getOpcode();
 391   if (N->getNumOperands() != 2 ||
 392       !isInt32Immediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 393     return false;
 394
 395   if (Opcode == ISD::SHL) {
 396     // apply shift left to mask if it comes first
 397     if (IsShiftMask) Mask = Mask << Shift;
 398     // determine which bits are made indeterminant by shift
 399     Indeterminant = ~(0xFFFFFFFFu << Shift);
 400   } else if (Opcode == ISD::SRL) {
 401     // apply shift right to mask if it comes first
 402     if (IsShiftMask) Mask = Mask >> Shift;
 403     // determine which bits are made indeterminant by shift
 404     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 405     // adjust for the left rotate
 406     Shift = 32 - Shift;
 407   } else if (Opcode == ISD::ROTL) {
 408     Indeterminant = 0;
 409   } else {
 410     return false;
 411   }
 412
 413   // if the mask doesn't intersect any Indeterminant bits
 414   if (Mask && !(Mask & Indeterminant)) {
 415     SH = Shift & 31;
 416     // make sure the mask is still a mask (wrap arounds may not be)
 417     return isRunOfOnes(Mask, MB, ME);
 418   }
 419   return false;
 420 }
 421
 422 /// SelectBitfieldInsert - turn an or of two masked values into
 423 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 424 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 425   SDOperand Op0 = N->getOperand(0);
 426   SDOperand Op1 = N->getOperand(1);
 427
 428   uint64_t LKZ, LKO, RKZ, RKO;
 429   CurDAG->ComputeMaskedBits(Op0, 0xFFFFFFFFULL, LKZ, LKO);
 430   CurDAG->ComputeMaskedBits(Op1, 0xFFFFFFFFULL, RKZ, RKO);
 431
 432   unsigned TargetMask = LKZ;
 433   unsigned InsertMask = RKZ;
 434
 435   if ((TargetMask | InsertMask) == 0xFFFFFFFF) {
 436     unsigned Op0Opc = Op0.getOpcode();
 437     unsigned Op1Opc = Op1.getOpcode();
 438     unsigned Value, SH = 0;
 439     TargetMask = ~TargetMask;
 440     InsertMask = ~InsertMask;
 441
 442     // If the LHS has a foldable shift and the RHS does not, then swap it to the
 443     // RHS so that we can fold the shift into the insert.
 444     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 445       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 446           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 447         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 448             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 449           std::swap(Op0, Op1);
 450           std::swap(Op0Opc, Op1Opc);
 451           std::swap(TargetMask, InsertMask);
 452         }
 453       }
 454     } else if (Op0Opc == ISD::SHL || Op0Opc == ISD::SRL) {
 455       if (Op1Opc == ISD::AND && Op1.getOperand(0).getOpcode() != ISD::SHL &&
 456           Op1.getOperand(0).getOpcode() != ISD::SRL) {
 457         std::swap(Op0, Op1);
 458         std::swap(Op0Opc, Op1Opc);
 459         std::swap(TargetMask, InsertMask);
 460       }
 461     }
 462
 463     unsigned MB, ME;
 464     if (InsertMask && isRunOfOnes(InsertMask, MB, ME)) {
 465       SDOperand Tmp1, Tmp2, Tmp3;
 466       bool DisjointMask = (TargetMask ^ InsertMask) == 0xFFFFFFFF;
 467
 468       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 469           isInt32Immediate(Op1.getOperand(1), Value)) {
 470         Op1 = Op1.getOperand(0);
 471         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 472       }
 473       if (Op1Opc == ISD::AND) {
 474         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 475         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) &&
 476             isInt32Immediate(Op1.getOperand(0).getOperand(1), Value)) {
 477           Op1 = Op1.getOperand(0).getOperand(0);
 478           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 479         } else {
 480           Op1 = Op1.getOperand(0);
 481         }
 482       }
 483
 484       Tmp3 = (Op0Opc == ISD::AND && DisjointMask) ? Op0.getOperand(0) : Op0;
 485       AddToISelQueue(Tmp3);
 486       AddToISelQueue(Op1);
 487       SH &= 31;
 488       SDOperand Ops[] = { Tmp3, Op1, getI32Imm(SH), getI32Imm(MB),
 489                           getI32Imm(ME) };
 490       return CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Ops, 5);
 491     }
 492   }
 493   return 0;
 494 }
 495
 496 /// SelectCC - Select a comparison of the specified values with the specified
 497 /// condition code, returning the CR# of the expression.
 498 SDOperand PPCDAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 499                                     ISD::CondCode CC) {
 500   // Always select the LHS.
 501   AddToISelQueue(LHS);
 502   unsigned Opc;
 503
 504   if (LHS.getValueType() == MVT::i32) {
 505     unsigned Imm;
 506     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 507       if (isInt32Immediate(RHS, Imm)) {
 508         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 509         if (isUInt16(Imm))
 510           return SDOperand(CurDAG->getTargetNode(PPC::CMPLWI, MVT::i32, LHS,
 511                                                  getI32Imm(Imm & 0xFFFF)), 0);
 512         // If this is a 16-bit signed immediate, fold it.
 513         if (isInt16((int)Imm))
 514           return SDOperand(CurDAG->getTargetNode(PPC::CMPWI, MVT::i32, LHS,
 515                                                  getI32Imm(Imm & 0xFFFF)), 0);
 516
 517         // For non-equality comparisons, the default code would materialize the
 518         // constant, then compare against it, like this:
 519         //   lis r2, 4660
 520         //   ori r2, r2, 22136
 521         //   cmpw cr0, r3, r2
 522         // Since we are just comparing for equality, we can emit this instead:
 523         //   xoris r0,r3,0x1234
 524         //   cmplwi cr0,r0,0x5678
 525         //   beq cr0,L6
 526         SDOperand Xor(CurDAG->getTargetNode(PPC::XORIS, MVT::i32, LHS,
 527                                             getI32Imm(Imm >> 16)), 0);
 528         return SDOperand(CurDAG->getTargetNode(PPC::CMPLWI, MVT::i32, Xor,
 529                                                getI32Imm(Imm & 0xFFFF)), 0);
 530       }
 531       Opc = PPC::CMPLW;
 532     } else if (ISD::isUnsignedIntSetCC(CC)) {
 533       if (isInt32Immediate(RHS, Imm) && isUInt16(Imm))
 534         return SDOperand(CurDAG->getTargetNode(PPC::CMPLWI, MVT::i32, LHS,
 535                                                getI32Imm(Imm & 0xFFFF)), 0);
 536       Opc = PPC::CMPLW;
 537     } else {
 538       short SImm;
 539       if (isIntS16Immediate(RHS, SImm))
 540         return SDOperand(CurDAG->getTargetNode(PPC::CMPWI, MVT::i32, LHS,
 541                                                getI32Imm((int)SImm & 0xFFFF)),
 542                          0);
 543       Opc = PPC::CMPW;
 544     }
 545   } else if (LHS.getValueType() == MVT::i64) {
 546     uint64_t Imm;
 547     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 548       if (isInt64Immediate(RHS.Val, Imm)) {
 549         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 550         if (isUInt16(Imm))
 551           return SDOperand(CurDAG->getTargetNode(PPC::CMPLDI, MVT::i64, LHS,
 552                                                  getI32Imm(Imm & 0xFFFF)), 0);
 553         // If this is a 16-bit signed immediate, fold it.
 554         if (isInt16(Imm))
 555           return SDOperand(CurDAG->getTargetNode(PPC::CMPDI, MVT::i64, LHS,
 556                                                  getI32Imm(Imm & 0xFFFF)), 0);
 557
 558         // For non-equality comparisons, the default code would materialize the
 559         // constant, then compare against it, like this:
 560         //   lis r2, 4660
 561         //   ori r2, r2, 22136
 562         //   cmpd cr0, r3, r2
 563         // Since we are just comparing for equality, we can emit this instead:
 564         //   xoris r0,r3,0x1234
 565         //   cmpldi cr0,r0,0x5678
 566         //   beq cr0,L6
 567         if (isUInt32(Imm)) {
 568           SDOperand Xor(CurDAG->getTargetNode(PPC::XORIS8, MVT::i64, LHS,
 569                                               getI64Imm(Imm >> 16)), 0);
 570           return SDOperand(CurDAG->getTargetNode(PPC::CMPLDI, MVT::i64, Xor,
 571                                                  getI64Imm(Imm & 0xFFFF)), 0);
 572         }
 573       }
 574       Opc = PPC::CMPLD;
 575     } else if (ISD::isUnsignedIntSetCC(CC)) {
 576       if (isInt64Immediate(RHS.Val, Imm) && isUInt16(Imm))
 577         return SDOperand(CurDAG->getTargetNode(PPC::CMPLDI, MVT::i64, LHS,
 578                                                getI64Imm(Imm & 0xFFFF)), 0);
 579       Opc = PPC::CMPLD;
 580     } else {
 581       short SImm;
 582       if (isIntS16Immediate(RHS, SImm))
 583         return SDOperand(CurDAG->getTargetNode(PPC::CMPDI, MVT::i64, LHS,
 584                                                getI64Imm(SImm & 0xFFFF)),
 585                          0);
 586       Opc = PPC::CMPD;
 587     }
 588   } else if (LHS.getValueType() == MVT::f32) {
 589     Opc = PPC::FCMPUS;
 590   } else {
 591     assert(LHS.getValueType() == MVT::f64 && "Unknown vt!");
 592     Opc = PPC::FCMPUD;
 593   }
 594   AddToISelQueue(RHS);
 595   return SDOperand(CurDAG->getTargetNode(Opc, MVT::i32, LHS, RHS), 0);
 596 }
 597
 598 static PPC::Predicate getPredicateForSetCC(ISD::CondCode CC) {
 599   switch (CC) {
 600   default: assert(0 && "Unknown condition!"); abort();
 601   case ISD::SETOEQ:    // FIXME: This is incorrect see PR642.
 602   case ISD::SETUEQ:
 603   case ISD::SETEQ:  return PPC::PRED_EQ;
 604   case ISD::SETONE:    // FIXME: This is incorrect see PR642.
 605   case ISD::SETUNE:
 606   case ISD::SETNE:  return PPC::PRED_NE;
 607   case ISD::SETOLT:    // FIXME: This is incorrect see PR642.
 608   case ISD::SETULT:
 609   case ISD::SETLT:  return PPC::PRED_LT;
 610   case ISD::SETOLE:    // FIXME: This is incorrect see PR642.
 611   case ISD::SETULE:
 612   case ISD::SETLE:  return PPC::PRED_LE;
 613   case ISD::SETOGT:    // FIXME: This is incorrect see PR642.
 614   case ISD::SETUGT:
 615   case ISD::SETGT:  return PPC::PRED_GT;
 616   case ISD::SETOGE:    // FIXME: This is incorrect see PR642.
 617   case ISD::SETUGE:
 618   case ISD::SETGE:  return PPC::PRED_GE;
 619
 620   case ISD::SETO:   return PPC::PRED_NU;
 621   case ISD::SETUO:  return PPC::PRED_UN;
 622   }
 623 }
 624
 625 /// getCRIdxForSetCC - Return the index of the condition register field
 626 /// associated with the SetCC condition, and whether or not the field is
 627 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 628 ///
 629 /// If this returns with Other != -1, then the returned comparison is an or of
 630 /// two simpler comparisons.  In this case, Invert is guaranteed to be false.
 631 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool &Invert, int &Other) {
 632   Invert = false;
 633   Other = -1;
 634   switch (CC) {
 635   default: assert(0 && "Unknown condition!"); abort();
 636   case ISD::SETOLT:
 637   case ISD::SETLT:  return 0;                  // Bit #0 = SETOLT
 638   case ISD::SETOGT:
 639   case ISD::SETGT:  return 1;                  // Bit #1 = SETOGT
 640   case ISD::SETOEQ:
 641   case ISD::SETEQ:  return 2;                  // Bit #2 = SETOEQ
 642   case ISD::SETUO:  return 3;                  // Bit #3 = SETUO
 643   case ISD::SETUGE:
 644   case ISD::SETGE:  Invert = true; return 0;   // !Bit #0 = SETUGE
 645   case ISD::SETULE:
 646   case ISD::SETLE:  Invert = true; return 1;   // !Bit #1 = SETULE
 647   case ISD::SETUNE:
 648   case ISD::SETNE:  Invert = true; return 2;   // !Bit #2 = SETUNE
 649   case ISD::SETO:   Invert = true; return 3;   // !Bit #3 = SETO
 650   case ISD::SETULT: Other = 0; return 3;       // SETOLT | SETUO
 651   case ISD::SETUGT: Other = 1; return 3;       // SETOGT | SETUO
 652   case ISD::SETUEQ: Other = 2; return 3;       // SETOEQ | SETUO
 653   case ISD::SETOGE: Other = 1; return 2;       // SETOGT | SETOEQ
 654   case ISD::SETOLE: Other = 0; return 2;       // SETOLT | SETOEQ
 655   case ISD::SETONE: Other = 0; return 1;       // SETOLT | SETOGT
 656   }
 657   return 0;
 658 }
 659
 660 SDNode *PPCDAGToDAGISel::SelectSETCC(SDOperand Op) {
 661   SDNode *N = Op.Val;
 662   unsigned Imm;
 663   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 664   if (isInt32Immediate(N->getOperand(1), Imm)) {
 665     // We can codegen setcc op, imm very efficiently compared to a brcond.
 666     // Check for those cases here.
 667     // setcc op, 0
 668     if (Imm == 0) {
 669       SDOperand Op = N->getOperand(0);
 670       AddToISelQueue(Op);
 671       switch (CC) {
 672       default: break;
 673       case ISD::SETEQ: {
 674         Op = SDOperand(CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op), 0);
 675         SDOperand Ops[] = { Op, getI32Imm(27), getI32Imm(5), getI32Imm(31) };
 676         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 677       }
 678       case ISD::SETNE: {
 679         SDOperand AD =
 680           SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 681                                           Op, getI32Imm(~0U)), 0);
 682         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 683                                     AD.getValue(1));
 684       }
 685       case ISD::SETLT: {
 686         SDOperand Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 687         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 688       }
 689       case ISD::SETGT: {
 690         SDOperand T =
 691           SDOperand(CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op), 0);
 692         T = SDOperand(CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op), 0);
 693         SDOperand Ops[] = { T, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 694         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 695       }
 696       }
 697     } else if (Imm == ~0U) {        // setcc op, -1
 698       SDOperand Op = N->getOperand(0);
 699       AddToISelQueue(Op);
 700       switch (CC) {
 701       default: break;
 702       case ISD::SETEQ:
 703         Op = SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 704                                              Op, getI32Imm(1)), 0);
 705         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 706                               SDOperand(CurDAG->getTargetNode(PPC::LI, MVT::i32,
 707                                                               getI32Imm(0)), 0),
 708                                     Op.getValue(1));
 709       case ISD::SETNE: {
 710         Op = SDOperand(CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op), 0);
 711         SDNode *AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 712                                            Op, getI32Imm(~0U));
 713         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDOperand(AD, 0),
 714                                     Op, SDOperand(AD, 1));
 715       }
 716       case ISD::SETLT: {
 717         SDOperand AD = SDOperand(CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 718                                                        getI32Imm(1)), 0);
 719         SDOperand AN = SDOperand(CurDAG->getTargetNode(PPC::AND, MVT::i32, AD,
 720                                                        Op), 0);
 721         SDOperand Ops[] = { AN, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 722         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 723       }
 724       case ISD::SETGT: {
 725         SDOperand Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 726         Op = SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Ops, 4), 0);
 727         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op,
 728                                     getI32Imm(1));
 729       }
 730       }
 731     }
 732   }
 733
 734   bool Inv;
 735   int OtherCondIdx;
 736   unsigned Idx = getCRIdxForSetCC(CC, Inv, OtherCondIdx);
 737   SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 738   SDOperand IntCR;
 739
 740   // Force the ccreg into CR7.
 741   SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 742
 743   SDOperand InFlag(0, 0);  // Null incoming flag value.
 744   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), CR7Reg, CCReg,
 745                                InFlag).getValue(1);
 746
 747   if (PPCSubTarget.isGigaProcessor() && OtherCondIdx == -1)
 748     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg,
 749                                             CCReg), 0);
 750   else
 751     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg), 0);
 752
 753   SDOperand Ops[] = { IntCR, getI32Imm((32-(3-Idx)) & 31),
 754                       getI32Imm(31), getI32Imm(31) };
 755   if (OtherCondIdx == -1 && !Inv)
 756     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 757
 758   // Get the specified bit.
 759   SDOperand Tmp =
 760     SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Ops, 4), 0);
 761   if (Inv) {
 762     assert(OtherCondIdx == -1 && "Can't have split plus negation");
 763     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 764   }
 765
 766   // Otherwise, we have to turn an operation like SETONE -> SETOLT | SETOGT.
 767   // We already got the bit for the first part of the comparison (e.g. SETULE).
 768
 769   // Get the other bit of the comparison.
 770   Ops[1] = getI32Imm((32-(3-OtherCondIdx)) & 31);
 771   SDOperand OtherCond =
 772     SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Ops, 4), 0);
 773
 774   return CurDAG->SelectNodeTo(N, PPC::OR, MVT::i32, Tmp, OtherCond);
 775 }
 776
 777
 778 // Select - Convert the specified operand from a target-independent to a
 779 // target-specific node if it hasn't already been changed.
 780 SDNode *PPCDAGToDAGISel::Select(SDOperand Op) {
 781   SDNode *N = Op.Val;
 782   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 783       N->getOpcode() < PPCISD::FIRST_NUMBER)
 784     return NULL;   // Already selected.
 785
 786   switch (N->getOpcode()) {
 787   default: break;
 788
 789   case ISD::Constant: {
 790     if (N->getValueType(0) == MVT::i64) {
 791       // Get 64 bit value.
 792       int64_t Imm = cast<ConstantSDNode>(N)->getValue();
 793       // Assume no remaining bits.
 794       unsigned Remainder = 0;
 795       // Assume no shift required.
 796       unsigned Shift = 0;
 797
 798       // If it can't be represented as a 32 bit value.
 799       if (!isInt32(Imm)) {
 800         Shift = CountTrailingZeros_64(Imm);
 801         int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
 802
 803         // If the shifted value fits 32 bits.
 804         if (isInt32(ImmSh)) {
 805           // Go with the shifted value.
 806           Imm = ImmSh;
 807         } else {
 808           // Still stuck with a 64 bit value.
 809           Remainder = Imm;
 810           Shift = 32;
 811           Imm >>= 32;
 812         }
 813       }
 814
 815       // Intermediate operand.
 816       SDNode *Result;
 817
 818       // Handle first 32 bits.
 819       unsigned Lo = Imm & 0xFFFF;
 820       unsigned Hi = (Imm >> 16) & 0xFFFF;
 821
 822       // Simple value.
 823       if (isInt16(Imm)) {
 824        // Just the Lo bits.
 825         Result = CurDAG->getTargetNode(PPC::LI8, MVT::i64, getI32Imm(Lo));
 826       } else if (Lo) {
 827         // Handle the Hi bits.
 828         unsigned OpC = Hi ? PPC::LIS8 : PPC::LI8;
 829         Result = CurDAG->getTargetNode(OpC, MVT::i64, getI32Imm(Hi));
 830         // And Lo bits.
 831         Result = CurDAG->getTargetNode(PPC::ORI8, MVT::i64,
 832                                        SDOperand(Result, 0), getI32Imm(Lo));
 833       } else {
 834        // Just the Hi bits.
 835         Result = CurDAG->getTargetNode(PPC::LIS8, MVT::i64, getI32Imm(Hi));
 836       }
 837
 838       // If no shift, we're done.
 839       if (!Shift) return Result;
 840
 841       // Shift for next step if the upper 32-bits were not zero.
 842       if (Imm) {
 843         Result = CurDAG->getTargetNode(PPC::RLDICR, MVT::i64,
 844                                        SDOperand(Result, 0),
 845                                        getI32Imm(Shift), getI32Imm(63 - Shift));
 846       }
 847
 848       // Add in the last bits as required.
 849       if ((Hi = (Remainder >> 16) & 0xFFFF)) {
 850         Result = CurDAG->getTargetNode(PPC::ORIS8, MVT::i64,
 851                                        SDOperand(Result, 0), getI32Imm(Hi));
 852       }
 853       if ((Lo = Remainder & 0xFFFF)) {
 854         Result = CurDAG->getTargetNode(PPC::ORI8, MVT::i64,
 855                                        SDOperand(Result, 0), getI32Imm(Lo));
 856       }
 857
 858       return Result;
 859     }
 860     break;
 861   }
 862
 863   case ISD::SETCC:
 864     return SelectSETCC(Op);
 865   case PPCISD::GlobalBaseReg:
 866     return getGlobalBaseReg();
 867
 868   case ISD::FrameIndex: {
 869     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 870     SDOperand TFI = CurDAG->getTargetFrameIndex(FI, Op.getValueType());
 871     unsigned Opc = Op.getValueType() == MVT::i32 ? PPC::ADDI : PPC::ADDI8;
 872     if (N->hasOneUse())
 873       return CurDAG->SelectNodeTo(N, Opc, Op.getValueType(), TFI,
 874                                   getSmallIPtrImm(0));
 875     return CurDAG->getTargetNode(Opc, Op.getValueType(), TFI,
 876                                  getSmallIPtrImm(0));
 877   }
 878
 879   case PPCISD::MFCR: {
 880     SDOperand InFlag = N->getOperand(1);
 881     AddToISelQueue(InFlag);
 882     // Use MFOCRF if supported.
 883     if (PPCSubTarget.isGigaProcessor())
 884       return CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32,
 885                                    N->getOperand(0), InFlag);
 886     else
 887       return CurDAG->getTargetNode(PPC::MFCR, MVT::i32, InFlag);
 888   }
 889
 890   case ISD::SDIV: {
 891     // FIXME: since this depends on the setting of the carry flag from the srawi
 892     //        we should really be making notes about that for the scheduler.
 893     // FIXME: It sure would be nice if we could cheaply recognize the
 894     //        srl/add/sra pattern the dag combiner will generate for this as
 895     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 896     unsigned Imm;
 897     if (isInt32Immediate(N->getOperand(1), Imm)) {
 898       SDOperand N0 = N->getOperand(0);
 899       AddToISelQueue(N0);
 900       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 901         SDNode *Op =
 902           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 903                                 N0, getI32Imm(Log2_32(Imm)));
 904         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 905                                     SDOperand(Op, 0), SDOperand(Op, 1));
 906       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 907         SDNode *Op =
 908           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 909                                 N0, getI32Imm(Log2_32(-Imm)));
 910         SDOperand PT =
 911           SDOperand(CurDAG->getTargetNode(PPC::ADDZE, MVT::i32,
 912                                           SDOperand(Op, 0), SDOperand(Op, 1)),
 913                     0);
 914         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 915       }
 916     }
 917
 918     // Other cases are autogenerated.
 919     break;
 920   }
 921
 922   case ISD::LOAD: {
 923     // Handle preincrement loads.
 924     LoadSDNode *LD = cast<LoadSDNode>(Op);
 925     MVT::ValueType LoadedVT = LD->getMemoryVT();
 926
 927     // Normal loads are handled by code generated from the .td file.
 928     if (LD->getAddressingMode() != ISD::PRE_INC)
 929       break;
 930
 931     SDOperand Offset = LD->getOffset();
 932     if (isa<ConstantSDNode>(Offset) ||
 933         Offset.getOpcode() == ISD::TargetGlobalAddress) {
 934
 935       unsigned Opcode;
 936       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
 937       if (LD->getValueType(0) != MVT::i64) {
 938         // Handle PPC32 integer and normal FP loads.
 939         assert(!isSExt || LoadedVT == MVT::i16 && "Invalid sext update load");
 940         switch (LoadedVT) {
 941           default: assert(0 && "Invalid PPC load type!");
 942           case MVT::f64: Opcode = PPC::LFDU; break;
 943           case MVT::f32: Opcode = PPC::LFSU; break;
 944           case MVT::i32: Opcode = PPC::LWZU; break;
 945           case MVT::i16: Opcode = isSExt ? PPC::LHAU : PPC::LHZU; break;
 946           case MVT::i1:
 947           case MVT::i8:  Opcode = PPC::LBZU; break;
 948         }
 949       } else {
 950         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
 951         assert(!isSExt || LoadedVT == MVT::i16 && "Invalid sext update load");
 952         switch (LoadedVT) {
 953           default: assert(0 && "Invalid PPC load type!");
 954           case MVT::i64: Opcode = PPC::LDU; break;
 955           case MVT::i32: Opcode = PPC::LWZU8; break;
 956           case MVT::i16: Opcode = isSExt ? PPC::LHAU8 : PPC::LHZU8; break;
 957           case MVT::i1:
 958           case MVT::i8:  Opcode = PPC::LBZU8; break;
 959         }
 960       }
 961
 962       SDOperand Chain = LD->getChain();
 963       SDOperand Base = LD->getBasePtr();
 964       AddToISelQueue(Chain);
 965       AddToISelQueue(Base);
 966       AddToISelQueue(Offset);
 967       SDOperand Ops[] = { Offset, Base, Chain };
 968       // FIXME: PPC64
 969       return CurDAG->getTargetNode(Opcode, MVT::i32, MVT::i32,
 970                                    MVT::Other, Ops, 3);
 971     } else {
 972       assert(0 && "R+R preindex loads not supported yet!");
 973     }
 974   }
 975
 976   case ISD::AND: {
 977     unsigned Imm, Imm2, SH, MB, ME;
 978
 979     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 980     // with a mask, emit rlwinm
 981     if (isInt32Immediate(N->getOperand(1), Imm) &&
 982         isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
 983       SDOperand Val = N->getOperand(0).getOperand(0);
 984       AddToISelQueue(Val);
 985       SDOperand Ops[] = { Val, getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 986       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 987     }
 988     // If this is just a masked value where the input is not handled above, and
 989     // is not a rotate-left (handled by a pattern in the .td file), emit rlwinm
 990     if (isInt32Immediate(N->getOperand(1), Imm) &&
 991         isRunOfOnes(Imm, MB, ME) &&
 992         N->getOperand(0).getOpcode() != ISD::ROTL) {
 993       SDOperand Val = N->getOperand(0);
 994       AddToISelQueue(Val);
 995       SDOperand Ops[] = { Val, getI32Imm(0), getI32Imm(MB), getI32Imm(ME) };
 996       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 997     }
 998     // AND X, 0 -> 0, not "rlwinm 32".
 999     if (isInt32Immediate(N->getOperand(1), Imm) && (Imm == 0)) {
1000       AddToISelQueue(N->getOperand(1));
1001       ReplaceUses(SDOperand(N, 0), N->getOperand(1));
1002       return NULL;
1003     }
1004     // ISD::OR doesn't get all the bitfield insertion fun.
1005     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
1006     if (isInt32Immediate(N->getOperand(1), Imm) &&
1007         N->getOperand(0).getOpcode() == ISD::OR &&
1008         isInt32Immediate(N->getOperand(0).getOperand(1), Imm2)) {
1009       unsigned MB, ME;
1010       Imm = ~(Imm^Imm2);
1011       if (isRunOfOnes(Imm, MB, ME)) {
1012         AddToISelQueue(N->getOperand(0).getOperand(0));
1013         AddToISelQueue(N->getOperand(0).getOperand(1));
1014         SDOperand Ops[] = { N->getOperand(0).getOperand(0),
1015                             N->getOperand(0).getOperand(1),
1016                             getI32Imm(0), getI32Imm(MB),getI32Imm(ME) };
1017         return CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Ops, 5);
1018       }
1019     }
1020
1021     // Other cases are autogenerated.
1022     break;
1023   }
1024   case ISD::OR:
1025     if (N->getValueType(0) == MVT::i32)
1026       if (SDNode *I = SelectBitfieldInsert(N))
1027         return I;
1028
1029     // Other cases are autogenerated.
1030     break;
1031   case ISD::SHL: {
1032     unsigned Imm, SH, MB, ME;
1033     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
1034         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1035       AddToISelQueue(N->getOperand(0).getOperand(0));
1036       SDOperand Ops[] = { N->getOperand(0).getOperand(0),
1037                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1038       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1039     }
1040
1041     // Other cases are autogenerated.
1042     break;
1043   }
1044   case ISD::SRL: {
1045     unsigned Imm, SH, MB, ME;
1046     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
1047         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1048       AddToISelQueue(N->getOperand(0).getOperand(0));
1049       SDOperand Ops[] = { N->getOperand(0).getOperand(0),
1050                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1051       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1052     }
1053
1054     // Other cases are autogenerated.
1055     break;
1056   }
1057   case ISD::SELECT_CC: {
1058     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1059
1060     // Handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1061     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1062       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1063         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1064           if (N1C->isNullValue() && N3C->isNullValue() &&
1065               N2C->getValue() == 1ULL && CC == ISD::SETNE &&
1066               // FIXME: Implement this optzn for PPC64.
1067               N->getValueType(0) == MVT::i32) {
1068             AddToISelQueue(N->getOperand(0));
1069             SDNode *Tmp =
1070               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1071                                     N->getOperand(0), getI32Imm(~0U));
1072             return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1073                                         SDOperand(Tmp, 0), N->getOperand(0),
1074                                         SDOperand(Tmp, 1));
1075           }
1076
1077     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1078     unsigned BROpc = getPredicateForSetCC(CC);
1079
1080     unsigned SelectCCOp;
1081     if (N->getValueType(0) == MVT::i32)
1082       SelectCCOp = PPC::SELECT_CC_I4;
1083     else if (N->getValueType(0) == MVT::i64)
1084       SelectCCOp = PPC::SELECT_CC_I8;
1085     else if (N->getValueType(0) == MVT::f32)
1086       SelectCCOp = PPC::SELECT_CC_F4;
1087     else if (N->getValueType(0) == MVT::f64)
1088       SelectCCOp = PPC::SELECT_CC_F8;
1089     else
1090       SelectCCOp = PPC::SELECT_CC_VRRC;
1091
1092     AddToISelQueue(N->getOperand(2));
1093     AddToISelQueue(N->getOperand(3));
1094     SDOperand Ops[] = { CCReg, N->getOperand(2), N->getOperand(3),
1095                         getI32Imm(BROpc) };
1096     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), Ops, 4);
1097   }
1098   case PPCISD::COND_BRANCH: {
1099     AddToISelQueue(N->getOperand(0));  // Op #0 is the Chain.
1100     // Op #1 is the PPC::PRED_* number.
1101     // Op #2 is the CR#
1102     // Op #3 is the Dest MBB
1103     AddToISelQueue(N->getOperand(4));  // Op #4 is the Flag.
1104     // Prevent PPC::PRED_* from being selected into LI.
1105     SDOperand Pred =
1106       getI32Imm(cast<ConstantSDNode>(N->getOperand(1))->getValue());
1107     SDOperand Ops[] = { Pred, N->getOperand(2), N->getOperand(3),
1108       N->getOperand(0), N->getOperand(4) };
1109     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 5);
1110   }
1111   case ISD::BR_CC: {
1112     AddToISelQueue(N->getOperand(0));
1113     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1114     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1115     SDOperand Ops[] = { getI32Imm(getPredicateForSetCC(CC)), CondCode,
1116                         N->getOperand(4), N->getOperand(0) };
1117     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 4);
1118   }
1119   case ISD::BRIND: {
1120     // FIXME: Should custom lower this.
1121     SDOperand Chain = N->getOperand(0);
1122     SDOperand Target = N->getOperand(1);
1123     AddToISelQueue(Chain);
1124     AddToISelQueue(Target);
1125     unsigned Opc = Target.getValueType() == MVT::i32 ? PPC::MTCTR : PPC::MTCTR8;
1126     Chain = SDOperand(CurDAG->getTargetNode(Opc, MVT::Other, Target,
1127                                             Chain), 0);
1128     return CurDAG->SelectNodeTo(N, PPC::BCTR, MVT::Other, Chain);
1129   }
1130   }
1131
1132   return SelectCode(Op);
1133 }
1134
1135
1136
1137 /// createPPCISelDag - This pass converts a legalized DAG into a
1138 /// PowerPC-specific DAG, ready for instruction scheduling.
1139 ///
1140 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
1141   return new PPCDAGToDAGISel(TM);
1142 }
1143