lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PPC.h"
  16 #include "PPCTargetMachine.h"
  17 #include "PPCISelLowering.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/CodeGen/SelectionDAGISel.h"
  23 #include "llvm/Target/TargetOptions.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/GlobalValue.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/MathExtras.h"
  29 using namespace llvm;
  30
  31 namespace {
  32   Statistic<> FusedFP ("ppc-codegen", "Number of fused fp operations");
  33   Statistic<> FrameOff("ppc-codegen", "Number of frame idx offsets collapsed");
  34
  35   //===--------------------------------------------------------------------===//
  36   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  37   /// instructions for SelectionDAG operations.
  38   ///
  39   class PPCDAGToDAGISel : public SelectionDAGISel {
  40     PPCTargetLowering PPCLowering;
  41     unsigned GlobalBaseReg;
  42   public:
  43     PPCDAGToDAGISel(TargetMachine &TM)
  44       : SelectionDAGISel(PPCLowering), PPCLowering(TM) {}
  45
  46     virtual bool runOnFunction(Function &Fn) {
  47       // Make sure we re-emit a set of the global base reg if necessary
  48       GlobalBaseReg = 0;
  49       return SelectionDAGISel::runOnFunction(Fn);
  50     }
  51
  52     /// getI32Imm - Return a target constant with the specified value, of type
  53     /// i32.
  54     inline SDOperand getI32Imm(unsigned Imm) {
  55       return CurDAG->getTargetConstant(Imm, MVT::i32);
  56     }
  57
  58     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  59     /// base register.  Return the virtual register that holds this value.
  60     SDOperand getGlobalBaseReg();
  61
  62     // Select - Convert the specified operand from a target-independent to a
  63     // target-specific node if it hasn't already been changed.
  64     SDOperand Select(SDOperand Op);
  65
  66     SDNode *SelectBitfieldInsert(SDNode *N);
  67
  68     /// SelectCC - Select a comparison of the specified values with the
  69     /// specified condition code, returning the CR# of the expression.
  70     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  71
  72     /// SelectAddr - Given the specified address, return the two operands for a
  73     /// load/store instruction, and return true if it should be an indexed [r+r]
  74     /// operation.
  75     bool SelectAddr(SDOperand Addr, SDOperand &Op1, SDOperand &Op2);
  76
  77     /// SelectAddrIndexed - Given the specified addressed, force it to be
  78     /// represented as an indexed [r+r] operation, rather than possibly
  79     /// returning [r+imm] as SelectAddr may.
  80     void SelectAddrIndexed(SDOperand Addr, SDOperand &Op1, SDOperand &Op2);
  81
  82     SDOperand BuildSDIVSequence(SDNode *N);
  83     SDOperand BuildUDIVSequence(SDNode *N);
  84
  85     /// InstructionSelectBasicBlock - This callback is invoked by
  86     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
  87     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
  88
  89     virtual const char *getPassName() const {
  90       return "PowerPC DAG->DAG Pattern Instruction Selection";
  91     }
  92
  93 // Include the pieces autogenerated from the target description.
  94 #include "PPCGenDAGISel.inc"
  95
  96 private:
  97     SDOperand SelectDYNAMIC_STACKALLOC(SDOperand Op);
  98     SDOperand SelectADD_PARTS(SDOperand Op);
  99     SDOperand SelectSUB_PARTS(SDOperand Op);
 100     SDOperand SelectSETCC(SDOperand Op);
 101     SDOperand SelectCALL(SDOperand Op);
 102   };
 103 }
 104
 105 /// InstructionSelectBasicBlock - This callback is invoked by
 106 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 107 void PPCDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 108   DEBUG(BB->dump());
 109
 110   // The selection process is inherently a bottom-up recursive process (users
 111   // select their uses before themselves).  Given infinite stack space, we
 112   // could just start selecting on the root and traverse the whole graph.  In
 113   // practice however, this causes us to run out of stack space on large basic
 114   // blocks.  To avoid this problem, select the entry node, then all its uses,
 115   // iteratively instead of recursively.
 116   std::vector<SDOperand> Worklist;
 117   Worklist.push_back(DAG.getEntryNode());
 118
 119   // Note that we can do this in the PPC target (scanning forward across token
 120   // chain edges) because no nodes ever get folded across these edges.  On a
 121   // target like X86 which supports load/modify/store operations, this would
 122   // have to be more careful.
 123   while (!Worklist.empty()) {
 124     SDOperand Node = Worklist.back();
 125     Worklist.pop_back();
 126
 127     // Chose from the least deep of the top two nodes.
 128     if (!Worklist.empty() &&
 129         Worklist.back().Val->getNodeDepth() < Node.Val->getNodeDepth())
 130       std::swap(Worklist.back(), Node);
 131
 132     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 133          Node.Val->getOpcode() < PPCISD::FIRST_NUMBER) ||
 134         CodeGenMap.count(Node)) continue;
 135
 136     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 137          E = Node.Val->use_end(); UI != E; ++UI) {
 138       // Scan the values.  If this use has a value that is a token chain, add it
 139       // to the worklist.
 140       SDNode *User = *UI;
 141       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 142         if (User->getValueType(i) == MVT::Other) {
 143           Worklist.push_back(SDOperand(User, i));
 144           break;
 145         }
 146     }
 147
 148     // Finally, legalize this node.
 149     Select(Node);
 150   }
 151
 152   // Select target instructions for the DAG.
 153   DAG.setRoot(Select(DAG.getRoot()));
 154   CodeGenMap.clear();
 155   DAG.RemoveDeadNodes();
 156
 157   // Emit machine code to BB.
 158   ScheduleAndEmitDAG(DAG);
 159 }
 160
 161 /// getGlobalBaseReg - Output the instructions required to put the
 162 /// base address to use for accessing globals into a register.
 163 ///
 164 SDOperand PPCDAGToDAGISel::getGlobalBaseReg() {
 165   if (!GlobalBaseReg) {
 166     // Insert the set of GlobalBaseReg into the first MBB of the function
 167     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 168     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 169     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 170     // FIXME: when we get to LP64, we will need to create the appropriate
 171     // type of register here.
 172     GlobalBaseReg = RegMap->createVirtualRegister(PPC::GPRCRegisterClass);
 173     BuildMI(FirstMBB, MBBI, PPC::MovePCtoLR, 0, PPC::LR);
 174     BuildMI(FirstMBB, MBBI, PPC::MFLR, 1, GlobalBaseReg);
 175   }
 176   return CurDAG->getRegister(GlobalBaseReg, MVT::i32);
 177 }
 178
 179
 180 // isIntImmediate - This method tests to see if a constant operand.
 181 // If so Imm will receive the 32 bit value.
 182 static bool isIntImmediate(SDNode *N, unsigned& Imm) {
 183   if (N->getOpcode() == ISD::Constant) {
 184     Imm = cast<ConstantSDNode>(N)->getValue();
 185     return true;
 186   }
 187   return false;
 188 }
 189
 190 // isOprShiftImm - Returns true if the specified operand is a shift opcode with
 191 // a immediate shift count less than 32.
 192 static bool isOprShiftImm(SDNode *N, unsigned& Opc, unsigned& SH) {
 193   Opc = N->getOpcode();
 194   return (Opc == ISD::SHL || Opc == ISD::SRL || Opc == ISD::SRA) &&
 195     isIntImmediate(N->getOperand(1).Val, SH) && SH < 32;
 196 }
 197
 198 // isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s with
 199 // any number of 0s on either side.  The 1s are allowed to wrap from LSB to
 200 // MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.  0x0F0F0000 is
 201 // not, since all 1s are not contiguous.
 202 static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 203   if (isShiftedMask_32(Val)) {
 204     // look for the first non-zero bit
 205     MB = CountLeadingZeros_32(Val);
 206     // look for the first zero bit after the run of ones
 207     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 208     return true;
 209   } else {
 210     Val = ~Val; // invert mask
 211     if (isShiftedMask_32(Val)) {
 212       // effectively look for the first zero bit
 213       ME = CountLeadingZeros_32(Val) - 1;
 214       // effectively look for the first one bit after the run of zeros
 215       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 216       return true;
 217     }
 218   }
 219   // no run present
 220   return false;
 221 }
 222
 223 // isRotateAndMask - Returns true if Mask and Shift can be folded into a rotate
 224 // and mask opcode and mask operation.
 225 static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
 226                             unsigned &SH, unsigned &MB, unsigned &ME) {
 227   // Don't even go down this path for i64, since different logic will be
 228   // necessary for rldicl/rldicr/rldimi.
 229   if (N->getValueType(0) != MVT::i32)
 230     return false;
 231
 232   unsigned Shift  = 32;
 233   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 234   unsigned Opcode = N->getOpcode();
 235   if (N->getNumOperands() != 2 ||
 236       !isIntImmediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 237     return false;
 238
 239   if (Opcode == ISD::SHL) {
 240     // apply shift left to mask if it comes first
 241     if (IsShiftMask) Mask = Mask << Shift;
 242     // determine which bits are made indeterminant by shift
 243     Indeterminant = ~(0xFFFFFFFFu << Shift);
 244   } else if (Opcode == ISD::SRL) {
 245     // apply shift right to mask if it comes first
 246     if (IsShiftMask) Mask = Mask >> Shift;
 247     // determine which bits are made indeterminant by shift
 248     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 249     // adjust for the left rotate
 250     Shift = 32 - Shift;
 251   } else {
 252     return false;
 253   }
 254
 255   // if the mask doesn't intersect any Indeterminant bits
 256   if (Mask && !(Mask & Indeterminant)) {
 257     SH = Shift;
 258     // make sure the mask is still a mask (wrap arounds may not be)
 259     return isRunOfOnes(Mask, MB, ME);
 260   }
 261   return false;
 262 }
 263
 264 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 265 // opcode and that it has a immediate integer right operand.
 266 // If so Imm will receive the 32 bit value.
 267 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 268   return N->getOpcode() == Opc && isIntImmediate(N->getOperand(1).Val, Imm);
 269 }
 270
 271 // isOprNot - Returns true if the specified operand is an xor with immediate -1.
 272 static bool isOprNot(SDNode *N) {
 273   unsigned Imm;
 274   return isOpcWithIntImmediate(N, ISD::XOR, Imm) && (signed)Imm == -1;
 275 }
 276
 277 // Immediate constant composers.
 278 // Lo16 - grabs the lo 16 bits from a 32 bit constant.
 279 // Hi16 - grabs the hi 16 bits from a 32 bit constant.
 280 // HA16 - computes the hi bits required if the lo bits are add/subtracted in
 281 // arithmethically.
 282 static unsigned Lo16(unsigned x)  { return x & 0x0000FFFF; }
 283 static unsigned Hi16(unsigned x)  { return Lo16(x >> 16); }
 284 static unsigned HA16(unsigned x)  { return Hi16((signed)x - (signed short)x); }
 285
 286 // isIntImmediate - This method tests to see if a constant operand.
 287 // If so Imm will receive the 32 bit value.
 288 static bool isIntImmediate(SDOperand N, unsigned& Imm) {
 289   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 290     Imm = (unsigned)CN->getSignExtended();
 291     return true;
 292   }
 293   return false;
 294 }
 295
 296 /// SelectBitfieldInsert - turn an or of two masked values into
 297 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 298 /// Returns true on success, false if the caller still needs to select OR.
 299 ///
 300 /// Patterns matched:
 301 /// 1. or shl, and   5. or and, and
 302 /// 2. or and, shl   6. or shl, shr
 303 /// 3. or shr, and   7. or shr, shl
 304 /// 4. or and, shr
 305 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 306   bool IsRotate = false;
 307   unsigned TgtMask = 0xFFFFFFFF, InsMask = 0xFFFFFFFF, SH = 0;
 308   unsigned Value;
 309
 310   SDOperand Op0 = N->getOperand(0);
 311   SDOperand Op1 = N->getOperand(1);
 312
 313   unsigned Op0Opc = Op0.getOpcode();
 314   unsigned Op1Opc = Op1.getOpcode();
 315
 316   // Verify that we have the correct opcodes
 317   if (ISD::SHL != Op0Opc && ISD::SRL != Op0Opc && ISD::AND != Op0Opc)
 318     return false;
 319   if (ISD::SHL != Op1Opc && ISD::SRL != Op1Opc && ISD::AND != Op1Opc)
 320     return false;
 321
 322   // Generate Mask value for Target
 323   if (isIntImmediate(Op0.getOperand(1), Value)) {
 324     switch(Op0Opc) {
 325     case ISD::SHL: TgtMask <<= Value; break;
 326     case ISD::SRL: TgtMask >>= Value; break;
 327     case ISD::AND: TgtMask &= Value; break;
 328     }
 329   } else {
 330     return 0;
 331   }
 332
 333   // Generate Mask value for Insert
 334   if (!isIntImmediate(Op1.getOperand(1), Value))
 335     return 0;
 336
 337   switch(Op1Opc) {
 338   case ISD::SHL:
 339     SH = Value;
 340     InsMask <<= SH;
 341     if (Op0Opc == ISD::SRL) IsRotate = true;
 342     break;
 343   case ISD::SRL:
 344     SH = Value;
 345     InsMask >>= SH;
 346     SH = 32-SH;
 347     if (Op0Opc == ISD::SHL) IsRotate = true;
 348     break;
 349   case ISD::AND:
 350     InsMask &= Value;
 351     break;
 352   }
 353
 354   // If both of the inputs are ANDs and one of them has a logical shift by
 355   // constant as its input, make that AND the inserted value so that we can
 356   // combine the shift into the rotate part of the rlwimi instruction
 357   bool IsAndWithShiftOp = false;
 358   if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 359     if (Op1.getOperand(0).getOpcode() == ISD::SHL ||
 360         Op1.getOperand(0).getOpcode() == ISD::SRL) {
 361       if (isIntImmediate(Op1.getOperand(0).getOperand(1), Value)) {
 362         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 363         IsAndWithShiftOp = true;
 364       }
 365     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 366                Op0.getOperand(0).getOpcode() == ISD::SRL) {
 367       if (isIntImmediate(Op0.getOperand(0).getOperand(1), Value)) {
 368         std::swap(Op0, Op1);
 369         std::swap(TgtMask, InsMask);
 370         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 371         IsAndWithShiftOp = true;
 372       }
 373     }
 374   }
 375
 376   // Verify that the Target mask and Insert mask together form a full word mask
 377   // and that the Insert mask is a run of set bits (which implies both are runs
 378   // of set bits).  Given that, Select the arguments and generate the rlwimi
 379   // instruction.
 380   unsigned MB, ME;
 381   if (((TgtMask & InsMask) == 0) && isRunOfOnes(InsMask, MB, ME)) {
 382     bool fullMask = (TgtMask ^ InsMask) == 0xFFFFFFFF;
 383     bool Op0IsAND = Op0Opc == ISD::AND;
 384     // Check for rotlwi / rotrwi here, a special case of bitfield insert
 385     // where both bitfield halves are sourced from the same value.
 386     if (IsRotate && fullMask &&
 387         N->getOperand(0).getOperand(0) == N->getOperand(1).getOperand(0)) {
 388       Op0 = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32,
 389                                   Select(N->getOperand(0).getOperand(0)),
 390                                   getI32Imm(SH), getI32Imm(0), getI32Imm(31));
 391       return Op0.Val;
 392     }
 393     SDOperand Tmp1 = (Op0IsAND && fullMask) ? Select(Op0.getOperand(0))
 394                                             : Select(Op0);
 395     SDOperand Tmp2 = IsAndWithShiftOp ? Select(Op1.getOperand(0).getOperand(0))
 396                                       : Select(Op1.getOperand(0));
 397     Op0 = CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 398                                 getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 399     return Op0.Val;
 400   }
 401   return 0;
 402 }
 403
 404 /// SelectAddr - Given the specified address, return the two operands for a
 405 /// load/store instruction, and return true if it should be an indexed [r+r]
 406 /// operation.
 407 bool PPCDAGToDAGISel::SelectAddr(SDOperand Addr, SDOperand &Op1,
 408                                  SDOperand &Op2) {
 409   unsigned imm = 0;
 410   if (Addr.getOpcode() == ISD::ADD) {
 411     if (isIntImmediate(Addr.getOperand(1), imm) && isInt16(imm)) {
 412       Op1 = getI32Imm(Lo16(imm));
 413       if (FrameIndexSDNode *FI =
 414             dyn_cast<FrameIndexSDNode>(Addr.getOperand(0))) {
 415         ++FrameOff;
 416         Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 417       } else {
 418         Op2 = Select(Addr.getOperand(0));
 419       }
 420       return false;
 421     } else if (Addr.getOperand(1).getOpcode() == PPCISD::Lo) {
 422       // Match LOAD (ADD (X, Lo(G))).
 423       assert(!cast<ConstantSDNode>(Addr.getOperand(1).getOperand(1))->getValue()
 424              && "Cannot handle constant offsets yet!");
 425       Op1 = Addr.getOperand(1).getOperand(0);  // The global address.
 426       assert(Op1.getOpcode() == ISD::TargetGlobalAddress ||
 427              Op1.getOpcode() == ISD::TargetConstantPool);
 428       Op2 = Select(Addr.getOperand(0));
 429       return false;   // [&g+r]
 430     } else {
 431       Op1 = Select(Addr.getOperand(0));
 432       Op2 = Select(Addr.getOperand(1));
 433       return true;   // [r+r]
 434     }
 435   }
 436
 437   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Addr))
 438     Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 439   else
 440     Op2 = Select(Addr);
 441   Op1 = getI32Imm(0);
 442   return false;
 443 }
 444
 445 /// SelectAddrIndexed - Given the specified addressed, force it to be
 446 /// represented as an indexed [r+r] operation, rather than possibly
 447 /// returning [r+imm] as SelectAddr may.
 448 void PPCDAGToDAGISel::SelectAddrIndexed(SDOperand Addr, SDOperand &Op1,
 449                                         SDOperand &Op2) {
 450   if (Addr.getOpcode() == ISD::ADD) {
 451     Op1 = Select(Addr.getOperand(0));
 452     Op2 = Select(Addr.getOperand(1));
 453     return;
 454   }
 455
 456   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(Addr)) {
 457     Op1 = CurDAG->getTargetNode(PPC::LI, MVT::i32, getI32Imm(0));
 458     Op2 = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 459     return;
 460   }
 461   Op1 = CurDAG->getTargetNode(PPC::LI, MVT::i32, getI32Imm(0));
 462   Op2 = Select(Addr);
 463 }
 464
 465 /// SelectCC - Select a comparison of the specified values with the specified
 466 /// condition code, returning the CR# of the expression.
 467 SDOperand PPCDAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 468                                     ISD::CondCode CC) {
 469   // Always select the LHS.
 470   LHS = Select(LHS);
 471
 472   // Use U to determine whether the SETCC immediate range is signed or not.
 473   if (MVT::isInteger(LHS.getValueType())) {
 474     bool U = ISD::isUnsignedIntSetCC(CC);
 475     unsigned Imm;
 476     if (isIntImmediate(RHS, Imm) &&
 477         ((U && isUInt16(Imm)) || (!U && isInt16(Imm))))
 478       return CurDAG->getTargetNode(U ? PPC::CMPLWI : PPC::CMPWI, MVT::i32,
 479                                    LHS, getI32Imm(Lo16(Imm)));
 480     return CurDAG->getTargetNode(U ? PPC::CMPLW : PPC::CMPW, MVT::i32,
 481                                  LHS, Select(RHS));
 482   } else if (LHS.getValueType() == MVT::f32) {
 483     return CurDAG->getTargetNode(PPC::FCMPUS, MVT::i32, LHS, Select(RHS));
 484   } else {
 485     return CurDAG->getTargetNode(PPC::FCMPUD, MVT::i32, LHS, Select(RHS));
 486   }
 487 }
 488
 489 /// getBCCForSetCC - Returns the PowerPC condition branch mnemonic corresponding
 490 /// to Condition.
 491 static unsigned getBCCForSetCC(ISD::CondCode CC) {
 492   switch (CC) {
 493   default: assert(0 && "Unknown condition!"); abort();
 494   case ISD::SETOEQ:    // FIXME: This is incorrect see PR642.
 495   case ISD::SETEQ:  return PPC::BEQ;
 496   case ISD::SETONE:    // FIXME: This is incorrect see PR642.
 497   case ISD::SETNE:  return PPC::BNE;
 498   case ISD::SETOLT:    // FIXME: This is incorrect see PR642.
 499   case ISD::SETULT:
 500   case ISD::SETLT:  return PPC::BLT;
 501   case ISD::SETOLE:    // FIXME: This is incorrect see PR642.
 502   case ISD::SETULE:
 503   case ISD::SETLE:  return PPC::BLE;
 504   case ISD::SETOGT:    // FIXME: This is incorrect see PR642.
 505   case ISD::SETUGT:
 506   case ISD::SETGT:  return PPC::BGT;
 507   case ISD::SETOGE:    // FIXME: This is incorrect see PR642.
 508   case ISD::SETUGE:
 509   case ISD::SETGE:  return PPC::BGE;
 510
 511   case ISD::SETO:   return PPC::BUN;
 512   case ISD::SETUO:  return PPC::BNU;
 513   }
 514   return 0;
 515 }
 516
 517 /// getCRIdxForSetCC - Return the index of the condition register field
 518 /// associated with the SetCC condition, and whether or not the field is
 519 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 520 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool& Inv) {
 521   switch (CC) {
 522   default: assert(0 && "Unknown condition!"); abort();
 523   case ISD::SETOLT:  // FIXME: This is incorrect see PR642.
 524   case ISD::SETULT:
 525   case ISD::SETLT:  Inv = false;  return 0;
 526   case ISD::SETOGE:  // FIXME: This is incorrect see PR642.
 527   case ISD::SETUGE:
 528   case ISD::SETGE:  Inv = true;   return 0;
 529   case ISD::SETOGT:  // FIXME: This is incorrect see PR642.
 530   case ISD::SETUGT:
 531   case ISD::SETGT:  Inv = false;  return 1;
 532   case ISD::SETOLE:  // FIXME: This is incorrect see PR642.
 533   case ISD::SETULE:
 534   case ISD::SETLE:  Inv = true;   return 1;
 535   case ISD::SETOEQ:  // FIXME: This is incorrect see PR642.
 536   case ISD::SETEQ:  Inv = false;  return 2;
 537   case ISD::SETONE:  // FIXME: This is incorrect see PR642.
 538   case ISD::SETNE:  Inv = true;   return 2;
 539   case ISD::SETO:   Inv = true;   return 3;
 540   case ISD::SETUO:  Inv = false;  return 3;
 541   }
 542   return 0;
 543 }
 544
 545 SDOperand PPCDAGToDAGISel::SelectDYNAMIC_STACKALLOC(SDOperand Op) {
 546   SDNode *N = Op.Val;
 547
 548   // FIXME: We are currently ignoring the requested alignment for handling
 549   // greater than the stack alignment.  This will need to be revisited at some
 550   // point.  Align = N.getOperand(2);
 551   if (!isa<ConstantSDNode>(N->getOperand(2)) ||
 552       cast<ConstantSDNode>(N->getOperand(2))->getValue() != 0) {
 553     std::cerr << "Cannot allocate stack object with greater alignment than"
 554     << " the stack alignment yet!";
 555     abort();
 556   }
 557   SDOperand Chain = Select(N->getOperand(0));
 558   SDOperand Amt   = Select(N->getOperand(1));
 559
 560   SDOperand R1Reg = CurDAG->getRegister(PPC::R1, MVT::i32);
 561
 562   SDOperand R1Val = CurDAG->getCopyFromReg(Chain, PPC::R1, MVT::i32);
 563   Chain = R1Val.getValue(1);
 564
 565   // Subtract the amount (guaranteed to be a multiple of the stack alignment)
 566   // from the stack pointer, giving us the result pointer.
 567   SDOperand Result = CurDAG->getTargetNode(PPC::SUBF, MVT::i32, Amt, R1Val);
 568
 569   // Copy this result back into R1.
 570   Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R1Reg, Result);
 571
 572   // Copy this result back out of R1 to make sure we're not using the stack
 573   // space without decrementing the stack pointer.
 574   Result = CurDAG->getCopyFromReg(Chain, PPC::R1, MVT::i32);
 575
 576   // Finally, replace the DYNAMIC_STACKALLOC with the copyfromreg.
 577   CodeGenMap[Op.getValue(0)] = Result;
 578   CodeGenMap[Op.getValue(1)] = Result.getValue(1);
 579   return SDOperand(Result.Val, Op.ResNo);
 580 }
 581
 582 SDOperand PPCDAGToDAGISel::SelectADD_PARTS(SDOperand Op) {
 583   SDNode *N = Op.Val;
 584   SDOperand LHSL = Select(N->getOperand(0));
 585   SDOperand LHSH = Select(N->getOperand(1));
 586
 587   unsigned Imm;
 588   bool ME = false, ZE = false;
 589   if (isIntImmediate(N->getOperand(3), Imm)) {
 590     ME = (signed)Imm == -1;
 591     ZE = Imm == 0;
 592   }
 593
 594   std::vector<SDOperand> Result;
 595   SDOperand CarryFromLo;
 596   if (isIntImmediate(N->getOperand(2), Imm) &&
 597       ((signed)Imm >= -32768 || (signed)Imm < 32768)) {
 598     // Codegen the low 32 bits of the add.  Interestingly, there is no
 599     // shifted form of add immediate carrying.
 600     CarryFromLo = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 601                                         LHSL, getI32Imm(Imm));
 602   } else {
 603     CarryFromLo = CurDAG->getTargetNode(PPC::ADDC, MVT::i32, MVT::Flag,
 604                                         LHSL, Select(N->getOperand(2)));
 605   }
 606   CarryFromLo = CarryFromLo.getValue(1);
 607
 608   // Codegen the high 32 bits, adding zero, minus one, or the full value
 609   // along with the carry flag produced by addc/addic.
 610   SDOperand ResultHi;
 611   if (ZE)
 612     ResultHi = CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, LHSH, CarryFromLo);
 613   else if (ME)
 614     ResultHi = CurDAG->getTargetNode(PPC::ADDME, MVT::i32, LHSH, CarryFromLo);
 615   else
 616     ResultHi = CurDAG->getTargetNode(PPC::ADDE, MVT::i32, LHSH,
 617                                      Select(N->getOperand(3)), CarryFromLo);
 618   Result.push_back(CarryFromLo.getValue(0));
 619   Result.push_back(ResultHi);
 620
 621   CodeGenMap[Op.getValue(0)] = Result[0];
 622   CodeGenMap[Op.getValue(1)] = Result[1];
 623   return Result[Op.ResNo];
 624 }
 625 SDOperand PPCDAGToDAGISel::SelectSUB_PARTS(SDOperand Op) {
 626   SDNode *N = Op.Val;
 627   SDOperand LHSL = Select(N->getOperand(0));
 628   SDOperand LHSH = Select(N->getOperand(1));
 629   SDOperand RHSL = Select(N->getOperand(2));
 630   SDOperand RHSH = Select(N->getOperand(3));
 631
 632   std::vector<SDOperand> Result;
 633   Result.push_back(CurDAG->getTargetNode(PPC::SUBFC, MVT::i32, MVT::Flag,
 634                                          RHSL, LHSL));
 635   Result.push_back(CurDAG->getTargetNode(PPC::SUBFE, MVT::i32, RHSH, LHSH,
 636                                          Result[0].getValue(1)));
 637   CodeGenMap[Op.getValue(0)] = Result[0];
 638   CodeGenMap[Op.getValue(1)] = Result[1];
 639   return Result[Op.ResNo];
 640 }
 641
 642 SDOperand PPCDAGToDAGISel::SelectSETCC(SDOperand Op) {
 643   SDNode *N = Op.Val;
 644   unsigned Imm;
 645   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 646   if (isIntImmediate(N->getOperand(1), Imm)) {
 647     // We can codegen setcc op, imm very efficiently compared to a brcond.
 648     // Check for those cases here.
 649     // setcc op, 0
 650     if (Imm == 0) {
 651       SDOperand Op = Select(N->getOperand(0));
 652       switch (CC) {
 653       default: break;
 654       case ISD::SETEQ:
 655         Op = CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op);
 656         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(27),
 657                                     getI32Imm(5), getI32Imm(31));
 658       case ISD::SETNE: {
 659         SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 660                                              Op, getI32Imm(~0U));
 661         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 662                                     AD.getValue(1));
 663       }
 664       case ISD::SETLT:
 665         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 666                                     getI32Imm(31), getI32Imm(31));
 667       case ISD::SETGT: {
 668         SDOperand T = CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op);
 669         T = CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op);;
 670         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, T, getI32Imm(1),
 671                                     getI32Imm(31), getI32Imm(31));
 672       }
 673       }
 674     } else if (Imm == ~0U) {        // setcc op, -1
 675       SDOperand Op = Select(N->getOperand(0));
 676       switch (CC) {
 677       default: break;
 678       case ISD::SETEQ:
 679         Op = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 680                                    Op, getI32Imm(1));
 681         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 682                                     CurDAG->getTargetNode(PPC::LI, MVT::i32,
 683                                                           getI32Imm(0)),
 684                                     Op.getValue(1));
 685       case ISD::SETNE: {
 686         Op = CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op);
 687         SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 688                                              Op, getI32Imm(~0U));
 689         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 690                                     AD.getValue(1));
 691       }
 692       case ISD::SETLT: {
 693         SDOperand AD = CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 694                                              getI32Imm(1));
 695         SDOperand AN = CurDAG->getTargetNode(PPC::AND, MVT::i32, AD, Op);
 696         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, AN, getI32Imm(1),
 697                                     getI32Imm(31), getI32Imm(31));
 698       }
 699       case ISD::SETGT:
 700         Op = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 701                                    getI32Imm(31), getI32Imm(31));
 702         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op, getI32Imm(1));
 703       }
 704     }
 705   }
 706
 707   bool Inv;
 708   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 709   SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 710   SDOperand IntCR;
 711
 712   // Force the ccreg into CR7.
 713   SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 714
 715   SDOperand InFlag(0, 0);  // Null incoming flag value.
 716   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), CR7Reg, CCReg,
 717                                InFlag).getValue(1);
 718
 719   if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
 720     IntCR = CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg, CCReg);
 721   else
 722     IntCR = CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg);
 723
 724   if (!Inv) {
 725     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, IntCR,
 726                                 getI32Imm((32-(3-Idx)) & 31),
 727                                 getI32Imm(31), getI32Imm(31));
 728   } else {
 729     SDOperand Tmp =
 730     CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, IntCR,
 731                           getI32Imm((32-(3-Idx)) & 31),
 732                           getI32Imm(31),getI32Imm(31));
 733     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 734   }
 735 }
 736
 737 /// isCallCompatibleAddress - Return true if the specified 32-bit value is
 738 /// representable in the immediate field of a Bx instruction.
 739 static bool isCallCompatibleAddress(ConstantSDNode *C) {
 740   int Addr = C->getValue();
 741   if (Addr & 3) return false;  // Low 2 bits are implicitly zero.
 742   return (Addr << 6 >> 6) == Addr;  // Top 6 bits have to be sext of immediate.
 743 }
 744
 745 SDOperand PPCDAGToDAGISel::SelectCALL(SDOperand Op) {
 746   SDNode *N = Op.Val;
 747   SDOperand Chain = Select(N->getOperand(0));
 748
 749   unsigned CallOpcode;
 750   std::vector<SDOperand> CallOperands;
 751
 752   if (GlobalAddressSDNode *GASD =
 753       dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
 754     CallOpcode = PPC::BL;
 755     CallOperands.push_back(N->getOperand(1));
 756   } else if (ExternalSymbolSDNode *ESSDN =
 757              dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
 758     CallOpcode = PPC::BL;
 759     CallOperands.push_back(N->getOperand(1));
 760   } else if (isa<ConstantSDNode>(N->getOperand(1)) &&
 761              isCallCompatibleAddress(cast<ConstantSDNode>(N->getOperand(1)))) {
 762     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(1));
 763     CallOpcode = PPC::BLA;
 764     CallOperands.push_back(getI32Imm((int)C->getValue() >> 2));
 765   } else {
 766     // Copy the callee address into the CTR register.
 767     SDOperand Callee = Select(N->getOperand(1));
 768     Chain = CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Callee, Chain);
 769
 770     // Copy the callee address into R12 on darwin.
 771     SDOperand R12 = CurDAG->getRegister(PPC::R12, MVT::i32);
 772     Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R12, Callee);
 773
 774     CallOperands.push_back(R12);
 775     CallOpcode = PPC::BCTRL;
 776   }
 777
 778   unsigned GPR_idx = 0, FPR_idx = 0;
 779   static const unsigned GPR[] = {
 780     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
 781     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
 782   };
 783   static const unsigned FPR[] = {
 784     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
 785     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
 786   };
 787
 788   SDOperand InFlag;  // Null incoming flag value.
 789
 790   for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
 791     unsigned DestReg = 0;
 792     MVT::ValueType RegTy = N->getOperand(i).getValueType();
 793     if (RegTy == MVT::i32) {
 794       assert(GPR_idx < 8 && "Too many int args");
 795       DestReg = GPR[GPR_idx++];
 796     } else {
 797       assert(MVT::isFloatingPoint(N->getOperand(i).getValueType()) &&
 798              "Unpromoted integer arg?");
 799       assert(FPR_idx < 13 && "Too many fp args");
 800       DestReg = FPR[FPR_idx++];
 801     }
 802
 803     if (N->getOperand(i).getOpcode() != ISD::UNDEF) {
 804       SDOperand Val = Select(N->getOperand(i));
 805       Chain = CurDAG->getCopyToReg(Chain, DestReg, Val, InFlag);
 806       InFlag = Chain.getValue(1);
 807       CallOperands.push_back(CurDAG->getRegister(DestReg, RegTy));
 808     }
 809   }
 810
 811   // Finally, once everything is in registers to pass to the call, emit the
 812   // call itself.
 813   if (InFlag.Val)
 814     CallOperands.push_back(InFlag);   // Strong dep on register copies.
 815   else
 816     CallOperands.push_back(Chain);    // Weak dep on whatever occurs before
 817   Chain = CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
 818                                 CallOperands);
 819
 820   std::vector<SDOperand> CallResults;
 821
 822   // If the call has results, copy the values out of the ret val registers.
 823   switch (N->getValueType(0)) {
 824     default: assert(0 && "Unexpected ret value!");
 825     case MVT::Other: break;
 826     case MVT::i32:
 827       if (N->getValueType(1) == MVT::i32) {
 828         Chain = CurDAG->getCopyFromReg(Chain, PPC::R4, MVT::i32,
 829                                        Chain.getValue(1)).getValue(1);
 830         CallResults.push_back(Chain.getValue(0));
 831         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 832                                        Chain.getValue(2)).getValue(1);
 833         CallResults.push_back(Chain.getValue(0));
 834       } else {
 835         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 836                                        Chain.getValue(1)).getValue(1);
 837         CallResults.push_back(Chain.getValue(0));
 838       }
 839       break;
 840     case MVT::f32:
 841     case MVT::f64:
 842       Chain = CurDAG->getCopyFromReg(Chain, PPC::F1, N->getValueType(0),
 843                                      Chain.getValue(1)).getValue(1);
 844       CallResults.push_back(Chain.getValue(0));
 845       break;
 846   }
 847
 848   CallResults.push_back(Chain);
 849   for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 850     CodeGenMap[Op.getValue(i)] = CallResults[i];
 851   return CallResults[Op.ResNo];
 852 }
 853
 854 // Select - Convert the specified operand from a target-independent to a
 855 // target-specific node if it hasn't already been changed.
 856 SDOperand PPCDAGToDAGISel::Select(SDOperand Op) {
 857   SDNode *N = Op.Val;
 858   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 859       N->getOpcode() < PPCISD::FIRST_NUMBER)
 860     return Op;   // Already selected.
 861
 862   // If this has already been converted, use it.
 863   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 864   if (CGMI != CodeGenMap.end()) return CGMI->second;
 865
 866   switch (N->getOpcode()) {
 867   default: break;
 868   case ISD::BasicBlock:         return CodeGenMap[Op] = Op;
 869   case ISD::DYNAMIC_STACKALLOC: return SelectDYNAMIC_STACKALLOC(Op);
 870   case ISD::ADD_PARTS:          return SelectADD_PARTS(Op);
 871   case ISD::SUB_PARTS:          return SelectSUB_PARTS(Op);
 872   case ISD::SETCC:              return SelectSETCC(Op);
 873   case ISD::CALL:               return SelectCALL(Op);
 874   case ISD::TAILCALL:           return SelectCALL(Op);
 875   case PPCISD::GlobalBaseReg:   return getGlobalBaseReg();
 876
 877   case ISD::FrameIndex: {
 878     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 879     if (N->hasOneUse())
 880       return CurDAG->SelectNodeTo(N, PPC::ADDI, MVT::i32,
 881                                   CurDAG->getTargetFrameIndex(FI, MVT::i32),
 882                                   getI32Imm(0));
 883     return CodeGenMap[Op] =
 884       CurDAG->getTargetNode(PPC::ADDI, MVT::i32,
 885                             CurDAG->getTargetFrameIndex(FI, MVT::i32),
 886                             getI32Imm(0));
 887   }
 888   case ISD::SDIV: {
 889     // FIXME: since this depends on the setting of the carry flag from the srawi
 890     //        we should really be making notes about that for the scheduler.
 891     // FIXME: It sure would be nice if we could cheaply recognize the
 892     //        srl/add/sra pattern the dag combiner will generate for this as
 893     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 894     unsigned Imm;
 895     if (isIntImmediate(N->getOperand(1), Imm)) {
 896       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 897         SDOperand Op =
 898           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 899                                 Select(N->getOperand(0)),
 900                                 getI32Imm(Log2_32(Imm)));
 901         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 902                                     Op.getValue(0), Op.getValue(1));
 903       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 904         SDOperand Op =
 905           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 906                                 Select(N->getOperand(0)),
 907                                 getI32Imm(Log2_32(-Imm)));
 908         SDOperand PT =
 909           CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, Op.getValue(0),
 910                                 Op.getValue(1));
 911         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 912       }
 913     }
 914
 915     // Other cases are autogenerated.
 916     break;
 917   }
 918   case ISD::AND: {
 919     unsigned Imm;
 920     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 921     // with a mask, emit rlwinm
 922     if (isIntImmediate(N->getOperand(1), Imm) && (isShiftedMask_32(Imm) ||
 923                                                   isShiftedMask_32(~Imm))) {
 924       SDOperand Val;
 925       unsigned SH, MB, ME;
 926       if (isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
 927         Val = Select(N->getOperand(0).getOperand(0));
 928       } else if (Imm == 0) {
 929         // AND X, 0 -> 0, not "rlwinm 32".
 930         return Select(N->getOperand(1));
 931       } else {
 932         Val = Select(N->getOperand(0));
 933         isRunOfOnes(Imm, MB, ME);
 934         SH = 0;
 935       }
 936       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Val, getI32Imm(SH),
 937                                   getI32Imm(MB), getI32Imm(ME));
 938     }
 939
 940     // Other cases are autogenerated.
 941     break;
 942   }
 943   case ISD::OR:
 944     if (SDNode *I = SelectBitfieldInsert(N))
 945       return CodeGenMap[Op] = SDOperand(I, 0);
 946
 947     // Other cases are autogenerated.
 948     break;
 949   case ISD::SHL: {
 950     unsigned Imm, SH, MB, ME;
 951     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 952         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 953       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 954                                   Select(N->getOperand(0).getOperand(0)),
 955                                   getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 956     }
 957
 958     // Other cases are autogenerated.
 959     break;
 960   }
 961   case ISD::SRL: {
 962     unsigned Imm, SH, MB, ME;
 963     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 964         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 965       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 966                                   Select(N->getOperand(0).getOperand(0)),
 967                                   getI32Imm(SH & 0x1F), getI32Imm(MB),
 968                                   getI32Imm(ME));
 969     }
 970
 971     // Other cases are autogenerated.
 972     break;
 973   }
 974   case ISD::FNEG: {
 975     SDOperand Val = Select(N->getOperand(0));
 976     MVT::ValueType Ty = N->getValueType(0);
 977     if (N->getOperand(0).Val->hasOneUse()) {
 978       unsigned Opc;
 979       switch (Val.isTargetOpcode() ? Val.getTargetOpcode() : 0) {
 980       default:          Opc = 0;            break;
 981       case PPC::FABSS:  Opc = PPC::FNABSS;  break;
 982       case PPC::FABSD:  Opc = PPC::FNABSD;  break;
 983       case PPC::FMADD:  Opc = PPC::FNMADD;  break;
 984       case PPC::FMADDS: Opc = PPC::FNMADDS; break;
 985       case PPC::FMSUB:  Opc = PPC::FNMSUB;  break;
 986       case PPC::FMSUBS: Opc = PPC::FNMSUBS; break;
 987       }
 988       // If we inverted the opcode, then emit the new instruction with the
 989       // inverted opcode and the original instruction's operands.  Otherwise,
 990       // fall through and generate a fneg instruction.
 991       if (Opc) {
 992         if (Opc == PPC::FNABSS || Opc == PPC::FNABSD)
 993           return CurDAG->SelectNodeTo(N, Opc, Ty, Val.getOperand(0));
 994         else
 995           return CurDAG->SelectNodeTo(N, Opc, Ty, Val.getOperand(0),
 996                                       Val.getOperand(1), Val.getOperand(2));
 997       }
 998     }
 999     // Other cases are autogenerated.
1000     break;
1001   }
1002   case ISD::LOAD:
1003   case ISD::EXTLOAD:
1004   case ISD::ZEXTLOAD:
1005   case ISD::SEXTLOAD: {
1006     SDOperand Op1, Op2;
1007     // If this is a vector load, then force this to be indexed addressing, since
1008     // altivec does not have immediate offsets for loads.
1009     bool isIdx = true;
1010     if (N->getOpcode() == ISD::LOAD && MVT::isVector(N->getValueType(0))) {
1011       SelectAddrIndexed(N->getOperand(1), Op1, Op2);
1012     } else {
1013       isIdx = SelectAddr(N->getOperand(1), Op1, Op2);
1014     }
1015     MVT::ValueType TypeBeingLoaded = (N->getOpcode() == ISD::LOAD) ?
1016       N->getValueType(0) : cast<VTSDNode>(N->getOperand(3))->getVT();
1017
1018     unsigned Opc;
1019     switch (TypeBeingLoaded) {
1020     default: N->dump(); assert(0 && "Cannot load this type!");
1021     case MVT::i1:
1022     case MVT::i8:  Opc = isIdx ? PPC::LBZX : PPC::LBZ; break;
1023     case MVT::i16:
1024       if (N->getOpcode() == ISD::SEXTLOAD) { // SEXT load?
1025         Opc = isIdx ? PPC::LHAX : PPC::LHA;
1026       } else {
1027         Opc = isIdx ? PPC::LHZX : PPC::LHZ;
1028       }
1029       break;
1030     case MVT::i32: Opc = isIdx ? PPC::LWZX : PPC::LWZ; break;
1031     case MVT::f32: Opc = isIdx ? PPC::LFSX : PPC::LFS; break;
1032     case MVT::f64: Opc = isIdx ? PPC::LFDX : PPC::LFD; break;
1033     case MVT::v4f32: Opc = PPC::LVX; break;
1034     }
1035
1036     // If this is an f32 -> f64 load, emit the f32 load, then use an 'extending
1037     // copy'.
1038     if (TypeBeingLoaded != MVT::f32 || N->getOpcode() == ISD::LOAD) {
1039       return CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), MVT::Other,
1040                                   Op1, Op2, Select(N->getOperand(0))).
1041                     getValue(Op.ResNo);
1042     } else {
1043       std::vector<SDOperand> Ops;
1044       Ops.push_back(Op1);
1045       Ops.push_back(Op2);
1046       Ops.push_back(Select(N->getOperand(0)));
1047       SDOperand Res = CurDAG->getTargetNode(Opc, MVT::f32, MVT::Other, Ops);
1048       SDOperand Ext = CurDAG->getTargetNode(PPC::FMRSD, MVT::f64, Res);
1049       CodeGenMap[Op.getValue(0)] = Ext;
1050       CodeGenMap[Op.getValue(1)] = Res.getValue(1);
1051       if (Op.ResNo)
1052         return Res.getValue(1);
1053       else
1054         return Ext;
1055     }
1056   }
1057   case ISD::TRUNCSTORE:
1058   case ISD::STORE: {
1059     SDOperand AddrOp1, AddrOp2;
1060     // If this is a vector store, then force this to be indexed addressing,
1061     // since altivec does not have immediate offsets for stores.
1062     bool isIdx = true;
1063     if (N->getOpcode() == ISD::STORE &&
1064         MVT::isVector(N->getOperand(1).getValueType())) {
1065       SelectAddrIndexed(N->getOperand(2), AddrOp1, AddrOp2);
1066     } else {
1067       isIdx = SelectAddr(N->getOperand(2), AddrOp1, AddrOp2);
1068     }
1069
1070     unsigned Opc;
1071     if (N->getOpcode() == ISD::STORE) {
1072       switch (N->getOperand(1).getValueType()) {
1073       default: assert(0 && "unknown Type in store");
1074       case MVT::i32: Opc = isIdx ? PPC::STWX  : PPC::STW; break;
1075       case MVT::f64: Opc = isIdx ? PPC::STFDX : PPC::STFD; break;
1076       case MVT::f32: Opc = isIdx ? PPC::STFSX : PPC::STFS; break;
1077       case MVT::v4f32: Opc = PPC::STVX;
1078       }
1079     } else { //ISD::TRUNCSTORE
1080       switch(cast<VTSDNode>(N->getOperand(4))->getVT()) {
1081       default: assert(0 && "unknown Type in store");
1082       case MVT::i8:  Opc = isIdx ? PPC::STBX : PPC::STB; break;
1083       case MVT::i16: Opc = isIdx ? PPC::STHX : PPC::STH; break;
1084       }
1085     }
1086
1087     return CurDAG->SelectNodeTo(N, Opc, MVT::Other, Select(N->getOperand(1)),
1088                                 AddrOp1, AddrOp2, Select(N->getOperand(0)));
1089   }
1090
1091   case ISD::SELECT_CC: {
1092     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1093
1094     // handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1095     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1096       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1097         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1098           if (N1C->isNullValue() && N3C->isNullValue() &&
1099               N2C->getValue() == 1ULL && CC == ISD::SETNE) {
1100             SDOperand LHS = Select(N->getOperand(0));
1101             SDOperand Tmp =
1102               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1103                                     LHS, getI32Imm(~0U));
1104             return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, Tmp, LHS,
1105                                         Tmp.getValue(1));
1106           }
1107
1108     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1109     unsigned BROpc = getBCCForSetCC(CC);
1110
1111     bool isFP = MVT::isFloatingPoint(N->getValueType(0));
1112     unsigned SelectCCOp;
1113     if (MVT::isInteger(N->getValueType(0)))
1114       SelectCCOp = PPC::SELECT_CC_Int;
1115     else if (N->getValueType(0) == MVT::f32)
1116       SelectCCOp = PPC::SELECT_CC_F4;
1117     else
1118       SelectCCOp = PPC::SELECT_CC_F8;
1119     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), CCReg,
1120                                 Select(N->getOperand(2)),
1121                                 Select(N->getOperand(3)),
1122                                 getI32Imm(BROpc));
1123   }
1124
1125   case ISD::RET: {
1126     SDOperand Chain = Select(N->getOperand(0));     // Token chain.
1127
1128     if (N->getNumOperands() == 2) {
1129       SDOperand Val = Select(N->getOperand(1));
1130       if (N->getOperand(1).getValueType() == MVT::i32) {
1131         Chain = CurDAG->getCopyToReg(Chain, PPC::R3, Val);
1132       } else {
1133         assert(MVT::isFloatingPoint(N->getOperand(1).getValueType()));
1134         Chain = CurDAG->getCopyToReg(Chain, PPC::F1, Val);
1135       }
1136     } else if (N->getNumOperands() > 1) {
1137       assert(N->getOperand(1).getValueType() == MVT::i32 &&
1138              N->getOperand(2).getValueType() == MVT::i32 &&
1139              N->getNumOperands() == 3 && "Unknown two-register ret value!");
1140       Chain = CurDAG->getCopyToReg(Chain, PPC::R4, Select(N->getOperand(1)));
1141       Chain = CurDAG->getCopyToReg(Chain, PPC::R3, Select(N->getOperand(2)));
1142     }
1143
1144     // Finally, select this to a blr (return) instruction.
1145     return CurDAG->SelectNodeTo(N, PPC::BLR, MVT::Other, Chain);
1146   }
1147   case ISD::BR_CC:
1148   case ISD::BRTWOWAY_CC: {
1149     SDOperand Chain = Select(N->getOperand(0));
1150     MachineBasicBlock *Dest =
1151       cast<BasicBlockSDNode>(N->getOperand(4))->getBasicBlock();
1152     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1153     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1154
1155     // If this is a two way branch, then grab the fallthrough basic block
1156     // argument and build a PowerPC branch pseudo-op, suitable for long branch
1157     // conversion if necessary by the branch selection pass.  Otherwise, emit a
1158     // standard conditional branch.
1159     if (N->getOpcode() == ISD::BRTWOWAY_CC) {
1160       SDOperand CondTrueBlock = N->getOperand(4);
1161       SDOperand CondFalseBlock = N->getOperand(5);
1162
1163       // If the false case is the current basic block, then this is a self loop.
1164       // We do not want to emit "Loop: ... brcond Out; br Loop", as it adds an
1165       // extra dispatch group to the loop.  Instead, invert the condition and
1166       // emit "Loop: ... br!cond Loop; br Out
1167       if (cast<BasicBlockSDNode>(CondFalseBlock)->getBasicBlock() == BB) {
1168         std::swap(CondTrueBlock, CondFalseBlock);
1169         CC = getSetCCInverse(CC,
1170                              MVT::isInteger(N->getOperand(2).getValueType()));
1171       }
1172
1173       unsigned Opc = getBCCForSetCC(CC);
1174       SDOperand CB = CurDAG->getTargetNode(PPC::COND_BRANCH, MVT::Other,
1175                                            CondCode, getI32Imm(Opc),
1176                                            CondTrueBlock, CondFalseBlock,
1177                                            Chain);
1178       return CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, CondFalseBlock, CB);
1179     } else {
1180       // Iterate to the next basic block
1181       ilist<MachineBasicBlock>::iterator It = BB;
1182       ++It;
1183
1184       // If the fallthrough path is off the end of the function, which would be
1185       // undefined behavior, set it to be the same as the current block because
1186       // we have nothing better to set it to, and leaving it alone will cause
1187       // the PowerPC Branch Selection pass to crash.
1188       if (It == BB->getParent()->end()) It = Dest;
1189       return CurDAG->SelectNodeTo(N, PPC::COND_BRANCH, MVT::Other, CondCode,
1190                                   getI32Imm(getBCCForSetCC(CC)),
1191                                   N->getOperand(4), CurDAG->getBasicBlock(It),
1192                                   Chain);
1193     }
1194   }
1195   }
1196
1197   return SelectCode(Op);
1198 }
1199
1200
1201 /// createPPCISelDag - This pass converts a legalized DAG into a
1202 /// PowerPC-specific DAG, ready for instruction scheduling.
1203 ///
1204 FunctionPass *llvm::createPPCISelDag(TargetMachine &TM) {
1205   return new PPCDAGToDAGISel(TM);
1206 }
1207