lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PPC.h"
  16 #include "PPCTargetMachine.h"
  17 #include "PPCISelLowering.h"
  18 #include "llvm/CodeGen/MachineInstrBuilder.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/SSARegMap.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/CodeGen/SelectionDAGISel.h"
  23 #include "llvm/Target/TargetOptions.h"
  24 #include "llvm/ADT/Statistic.h"
  25 #include "llvm/Constants.h"
  26 #include "llvm/GlobalValue.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/MathExtras.h"
  29 #include <iostream>
  30 #include <set>
  31 using namespace llvm;
  32
  33 namespace {
  34   Statistic<> FrameOff("ppc-codegen", "Number of frame idx offsets collapsed");
  35
  36   //===--------------------------------------------------------------------===//
  37   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  38   /// instructions for SelectionDAG operations.
  39   ///
  40   class PPCDAGToDAGISel : public SelectionDAGISel {
  41     PPCTargetLowering PPCLowering;
  42     unsigned GlobalBaseReg;
  43   public:
  44     PPCDAGToDAGISel(TargetMachine &TM)
  45       : SelectionDAGISel(PPCLowering), PPCLowering(TM) {}
  46
  47     virtual bool runOnFunction(Function &Fn) {
  48       // Make sure we re-emit a set of the global base reg if necessary
  49       GlobalBaseReg = 0;
  50       return SelectionDAGISel::runOnFunction(Fn);
  51     }
  52
  53     /// getI32Imm - Return a target constant with the specified value, of type
  54     /// i32.
  55     inline SDOperand getI32Imm(unsigned Imm) {
  56       return CurDAG->getTargetConstant(Imm, MVT::i32);
  57     }
  58
  59     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  60     /// base register.  Return the virtual register that holds this value.
  61     SDOperand getGlobalBaseReg();
  62
  63     // Select - Convert the specified operand from a target-independent to a
  64     // target-specific node if it hasn't already been changed.
  65     SDOperand Select(SDOperand Op);
  66
  67     SDNode *SelectBitfieldInsert(SDNode *N);
  68
  69     /// SelectCC - Select a comparison of the specified values with the
  70     /// specified condition code, returning the CR# of the expression.
  71     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  72
  73     /// SelectAddrImm - Returns true if the address N can be represented by
  74     /// a base register plus a signed 16-bit displacement [r+imm].
  75     bool SelectAddrImm(SDOperand N, SDOperand &Disp, SDOperand &Base);
  76
  77     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
  78     /// represented as an indexed [r+r] operation.  Returns false if it can
  79     /// be represented by [r+imm], which are preferred.
  80     bool SelectAddrIdx(SDOperand N, SDOperand &Base, SDOperand &Index);
  81
  82     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
  83     /// represented as an indexed [r+r] operation.
  84     bool SelectAddrIdxOnly(SDOperand N, SDOperand &Base, SDOperand &Index);
  85
  86     SDOperand BuildSDIVSequence(SDNode *N);
  87     SDOperand BuildUDIVSequence(SDNode *N);
  88
  89     /// InstructionSelectBasicBlock - This callback is invoked by
  90     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
  91     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
  92
  93     virtual const char *getPassName() const {
  94       return "PowerPC DAG->DAG Pattern Instruction Selection";
  95     }
  96
  97 // Include the pieces autogenerated from the target description.
  98 #include "PPCGenDAGISel.inc"
  99
 100 private:
 101     SDOperand SelectADD_PARTS(SDOperand Op);
 102     SDOperand SelectSUB_PARTS(SDOperand Op);
 103     SDOperand SelectSETCC(SDOperand Op);
 104     SDOperand SelectCALL(SDOperand Op);
 105   };
 106 }
 107
 108 /// InstructionSelectBasicBlock - This callback is invoked by
 109 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 110 void PPCDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 111   DEBUG(BB->dump());
 112
 113   // The selection process is inherently a bottom-up recursive process (users
 114   // select their uses before themselves).  Given infinite stack space, we
 115   // could just start selecting on the root and traverse the whole graph.  In
 116   // practice however, this causes us to run out of stack space on large basic
 117   // blocks.  To avoid this problem, select the entry node, then all its uses,
 118   // iteratively instead of recursively.
 119   std::vector<SDOperand> Worklist;
 120   Worklist.push_back(DAG.getEntryNode());
 121
 122   // Note that we can do this in the PPC target (scanning forward across token
 123   // chain edges) because no nodes ever get folded across these edges.  On a
 124   // target like X86 which supports load/modify/store operations, this would
 125   // have to be more careful.
 126   while (!Worklist.empty()) {
 127     SDOperand Node = Worklist.back();
 128     Worklist.pop_back();
 129
 130     // Chose from the least deep of the top two nodes.
 131     if (!Worklist.empty() &&
 132         Worklist.back().Val->getNodeDepth() < Node.Val->getNodeDepth())
 133       std::swap(Worklist.back(), Node);
 134
 135     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 136          Node.Val->getOpcode() < PPCISD::FIRST_NUMBER) ||
 137         CodeGenMap.count(Node)) continue;
 138
 139     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 140          E = Node.Val->use_end(); UI != E; ++UI) {
 141       // Scan the values.  If this use has a value that is a token chain, add it
 142       // to the worklist.
 143       SDNode *User = *UI;
 144       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 145         if (User->getValueType(i) == MVT::Other) {
 146           Worklist.push_back(SDOperand(User, i));
 147           break;
 148         }
 149     }
 150
 151     // Finally, legalize this node.
 152     Select(Node);
 153   }
 154
 155   // Select target instructions for the DAG.
 156   DAG.setRoot(SelectRoot(DAG.getRoot()));
 157   CodeGenMap.clear();
 158   DAG.RemoveDeadNodes();
 159
 160   // Emit machine code to BB.
 161   ScheduleAndEmitDAG(DAG);
 162 }
 163
 164 /// getGlobalBaseReg - Output the instructions required to put the
 165 /// base address to use for accessing globals into a register.
 166 ///
 167 SDOperand PPCDAGToDAGISel::getGlobalBaseReg() {
 168   if (!GlobalBaseReg) {
 169     // Insert the set of GlobalBaseReg into the first MBB of the function
 170     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 171     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 172     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 173     // FIXME: when we get to LP64, we will need to create the appropriate
 174     // type of register here.
 175     GlobalBaseReg = RegMap->createVirtualRegister(PPC::GPRCRegisterClass);
 176     BuildMI(FirstMBB, MBBI, PPC::MovePCtoLR, 0, PPC::LR);
 177     BuildMI(FirstMBB, MBBI, PPC::MFLR, 1, GlobalBaseReg);
 178   }
 179   return CurDAG->getRegister(GlobalBaseReg, MVT::i32);
 180 }
 181
 182
 183 // isIntImmediate - This method tests to see if a constant operand.
 184 // If so Imm will receive the 32 bit value.
 185 static bool isIntImmediate(SDNode *N, unsigned& Imm) {
 186   if (N->getOpcode() == ISD::Constant) {
 187     Imm = cast<ConstantSDNode>(N)->getValue();
 188     return true;
 189   }
 190   return false;
 191 }
 192
 193 // isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s with
 194 // any number of 0s on either side.  The 1s are allowed to wrap from LSB to
 195 // MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.  0x0F0F0000 is
 196 // not, since all 1s are not contiguous.
 197 static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 198   if (isShiftedMask_32(Val)) {
 199     // look for the first non-zero bit
 200     MB = CountLeadingZeros_32(Val);
 201     // look for the first zero bit after the run of ones
 202     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 203     return true;
 204   } else {
 205     Val = ~Val; // invert mask
 206     if (isShiftedMask_32(Val)) {
 207       // effectively look for the first zero bit
 208       ME = CountLeadingZeros_32(Val) - 1;
 209       // effectively look for the first one bit after the run of zeros
 210       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 211       return true;
 212     }
 213   }
 214   // no run present
 215   return false;
 216 }
 217
 218 // isRotateAndMask - Returns true if Mask and Shift can be folded into a rotate
 219 // and mask opcode and mask operation.
 220 static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
 221                             unsigned &SH, unsigned &MB, unsigned &ME) {
 222   // Don't even go down this path for i64, since different logic will be
 223   // necessary for rldicl/rldicr/rldimi.
 224   if (N->getValueType(0) != MVT::i32)
 225     return false;
 226
 227   unsigned Shift  = 32;
 228   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 229   unsigned Opcode = N->getOpcode();
 230   if (N->getNumOperands() != 2 ||
 231       !isIntImmediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 232     return false;
 233
 234   if (Opcode == ISD::SHL) {
 235     // apply shift left to mask if it comes first
 236     if (IsShiftMask) Mask = Mask << Shift;
 237     // determine which bits are made indeterminant by shift
 238     Indeterminant = ~(0xFFFFFFFFu << Shift);
 239   } else if (Opcode == ISD::SRL) {
 240     // apply shift right to mask if it comes first
 241     if (IsShiftMask) Mask = Mask >> Shift;
 242     // determine which bits are made indeterminant by shift
 243     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 244     // adjust for the left rotate
 245     Shift = 32 - Shift;
 246   } else {
 247     return false;
 248   }
 249
 250   // if the mask doesn't intersect any Indeterminant bits
 251   if (Mask && !(Mask & Indeterminant)) {
 252     SH = Shift;
 253     // make sure the mask is still a mask (wrap arounds may not be)
 254     return isRunOfOnes(Mask, MB, ME);
 255   }
 256   return false;
 257 }
 258
 259 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 260 // opcode and that it has a immediate integer right operand.
 261 // If so Imm will receive the 32 bit value.
 262 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 263   return N->getOpcode() == Opc && isIntImmediate(N->getOperand(1).Val, Imm);
 264 }
 265
 266 // isIntImmediate - This method tests to see if a constant operand.
 267 // If so Imm will receive the 32 bit value.
 268 static bool isIntImmediate(SDOperand N, unsigned& Imm) {
 269   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 270     Imm = (unsigned)CN->getSignExtended();
 271     return true;
 272   }
 273   return false;
 274 }
 275
 276 /// SelectBitfieldInsert - turn an or of two masked values into
 277 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 278 /// Returns true on success, false if the caller still needs to select OR.
 279 ///
 280 /// Patterns matched:
 281 /// 1. or shl, and   5. or and, and
 282 /// 2. or and, shl   6. or shl, shr
 283 /// 3. or shr, and   7. or shr, shl
 284 /// 4. or and, shr
 285 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 286   bool IsRotate = false;
 287   unsigned TgtMask = 0xFFFFFFFF, InsMask = 0xFFFFFFFF, SH = 0;
 288   unsigned Value;
 289
 290   SDOperand Op0 = N->getOperand(0);
 291   SDOperand Op1 = N->getOperand(1);
 292
 293   unsigned Op0Opc = Op0.getOpcode();
 294   unsigned Op1Opc = Op1.getOpcode();
 295
 296   // Verify that we have the correct opcodes
 297   if (ISD::SHL != Op0Opc && ISD::SRL != Op0Opc && ISD::AND != Op0Opc)
 298     return false;
 299   if (ISD::SHL != Op1Opc && ISD::SRL != Op1Opc && ISD::AND != Op1Opc)
 300     return false;
 301
 302   // Generate Mask value for Target
 303   if (isIntImmediate(Op0.getOperand(1), Value)) {
 304     switch(Op0Opc) {
 305     case ISD::SHL: TgtMask <<= Value; break;
 306     case ISD::SRL: TgtMask >>= Value; break;
 307     case ISD::AND: TgtMask &= Value; break;
 308     }
 309   } else {
 310     return 0;
 311   }
 312
 313   // Generate Mask value for Insert
 314   if (!isIntImmediate(Op1.getOperand(1), Value))
 315     return 0;
 316
 317   switch(Op1Opc) {
 318   case ISD::SHL:
 319     SH = Value;
 320     InsMask <<= SH;
 321     if (Op0Opc == ISD::SRL) IsRotate = true;
 322     break;
 323   case ISD::SRL:
 324     SH = Value;
 325     InsMask >>= SH;
 326     SH = 32-SH;
 327     if (Op0Opc == ISD::SHL) IsRotate = true;
 328     break;
 329   case ISD::AND:
 330     InsMask &= Value;
 331     break;
 332   }
 333
 334   // If both of the inputs are ANDs and one of them has a logical shift by
 335   // constant as its input, make that AND the inserted value so that we can
 336   // combine the shift into the rotate part of the rlwimi instruction
 337   bool IsAndWithShiftOp = false;
 338   if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 339     if (Op1.getOperand(0).getOpcode() == ISD::SHL ||
 340         Op1.getOperand(0).getOpcode() == ISD::SRL) {
 341       if (isIntImmediate(Op1.getOperand(0).getOperand(1), Value)) {
 342         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 343         IsAndWithShiftOp = true;
 344       }
 345     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 346                Op0.getOperand(0).getOpcode() == ISD::SRL) {
 347       if (isIntImmediate(Op0.getOperand(0).getOperand(1), Value)) {
 348         std::swap(Op0, Op1);
 349         std::swap(TgtMask, InsMask);
 350         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 351         IsAndWithShiftOp = true;
 352       }
 353     }
 354   }
 355
 356   // Verify that the Target mask and Insert mask together form a full word mask
 357   // and that the Insert mask is a run of set bits (which implies both are runs
 358   // of set bits).  Given that, Select the arguments and generate the rlwimi
 359   // instruction.
 360   unsigned MB, ME;
 361   if (((TgtMask & InsMask) == 0) && isRunOfOnes(InsMask, MB, ME)) {
 362     bool fullMask = (TgtMask ^ InsMask) == 0xFFFFFFFF;
 363     bool Op0IsAND = Op0Opc == ISD::AND;
 364     // Check for rotlwi / rotrwi here, a special case of bitfield insert
 365     // where both bitfield halves are sourced from the same value.
 366     if (IsRotate && fullMask &&
 367         N->getOperand(0).getOperand(0) == N->getOperand(1).getOperand(0)) {
 368       Op0 = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32,
 369                                   Select(N->getOperand(0).getOperand(0)),
 370                                   getI32Imm(SH), getI32Imm(0), getI32Imm(31));
 371       return Op0.Val;
 372     }
 373     SDOperand Tmp1 = (Op0IsAND && fullMask) ? Select(Op0.getOperand(0))
 374                                             : Select(Op0);
 375     SDOperand Tmp2 = IsAndWithShiftOp ? Select(Op1.getOperand(0).getOperand(0))
 376                                       : Select(Op1.getOperand(0));
 377     Op0 = CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 378                                 getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 379     return Op0.Val;
 380   }
 381   return 0;
 382 }
 383
 384 /// SelectAddrImm - Returns true if the address N can be represented by
 385 /// a base register plus a signed 16-bit displacement [r+imm].
 386 bool PPCDAGToDAGISel::SelectAddrImm(SDOperand N, SDOperand &Disp,
 387                                     SDOperand &Base) {
 388   if (N.getOpcode() == ISD::ADD) {
 389     unsigned imm = 0;
 390     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm)) {
 391       Disp = getI32Imm(imm & 0xFFFF);
 392       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 393         Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 394       } else {
 395         Base = N.getOperand(0);
 396       }
 397       return true; // [r+i]
 398     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 399       // Match LOAD (ADD (X, Lo(G))).
 400       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 401              && "Cannot handle constant offsets yet!");
 402       Disp = N.getOperand(1).getOperand(0);  // The global address.
 403       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 404              Disp.getOpcode() == ISD::TargetConstantPool);
 405       Base = N.getOperand(0);
 406       return true;  // [&g+r]
 407     }
 408     return false;   // [r+r]
 409   }
 410   Disp = getI32Imm(0);
 411   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 412     Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 413   else
 414     Base = N;
 415   return true;      // [r+0]
 416 }
 417
 418 /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 419 /// represented as an indexed [r+r] operation.  Returns false if it can
 420 /// be represented by [r+imm], which are preferred.
 421 bool PPCDAGToDAGISel::SelectAddrIdx(SDOperand N, SDOperand &Base,
 422                                     SDOperand &Index) {
 423   // Check to see if we can represent this as an [r+imm] address instead,
 424   // which will fail if the address is more profitably represented as an
 425   // [r+r] address.
 426   if (SelectAddrImm(N, Base, Index))
 427     return false;
 428
 429   if (N.getOpcode() == ISD::ADD) {
 430     Base = N.getOperand(0);
 431     Index = N.getOperand(1);
 432     return true;
 433   }
 434
 435   Base = CurDAG->getRegister(PPC::R0, MVT::i32);
 436   Index = N;
 437   return true;
 438 }
 439
 440 /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 441 /// represented as an indexed [r+r] operation.
 442 bool PPCDAGToDAGISel::SelectAddrIdxOnly(SDOperand N, SDOperand &Base,
 443                                         SDOperand &Index) {
 444   if (N.getOpcode() == ISD::ADD) {
 445     Base = N.getOperand(0);
 446     Index = N.getOperand(1);
 447     return true;
 448   }
 449
 450   Base = CurDAG->getRegister(PPC::R0, MVT::i32);
 451   Index = N;
 452   return true;
 453 }
 454
 455 /// SelectCC - Select a comparison of the specified values with the specified
 456 /// condition code, returning the CR# of the expression.
 457 SDOperand PPCDAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 458                                     ISD::CondCode CC) {
 459   // Always select the LHS.
 460   LHS = Select(LHS);
 461
 462   // Use U to determine whether the SETCC immediate range is signed or not.
 463   if (MVT::isInteger(LHS.getValueType())) {
 464     bool U = ISD::isUnsignedIntSetCC(CC);
 465     unsigned Imm;
 466     if (isIntImmediate(RHS, Imm) &&
 467         ((U && isUInt16(Imm)) || (!U && isInt16(Imm))))
 468       return CurDAG->getTargetNode(U ? PPC::CMPLWI : PPC::CMPWI, MVT::i32,
 469                                    LHS, getI32Imm(Imm & 0xFFFF));
 470     return CurDAG->getTargetNode(U ? PPC::CMPLW : PPC::CMPW, MVT::i32,
 471                                  LHS, Select(RHS));
 472   } else if (LHS.getValueType() == MVT::f32) {
 473     return CurDAG->getTargetNode(PPC::FCMPUS, MVT::i32, LHS, Select(RHS));
 474   } else {
 475     return CurDAG->getTargetNode(PPC::FCMPUD, MVT::i32, LHS, Select(RHS));
 476   }
 477 }
 478
 479 /// getBCCForSetCC - Returns the PowerPC condition branch mnemonic corresponding
 480 /// to Condition.
 481 static unsigned getBCCForSetCC(ISD::CondCode CC) {
 482   switch (CC) {
 483   default: assert(0 && "Unknown condition!"); abort();
 484   case ISD::SETOEQ:    // FIXME: This is incorrect see PR642.
 485   case ISD::SETEQ:  return PPC::BEQ;
 486   case ISD::SETONE:    // FIXME: This is incorrect see PR642.
 487   case ISD::SETNE:  return PPC::BNE;
 488   case ISD::SETOLT:    // FIXME: This is incorrect see PR642.
 489   case ISD::SETULT:
 490   case ISD::SETLT:  return PPC::BLT;
 491   case ISD::SETOLE:    // FIXME: This is incorrect see PR642.
 492   case ISD::SETULE:
 493   case ISD::SETLE:  return PPC::BLE;
 494   case ISD::SETOGT:    // FIXME: This is incorrect see PR642.
 495   case ISD::SETUGT:
 496   case ISD::SETGT:  return PPC::BGT;
 497   case ISD::SETOGE:    // FIXME: This is incorrect see PR642.
 498   case ISD::SETUGE:
 499   case ISD::SETGE:  return PPC::BGE;
 500
 501   case ISD::SETO:   return PPC::BUN;
 502   case ISD::SETUO:  return PPC::BNU;
 503   }
 504   return 0;
 505 }
 506
 507 /// getCRIdxForSetCC - Return the index of the condition register field
 508 /// associated with the SetCC condition, and whether or not the field is
 509 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 510 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool& Inv) {
 511   switch (CC) {
 512   default: assert(0 && "Unknown condition!"); abort();
 513   case ISD::SETOLT:  // FIXME: This is incorrect see PR642.
 514   case ISD::SETULT:
 515   case ISD::SETLT:  Inv = false;  return 0;
 516   case ISD::SETOGE:  // FIXME: This is incorrect see PR642.
 517   case ISD::SETUGE:
 518   case ISD::SETGE:  Inv = true;   return 0;
 519   case ISD::SETOGT:  // FIXME: This is incorrect see PR642.
 520   case ISD::SETUGT:
 521   case ISD::SETGT:  Inv = false;  return 1;
 522   case ISD::SETOLE:  // FIXME: This is incorrect see PR642.
 523   case ISD::SETULE:
 524   case ISD::SETLE:  Inv = true;   return 1;
 525   case ISD::SETOEQ:  // FIXME: This is incorrect see PR642.
 526   case ISD::SETEQ:  Inv = false;  return 2;
 527   case ISD::SETONE:  // FIXME: This is incorrect see PR642.
 528   case ISD::SETNE:  Inv = true;   return 2;
 529   case ISD::SETO:   Inv = true;   return 3;
 530   case ISD::SETUO:  Inv = false;  return 3;
 531   }
 532   return 0;
 533 }
 534
 535
 536 SDOperand PPCDAGToDAGISel::SelectADD_PARTS(SDOperand Op) {
 537   SDNode *N = Op.Val;
 538   SDOperand LHSL = Select(N->getOperand(0));
 539   SDOperand LHSH = Select(N->getOperand(1));
 540
 541   unsigned Imm;
 542   bool ME = false, ZE = false;
 543   if (isIntImmediate(N->getOperand(3), Imm)) {
 544     ME = (signed)Imm == -1;
 545     ZE = Imm == 0;
 546   }
 547
 548   std::vector<SDOperand> Result;
 549   SDOperand CarryFromLo;
 550   if (isIntImmediate(N->getOperand(2), Imm) &&
 551       ((signed)Imm >= -32768 || (signed)Imm < 32768)) {
 552     // Codegen the low 32 bits of the add.  Interestingly, there is no
 553     // shifted form of add immediate carrying.
 554     CarryFromLo = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 555                                         LHSL, getI32Imm(Imm));
 556   } else {
 557     CarryFromLo = CurDAG->getTargetNode(PPC::ADDC, MVT::i32, MVT::Flag,
 558                                         LHSL, Select(N->getOperand(2)));
 559   }
 560   CarryFromLo = CarryFromLo.getValue(1);
 561
 562   // Codegen the high 32 bits, adding zero, minus one, or the full value
 563   // along with the carry flag produced by addc/addic.
 564   SDOperand ResultHi;
 565   if (ZE)
 566     ResultHi = CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, LHSH, CarryFromLo);
 567   else if (ME)
 568     ResultHi = CurDAG->getTargetNode(PPC::ADDME, MVT::i32, LHSH, CarryFromLo);
 569   else
 570     ResultHi = CurDAG->getTargetNode(PPC::ADDE, MVT::i32, LHSH,
 571                                      Select(N->getOperand(3)), CarryFromLo);
 572   Result.push_back(CarryFromLo.getValue(0));
 573   Result.push_back(ResultHi);
 574
 575   CodeGenMap[Op.getValue(0)] = Result[0];
 576   CodeGenMap[Op.getValue(1)] = Result[1];
 577   return Result[Op.ResNo];
 578 }
 579 SDOperand PPCDAGToDAGISel::SelectSUB_PARTS(SDOperand Op) {
 580   SDNode *N = Op.Val;
 581   SDOperand LHSL = Select(N->getOperand(0));
 582   SDOperand LHSH = Select(N->getOperand(1));
 583   SDOperand RHSL = Select(N->getOperand(2));
 584   SDOperand RHSH = Select(N->getOperand(3));
 585
 586   std::vector<SDOperand> Result;
 587   Result.push_back(CurDAG->getTargetNode(PPC::SUBFC, MVT::i32, MVT::Flag,
 588                                          RHSL, LHSL));
 589   Result.push_back(CurDAG->getTargetNode(PPC::SUBFE, MVT::i32, RHSH, LHSH,
 590                                          Result[0].getValue(1)));
 591   CodeGenMap[Op.getValue(0)] = Result[0];
 592   CodeGenMap[Op.getValue(1)] = Result[1];
 593   return Result[Op.ResNo];
 594 }
 595
 596 SDOperand PPCDAGToDAGISel::SelectSETCC(SDOperand Op) {
 597   SDNode *N = Op.Val;
 598   unsigned Imm;
 599   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 600   if (isIntImmediate(N->getOperand(1), Imm)) {
 601     // We can codegen setcc op, imm very efficiently compared to a brcond.
 602     // Check for those cases here.
 603     // setcc op, 0
 604     if (Imm == 0) {
 605       SDOperand Op = Select(N->getOperand(0));
 606       switch (CC) {
 607       default: break;
 608       case ISD::SETEQ:
 609         Op = CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op);
 610         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(27),
 611                                     getI32Imm(5), getI32Imm(31));
 612       case ISD::SETNE: {
 613         SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 614                                              Op, getI32Imm(~0U));
 615         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 616                                     AD.getValue(1));
 617       }
 618       case ISD::SETLT:
 619         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 620                                     getI32Imm(31), getI32Imm(31));
 621       case ISD::SETGT: {
 622         SDOperand T = CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op);
 623         T = CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op);;
 624         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, T, getI32Imm(1),
 625                                     getI32Imm(31), getI32Imm(31));
 626       }
 627       }
 628     } else if (Imm == ~0U) {        // setcc op, -1
 629       SDOperand Op = Select(N->getOperand(0));
 630       switch (CC) {
 631       default: break;
 632       case ISD::SETEQ:
 633         Op = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 634                                    Op, getI32Imm(1));
 635         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 636                                     CurDAG->getTargetNode(PPC::LI, MVT::i32,
 637                                                           getI32Imm(0)),
 638                                     Op.getValue(1));
 639       case ISD::SETNE: {
 640         Op = CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op);
 641         SDOperand AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 642                                              Op, getI32Imm(~0U));
 643         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 644                                     AD.getValue(1));
 645       }
 646       case ISD::SETLT: {
 647         SDOperand AD = CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 648                                              getI32Imm(1));
 649         SDOperand AN = CurDAG->getTargetNode(PPC::AND, MVT::i32, AD, Op);
 650         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, AN, getI32Imm(1),
 651                                     getI32Imm(31), getI32Imm(31));
 652       }
 653       case ISD::SETGT:
 654         Op = CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 655                                    getI32Imm(31), getI32Imm(31));
 656         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op, getI32Imm(1));
 657       }
 658     }
 659   }
 660
 661   bool Inv;
 662   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 663   SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 664   SDOperand IntCR;
 665
 666   // Force the ccreg into CR7.
 667   SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 668
 669   SDOperand InFlag(0, 0);  // Null incoming flag value.
 670   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), CR7Reg, CCReg,
 671                                InFlag).getValue(1);
 672
 673   if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
 674     IntCR = CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg, CCReg);
 675   else
 676     IntCR = CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg);
 677
 678   if (!Inv) {
 679     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, IntCR,
 680                                 getI32Imm((32-(3-Idx)) & 31),
 681                                 getI32Imm(31), getI32Imm(31));
 682   } else {
 683     SDOperand Tmp =
 684     CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, IntCR,
 685                           getI32Imm((32-(3-Idx)) & 31),
 686                           getI32Imm(31),getI32Imm(31));
 687     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 688   }
 689 }
 690
 691 /// isCallCompatibleAddress - Return true if the specified 32-bit value is
 692 /// representable in the immediate field of a Bx instruction.
 693 static bool isCallCompatibleAddress(ConstantSDNode *C) {
 694   int Addr = C->getValue();
 695   if (Addr & 3) return false;  // Low 2 bits are implicitly zero.
 696   return (Addr << 6 >> 6) == Addr;  // Top 6 bits have to be sext of immediate.
 697 }
 698
 699 SDOperand PPCDAGToDAGISel::SelectCALL(SDOperand Op) {
 700   SDNode *N = Op.Val;
 701   SDOperand Chain = Select(N->getOperand(0));
 702
 703   unsigned CallOpcode;
 704   std::vector<SDOperand> CallOperands;
 705
 706   if (GlobalAddressSDNode *GASD =
 707       dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
 708     CallOpcode = PPC::BL;
 709     CallOperands.push_back(N->getOperand(1));
 710   } else if (ExternalSymbolSDNode *ESSDN =
 711              dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
 712     CallOpcode = PPC::BL;
 713     CallOperands.push_back(N->getOperand(1));
 714   } else if (isa<ConstantSDNode>(N->getOperand(1)) &&
 715              isCallCompatibleAddress(cast<ConstantSDNode>(N->getOperand(1)))) {
 716     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(1));
 717     CallOpcode = PPC::BLA;
 718     CallOperands.push_back(getI32Imm((int)C->getValue() >> 2));
 719   } else {
 720     // Copy the callee address into the CTR register.
 721     SDOperand Callee = Select(N->getOperand(1));
 722     Chain = CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Callee, Chain);
 723
 724     // Copy the callee address into R12 on darwin.
 725     SDOperand R12 = CurDAG->getRegister(PPC::R12, MVT::i32);
 726     Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R12, Callee);
 727
 728     CallOperands.push_back(R12);
 729     CallOpcode = PPC::BCTRL;
 730   }
 731
 732   unsigned GPR_idx = 0, FPR_idx = 0;
 733   static const unsigned GPR[] = {
 734     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
 735     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
 736   };
 737   static const unsigned FPR[] = {
 738     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
 739     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
 740   };
 741
 742   SDOperand InFlag;  // Null incoming flag value.
 743
 744   for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
 745     unsigned DestReg = 0;
 746     MVT::ValueType RegTy = N->getOperand(i).getValueType();
 747     if (RegTy == MVT::i32) {
 748       assert(GPR_idx < 8 && "Too many int args");
 749       DestReg = GPR[GPR_idx++];
 750     } else {
 751       assert(MVT::isFloatingPoint(N->getOperand(i).getValueType()) &&
 752              "Unpromoted integer arg?");
 753       assert(FPR_idx < 13 && "Too many fp args");
 754       DestReg = FPR[FPR_idx++];
 755     }
 756
 757     if (N->getOperand(i).getOpcode() != ISD::UNDEF) {
 758       SDOperand Val = Select(N->getOperand(i));
 759       Chain = CurDAG->getCopyToReg(Chain, DestReg, Val, InFlag);
 760       InFlag = Chain.getValue(1);
 761       CallOperands.push_back(CurDAG->getRegister(DestReg, RegTy));
 762     }
 763   }
 764
 765   // Finally, once everything is in registers to pass to the call, emit the
 766   // call itself.
 767   if (InFlag.Val)
 768     CallOperands.push_back(InFlag);   // Strong dep on register copies.
 769   else
 770     CallOperands.push_back(Chain);    // Weak dep on whatever occurs before
 771   Chain = CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
 772                                 CallOperands);
 773
 774   std::vector<SDOperand> CallResults;
 775
 776   // If the call has results, copy the values out of the ret val registers.
 777   switch (N->getValueType(0)) {
 778     default: assert(0 && "Unexpected ret value!");
 779     case MVT::Other: break;
 780     case MVT::i32:
 781       if (N->getValueType(1) == MVT::i32) {
 782         Chain = CurDAG->getCopyFromReg(Chain, PPC::R4, MVT::i32,
 783                                        Chain.getValue(1)).getValue(1);
 784         CallResults.push_back(Chain.getValue(0));
 785         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 786                                        Chain.getValue(2)).getValue(1);
 787         CallResults.push_back(Chain.getValue(0));
 788       } else {
 789         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 790                                        Chain.getValue(1)).getValue(1);
 791         CallResults.push_back(Chain.getValue(0));
 792       }
 793       break;
 794     case MVT::f32:
 795     case MVT::f64:
 796       Chain = CurDAG->getCopyFromReg(Chain, PPC::F1, N->getValueType(0),
 797                                      Chain.getValue(1)).getValue(1);
 798       CallResults.push_back(Chain.getValue(0));
 799       break;
 800   }
 801
 802   CallResults.push_back(Chain);
 803   for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 804     CodeGenMap[Op.getValue(i)] = CallResults[i];
 805   return CallResults[Op.ResNo];
 806 }
 807
 808 // Select - Convert the specified operand from a target-independent to a
 809 // target-specific node if it hasn't already been changed.
 810 SDOperand PPCDAGToDAGISel::Select(SDOperand Op) {
 811   SDNode *N = Op.Val;
 812   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 813       N->getOpcode() < PPCISD::FIRST_NUMBER)
 814     return Op;   // Already selected.
 815
 816   // If this has already been converted, use it.
 817   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 818   if (CGMI != CodeGenMap.end()) return CGMI->second;
 819
 820   switch (N->getOpcode()) {
 821   default: break;
 822   case ISD::ADD_PARTS:          return SelectADD_PARTS(Op);
 823   case ISD::SUB_PARTS:          return SelectSUB_PARTS(Op);
 824   case ISD::SETCC:              return SelectSETCC(Op);
 825   case PPCISD::CALL:            return SelectCALL(Op);
 826   case PPCISD::GlobalBaseReg:   return getGlobalBaseReg();
 827
 828   case ISD::FrameIndex: {
 829     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 830     if (N->hasOneUse())
 831       return CurDAG->SelectNodeTo(N, PPC::ADDI, MVT::i32,
 832                                   CurDAG->getTargetFrameIndex(FI, MVT::i32),
 833                                   getI32Imm(0));
 834     return CodeGenMap[Op] =
 835       CurDAG->getTargetNode(PPC::ADDI, MVT::i32,
 836                             CurDAG->getTargetFrameIndex(FI, MVT::i32),
 837                             getI32Imm(0));
 838   }
 839   case ISD::SDIV: {
 840     // FIXME: since this depends on the setting of the carry flag from the srawi
 841     //        we should really be making notes about that for the scheduler.
 842     // FIXME: It sure would be nice if we could cheaply recognize the
 843     //        srl/add/sra pattern the dag combiner will generate for this as
 844     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 845     unsigned Imm;
 846     if (isIntImmediate(N->getOperand(1), Imm)) {
 847       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 848         SDOperand Op =
 849           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 850                                 Select(N->getOperand(0)),
 851                                 getI32Imm(Log2_32(Imm)));
 852         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 853                                     Op.getValue(0), Op.getValue(1));
 854       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 855         SDOperand Op =
 856           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 857                                 Select(N->getOperand(0)),
 858                                 getI32Imm(Log2_32(-Imm)));
 859         SDOperand PT =
 860           CurDAG->getTargetNode(PPC::ADDZE, MVT::i32, Op.getValue(0),
 861                                 Op.getValue(1));
 862         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 863       }
 864     }
 865
 866     // Other cases are autogenerated.
 867     break;
 868   }
 869   case ISD::AND: {
 870     unsigned Imm, Imm2;
 871     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 872     // with a mask, emit rlwinm
 873     if (isIntImmediate(N->getOperand(1), Imm) && (isShiftedMask_32(Imm) ||
 874                                                   isShiftedMask_32(~Imm))) {
 875       SDOperand Val;
 876       unsigned SH, MB, ME;
 877       if (isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
 878         Val = Select(N->getOperand(0).getOperand(0));
 879       } else if (Imm == 0) {
 880         // AND X, 0 -> 0, not "rlwinm 32".
 881         return Select(N->getOperand(1));
 882       } else {
 883         Val = Select(N->getOperand(0));
 884         isRunOfOnes(Imm, MB, ME);
 885         SH = 0;
 886       }
 887       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Val, getI32Imm(SH),
 888                                   getI32Imm(MB), getI32Imm(ME));
 889     }
 890     // ISD::OR doesn't get all the bitfield insertion fun.
 891     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
 892     if (isIntImmediate(N->getOperand(1), Imm) &&
 893         N->getOperand(0).getOpcode() == ISD::OR &&
 894         isIntImmediate(N->getOperand(0).getOperand(1), Imm2)) {
 895       unsigned MB, ME;
 896       Imm = ~(Imm^Imm2);
 897       if (isRunOfOnes(Imm, MB, ME)) {
 898         SDOperand Tmp1 = Select(N->getOperand(0).getOperand(0));
 899         SDOperand Tmp2 = Select(N->getOperand(0).getOperand(1));
 900         return CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 901                                      getI32Imm(0), getI32Imm(MB), getI32Imm(ME));
 902       }
 903     }
 904
 905     // Other cases are autogenerated.
 906     break;
 907   }
 908   case ISD::OR:
 909     if (SDNode *I = SelectBitfieldInsert(N))
 910       return CodeGenMap[Op] = SDOperand(I, 0);
 911
 912     // Other cases are autogenerated.
 913     break;
 914   case ISD::SHL: {
 915     unsigned Imm, SH, MB, ME;
 916     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 917         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 918       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 919                                   Select(N->getOperand(0).getOperand(0)),
 920                                   getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 921     }
 922
 923     // Other cases are autogenerated.
 924     break;
 925   }
 926   case ISD::SRL: {
 927     unsigned Imm, SH, MB, ME;
 928     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
 929         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
 930       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
 931                                   Select(N->getOperand(0).getOperand(0)),
 932                                   getI32Imm(SH & 0x1F), getI32Imm(MB),
 933                                   getI32Imm(ME));
 934     }
 935
 936     // Other cases are autogenerated.
 937     break;
 938   }
 939   case ISD::SELECT_CC: {
 940     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
 941
 942     // handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
 943     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
 944       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
 945         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
 946           if (N1C->isNullValue() && N3C->isNullValue() &&
 947               N2C->getValue() == 1ULL && CC == ISD::SETNE) {
 948             SDOperand LHS = Select(N->getOperand(0));
 949             SDOperand Tmp =
 950               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 951                                     LHS, getI32Imm(~0U));
 952             return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, Tmp, LHS,
 953                                         Tmp.getValue(1));
 954           }
 955
 956     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 957     unsigned BROpc = getBCCForSetCC(CC);
 958
 959     bool isFP = MVT::isFloatingPoint(N->getValueType(0));
 960     unsigned SelectCCOp;
 961     if (MVT::isInteger(N->getValueType(0)))
 962       SelectCCOp = PPC::SELECT_CC_Int;
 963     else if (N->getValueType(0) == MVT::f32)
 964       SelectCCOp = PPC::SELECT_CC_F4;
 965     else
 966       SelectCCOp = PPC::SELECT_CC_F8;
 967     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), CCReg,
 968                                 Select(N->getOperand(2)),
 969                                 Select(N->getOperand(3)),
 970                                 getI32Imm(BROpc));
 971   }
 972   case ISD::BR_CC:
 973   case ISD::BRTWOWAY_CC: {
 974     SDOperand Chain = Select(N->getOperand(0));
 975     MachineBasicBlock *Dest =
 976       cast<BasicBlockSDNode>(N->getOperand(4))->getBasicBlock();
 977     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
 978     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
 979
 980     // If this is a two way branch, then grab the fallthrough basic block
 981     // argument and build a PowerPC branch pseudo-op, suitable for long branch
 982     // conversion if necessary by the branch selection pass.  Otherwise, emit a
 983     // standard conditional branch.
 984     if (N->getOpcode() == ISD::BRTWOWAY_CC) {
 985       SDOperand CondTrueBlock = N->getOperand(4);
 986       SDOperand CondFalseBlock = N->getOperand(5);
 987
 988       // If the false case is the current basic block, then this is a self loop.
 989       // We do not want to emit "Loop: ... brcond Out; br Loop", as it adds an
 990       // extra dispatch group to the loop.  Instead, invert the condition and
 991       // emit "Loop: ... br!cond Loop; br Out
 992       if (cast<BasicBlockSDNode>(CondFalseBlock)->getBasicBlock() == BB) {
 993         std::swap(CondTrueBlock, CondFalseBlock);
 994         CC = getSetCCInverse(CC,
 995                              MVT::isInteger(N->getOperand(2).getValueType()));
 996       }
 997
 998       unsigned Opc = getBCCForSetCC(CC);
 999       SDOperand CB = CurDAG->getTargetNode(PPC::COND_BRANCH, MVT::Other,
1000                                            CondCode, getI32Imm(Opc),
1001                                            CondTrueBlock, CondFalseBlock,
1002                                            Chain);
1003       return CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, CondFalseBlock, CB);
1004     } else {
1005       // Iterate to the next basic block
1006       ilist<MachineBasicBlock>::iterator It = BB;
1007       ++It;
1008
1009       // If the fallthrough path is off the end of the function, which would be
1010       // undefined behavior, set it to be the same as the current block because
1011       // we have nothing better to set it to, and leaving it alone will cause
1012       // the PowerPC Branch Selection pass to crash.
1013       if (It == BB->getParent()->end()) It = Dest;
1014       return CurDAG->SelectNodeTo(N, PPC::COND_BRANCH, MVT::Other, CondCode,
1015                                   getI32Imm(getBCCForSetCC(CC)),
1016                                   N->getOperand(4), CurDAG->getBasicBlock(It),
1017                                   Chain);
1018     }
1019   }
1020   }
1021
1022   return SelectCode(Op);
1023 }
1024
1025
1026 /// createPPCISelDag - This pass converts a legalized DAG into a
1027 /// PowerPC-specific DAG, ready for instruction scheduling.
1028 ///
1029 FunctionPass *llvm::createPPCISelDag(TargetMachine &TM) {
1030   return new PPCDAGToDAGISel(TM);
1031 }
1032