lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "PPC.h"
  16 #include "PPCTargetMachine.h"
  17 #include "PPCISelLowering.h"
  18 #include "PPCHazardRecognizers.h"
  19 #include "llvm/CodeGen/MachineInstrBuilder.h"
  20 #include "llvm/CodeGen/MachineFunction.h"
  21 #include "llvm/CodeGen/SSARegMap.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/Target/TargetOptions.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/Constants.h"
  27 #include "llvm/GlobalValue.h"
  28 #include "llvm/Support/Debug.h"
  29 #include "llvm/Support/MathExtras.h"
  30 #include <iostream>
  31 #include <set>
  32 using namespace llvm;
  33
  34 namespace {
  35   Statistic<> FrameOff("ppc-codegen", "Number of frame idx offsets collapsed");
  36
  37   //===--------------------------------------------------------------------===//
  38   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  39   /// instructions for SelectionDAG operations.
  40   ///
  41   class PPCDAGToDAGISel : public SelectionDAGISel {
  42     PPCTargetLowering PPCLowering;
  43     unsigned GlobalBaseReg;
  44   public:
  45     PPCDAGToDAGISel(TargetMachine &TM)
  46       : SelectionDAGISel(PPCLowering), PPCLowering(TM) {}
  47
  48     virtual bool runOnFunction(Function &Fn) {
  49       // Make sure we re-emit a set of the global base reg if necessary
  50       GlobalBaseReg = 0;
  51       return SelectionDAGISel::runOnFunction(Fn);
  52     }
  53
  54     /// getI32Imm - Return a target constant with the specified value, of type
  55     /// i32.
  56     inline SDOperand getI32Imm(unsigned Imm) {
  57       return CurDAG->getTargetConstant(Imm, MVT::i32);
  58     }
  59
  60     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  61     /// base register.  Return the virtual register that holds this value.
  62     SDOperand getGlobalBaseReg();
  63
  64     // Select - Convert the specified operand from a target-independent to a
  65     // target-specific node if it hasn't already been changed.
  66     void Select(SDOperand &Result, SDOperand Op);
  67
  68     SDNode *SelectBitfieldInsert(SDNode *N);
  69
  70     /// SelectCC - Select a comparison of the specified values with the
  71     /// specified condition code, returning the CR# of the expression.
  72     SDOperand SelectCC(SDOperand LHS, SDOperand RHS, ISD::CondCode CC);
  73
  74     /// SelectAddrImm - Returns true if the address N can be represented by
  75     /// a base register plus a signed 16-bit displacement [r+imm].
  76     bool SelectAddrImm(SDOperand N, SDOperand &Disp, SDOperand &Base);
  77
  78     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
  79     /// represented as an indexed [r+r] operation.  Returns false if it can
  80     /// be represented by [r+imm], which are preferred.
  81     bool SelectAddrIdx(SDOperand N, SDOperand &Base, SDOperand &Index);
  82
  83     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
  84     /// represented as an indexed [r+r] operation.
  85     bool SelectAddrIdxOnly(SDOperand N, SDOperand &Base, SDOperand &Index);
  86
  87     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
  88     /// inline asm expressions.
  89     virtual bool SelectInlineAsmMemoryOperand(const SDOperand &Op,
  90                                               char ConstraintCode,
  91                                               std::vector<SDOperand> &OutOps,
  92                                               SelectionDAG &DAG) {
  93       SDOperand Op0, Op1;
  94       switch (ConstraintCode) {
  95       default: return true;
  96       case 'm':   // memory
  97         if (!SelectAddrIdx(Op, Op0, Op1))
  98           SelectAddrImm(Op, Op0, Op1);
  99         break;
 100       case 'o':   // offsetable
 101         if (!SelectAddrImm(Op, Op0, Op1)) {
 102           Select(Op0, Op);     // r+0.
 103           Op1 = getI32Imm(0);
 104         }
 105         break;
 106       case 'v':   // not offsetable
 107         SelectAddrIdxOnly(Op, Op0, Op1);
 108         break;
 109       }
 110
 111       OutOps.push_back(Op0);
 112       OutOps.push_back(Op1);
 113       return false;
 114     }
 115
 116     SDOperand BuildSDIVSequence(SDNode *N);
 117     SDOperand BuildUDIVSequence(SDNode *N);
 118
 119     /// InstructionSelectBasicBlock - This callback is invoked by
 120     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 121     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
 122
 123     virtual const char *getPassName() const {
 124       return "PowerPC DAG->DAG Pattern Instruction Selection";
 125     }
 126
 127     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for this
 128     /// target when scheduling the DAG.
 129     virtual HazardRecognizer *CreateTargetHazardRecognizer() {
 130       // Should use subtarget info to pick the right hazard recognizer.  For
 131       // now, always return a PPC970 recognizer.
 132       const TargetInstrInfo *II = PPCLowering.getTargetMachine().getInstrInfo();
 133       assert(II && "No InstrInfo?");
 134       return new PPCHazardRecognizer970(*II);
 135     }
 136
 137 // Include the pieces autogenerated from the target description.
 138 #include "PPCGenDAGISel.inc"
 139
 140 private:
 141     SDOperand SelectSETCC(SDOperand Op);
 142     SDOperand SelectCALL(SDOperand Op);
 143   };
 144 }
 145
 146 /// InstructionSelectBasicBlock - This callback is invoked by
 147 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 148 void PPCDAGToDAGISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
 149   DEBUG(BB->dump());
 150
 151   // The selection process is inherently a bottom-up recursive process (users
 152   // select their uses before themselves).  Given infinite stack space, we
 153   // could just start selecting on the root and traverse the whole graph.  In
 154   // practice however, this causes us to run out of stack space on large basic
 155   // blocks.  To avoid this problem, select the entry node, then all its uses,
 156   // iteratively instead of recursively.
 157   std::vector<SDOperand> Worklist;
 158   Worklist.push_back(DAG.getEntryNode());
 159
 160   // Note that we can do this in the PPC target (scanning forward across token
 161   // chain edges) because no nodes ever get folded across these edges.  On a
 162   // target like X86 which supports load/modify/store operations, this would
 163   // have to be more careful.
 164   while (!Worklist.empty()) {
 165     SDOperand Node = Worklist.back();
 166     Worklist.pop_back();
 167
 168     // Chose from the least deep of the top two nodes.
 169     if (!Worklist.empty() &&
 170         Worklist.back().Val->getNodeDepth() < Node.Val->getNodeDepth())
 171       std::swap(Worklist.back(), Node);
 172
 173     if ((Node.Val->getOpcode() >= ISD::BUILTIN_OP_END &&
 174          Node.Val->getOpcode() < PPCISD::FIRST_NUMBER) ||
 175         CodeGenMap.count(Node)) continue;
 176
 177     for (SDNode::use_iterator UI = Node.Val->use_begin(),
 178          E = Node.Val->use_end(); UI != E; ++UI) {
 179       // Scan the values.  If this use has a value that is a token chain, add it
 180       // to the worklist.
 181       SDNode *User = *UI;
 182       for (unsigned i = 0, e = User->getNumValues(); i != e; ++i)
 183         if (User->getValueType(i) == MVT::Other) {
 184           Worklist.push_back(SDOperand(User, i));
 185           break;
 186         }
 187     }
 188
 189     // Finally, legalize this node.
 190     SDOperand Dummy;
 191     Select(Dummy, Node);
 192   }
 193
 194   // Select target instructions for the DAG.
 195   DAG.setRoot(SelectRoot(DAG.getRoot()));
 196   CodeGenMap.clear();
 197   DAG.RemoveDeadNodes();
 198
 199   // Emit machine code to BB.
 200   ScheduleAndEmitDAG(DAG);
 201
 202   // Check to see if this function uses vector registers, which means we have to
 203   // save and restore the VRSAVE register and update it with the regs we use.
 204   //
 205   // In this case, there will be virtual registers of vector type type created
 206   // by the scheduler.  Detect them now.
 207   SSARegMap *RegMap = DAG.getMachineFunction().getSSARegMap();
 208   bool HasVectorVReg = false;
 209   for (unsigned i = MRegisterInfo::FirstVirtualRegister,
 210        e = RegMap->getLastVirtReg(); i != e; ++i)
 211     if (RegMap->getRegClass(i) == &PPC::VRRCRegClass) {
 212       HasVectorVReg = true;
 213       break;
 214     }
 215
 216   // If we have a vector register, we want to emit code into the entry and exit
 217   // blocks to save and restore the VRSAVE register.  We do this here (instead
 218   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 219   //
 220   // 1. This (trivially) reduces the load on the register allocator, by not
 221   //    having to represent the live range of the VRSAVE register.
 222   // 2. This (more significantly) allows us to create a temporary virtual
 223   //    register to hold the saved VRSAVE value, allowing this temporary to be
 224   //    register allocated, instead of forcing it to be spilled to the stack.
 225   if (HasVectorVReg) {
 226     // Create two vregs - one to hold the VRSAVE register that is live-in to the
 227     // function and one for the value after having bits or'd into it.
 228     unsigned InVRSAVE = RegMap->createVirtualRegister(&PPC::GPRCRegClass);
 229     unsigned UpdatedVRSAVE = RegMap->createVirtualRegister(&PPC::GPRCRegClass);
 230
 231     MachineFunction &MF = DAG.getMachineFunction();
 232     MachineBasicBlock &EntryBB = *MF.begin();
 233     // Emit the following code into the entry block:
 234     // InVRSAVE = MFVRSAVE
 235     // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 236     // MTVRSAVE UpdatedVRSAVE
 237     MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 238     BuildMI(EntryBB, IP, PPC::MFVRSAVE, 0, InVRSAVE);
 239     BuildMI(EntryBB, IP, PPC::UPDATE_VRSAVE, 1, UpdatedVRSAVE).addReg(InVRSAVE);
 240     BuildMI(EntryBB, IP, PPC::MTVRSAVE, 1).addReg(UpdatedVRSAVE);
 241
 242     // Find all return blocks, outputting a restore in each epilog.
 243     const TargetInstrInfo &TII = *DAG.getTarget().getInstrInfo();
 244     for (MachineFunction::iterator BB = MF.begin(), E = MF.end(); BB != E; ++BB)
 245       if (!BB->empty() && TII.isReturn(BB->back().getOpcode())) {
 246         IP = BB->end(); --IP;
 247
 248         // Skip over all terminator instructions, which are part of the return
 249         // sequence.
 250         MachineBasicBlock::iterator I2 = IP;
 251         while (I2 != BB->begin() && TII.isTerminatorInstr((--I2)->getOpcode()))
 252           IP = I2;
 253
 254         // Emit: MTVRSAVE InVRSave
 255         BuildMI(*BB, IP, PPC::MTVRSAVE, 1).addReg(InVRSAVE);
 256       }
 257   }
 258 }
 259
 260 /// getGlobalBaseReg - Output the instructions required to put the
 261 /// base address to use for accessing globals into a register.
 262 ///
 263 SDOperand PPCDAGToDAGISel::getGlobalBaseReg() {
 264   if (!GlobalBaseReg) {
 265     // Insert the set of GlobalBaseReg into the first MBB of the function
 266     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 267     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 268     SSARegMap *RegMap = BB->getParent()->getSSARegMap();
 269     // FIXME: when we get to LP64, we will need to create the appropriate
 270     // type of register here.
 271     GlobalBaseReg = RegMap->createVirtualRegister(PPC::GPRCRegisterClass);
 272     BuildMI(FirstMBB, MBBI, PPC::MovePCtoLR, 0, PPC::LR);
 273     BuildMI(FirstMBB, MBBI, PPC::MFLR, 1, GlobalBaseReg);
 274   }
 275   return CurDAG->getRegister(GlobalBaseReg, MVT::i32);
 276 }
 277
 278
 279 // isIntImmediate - This method tests to see if a constant operand.
 280 // If so Imm will receive the 32 bit value.
 281 static bool isIntImmediate(SDNode *N, unsigned& Imm) {
 282   if (N->getOpcode() == ISD::Constant) {
 283     Imm = cast<ConstantSDNode>(N)->getValue();
 284     return true;
 285   }
 286   return false;
 287 }
 288
 289 // isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s with
 290 // any number of 0s on either side.  The 1s are allowed to wrap from LSB to
 291 // MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.  0x0F0F0000 is
 292 // not, since all 1s are not contiguous.
 293 static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 294   if (isShiftedMask_32(Val)) {
 295     // look for the first non-zero bit
 296     MB = CountLeadingZeros_32(Val);
 297     // look for the first zero bit after the run of ones
 298     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 299     return true;
 300   } else {
 301     Val = ~Val; // invert mask
 302     if (isShiftedMask_32(Val)) {
 303       // effectively look for the first zero bit
 304       ME = CountLeadingZeros_32(Val) - 1;
 305       // effectively look for the first one bit after the run of zeros
 306       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 307       return true;
 308     }
 309   }
 310   // no run present
 311   return false;
 312 }
 313
 314 // isRotateAndMask - Returns true if Mask and Shift can be folded into a rotate
 315 // and mask opcode and mask operation.
 316 static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
 317                             unsigned &SH, unsigned &MB, unsigned &ME) {
 318   // Don't even go down this path for i64, since different logic will be
 319   // necessary for rldicl/rldicr/rldimi.
 320   if (N->getValueType(0) != MVT::i32)
 321     return false;
 322
 323   unsigned Shift  = 32;
 324   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 325   unsigned Opcode = N->getOpcode();
 326   if (N->getNumOperands() != 2 ||
 327       !isIntImmediate(N->getOperand(1).Val, Shift) || (Shift > 31))
 328     return false;
 329
 330   if (Opcode == ISD::SHL) {
 331     // apply shift left to mask if it comes first
 332     if (IsShiftMask) Mask = Mask << Shift;
 333     // determine which bits are made indeterminant by shift
 334     Indeterminant = ~(0xFFFFFFFFu << Shift);
 335   } else if (Opcode == ISD::SRL) {
 336     // apply shift right to mask if it comes first
 337     if (IsShiftMask) Mask = Mask >> Shift;
 338     // determine which bits are made indeterminant by shift
 339     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 340     // adjust for the left rotate
 341     Shift = 32 - Shift;
 342   } else {
 343     return false;
 344   }
 345
 346   // if the mask doesn't intersect any Indeterminant bits
 347   if (Mask && !(Mask & Indeterminant)) {
 348     SH = Shift;
 349     // make sure the mask is still a mask (wrap arounds may not be)
 350     return isRunOfOnes(Mask, MB, ME);
 351   }
 352   return false;
 353 }
 354
 355 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 356 // opcode and that it has a immediate integer right operand.
 357 // If so Imm will receive the 32 bit value.
 358 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 359   return N->getOpcode() == Opc && isIntImmediate(N->getOperand(1).Val, Imm);
 360 }
 361
 362 // isIntImmediate - This method tests to see if a constant operand.
 363 // If so Imm will receive the 32 bit value.
 364 static bool isIntImmediate(SDOperand N, unsigned& Imm) {
 365   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N)) {
 366     Imm = (unsigned)CN->getSignExtended();
 367     return true;
 368   }
 369   return false;
 370 }
 371
 372 /// SelectBitfieldInsert - turn an or of two masked values into
 373 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 374 /// Returns true on success, false if the caller still needs to select OR.
 375 ///
 376 /// Patterns matched:
 377 /// 1. or shl, and   5. or and, and
 378 /// 2. or and, shl   6. or shl, shr
 379 /// 3. or shr, and   7. or shr, shl
 380 /// 4. or and, shr
 381 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 382   bool IsRotate = false;
 383   unsigned TgtMask = 0xFFFFFFFF, InsMask = 0xFFFFFFFF, SH = 0;
 384   unsigned Value;
 385
 386   SDOperand Op0 = N->getOperand(0);
 387   SDOperand Op1 = N->getOperand(1);
 388
 389   unsigned Op0Opc = Op0.getOpcode();
 390   unsigned Op1Opc = Op1.getOpcode();
 391
 392   // Verify that we have the correct opcodes
 393   if (ISD::SHL != Op0Opc && ISD::SRL != Op0Opc && ISD::AND != Op0Opc)
 394     return false;
 395   if (ISD::SHL != Op1Opc && ISD::SRL != Op1Opc && ISD::AND != Op1Opc)
 396     return false;
 397
 398   // Generate Mask value for Target
 399   if (isIntImmediate(Op0.getOperand(1), Value)) {
 400     switch(Op0Opc) {
 401     case ISD::SHL: TgtMask <<= Value; break;
 402     case ISD::SRL: TgtMask >>= Value; break;
 403     case ISD::AND: TgtMask &= Value; break;
 404     }
 405   } else {
 406     return 0;
 407   }
 408
 409   // Generate Mask value for Insert
 410   if (!isIntImmediate(Op1.getOperand(1), Value))
 411     return 0;
 412
 413   switch(Op1Opc) {
 414   case ISD::SHL:
 415     SH = Value;
 416     InsMask <<= SH;
 417     if (Op0Opc == ISD::SRL) IsRotate = true;
 418     break;
 419   case ISD::SRL:
 420     SH = Value;
 421     InsMask >>= SH;
 422     SH = 32-SH;
 423     if (Op0Opc == ISD::SHL) IsRotate = true;
 424     break;
 425   case ISD::AND:
 426     InsMask &= Value;
 427     break;
 428   }
 429
 430   // If both of the inputs are ANDs and one of them has a logical shift by
 431   // constant as its input, make that AND the inserted value so that we can
 432   // combine the shift into the rotate part of the rlwimi instruction
 433   bool IsAndWithShiftOp = false;
 434   if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 435     if (Op1.getOperand(0).getOpcode() == ISD::SHL ||
 436         Op1.getOperand(0).getOpcode() == ISD::SRL) {
 437       if (isIntImmediate(Op1.getOperand(0).getOperand(1), Value)) {
 438         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 439         IsAndWithShiftOp = true;
 440       }
 441     } else if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 442                Op0.getOperand(0).getOpcode() == ISD::SRL) {
 443       if (isIntImmediate(Op0.getOperand(0).getOperand(1), Value)) {
 444         std::swap(Op0, Op1);
 445         std::swap(TgtMask, InsMask);
 446         SH = Op1.getOperand(0).getOpcode() == ISD::SHL ? Value : 32 - Value;
 447         IsAndWithShiftOp = true;
 448       }
 449     }
 450   }
 451
 452   // Verify that the Target mask and Insert mask together form a full word mask
 453   // and that the Insert mask is a run of set bits (which implies both are runs
 454   // of set bits).  Given that, Select the arguments and generate the rlwimi
 455   // instruction.
 456   unsigned MB, ME;
 457   if (((TgtMask & InsMask) == 0) && isRunOfOnes(InsMask, MB, ME)) {
 458     bool fullMask = (TgtMask ^ InsMask) == 0xFFFFFFFF;
 459     bool Op0IsAND = Op0Opc == ISD::AND;
 460     // Check for rotlwi / rotrwi here, a special case of bitfield insert
 461     // where both bitfield halves are sourced from the same value.
 462     if (IsRotate && fullMask &&
 463         N->getOperand(0).getOperand(0) == N->getOperand(1).getOperand(0)) {
 464       SDOperand Tmp;
 465       Select(Tmp, N->getOperand(0).getOperand(0));
 466       return CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Tmp,
 467                                    getI32Imm(SH), getI32Imm(0), getI32Imm(31));
 468     }
 469     SDOperand Tmp1, Tmp2;
 470     Select(Tmp1, ((Op0IsAND && fullMask) ? Op0.getOperand(0) : Op0));
 471     Select(Tmp2, (IsAndWithShiftOp ? Op1.getOperand(0).getOperand(0)
 472                                    : Op1.getOperand(0)));
 473     return CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Tmp1, Tmp2,
 474                                  getI32Imm(SH), getI32Imm(MB), getI32Imm(ME));
 475   }
 476   return 0;
 477 }
 478
 479 /// SelectAddrImm - Returns true if the address N can be represented by
 480 /// a base register plus a signed 16-bit displacement [r+imm].
 481 bool PPCDAGToDAGISel::SelectAddrImm(SDOperand N, SDOperand &Disp,
 482                                     SDOperand &Base) {
 483   // If this can be more profitably realized as r+r, fail.
 484   if (SelectAddrIdx(N, Disp, Base))
 485     return false;
 486
 487   if (N.getOpcode() == ISD::ADD) {
 488     unsigned imm = 0;
 489     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm)) {
 490       Disp = getI32Imm(imm & 0xFFFF);
 491       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N.getOperand(0))) {
 492         Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 493       } else {
 494         Base = N.getOperand(0);
 495       }
 496       return true; // [r+i]
 497     } else if (N.getOperand(1).getOpcode() == PPCISD::Lo) {
 498       // Match LOAD (ADD (X, Lo(G))).
 499       assert(!cast<ConstantSDNode>(N.getOperand(1).getOperand(1))->getValue()
 500              && "Cannot handle constant offsets yet!");
 501       Disp = N.getOperand(1).getOperand(0);  // The global address.
 502       assert(Disp.getOpcode() == ISD::TargetGlobalAddress ||
 503              Disp.getOpcode() == ISD::TargetConstantPool);
 504       Base = N.getOperand(0);
 505       return true;  // [&g+r]
 506     }
 507   } else if (N.getOpcode() == ISD::OR) {
 508     unsigned imm = 0;
 509     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm)) {
 510       // If this is an or of disjoint bitfields, we can codegen this as an add
 511       // (for better address arithmetic) if the LHS and RHS of the OR are
 512       // provably disjoint.
 513       uint64_t LHSKnownZero, LHSKnownOne;
 514       PPCLowering.ComputeMaskedBits(N.getOperand(0), ~0U,
 515                                     LHSKnownZero, LHSKnownOne);
 516       if ((LHSKnownZero|~imm) == ~0U) {
 517         // If all of the bits are known zero on the LHS or RHS, the add won't
 518         // carry.
 519         Base = N.getOperand(0);
 520         Disp = getI32Imm(imm & 0xFFFF);
 521         return true;
 522       }
 523     }
 524   }
 525   Disp = getI32Imm(0);
 526   if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(N))
 527     Base = CurDAG->getTargetFrameIndex(FI->getIndex(), MVT::i32);
 528   else
 529     Base = N;
 530   return true;      // [r+0]
 531 }
 532
 533 /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 534 /// represented as an indexed [r+r] operation.  Returns false if it can
 535 /// be represented by [r+imm], which are preferred.
 536 bool PPCDAGToDAGISel::SelectAddrIdx(SDOperand N, SDOperand &Base,
 537                                     SDOperand &Index) {
 538   unsigned imm = 0;
 539   if (N.getOpcode() == ISD::ADD) {
 540     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm))
 541       return false;    // r+i
 542     if (N.getOperand(1).getOpcode() == PPCISD::Lo)
 543       return false;    // r+i
 544
 545     Base = N.getOperand(0);
 546     Index = N.getOperand(1);
 547     return true;
 548   } else if (N.getOpcode() == ISD::OR) {
 549     if (isIntImmediate(N.getOperand(1), imm) && isInt16(imm))
 550       return false;    // r+i can fold it if we can.
 551
 552     // If this is an or of disjoint bitfields, we can codegen this as an add
 553     // (for better address arithmetic) if the LHS and RHS of the OR are provably
 554     // disjoint.
 555     uint64_t LHSKnownZero, LHSKnownOne;
 556     uint64_t RHSKnownZero, RHSKnownOne;
 557     PPCLowering.ComputeMaskedBits(N.getOperand(0), ~0U,
 558                                   LHSKnownZero, LHSKnownOne);
 559
 560     if (LHSKnownZero) {
 561       PPCLowering.ComputeMaskedBits(N.getOperand(1), ~0U,
 562                                     RHSKnownZero, RHSKnownOne);
 563       // If all of the bits are known zero on the LHS or RHS, the add won't
 564       // carry.
 565       if ((LHSKnownZero | RHSKnownZero) == ~0U) {
 566         Base = N.getOperand(0);
 567         Index = N.getOperand(1);
 568         return true;
 569       }
 570     }
 571   }
 572
 573   return false;
 574 }
 575
 576 /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 577 /// represented as an indexed [r+r] operation.
 578 bool PPCDAGToDAGISel::SelectAddrIdxOnly(SDOperand N, SDOperand &Base,
 579                                         SDOperand &Index) {
 580   // Check to see if we can easily represent this as an [r+r] address.  This
 581   // will fail if it thinks that the address is more profitably represented as
 582   // reg+imm, e.g. where imm = 0.
 583   if (!SelectAddrIdx(N, Base, Index)) {
 584     // Nope, do it the hard way.
 585     Base = CurDAG->getRegister(PPC::R0, MVT::i32);
 586     Index = N;
 587   }
 588   return true;
 589 }
 590
 591 /// SelectCC - Select a comparison of the specified values with the specified
 592 /// condition code, returning the CR# of the expression.
 593 SDOperand PPCDAGToDAGISel::SelectCC(SDOperand LHS, SDOperand RHS,
 594                                     ISD::CondCode CC) {
 595   // Always select the LHS.
 596   Select(LHS, LHS);
 597
 598   // Use U to determine whether the SETCC immediate range is signed or not.
 599   if (MVT::isInteger(LHS.getValueType())) {
 600     bool U = ISD::isUnsignedIntSetCC(CC);
 601     unsigned Imm;
 602     if (isIntImmediate(RHS, Imm) &&
 603         ((U && isUInt16(Imm)) || (!U && isInt16(Imm))))
 604       return SDOperand(CurDAG->getTargetNode(U ? PPC::CMPLWI : PPC::CMPWI,
 605                                     MVT::i32, LHS, getI32Imm(Imm & 0xFFFF)), 0);
 606     Select(RHS, RHS);
 607     return SDOperand(CurDAG->getTargetNode(U ? PPC::CMPLW : PPC::CMPW, MVT::i32,
 608                                            LHS, RHS), 0);
 609   } else if (LHS.getValueType() == MVT::f32) {
 610     Select(RHS, RHS);
 611     return SDOperand(CurDAG->getTargetNode(PPC::FCMPUS, MVT::i32, LHS, RHS), 0);
 612   } else {
 613     Select(RHS, RHS);
 614     return SDOperand(CurDAG->getTargetNode(PPC::FCMPUD, MVT::i32, LHS, RHS), 0);
 615   }
 616 }
 617
 618 /// getBCCForSetCC - Returns the PowerPC condition branch mnemonic corresponding
 619 /// to Condition.
 620 static unsigned getBCCForSetCC(ISD::CondCode CC) {
 621   switch (CC) {
 622   default: assert(0 && "Unknown condition!"); abort();
 623   case ISD::SETOEQ:    // FIXME: This is incorrect see PR642.
 624   case ISD::SETEQ:  return PPC::BEQ;
 625   case ISD::SETONE:    // FIXME: This is incorrect see PR642.
 626   case ISD::SETNE:  return PPC::BNE;
 627   case ISD::SETOLT:    // FIXME: This is incorrect see PR642.
 628   case ISD::SETULT:
 629   case ISD::SETLT:  return PPC::BLT;
 630   case ISD::SETOLE:    // FIXME: This is incorrect see PR642.
 631   case ISD::SETULE:
 632   case ISD::SETLE:  return PPC::BLE;
 633   case ISD::SETOGT:    // FIXME: This is incorrect see PR642.
 634   case ISD::SETUGT:
 635   case ISD::SETGT:  return PPC::BGT;
 636   case ISD::SETOGE:    // FIXME: This is incorrect see PR642.
 637   case ISD::SETUGE:
 638   case ISD::SETGE:  return PPC::BGE;
 639
 640   case ISD::SETO:   return PPC::BUN;
 641   case ISD::SETUO:  return PPC::BNU;
 642   }
 643   return 0;
 644 }
 645
 646 /// getCRIdxForSetCC - Return the index of the condition register field
 647 /// associated with the SetCC condition, and whether or not the field is
 648 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 649 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool& Inv) {
 650   switch (CC) {
 651   default: assert(0 && "Unknown condition!"); abort();
 652   case ISD::SETOLT:  // FIXME: This is incorrect see PR642.
 653   case ISD::SETULT:
 654   case ISD::SETLT:  Inv = false;  return 0;
 655   case ISD::SETOGE:  // FIXME: This is incorrect see PR642.
 656   case ISD::SETUGE:
 657   case ISD::SETGE:  Inv = true;   return 0;
 658   case ISD::SETOGT:  // FIXME: This is incorrect see PR642.
 659   case ISD::SETUGT:
 660   case ISD::SETGT:  Inv = false;  return 1;
 661   case ISD::SETOLE:  // FIXME: This is incorrect see PR642.
 662   case ISD::SETULE:
 663   case ISD::SETLE:  Inv = true;   return 1;
 664   case ISD::SETOEQ:  // FIXME: This is incorrect see PR642.
 665   case ISD::SETEQ:  Inv = false;  return 2;
 666   case ISD::SETONE:  // FIXME: This is incorrect see PR642.
 667   case ISD::SETNE:  Inv = true;   return 2;
 668   case ISD::SETO:   Inv = true;   return 3;
 669   case ISD::SETUO:  Inv = false;  return 3;
 670   }
 671   return 0;
 672 }
 673
 674 SDOperand PPCDAGToDAGISel::SelectSETCC(SDOperand Op) {
 675   SDNode *N = Op.Val;
 676   unsigned Imm;
 677   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 678   if (isIntImmediate(N->getOperand(1), Imm)) {
 679     // We can codegen setcc op, imm very efficiently compared to a brcond.
 680     // Check for those cases here.
 681     // setcc op, 0
 682     if (Imm == 0) {
 683       SDOperand Op;
 684       Select(Op, N->getOperand(0));
 685       switch (CC) {
 686       default: break;
 687       case ISD::SETEQ:
 688         Op = SDOperand(CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op), 0);
 689         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(27),
 690                                     getI32Imm(5), getI32Imm(31));
 691       case ISD::SETNE: {
 692         SDOperand AD =
 693           SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 694                                           Op, getI32Imm(~0U)), 0);
 695         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 696                                     AD.getValue(1));
 697       }
 698       case ISD::SETLT:
 699         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Op, getI32Imm(1),
 700                                     getI32Imm(31), getI32Imm(31));
 701       case ISD::SETGT: {
 702         SDOperand T =
 703           SDOperand(CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op), 0);
 704         T = SDOperand(CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op), 0);
 705         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, T, getI32Imm(1),
 706                                     getI32Imm(31), getI32Imm(31));
 707       }
 708       }
 709     } else if (Imm == ~0U) {        // setcc op, -1
 710       SDOperand Op;
 711       Select(Op, N->getOperand(0));
 712       switch (CC) {
 713       default: break;
 714       case ISD::SETEQ:
 715         Op = SDOperand(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 716                                              Op, getI32Imm(1)), 0);
 717         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 718                               SDOperand(CurDAG->getTargetNode(PPC::LI, MVT::i32,
 719                                                               getI32Imm(0)), 0),
 720                                     Op.getValue(1));
 721       case ISD::SETNE: {
 722         Op = SDOperand(CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op), 0);
 723         SDNode *AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 724                                            Op, getI32Imm(~0U));
 725         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDOperand(AD, 0), Op,
 726                                     SDOperand(AD, 1));
 727       }
 728       case ISD::SETLT: {
 729         SDOperand AD = SDOperand(CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 730                                                        getI32Imm(1)), 0);
 731         SDOperand AN = SDOperand(CurDAG->getTargetNode(PPC::AND, MVT::i32, AD,
 732                                                        Op), 0);
 733         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, AN, getI32Imm(1),
 734                                     getI32Imm(31), getI32Imm(31));
 735       }
 736       case ISD::SETGT:
 737         Op = SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Op,
 738                                              getI32Imm(1), getI32Imm(31),
 739                                              getI32Imm(31)), 0);
 740         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op, getI32Imm(1));
 741       }
 742     }
 743   }
 744
 745   bool Inv;
 746   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 747   SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 748   SDOperand IntCR;
 749
 750   // Force the ccreg into CR7.
 751   SDOperand CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 752
 753   SDOperand InFlag(0, 0);  // Null incoming flag value.
 754   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), CR7Reg, CCReg,
 755                                InFlag).getValue(1);
 756
 757   if (TLI.getTargetMachine().getSubtarget<PPCSubtarget>().isGigaProcessor())
 758     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg,
 759                                             CCReg), 0);
 760   else
 761     IntCR = SDOperand(CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg), 0);
 762
 763   if (!Inv) {
 764     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, IntCR,
 765                                 getI32Imm((32-(3-Idx)) & 31),
 766                                 getI32Imm(31), getI32Imm(31));
 767   } else {
 768     SDOperand Tmp =
 769       SDOperand(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, IntCR,
 770                                       getI32Imm((32-(3-Idx)) & 31),
 771                                       getI32Imm(31),getI32Imm(31)), 0);
 772     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 773   }
 774 }
 775
 776 /// isCallCompatibleAddress - Return true if the specified 32-bit value is
 777 /// representable in the immediate field of a Bx instruction.
 778 static bool isCallCompatibleAddress(ConstantSDNode *C) {
 779   int Addr = C->getValue();
 780   if (Addr & 3) return false;  // Low 2 bits are implicitly zero.
 781   return (Addr << 6 >> 6) == Addr;  // Top 6 bits have to be sext of immediate.
 782 }
 783
 784 SDOperand PPCDAGToDAGISel::SelectCALL(SDOperand Op) {
 785   SDNode *N = Op.Val;
 786   SDOperand Chain;
 787   Select(Chain, N->getOperand(0));
 788
 789   unsigned CallOpcode;
 790   std::vector<SDOperand> CallOperands;
 791
 792   if (GlobalAddressSDNode *GASD =
 793       dyn_cast<GlobalAddressSDNode>(N->getOperand(1))) {
 794     CallOpcode = PPC::BL;
 795     CallOperands.push_back(N->getOperand(1));
 796   } else if (ExternalSymbolSDNode *ESSDN =
 797              dyn_cast<ExternalSymbolSDNode>(N->getOperand(1))) {
 798     CallOpcode = PPC::BL;
 799     CallOperands.push_back(N->getOperand(1));
 800   } else if (isa<ConstantSDNode>(N->getOperand(1)) &&
 801              isCallCompatibleAddress(cast<ConstantSDNode>(N->getOperand(1)))) {
 802     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(1));
 803     CallOpcode = PPC::BLA;
 804     CallOperands.push_back(getI32Imm((int)C->getValue() >> 2));
 805   } else {
 806     // Copy the callee address into the CTR register.
 807     SDOperand Callee;
 808     Select(Callee, N->getOperand(1));
 809     Chain = SDOperand(CurDAG->getTargetNode(PPC::MTCTR, MVT::Other, Callee,
 810                                             Chain), 0);
 811
 812     // Copy the callee address into R12 on darwin.
 813     SDOperand R12 = CurDAG->getRegister(PPC::R12, MVT::i32);
 814     Chain = CurDAG->getNode(ISD::CopyToReg, MVT::Other, Chain, R12, Callee);
 815
 816     CallOperands.push_back(R12);
 817     CallOpcode = PPC::BCTRL;
 818   }
 819
 820   unsigned GPR_idx = 0, FPR_idx = 0;
 821   static const unsigned GPR[] = {
 822     PPC::R3, PPC::R4, PPC::R5, PPC::R6,
 823     PPC::R7, PPC::R8, PPC::R9, PPC::R10,
 824   };
 825   static const unsigned FPR[] = {
 826     PPC::F1, PPC::F2, PPC::F3, PPC::F4, PPC::F5, PPC::F6, PPC::F7,
 827     PPC::F8, PPC::F9, PPC::F10, PPC::F11, PPC::F12, PPC::F13
 828   };
 829
 830   SDOperand InFlag;  // Null incoming flag value.
 831
 832   for (unsigned i = 2, e = N->getNumOperands(); i != e; ++i) {
 833     unsigned DestReg = 0;
 834     MVT::ValueType RegTy = N->getOperand(i).getValueType();
 835     if (RegTy == MVT::i32) {
 836       assert(GPR_idx < 8 && "Too many int args");
 837       DestReg = GPR[GPR_idx++];
 838     } else {
 839       assert(MVT::isFloatingPoint(N->getOperand(i).getValueType()) &&
 840              "Unpromoted integer arg?");
 841       assert(FPR_idx < 13 && "Too many fp args");
 842       DestReg = FPR[FPR_idx++];
 843     }
 844
 845     if (N->getOperand(i).getOpcode() != ISD::UNDEF) {
 846       SDOperand Val;
 847       Select(Val, N->getOperand(i));
 848       Chain = CurDAG->getCopyToReg(Chain, DestReg, Val, InFlag);
 849       InFlag = Chain.getValue(1);
 850       CallOperands.push_back(CurDAG->getRegister(DestReg, RegTy));
 851     }
 852   }
 853
 854   // Finally, once everything is in registers to pass to the call, emit the
 855   // call itself.
 856   if (InFlag.Val)
 857     CallOperands.push_back(InFlag);   // Strong dep on register copies.
 858   else
 859     CallOperands.push_back(Chain);    // Weak dep on whatever occurs before
 860   Chain = SDOperand(CurDAG->getTargetNode(CallOpcode, MVT::Other, MVT::Flag,
 861                                           CallOperands), 0);
 862
 863   std::vector<SDOperand> CallResults;
 864
 865   // If the call has results, copy the values out of the ret val registers.
 866   switch (N->getValueType(0)) {
 867     default: assert(0 && "Unexpected ret value!");
 868     case MVT::Other: break;
 869     case MVT::i32:
 870       if (N->getValueType(1) == MVT::i32) {
 871         Chain = CurDAG->getCopyFromReg(Chain, PPC::R4, MVT::i32,
 872                                        Chain.getValue(1)).getValue(1);
 873         CallResults.push_back(Chain.getValue(0));
 874         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 875                                        Chain.getValue(2)).getValue(1);
 876         CallResults.push_back(Chain.getValue(0));
 877       } else {
 878         Chain = CurDAG->getCopyFromReg(Chain, PPC::R3, MVT::i32,
 879                                        Chain.getValue(1)).getValue(1);
 880         CallResults.push_back(Chain.getValue(0));
 881       }
 882       break;
 883     case MVT::f32:
 884     case MVT::f64:
 885       Chain = CurDAG->getCopyFromReg(Chain, PPC::F1, N->getValueType(0),
 886                                      Chain.getValue(1)).getValue(1);
 887       CallResults.push_back(Chain.getValue(0));
 888       break;
 889   }
 890
 891   CallResults.push_back(Chain);
 892   for (unsigned i = 0, e = CallResults.size(); i != e; ++i)
 893     CodeGenMap[Op.getValue(i)] = CallResults[i];
 894   return CallResults[Op.ResNo];
 895 }
 896
 897 // Select - Convert the specified operand from a target-independent to a
 898 // target-specific node if it hasn't already been changed.
 899 void PPCDAGToDAGISel::Select(SDOperand &Result, SDOperand Op) {
 900   SDNode *N = Op.Val;
 901   if (N->getOpcode() >= ISD::BUILTIN_OP_END &&
 902       N->getOpcode() < PPCISD::FIRST_NUMBER) {
 903     Result = Op;
 904     return;   // Already selected.
 905   }
 906
 907   // If this has already been converted, use it.
 908   std::map<SDOperand, SDOperand>::iterator CGMI = CodeGenMap.find(Op);
 909   if (CGMI != CodeGenMap.end()) {
 910     Result = CGMI->second;
 911     return;
 912   }
 913
 914   switch (N->getOpcode()) {
 915   default: break;
 916   case ISD::SETCC:
 917     Result = SelectSETCC(Op);
 918     return;
 919   case PPCISD::CALL:
 920     Result = SelectCALL(Op);
 921     return;
 922   case PPCISD::GlobalBaseReg:
 923     Result = getGlobalBaseReg();
 924     return;
 925
 926   case ISD::FrameIndex: {
 927     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 928     if (N->hasOneUse()) {
 929       Result = CurDAG->SelectNodeTo(N, PPC::ADDI, MVT::i32,
 930                                     CurDAG->getTargetFrameIndex(FI, MVT::i32),
 931                                     getI32Imm(0));
 932       return;
 933     }
 934     Result = CodeGenMap[Op] =
 935       SDOperand(CurDAG->getTargetNode(PPC::ADDI, MVT::i32,
 936                                       CurDAG->getTargetFrameIndex(FI, MVT::i32),
 937                                       getI32Imm(0)), 0);
 938     return;
 939   }
 940   case ISD::SDIV: {
 941     // FIXME: since this depends on the setting of the carry flag from the srawi
 942     //        we should really be making notes about that for the scheduler.
 943     // FIXME: It sure would be nice if we could cheaply recognize the
 944     //        srl/add/sra pattern the dag combiner will generate for this as
 945     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 946     unsigned Imm;
 947     if (isIntImmediate(N->getOperand(1), Imm)) {
 948       SDOperand N0;
 949       Select(N0, N->getOperand(0));
 950       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 951         SDNode *Op =
 952           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 953                                 N0, getI32Imm(Log2_32(Imm)));
 954         Result = CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 955                                       SDOperand(Op, 0), SDOperand(Op, 1));
 956       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 957         SDNode *Op =
 958           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 959                                 N0, getI32Imm(Log2_32(-Imm)));
 960         SDOperand PT =
 961           SDOperand(CurDAG->getTargetNode(PPC::ADDZE, MVT::i32,
 962                                           SDOperand(Op, 0), SDOperand(Op, 1)),
 963                     0);
 964         Result = CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 965       }
 966       return;
 967     }
 968
 969     // Other cases are autogenerated.
 970     break;
 971   }
 972   case ISD::AND: {
 973     unsigned Imm, Imm2;
 974     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 975     // with a mask, emit rlwinm
 976     if (isIntImmediate(N->getOperand(1), Imm) && (isShiftedMask_32(Imm) ||
 977                                                   isShiftedMask_32(~Imm))) {
 978       SDOperand Val;
 979       unsigned SH, MB, ME;
 980       if (isRotateAndMask(N->getOperand(0).Val, Imm, false, SH, MB, ME)) {
 981         Select(Val, N->getOperand(0).getOperand(0));
 982       } else if (Imm == 0) {
 983         // AND X, 0 -> 0, not "rlwinm 32".
 984         Select(Result, N->getOperand(1));
 985         return ;
 986       } else {
 987         Select(Val, N->getOperand(0));
 988         isRunOfOnes(Imm, MB, ME);
 989         SH = 0;
 990       }
 991       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Val,
 992                                     getI32Imm(SH), getI32Imm(MB),
 993                                     getI32Imm(ME));
 994       return;
 995     }
 996     // ISD::OR doesn't get all the bitfield insertion fun.
 997     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
 998     if (isIntImmediate(N->getOperand(1), Imm) &&
 999         N->getOperand(0).getOpcode() == ISD::OR &&
1000         isIntImmediate(N->getOperand(0).getOperand(1), Imm2)) {
1001       unsigned MB, ME;
1002       Imm = ~(Imm^Imm2);
1003       if (isRunOfOnes(Imm, MB, ME)) {
1004         SDOperand Tmp1, Tmp2;
1005         Select(Tmp1, N->getOperand(0).getOperand(0));
1006         Select(Tmp2, N->getOperand(0).getOperand(1));
1007         Result = SDOperand(CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32,
1008                                                  Tmp1, Tmp2,
1009                                                  getI32Imm(0), getI32Imm(MB),
1010                                                  getI32Imm(ME)), 0);
1011         return;
1012       }
1013     }
1014
1015     // Other cases are autogenerated.
1016     break;
1017   }
1018   case ISD::OR:
1019     if (SDNode *I = SelectBitfieldInsert(N)) {
1020       Result = CodeGenMap[Op] = SDOperand(I, 0);
1021       return;
1022     }
1023
1024     // Other cases are autogenerated.
1025     break;
1026   case ISD::SHL: {
1027     unsigned Imm, SH, MB, ME;
1028     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
1029         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1030       SDOperand Val;
1031       Select(Val, N->getOperand(0).getOperand(0));
1032       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
1033                                     Val, getI32Imm(SH), getI32Imm(MB),
1034                                     getI32Imm(ME));
1035       return;
1036     }
1037
1038     // Other cases are autogenerated.
1039     break;
1040   }
1041   case ISD::SRL: {
1042     unsigned Imm, SH, MB, ME;
1043     if (isOpcWithIntImmediate(N->getOperand(0).Val, ISD::AND, Imm) &&
1044         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1045       SDOperand Val;
1046       Select(Val, N->getOperand(0).getOperand(0));
1047       Result = CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32,
1048                                     Val, getI32Imm(SH & 0x1F), getI32Imm(MB),
1049                                     getI32Imm(ME));
1050       return;
1051     }
1052
1053     // Other cases are autogenerated.
1054     break;
1055   }
1056   case ISD::SELECT_CC: {
1057     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1058
1059     // handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1060     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1061       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1062         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1063           if (N1C->isNullValue() && N3C->isNullValue() &&
1064               N2C->getValue() == 1ULL && CC == ISD::SETNE) {
1065             SDOperand LHS;
1066             Select(LHS, N->getOperand(0));
1067             SDNode *Tmp =
1068               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1069                                     LHS, getI32Imm(~0U));
1070             Result = CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1071                                           SDOperand(Tmp, 0), LHS,
1072                                           SDOperand(Tmp, 1));
1073             return;
1074           }
1075
1076     SDOperand CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1077     unsigned BROpc = getBCCForSetCC(CC);
1078
1079     bool isFP = MVT::isFloatingPoint(N->getValueType(0));
1080     unsigned SelectCCOp;
1081     if (MVT::isInteger(N->getValueType(0)))
1082       SelectCCOp = PPC::SELECT_CC_Int;
1083     else if (N->getValueType(0) == MVT::f32)
1084       SelectCCOp = PPC::SELECT_CC_F4;
1085     else
1086       SelectCCOp = PPC::SELECT_CC_F8;
1087     SDOperand N2, N3;
1088     Select(N2, N->getOperand(2));
1089     Select(N3, N->getOperand(3));
1090     Result = CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), CCReg,
1091                                   N2, N3, getI32Imm(BROpc));
1092     return;
1093   }
1094   case ISD::BR_CC:
1095   case ISD::BRTWOWAY_CC: {
1096     SDOperand Chain;
1097     Select(Chain, N->getOperand(0));
1098     MachineBasicBlock *Dest =
1099       cast<BasicBlockSDNode>(N->getOperand(4))->getBasicBlock();
1100     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1101     SDOperand CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1102
1103     // If this is a two way branch, then grab the fallthrough basic block
1104     // argument and build a PowerPC branch pseudo-op, suitable for long branch
1105     // conversion if necessary by the branch selection pass.  Otherwise, emit a
1106     // standard conditional branch.
1107     if (N->getOpcode() == ISD::BRTWOWAY_CC) {
1108       SDOperand CondTrueBlock = N->getOperand(4);
1109       SDOperand CondFalseBlock = N->getOperand(5);
1110       unsigned Opc = getBCCForSetCC(CC);
1111       SDOperand CB =
1112         SDOperand(CurDAG->getTargetNode(PPC::COND_BRANCH, MVT::Other,
1113                                         CondCode, getI32Imm(Opc),
1114                                         CondTrueBlock, CondFalseBlock,
1115                                         Chain), 0);
1116       Result = CurDAG->SelectNodeTo(N, PPC::B, MVT::Other, CondFalseBlock, CB);
1117     } else {
1118       // Iterate to the next basic block
1119       ilist<MachineBasicBlock>::iterator It = BB;
1120       ++It;
1121
1122       // If the fallthrough path is off the end of the function, which would be
1123       // undefined behavior, set it to be the same as the current block because
1124       // we have nothing better to set it to, and leaving it alone will cause
1125       // the PowerPC Branch Selection pass to crash.
1126       if (It == BB->getParent()->end()) It = Dest;
1127       Result = CurDAG->SelectNodeTo(N, PPC::COND_BRANCH, MVT::Other, CondCode,
1128                                     getI32Imm(getBCCForSetCC(CC)),
1129                                     N->getOperand(4), CurDAG->getBasicBlock(It),
1130                                     Chain);
1131     }
1132     return;
1133   }
1134   }
1135
1136   SelectCode(Result, Op);
1137 }
1138
1139
1140 /// createPPCISelDag - This pass converts a legalized DAG into a
1141 /// PowerPC-specific DAG, ready for instruction scheduling.
1142 ///
1143 FunctionPass *llvm::createPPCISelDag(TargetMachine &TM) {
1144   return new PPCDAGToDAGISel(TM);
1145 }
1146