lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "ppc-codegen"
  16 #include "PPC.h"
  17 #include "MCTargetDesc/PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/SelectionDAGISel.h"
  24 #include "llvm/IR/Constants.h"
  25 #include "llvm/IR/Function.h"
  26 #include "llvm/IR/GlobalAlias.h"
  27 #include "llvm/IR/GlobalValue.h"
  28 #include "llvm/IR/GlobalVariable.h"
  29 #include "llvm/IR/Intrinsics.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 using namespace llvm;
  37
  38 // FIXME: Remove this once the bug has been fixed!
  39 cl::opt<bool> ANDIGlueBug("expose-ppc-andi-glue-bug",
  40 cl::desc("expose the ANDI glue bug on PPC"), cl::Hidden);
  41
  42 namespace llvm {
  43   void initializePPCDAGToDAGISelPass(PassRegistry&);
  44 }
  45
  46 namespace {
  47   //===--------------------------------------------------------------------===//
  48   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  49   /// instructions for SelectionDAG operations.
  50   ///
  51   class PPCDAGToDAGISel : public SelectionDAGISel {
  52     const PPCTargetMachine &TM;
  53     const PPCTargetLowering &PPCLowering;
  54     const PPCSubtarget &PPCSubTarget;
  55     unsigned GlobalBaseReg;
  56   public:
  57     explicit PPCDAGToDAGISel(PPCTargetMachine &tm)
  58       : SelectionDAGISel(tm), TM(tm),
  59         PPCLowering(*TM.getTargetLowering()),
  60         PPCSubTarget(*TM.getSubtargetImpl()) {
  61       initializePPCDAGToDAGISelPass(*PassRegistry::getPassRegistry());
  62     }
  63
  64     virtual bool runOnMachineFunction(MachineFunction &MF) {
  65       // Make sure we re-emit a set of the global base reg if necessary
  66       GlobalBaseReg = 0;
  67       SelectionDAGISel::runOnMachineFunction(MF);
  68
  69       if (!PPCSubTarget.isSVR4ABI())
  70         InsertVRSaveCode(MF);
  71
  72       return true;
  73     }
  74
  75     virtual void PostprocessISelDAG();
  76
  77     /// getI32Imm - Return a target constant with the specified value, of type
  78     /// i32.
  79     inline SDValue getI32Imm(unsigned Imm) {
  80       return CurDAG->getTargetConstant(Imm, MVT::i32);
  81     }
  82
  83     /// getI64Imm - Return a target constant with the specified value, of type
  84     /// i64.
  85     inline SDValue getI64Imm(uint64_t Imm) {
  86       return CurDAG->getTargetConstant(Imm, MVT::i64);
  87     }
  88
  89     /// getSmallIPtrImm - Return a target constant of pointer type.
  90     inline SDValue getSmallIPtrImm(unsigned Imm) {
  91       return CurDAG->getTargetConstant(Imm, PPCLowering.getPointerTy());
  92     }
  93
  94     /// isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s
  95     /// with any number of 0s on either side.  The 1s are allowed to wrap from
  96     /// LSB to MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.
  97     /// 0x0F0F0000 is not, since all 1s are not contiguous.
  98     static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME);
  99
 100
 101     /// isRotateAndMask - Returns true if Mask and Shift can be folded into a
 102     /// rotate and mask opcode and mask operation.
 103     static bool isRotateAndMask(SDNode *N, unsigned Mask, bool isShiftMask,
 104                                 unsigned &SH, unsigned &MB, unsigned &ME);
 105
 106     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
 107     /// base register.  Return the virtual register that holds this value.
 108     SDNode *getGlobalBaseReg();
 109
 110     // Select - Convert the specified operand from a target-independent to a
 111     // target-specific node if it hasn't already been changed.
 112     SDNode *Select(SDNode *N);
 113
 114     SDNode *SelectBitfieldInsert(SDNode *N);
 115
 116     /// SelectCC - Select a comparison of the specified values with the
 117     /// specified condition code, returning the CR# of the expression.
 118     SDValue SelectCC(SDValue LHS, SDValue RHS, ISD::CondCode CC, SDLoc dl);
 119
 120     /// SelectAddrImm - Returns true if the address N can be represented by
 121     /// a base register plus a signed 16-bit displacement [r+imm].
 122     bool SelectAddrImm(SDValue N, SDValue &Disp,
 123                        SDValue &Base) {
 124       return PPCLowering.SelectAddressRegImm(N, Disp, Base, *CurDAG, false);
 125     }
 126
 127     /// SelectAddrImmOffs - Return true if the operand is valid for a preinc
 128     /// immediate field.  Note that the operand at this point is already the
 129     /// result of a prior SelectAddressRegImm call.
 130     bool SelectAddrImmOffs(SDValue N, SDValue &Out) const {
 131       if (N.getOpcode() == ISD::TargetConstant ||
 132           N.getOpcode() == ISD::TargetGlobalAddress) {
 133         Out = N;
 134         return true;
 135       }
 136
 137       return false;
 138     }
 139
 140     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 141     /// represented as an indexed [r+r] operation.  Returns false if it can
 142     /// be represented by [r+imm], which are preferred.
 143     bool SelectAddrIdx(SDValue N, SDValue &Base, SDValue &Index) {
 144       return PPCLowering.SelectAddressRegReg(N, Base, Index, *CurDAG);
 145     }
 146
 147     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 148     /// represented as an indexed [r+r] operation.
 149     bool SelectAddrIdxOnly(SDValue N, SDValue &Base, SDValue &Index) {
 150       return PPCLowering.SelectAddressRegRegOnly(N, Base, Index, *CurDAG);
 151     }
 152
 153     /// SelectAddrImmX4 - Returns true if the address N can be represented by
 154     /// a base register plus a signed 16-bit displacement that is a multiple of 4.
 155     /// Suitable for use by STD and friends.
 156     bool SelectAddrImmX4(SDValue N, SDValue &Disp, SDValue &Base) {
 157       return PPCLowering.SelectAddressRegImm(N, Disp, Base, *CurDAG, true);
 158     }
 159
 160     // Select an address into a single register.
 161     bool SelectAddr(SDValue N, SDValue &Base) {
 162       Base = N;
 163       return true;
 164     }
 165
 166     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 167     /// inline asm expressions.  It is always correct to compute the value into
 168     /// a register.  The case of adding a (possibly relocatable) constant to a
 169     /// register can be improved, but it is wrong to substitute Reg+Reg for
 170     /// Reg in an asm, because the load or store opcode would have to change.
 171    virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 172                                               char ConstraintCode,
 173                                               std::vector<SDValue> &OutOps) {
 174       OutOps.push_back(Op);
 175       return false;
 176     }
 177
 178     void InsertVRSaveCode(MachineFunction &MF);
 179
 180     virtual const char *getPassName() const {
 181       return "PowerPC DAG->DAG Pattern Instruction Selection";
 182     }
 183
 184 // Include the pieces autogenerated from the target description.
 185 #include "PPCGenDAGISel.inc"
 186
 187 private:
 188     SDNode *SelectSETCC(SDNode *N);
 189
 190     void PeepholePPC64();
 191     void PeepholdCROps();
 192
 193     bool AllUsersSelectZero(SDNode *N);
 194     void SwapAllSelectUsers(SDNode *N);
 195   };
 196 }
 197
 198 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 199 /// all virtual registers are created and all machine instructions are built,
 200 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 201 void PPCDAGToDAGISel::InsertVRSaveCode(MachineFunction &Fn) {
 202   // Check to see if this function uses vector registers, which means we have to
 203   // save and restore the VRSAVE register and update it with the regs we use.
 204   //
 205   // In this case, there will be virtual registers of vector type created
 206   // by the scheduler.  Detect them now.
 207   bool HasVectorVReg = false;
 208   for (unsigned i = 0, e = RegInfo->getNumVirtRegs(); i != e; ++i) {
 209     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 210     if (RegInfo->getRegClass(Reg) == &PPC::VRRCRegClass) {
 211       HasVectorVReg = true;
 212       break;
 213     }
 214   }
 215   if (!HasVectorVReg) return;  // nothing to do.
 216
 217   // If we have a vector register, we want to emit code into the entry and exit
 218   // blocks to save and restore the VRSAVE register.  We do this here (instead
 219   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 220   //
 221   // 1. This (trivially) reduces the load on the register allocator, by not
 222   //    having to represent the live range of the VRSAVE register.
 223   // 2. This (more significantly) allows us to create a temporary virtual
 224   //    register to hold the saved VRSAVE value, allowing this temporary to be
 225   //    register allocated, instead of forcing it to be spilled to the stack.
 226
 227   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 228   // function and one for the value after having bits or'd into it.
 229   unsigned InVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 230   unsigned UpdatedVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 231
 232   const TargetInstrInfo &TII = *TM.getInstrInfo();
 233   MachineBasicBlock &EntryBB = *Fn.begin();
 234   DebugLoc dl;
 235   // Emit the following code into the entry block:
 236   // InVRSAVE = MFVRSAVE
 237   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 238   // MTVRSAVE UpdatedVRSAVE
 239   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 240   BuildMI(EntryBB, IP, dl, TII.get(PPC::MFVRSAVE), InVRSAVE);
 241   BuildMI(EntryBB, IP, dl, TII.get(PPC::UPDATE_VRSAVE),
 242           UpdatedVRSAVE).addReg(InVRSAVE);
 243   BuildMI(EntryBB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(UpdatedVRSAVE);
 244
 245   // Find all return blocks, outputting a restore in each epilog.
 246   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 247     if (!BB->empty() && BB->back().isReturn()) {
 248       IP = BB->end(); --IP;
 249
 250       // Skip over all terminator instructions, which are part of the return
 251       // sequence.
 252       MachineBasicBlock::iterator I2 = IP;
 253       while (I2 != BB->begin() && (--I2)->isTerminator())
 254         IP = I2;
 255
 256       // Emit: MTVRSAVE InVRSave
 257       BuildMI(*BB, IP, dl, TII.get(PPC::MTVRSAVE)).addReg(InVRSAVE);
 258     }
 259   }
 260 }
 261
 262
 263 /// getGlobalBaseReg - Output the instructions required to put the
 264 /// base address to use for accessing globals into a register.
 265 ///
 266 SDNode *PPCDAGToDAGISel::getGlobalBaseReg() {
 267   if (!GlobalBaseReg) {
 268     const TargetInstrInfo &TII = *TM.getInstrInfo();
 269     // Insert the set of GlobalBaseReg into the first MBB of the function
 270     MachineBasicBlock &FirstMBB = MF->front();
 271     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 272     DebugLoc dl;
 273
 274     if (PPCLowering.getPointerTy() == MVT::i32) {
 275       GlobalBaseReg = RegInfo->createVirtualRegister(&PPC::GPRC_NOR0RegClass);
 276       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR));
 277       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR), GlobalBaseReg);
 278     } else {
 279       GlobalBaseReg = RegInfo->createVirtualRegister(&PPC::G8RC_NOX0RegClass);
 280       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MovePCtoLR8));
 281       BuildMI(FirstMBB, MBBI, dl, TII.get(PPC::MFLR8), GlobalBaseReg);
 282     }
 283   }
 284   return CurDAG->getRegister(GlobalBaseReg,
 285                              PPCLowering.getPointerTy()).getNode();
 286 }
 287
 288 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 289 /// or 64-bit immediate, and if the value can be accurately represented as a
 290 /// sign extension from a 16-bit value.  If so, this returns true and the
 291 /// immediate.
 292 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 293   if (N->getOpcode() != ISD::Constant)
 294     return false;
 295
 296   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 297   if (N->getValueType(0) == MVT::i32)
 298     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 299   else
 300     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 301 }
 302
 303 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 304   return isIntS16Immediate(Op.getNode(), Imm);
 305 }
 306
 307
 308 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 309 /// operand. If so Imm will receive the 32-bit value.
 310 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 311   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 312     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 313     return true;
 314   }
 315   return false;
 316 }
 317
 318 /// isInt64Immediate - This method tests to see if the node is a 64-bit constant
 319 /// operand.  If so Imm will receive the 64-bit value.
 320 static bool isInt64Immediate(SDNode *N, uint64_t &Imm) {
 321   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i64) {
 322     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 323     return true;
 324   }
 325   return false;
 326 }
 327
 328 // isInt32Immediate - This method tests to see if a constant operand.
 329 // If so Imm will receive the 32 bit value.
 330 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 331   return isInt32Immediate(N.getNode(), Imm);
 332 }
 333
 334
 335 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 336 // opcode and that it has a immediate integer right operand.
 337 // If so Imm will receive the 32 bit value.
 338 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 339   return N->getOpcode() == Opc
 340          && isInt32Immediate(N->getOperand(1).getNode(), Imm);
 341 }
 342
 343 bool PPCDAGToDAGISel::isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 344   if (!Val)
 345     return false;
 346
 347   if (isShiftedMask_32(Val)) {
 348     // look for the first non-zero bit
 349     MB = countLeadingZeros(Val);
 350     // look for the first zero bit after the run of ones
 351     ME = countLeadingZeros((Val - 1) ^ Val);
 352     return true;
 353   } else {
 354     Val = ~Val; // invert mask
 355     if (isShiftedMask_32(Val)) {
 356       // effectively look for the first zero bit
 357       ME = countLeadingZeros(Val) - 1;
 358       // effectively look for the first one bit after the run of zeros
 359       MB = countLeadingZeros((Val - 1) ^ Val) + 1;
 360       return true;
 361     }
 362   }
 363   // no run present
 364   return false;
 365 }
 366
 367 bool PPCDAGToDAGISel::isRotateAndMask(SDNode *N, unsigned Mask,
 368                                       bool isShiftMask, unsigned &SH,
 369                                       unsigned &MB, unsigned &ME) {
 370   // Don't even go down this path for i64, since different logic will be
 371   // necessary for rldicl/rldicr/rldimi.
 372   if (N->getValueType(0) != MVT::i32)
 373     return false;
 374
 375   unsigned Shift  = 32;
 376   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 377   unsigned Opcode = N->getOpcode();
 378   if (N->getNumOperands() != 2 ||
 379       !isInt32Immediate(N->getOperand(1).getNode(), Shift) || (Shift > 31))
 380     return false;
 381
 382   if (Opcode == ISD::SHL) {
 383     // apply shift left to mask if it comes first
 384     if (isShiftMask) Mask = Mask << Shift;
 385     // determine which bits are made indeterminant by shift
 386     Indeterminant = ~(0xFFFFFFFFu << Shift);
 387   } else if (Opcode == ISD::SRL) {
 388     // apply shift right to mask if it comes first
 389     if (isShiftMask) Mask = Mask >> Shift;
 390     // determine which bits are made indeterminant by shift
 391     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 392     // adjust for the left rotate
 393     Shift = 32 - Shift;
 394   } else if (Opcode == ISD::ROTL) {
 395     Indeterminant = 0;
 396   } else {
 397     return false;
 398   }
 399
 400   // if the mask doesn't intersect any Indeterminant bits
 401   if (Mask && !(Mask & Indeterminant)) {
 402     SH = Shift & 31;
 403     // make sure the mask is still a mask (wrap arounds may not be)
 404     return isRunOfOnes(Mask, MB, ME);
 405   }
 406   return false;
 407 }
 408
 409 /// SelectBitfieldInsert - turn an or of two masked values into
 410 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 411 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 412   SDValue Op0 = N->getOperand(0);
 413   SDValue Op1 = N->getOperand(1);
 414   SDLoc dl(N);
 415
 416   APInt LKZ, LKO, RKZ, RKO;
 417   CurDAG->ComputeMaskedBits(Op0, LKZ, LKO);
 418   CurDAG->ComputeMaskedBits(Op1, RKZ, RKO);
 419
 420   unsigned TargetMask = LKZ.getZExtValue();
 421   unsigned InsertMask = RKZ.getZExtValue();
 422
 423   if ((TargetMask | InsertMask) == 0xFFFFFFFF) {
 424     unsigned Op0Opc = Op0.getOpcode();
 425     unsigned Op1Opc = Op1.getOpcode();
 426     unsigned Value, SH = 0;
 427     TargetMask = ~TargetMask;
 428     InsertMask = ~InsertMask;
 429
 430     // If the LHS has a foldable shift and the RHS does not, then swap it to the
 431     // RHS so that we can fold the shift into the insert.
 432     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 433       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 434           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 435         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 436             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 437           std::swap(Op0, Op1);
 438           std::swap(Op0Opc, Op1Opc);
 439           std::swap(TargetMask, InsertMask);
 440         }
 441       }
 442     } else if (Op0Opc == ISD::SHL || Op0Opc == ISD::SRL) {
 443       if (Op1Opc == ISD::AND && Op1.getOperand(0).getOpcode() != ISD::SHL &&
 444           Op1.getOperand(0).getOpcode() != ISD::SRL) {
 445         std::swap(Op0, Op1);
 446         std::swap(Op0Opc, Op1Opc);
 447         std::swap(TargetMask, InsertMask);
 448       }
 449     }
 450
 451     unsigned MB, ME;
 452     if (isRunOfOnes(InsertMask, MB, ME)) {
 453       SDValue Tmp1, Tmp2;
 454
 455       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 456           isInt32Immediate(Op1.getOperand(1), Value)) {
 457         Op1 = Op1.getOperand(0);
 458         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 459       }
 460       if (Op1Opc == ISD::AND) {
 461        // The AND mask might not be a constant, and we need to make sure that
 462        // if we're going to fold the masking with the insert, all bits not
 463        // know to be zero in the mask are known to be one.
 464         APInt MKZ, MKO;
 465         CurDAG->ComputeMaskedBits(Op1.getOperand(1), MKZ, MKO);
 466         bool CanFoldMask = InsertMask == MKO.getZExtValue();
 467
 468         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 469         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) && CanFoldMask &&
 470             isInt32Immediate(Op1.getOperand(0).getOperand(1), Value)) {
 471           // Note that Value must be in range here (less than 32) because
 472           // otherwise there would not be any bits set in InsertMask.
 473           Op1 = Op1.getOperand(0).getOperand(0);
 474           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 475         }
 476       }
 477
 478       SH &= 31;
 479       SDValue Ops[] = { Op0, Op1, getI32Imm(SH), getI32Imm(MB),
 480                           getI32Imm(ME) };
 481       return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops);
 482     }
 483   }
 484   return 0;
 485 }
 486
 487 /// SelectCC - Select a comparison of the specified values with the specified
 488 /// condition code, returning the CR# of the expression.
 489 SDValue PPCDAGToDAGISel::SelectCC(SDValue LHS, SDValue RHS,
 490                                     ISD::CondCode CC, SDLoc dl) {
 491   // Always select the LHS.
 492   unsigned Opc;
 493
 494   if (LHS.getValueType() == MVT::i32) {
 495     unsigned Imm;
 496     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 497       if (isInt32Immediate(RHS, Imm)) {
 498         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 499         if (isUInt<16>(Imm))
 500           return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 501                                                 getI32Imm(Imm & 0xFFFF)), 0);
 502         // If this is a 16-bit signed immediate, fold it.
 503         if (isInt<16>((int)Imm))
 504           return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 505                                                 getI32Imm(Imm & 0xFFFF)), 0);
 506
 507         // For non-equality comparisons, the default code would materialize the
 508         // constant, then compare against it, like this:
 509         //   lis r2, 4660
 510         //   ori r2, r2, 22136
 511         //   cmpw cr0, r3, r2
 512         // Since we are just comparing for equality, we can emit this instead:
 513         //   xoris r0,r3,0x1234
 514         //   cmplwi cr0,r0,0x5678
 515         //   beq cr0,L6
 516         SDValue Xor(CurDAG->getMachineNode(PPC::XORIS, dl, MVT::i32, LHS,
 517                                            getI32Imm(Imm >> 16)), 0);
 518         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, Xor,
 519                                               getI32Imm(Imm & 0xFFFF)), 0);
 520       }
 521       Opc = PPC::CMPLW;
 522     } else if (ISD::isUnsignedIntSetCC(CC)) {
 523       if (isInt32Immediate(RHS, Imm) && isUInt<16>(Imm))
 524         return SDValue(CurDAG->getMachineNode(PPC::CMPLWI, dl, MVT::i32, LHS,
 525                                               getI32Imm(Imm & 0xFFFF)), 0);
 526       Opc = PPC::CMPLW;
 527     } else {
 528       short SImm;
 529       if (isIntS16Immediate(RHS, SImm))
 530         return SDValue(CurDAG->getMachineNode(PPC::CMPWI, dl, MVT::i32, LHS,
 531                                               getI32Imm((int)SImm & 0xFFFF)),
 532                          0);
 533       Opc = PPC::CMPW;
 534     }
 535   } else if (LHS.getValueType() == MVT::i64) {
 536     uint64_t Imm;
 537     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 538       if (isInt64Immediate(RHS.getNode(), Imm)) {
 539         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 540         if (isUInt<16>(Imm))
 541           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 542                                                 getI32Imm(Imm & 0xFFFF)), 0);
 543         // If this is a 16-bit signed immediate, fold it.
 544         if (isInt<16>(Imm))
 545           return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 546                                                 getI32Imm(Imm & 0xFFFF)), 0);
 547
 548         // For non-equality comparisons, the default code would materialize the
 549         // constant, then compare against it, like this:
 550         //   lis r2, 4660
 551         //   ori r2, r2, 22136
 552         //   cmpd cr0, r3, r2
 553         // Since we are just comparing for equality, we can emit this instead:
 554         //   xoris r0,r3,0x1234
 555         //   cmpldi cr0,r0,0x5678
 556         //   beq cr0,L6
 557         if (isUInt<32>(Imm)) {
 558           SDValue Xor(CurDAG->getMachineNode(PPC::XORIS8, dl, MVT::i64, LHS,
 559                                              getI64Imm(Imm >> 16)), 0);
 560           return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, Xor,
 561                                                 getI64Imm(Imm & 0xFFFF)), 0);
 562         }
 563       }
 564       Opc = PPC::CMPLD;
 565     } else if (ISD::isUnsignedIntSetCC(CC)) {
 566       if (isInt64Immediate(RHS.getNode(), Imm) && isUInt<16>(Imm))
 567         return SDValue(CurDAG->getMachineNode(PPC::CMPLDI, dl, MVT::i64, LHS,
 568                                               getI64Imm(Imm & 0xFFFF)), 0);
 569       Opc = PPC::CMPLD;
 570     } else {
 571       short SImm;
 572       if (isIntS16Immediate(RHS, SImm))
 573         return SDValue(CurDAG->getMachineNode(PPC::CMPDI, dl, MVT::i64, LHS,
 574                                               getI64Imm(SImm & 0xFFFF)),
 575                          0);
 576       Opc = PPC::CMPD;
 577     }
 578   } else if (LHS.getValueType() == MVT::f32) {
 579     Opc = PPC::FCMPUS;
 580   } else {
 581     assert(LHS.getValueType() == MVT::f64 && "Unknown vt!");
 582     Opc = PPCSubTarget.hasVSX() ? PPC::XSCMPUDP : PPC::FCMPUD;
 583   }
 584   return SDValue(CurDAG->getMachineNode(Opc, dl, MVT::i32, LHS, RHS), 0);
 585 }
 586
 587 static PPC::Predicate getPredicateForSetCC(ISD::CondCode CC) {
 588   switch (CC) {
 589   case ISD::SETUEQ:
 590   case ISD::SETONE:
 591   case ISD::SETOLE:
 592   case ISD::SETOGE:
 593     llvm_unreachable("Should be lowered by legalize!");
 594   default: llvm_unreachable("Unknown condition!");
 595   case ISD::SETOEQ:
 596   case ISD::SETEQ:  return PPC::PRED_EQ;
 597   case ISD::SETUNE:
 598   case ISD::SETNE:  return PPC::PRED_NE;
 599   case ISD::SETOLT:
 600   case ISD::SETLT:  return PPC::PRED_LT;
 601   case ISD::SETULE:
 602   case ISD::SETLE:  return PPC::PRED_LE;
 603   case ISD::SETOGT:
 604   case ISD::SETGT:  return PPC::PRED_GT;
 605   case ISD::SETUGE:
 606   case ISD::SETGE:  return PPC::PRED_GE;
 607   case ISD::SETO:   return PPC::PRED_NU;
 608   case ISD::SETUO:  return PPC::PRED_UN;
 609     // These two are invalid for floating point.  Assume we have int.
 610   case ISD::SETULT: return PPC::PRED_LT;
 611   case ISD::SETUGT: return PPC::PRED_GT;
 612   }
 613 }
 614
 615 /// getCRIdxForSetCC - Return the index of the condition register field
 616 /// associated with the SetCC condition, and whether or not the field is
 617 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 618 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool &Invert) {
 619   Invert = false;
 620   switch (CC) {
 621   default: llvm_unreachable("Unknown condition!");
 622   case ISD::SETOLT:
 623   case ISD::SETLT:  return 0;                  // Bit #0 = SETOLT
 624   case ISD::SETOGT:
 625   case ISD::SETGT:  return 1;                  // Bit #1 = SETOGT
 626   case ISD::SETOEQ:
 627   case ISD::SETEQ:  return 2;                  // Bit #2 = SETOEQ
 628   case ISD::SETUO:  return 3;                  // Bit #3 = SETUO
 629   case ISD::SETUGE:
 630   case ISD::SETGE:  Invert = true; return 0;   // !Bit #0 = SETUGE
 631   case ISD::SETULE:
 632   case ISD::SETLE:  Invert = true; return 1;   // !Bit #1 = SETULE
 633   case ISD::SETUNE:
 634   case ISD::SETNE:  Invert = true; return 2;   // !Bit #2 = SETUNE
 635   case ISD::SETO:   Invert = true; return 3;   // !Bit #3 = SETO
 636   case ISD::SETUEQ:
 637   case ISD::SETOGE:
 638   case ISD::SETOLE:
 639   case ISD::SETONE:
 640     llvm_unreachable("Invalid branch code: should be expanded by legalize");
 641   // These are invalid for floating point.  Assume integer.
 642   case ISD::SETULT: return 0;
 643   case ISD::SETUGT: return 1;
 644   }
 645 }
 646
 647 // getVCmpInst: return the vector compare instruction for the specified
 648 // vector type and condition code. Since this is for altivec specific code,
 649 // only support the altivec types (v16i8, v8i16, v4i32, and v4f32).
 650 static unsigned int getVCmpInst(MVT::SimpleValueType VecVT, ISD::CondCode CC,
 651                                 bool HasVSX) {
 652   switch (CC) {
 653     case ISD::SETEQ:
 654     case ISD::SETUEQ:
 655     case ISD::SETNE:
 656     case ISD::SETUNE:
 657       if (VecVT == MVT::v16i8)
 658         return PPC::VCMPEQUB;
 659       else if (VecVT == MVT::v8i16)
 660         return PPC::VCMPEQUH;
 661       else if (VecVT == MVT::v4i32)
 662         return PPC::VCMPEQUW;
 663       // v4f32 != v4f32 could be translate to unordered not equal
 664       else if (VecVT == MVT::v4f32)
 665         return HasVSX ? PPC::XVCMPEQSP : PPC::VCMPEQFP;
 666       else if (VecVT == MVT::v2f64)
 667         return PPC::XVCMPEQDP;
 668       break;
 669     case ISD::SETLT:
 670     case ISD::SETGT:
 671     case ISD::SETLE:
 672     case ISD::SETGE:
 673       if (VecVT == MVT::v16i8)
 674         return PPC::VCMPGTSB;
 675       else if (VecVT == MVT::v8i16)
 676         return PPC::VCMPGTSH;
 677       else if (VecVT == MVT::v4i32)
 678         return PPC::VCMPGTSW;
 679       else if (VecVT == MVT::v4f32)
 680         return HasVSX ? PPC::XVCMPGTSP : PPC::VCMPGTFP;
 681       else if (VecVT == MVT::v2f64)
 682         return PPC::XVCMPGTDP;
 683       break;
 684     case ISD::SETULT:
 685     case ISD::SETUGT:
 686     case ISD::SETUGE:
 687     case ISD::SETULE:
 688       if (VecVT == MVT::v16i8)
 689         return PPC::VCMPGTUB;
 690       else if (VecVT == MVT::v8i16)
 691         return PPC::VCMPGTUH;
 692       else if (VecVT == MVT::v4i32)
 693         return PPC::VCMPGTUW;
 694       break;
 695     case ISD::SETOEQ:
 696       if (VecVT == MVT::v4f32)
 697         return HasVSX ? PPC::XVCMPEQSP : PPC::VCMPEQFP;
 698       else if (VecVT == MVT::v2f64)
 699         return PPC::XVCMPEQDP;
 700       break;
 701     case ISD::SETOLT:
 702     case ISD::SETOGT:
 703     case ISD::SETOLE:
 704       if (VecVT == MVT::v4f32)
 705         return HasVSX ? PPC::XVCMPGTSP : PPC::VCMPGTFP;
 706       else if (VecVT == MVT::v2f64)
 707         return PPC::XVCMPGTDP;
 708       break;
 709     case ISD::SETOGE:
 710       if (VecVT == MVT::v4f32)
 711         return HasVSX ? PPC::XVCMPGESP : PPC::VCMPGEFP;
 712       else if (VecVT == MVT::v2f64)
 713         return PPC::XVCMPGEDP;
 714       break;
 715     default:
 716       break;
 717   }
 718   llvm_unreachable("Invalid integer vector compare condition");
 719 }
 720
 721 // getVCmpEQInst: return the equal compare instruction for the specified vector
 722 // type. Since this is for altivec specific code, only support the altivec
 723 // types (v16i8, v8i16, v4i32, and v4f32).
 724 static unsigned int getVCmpEQInst(MVT::SimpleValueType VecVT, bool HasVSX) {
 725   switch (VecVT) {
 726     case MVT::v16i8:
 727       return PPC::VCMPEQUB;
 728     case MVT::v8i16:
 729       return PPC::VCMPEQUH;
 730     case MVT::v4i32:
 731       return PPC::VCMPEQUW;
 732     case MVT::v4f32:
 733       return HasVSX ? PPC::XVCMPEQSP : PPC::VCMPEQFP;
 734     case MVT::v2f64:
 735       return PPC::XVCMPEQDP;
 736     default:
 737       llvm_unreachable("Invalid integer vector compare condition");
 738   }
 739 }
 740
 741 SDNode *PPCDAGToDAGISel::SelectSETCC(SDNode *N) {
 742   SDLoc dl(N);
 743   unsigned Imm;
 744   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 745   EVT PtrVT = CurDAG->getTargetLoweringInfo().getPointerTy();
 746   bool isPPC64 = (PtrVT == MVT::i64);
 747
 748   if (!PPCSubTarget.useCRBits() &&
 749       isInt32Immediate(N->getOperand(1), Imm)) {
 750     // We can codegen setcc op, imm very efficiently compared to a brcond.
 751     // Check for those cases here.
 752     // setcc op, 0
 753     if (Imm == 0) {
 754       SDValue Op = N->getOperand(0);
 755       switch (CC) {
 756       default: break;
 757       case ISD::SETEQ: {
 758         Op = SDValue(CurDAG->getMachineNode(PPC::CNTLZW, dl, MVT::i32, Op), 0);
 759         SDValue Ops[] = { Op, getI32Imm(27), getI32Imm(5), getI32Imm(31) };
 760         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 761       }
 762       case ISD::SETNE: {
 763         if (isPPC64) break;
 764         SDValue AD =
 765           SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
 766                                          Op, getI32Imm(~0U)), 0);
 767         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 768                                     AD.getValue(1));
 769       }
 770       case ISD::SETLT: {
 771         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 772         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 773       }
 774       case ISD::SETGT: {
 775         SDValue T =
 776           SDValue(CurDAG->getMachineNode(PPC::NEG, dl, MVT::i32, Op), 0);
 777         T = SDValue(CurDAG->getMachineNode(PPC::ANDC, dl, MVT::i32, T, Op), 0);
 778         SDValue Ops[] = { T, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 779         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 780       }
 781       }
 782     } else if (Imm == ~0U) {        // setcc op, -1
 783       SDValue Op = N->getOperand(0);
 784       switch (CC) {
 785       default: break;
 786       case ISD::SETEQ:
 787         if (isPPC64) break;
 788         Op = SDValue(CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
 789                                             Op, getI32Imm(1)), 0);
 790         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 791                               SDValue(CurDAG->getMachineNode(PPC::LI, dl,
 792                                                              MVT::i32,
 793                                                              getI32Imm(0)), 0),
 794                                       Op.getValue(1));
 795       case ISD::SETNE: {
 796         if (isPPC64) break;
 797         Op = SDValue(CurDAG->getMachineNode(PPC::NOR, dl, MVT::i32, Op, Op), 0);
 798         SDNode *AD = CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
 799                                             Op, getI32Imm(~0U));
 800         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDValue(AD, 0),
 801                                     Op, SDValue(AD, 1));
 802       }
 803       case ISD::SETLT: {
 804         SDValue AD = SDValue(CurDAG->getMachineNode(PPC::ADDI, dl, MVT::i32, Op,
 805                                                     getI32Imm(1)), 0);
 806         SDValue AN = SDValue(CurDAG->getMachineNode(PPC::AND, dl, MVT::i32, AD,
 807                                                     Op), 0);
 808         SDValue Ops[] = { AN, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 809         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 810       }
 811       case ISD::SETGT: {
 812         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 813         Op = SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops),
 814                      0);
 815         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op,
 816                                     getI32Imm(1));
 817       }
 818       }
 819     }
 820   }
 821
 822   SDValue LHS = N->getOperand(0);
 823   SDValue RHS = N->getOperand(1);
 824
 825   // Altivec Vector compare instructions do not set any CR register by default and
 826   // vector compare operations return the same type as the operands.
 827   if (LHS.getValueType().isVector()) {
 828     EVT VecVT = LHS.getValueType();
 829     MVT::SimpleValueType VT = VecVT.getSimpleVT().SimpleTy;
 830     unsigned int VCmpInst = getVCmpInst(VT, CC, PPCSubTarget.hasVSX());
 831
 832     switch (CC) {
 833       case ISD::SETEQ:
 834       case ISD::SETOEQ:
 835       case ISD::SETUEQ:
 836         return CurDAG->SelectNodeTo(N, VCmpInst, VecVT, LHS, RHS);
 837       case ISD::SETNE:
 838       case ISD::SETONE:
 839       case ISD::SETUNE: {
 840         SDValue VCmp(CurDAG->getMachineNode(VCmpInst, dl, VecVT, LHS, RHS), 0);
 841         return CurDAG->SelectNodeTo(N, PPCSubTarget.hasVSX() ? PPC::XXLNOR :
 842                                                                PPC::VNOR,
 843                                     VecVT, VCmp, VCmp);
 844       }
 845       case ISD::SETLT:
 846       case ISD::SETOLT:
 847       case ISD::SETULT:
 848         return CurDAG->SelectNodeTo(N, VCmpInst, VecVT, RHS, LHS);
 849       case ISD::SETGT:
 850       case ISD::SETOGT:
 851       case ISD::SETUGT:
 852         return CurDAG->SelectNodeTo(N, VCmpInst, VecVT, LHS, RHS);
 853       case ISD::SETGE:
 854       case ISD::SETOGE:
 855       case ISD::SETUGE: {
 856         // Small optimization: Altivec provides a 'Vector Compare Greater Than
 857         // or Equal To' instruction (vcmpgefp), so in this case there is no
 858         // need for extra logic for the equal compare.
 859         if (VecVT.getSimpleVT().isFloatingPoint()) {
 860           return CurDAG->SelectNodeTo(N, VCmpInst, VecVT, LHS, RHS);
 861         } else {
 862           SDValue VCmpGT(CurDAG->getMachineNode(VCmpInst, dl, VecVT, LHS, RHS), 0);
 863           unsigned int VCmpEQInst = getVCmpEQInst(VT, PPCSubTarget.hasVSX());
 864           SDValue VCmpEQ(CurDAG->getMachineNode(VCmpEQInst, dl, VecVT, LHS, RHS), 0);
 865           return CurDAG->SelectNodeTo(N, PPCSubTarget.hasVSX() ? PPC::XXLOR :
 866                                                                  PPC::VOR,
 867                                       VecVT, VCmpGT, VCmpEQ);
 868         }
 869       }
 870       case ISD::SETLE:
 871       case ISD::SETOLE:
 872       case ISD::SETULE: {
 873         SDValue VCmpLE(CurDAG->getMachineNode(VCmpInst, dl, VecVT, RHS, LHS), 0);
 874         unsigned int VCmpEQInst = getVCmpEQInst(VT, PPCSubTarget.hasVSX());
 875         SDValue VCmpEQ(CurDAG->getMachineNode(VCmpEQInst, dl, VecVT, LHS, RHS), 0);
 876         return CurDAG->SelectNodeTo(N, PPCSubTarget.hasVSX() ? PPC::XXLOR :
 877                                                                PPC::VOR,
 878                                     VecVT, VCmpLE, VCmpEQ);
 879       }
 880       default:
 881         llvm_unreachable("Invalid vector compare type: should be expanded by legalize");
 882     }
 883   }
 884
 885   if (PPCSubTarget.useCRBits())
 886     return 0;
 887
 888   bool Inv;
 889   unsigned Idx = getCRIdxForSetCC(CC, Inv);
 890   SDValue CCReg = SelectCC(LHS, RHS, CC, dl);
 891   SDValue IntCR;
 892
 893   // Force the ccreg into CR7.
 894   SDValue CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 895
 896   SDValue InFlag(0, 0);  // Null incoming flag value.
 897   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), dl, CR7Reg, CCReg,
 898                                InFlag).getValue(1);
 899
 900   IntCR = SDValue(CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32, CR7Reg,
 901                                          CCReg), 0);
 902
 903   SDValue Ops[] = { IntCR, getI32Imm((32-(3-Idx)) & 31),
 904                       getI32Imm(31), getI32Imm(31) };
 905   if (!Inv)
 906     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 907
 908   // Get the specified bit.
 909   SDValue Tmp =
 910     SDValue(CurDAG->getMachineNode(PPC::RLWINM, dl, MVT::i32, Ops), 0);
 911   return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 912 }
 913
 914
 915 // Select - Convert the specified operand from a target-independent to a
 916 // target-specific node if it hasn't already been changed.
 917 SDNode *PPCDAGToDAGISel::Select(SDNode *N) {
 918   SDLoc dl(N);
 919   if (N->isMachineOpcode()) {
 920     N->setNodeId(-1);
 921     return NULL;   // Already selected.
 922   }
 923
 924   switch (N->getOpcode()) {
 925   default: break;
 926
 927   case ISD::Constant: {
 928     if (N->getValueType(0) == MVT::i64) {
 929       // Get 64 bit value.
 930       int64_t Imm = cast<ConstantSDNode>(N)->getZExtValue();
 931       // Assume no remaining bits.
 932       unsigned Remainder = 0;
 933       // Assume no shift required.
 934       unsigned Shift = 0;
 935
 936       // If it can't be represented as a 32 bit value.
 937       if (!isInt<32>(Imm)) {
 938         Shift = countTrailingZeros<uint64_t>(Imm);
 939         int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
 940
 941         // If the shifted value fits 32 bits.
 942         if (isInt<32>(ImmSh)) {
 943           // Go with the shifted value.
 944           Imm = ImmSh;
 945         } else {
 946           // Still stuck with a 64 bit value.
 947           Remainder = Imm;
 948           Shift = 32;
 949           Imm >>= 32;
 950         }
 951       }
 952
 953       // Intermediate operand.
 954       SDNode *Result;
 955
 956       // Handle first 32 bits.
 957       unsigned Lo = Imm & 0xFFFF;
 958       unsigned Hi = (Imm >> 16) & 0xFFFF;
 959
 960       // Simple value.
 961       if (isInt<16>(Imm)) {
 962        // Just the Lo bits.
 963         Result = CurDAG->getMachineNode(PPC::LI8, dl, MVT::i64, getI32Imm(Lo));
 964       } else if (Lo) {
 965         // Handle the Hi bits.
 966         unsigned OpC = Hi ? PPC::LIS8 : PPC::LI8;
 967         Result = CurDAG->getMachineNode(OpC, dl, MVT::i64, getI32Imm(Hi));
 968         // And Lo bits.
 969         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 970                                         SDValue(Result, 0), getI32Imm(Lo));
 971       } else {
 972        // Just the Hi bits.
 973         Result = CurDAG->getMachineNode(PPC::LIS8, dl, MVT::i64, getI32Imm(Hi));
 974       }
 975
 976       // If no shift, we're done.
 977       if (!Shift) return Result;
 978
 979       // Shift for next step if the upper 32-bits were not zero.
 980       if (Imm) {
 981         Result = CurDAG->getMachineNode(PPC::RLDICR, dl, MVT::i64,
 982                                         SDValue(Result, 0),
 983                                         getI32Imm(Shift),
 984                                         getI32Imm(63 - Shift));
 985       }
 986
 987       // Add in the last bits as required.
 988       if ((Hi = (Remainder >> 16) & 0xFFFF)) {
 989         Result = CurDAG->getMachineNode(PPC::ORIS8, dl, MVT::i64,
 990                                         SDValue(Result, 0), getI32Imm(Hi));
 991       }
 992       if ((Lo = Remainder & 0xFFFF)) {
 993         Result = CurDAG->getMachineNode(PPC::ORI8, dl, MVT::i64,
 994                                         SDValue(Result, 0), getI32Imm(Lo));
 995       }
 996
 997       return Result;
 998     }
 999     break;
1000   }
1001
1002   case ISD::SETCC: {
1003     SDNode *SN = SelectSETCC(N);
1004     if (SN)
1005       return SN;
1006     break;
1007   }
1008   case PPCISD::GlobalBaseReg:
1009     return getGlobalBaseReg();
1010
1011   case ISD::FrameIndex: {
1012     int FI = cast<FrameIndexSDNode>(N)->getIndex();
1013     SDValue TFI = CurDAG->getTargetFrameIndex(FI, N->getValueType(0));
1014     unsigned Opc = N->getValueType(0) == MVT::i32 ? PPC::ADDI : PPC::ADDI8;
1015     if (N->hasOneUse())
1016       return CurDAG->SelectNodeTo(N, Opc, N->getValueType(0), TFI,
1017                                   getSmallIPtrImm(0));
1018     return CurDAG->getMachineNode(Opc, dl, N->getValueType(0), TFI,
1019                                   getSmallIPtrImm(0));
1020   }
1021
1022   case PPCISD::MFOCRF: {
1023     SDValue InFlag = N->getOperand(1);
1024     return CurDAG->getMachineNode(PPC::MFOCRF, dl, MVT::i32,
1025                                   N->getOperand(0), InFlag);
1026   }
1027
1028   case ISD::SDIV: {
1029     // FIXME: since this depends on the setting of the carry flag from the srawi
1030     //        we should really be making notes about that for the scheduler.
1031     // FIXME: It sure would be nice if we could cheaply recognize the
1032     //        srl/add/sra pattern the dag combiner will generate for this as
1033     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
1034     unsigned Imm;
1035     if (isInt32Immediate(N->getOperand(1), Imm)) {
1036       SDValue N0 = N->getOperand(0);
1037       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
1038         SDNode *Op =
1039           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Glue,
1040                                  N0, getI32Imm(Log2_32(Imm)));
1041         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
1042                                     SDValue(Op, 0), SDValue(Op, 1));
1043       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
1044         SDNode *Op =
1045           CurDAG->getMachineNode(PPC::SRAWI, dl, MVT::i32, MVT::Glue,
1046                                  N0, getI32Imm(Log2_32(-Imm)));
1047         SDValue PT =
1048           SDValue(CurDAG->getMachineNode(PPC::ADDZE, dl, MVT::i32,
1049                                          SDValue(Op, 0), SDValue(Op, 1)),
1050                     0);
1051         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
1052       }
1053     }
1054
1055     // Other cases are autogenerated.
1056     break;
1057   }
1058
1059   case ISD::LOAD: {
1060     // Handle preincrement loads.
1061     LoadSDNode *LD = cast<LoadSDNode>(N);
1062     EVT LoadedVT = LD->getMemoryVT();
1063
1064     // Normal loads are handled by code generated from the .td file.
1065     if (LD->getAddressingMode() != ISD::PRE_INC)
1066       break;
1067
1068     SDValue Offset = LD->getOffset();
1069     if (Offset.getOpcode() == ISD::TargetConstant ||
1070         Offset.getOpcode() == ISD::TargetGlobalAddress) {
1071
1072       unsigned Opcode;
1073       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
1074       if (LD->getValueType(0) != MVT::i64) {
1075         // Handle PPC32 integer and normal FP loads.
1076         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
1077         switch (LoadedVT.getSimpleVT().SimpleTy) {
1078           default: llvm_unreachable("Invalid PPC load type!");
1079           case MVT::f64: Opcode = PPC::LFDU; break;
1080           case MVT::f32: Opcode = PPC::LFSU; break;
1081           case MVT::i32: Opcode = PPC::LWZU; break;
1082           case MVT::i16: Opcode = isSExt ? PPC::LHAU : PPC::LHZU; break;
1083           case MVT::i1:
1084           case MVT::i8:  Opcode = PPC::LBZU; break;
1085         }
1086       } else {
1087         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
1088         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
1089         switch (LoadedVT.getSimpleVT().SimpleTy) {
1090           default: llvm_unreachable("Invalid PPC load type!");
1091           case MVT::i64: Opcode = PPC::LDU; break;
1092           case MVT::i32: Opcode = PPC::LWZU8; break;
1093           case MVT::i16: Opcode = isSExt ? PPC::LHAU8 : PPC::LHZU8; break;
1094           case MVT::i1:
1095           case MVT::i8:  Opcode = PPC::LBZU8; break;
1096         }
1097       }
1098
1099       SDValue Chain = LD->getChain();
1100       SDValue Base = LD->getBasePtr();
1101       SDValue Ops[] = { Offset, Base, Chain };
1102       return CurDAG->getMachineNode(Opcode, dl, LD->getValueType(0),
1103                                     PPCLowering.getPointerTy(),
1104                                     MVT::Other, Ops);
1105     } else {
1106       unsigned Opcode;
1107       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
1108       if (LD->getValueType(0) != MVT::i64) {
1109         // Handle PPC32 integer and normal FP loads.
1110         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
1111         switch (LoadedVT.getSimpleVT().SimpleTy) {
1112           default: llvm_unreachable("Invalid PPC load type!");
1113           case MVT::f64: Opcode = PPC::LFDUX; break;
1114           case MVT::f32: Opcode = PPC::LFSUX; break;
1115           case MVT::i32: Opcode = PPC::LWZUX; break;
1116           case MVT::i16: Opcode = isSExt ? PPC::LHAUX : PPC::LHZUX; break;
1117           case MVT::i1:
1118           case MVT::i8:  Opcode = PPC::LBZUX; break;
1119         }
1120       } else {
1121         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
1122         assert((!isSExt || LoadedVT == MVT::i16 || LoadedVT == MVT::i32) &&
1123                "Invalid sext update load");
1124         switch (LoadedVT.getSimpleVT().SimpleTy) {
1125           default: llvm_unreachable("Invalid PPC load type!");
1126           case MVT::i64: Opcode = PPC::LDUX; break;
1127           case MVT::i32: Opcode = isSExt ? PPC::LWAUX  : PPC::LWZUX8; break;
1128           case MVT::i16: Opcode = isSExt ? PPC::LHAUX8 : PPC::LHZUX8; break;
1129           case MVT::i1:
1130           case MVT::i8:  Opcode = PPC::LBZUX8; break;
1131         }
1132       }
1133
1134       SDValue Chain = LD->getChain();
1135       SDValue Base = LD->getBasePtr();
1136       SDValue Ops[] = { Base, Offset, Chain };
1137       return CurDAG->getMachineNode(Opcode, dl, LD->getValueType(0),
1138                                     PPCLowering.getPointerTy(),
1139                                     MVT::Other, Ops);
1140     }
1141   }
1142
1143   case ISD::AND: {
1144     unsigned Imm, Imm2, SH, MB, ME;
1145     uint64_t Imm64;
1146
1147     // If this is an and of a value rotated between 0 and 31 bits and then and'd
1148     // with a mask, emit rlwinm
1149     if (isInt32Immediate(N->getOperand(1), Imm) &&
1150         isRotateAndMask(N->getOperand(0).getNode(), Imm, false, SH, MB, ME)) {
1151       SDValue Val = N->getOperand(0).getOperand(0);
1152       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1153       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1154     }
1155     // If this is just a masked value where the input is not handled above, and
1156     // is not a rotate-left (handled by a pattern in the .td file), emit rlwinm
1157     if (isInt32Immediate(N->getOperand(1), Imm) &&
1158         isRunOfOnes(Imm, MB, ME) &&
1159         N->getOperand(0).getOpcode() != ISD::ROTL) {
1160       SDValue Val = N->getOperand(0);
1161       SDValue Ops[] = { Val, getI32Imm(0), getI32Imm(MB), getI32Imm(ME) };
1162       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1163     }
1164     // If this is a 64-bit zero-extension mask, emit rldicl.
1165     if (isInt64Immediate(N->getOperand(1).getNode(), Imm64) &&
1166         isMask_64(Imm64)) {
1167       SDValue Val = N->getOperand(0);
1168       MB = 64 - CountTrailingOnes_64(Imm64);
1169       SH = 0;
1170
1171       // If the operand is a logical right shift, we can fold it into this
1172       // instruction: rldicl(rldicl(x, 64-n, n), 0, mb) -> rldicl(x, 64-n, mb)
1173       // for n <= mb. The right shift is really a left rotate followed by a
1174       // mask, and this mask is a more-restrictive sub-mask of the mask implied
1175       // by the shift.
1176       if (Val.getOpcode() == ISD::SRL &&
1177           isInt32Immediate(Val.getOperand(1).getNode(), Imm) && Imm <= MB) {
1178         assert(Imm < 64 && "Illegal shift amount");
1179         Val = Val.getOperand(0);
1180         SH = 64 - Imm;
1181       }
1182
1183       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB) };
1184       return CurDAG->SelectNodeTo(N, PPC::RLDICL, MVT::i64, Ops, 3);
1185     }
1186     // AND X, 0 -> 0, not "rlwinm 32".
1187     if (isInt32Immediate(N->getOperand(1), Imm) && (Imm == 0)) {
1188       ReplaceUses(SDValue(N, 0), N->getOperand(1));
1189       return NULL;
1190     }
1191     // ISD::OR doesn't get all the bitfield insertion fun.
1192     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
1193     if (isInt32Immediate(N->getOperand(1), Imm) &&
1194         N->getOperand(0).getOpcode() == ISD::OR &&
1195         isInt32Immediate(N->getOperand(0).getOperand(1), Imm2)) {
1196       unsigned MB, ME;
1197       Imm = ~(Imm^Imm2);
1198       if (isRunOfOnes(Imm, MB, ME)) {
1199         SDValue Ops[] = { N->getOperand(0).getOperand(0),
1200                             N->getOperand(0).getOperand(1),
1201                             getI32Imm(0), getI32Imm(MB),getI32Imm(ME) };
1202         return CurDAG->getMachineNode(PPC::RLWIMI, dl, MVT::i32, Ops);
1203       }
1204     }
1205
1206     // Other cases are autogenerated.
1207     break;
1208   }
1209   case ISD::OR:
1210     if (N->getValueType(0) == MVT::i32)
1211       if (SDNode *I = SelectBitfieldInsert(N))
1212         return I;
1213
1214     // Other cases are autogenerated.
1215     break;
1216   case ISD::SHL: {
1217     unsigned Imm, SH, MB, ME;
1218     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1219         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1220       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1221                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1222       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1223     }
1224
1225     // Other cases are autogenerated.
1226     break;
1227   }
1228   case ISD::SRL: {
1229     unsigned Imm, SH, MB, ME;
1230     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1231         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1232       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1233                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1234       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1235     }
1236
1237     // Other cases are autogenerated.
1238     break;
1239   }
1240   // FIXME: Remove this once the ANDI glue bug is fixed:
1241   case PPCISD::ANDIo_1_EQ_BIT:
1242   case PPCISD::ANDIo_1_GT_BIT: {
1243     if (!ANDIGlueBug)
1244       break;
1245
1246     EVT InVT = N->getOperand(0).getValueType();
1247     assert((InVT == MVT::i64 || InVT == MVT::i32) &&
1248            "Invalid input type for ANDIo_1_EQ_BIT");
1249
1250     unsigned Opcode = (InVT == MVT::i64) ? PPC::ANDIo8 : PPC::ANDIo;
1251     SDValue AndI(CurDAG->getMachineNode(Opcode, dl, InVT, MVT::Glue,
1252                                         N->getOperand(0),
1253                                         CurDAG->getTargetConstant(1, InVT)), 0);
1254     SDValue CR0Reg = CurDAG->getRegister(PPC::CR0, MVT::i32);
1255     SDValue SRIdxVal =
1256       CurDAG->getTargetConstant(N->getOpcode() == PPCISD::ANDIo_1_EQ_BIT ?
1257                                 PPC::sub_eq : PPC::sub_gt, MVT::i32);
1258
1259     return CurDAG->SelectNodeTo(N, TargetOpcode::EXTRACT_SUBREG, MVT::i1,
1260                                 CR0Reg, SRIdxVal,
1261                                 SDValue(AndI.getNode(), 1) /* glue */);
1262   }
1263   case ISD::SELECT_CC: {
1264     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1265     EVT PtrVT = CurDAG->getTargetLoweringInfo().getPointerTy();
1266     bool isPPC64 = (PtrVT == MVT::i64);
1267
1268     // If this is a select of i1 operands, we'll pattern match it.
1269     if (PPCSubTarget.useCRBits() &&
1270         N->getOperand(0).getValueType() == MVT::i1)
1271       break;
1272
1273     // Handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1274     if (!isPPC64)
1275       if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1276         if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1277           if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1278             if (N1C->isNullValue() && N3C->isNullValue() &&
1279                 N2C->getZExtValue() == 1ULL && CC == ISD::SETNE &&
1280                 // FIXME: Implement this optzn for PPC64.
1281                 N->getValueType(0) == MVT::i32) {
1282               SDNode *Tmp =
1283                 CurDAG->getMachineNode(PPC::ADDIC, dl, MVT::i32, MVT::Glue,
1284                                        N->getOperand(0), getI32Imm(~0U));
1285               return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1286                                           SDValue(Tmp, 0), N->getOperand(0),
1287                                           SDValue(Tmp, 1));
1288             }
1289
1290     SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC, dl);
1291
1292     if (N->getValueType(0) == MVT::i1) {
1293       // An i1 select is: (c & t) | (!c & f).
1294       bool Inv;
1295       unsigned Idx = getCRIdxForSetCC(CC, Inv);
1296
1297       unsigned SRI;
1298       switch (Idx) {
1299       default: llvm_unreachable("Invalid CC index");
1300       case 0: SRI = PPC::sub_lt; break;
1301       case 1: SRI = PPC::sub_gt; break;
1302       case 2: SRI = PPC::sub_eq; break;
1303       case 3: SRI = PPC::sub_un; break;
1304       }
1305
1306       SDValue CCBit = CurDAG->getTargetExtractSubreg(SRI, dl, MVT::i1, CCReg);
1307
1308       SDValue NotCCBit(CurDAG->getMachineNode(PPC::CRNOR, dl, MVT::i1,
1309                                               CCBit, CCBit), 0);
1310       SDValue C =    Inv ? NotCCBit : CCBit,
1311               NotC = Inv ? CCBit    : NotCCBit;
1312
1313       SDValue CAndT(CurDAG->getMachineNode(PPC::CRAND, dl, MVT::i1,
1314                                            C, N->getOperand(2)), 0);
1315       SDValue NotCAndF(CurDAG->getMachineNode(PPC::CRAND, dl, MVT::i1,
1316                                               NotC, N->getOperand(3)), 0);
1317
1318       return CurDAG->SelectNodeTo(N, PPC::CROR, MVT::i1, CAndT, NotCAndF);
1319     }
1320
1321     unsigned BROpc = getPredicateForSetCC(CC);
1322
1323     unsigned SelectCCOp;
1324     if (N->getValueType(0) == MVT::i32)
1325       SelectCCOp = PPC::SELECT_CC_I4;
1326     else if (N->getValueType(0) == MVT::i64)
1327       SelectCCOp = PPC::SELECT_CC_I8;
1328     else if (N->getValueType(0) == MVT::f32)
1329       SelectCCOp = PPC::SELECT_CC_F4;
1330     else if (N->getValueType(0) == MVT::f64)
1331       SelectCCOp = PPC::SELECT_CC_F8;
1332     else
1333       SelectCCOp = PPC::SELECT_CC_VRRC;
1334
1335     SDValue Ops[] = { CCReg, N->getOperand(2), N->getOperand(3),
1336                         getI32Imm(BROpc) };
1337     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), Ops, 4);
1338   }
1339   case ISD::VSELECT:
1340     if (PPCSubTarget.hasVSX()) {
1341       SDValue Ops[] = { N->getOperand(2), N->getOperand(1), N->getOperand(0) };
1342       return CurDAG->SelectNodeTo(N, PPC::XXSEL, N->getValueType(0), Ops, 3);
1343     }
1344
1345     break;
1346   case ISD::VECTOR_SHUFFLE:
1347     if (PPCSubTarget.hasVSX() && (N->getValueType(0) == MVT::v2f64 ||
1348                                   N->getValueType(0) == MVT::v2i64)) {
1349       ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
1350
1351       SDValue Op1 = N->getOperand(SVN->getMaskElt(0) < 2 ? 0 : 1),
1352               Op2 = N->getOperand(SVN->getMaskElt(1) < 2 ? 0 : 1);
1353       unsigned DM[2];
1354
1355       for (int i = 0; i < 2; ++i)
1356         if (SVN->getMaskElt(i) <= 0 || SVN->getMaskElt(i) == 2)
1357           DM[i] = 0;
1358         else
1359           DM[i] = 1;
1360
1361       SDValue DMV = CurDAG->getTargetConstant(DM[1] | (DM[0] << 1), MVT::i32);
1362
1363       if (Op1 == Op2 && DM[0] == 0 && DM[1] == 0 &&
1364           Op1.getOpcode() == ISD::SCALAR_TO_VECTOR &&
1365           isa<LoadSDNode>(Op1.getOperand(0))) {
1366         LoadSDNode *LD = cast<LoadSDNode>(Op1.getOperand(0));
1367         SDValue Base, Offset;
1368
1369         if (LD->isUnindexed() &&
1370             SelectAddrIdxOnly(LD->getBasePtr(), Base, Offset)) {
1371           SDValue Chain = LD->getChain();
1372           SDValue Ops[] = { Base, Offset, Chain };
1373           return CurDAG->SelectNodeTo(N, PPC::LXVDSX,
1374                                       N->getValueType(0), Ops, 3);
1375         }
1376       }
1377
1378       SDValue Ops[] = { Op1, Op2, DMV };
1379       return CurDAG->SelectNodeTo(N, PPC::XXPERMDI, N->getValueType(0), Ops, 3);
1380     }
1381
1382     break;
1383   case PPCISD::BDNZ:
1384   case PPCISD::BDZ: {
1385     bool IsPPC64 = PPCSubTarget.isPPC64();
1386     SDValue Ops[] = { N->getOperand(1), N->getOperand(0) };
1387     return CurDAG->SelectNodeTo(N, N->getOpcode() == PPCISD::BDNZ ?
1388                                    (IsPPC64 ? PPC::BDNZ8 : PPC::BDNZ) :
1389                                    (IsPPC64 ? PPC::BDZ8 : PPC::BDZ),
1390                                 MVT::Other, Ops, 2);
1391   }
1392   case PPCISD::COND_BRANCH: {
1393     // Op #0 is the Chain.
1394     // Op #1 is the PPC::PRED_* number.
1395     // Op #2 is the CR#
1396     // Op #3 is the Dest MBB
1397     // Op #4 is the Flag.
1398     // Prevent PPC::PRED_* from being selected into LI.
1399     SDValue Pred =
1400       getI32Imm(cast<ConstantSDNode>(N->getOperand(1))->getZExtValue());
1401     SDValue Ops[] = { Pred, N->getOperand(2), N->getOperand(3),
1402       N->getOperand(0), N->getOperand(4) };
1403     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 5);
1404   }
1405   case ISD::BR_CC: {
1406     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1407     unsigned PCC = getPredicateForSetCC(CC);
1408
1409     if (N->getOperand(2).getValueType() == MVT::i1) {
1410       unsigned Opc;
1411       bool Swap;
1412       switch (PCC) {
1413       default: llvm_unreachable("Unexpected Boolean-operand predicate");
1414       case PPC::PRED_LT: Opc = PPC::CRANDC; Swap = true;  break;
1415       case PPC::PRED_LE: Opc = PPC::CRORC;  Swap = true;  break;
1416       case PPC::PRED_EQ: Opc = PPC::CREQV;  Swap = false; break;
1417       case PPC::PRED_GE: Opc = PPC::CRORC;  Swap = false; break;
1418       case PPC::PRED_GT: Opc = PPC::CRANDC; Swap = false; break;
1419       case PPC::PRED_NE: Opc = PPC::CRXOR;  Swap = false; break;
1420       }
1421
1422       SDValue BitComp(CurDAG->getMachineNode(Opc, dl, MVT::i1,
1423                                              N->getOperand(Swap ? 3 : 2),
1424                                              N->getOperand(Swap ? 2 : 3)), 0);
1425       return CurDAG->SelectNodeTo(N, PPC::BC, MVT::Other,
1426                                   BitComp, N->getOperand(4), N->getOperand(0));
1427     }
1428
1429     SDValue CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC, dl);
1430     SDValue Ops[] = { getI32Imm(PCC), CondCode,
1431                         N->getOperand(4), N->getOperand(0) };
1432     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 4);
1433   }
1434   case ISD::BRIND: {
1435     // FIXME: Should custom lower this.
1436     SDValue Chain = N->getOperand(0);
1437     SDValue Target = N->getOperand(1);
1438     unsigned Opc = Target.getValueType() == MVT::i32 ? PPC::MTCTR : PPC::MTCTR8;
1439     unsigned Reg = Target.getValueType() == MVT::i32 ? PPC::BCTR : PPC::BCTR8;
1440     Chain = SDValue(CurDAG->getMachineNode(Opc, dl, MVT::Glue, Target,
1441                                            Chain), 0);
1442     return CurDAG->SelectNodeTo(N, Reg, MVT::Other, Chain);
1443   }
1444   case PPCISD::TOC_ENTRY: {
1445     assert (PPCSubTarget.isPPC64() && "Only supported for 64-bit ABI");
1446
1447     // For medium and large code model, we generate two instructions as
1448     // described below.  Otherwise we allow SelectCodeCommon to handle this,
1449     // selecting one of LDtoc, LDtocJTI, and LDtocCPT.
1450     CodeModel::Model CModel = TM.getCodeModel();
1451     if (CModel != CodeModel::Medium && CModel != CodeModel::Large)
1452       break;
1453
1454     // The first source operand is a TargetGlobalAddress or a
1455     // TargetJumpTable.  If it is an externally defined symbol, a symbol
1456     // with common linkage, a function address, or a jump table address,
1457     // or if we are generating code for large code model, we generate:
1458     //   LDtocL(<ga:@sym>, ADDIStocHA(%X2, <ga:@sym>))
1459     // Otherwise we generate:
1460     //   ADDItocL(ADDIStocHA(%X2, <ga:@sym>), <ga:@sym>)
1461     SDValue GA = N->getOperand(0);
1462     SDValue TOCbase = N->getOperand(1);
1463     SDNode *Tmp = CurDAG->getMachineNode(PPC::ADDIStocHA, dl, MVT::i64,
1464                                         TOCbase, GA);
1465
1466     if (isa<JumpTableSDNode>(GA) || CModel == CodeModel::Large)
1467       return CurDAG->getMachineNode(PPC::LDtocL, dl, MVT::i64, GA,
1468                                     SDValue(Tmp, 0));
1469
1470     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(GA)) {
1471       const GlobalValue *GValue = G->getGlobal();
1472       const GlobalAlias *GAlias = dyn_cast<GlobalAlias>(GValue);
1473       const GlobalValue *RealGValue =
1474           GAlias ? GAlias->getAliasedGlobal() : GValue;
1475       const GlobalVariable *GVar = dyn_cast<GlobalVariable>(RealGValue);
1476       assert((GVar || isa<Function>(RealGValue)) &&
1477              "Unexpected global value subclass!");
1478
1479       // An external variable is one without an initializer.  For these,
1480       // for variables with common linkage, and for Functions, generate
1481       // the LDtocL form.
1482       if (!GVar || !GVar->hasInitializer() || RealGValue->hasCommonLinkage() ||
1483           RealGValue->hasAvailableExternallyLinkage())
1484         return CurDAG->getMachineNode(PPC::LDtocL, dl, MVT::i64, GA,
1485                                       SDValue(Tmp, 0));
1486     }
1487
1488     return CurDAG->getMachineNode(PPC::ADDItocL, dl, MVT::i64,
1489                                   SDValue(Tmp, 0), GA);
1490   }
1491   case PPCISD::VADD_SPLAT: {
1492     // This expands into one of three sequences, depending on whether
1493     // the first operand is odd or even, positive or negative.
1494     assert(isa<ConstantSDNode>(N->getOperand(0)) &&
1495            isa<ConstantSDNode>(N->getOperand(1)) &&
1496            "Invalid operand on VADD_SPLAT!");
1497
1498     int Elt     = N->getConstantOperandVal(0);
1499     int EltSize = N->getConstantOperandVal(1);
1500     unsigned Opc1, Opc2, Opc3;
1501     EVT VT;
1502
1503     if (EltSize == 1) {
1504       Opc1 = PPC::VSPLTISB;
1505       Opc2 = PPC::VADDUBM;
1506       Opc3 = PPC::VSUBUBM;
1507       VT = MVT::v16i8;
1508     } else if (EltSize == 2) {
1509       Opc1 = PPC::VSPLTISH;
1510       Opc2 = PPC::VADDUHM;
1511       Opc3 = PPC::VSUBUHM;
1512       VT = MVT::v8i16;
1513     } else {
1514       assert(EltSize == 4 && "Invalid element size on VADD_SPLAT!");
1515       Opc1 = PPC::VSPLTISW;
1516       Opc2 = PPC::VADDUWM;
1517       Opc3 = PPC::VSUBUWM;
1518       VT = MVT::v4i32;
1519     }
1520
1521     if ((Elt & 1) == 0) {
1522       // Elt is even, in the range [-32,-18] + [16,30].
1523       //
1524       // Convert: VADD_SPLAT elt, size
1525       // Into:    tmp = VSPLTIS[BHW] elt
1526       //          VADDU[BHW]M tmp, tmp
1527       // Where:   [BHW] = B for size = 1, H for size = 2, W for size = 4
1528       SDValue EltVal = getI32Imm(Elt >> 1);
1529       SDNode *Tmp = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1530       SDValue TmpVal = SDValue(Tmp, 0);
1531       return CurDAG->getMachineNode(Opc2, dl, VT, TmpVal, TmpVal);
1532
1533     } else if (Elt > 0) {
1534       // Elt is odd and positive, in the range [17,31].
1535       //
1536       // Convert: VADD_SPLAT elt, size
1537       // Into:    tmp1 = VSPLTIS[BHW] elt-16
1538       //          tmp2 = VSPLTIS[BHW] -16
1539       //          VSUBU[BHW]M tmp1, tmp2
1540       SDValue EltVal = getI32Imm(Elt - 16);
1541       SDNode *Tmp1 = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1542       EltVal = getI32Imm(-16);
1543       SDNode *Tmp2 = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1544       return CurDAG->getMachineNode(Opc3, dl, VT, SDValue(Tmp1, 0),
1545                                     SDValue(Tmp2, 0));
1546
1547     } else {
1548       // Elt is odd and negative, in the range [-31,-17].
1549       //
1550       // Convert: VADD_SPLAT elt, size
1551       // Into:    tmp1 = VSPLTIS[BHW] elt+16
1552       //          tmp2 = VSPLTIS[BHW] -16
1553       //          VADDU[BHW]M tmp1, tmp2
1554       SDValue EltVal = getI32Imm(Elt + 16);
1555       SDNode *Tmp1 = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1556       EltVal = getI32Imm(-16);
1557       SDNode *Tmp2 = CurDAG->getMachineNode(Opc1, dl, VT, EltVal);
1558       return CurDAG->getMachineNode(Opc2, dl, VT, SDValue(Tmp1, 0),
1559                                     SDValue(Tmp2, 0));
1560     }
1561   }
1562   }
1563
1564   return SelectCode(N);
1565 }
1566
1567 /// PostprocessISelDAG - Perform some late peephole optimizations
1568 /// on the DAG representation.
1569 void PPCDAGToDAGISel::PostprocessISelDAG() {
1570
1571   // Skip peepholes at -O0.
1572   if (TM.getOptLevel() == CodeGenOpt::None)
1573     return;
1574
1575   PeepholePPC64();
1576   PeepholdCROps();
1577 }
1578
1579 // Check if all users of this node will become isel where the second operand
1580 // is the constant zero. If this is so, and if we can negate the condition,
1581 // then we can flip the true and false operands. This will allow the zero to
1582 // be folded with the isel so that we don't need to materialize a register
1583 // containing zero.
1584 bool PPCDAGToDAGISel::AllUsersSelectZero(SDNode *N) {
1585   // If we're not using isel, then this does not matter.
1586   if (!PPCSubTarget.hasISEL())
1587     return false;
1588
1589   for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
1590        UI != UE; ++UI) {
1591     SDNode *User = *UI;
1592     if (!User->isMachineOpcode())
1593       return false;
1594     if (User->getMachineOpcode() != PPC::SELECT_I4 &&
1595         User->getMachineOpcode() != PPC::SELECT_I8)
1596       return false;
1597
1598     SDNode *Op2 = User->getOperand(2).getNode();
1599     if (!Op2->isMachineOpcode())
1600       return false;
1601
1602     if (Op2->getMachineOpcode() != PPC::LI &&
1603         Op2->getMachineOpcode() != PPC::LI8)
1604       return false;
1605
1606     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op2->getOperand(0));
1607     if (!C)
1608       return false;
1609
1610     if (!C->isNullValue())
1611       return false;
1612   }
1613
1614   return true;
1615 }
1616
1617 void PPCDAGToDAGISel::SwapAllSelectUsers(SDNode *N) {
1618   SmallVector<SDNode *, 4> ToReplace;
1619   for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
1620        UI != UE; ++UI) {
1621     SDNode *User = *UI;
1622     assert((User->getMachineOpcode() == PPC::SELECT_I4 ||
1623             User->getMachineOpcode() == PPC::SELECT_I8) &&
1624            "Must have all select users");
1625     ToReplace.push_back(User);
1626   }
1627
1628   for (SmallVector<SDNode *, 4>::iterator UI = ToReplace.begin(),
1629        UE = ToReplace.end(); UI != UE; ++UI) {
1630     SDNode *User = *UI;
1631     SDNode *ResNode =
1632       CurDAG->getMachineNode(User->getMachineOpcode(), SDLoc(User),
1633                              User->getValueType(0), User->getOperand(0),
1634                              User->getOperand(2),
1635                              User->getOperand(1));
1636
1637       DEBUG(dbgs() << "CR Peephole replacing:\nOld:    ");
1638       DEBUG(User->dump(CurDAG));
1639       DEBUG(dbgs() << "\nNew: ");
1640       DEBUG(ResNode->dump(CurDAG));
1641       DEBUG(dbgs() << "\n");
1642
1643       ReplaceUses(User, ResNode);
1644   }
1645 }
1646
1647 void PPCDAGToDAGISel::PeepholdCROps() {
1648   bool IsModified;
1649   do {
1650     IsModified = false;
1651     for (SelectionDAG::allnodes_iterator I = CurDAG->allnodes_begin(),
1652          E = CurDAG->allnodes_end(); I != E; ++I) {
1653       MachineSDNode *MachineNode = dyn_cast<MachineSDNode>(I);
1654       if (!MachineNode || MachineNode->use_empty())
1655         continue;
1656       SDNode *ResNode = MachineNode;
1657
1658       bool Op1Set   = false, Op1Unset = false,
1659            Op1Not   = false,
1660            Op2Set   = false, Op2Unset = false,
1661            Op2Not   = false;
1662
1663       unsigned Opcode = MachineNode->getMachineOpcode();
1664       switch (Opcode) {
1665       default: break;
1666       case PPC::CRAND:
1667       case PPC::CRNAND:
1668       case PPC::CROR:
1669       case PPC::CRXOR:
1670       case PPC::CRNOR:
1671       case PPC::CREQV:
1672       case PPC::CRANDC:
1673       case PPC::CRORC: {
1674         SDValue Op = MachineNode->getOperand(1);
1675         if (Op.isMachineOpcode()) {
1676           if (Op.getMachineOpcode() == PPC::CRSET)
1677             Op2Set = true;
1678           else if (Op.getMachineOpcode() == PPC::CRUNSET)
1679             Op2Unset = true;
1680           else if (Op.getMachineOpcode() == PPC::CRNOR &&
1681                    Op.getOperand(0) == Op.getOperand(1))
1682             Op2Not = true;
1683         }
1684         }  // fallthrough
1685       case PPC::BC:
1686       case PPC::BCn:
1687       case PPC::SELECT_I4:
1688       case PPC::SELECT_I8:
1689       case PPC::SELECT_F4:
1690       case PPC::SELECT_F8:
1691       case PPC::SELECT_VRRC: {
1692         SDValue Op = MachineNode->getOperand(0);
1693         if (Op.isMachineOpcode()) {
1694           if (Op.getMachineOpcode() == PPC::CRSET)
1695             Op1Set = true;
1696           else if (Op.getMachineOpcode() == PPC::CRUNSET)
1697             Op1Unset = true;
1698           else if (Op.getMachineOpcode() == PPC::CRNOR &&
1699                    Op.getOperand(0) == Op.getOperand(1))
1700             Op1Not = true;
1701         }
1702         }
1703         break;
1704       }
1705
1706       bool SelectSwap = false;
1707       switch (Opcode) {
1708       default: break;
1709       case PPC::CRAND:
1710         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1711           // x & x = x
1712           ResNode = MachineNode->getOperand(0).getNode();
1713         else if (Op1Set)
1714           // 1 & y = y
1715           ResNode = MachineNode->getOperand(1).getNode();
1716         else if (Op2Set)
1717           // x & 1 = x
1718           ResNode = MachineNode->getOperand(0).getNode();
1719         else if (Op1Unset || Op2Unset)
1720           // x & 0 = 0 & y = 0
1721           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1722                                            MVT::i1);
1723         else if (Op1Not)
1724           // ~x & y = andc(y, x)
1725           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
1726                                            MVT::i1, MachineNode->getOperand(1),
1727                                            MachineNode->getOperand(0).
1728                                              getOperand(0));
1729         else if (Op2Not)
1730           // x & ~y = andc(x, y)
1731           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
1732                                            MVT::i1, MachineNode->getOperand(0),
1733                                            MachineNode->getOperand(1).
1734                                              getOperand(0));
1735         else if (AllUsersSelectZero(MachineNode))
1736           ResNode = CurDAG->getMachineNode(PPC::CRNAND, SDLoc(MachineNode),
1737                                            MVT::i1, MachineNode->getOperand(0),
1738                                            MachineNode->getOperand(1)),
1739           SelectSwap = true;
1740         break;
1741       case PPC::CRNAND:
1742         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1743           // nand(x, x) -> nor(x, x)
1744           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1745                                            MVT::i1, MachineNode->getOperand(0),
1746                                            MachineNode->getOperand(0));
1747         else if (Op1Set)
1748           // nand(1, y) -> nor(y, y)
1749           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1750                                            MVT::i1, MachineNode->getOperand(1),
1751                                            MachineNode->getOperand(1));
1752         else if (Op2Set)
1753           // nand(x, 1) -> nor(x, x)
1754           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1755                                            MVT::i1, MachineNode->getOperand(0),
1756                                            MachineNode->getOperand(0));
1757         else if (Op1Unset || Op2Unset)
1758           // nand(x, 0) = nand(0, y) = 1
1759           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1760                                            MVT::i1);
1761         else if (Op1Not)
1762           // nand(~x, y) = ~(~x & y) = x | ~y = orc(x, y)
1763           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1764                                            MVT::i1, MachineNode->getOperand(0).
1765                                                       getOperand(0),
1766                                            MachineNode->getOperand(1));
1767         else if (Op2Not)
1768           // nand(x, ~y) = ~x | y = orc(y, x)
1769           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1770                                            MVT::i1, MachineNode->getOperand(1).
1771                                                       getOperand(0),
1772                                            MachineNode->getOperand(0));
1773         else if (AllUsersSelectZero(MachineNode))
1774           ResNode = CurDAG->getMachineNode(PPC::CRAND, SDLoc(MachineNode),
1775                                            MVT::i1, MachineNode->getOperand(0),
1776                                            MachineNode->getOperand(1)),
1777           SelectSwap = true;
1778         break;
1779       case PPC::CROR:
1780         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1781           // x | x = x
1782           ResNode = MachineNode->getOperand(0).getNode();
1783         else if (Op1Set || Op2Set)
1784           // x | 1 = 1 | y = 1
1785           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1786                                            MVT::i1);
1787         else if (Op1Unset)
1788           // 0 | y = y
1789           ResNode = MachineNode->getOperand(1).getNode();
1790         else if (Op2Unset)
1791           // x | 0 = x
1792           ResNode = MachineNode->getOperand(0).getNode();
1793         else if (Op1Not)
1794           // ~x | y = orc(y, x)
1795           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1796                                            MVT::i1, MachineNode->getOperand(1),
1797                                            MachineNode->getOperand(0).
1798                                              getOperand(0));
1799         else if (Op2Not)
1800           // x | ~y = orc(x, y)
1801           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1802                                            MVT::i1, MachineNode->getOperand(0),
1803                                            MachineNode->getOperand(1).
1804                                              getOperand(0));
1805         else if (AllUsersSelectZero(MachineNode))
1806           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1807                                            MVT::i1, MachineNode->getOperand(0),
1808                                            MachineNode->getOperand(1)),
1809           SelectSwap = true;
1810         break;
1811       case PPC::CRXOR:
1812         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1813           // xor(x, x) = 0
1814           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1815                                            MVT::i1);
1816         else if (Op1Set)
1817           // xor(1, y) -> nor(y, y)
1818           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1819                                            MVT::i1, MachineNode->getOperand(1),
1820                                            MachineNode->getOperand(1));
1821         else if (Op2Set)
1822           // xor(x, 1) -> nor(x, x)
1823           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1824                                            MVT::i1, MachineNode->getOperand(0),
1825                                            MachineNode->getOperand(0));
1826         else if (Op1Unset)
1827           // xor(0, y) = y
1828           ResNode = MachineNode->getOperand(1).getNode();
1829         else if (Op2Unset)
1830           // xor(x, 0) = x
1831           ResNode = MachineNode->getOperand(0).getNode();
1832         else if (Op1Not)
1833           // xor(~x, y) = eqv(x, y)
1834           ResNode = CurDAG->getMachineNode(PPC::CREQV, SDLoc(MachineNode),
1835                                            MVT::i1, MachineNode->getOperand(0).
1836                                                       getOperand(0),
1837                                            MachineNode->getOperand(1));
1838         else if (Op2Not)
1839           // xor(x, ~y) = eqv(x, y)
1840           ResNode = CurDAG->getMachineNode(PPC::CREQV, SDLoc(MachineNode),
1841                                            MVT::i1, MachineNode->getOperand(0),
1842                                            MachineNode->getOperand(1).
1843                                              getOperand(0));
1844         else if (AllUsersSelectZero(MachineNode))
1845           ResNode = CurDAG->getMachineNode(PPC::CREQV, SDLoc(MachineNode),
1846                                            MVT::i1, MachineNode->getOperand(0),
1847                                            MachineNode->getOperand(1)),
1848           SelectSwap = true;
1849         break;
1850       case PPC::CRNOR:
1851         if (Op1Set || Op2Set)
1852           // nor(1, y) -> 0
1853           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1854                                            MVT::i1);
1855         else if (Op1Unset)
1856           // nor(0, y) = ~y -> nor(y, y)
1857           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1858                                            MVT::i1, MachineNode->getOperand(1),
1859                                            MachineNode->getOperand(1));
1860         else if (Op2Unset)
1861           // nor(x, 0) = ~x
1862           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1863                                            MVT::i1, MachineNode->getOperand(0),
1864                                            MachineNode->getOperand(0));
1865         else if (Op1Not)
1866           // nor(~x, y) = andc(x, y)
1867           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
1868                                            MVT::i1, MachineNode->getOperand(0).
1869                                                       getOperand(0),
1870                                            MachineNode->getOperand(1));
1871         else if (Op2Not)
1872           // nor(x, ~y) = andc(y, x)
1873           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
1874                                            MVT::i1, MachineNode->getOperand(1).
1875                                                       getOperand(0),
1876                                            MachineNode->getOperand(0));
1877         else if (AllUsersSelectZero(MachineNode))
1878           ResNode = CurDAG->getMachineNode(PPC::CROR, SDLoc(MachineNode),
1879                                            MVT::i1, MachineNode->getOperand(0),
1880                                            MachineNode->getOperand(1)),
1881           SelectSwap = true;
1882         break;
1883       case PPC::CREQV:
1884         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1885           // eqv(x, x) = 1
1886           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1887                                            MVT::i1);
1888         else if (Op1Set)
1889           // eqv(1, y) = y
1890           ResNode = MachineNode->getOperand(1).getNode();
1891         else if (Op2Set)
1892           // eqv(x, 1) = x
1893           ResNode = MachineNode->getOperand(0).getNode();
1894         else if (Op1Unset)
1895           // eqv(0, y) = ~y -> nor(y, y)
1896           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1897                                            MVT::i1, MachineNode->getOperand(1),
1898                                            MachineNode->getOperand(1));
1899         else if (Op2Unset)
1900           // eqv(x, 0) = ~x
1901           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1902                                            MVT::i1, MachineNode->getOperand(0),
1903                                            MachineNode->getOperand(0));
1904         else if (Op1Not)
1905           // eqv(~x, y) = xor(x, y)
1906           ResNode = CurDAG->getMachineNode(PPC::CRXOR, SDLoc(MachineNode),
1907                                            MVT::i1, MachineNode->getOperand(0).
1908                                                       getOperand(0),
1909                                            MachineNode->getOperand(1));
1910         else if (Op2Not)
1911           // eqv(x, ~y) = xor(x, y)
1912           ResNode = CurDAG->getMachineNode(PPC::CRXOR, SDLoc(MachineNode),
1913                                            MVT::i1, MachineNode->getOperand(0),
1914                                            MachineNode->getOperand(1).
1915                                              getOperand(0));
1916         else if (AllUsersSelectZero(MachineNode))
1917           ResNode = CurDAG->getMachineNode(PPC::CRXOR, SDLoc(MachineNode),
1918                                            MVT::i1, MachineNode->getOperand(0),
1919                                            MachineNode->getOperand(1)),
1920           SelectSwap = true;
1921         break;
1922       case PPC::CRANDC:
1923         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1924           // andc(x, x) = 0
1925           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1926                                            MVT::i1);
1927         else if (Op1Set)
1928           // andc(1, y) = ~y
1929           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1930                                            MVT::i1, MachineNode->getOperand(1),
1931                                            MachineNode->getOperand(1));
1932         else if (Op1Unset || Op2Set)
1933           // andc(0, y) = andc(x, 1) = 0
1934           ResNode = CurDAG->getMachineNode(PPC::CRUNSET, SDLoc(MachineNode),
1935                                            MVT::i1);
1936         else if (Op2Unset)
1937           // andc(x, 0) = x
1938           ResNode = MachineNode->getOperand(0).getNode();
1939         else if (Op1Not)
1940           // andc(~x, y) = ~(x | y) = nor(x, y)
1941           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1942                                            MVT::i1, MachineNode->getOperand(0).
1943                                                       getOperand(0),
1944                                            MachineNode->getOperand(1));
1945         else if (Op2Not)
1946           // andc(x, ~y) = x & y
1947           ResNode = CurDAG->getMachineNode(PPC::CRAND, SDLoc(MachineNode),
1948                                            MVT::i1, MachineNode->getOperand(0),
1949                                            MachineNode->getOperand(1).
1950                                              getOperand(0));
1951         else if (AllUsersSelectZero(MachineNode))
1952           ResNode = CurDAG->getMachineNode(PPC::CRORC, SDLoc(MachineNode),
1953                                            MVT::i1, MachineNode->getOperand(1),
1954                                            MachineNode->getOperand(0)),
1955           SelectSwap = true;
1956         break;
1957       case PPC::CRORC:
1958         if (MachineNode->getOperand(0) == MachineNode->getOperand(1))
1959           // orc(x, x) = 1
1960           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1961                                            MVT::i1);
1962         else if (Op1Set || Op2Unset)
1963           // orc(1, y) = orc(x, 0) = 1
1964           ResNode = CurDAG->getMachineNode(PPC::CRSET, SDLoc(MachineNode),
1965                                            MVT::i1);
1966         else if (Op2Set)
1967           // orc(x, 1) = x
1968           ResNode = MachineNode->getOperand(0).getNode();
1969         else if (Op1Unset)
1970           // orc(0, y) = ~y
1971           ResNode = CurDAG->getMachineNode(PPC::CRNOR, SDLoc(MachineNode),
1972                                            MVT::i1, MachineNode->getOperand(1),
1973                                            MachineNode->getOperand(1));
1974         else if (Op1Not)
1975           // orc(~x, y) = ~(x & y) = nand(x, y)
1976           ResNode = CurDAG->getMachineNode(PPC::CRNAND, SDLoc(MachineNode),
1977                                            MVT::i1, MachineNode->getOperand(0).
1978                                                       getOperand(0),
1979                                            MachineNode->getOperand(1));
1980         else if (Op2Not)
1981           // orc(x, ~y) = x | y
1982           ResNode = CurDAG->getMachineNode(PPC::CROR, SDLoc(MachineNode),
1983                                            MVT::i1, MachineNode->getOperand(0),
1984                                            MachineNode->getOperand(1).
1985                                              getOperand(0));
1986         else if (AllUsersSelectZero(MachineNode))
1987           ResNode = CurDAG->getMachineNode(PPC::CRANDC, SDLoc(MachineNode),
1988                                            MVT::i1, MachineNode->getOperand(1),
1989                                            MachineNode->getOperand(0)),
1990           SelectSwap = true;
1991         break;
1992       case PPC::SELECT_I4:
1993       case PPC::SELECT_I8:
1994       case PPC::SELECT_F4:
1995       case PPC::SELECT_F8:
1996       case PPC::SELECT_VRRC:
1997         if (Op1Set)
1998           ResNode = MachineNode->getOperand(1).getNode();
1999         else if (Op1Unset)
2000           ResNode = MachineNode->getOperand(2).getNode();
2001         else if (Op1Not)
2002           ResNode = CurDAG->getMachineNode(MachineNode->getMachineOpcode(),
2003                                            SDLoc(MachineNode),
2004                                            MachineNode->getValueType(0),
2005                                            MachineNode->getOperand(0).
2006                                              getOperand(0),
2007                                            MachineNode->getOperand(2),
2008                                            MachineNode->getOperand(1));
2009         break;
2010       case PPC::BC:
2011       case PPC::BCn:
2012         if (Op1Not)
2013           ResNode = CurDAG->getMachineNode(Opcode == PPC::BC ? PPC::BCn :
2014                                                                PPC::BC,
2015                                            SDLoc(MachineNode),
2016                                            MVT::Other,
2017                                            MachineNode->getOperand(0).
2018                                              getOperand(0),
2019                                            MachineNode->getOperand(1),
2020                                            MachineNode->getOperand(2));
2021         // FIXME: Handle Op1Set, Op1Unset here too.
2022         break;
2023       }
2024
2025       // If we're inverting this node because it is used only by selects that
2026       // we'd like to swap, then swap the selects before the node replacement.
2027       if (SelectSwap)
2028         SwapAllSelectUsers(MachineNode);
2029
2030       if (ResNode != MachineNode) {
2031         DEBUG(dbgs() << "CR Peephole replacing:\nOld:    ");
2032         DEBUG(MachineNode->dump(CurDAG));
2033         DEBUG(dbgs() << "\nNew: ");
2034         DEBUG(ResNode->dump(CurDAG));
2035         DEBUG(dbgs() << "\n");
2036
2037         ReplaceUses(MachineNode, ResNode);
2038         IsModified = true;
2039       }
2040     }
2041     if (IsModified)
2042       CurDAG->RemoveDeadNodes();
2043   } while (IsModified);
2044 }
2045
2046 void PPCDAGToDAGISel::PeepholePPC64() {
2047   // These optimizations are currently supported only for 64-bit SVR4.
2048   if (PPCSubTarget.isDarwin() || !PPCSubTarget.isPPC64())
2049     return;
2050
2051   SelectionDAG::allnodes_iterator Position(CurDAG->getRoot().getNode());
2052   ++Position;
2053
2054   while (Position != CurDAG->allnodes_begin()) {
2055     SDNode *N = --Position;
2056     // Skip dead nodes and any non-machine opcodes.
2057     if (N->use_empty() || !N->isMachineOpcode())
2058       continue;
2059
2060     unsigned FirstOp;
2061     unsigned StorageOpcode = N->getMachineOpcode();
2062
2063     switch (StorageOpcode) {
2064     default: continue;
2065
2066     case PPC::LBZ:
2067     case PPC::LBZ8:
2068     case PPC::LD:
2069     case PPC::LFD:
2070     case PPC::LFS:
2071     case PPC::LHA:
2072     case PPC::LHA8:
2073     case PPC::LHZ:
2074     case PPC::LHZ8:
2075     case PPC::LWA:
2076     case PPC::LWZ:
2077     case PPC::LWZ8:
2078       FirstOp = 0;
2079       break;
2080
2081     case PPC::STB:
2082     case PPC::STB8:
2083     case PPC::STD:
2084     case PPC::STFD:
2085     case PPC::STFS:
2086     case PPC::STH:
2087     case PPC::STH8:
2088     case PPC::STW:
2089     case PPC::STW8:
2090       FirstOp = 1;
2091       break;
2092     }
2093
2094     // If this is a load or store with a zero offset, we may be able to
2095     // fold an add-immediate into the memory operation.
2096     if (!isa<ConstantSDNode>(N->getOperand(FirstOp)) ||
2097         N->getConstantOperandVal(FirstOp) != 0)
2098       continue;
2099
2100     SDValue Base = N->getOperand(FirstOp + 1);
2101     if (!Base.isMachineOpcode())
2102       continue;
2103
2104     unsigned Flags = 0;
2105     bool ReplaceFlags = true;
2106
2107     // When the feeding operation is an add-immediate of some sort,
2108     // determine whether we need to add relocation information to the
2109     // target flags on the immediate operand when we fold it into the
2110     // load instruction.
2111     //
2112     // For something like ADDItocL, the relocation information is
2113     // inferred from the opcode; when we process it in the AsmPrinter,
2114     // we add the necessary relocation there.  A load, though, can receive
2115     // relocation from various flavors of ADDIxxx, so we need to carry
2116     // the relocation information in the target flags.
2117     switch (Base.getMachineOpcode()) {
2118     default: continue;
2119
2120     case PPC::ADDI8:
2121     case PPC::ADDI:
2122       // In some cases (such as TLS) the relocation information
2123       // is already in place on the operand, so copying the operand
2124       // is sufficient.
2125       ReplaceFlags = false;
2126       // For these cases, the immediate may not be divisible by 4, in
2127       // which case the fold is illegal for DS-form instructions.  (The
2128       // other cases provide aligned addresses and are always safe.)
2129       if ((StorageOpcode == PPC::LWA ||
2130            StorageOpcode == PPC::LD  ||
2131            StorageOpcode == PPC::STD) &&
2132           (!isa<ConstantSDNode>(Base.getOperand(1)) ||
2133            Base.getConstantOperandVal(1) % 4 != 0))
2134         continue;
2135       break;
2136     case PPC::ADDIdtprelL:
2137       Flags = PPCII::MO_DTPREL_LO;
2138       break;
2139     case PPC::ADDItlsldL:
2140       Flags = PPCII::MO_TLSLD_LO;
2141       break;
2142     case PPC::ADDItocL:
2143       Flags = PPCII::MO_TOC_LO;
2144       break;
2145     }
2146
2147     // We found an opportunity.  Reverse the operands from the add
2148     // immediate and substitute them into the load or store.  If
2149     // needed, update the target flags for the immediate operand to
2150     // reflect the necessary relocation information.
2151     DEBUG(dbgs() << "Folding add-immediate into mem-op:\nBase:    ");
2152     DEBUG(Base->dump(CurDAG));
2153     DEBUG(dbgs() << "\nN: ");
2154     DEBUG(N->dump(CurDAG));
2155     DEBUG(dbgs() << "\n");
2156
2157     SDValue ImmOpnd = Base.getOperand(1);
2158
2159     // If the relocation information isn't already present on the
2160     // immediate operand, add it now.
2161     if (ReplaceFlags) {
2162       if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(ImmOpnd)) {
2163         SDLoc dl(GA);
2164         const GlobalValue *GV = GA->getGlobal();
2165         // We can't perform this optimization for data whose alignment
2166         // is insufficient for the instruction encoding.
2167         if (GV->getAlignment() < 4 &&
2168             (StorageOpcode == PPC::LD || StorageOpcode == PPC::STD ||
2169              StorageOpcode == PPC::LWA)) {
2170           DEBUG(dbgs() << "Rejected this candidate for alignment.\n\n");
2171           continue;
2172         }
2173         ImmOpnd = CurDAG->getTargetGlobalAddress(GV, dl, MVT::i64, 0, Flags);
2174       } else if (ConstantPoolSDNode *CP =
2175                  dyn_cast<ConstantPoolSDNode>(ImmOpnd)) {
2176         const Constant *C = CP->getConstVal();
2177         ImmOpnd = CurDAG->getTargetConstantPool(C, MVT::i64,
2178                                                 CP->getAlignment(),
2179                                                 0, Flags);
2180       }
2181     }
2182
2183     if (FirstOp == 1) // Store
2184       (void)CurDAG->UpdateNodeOperands(N, N->getOperand(0), ImmOpnd,
2185                                        Base.getOperand(0), N->getOperand(3));
2186     else // Load
2187       (void)CurDAG->UpdateNodeOperands(N, ImmOpnd, Base.getOperand(0),
2188                                        N->getOperand(2));
2189
2190     // The add-immediate may now be dead, in which case remove it.
2191     if (Base.getNode()->use_empty())
2192       CurDAG->RemoveDeadNode(Base.getNode());
2193   }
2194 }
2195
2196
2197 /// createPPCISelDag - This pass converts a legalized DAG into a
2198 /// PowerPC-specific DAG, ready for instruction scheduling.
2199 ///
2200 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
2201   return new PPCDAGToDAGISel(TM);
2202 }
2203
2204 static void initializePassOnce(PassRegistry &Registry) {
2205   const char *Name = "PowerPC DAG->DAG Pattern Instruction Selection";
2206   PassInfo *PI = new PassInfo(Name, "ppc-codegen", &SelectionDAGISel::ID, 0,
2207                               false, false);
2208   Registry.registerPass(*PI, true);
2209 }
2210
2211 void llvm::initializePPCDAGToDAGISelPass(PassRegistry &Registry) {
2212   CALL_ONCE_INITIALIZATION(initializePassOnce);
2213 }
2214