lib/Target/Mips/MipsRegisterInfo.td

   1 //===-- MipsRegisterInfo.td - Mips Register defs -----------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the MIPS register file
  12 //===----------------------------------------------------------------------===//
  13 let Namespace = "Mips" in {
  14 def sub_32     : SubRegIndex<32>;
  15 def sub_64     : SubRegIndex<64>;
  16 def sub_lo     : SubRegIndex<32>;
  17 def sub_hi     : SubRegIndex<32, 32>;
  18 def sub_dsp16_19 : SubRegIndex<4, 16>;
  19 def sub_dsp20    : SubRegIndex<1, 20>;
  20 def sub_dsp21    : SubRegIndex<1, 21>;
  21 def sub_dsp22    : SubRegIndex<1, 22>;
  22 def sub_dsp23    : SubRegIndex<1, 23>;
  23 }
  24
  25 class Unallocatable {
  26   bit isAllocatable = 0;
  27 }
  28
  29 // We have banks of 32 registers each.
  30 class MipsReg<bits<16> Enc, string n> : Register<n> {
  31   let HWEncoding = Enc;
  32   let Namespace = "Mips";
  33 }
  34
  35 class MipsRegWithSubRegs<bits<16> Enc, string n, list<Register> subregs>
  36   : RegisterWithSubRegs<n, subregs> {
  37   let HWEncoding = Enc;
  38   let Namespace = "Mips";
  39 }
  40
  41 // Mips CPU Registers
  42 class MipsGPRReg<bits<16> Enc, string n> : MipsReg<Enc, n>;
  43
  44 // Mips 64-bit CPU Registers
  45 class Mips64GPRReg<bits<16> Enc, string n, list<Register> subregs>
  46   : MipsRegWithSubRegs<Enc, n, subregs> {
  47   let SubRegIndices = [sub_32];
  48 }
  49
  50 // Mips 32-bit FPU Registers
  51 class FPR<bits<16> Enc, string n> : MipsReg<Enc, n>;
  52
  53 // Mips 64-bit (aliased) FPU Registers
  54 class AFPR<bits<16> Enc, string n, list<Register> subregs>
  55   : MipsRegWithSubRegs<Enc, n, subregs> {
  56   let SubRegIndices = [sub_lo, sub_hi];
  57   let CoveredBySubRegs = 1;
  58 }
  59
  60 class AFPR64<bits<16> Enc, string n, list<Register> subregs>
  61   : MipsRegWithSubRegs<Enc, n, subregs> {
  62   let SubRegIndices = [sub_lo, sub_hi];
  63   let CoveredBySubRegs = 1;
  64 }
  65
  66 // Mips 128-bit (aliased) MSA Registers
  67 class AFPR128<bits<16> Enc, string n, list<Register> subregs>
  68   : MipsRegWithSubRegs<Enc, n, subregs> {
  69   let SubRegIndices = [sub_64];
  70 }
  71
  72 // Accumulator Registers
  73 class ACCReg<bits<16> Enc, string n, list<Register> subregs>
  74   : MipsRegWithSubRegs<Enc, n, subregs> {
  75   let SubRegIndices = [sub_lo, sub_hi];
  76   let CoveredBySubRegs = 1;
  77 }
  78
  79 // Mips Hardware Registers
  80 class HWR<bits<16> Enc, string n> : MipsReg<Enc, n>;
  81
  82 //===----------------------------------------------------------------------===//
  83 //  Registers
  84 //===----------------------------------------------------------------------===//
  85
  86 let Namespace = "Mips" in {
  87   // General Purpose Registers
  88   def ZERO : MipsGPRReg< 0, "zero">, DwarfRegNum<[0]>;
  89   def AT   : MipsGPRReg< 1, "1">,    DwarfRegNum<[1]>;
  90   def V0   : MipsGPRReg< 2, "2">,    DwarfRegNum<[2]>;
  91   def V1   : MipsGPRReg< 3, "3">,    DwarfRegNum<[3]>;
  92   def A0   : MipsGPRReg< 4, "4">,    DwarfRegNum<[4]>;
  93   def A1   : MipsGPRReg< 5, "5">,    DwarfRegNum<[5]>;
  94   def A2   : MipsGPRReg< 6, "6">,    DwarfRegNum<[6]>;
  95   def A3   : MipsGPRReg< 7, "7">,    DwarfRegNum<[7]>;
  96   def T0   : MipsGPRReg< 8, "8">,    DwarfRegNum<[8]>;
  97   def T1   : MipsGPRReg< 9, "9">,    DwarfRegNum<[9]>;
  98   def T2   : MipsGPRReg< 10, "10">,  DwarfRegNum<[10]>;
  99   def T3   : MipsGPRReg< 11, "11">,  DwarfRegNum<[11]>;
 100   def T4   : MipsGPRReg< 12, "12">,  DwarfRegNum<[12]>;
 101   def T5   : MipsGPRReg< 13, "13">,  DwarfRegNum<[13]>;
 102   def T6   : MipsGPRReg< 14, "14">,  DwarfRegNum<[14]>;
 103   def T7   : MipsGPRReg< 15, "15">,  DwarfRegNum<[15]>;
 104   def S0   : MipsGPRReg< 16, "16">,  DwarfRegNum<[16]>;
 105   def S1   : MipsGPRReg< 17, "17">,  DwarfRegNum<[17]>;
 106   def S2   : MipsGPRReg< 18, "18">,  DwarfRegNum<[18]>;
 107   def S3   : MipsGPRReg< 19, "19">,  DwarfRegNum<[19]>;
 108   def S4   : MipsGPRReg< 20, "20">,  DwarfRegNum<[20]>;
 109   def S5   : MipsGPRReg< 21, "21">,  DwarfRegNum<[21]>;
 110   def S6   : MipsGPRReg< 22, "22">,  DwarfRegNum<[22]>;
 111   def S7   : MipsGPRReg< 23, "23">,  DwarfRegNum<[23]>;
 112   def T8   : MipsGPRReg< 24, "24">,  DwarfRegNum<[24]>;
 113   def T9   : MipsGPRReg< 25, "25">,  DwarfRegNum<[25]>;
 114   def K0   : MipsGPRReg< 26, "26">,  DwarfRegNum<[26]>;
 115   def K1   : MipsGPRReg< 27, "27">,  DwarfRegNum<[27]>;
 116   def GP   : MipsGPRReg< 28, "gp">,  DwarfRegNum<[28]>;
 117   def SP   : MipsGPRReg< 29, "sp">,  DwarfRegNum<[29]>;
 118   def FP   : MipsGPRReg< 30, "fp">,  DwarfRegNum<[30]>;
 119   def RA   : MipsGPRReg< 31, "ra">,  DwarfRegNum<[31]>;
 120
 121   // General Purpose 64-bit Registers
 122   def ZERO_64 : Mips64GPRReg< 0, "zero", [ZERO]>, DwarfRegNum<[0]>;
 123   def AT_64   : Mips64GPRReg< 1, "1",    [AT]>, DwarfRegNum<[1]>;
 124   def V0_64   : Mips64GPRReg< 2, "2",    [V0]>, DwarfRegNum<[2]>;
 125   def V1_64   : Mips64GPRReg< 3, "3",    [V1]>, DwarfRegNum<[3]>;
 126   def A0_64   : Mips64GPRReg< 4, "4",    [A0]>, DwarfRegNum<[4]>;
 127   def A1_64   : Mips64GPRReg< 5, "5",    [A1]>, DwarfRegNum<[5]>;
 128   def A2_64   : Mips64GPRReg< 6, "6",    [A2]>, DwarfRegNum<[6]>;
 129   def A3_64   : Mips64GPRReg< 7, "7",    [A3]>, DwarfRegNum<[7]>;
 130   def T0_64   : Mips64GPRReg< 8, "8",    [T0]>, DwarfRegNum<[8]>;
 131   def T1_64   : Mips64GPRReg< 9, "9",    [T1]>, DwarfRegNum<[9]>;
 132   def T2_64   : Mips64GPRReg< 10, "10",  [T2]>, DwarfRegNum<[10]>;
 133   def T3_64   : Mips64GPRReg< 11, "11",  [T3]>, DwarfRegNum<[11]>;
 134   def T4_64   : Mips64GPRReg< 12, "12",  [T4]>, DwarfRegNum<[12]>;
 135   def T5_64   : Mips64GPRReg< 13, "13",  [T5]>, DwarfRegNum<[13]>;
 136   def T6_64   : Mips64GPRReg< 14, "14",  [T6]>, DwarfRegNum<[14]>;
 137   def T7_64   : Mips64GPRReg< 15, "15",  [T7]>, DwarfRegNum<[15]>;
 138   def S0_64   : Mips64GPRReg< 16, "16",  [S0]>, DwarfRegNum<[16]>;
 139   def S1_64   : Mips64GPRReg< 17, "17",  [S1]>, DwarfRegNum<[17]>;
 140   def S2_64   : Mips64GPRReg< 18, "18",  [S2]>, DwarfRegNum<[18]>;
 141   def S3_64   : Mips64GPRReg< 19, "19",  [S3]>, DwarfRegNum<[19]>;
 142   def S4_64   : Mips64GPRReg< 20, "20",  [S4]>, DwarfRegNum<[20]>;
 143   def S5_64   : Mips64GPRReg< 21, "21",  [S5]>, DwarfRegNum<[21]>;
 144   def S6_64   : Mips64GPRReg< 22, "22",  [S6]>, DwarfRegNum<[22]>;
 145   def S7_64   : Mips64GPRReg< 23, "23",  [S7]>, DwarfRegNum<[23]>;
 146   def T8_64   : Mips64GPRReg< 24, "24",  [T8]>, DwarfRegNum<[24]>;
 147   def T9_64   : Mips64GPRReg< 25, "25",  [T9]>, DwarfRegNum<[25]>;
 148   def K0_64   : Mips64GPRReg< 26, "26",  [K0]>, DwarfRegNum<[26]>;
 149   def K1_64   : Mips64GPRReg< 27, "27",  [K1]>, DwarfRegNum<[27]>;
 150   def GP_64   : Mips64GPRReg< 28, "gp",  [GP]>, DwarfRegNum<[28]>;
 151   def SP_64   : Mips64GPRReg< 29, "sp",  [SP]>, DwarfRegNum<[29]>;
 152   def FP_64   : Mips64GPRReg< 30, "fp",  [FP]>, DwarfRegNum<[30]>;
 153   def RA_64   : Mips64GPRReg< 31, "ra",  [RA]>, DwarfRegNum<[31]>;
 154
 155   /// Mips Single point precision FPU Registers
 156   foreach I = 0-31 in
 157   def F#I : FPR<I, "f"#I>, DwarfRegNum<[!add(I, 32)]>;
 158
 159   // Higher half of 64-bit FP registers.
 160   foreach I = 0-31 in
 161   def F_HI#I : FPR<I, "f"#I>, DwarfRegNum<[!add(I, 32)]>;
 162
 163   /// Mips Double point precision FPU Registers (aliased
 164   /// with the single precision to hold 64 bit values)
 165   foreach I = 0-15 in
 166   def D#I : AFPR<!shl(I, 1), "f"#!shl(I, 1),
 167                  [!cast<FPR>("F"#!shl(I, 1)),
 168                   !cast<FPR>("F"#!add(!shl(I, 1), 1))]>;
 169
 170   /// Mips Double point precision FPU Registers in MFP64 mode.
 171   foreach I = 0-31 in
 172   def D#I#_64 : AFPR64<I, "f"#I, [!cast<FPR>("F"#I), !cast<FPR>("F_HI"#I)]>,
 173                 DwarfRegNum<[!add(I, 32)]>;
 174
 175   /// Mips MSA registers
 176   /// MSA and FPU cannot both be present unless the FPU has 64-bit registers
 177   foreach I = 0-31 in
 178   def W#I : AFPR128<I, "w"#I, [!cast<AFPR64>("D"#I#"_64")]>,
 179             DwarfRegNum<[!add(I, 32)]>;
 180
 181   // Hi/Lo registers
 182   def HI0 : MipsReg<0, "ac0">, DwarfRegNum<[64]>;
 183   def HI1 : MipsReg<1, "ac1">, DwarfRegNum<[176]>;
 184   def HI2 : MipsReg<2, "ac2">, DwarfRegNum<[178]>;
 185   def HI3 : MipsReg<3, "ac3">, DwarfRegNum<[180]>;
 186   def LO0 : MipsReg<0, "ac0">, DwarfRegNum<[65]>;
 187   def LO1 : MipsReg<1, "ac1">, DwarfRegNum<[177]>;
 188   def LO2 : MipsReg<2, "ac2">, DwarfRegNum<[179]>;
 189   def LO3 : MipsReg<3, "ac3">, DwarfRegNum<[181]>;
 190
 191   let SubRegIndices = [sub_32] in {
 192   def HI0_64  : RegisterWithSubRegs<"hi", [HI0]>;
 193   def LO0_64  : RegisterWithSubRegs<"lo", [LO0]>;
 194   }
 195
 196   // FP control registers.
 197   foreach I = 0-31 in
 198   def FCR#I : MipsReg<#I, ""#I>;
 199
 200   // FP condition code registers.
 201   foreach I = 0-7 in
 202   def FCC#I : MipsReg<#I, "fcc"#I>;
 203
 204   // COP2 registers.
 205   foreach I = 0-31 in
 206   def COP2#I : MipsReg<#I, ""#I>;
 207
 208   // COP3 registers.
 209   foreach I = 0-31 in
 210   def COP3#I : MipsReg<#I, ""#I>;
 211
 212   // PC register
 213   def PC : Register<"pc">;
 214
 215   // Hardware registers
 216   def HWR0 : MipsReg<0, "hwr_cpunum">;
 217   def HWR1 : MipsReg<1, "hwr_synci_step">;
 218   def HWR2 : MipsReg<2, "hwr_cc">;
 219   def HWR3 : MipsReg<3, "hwr_ccres">;
 220   def HWR29 : MipsReg<29, "hwr_ulr">;
 221
 222   foreach I = {4-28,30-31} in
 223   def HWR#I : MipsReg<#I, ""#I>;
 224
 225   // Accum registers
 226   foreach I = 0-3 in
 227   def AC#I : ACCReg<#I, "ac"#I,
 228                     [!cast<Register>("LO"#I), !cast<Register>("HI"#I)]>;
 229
 230   def AC0_64 : ACCReg<0, "ac0", [LO0_64, HI0_64]>;
 231
 232   // DSP-ASE control register fields.
 233   def DSPPos : Register<"">;
 234   def DSPSCount : Register<"">;
 235   def DSPCarry : Register<"">;
 236   def DSPEFI : Register<"">;
 237   def DSPOutFlag16_19 : Register<"">;
 238   def DSPOutFlag20 : Register<"">;
 239   def DSPOutFlag21 : Register<"">;
 240   def DSPOutFlag22 : Register<"">;
 241   def DSPOutFlag23 : Register<"">;
 242   def DSPCCond : Register<"">;
 243
 244   let SubRegIndices = [sub_dsp16_19, sub_dsp20, sub_dsp21, sub_dsp22,
 245                        sub_dsp23] in
 246   def DSPOutFlag : RegisterWithSubRegs<"", [DSPOutFlag16_19, DSPOutFlag20,
 247                                             DSPOutFlag21, DSPOutFlag22,
 248                                             DSPOutFlag23]>;
 249
 250   // MSA-ASE control registers.
 251   def MSAIR      : MipsReg<0, "0">;
 252   def MSACSR     : MipsReg<1, "1">;
 253   def MSAAccess  : MipsReg<2, "2">;
 254   def MSASave    : MipsReg<3, "3">;
 255   def MSAModify  : MipsReg<4, "4">;
 256   def MSARequest : MipsReg<5, "5">;
 257   def MSAMap     : MipsReg<6, "6">;
 258   def MSAUnmap   : MipsReg<7, "7">;
 259
 260   // Octeon multiplier and product registers
 261   def MPL0 : MipsReg<0, "mpl0">;
 262   def MPL1 : MipsReg<1, "mpl1">;
 263   def MPL2 : MipsReg<2, "mpl2">;
 264   def P0 : MipsReg<0, "p0">;
 265   def P1 : MipsReg<1, "p1">;
 266   def P2 : MipsReg<2, "p2">;
 267
 268 }
 269
 270 //===----------------------------------------------------------------------===//
 271 // Register Classes
 272 //===----------------------------------------------------------------------===//
 273
 274 class GPR32Class<list<ValueType> regTypes> :
 275   RegisterClass<"Mips", regTypes, 32, (add
 276   // Reserved
 277   ZERO, AT,
 278   // Return Values and Arguments
 279   V0, V1, A0, A1, A2, A3,
 280   // Not preserved across procedure calls
 281   T0, T1, T2, T3, T4, T5, T6, T7,
 282   // Callee save
 283   S0, S1, S2, S3, S4, S5, S6, S7,
 284   // Not preserved across procedure calls
 285   T8, T9,
 286   // Reserved
 287   K0, K1, GP, SP, FP, RA)>;
 288
 289 def GPR32 : GPR32Class<[i32]>;
 290 def DSPR  : GPR32Class<[v4i8, v2i16]>;
 291
 292 def GPRMM16 : RegisterClass<"Mips", [i32], 32, (add
 293   // Return Values and Arguments
 294   V0, V1, A0, A1, A2, A3,
 295   // Callee save
 296   S0, S1)>;
 297
 298 def GPR64 : RegisterClass<"Mips", [i64], 64, (add
 299 // Reserved
 300   ZERO_64, AT_64,
 301   // Return Values and Arguments
 302   V0_64, V1_64, A0_64, A1_64, A2_64, A3_64,
 303   // Not preserved across procedure calls
 304   T0_64, T1_64, T2_64, T3_64, T4_64, T5_64, T6_64, T7_64,
 305   // Callee save
 306   S0_64, S1_64, S2_64, S3_64, S4_64, S5_64, S6_64, S7_64,
 307   // Not preserved across procedure calls
 308   T8_64, T9_64,
 309   // Reserved
 310   K0_64, K1_64, GP_64, SP_64, FP_64, RA_64)>;
 311
 312 def CPU16Regs : RegisterClass<"Mips", [i32], 32, (add
 313   // Return Values and Arguments
 314   V0, V1, A0, A1, A2, A3,
 315   // Callee save
 316   S0, S1)>;
 317
 318 def CPU16RegsPlusSP : RegisterClass<"Mips", [i32], 32, (add
 319   // Return Values and Arguments
 320   V0, V1, A0, A1, A2, A3,
 321   // Callee save
 322   S0, S1,
 323   SP)>;
 324
 325 def CPURAReg : RegisterClass<"Mips", [i32], 32, (add RA)>, Unallocatable;
 326
 327 def CPUSPReg : RegisterClass<"Mips", [i32], 32, (add SP)>, Unallocatable;
 328
 329 // 64bit fp:
 330 // * FGR64  - 32 64-bit registers
 331 // * AFGR64 - 16 32-bit even registers (32-bit FP Mode)
 332 //
 333 // 32bit fp:
 334 // * FGR32 - 16 32-bit even registers
 335 // * FGR32 - 32 32-bit registers (single float only mode)
 336 def FGR32 : RegisterClass<"Mips", [f32], 32, (sequence "F%u", 0, 31)>;
 337
 338 def FGRH32 : RegisterClass<"Mips", [f32], 32, (sequence "F_HI%u", 0, 31)>,
 339              Unallocatable;
 340
 341 def AFGR64 : RegisterClass<"Mips", [f64], 64, (add
 342   // Return Values and Arguments
 343   D0, D1,
 344   // Not preserved across procedure calls
 345   D2, D3, D4, D5,
 346   // Return Values and Arguments
 347   D6, D7,
 348   // Not preserved across procedure calls
 349   D8, D9,
 350   // Callee save
 351   D10, D11, D12, D13, D14, D15)>;
 352
 353 def FGR64 : RegisterClass<"Mips", [f64], 64, (sequence "D%u_64", 0, 31)>;
 354
 355 // Used to reserve odd registers when given -mattr=+nooddspreg
 356 // FIXME: Remove double precision registers from this set.
 357 def OddSP : RegisterClass<"Mips", [f32], 32,
 358                           (add (decimate (sequence "F%u", 1, 31), 2),
 359                                (decimate (sequence "F_HI%u", 1, 31), 2),
 360                                (decimate (sequence "D%u", 1, 15), 2),
 361                                (decimate (sequence "D%u_64", 1, 31), 2))>,
 362             Unallocatable;
 363
 364 // FP control registers.
 365 def CCR : RegisterClass<"Mips", [i32], 32, (sequence "FCR%u", 0, 31)>,
 366           Unallocatable;
 367
 368 // FP condition code registers.
 369 def FCC : RegisterClass<"Mips", [i32], 32, (sequence "FCC%u", 0, 7)>,
 370           Unallocatable;
 371
 372 // MIPS32r6/MIPS64r6 store FPU condition codes in normal FGR registers.
 373 // This class allows us to represent this in codegen patterns.
 374 def FGRCC : RegisterClass<"Mips", [i32], 32, (sequence "F%u", 0, 31)>;
 375
 376 def MSA128B: RegisterClass<"Mips", [v16i8], 128,
 377                            (sequence "W%u", 0, 31)>;
 378 def MSA128H: RegisterClass<"Mips", [v8i16, v8f16], 128,
 379                            (sequence "W%u", 0, 31)>;
 380 def MSA128W: RegisterClass<"Mips", [v4i32, v4f32], 128,
 381                            (sequence "W%u", 0, 31)>;
 382 def MSA128D: RegisterClass<"Mips", [v2i64, v2f64], 128,
 383                            (sequence "W%u", 0, 31)>;
 384
 385 def MSACtrl: RegisterClass<"Mips", [i32], 32, (add
 386   MSAIR, MSACSR, MSAAccess, MSASave, MSAModify, MSARequest, MSAMap, MSAUnmap)>;
 387
 388 // Hi/Lo Registers
 389 def LO32 : RegisterClass<"Mips", [i32], 32, (add LO0)>;
 390 def HI32 : RegisterClass<"Mips", [i32], 32, (add HI0)>;
 391 def LO32DSP : RegisterClass<"Mips", [i32], 32, (sequence "LO%u", 0, 3)>;
 392 def HI32DSP : RegisterClass<"Mips", [i32], 32, (sequence "HI%u", 0, 3)>;
 393 def LO64 : RegisterClass<"Mips", [i64], 64, (add LO0_64)>;
 394 def HI64 : RegisterClass<"Mips", [i64], 64, (add HI0_64)>;
 395
 396 // Hardware registers
 397 def HWRegs : RegisterClass<"Mips", [i32], 32, (sequence "HWR%u", 0, 31)>,
 398              Unallocatable;
 399
 400 // Accumulator Registers
 401 def ACC64 : RegisterClass<"Mips", [untyped], 64, (add AC0)> {
 402   let Size = 64;
 403 }
 404
 405 def ACC128 : RegisterClass<"Mips", [untyped], 128, (add AC0_64)> {
 406   let Size = 128;
 407 }
 408
 409 def ACC64DSP : RegisterClass<"Mips", [untyped], 64, (sequence "AC%u", 0, 3)> {
 410   let Size = 64;
 411 }
 412
 413 def DSPCC : RegisterClass<"Mips", [v4i8, v2i16], 32, (add DSPCCond)>;
 414
 415 // Coprocessor 2 registers.
 416 def COP2 : RegisterClass<"Mips", [i32], 32, (sequence "COP2%u", 0, 31)>,
 417            Unallocatable;
 418
 419 // Coprocessor 3 registers.
 420 def COP3 : RegisterClass<"Mips", [i32], 32, (sequence "COP3%u", 0, 31)>,
 421            Unallocatable;
 422
 423 // Octeon multiplier and product registers
 424 def OCTEON_MPL : RegisterClass<"Mips", [i64], 64, (add MPL0, MPL1, MPL2)>,
 425                  Unallocatable;
 426 def OCTEON_P : RegisterClass<"Mips", [i64], 64, (add P0, P1, P2)>,
 427                Unallocatable;
 428
 429 // Register Operands.
 430
 431 class MipsAsmRegOperand : AsmOperandClass {
 432   let ParserMethod = "parseAnyRegister";
 433 }
 434
 435 def GPR64AsmOperand : MipsAsmRegOperand {
 436   let Name = "GPR64AsmReg";
 437   let PredicateMethod = "isGPRAsmReg";
 438 }
 439
 440 def GPR32AsmOperand : MipsAsmRegOperand {
 441   let Name = "GPR32AsmReg";
 442   let PredicateMethod = "isGPRAsmReg";
 443 }
 444
 445 def GPRMM16AsmOperand : MipsAsmRegOperand {
 446   let Name = "GPRMM16AsmReg";
 447   let PredicateMethod = "isMM16AsmReg";
 448 }
 449
 450 def ACC64DSPAsmOperand : MipsAsmRegOperand {
 451   let Name = "ACC64DSPAsmReg";
 452   let PredicateMethod = "isACCAsmReg";
 453 }
 454
 455 def HI32DSPAsmOperand : MipsAsmRegOperand {
 456   let Name = "HI32DSPAsmReg";
 457   let PredicateMethod = "isACCAsmReg";
 458 }
 459
 460 def LO32DSPAsmOperand : MipsAsmRegOperand {
 461   let Name = "LO32DSPAsmReg";
 462   let PredicateMethod = "isACCAsmReg";
 463 }
 464
 465 def CCRAsmOperand : MipsAsmRegOperand {
 466   let Name = "CCRAsmReg";
 467 }
 468
 469 def AFGR64AsmOperand : MipsAsmRegOperand {
 470   let Name = "AFGR64AsmReg";
 471   let PredicateMethod = "isFGRAsmReg";
 472 }
 473
 474 def FGR64AsmOperand : MipsAsmRegOperand {
 475   let Name = "FGR64AsmReg";
 476   let PredicateMethod = "isFGRAsmReg";
 477 }
 478
 479 def FGR32AsmOperand : MipsAsmRegOperand {
 480   let Name = "FGR32AsmReg";
 481   let PredicateMethod = "isFGRAsmReg";
 482 }
 483
 484 def FGRH32AsmOperand : MipsAsmRegOperand {
 485   let Name = "FGRH32AsmReg";
 486   let PredicateMethod = "isFGRAsmReg";
 487 }
 488
 489 def FCCRegsAsmOperand : MipsAsmRegOperand {
 490   let Name = "FCCAsmReg";
 491 }
 492
 493 def MSA128AsmOperand : MipsAsmRegOperand {
 494   let Name = "MSA128AsmReg";
 495 }
 496
 497 def MSACtrlAsmOperand : MipsAsmRegOperand {
 498   let Name = "MSACtrlAsmReg";
 499 }
 500
 501 def GPR32Opnd : RegisterOperand<GPR32> {
 502   let ParserMatchClass = GPR32AsmOperand;
 503 }
 504
 505 def GPRMM16Opnd : RegisterOperand<GPRMM16> {
 506   let ParserMatchClass = GPRMM16AsmOperand;
 507 }
 508
 509 def GPR64Opnd : RegisterOperand<GPR64> {
 510   let ParserMatchClass = GPR64AsmOperand;
 511 }
 512
 513 def DSPROpnd : RegisterOperand<DSPR> {
 514   let ParserMatchClass = GPR32AsmOperand;
 515 }
 516
 517 def CCROpnd : RegisterOperand<CCR> {
 518   let ParserMatchClass = CCRAsmOperand;
 519 }
 520
 521 def HWRegsAsmOperand : MipsAsmRegOperand {
 522   let Name = "HWRegsAsmReg";
 523 }
 524
 525 def COP2AsmOperand : MipsAsmRegOperand {
 526   let Name = "COP2AsmReg";
 527 }
 528
 529 def COP3AsmOperand : MipsAsmRegOperand {
 530   let Name = "COP3AsmReg";
 531 }
 532
 533 def HWRegsOpnd : RegisterOperand<HWRegs> {
 534   let ParserMatchClass = HWRegsAsmOperand;
 535 }
 536
 537 def AFGR64Opnd : RegisterOperand<AFGR64> {
 538   let ParserMatchClass = AFGR64AsmOperand;
 539 }
 540
 541 def FGR64Opnd : RegisterOperand<FGR64> {
 542   let ParserMatchClass = FGR64AsmOperand;
 543 }
 544
 545 def FGR32Opnd : RegisterOperand<FGR32> {
 546   let ParserMatchClass = FGR32AsmOperand;
 547 }
 548
 549 def FGRCCOpnd : RegisterOperand<FGRCC> {
 550   // The assembler doesn't use register classes so we can re-use
 551   // FGR32AsmOperand.
 552   let ParserMatchClass = FGR32AsmOperand;
 553 }
 554
 555 def FGRH32Opnd : RegisterOperand<FGRH32> {
 556   let ParserMatchClass = FGRH32AsmOperand;
 557 }
 558
 559 def FCCRegsOpnd : RegisterOperand<FCC> {
 560   let ParserMatchClass = FCCRegsAsmOperand;
 561 }
 562
 563 def LO32DSPOpnd : RegisterOperand<LO32DSP> {
 564   let ParserMatchClass = LO32DSPAsmOperand;
 565 }
 566
 567 def HI32DSPOpnd : RegisterOperand<HI32DSP> {
 568   let ParserMatchClass = HI32DSPAsmOperand;
 569 }
 570
 571 def ACC64DSPOpnd : RegisterOperand<ACC64DSP> {
 572   let ParserMatchClass = ACC64DSPAsmOperand;
 573 }
 574
 575 def COP2Opnd : RegisterOperand<COP2> {
 576   let ParserMatchClass = COP2AsmOperand;
 577 }
 578
 579 def COP3Opnd : RegisterOperand<COP3> {
 580   let ParserMatchClass = COP3AsmOperand;
 581 }
 582
 583 def MSA128BOpnd : RegisterOperand<MSA128B> {
 584   let ParserMatchClass = MSA128AsmOperand;
 585 }
 586
 587 def MSA128HOpnd : RegisterOperand<MSA128H> {
 588   let ParserMatchClass = MSA128AsmOperand;
 589 }
 590
 591 def MSA128WOpnd : RegisterOperand<MSA128W> {
 592   let ParserMatchClass = MSA128AsmOperand;
 593 }
 594
 595 def MSA128DOpnd : RegisterOperand<MSA128D> {
 596   let ParserMatchClass = MSA128AsmOperand;
 597 }
 598
 599 def MSA128CROpnd : RegisterOperand<MSACtrl> {
 600   let ParserMatchClass = MSACtrlAsmOperand;
 601 }