lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MipsMAddMSub     : SDTypeProfile<0, 4,
  27                                          [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>,
  28                                           SDTCisSameAs<1, 2>,
  29                                           SDTCisSameAs<2, 3>]>;
  30 def SDT_MipsDivRem       : SDTypeProfile<0, 2,
  31                                          [SDTCisInt<0>,
  32                                           SDTCisSameAs<0, 1>]>;
  33
  34 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  35
  36 def SDT_MipsDynAlloc    : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>,
  37                                                SDTCisSameAs<0, 1>]>;
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Hi and Lo nodes are used to handle global addresses. Used on
  56 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  57 // static model. (nothing to do with Mips Registers Hi and Lo)
  58 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  59 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  60 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  61
  62 // TlsGd node is used to handle General Dynamic TLS
  63 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  64
  65 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  66 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  67 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  68
  69 // Thread pointer
  70 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  71
  72 // Return
  73 def MipsRet : SDNode<"MipsISD::Ret", SDTNone, [SDNPHasChain, SDNPOptInGlue]>;
  74
  75 // These are target-independent nodes, but have target-specific formats.
  76 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  77                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  78 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  79                            [SDNPHasChain, SDNPSideEffect,
  80                             SDNPOptInGlue, SDNPOutGlue]>;
  81
  82 // MAdd*/MSub* nodes
  83 def MipsMAdd      : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub,
  84                            [SDNPOptInGlue, SDNPOutGlue]>;
  85 def MipsMAddu     : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub,
  86                            [SDNPOptInGlue, SDNPOutGlue]>;
  87 def MipsMSub      : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub,
  88                            [SDNPOptInGlue, SDNPOutGlue]>;
  89 def MipsMSubu     : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub,
  90                            [SDNPOptInGlue, SDNPOutGlue]>;
  91
  92 // DivRem(u) nodes
  93 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsDivRem,
  94                            [SDNPOutGlue]>;
  95 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsDivRem,
  96                            [SDNPOutGlue]>;
  97
  98 // Target constant nodes that are not part of any isel patterns and remain
  99 // unchanged can cause instructions with illegal operands to be emitted.
 100 // Wrapper node patterns give the instruction selector a chance to replace
 101 // target constant nodes that would otherwise remain unchanged with ADDiu
 102 // nodes. Without these wrapper node patterns, the following conditional move
 103 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 104 // compiled:
 105 //  movn  %got(d)($gp), %got(c)($gp), $4
 106 // This instruction is illegal since movn can take only register operands.
 107
 108 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 109
 110 // Pointer to dynamically allocated stack area.
 111 def MipsDynAlloc  : SDNode<"MipsISD::DynAlloc", SDT_MipsDynAlloc,
 112                            [SDNPHasChain, SDNPInGlue]>;
 113
 114 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 115
 116 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 117 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 118
 119 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 120                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 121 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 122                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 123 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 124                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 125 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 126                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 127 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 128                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 129 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 132                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 133 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135
 136 //===----------------------------------------------------------------------===//
 137 // Mips Instruction Predicate Definitions.
 138 //===----------------------------------------------------------------------===//
 139 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 140                       AssemblerPredicate<"FeatureSEInReg">;
 141 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 142                       AssemblerPredicate<"FeatureBitCount">;
 143 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 144                       AssemblerPredicate<"FeatureSwap">;
 145 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 146                       AssemblerPredicate<"FeatureCondMov">;
 147 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 148                       AssemblerPredicate<"FeatureMips32">;
 149 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 150                       AssemblerPredicate<"FeatureMips32r2">;
 151 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 152                       AssemblerPredicate<"FeatureMips64">;
 153 def HasMips32r2Or64 : Predicate<"Subtarget.hasMips32r2Or64()">,
 154                       AssemblerPredicate<"FeatureMips32r2,FeatureMips64">;
 155 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 156                       AssemblerPredicate<"!FeatureMips64">;
 157 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 158                       AssemblerPredicate<"FeatureMips64r2">;
 159 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 160                       AssemblerPredicate<"FeatureN64">;
 161 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 162                       AssemblerPredicate<"!FeatureN64">;
 163 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 164                       AssemblerPredicate<"FeatureMips16">;
 165 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 168                       AssemblerPredicate<"FeatureMips32">;
 169 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 170                       AssemblerPredicate<"FeatureMips32">;
 171 def HasStandardEncoding : Predicate<"Subtarget.hasStandardEncoding()">,
 172                           AssemblerPredicate<"!FeatureMips16">;
 173
 174 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 175   let Predicates = [HasStandardEncoding];
 176 }
 177
 178 //===----------------------------------------------------------------------===//
 179 // Instruction format superclass
 180 //===----------------------------------------------------------------------===//
 181
 182 include "MipsInstrFormats.td"
 183
 184 //===----------------------------------------------------------------------===//
 185 // Mips Operand, Complex Patterns and Transformations Definitions.
 186 //===----------------------------------------------------------------------===//
 187
 188 // Instruction operand types
 189 def jmptarget   : Operand<OtherVT> {
 190   let EncoderMethod = "getJumpTargetOpValue";
 191 }
 192 def brtarget    : Operand<OtherVT> {
 193   let EncoderMethod = "getBranchTargetOpValue";
 194   let OperandType = "OPERAND_PCREL";
 195   let DecoderMethod = "DecodeBranchTarget";
 196 }
 197 def calltarget  : Operand<iPTR> {
 198   let EncoderMethod = "getJumpTargetOpValue";
 199 }
 200 def calltarget64: Operand<i64>;
 201 def simm16      : Operand<i32> {
 202   let DecoderMethod= "DecodeSimm16";
 203 }
 204 def simm16_64   : Operand<i64>;
 205 def shamt       : Operand<i32>;
 206
 207 // Unsigned Operand
 208 def uimm16      : Operand<i32> {
 209   let PrintMethod = "printUnsignedImm";
 210 }
 211
 212 def MipsMemAsmOperand : AsmOperandClass {
 213   let Name = "Mem";
 214   let ParserMethod = "parseMemOperand";
 215 }
 216
 217 // Address operand
 218 def mem : Operand<i32> {
 219   let PrintMethod = "printMemOperand";
 220   let MIOperandInfo = (ops CPURegs, simm16);
 221   let EncoderMethod = "getMemEncoding";
 222   let ParserMatchClass = MipsMemAsmOperand;
 223 }
 224
 225 def mem64 : Operand<i64> {
 226   let PrintMethod = "printMemOperand";
 227   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 228   let EncoderMethod = "getMemEncoding";
 229   let ParserMatchClass = MipsMemAsmOperand;
 230 }
 231
 232 def mem_ea : Operand<i32> {
 233   let PrintMethod = "printMemOperandEA";
 234   let MIOperandInfo = (ops CPURegs, simm16);
 235   let EncoderMethod = "getMemEncoding";
 236 }
 237
 238 def mem_ea_64 : Operand<i64> {
 239   let PrintMethod = "printMemOperandEA";
 240   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 241   let EncoderMethod = "getMemEncoding";
 242 }
 243
 244 // size operand of ext instruction
 245 def size_ext : Operand<i32> {
 246   let EncoderMethod = "getSizeExtEncoding";
 247   let DecoderMethod = "DecodeExtSize";
 248 }
 249
 250 // size operand of ins instruction
 251 def size_ins : Operand<i32> {
 252   let EncoderMethod = "getSizeInsEncoding";
 253   let DecoderMethod = "DecodeInsSize";
 254 }
 255
 256 // Transformation Function - get the lower 16 bits.
 257 def LO16 : SDNodeXForm<imm, [{
 258   return getImm(N, N->getZExtValue() & 0xFFFF);
 259 }]>;
 260
 261 // Transformation Function - get the higher 16 bits.
 262 def HI16 : SDNodeXForm<imm, [{
 263   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 264 }]>;
 265
 266 // Node immediate fits as 16-bit sign extended on target immediate.
 267 // e.g. addi, andi
 268 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 269
 270 // Node immediate fits as 16-bit zero extended on target immediate.
 271 // The LO16 param means that only the lower 16 bits of the node
 272 // immediate are caught.
 273 // e.g. addiu, sltiu
 274 def immZExt16  : PatLeaf<(imm), [{
 275   if (N->getValueType(0) == MVT::i32)
 276     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 277   else
 278     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 279 }], LO16>;
 280
 281 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 282 def immLow16Zero : PatLeaf<(imm), [{
 283   int64_t Val = N->getSExtValue();
 284   return isInt<32>(Val) && !(Val & 0xffff);
 285 }]>;
 286
 287 // shamt field must fit in 5 bits.
 288 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 289
 290 // Mips Address Mode! SDNode frameindex could possibily be a match
 291 // since load and store instructions from stack used it.
 292 def addr :
 293   ComplexPattern<iPTR, 2, "SelectAddr", [frameindex], [SDNPWantParent]>;
 294
 295 //===----------------------------------------------------------------------===//
 296 // Pattern fragment for load/store
 297 //===----------------------------------------------------------------------===//
 298 class UnalignedLoad<PatFrag Node> :
 299   PatFrag<(ops node:$ptr), (Node node:$ptr), [{
 300   LoadSDNode *LD = cast<LoadSDNode>(N);
 301   return LD->getMemoryVT().getSizeInBits()/8 > LD->getAlignment();
 302 }]>;
 303
 304 class AlignedLoad<PatFrag Node> :
 305   PatFrag<(ops node:$ptr), (Node node:$ptr), [{
 306   LoadSDNode *LD = cast<LoadSDNode>(N);
 307   return LD->getMemoryVT().getSizeInBits()/8 <= LD->getAlignment();
 308 }]>;
 309
 310 class UnalignedStore<PatFrag Node> :
 311   PatFrag<(ops node:$val, node:$ptr), (Node node:$val, node:$ptr), [{
 312   StoreSDNode *SD = cast<StoreSDNode>(N);
 313   return SD->getMemoryVT().getSizeInBits()/8 > SD->getAlignment();
 314 }]>;
 315
 316 class AlignedStore<PatFrag Node> :
 317   PatFrag<(ops node:$val, node:$ptr), (Node node:$val, node:$ptr), [{
 318   StoreSDNode *SD = cast<StoreSDNode>(N);
 319   return SD->getMemoryVT().getSizeInBits()/8 <= SD->getAlignment();
 320 }]>;
 321
 322 // Load/Store PatFrags.
 323 def sextloadi16_a   : AlignedLoad<sextloadi16>;
 324 def zextloadi16_a   : AlignedLoad<zextloadi16>;
 325 def extloadi16_a    : AlignedLoad<extloadi16>;
 326 def load_a          : AlignedLoad<load>;
 327 def sextloadi32_a   : AlignedLoad<sextloadi32>;
 328 def zextloadi32_a   : AlignedLoad<zextloadi32>;
 329 def extloadi32_a    : AlignedLoad<extloadi32>;
 330 def truncstorei16_a : AlignedStore<truncstorei16>;
 331 def store_a         : AlignedStore<store>;
 332 def truncstorei32_a : AlignedStore<truncstorei32>;
 333 def sextloadi16_u   : UnalignedLoad<sextloadi16>;
 334 def zextloadi16_u   : UnalignedLoad<zextloadi16>;
 335 def extloadi16_u    : UnalignedLoad<extloadi16>;
 336 def load_u          : UnalignedLoad<load>;
 337 def sextloadi32_u   : UnalignedLoad<sextloadi32>;
 338 def zextloadi32_u   : UnalignedLoad<zextloadi32>;
 339 def extloadi32_u    : UnalignedLoad<extloadi32>;
 340 def truncstorei16_u : UnalignedStore<truncstorei16>;
 341 def store_u         : UnalignedStore<store>;
 342 def truncstorei32_u : UnalignedStore<truncstorei32>;
 343
 344 //===----------------------------------------------------------------------===//
 345 // Instructions specific format
 346 //===----------------------------------------------------------------------===//
 347
 348 // Arithmetic and logical instructions with 3 register operands.
 349 class ArithLogicR<bits<6> op, bits<6> func, string instr_asm, SDNode OpNode,
 350                   InstrItinClass itin, RegisterClass RC, bit isComm = 0>:
 351   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 352      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 353      [(set RC:$rd, (OpNode RC:$rs, RC:$rt))], itin> {
 354   let shamt = 0;
 355   let isCommutable = isComm;
 356   let isReMaterializable = 1;
 357 }
 358
 359 class ArithOverflowR<bits<6> op, bits<6> func, string instr_asm,
 360                     InstrItinClass itin, RegisterClass RC, bit isComm = 0>:
 361   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 362      !strconcat(instr_asm, "\t$rd, $rs, $rt"), [], itin> {
 363   let shamt = 0;
 364   let isCommutable = isComm;
 365 }
 366
 367 // Arithmetic and logical instructions with 2 register operands.
 368 class ArithLogicI<bits<6> op, string instr_asm, SDNode OpNode,
 369                   Operand Od, PatLeaf imm_type, RegisterClass RC> :
 370   FI<op, (outs RC:$rt), (ins RC:$rs, Od:$imm16),
 371      !strconcat(instr_asm, "\t$rt, $rs, $imm16"),
 372      [(set RC:$rt, (OpNode RC:$rs, imm_type:$imm16))], IIAlu> {
 373   let isReMaterializable = 1;
 374 }
 375
 376 class ArithOverflowI<bits<6> op, string instr_asm, SDNode OpNode,
 377                      Operand Od, PatLeaf imm_type, RegisterClass RC> :
 378   FI<op, (outs RC:$rt), (ins RC:$rs, Od:$imm16),
 379      !strconcat(instr_asm, "\t$rt, $rs, $imm16"), [], IIAlu>;
 380
 381 // Arithmetic Multiply ADD/SUB
 382 let rd = 0, shamt = 0, Defs = [HI, LO], Uses = [HI, LO] in
 383 class MArithR<bits<6> func, string instr_asm, SDNode op, bit isComm = 0> :
 384   FR<0x1c, func, (outs), (ins CPURegs:$rs, CPURegs:$rt),
 385      !strconcat(instr_asm, "\t$rs, $rt"),
 386      [(op CPURegs:$rs, CPURegs:$rt, LO, HI)], IIImul> {
 387   let rd = 0;
 388   let shamt = 0;
 389   let isCommutable = isComm;
 390 }
 391
 392 //  Logical
 393 class LogicNOR<bits<6> op, bits<6> func, string instr_asm, RegisterClass RC>:
 394   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 395      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 396      [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu> {
 397   let shamt = 0;
 398   let isCommutable = 1;
 399 }
 400
 401 // Shifts
 402 class shift_rotate_imm<bits<6> func, bits<5> isRotate, string instr_asm,
 403                        SDNode OpNode, PatFrag PF, Operand ImmOpnd,
 404                        RegisterClass RC>:
 405   FR<0x00, func, (outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
 406      !strconcat(instr_asm, "\t$rd, $rt, $shamt"),
 407      [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu> {
 408   let rs = isRotate;
 409 }
 410
 411 // 32-bit shift instructions.
 412 class shift_rotate_imm32<bits<6> func, bits<5> isRotate, string instr_asm,
 413                          SDNode OpNode>:
 414   shift_rotate_imm<func, isRotate, instr_asm, OpNode, immZExt5, shamt, CPURegs>;
 415
 416 class shift_rotate_reg<bits<6> func, bits<5> isRotate, string instr_asm,
 417                        SDNode OpNode, RegisterClass RC>:
 418   FR<0x00, func, (outs RC:$rd), (ins CPURegs:$rs, RC:$rt),
 419      !strconcat(instr_asm, "\t$rd, $rt, $rs"),
 420      [(set RC:$rd, (OpNode RC:$rt, CPURegs:$rs))], IIAlu> {
 421   let shamt = isRotate;
 422 }
 423
 424 // Load Upper Imediate
 425 class LoadUpper<bits<6> op, string instr_asm, RegisterClass RC, Operand Imm>:
 426   FI<op, (outs RC:$rt), (ins Imm:$imm16),
 427      !strconcat(instr_asm, "\t$rt, $imm16"), [], IIAlu> {
 428   let rs = 0;
 429   let neverHasSideEffects = 1;
 430   let isReMaterializable = 1;
 431 }
 432
 433 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
 434           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
 435   bits<21> addr;
 436   let Inst{25-21} = addr{20-16};
 437   let Inst{15-0}  = addr{15-0};
 438   let DecoderMethod = "DecodeMem";
 439 }
 440
 441 // Memory Load/Store
 442 let canFoldAsLoad = 1 in
 443 class LoadM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 444             Operand MemOpnd, bit Pseudo>:
 445   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr),
 446      !strconcat(instr_asm, "\t$rt, $addr"),
 447      [(set RC:$rt, (OpNode addr:$addr))], IILoad> {
 448   let isPseudo = Pseudo;
 449 }
 450
 451 class StoreM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 452              Operand MemOpnd, bit Pseudo>:
 453   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 454      !strconcat(instr_asm, "\t$rt, $addr"),
 455      [(OpNode RC:$rt, addr:$addr)], IIStore> {
 456   let isPseudo = Pseudo;
 457 }
 458
 459 // 32-bit load.
 460 multiclass LoadM32<bits<6> op, string instr_asm, PatFrag OpNode,
 461                    bit Pseudo = 0> {
 462   def #NAME# : LoadM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 463                Requires<[NotN64, HasStandardEncoding]>;
 464   def _P8    : LoadM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 465                Requires<[IsN64, HasStandardEncoding]> {
 466     let DecoderNamespace = "Mips64";
 467     let isCodeGenOnly = 1;
 468   }
 469 }
 470
 471 // 64-bit load.
 472 multiclass LoadM64<bits<6> op, string instr_asm, PatFrag OpNode,
 473                    bit Pseudo = 0> {
 474   def #NAME# : LoadM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 475                Requires<[NotN64, HasStandardEncoding]>;
 476   def _P8    : LoadM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 477                Requires<[IsN64, HasStandardEncoding]> {
 478     let DecoderNamespace = "Mips64";
 479     let isCodeGenOnly = 1;
 480   }
 481 }
 482
 483 // 32-bit store.
 484 multiclass StoreM32<bits<6> op, string instr_asm, PatFrag OpNode,
 485                     bit Pseudo = 0> {
 486   def #NAME# : StoreM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 487                Requires<[NotN64, HasStandardEncoding]>;
 488   def _P8    : StoreM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 489                Requires<[IsN64, HasStandardEncoding]> {
 490     let DecoderNamespace = "Mips64";
 491     let isCodeGenOnly = 1;
 492   }
 493 }
 494
 495 // 64-bit store.
 496 multiclass StoreM64<bits<6> op, string instr_asm, PatFrag OpNode,
 497                     bit Pseudo = 0> {
 498   def #NAME# : StoreM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 499                Requires<[NotN64, HasStandardEncoding]>;
 500   def _P8    : StoreM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 501                Requires<[IsN64, HasStandardEncoding]> {
 502     let DecoderNamespace = "Mips64";
 503     let isCodeGenOnly = 1;
 504   }
 505 }
 506
 507 // Load/Store Left/Right
 508 let canFoldAsLoad = 1 in
 509 class LoadLeftRight<bits<6> op, string instr_asm, SDNode OpNode,
 510                     RegisterClass RC, Operand MemOpnd> :
 511   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr, RC:$src),
 512        !strconcat(instr_asm, "\t$rt, $addr"),
 513        [(set RC:$rt, (OpNode addr:$addr, RC:$src))], IILoad> {
 514   string Constraints = "$src = $rt";
 515 }
 516
 517 class StoreLeftRight<bits<6> op, string instr_asm, SDNode OpNode,
 518                      RegisterClass RC, Operand MemOpnd>:
 519   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 520        !strconcat(instr_asm, "\t$rt, $addr"), [(OpNode RC:$rt, addr:$addr)],
 521        IIStore>;
 522
 523 // 32-bit load left/right.
 524 multiclass LoadLeftRightM32<bits<6> op, string instr_asm, SDNode OpNode> {
 525   def #NAME# : LoadLeftRight<op, instr_asm, OpNode, CPURegs, mem>,
 526                Requires<[NotN64, HasStandardEncoding]>;
 527   def _P8    : LoadLeftRight<op, instr_asm, OpNode, CPURegs, mem64>,
 528                Requires<[IsN64, HasStandardEncoding]> {
 529     let DecoderNamespace = "Mips64";
 530     let isCodeGenOnly = 1;
 531   }
 532 }
 533
 534 // 64-bit load left/right.
 535 multiclass LoadLeftRightM64<bits<6> op, string instr_asm, SDNode OpNode> {
 536   def #NAME# : LoadLeftRight<op, instr_asm, OpNode, CPU64Regs, mem>,
 537                Requires<[NotN64, HasStandardEncoding]>;
 538   def _P8    : LoadLeftRight<op, instr_asm, OpNode, CPU64Regs, mem64>,
 539                Requires<[IsN64, HasStandardEncoding]> {
 540     let DecoderNamespace = "Mips64";
 541     let isCodeGenOnly = 1;
 542   }
 543 }
 544
 545 // 32-bit store left/right.
 546 multiclass StoreLeftRightM32<bits<6> op, string instr_asm, SDNode OpNode> {
 547   def #NAME# : StoreLeftRight<op, instr_asm, OpNode, CPURegs, mem>,
 548                Requires<[NotN64, HasStandardEncoding]>;
 549   def _P8    : StoreLeftRight<op, instr_asm, OpNode, CPURegs, mem64>,
 550                Requires<[IsN64, HasStandardEncoding]> {
 551     let DecoderNamespace = "Mips64";
 552     let isCodeGenOnly = 1;
 553   }
 554 }
 555
 556 // 64-bit store left/right.
 557 multiclass StoreLeftRightM64<bits<6> op, string instr_asm, SDNode OpNode> {
 558   def #NAME# : StoreLeftRight<op, instr_asm, OpNode, CPU64Regs, mem>,
 559                Requires<[NotN64, HasStandardEncoding]>;
 560   def _P8    : StoreLeftRight<op, instr_asm, OpNode, CPU64Regs, mem64>,
 561                Requires<[IsN64, HasStandardEncoding]> {
 562     let DecoderNamespace = "Mips64";
 563     let isCodeGenOnly = 1;
 564   }
 565 }
 566
 567 // Conditional Branch
 568 class CBranch<bits<6> op, string instr_asm, PatFrag cond_op, RegisterClass RC>:
 569   BranchBase<op, (outs), (ins RC:$rs, RC:$rt, brtarget:$imm16),
 570              !strconcat(instr_asm, "\t$rs, $rt, $imm16"),
 571              [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$imm16)], IIBranch> {
 572   let isBranch = 1;
 573   let isTerminator = 1;
 574   let hasDelaySlot = 1;
 575   let Defs = [AT];
 576 }
 577
 578 class CBranchZero<bits<6> op, bits<5> _rt, string instr_asm, PatFrag cond_op,
 579                   RegisterClass RC>:
 580   BranchBase<op, (outs), (ins RC:$rs, brtarget:$imm16),
 581              !strconcat(instr_asm, "\t$rs, $imm16"),
 582              [(brcond (i32 (cond_op RC:$rs, 0)), bb:$imm16)], IIBranch> {
 583   let rt = _rt;
 584   let isBranch = 1;
 585   let isTerminator = 1;
 586   let hasDelaySlot = 1;
 587   let Defs = [AT];
 588 }
 589
 590 // SetCC
 591 class SetCC_R<bits<6> op, bits<6> func, string instr_asm, PatFrag cond_op,
 592               RegisterClass RC>:
 593   FR<op, func, (outs CPURegs:$rd), (ins RC:$rs, RC:$rt),
 594      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 595      [(set CPURegs:$rd, (cond_op RC:$rs, RC:$rt))],
 596      IIAlu> {
 597   let shamt = 0;
 598 }
 599
 600 class SetCC_I<bits<6> op, string instr_asm, PatFrag cond_op, Operand Od,
 601               PatLeaf imm_type, RegisterClass RC>:
 602   FI<op, (outs CPURegs:$rt), (ins RC:$rs, Od:$imm16),
 603      !strconcat(instr_asm, "\t$rt, $rs, $imm16"),
 604      [(set CPURegs:$rt, (cond_op RC:$rs, imm_type:$imm16))],
 605      IIAlu>;
 606
 607 // Jump
 608 class JumpFJ<bits<6> op, string instr_asm>:
 609   FJ<op, (outs), (ins jmptarget:$target),
 610      !strconcat(instr_asm, "\t$target"), [(br bb:$target)], IIBranch> {
 611   let isBranch=1;
 612   let isTerminator=1;
 613   let isBarrier=1;
 614   let hasDelaySlot = 1;
 615   let Predicates = [RelocStatic, HasStandardEncoding];
 616   let DecoderMethod = "DecodeJumpTarget";
 617   let Defs = [AT];
 618 }
 619
 620 // Unconditional branch
 621 class UncondBranch<bits<6> op, string instr_asm>:
 622   BranchBase<op, (outs), (ins brtarget:$imm16),
 623              !strconcat(instr_asm, "\t$imm16"), [(br bb:$imm16)], IIBranch> {
 624   let rs = 0;
 625   let rt = 0;
 626   let isBranch = 1;
 627   let isTerminator = 1;
 628   let isBarrier = 1;
 629   let hasDelaySlot = 1;
 630   let Predicates = [RelocPIC, HasStandardEncoding];
 631   let Defs = [AT];
 632 }
 633
 634 // Base class for indirect branch and return instruction classes.
 635 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 636 class JumpFR<RegisterClass RC, list<dag> pattern>:
 637   FR<0, 0x8, (outs), (ins RC:$rs), "jr\t$rs", pattern, IIBranch> {
 638   let rt = 0;
 639   let rd = 0;
 640   let shamt = 0;
 641 }
 642
 643 // Indirect branch
 644 class IndirectBranch<RegisterClass RC>: JumpFR<RC, [(brind RC:$rs)]> {
 645   let isBranch = 1;
 646   let isIndirectBranch = 1;
 647 }
 648
 649 // Return instruction
 650 class RetBase<RegisterClass RC>: JumpFR<RC, []> {
 651   let isReturn = 1;
 652   let isCodeGenOnly = 1;
 653   let hasCtrlDep = 1;
 654   let hasExtraSrcRegAllocReq = 1;
 655 }
 656
 657 // Jump and Link (Call)
 658 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 659   class JumpLink<bits<6> op, string instr_asm>:
 660     FJ<op, (outs), (ins calltarget:$target),
 661        !strconcat(instr_asm, "\t$target"), [(MipsJmpLink imm:$target)],
 662        IIBranch> {
 663        let DecoderMethod = "DecodeJumpTarget";
 664        }
 665
 666   class JumpLinkReg<bits<6> op, bits<6> func, string instr_asm,
 667                     RegisterClass RC>:
 668     FR<op, func, (outs), (ins RC:$rs),
 669        !strconcat(instr_asm, "\t$rs"), [(MipsJmpLink RC:$rs)], IIBranch> {
 670     let rt = 0;
 671     let rd = 31;
 672     let shamt = 0;
 673   }
 674
 675   class BranchLink<string instr_asm, bits<5> _rt, RegisterClass RC>:
 676     FI<0x1, (outs), (ins RC:$rs, brtarget:$imm16),
 677        !strconcat(instr_asm, "\t$rs, $imm16"), [], IIBranch> {
 678     let rt = _rt;
 679   }
 680 }
 681
 682 // Mul, Div
 683 class Mult<bits<6> func, string instr_asm, InstrItinClass itin,
 684            RegisterClass RC, list<Register> DefRegs>:
 685   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 686      !strconcat(instr_asm, "\t$rs, $rt"), [], itin> {
 687   let rd = 0;
 688   let shamt = 0;
 689   let isCommutable = 1;
 690   let Defs = DefRegs;
 691   let neverHasSideEffects = 1;
 692 }
 693
 694 class Mult32<bits<6> func, string instr_asm, InstrItinClass itin>:
 695   Mult<func, instr_asm, itin, CPURegs, [HI, LO]>;
 696
 697 class Div<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin,
 698           RegisterClass RC, list<Register> DefRegs>:
 699   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 700      !strconcat(instr_asm, "\t$$zero, $rs, $rt"),
 701      [(op RC:$rs, RC:$rt)], itin> {
 702   let rd = 0;
 703   let shamt = 0;
 704   let Defs = DefRegs;
 705 }
 706
 707 class Div32<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
 708   Div<op, func, instr_asm, itin, CPURegs, [HI, LO]>;
 709
 710 // Move from Hi/Lo
 711 class MoveFromLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 712                    list<Register> UseRegs>:
 713   FR<0x00, func, (outs RC:$rd), (ins),
 714      !strconcat(instr_asm, "\t$rd"), [], IIHiLo> {
 715   let rs = 0;
 716   let rt = 0;
 717   let shamt = 0;
 718   let Uses = UseRegs;
 719   let neverHasSideEffects = 1;
 720 }
 721
 722 class MoveToLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 723                  list<Register> DefRegs>:
 724   FR<0x00, func, (outs), (ins RC:$rs),
 725      !strconcat(instr_asm, "\t$rs"), [], IIHiLo> {
 726   let rt = 0;
 727   let rd = 0;
 728   let shamt = 0;
 729   let Defs = DefRegs;
 730   let neverHasSideEffects = 1;
 731 }
 732
 733 class EffectiveAddress<bits<6> opc, string instr_asm, RegisterClass RC, Operand Mem> :
 734   FMem<opc, (outs RC:$rt), (ins Mem:$addr),
 735      instr_asm, [(set RC:$rt, addr:$addr)], IIAlu> {
 736  let isCodeGenOnly = 1;
 737 }
 738
 739 // Count Leading Ones/Zeros in Word
 740 class CountLeading0<bits<6> func, string instr_asm, RegisterClass RC>:
 741   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 742      !strconcat(instr_asm, "\t$rd, $rs"),
 743      [(set RC:$rd, (ctlz RC:$rs))], IIAlu>,
 744      Requires<[HasBitCount, HasStandardEncoding]> {
 745   let shamt = 0;
 746   let rt = rd;
 747 }
 748
 749 class CountLeading1<bits<6> func, string instr_asm, RegisterClass RC>:
 750   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 751      !strconcat(instr_asm, "\t$rd, $rs"),
 752      [(set RC:$rd, (ctlz (not RC:$rs)))], IIAlu>,
 753      Requires<[HasBitCount, HasStandardEncoding]> {
 754   let shamt = 0;
 755   let rt = rd;
 756 }
 757
 758 // Sign Extend in Register.
 759 class SignExtInReg<bits<5> sa, string instr_asm, ValueType vt,
 760                    RegisterClass RC>:
 761   FR<0x1f, 0x20, (outs RC:$rd), (ins RC:$rt),
 762      !strconcat(instr_asm, "\t$rd, $rt"),
 763      [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary> {
 764   let rs = 0;
 765   let shamt = sa;
 766   let Predicates = [HasSEInReg, HasStandardEncoding];
 767 }
 768
 769 // Subword Swap
 770 class SubwordSwap<bits<6> func, bits<5> sa, string instr_asm, RegisterClass RC>:
 771   FR<0x1f, func, (outs RC:$rd), (ins RC:$rt),
 772      !strconcat(instr_asm, "\t$rd, $rt"), [], NoItinerary> {
 773   let rs = 0;
 774   let shamt = sa;
 775   let Predicates = [HasSwap, HasStandardEncoding];
 776   let neverHasSideEffects = 1;
 777 }
 778
 779 // Read Hardware
 780 class ReadHardware<RegisterClass CPURegClass, RegisterClass HWRegClass>
 781   : FR<0x1f, 0x3b, (outs CPURegClass:$rt), (ins HWRegClass:$rd),
 782        "rdhwr\t$rt, $rd", [], IIAlu> {
 783   let rs = 0;
 784   let shamt = 0;
 785 }
 786
 787 // Ext and Ins
 788 class ExtBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 789   FR<0x1f, _funct, (outs RC:$rt), (ins RC:$rs, uimm16:$pos, size_ext:$sz),
 790      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 791      [(set RC:$rt, (MipsExt RC:$rs, imm:$pos, imm:$sz))], NoItinerary> {
 792   bits<5> pos;
 793   bits<5> sz;
 794   let rd = sz;
 795   let shamt = pos;
 796   let Predicates = [HasMips32r2, HasStandardEncoding];
 797 }
 798
 799 class InsBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 800   FR<0x1f, _funct, (outs RC:$rt),
 801      (ins RC:$rs, uimm16:$pos, size_ins:$sz, RC:$src),
 802      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 803      [(set RC:$rt, (MipsIns RC:$rs, imm:$pos, imm:$sz, RC:$src))],
 804      NoItinerary> {
 805   bits<5> pos;
 806   bits<5> sz;
 807   let rd = sz;
 808   let shamt = pos;
 809   let Predicates = [HasMips32r2, HasStandardEncoding];
 810   let Constraints = "$src = $rt";
 811 }
 812
 813 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 814 class Atomic2Ops<PatFrag Op, string Opstr, RegisterClass DRC,
 815                  RegisterClass PRC> :
 816   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
 817            !strconcat("atomic_", Opstr, "\t$dst, $ptr, $incr"),
 818            [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
 819
 820 multiclass Atomic2Ops32<PatFrag Op, string Opstr> {
 821   def #NAME# : Atomic2Ops<Op, Opstr, CPURegs, CPURegs>,
 822                           Requires<[NotN64, HasStandardEncoding]>;
 823   def _P8    : Atomic2Ops<Op, Opstr, CPURegs, CPU64Regs>,
 824                           Requires<[IsN64, HasStandardEncoding]> {
 825     let DecoderNamespace = "Mips64";
 826   }
 827 }
 828
 829 // Atomic Compare & Swap.
 830 class AtomicCmpSwap<PatFrag Op, string Width, RegisterClass DRC,
 831                     RegisterClass PRC> :
 832   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
 833            !strconcat("atomic_cmp_swap_", Width, "\t$dst, $ptr, $cmp, $swap"),
 834            [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
 835
 836 multiclass AtomicCmpSwap32<PatFrag Op, string Width>  {
 837   def #NAME# : AtomicCmpSwap<Op, Width, CPURegs, CPURegs>,
 838                              Requires<[NotN64, HasStandardEncoding]>;
 839   def _P8    : AtomicCmpSwap<Op, Width, CPURegs, CPU64Regs>,
 840                              Requires<[IsN64, HasStandardEncoding]> {
 841     let DecoderNamespace = "Mips64";
 842   }
 843 }
 844
 845 class LLBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 846   FMem<Opc, (outs RC:$rt), (ins Mem:$addr),
 847        !strconcat(opstring, "\t$rt, $addr"), [], IILoad> {
 848   let mayLoad = 1;
 849 }
 850
 851 class SCBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 852   FMem<Opc, (outs RC:$dst), (ins RC:$rt, Mem:$addr),
 853        !strconcat(opstring, "\t$rt, $addr"), [], IIStore> {
 854   let mayStore = 1;
 855   let Constraints = "$rt = $dst";
 856 }
 857
 858 //===----------------------------------------------------------------------===//
 859 // Pseudo instructions
 860 //===----------------------------------------------------------------------===//
 861
 862 // Return RA.
 863 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 864 def RetRA : PseudoSE<(outs), (ins), "", [(MipsRet)]>;
 865
 866 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 867 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 868                                   "!ADJCALLSTACKDOWN $amt",
 869                                   [(callseq_start timm:$amt)]>;
 870 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 871                                   "!ADJCALLSTACKUP $amt1",
 872                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 873 }
 874
 875 // When handling PIC code the assembler needs .cpload and .cprestore
 876 // directives. If the real instructions corresponding these directives
 877 // are used, we have the same behavior, but get also a bunch of warnings
 878 // from the assembler.
 879 let neverHasSideEffects = 1 in
 880 def CPRESTORE : PseudoSE<(outs), (ins i32imm:$loc, CPURegs:$gp),
 881                          ".cprestore\t$loc", []>;
 882
 883 let usesCustomInserter = 1 in {
 884   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8, "load_add_8">;
 885   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16, "load_add_16">;
 886   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32, "load_add_32">;
 887   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8, "load_sub_8">;
 888   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16, "load_sub_16">;
 889   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32, "load_sub_32">;
 890   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8, "load_and_8">;
 891   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16, "load_and_16">;
 892   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32, "load_and_32">;
 893   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8, "load_or_8">;
 894   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16, "load_or_16">;
 895   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32, "load_or_32">;
 896   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8, "load_xor_8">;
 897   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16, "load_xor_16">;
 898   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32, "load_xor_32">;
 899   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8, "load_nand_8">;
 900   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16, "load_nand_16">;
 901   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32, "load_nand_32">;
 902
 903   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8, "swap_8">;
 904   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16, "swap_16">;
 905   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32, "swap_32">;
 906
 907   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8, "8">;
 908   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16, "16">;
 909   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32, "32">;
 910 }
 911
 912 //===----------------------------------------------------------------------===//
 913 // Instruction definition
 914 //===----------------------------------------------------------------------===//
 915
 916 //===----------------------------------------------------------------------===//
 917 // MipsI Instructions
 918 //===----------------------------------------------------------------------===//
 919
 920 /// Arithmetic Instructions (ALU Immediate)
 921 def ADDiu   : ArithLogicI<0x09, "addiu", add, simm16, immSExt16, CPURegs>;
 922 def ADDi    : ArithOverflowI<0x08, "addi", add, simm16, immSExt16, CPURegs>;
 923 def SLTi    : SetCC_I<0x0a, "slti", setlt, simm16, immSExt16, CPURegs>;
 924 def SLTiu   : SetCC_I<0x0b, "sltiu", setult, simm16, immSExt16, CPURegs>;
 925 def ANDi    : ArithLogicI<0x0c, "andi", and, uimm16, immZExt16, CPURegs>;
 926 def ORi     : ArithLogicI<0x0d, "ori", or, uimm16, immZExt16, CPURegs>;
 927 def XORi    : ArithLogicI<0x0e, "xori", xor, uimm16, immZExt16, CPURegs>;
 928 def LUi     : LoadUpper<0x0f, "lui", CPURegs, uimm16>;
 929
 930 /// Arithmetic Instructions (3-Operand, R-Type)
 931 def ADDu    : ArithLogicR<0x00, 0x21, "addu", add, IIAlu, CPURegs, 1>;
 932 def SUBu    : ArithLogicR<0x00, 0x23, "subu", sub, IIAlu, CPURegs>;
 933 def ADD     : ArithOverflowR<0x00, 0x20, "add", IIAlu, CPURegs, 1>;
 934 def SUB     : ArithOverflowR<0x00, 0x22, "sub", IIAlu, CPURegs>;
 935 def SLT     : SetCC_R<0x00, 0x2a, "slt", setlt, CPURegs>;
 936 def SLTu    : SetCC_R<0x00, 0x2b, "sltu", setult, CPURegs>;
 937 def AND     : ArithLogicR<0x00, 0x24, "and", and, IIAlu, CPURegs, 1>;
 938 def OR      : ArithLogicR<0x00, 0x25, "or",  or, IIAlu, CPURegs, 1>;
 939 def XOR     : ArithLogicR<0x00, 0x26, "xor", xor, IIAlu, CPURegs, 1>;
 940 def NOR     : LogicNOR<0x00, 0x27, "nor", CPURegs>;
 941
 942 /// Shift Instructions
 943 def SLL     : shift_rotate_imm32<0x00, 0x00, "sll", shl>;
 944 def SRL     : shift_rotate_imm32<0x02, 0x00, "srl", srl>;
 945 def SRA     : shift_rotate_imm32<0x03, 0x00, "sra", sra>;
 946 def SLLV    : shift_rotate_reg<0x04, 0x00, "sllv", shl, CPURegs>;
 947 def SRLV    : shift_rotate_reg<0x06, 0x00, "srlv", srl, CPURegs>;
 948 def SRAV    : shift_rotate_reg<0x07, 0x00, "srav", sra, CPURegs>;
 949
 950 // Rotate Instructions
 951 let Predicates = [HasMips32r2, HasStandardEncoding] in {
 952     def ROTR    : shift_rotate_imm32<0x02, 0x01, "rotr", rotr>;
 953     def ROTRV   : shift_rotate_reg<0x06, 0x01, "rotrv", rotr, CPURegs>;
 954 }
 955
 956 /// Load and Store Instructions
 957 ///  aligned
 958 defm LB      : LoadM32<0x20, "lb",  sextloadi8>;
 959 defm LBu     : LoadM32<0x24, "lbu", zextloadi8>;
 960 defm LH      : LoadM32<0x21, "lh",  sextloadi16_a>;
 961 defm LHu     : LoadM32<0x25, "lhu", zextloadi16_a>;
 962 defm LW      : LoadM32<0x23, "lw",  load_a>;
 963 defm SB      : StoreM32<0x28, "sb", truncstorei8>;
 964 defm SH      : StoreM32<0x29, "sh", truncstorei16_a>;
 965 defm SW      : StoreM32<0x2b, "sw", store_a>;
 966
 967 ///  unaligned
 968 defm ULH     : LoadM32<0x21, "ulh",  sextloadi16_u, 1>;
 969 defm ULHu    : LoadM32<0x25, "ulhu", zextloadi16_u, 1>;
 970 defm ULW     : LoadM32<0x23, "ulw",  load_u, 1>;
 971 defm USH     : StoreM32<0x29, "ush", truncstorei16_u, 1>;
 972 defm USW     : StoreM32<0x2b, "usw", store_u, 1>;
 973
 974 /// load/store left/right
 975 defm LWL : LoadLeftRightM32<0x22, "lwl", MipsLWL>;
 976 defm LWR : LoadLeftRightM32<0x26, "lwr", MipsLWR>;
 977 defm SWL : StoreLeftRightM32<0x2a, "swl", MipsSWL>;
 978 defm SWR : StoreLeftRightM32<0x2e, "swr", MipsSWR>;
 979
 980 let hasSideEffects = 1 in
 981 def SYNC : InstSE<(outs), (ins i32imm:$stype), "sync $stype",
 982                   [(MipsSync imm:$stype)], NoItinerary, FrmOther>
 983 {
 984   bits<5> stype;
 985   let Opcode = 0;
 986   let Inst{25-11} = 0;
 987   let Inst{10-6} = stype;
 988   let Inst{5-0} = 15;
 989 }
 990
 991 /// Load-linked, Store-conditional
 992 def LL    : LLBase<0x30, "ll", CPURegs, mem>,
 993             Requires<[NotN64, HasStandardEncoding]>;
 994 def LL_P8 : LLBase<0x30, "ll", CPURegs, mem64>,
 995             Requires<[IsN64, HasStandardEncoding]> {
 996   let DecoderNamespace = "Mips64";
 997 }
 998
 999 def SC    : SCBase<0x38, "sc", CPURegs, mem>,
1000             Requires<[NotN64, HasStandardEncoding]>;
1001 def SC_P8 : SCBase<0x38, "sc", CPURegs, mem64>,
1002             Requires<[IsN64, HasStandardEncoding]> {
1003   let DecoderNamespace = "Mips64";
1004 }
1005
1006 /// Jump and Branch Instructions
1007 def J       : JumpFJ<0x02, "j">;
1008 def JR      : IndirectBranch<CPURegs>;
1009 def B       : UncondBranch<0x04, "b">;
1010 def BEQ     : CBranch<0x04, "beq", seteq, CPURegs>;
1011 def BNE     : CBranch<0x05, "bne", setne, CPURegs>;
1012 def BGEZ    : CBranchZero<0x01, 1, "bgez", setge, CPURegs>;
1013 def BGTZ    : CBranchZero<0x07, 0, "bgtz", setgt, CPURegs>;
1014 def BLEZ    : CBranchZero<0x06, 0, "blez", setle, CPURegs>;
1015 def BLTZ    : CBranchZero<0x01, 0, "bltz", setlt, CPURegs>;
1016
1017 let rt = 0, rs = 0, isBranch = 1, isTerminator = 1, isBarrier = 1,
1018     hasDelaySlot = 1, Defs = [RA] in
1019 def BAL_BR: FI<0x1, (outs), (ins brtarget:$imm16), "bal\t$imm16", [], IIBranch>;
1020
1021 def JAL  : JumpLink<0x03, "jal">;
1022 def JALR : JumpLinkReg<0x00, 0x09, "jalr", CPURegs>;
1023 def BGEZAL  : BranchLink<"bgezal", 0x11, CPURegs>;
1024 def BLTZAL  : BranchLink<"bltzal", 0x10, CPURegs>;
1025
1026 def RET : RetBase<CPURegs>;
1027
1028 /// Multiply and Divide Instructions.
1029 def MULT    : Mult32<0x18, "mult", IIImul>;
1030 def MULTu   : Mult32<0x19, "multu", IIImul>;
1031 def SDIV    : Div32<MipsDivRem, 0x1a, "div", IIIdiv>;
1032 def UDIV    : Div32<MipsDivRemU, 0x1b, "divu", IIIdiv>;
1033
1034 def MTHI : MoveToLOHI<0x11, "mthi", CPURegs, [HI]>;
1035 def MTLO : MoveToLOHI<0x13, "mtlo", CPURegs, [LO]>;
1036 def MFHI : MoveFromLOHI<0x10, "mfhi", CPURegs, [HI]>;
1037 def MFLO : MoveFromLOHI<0x12, "mflo", CPURegs, [LO]>;
1038
1039 /// Sign Ext In Register Instructions.
1040 def SEB : SignExtInReg<0x10, "seb", i8, CPURegs>;
1041 def SEH : SignExtInReg<0x18, "seh", i16, CPURegs>;
1042
1043 /// Count Leading
1044 def CLZ : CountLeading0<0x20, "clz", CPURegs>;
1045 def CLO : CountLeading1<0x21, "clo", CPURegs>;
1046
1047 /// Word Swap Bytes Within Halfwords
1048 def WSBH : SubwordSwap<0x20, 0x2, "wsbh", CPURegs>;
1049
1050 /// No operation
1051 let addr=0 in
1052   def NOP   : FJ<0, (outs), (ins), "nop", [], IIAlu>;
1053
1054 // FrameIndexes are legalized when they are operands from load/store
1055 // instructions. The same not happens for stack address copies, so an
1056 // add op with mem ComplexPattern is used and the stack address copy
1057 // can be matched. It's similar to Sparc LEA_ADDRi
1058 def LEA_ADDiu : EffectiveAddress<0x09,"addiu\t$rt, $addr", CPURegs, mem_ea>;
1059
1060 // DynAlloc node points to dynamically allocated stack space.
1061 // $sp is added to the list of implicitly used registers to prevent dead code
1062 // elimination from removing instructions that modify $sp.
1063 let Uses = [SP] in
1064 def DynAlloc : EffectiveAddress<0x09,"addiu\t$rt, $addr", CPURegs, mem_ea>;
1065
1066 // MADD*/MSUB*
1067 def MADD  : MArithR<0, "madd", MipsMAdd, 1>;
1068 def MADDU : MArithR<1, "maddu", MipsMAddu, 1>;
1069 def MSUB  : MArithR<4, "msub", MipsMSub>;
1070 def MSUBU : MArithR<5, "msubu", MipsMSubu>;
1071
1072 // MUL is a assembly macro in the current used ISAs. In recent ISA's
1073 // it is a real instruction.
1074 def MUL   : ArithLogicR<0x1c, 0x02, "mul", mul, IIImul, CPURegs, 1>,
1075             Requires<[HasMips32, HasStandardEncoding]>;
1076
1077 def RDHWR : ReadHardware<CPURegs, HWRegs>;
1078
1079 def EXT : ExtBase<0, "ext", CPURegs>;
1080 def INS : InsBase<4, "ins", CPURegs>;
1081
1082 //===----------------------------------------------------------------------===//
1083 //  Arbitrary patterns that map to one or more instructions
1084 //===----------------------------------------------------------------------===//
1085
1086 // Small immediates
1087 def : MipsPat<(i32 immSExt16:$in),
1088               (ADDiu ZERO, imm:$in)>;
1089 def : MipsPat<(i32 immZExt16:$in),
1090               (ORi ZERO, imm:$in)>;
1091 def : MipsPat<(i32 immLow16Zero:$in),
1092               (LUi (HI16 imm:$in))>;
1093
1094 // Arbitrary immediates
1095 def : MipsPat<(i32 imm:$imm),
1096           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1097
1098 // Carry MipsPatterns
1099 def : MipsPat<(subc CPURegs:$lhs, CPURegs:$rhs),
1100               (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
1101 def : MipsPat<(addc CPURegs:$lhs, CPURegs:$rhs),
1102               (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
1103 def : MipsPat<(addc  CPURegs:$src, immSExt16:$imm),
1104               (ADDiu CPURegs:$src, imm:$imm)>;
1105
1106 // Call
1107 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1108               (JAL tglobaladdr:$dst)>;
1109 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1110               (JAL texternalsym:$dst)>;
1111 //def : MipsPat<(MipsJmpLink CPURegs:$dst),
1112 //              (JALR CPURegs:$dst)>;
1113
1114 // hi/lo relocs
1115 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1116 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1117 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1118 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1119 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1120
1121 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1122 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1123 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1124 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1125 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1126
1127 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
1128               (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
1129 def : MipsPat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
1130               (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
1131 def : MipsPat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1132               (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1133 def : MipsPat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1134               (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1135 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1136               (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1137
1138 // gp_rel relocs
1139 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1140               (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1141 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1142               (ADDiu CPURegs:$gp, tconstpool:$in)>;
1143
1144 // wrapper_pic
1145 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1146       MipsPat<(MipsWrapper RC:$gp, node:$in),
1147               (ADDiuOp RC:$gp, node:$in)>;
1148
1149 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1150 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1151 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1152 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1153 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1154 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1155
1156 // Mips does not have "not", so we expand our way
1157 def : MipsPat<(not CPURegs:$in),
1158               (NOR CPURegs:$in, ZERO)>;
1159
1160 // extended loads
1161 let Predicates = [NotN64, HasStandardEncoding] in {
1162   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1163   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1164   def : MipsPat<(i32 (extloadi16_a addr:$src)), (LHu addr:$src)>;
1165   def : MipsPat<(i32 (extloadi16_u addr:$src)), (ULHu addr:$src)>;
1166 }
1167 let Predicates = [IsN64, HasStandardEncoding] in {
1168   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1169   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1170   def : MipsPat<(i32 (extloadi16_a addr:$src)), (LHu_P8 addr:$src)>;
1171   def : MipsPat<(i32 (extloadi16_u addr:$src)), (ULHu_P8 addr:$src)>;
1172 }
1173
1174 // peepholes
1175 let Predicates = [NotN64, HasStandardEncoding] in {
1176   def : MipsPat<(store_a (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1177   def : MipsPat<(store_u (i32 0), addr:$dst), (USW ZERO, addr:$dst)>;
1178 }
1179 let Predicates = [IsN64, HasStandardEncoding] in {
1180   def : MipsPat<(store_a (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1181   def : MipsPat<(store_u (i32 0), addr:$dst), (USW_P8 ZERO, addr:$dst)>;
1182 }
1183
1184 // brcond patterns
1185 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1186                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1187                       Instruction SLTiuOp, Register ZEROReg> {
1188 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1189               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1190 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1191               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1192
1193 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1194               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1195 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1196               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1197 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1198               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1199 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1200               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1201
1202 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1203               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1204 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1205               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1206
1207 def : MipsPat<(brcond RC:$cond, bb:$dst),
1208               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1209 }
1210
1211 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1212
1213 // setcc patterns
1214 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1215                      Instruction SLTuOp, Register ZEROReg> {
1216   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1217                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1218   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1219                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1220 }
1221
1222 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1223   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1224                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1225   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1226                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1227 }
1228
1229 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1230   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1231                 (SLTOp RC:$rhs, RC:$lhs)>;
1232   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1233                 (SLTuOp RC:$rhs, RC:$lhs)>;
1234 }
1235
1236 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1237   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1238                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1239   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1240                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1241 }
1242
1243 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1244                         Instruction SLTiuOp> {
1245   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1246                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1247   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1248                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1249 }
1250
1251 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1252 defm : SetlePats<CPURegs, SLT, SLTu>;
1253 defm : SetgtPats<CPURegs, SLT, SLTu>;
1254 defm : SetgePats<CPURegs, SLT, SLTu>;
1255 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1256
1257 // select MipsDynAlloc
1258 def : MipsPat<(MipsDynAlloc addr:$f), (DynAlloc addr:$f)>;
1259
1260 // bswap pattern
1261 def : MipsPat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1262
1263 //===----------------------------------------------------------------------===//
1264 // Floating Point Support
1265 //===----------------------------------------------------------------------===//
1266
1267 include "MipsInstrFPU.td"
1268 include "Mips64InstrInfo.td"
1269 include "MipsCondMov.td"
1270
1271 //
1272 // Mips16
1273
1274 include "Mips16InstrFormats.td"
1275 include "Mips16InstrInfo.td"