lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MipsMAddMSub     : SDTypeProfile<0, 4,
  27                                          [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>,
  28                                           SDTCisSameAs<1, 2>,
  29                                           SDTCisSameAs<2, 3>]>;
  30 def SDT_MipsDivRem       : SDTypeProfile<0, 2,
  31                                          [SDTCisInt<0>,
  32                                           SDTCisSameAs<0, 1>]>;
  33
  34 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  35
  36 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  37
  38 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  39                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  40 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  42                                    SDTCisSameAs<0, 4>]>;
  43
  44 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  45                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  46                                     SDTCisSameAs<0, 2>]>;
  47
  48 // Call
  49 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  50                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  51                           SDNPVariadic]>;
  52
  53 // Tail call
  54 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  55                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  56
  57 // Hi and Lo nodes are used to handle global addresses. Used on
  58 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  59 // static model. (nothing to do with Mips Registers Hi and Lo)
  60 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  61 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  62 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  63
  64 // TlsGd node is used to handle General Dynamic TLS
  65 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  66
  67 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  68 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  69 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  70
  71 // Thread pointer
  72 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  73
  74 // Return
  75 def MipsRet : SDNode<"MipsISD::Ret", SDTNone, [SDNPHasChain, SDNPOptInGlue]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  79                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  81                            [SDNPHasChain, SDNPSideEffect,
  82                             SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 // MAdd*/MSub* nodes
  85 def MipsMAdd      : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub,
  86                            [SDNPOptInGlue, SDNPOutGlue]>;
  87 def MipsMAddu     : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub,
  88                            [SDNPOptInGlue, SDNPOutGlue]>;
  89 def MipsMSub      : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub,
  90                            [SDNPOptInGlue, SDNPOutGlue]>;
  91 def MipsMSubu     : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub,
  92                            [SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 // DivRem(u) nodes
  95 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsDivRem,
  96                            [SDNPOutGlue]>;
  97 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsDivRem,
  98                            [SDNPOutGlue]>;
  99
 100 // Target constant nodes that are not part of any isel patterns and remain
 101 // unchanged can cause instructions with illegal operands to be emitted.
 102 // Wrapper node patterns give the instruction selector a chance to replace
 103 // target constant nodes that would otherwise remain unchanged with ADDiu
 104 // nodes. Without these wrapper node patterns, the following conditional move
 105 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 106 // compiled:
 107 //  movn  %got(d)($gp), %got(c)($gp), $4
 108 // This instruction is illegal since movn can take only register operands.
 109
 110 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 111
 112 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 113
 114 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 115 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 116
 117 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 118                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 119 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 120                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 121 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 122                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 123 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 124                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 125 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 126                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 127 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 128                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 129 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 130                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 131 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 132                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 133
 134 //===----------------------------------------------------------------------===//
 135 // Mips Instruction Predicate Definitions.
 136 //===----------------------------------------------------------------------===//
 137 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 138                       AssemblerPredicate<"FeatureSEInReg">;
 139 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 140                       AssemblerPredicate<"FeatureBitCount">;
 141 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 142                       AssemblerPredicate<"FeatureSwap">;
 143 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 144                       AssemblerPredicate<"FeatureCondMov">;
 145 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 146                       AssemblerPredicate<"FeatureFPIdx">;
 147 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 148                       AssemblerPredicate<"FeatureMips32">;
 149 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 150                       AssemblerPredicate<"FeatureMips32r2">;
 151 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 152                       AssemblerPredicate<"FeatureMips64">;
 153 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 154                       AssemblerPredicate<"!FeatureMips64">;
 155 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 156                       AssemblerPredicate<"FeatureMips64r2">;
 157 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 158                       AssemblerPredicate<"FeatureN64">;
 159 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 160                       AssemblerPredicate<"!FeatureN64">;
 161 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 162                       AssemblerPredicate<"FeatureMips16">;
 163 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 164                       AssemblerPredicate<"FeatureMips32">;
 165 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 168                       AssemblerPredicate<"FeatureMips32">;
 169 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 170                       AssemblerPredicate<"!FeatureMips16">;
 171
 172 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 173   let Predicates = [HasStdEnc];
 174 }
 175
 176 class IsCommutable {
 177   bit isCommutable = 1;
 178 }
 179
 180 class IsBranch {
 181   bit isBranch = 1;
 182 }
 183
 184 class IsReturn {
 185   bit isReturn = 1;
 186 }
 187
 188 class IsCall {
 189   bit isCall = 1;
 190 }
 191
 192 class IsTailCall {
 193   bit isCall = 1;
 194   bit isTerminator = 1;
 195   bit isReturn = 1;
 196   bit isBarrier = 1;
 197   bit hasExtraSrcRegAllocReq = 1;
 198   bit isCodeGenOnly = 1;
 199 }
 200
 201 class IsAsCheapAsAMove {
 202   bit isAsCheapAsAMove = 1;
 203 }
 204
 205 class NeverHasSideEffects {
 206   bit neverHasSideEffects = 1;
 207 }
 208
 209 //===----------------------------------------------------------------------===//
 210 // Instruction format superclass
 211 //===----------------------------------------------------------------------===//
 212
 213 include "MipsInstrFormats.td"
 214
 215 //===----------------------------------------------------------------------===//
 216 // Mips Operand, Complex Patterns and Transformations Definitions.
 217 //===----------------------------------------------------------------------===//
 218
 219 // Instruction operand types
 220 def jmptarget   : Operand<OtherVT> {
 221   let EncoderMethod = "getJumpTargetOpValue";
 222 }
 223 def brtarget    : Operand<OtherVT> {
 224   let EncoderMethod = "getBranchTargetOpValue";
 225   let OperandType = "OPERAND_PCREL";
 226   let DecoderMethod = "DecodeBranchTarget";
 227 }
 228 def calltarget  : Operand<iPTR> {
 229   let EncoderMethod = "getJumpTargetOpValue";
 230 }
 231 def calltarget64: Operand<i64>;
 232 def simm16      : Operand<i32> {
 233   let DecoderMethod= "DecodeSimm16";
 234 }
 235 def simm16_64   : Operand<i64>;
 236 def shamt       : Operand<i32>;
 237
 238 // Unsigned Operand
 239 def uimm16      : Operand<i32> {
 240   let PrintMethod = "printUnsignedImm";
 241 }
 242
 243 def MipsMemAsmOperand : AsmOperandClass {
 244   let Name = "Mem";
 245   let ParserMethod = "parseMemOperand";
 246 }
 247
 248 // Address operand
 249 def mem : Operand<i32> {
 250   let PrintMethod = "printMemOperand";
 251   let MIOperandInfo = (ops CPURegs, simm16);
 252   let EncoderMethod = "getMemEncoding";
 253   let ParserMatchClass = MipsMemAsmOperand;
 254 }
 255
 256 def mem64 : Operand<i64> {
 257   let PrintMethod = "printMemOperand";
 258   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 259   let EncoderMethod = "getMemEncoding";
 260   let ParserMatchClass = MipsMemAsmOperand;
 261 }
 262
 263 def mem_ea : Operand<i32> {
 264   let PrintMethod = "printMemOperandEA";
 265   let MIOperandInfo = (ops CPURegs, simm16);
 266   let EncoderMethod = "getMemEncoding";
 267 }
 268
 269 def mem_ea_64 : Operand<i64> {
 270   let PrintMethod = "printMemOperandEA";
 271   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 272   let EncoderMethod = "getMemEncoding";
 273 }
 274
 275 // size operand of ext instruction
 276 def size_ext : Operand<i32> {
 277   let EncoderMethod = "getSizeExtEncoding";
 278   let DecoderMethod = "DecodeExtSize";
 279 }
 280
 281 // size operand of ins instruction
 282 def size_ins : Operand<i32> {
 283   let EncoderMethod = "getSizeInsEncoding";
 284   let DecoderMethod = "DecodeInsSize";
 285 }
 286
 287 // Transformation Function - get the lower 16 bits.
 288 def LO16 : SDNodeXForm<imm, [{
 289   return getImm(N, N->getZExtValue() & 0xFFFF);
 290 }]>;
 291
 292 // Transformation Function - get the higher 16 bits.
 293 def HI16 : SDNodeXForm<imm, [{
 294   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 295 }]>;
 296
 297 // Node immediate fits as 16-bit sign extended on target immediate.
 298 // e.g. addi, andi
 299 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 300
 301 // Node immediate fits as 15-bit sign extended on target immediate.
 302 // e.g. addi, andi
 303 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 304
 305 // Node immediate fits as 16-bit zero extended on target immediate.
 306 // The LO16 param means that only the lower 16 bits of the node
 307 // immediate are caught.
 308 // e.g. addiu, sltiu
 309 def immZExt16  : PatLeaf<(imm), [{
 310   if (N->getValueType(0) == MVT::i32)
 311     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 312   else
 313     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 314 }], LO16>;
 315
 316 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 317 def immLow16Zero : PatLeaf<(imm), [{
 318   int64_t Val = N->getSExtValue();
 319   return isInt<32>(Val) && !(Val & 0xffff);
 320 }]>;
 321
 322 // shamt field must fit in 5 bits.
 323 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 324
 325 // Mips Address Mode! SDNode frameindex could possibily be a match
 326 // since load and store instructions from stack used it.
 327 def addr :
 328   ComplexPattern<iPTR, 2, "SelectAddr", [frameindex], [SDNPWantParent]>;
 329
 330 //===----------------------------------------------------------------------===//
 331 // Instructions specific format
 332 //===----------------------------------------------------------------------===//
 333
 334 // Arithmetic and logical instructions with 3 register operands.
 335 class ArithLogicR<string opstr, RegisterClass RC, bit isComm = 0,
 336                   InstrItinClass Itin = NoItinerary,
 337                   SDPatternOperator OpNode = null_frag>:
 338   InstSE<(outs RC:$rd), (ins RC:$rs, RC:$rt),
 339          !strconcat(opstr, "\t$rd, $rs, $rt"),
 340          [(set RC:$rd, (OpNode RC:$rs, RC:$rt))], Itin, FrmR> {
 341   let isCommutable = isComm;
 342   let isReMaterializable = 1;
 343 }
 344
 345 // Arithmetic and logical instructions with 2 register operands.
 346 class ArithLogicI<string opstr, Operand Od, RegisterClass RC,
 347                   SDPatternOperator imm_type = null_frag,
 348                   SDPatternOperator OpNode = null_frag> :
 349   InstSE<(outs RC:$rt), (ins RC:$rs, Od:$imm16),
 350          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 351          [(set RC:$rt, (OpNode RC:$rs, imm_type:$imm16))], IIAlu, FrmI> {
 352   let isReMaterializable = 1;
 353 }
 354
 355 // Arithmetic Multiply ADD/SUB
 356 class MArithR<string opstr, SDNode op, bit isComm = 0> :
 357   InstSE<(outs), (ins CPURegs:$rs, CPURegs:$rt),
 358          !strconcat(opstr, "\t$rs, $rt"),
 359          [(op CPURegs:$rs, CPURegs:$rt, LO, HI)], IIImul, FrmR> {
 360   let Defs = [HI, LO];
 361   let Uses = [HI, LO];
 362   let isCommutable = isComm;
 363 }
 364
 365 //  Logical
 366 class LogicNOR<string opstr, RegisterClass RC>:
 367   InstSE<(outs RC:$rd), (ins RC:$rs, RC:$rt),
 368          !strconcat(opstr, "\t$rd, $rs, $rt"),
 369          [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu, FrmR> {
 370   let isCommutable = 1;
 371 }
 372
 373 // Shifts
 374 class shift_rotate_imm<string opstr, PatFrag PF, Operand ImmOpnd,
 375                        RegisterClass RC, SDPatternOperator OpNode> :
 376   InstSE<(outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
 377          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 378          [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu, FrmR>;
 379
 380 // 32-bit shift instructions.
 381 class shift_rotate_imm32<string opstr, SDPatternOperator OpNode = null_frag> :
 382   shift_rotate_imm<opstr, immZExt5, shamt, CPURegs, OpNode>;
 383
 384 class shift_rotate_reg<string opstr, SDNode OpNode, RegisterClass RC>:
 385   InstSE<(outs RC:$rd), (ins CPURegs:$rs, RC:$rt),
 386          !strconcat(opstr, "\t$rd, $rt, $rs"),
 387          [(set RC:$rd, (OpNode RC:$rt, CPURegs:$rs))], IIAlu, FrmR>;
 388
 389 // Load Upper Imediate
 390 class LoadUpper<string opstr, RegisterClass RC, Operand Imm>:
 391   InstSE<(outs RC:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 392          [], IIAlu, FrmI>, IsAsCheapAsAMove {
 393   let neverHasSideEffects = 1;
 394   let isReMaterializable = 1;
 395 }
 396
 397 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
 398           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
 399   bits<21> addr;
 400   let Inst{25-21} = addr{20-16};
 401   let Inst{15-0}  = addr{15-0};
 402   let DecoderMethod = "DecodeMem";
 403 }
 404
 405 // Memory Load/Store
 406 class Load<string opstr, PatFrag OpNode, RegisterClass RC, Operand MemOpnd> :
 407   InstSE<(outs RC:$rt), (ins MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 408          [(set RC:$rt, (OpNode addr:$addr))], NoItinerary, FrmI> {
 409   let DecoderMethod = "DecodeMem";
 410   let canFoldAsLoad = 1;
 411 }
 412
 413 class Store<string opstr, PatFrag OpNode, RegisterClass RC, Operand MemOpnd> :
 414   InstSE<(outs), (ins RC:$rt, MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 415          [(OpNode RC:$rt, addr:$addr)], NoItinerary, FrmI> {
 416   let DecoderMethod = "DecodeMem";
 417 }
 418
 419 multiclass LoadM<string opstr, PatFrag OpNode, RegisterClass RC> {
 420   def #NAME# : Load<opstr, OpNode, RC, mem>, Requires<[NotN64, HasStdEnc]>;
 421   def _P8    : Load<opstr, OpNode, RC, mem64>, Requires<[IsN64, HasStdEnc]> {
 422     let DecoderNamespace = "Mips64";
 423     let isCodeGenOnly = 1;
 424   }
 425 }
 426
 427 multiclass StoreM<string opstr, PatFrag OpNode, RegisterClass RC> {
 428   def #NAME# : Store<opstr, OpNode, RC, mem>, Requires<[NotN64, HasStdEnc]>;
 429   def _P8    : Store<opstr, OpNode, RC, mem64>, Requires<[IsN64, HasStdEnc]> {
 430     let DecoderNamespace = "Mips64";
 431     let isCodeGenOnly = 1;
 432   }
 433 }
 434
 435 // Load/Store Left/Right
 436 let canFoldAsLoad = 1 in
 437 class LoadLeftRight<string opstr, SDNode OpNode, RegisterClass RC,
 438                     Operand MemOpnd> :
 439   InstSE<(outs RC:$rt), (ins MemOpnd:$addr, RC:$src),
 440          !strconcat(opstr, "\t$rt, $addr"),
 441          [(set RC:$rt, (OpNode addr:$addr, RC:$src))], NoItinerary, FrmI> {
 442   let DecoderMethod = "DecodeMem";
 443   string Constraints = "$src = $rt";
 444 }
 445
 446 class StoreLeftRight<string opstr, SDNode OpNode, RegisterClass RC,
 447                      Operand MemOpnd>:
 448   InstSE<(outs), (ins RC:$rt, MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 449          [(OpNode RC:$rt, addr:$addr)], NoItinerary, FrmI> {
 450   let DecoderMethod = "DecodeMem";
 451 }
 452
 453 multiclass LoadLeftRightM<string opstr, SDNode OpNode, RegisterClass RC> {
 454   def #NAME# : LoadLeftRight<opstr, OpNode, RC, mem>,
 455                Requires<[NotN64, HasStdEnc]>;
 456   def _P8    : LoadLeftRight<opstr, OpNode, RC, mem64>,
 457                Requires<[IsN64, HasStdEnc]> {
 458     let DecoderNamespace = "Mips64";
 459     let isCodeGenOnly = 1;
 460   }
 461 }
 462
 463 multiclass StoreLeftRightM<string opstr, SDNode OpNode, RegisterClass RC> {
 464   def #NAME# : StoreLeftRight<opstr, OpNode, RC, mem>,
 465                Requires<[NotN64, HasStdEnc]>;
 466   def _P8    : StoreLeftRight<opstr, OpNode, RC, mem64>,
 467                Requires<[IsN64, HasStdEnc]> {
 468     let DecoderNamespace = "Mips64";
 469     let isCodeGenOnly = 1;
 470   }
 471 }
 472
 473 // Conditional Branch
 474 class CBranch<string opstr, PatFrag cond_op, RegisterClass RC> :
 475   InstSE<(outs), (ins RC:$rs, RC:$rt, brtarget:$offset),
 476          !strconcat(opstr, "\t$rs, $rt, $offset"),
 477          [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$offset)], IIBranch,
 478          FrmI> {
 479   let isBranch = 1;
 480   let isTerminator = 1;
 481   let hasDelaySlot = 1;
 482   let Defs = [AT];
 483 }
 484
 485 class CBranchZero<string opstr, PatFrag cond_op, RegisterClass RC> :
 486   InstSE<(outs), (ins RC:$rs, brtarget:$offset),
 487          !strconcat(opstr, "\t$rs, $offset"),
 488          [(brcond (i32 (cond_op RC:$rs, 0)), bb:$offset)], IIBranch, FrmI> {
 489   let isBranch = 1;
 490   let isTerminator = 1;
 491   let hasDelaySlot = 1;
 492   let Defs = [AT];
 493 }
 494
 495 // SetCC
 496 class SetCC_R<string opstr, PatFrag cond_op, RegisterClass RC> :
 497   InstSE<(outs CPURegs:$rd), (ins RC:$rs, RC:$rt),
 498          !strconcat(opstr, "\t$rd, $rs, $rt"),
 499          [(set CPURegs:$rd, (cond_op RC:$rs, RC:$rt))], IIAlu, FrmR>;
 500
 501 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 502               RegisterClass RC>:
 503   InstSE<(outs CPURegs:$rt), (ins RC:$rs, Od:$imm16),
 504          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 505          [(set CPURegs:$rt, (cond_op RC:$rs, imm_type:$imm16))], IIAlu, FrmI>;
 506
 507 // Jump
 508 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 509              SDPatternOperator targetoperator> :
 510   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 511          [(operator targetoperator:$target)], IIBranch, FrmJ> {
 512   let isTerminator=1;
 513   let isBarrier=1;
 514   let hasDelaySlot = 1;
 515   let DecoderMethod = "DecodeJumpTarget";
 516   let Defs = [AT];
 517 }
 518
 519 // Unconditional branch
 520 class UncondBranch<string opstr> :
 521   InstSE<(outs), (ins brtarget:$offset), !strconcat(opstr, "\t$offset"),
 522          [(br bb:$offset)], IIBranch, FrmI> {
 523   let isBranch = 1;
 524   let isTerminator = 1;
 525   let isBarrier = 1;
 526   let hasDelaySlot = 1;
 527   let Predicates = [RelocPIC, HasStdEnc];
 528   let Defs = [AT];
 529 }
 530
 531 // Base class for indirect branch and return instruction classes.
 532 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 533 class JumpFR<RegisterClass RC, SDPatternOperator operator = null_frag>:
 534   InstSE<(outs), (ins RC:$rs), "jr\t$rs", [(operator RC:$rs)], IIBranch, FrmR>;
 535
 536 // Indirect branch
 537 class IndirectBranch<RegisterClass RC>: JumpFR<RC, brind> {
 538   let isBranch = 1;
 539   let isIndirectBranch = 1;
 540 }
 541
 542 // Return instruction
 543 class RetBase<RegisterClass RC>: JumpFR<RC> {
 544   let isReturn = 1;
 545   let isCodeGenOnly = 1;
 546   let hasCtrlDep = 1;
 547   let hasExtraSrcRegAllocReq = 1;
 548 }
 549
 550 // Jump and Link (Call)
 551 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 552   class JumpLink<string opstr> :
 553     InstSE<(outs), (ins calltarget:$target), !strconcat(opstr, "\t$target"),
 554            [(MipsJmpLink imm:$target)], IIBranch, FrmJ> {
 555     let DecoderMethod = "DecodeJumpTarget";
 556   }
 557
 558   class JumpLinkReg<string opstr, RegisterClass RC>:
 559     InstSE<(outs), (ins RC:$rs), !strconcat(opstr, "\t$rs"),
 560            [(MipsJmpLink RC:$rs)], IIBranch, FrmR>;
 561
 562   class BGEZAL_FT<string opstr, RegisterClass RC> :
 563     InstSE<(outs), (ins RC:$rs, brtarget:$offset),
 564            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI>;
 565
 566 }
 567
 568 class BAL_FT :
 569   InstSE<(outs), (ins brtarget:$offset), "bal\t$offset", [], IIBranch, FrmI> {
 570   let isBranch = 1;
 571   let isTerminator = 1;
 572   let isBarrier = 1;
 573   let hasDelaySlot = 1;
 574   let Defs = [RA];
 575 }
 576
 577 // Sync
 578 let hasSideEffects = 1 in
 579 class SYNC_FT :
 580   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 581          NoItinerary, FrmOther>;
 582
 583 // Mul, Div
 584 class Mult<string opstr, InstrItinClass itin, RegisterClass RC,
 585            list<Register> DefRegs> :
 586   InstSE<(outs), (ins RC:$rs, RC:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 587          itin, FrmR> {
 588   let isCommutable = 1;
 589   let Defs = DefRegs;
 590   let neverHasSideEffects = 1;
 591 }
 592
 593 class Div<SDNode op, string opstr, InstrItinClass itin, RegisterClass RC,
 594           list<Register> DefRegs> :
 595   InstSE<(outs), (ins RC:$rs, RC:$rt),
 596          !strconcat(opstr, "\t$$zero, $rs, $rt"), [(op RC:$rs, RC:$rt)], itin,
 597          FrmR> {
 598   let Defs = DefRegs;
 599 }
 600
 601 // Move from Hi/Lo
 602 class MoveFromLOHI<string opstr, RegisterClass RC, list<Register> UseRegs>:
 603   InstSE<(outs RC:$rd), (ins), !strconcat(opstr, "\t$rd"), [], IIHiLo, FrmR> {
 604   let Uses = UseRegs;
 605   let neverHasSideEffects = 1;
 606 }
 607
 608 class MoveToLOHI<string opstr, RegisterClass RC, list<Register> DefRegs>:
 609   InstSE<(outs), (ins RC:$rs), !strconcat(opstr, "\t$rs"), [], IIHiLo, FrmR> {
 610   let Defs = DefRegs;
 611   let neverHasSideEffects = 1;
 612 }
 613
 614 class EffectiveAddress<bits<6> opc, string instr_asm, RegisterClass RC, Operand Mem> :
 615   FMem<opc, (outs RC:$rt), (ins Mem:$addr),
 616      instr_asm, [(set RC:$rt, addr:$addr)], IIAlu> {
 617  let isCodeGenOnly = 1;
 618 }
 619
 620 // Count Leading Ones/Zeros in Word
 621 class CountLeading0<string opstr, RegisterClass RC>:
 622   InstSE<(outs RC:$rd), (ins RC:$rs), !strconcat(opstr, "\t$rd, $rs"),
 623          [(set RC:$rd, (ctlz RC:$rs))], IIAlu, FrmR>,
 624   Requires<[HasBitCount, HasStdEnc]>;
 625
 626 class CountLeading1<string opstr, RegisterClass RC>:
 627   InstSE<(outs RC:$rd), (ins RC:$rs), !strconcat(opstr, "\t$rd, $rs"),
 628          [(set RC:$rd, (ctlz (not RC:$rs)))], IIAlu, FrmR>,
 629   Requires<[HasBitCount, HasStdEnc]>;
 630
 631
 632 // Sign Extend in Register.
 633 class SignExtInReg<string opstr, ValueType vt, RegisterClass RC> :
 634   InstSE<(outs RC:$rd), (ins RC:$rt), !strconcat(opstr, "\t$rd, $rt"),
 635          [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary, FrmR> {
 636   let Predicates = [HasSEInReg, HasStdEnc];
 637 }
 638
 639 // Subword Swap
 640 class SubwordSwap<bits<6> func, bits<5> sa, string instr_asm, RegisterClass RC>:
 641   FR<0x1f, func, (outs RC:$rd), (ins RC:$rt),
 642      !strconcat(instr_asm, "\t$rd, $rt"), [], NoItinerary> {
 643   let rs = 0;
 644   let shamt = sa;
 645   let Predicates = [HasSwap, HasStdEnc];
 646   let neverHasSideEffects = 1;
 647 }
 648
 649 // Read Hardware
 650 class ReadHardware<RegisterClass CPURegClass, RegisterClass HWRegClass>
 651   : FR<0x1f, 0x3b, (outs CPURegClass:$rt), (ins HWRegClass:$rd),
 652        "rdhwr\t$rt, $rd", [], IIAlu> {
 653   let rs = 0;
 654   let shamt = 0;
 655 }
 656
 657 // Ext and Ins
 658 class ExtBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 659   FR<0x1f, _funct, (outs RC:$rt), (ins RC:$rs, uimm16:$pos, size_ext:$sz),
 660      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 661      [(set RC:$rt, (MipsExt RC:$rs, imm:$pos, imm:$sz))], NoItinerary> {
 662   bits<5> pos;
 663   bits<5> sz;
 664   let rd = sz;
 665   let shamt = pos;
 666   let Predicates = [HasMips32r2, HasStdEnc];
 667 }
 668
 669 class InsBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 670   FR<0x1f, _funct, (outs RC:$rt),
 671      (ins RC:$rs, uimm16:$pos, size_ins:$sz, RC:$src),
 672      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 673      [(set RC:$rt, (MipsIns RC:$rs, imm:$pos, imm:$sz, RC:$src))],
 674      NoItinerary> {
 675   bits<5> pos;
 676   bits<5> sz;
 677   let rd = sz;
 678   let shamt = pos;
 679   let Predicates = [HasMips32r2, HasStdEnc];
 680   let Constraints = "$src = $rt";
 681 }
 682
 683 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 684 class Atomic2Ops<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 685   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
 686            [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
 687
 688 multiclass Atomic2Ops32<PatFrag Op> {
 689   def #NAME# : Atomic2Ops<Op, CPURegs, CPURegs>, Requires<[NotN64, HasStdEnc]>;
 690   def _P8    : Atomic2Ops<Op, CPURegs, CPU64Regs>,
 691                Requires<[IsN64, HasStdEnc]> {
 692     let DecoderNamespace = "Mips64";
 693   }
 694 }
 695
 696 // Atomic Compare & Swap.
 697 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 698   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
 699            [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
 700
 701 multiclass AtomicCmpSwap32<PatFrag Op>  {
 702   def #NAME# : AtomicCmpSwap<Op, CPURegs, CPURegs>,
 703                Requires<[NotN64, HasStdEnc]>;
 704   def _P8    : AtomicCmpSwap<Op, CPURegs, CPU64Regs>,
 705                              Requires<[IsN64, HasStdEnc]> {
 706     let DecoderNamespace = "Mips64";
 707   }
 708 }
 709
 710 class LLBase<string opstr, RegisterClass RC, Operand Mem> :
 711   InstSE<(outs RC:$rt), (ins Mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 712          [], NoItinerary, FrmI> {
 713   let DecoderMethod = "DecodeMem";
 714   let mayLoad = 1;
 715 }
 716
 717 class SCBase<string opstr, RegisterClass RC, Operand Mem> :
 718   InstSE<(outs RC:$dst), (ins RC:$rt, Mem:$addr),
 719          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 720   let DecoderMethod = "DecodeMem";
 721   let mayStore = 1;
 722   let Constraints = "$rt = $dst";
 723 }
 724
 725 //===----------------------------------------------------------------------===//
 726 // Pseudo instructions
 727 //===----------------------------------------------------------------------===//
 728
 729 // Return RA.
 730 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 731 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 732
 733 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 734 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 735                                   [(callseq_start timm:$amt)]>;
 736 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 737                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 738 }
 739
 740 let usesCustomInserter = 1 in {
 741   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8>;
 742   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16>;
 743   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32>;
 744   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8>;
 745   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16>;
 746   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32>;
 747   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8>;
 748   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16>;
 749   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32>;
 750   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8>;
 751   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16>;
 752   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32>;
 753   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8>;
 754   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16>;
 755   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32>;
 756   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8>;
 757   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16>;
 758   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32>;
 759
 760   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8>;
 761   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16>;
 762   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32>;
 763
 764   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8>;
 765   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16>;
 766   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32>;
 767 }
 768
 769 //===----------------------------------------------------------------------===//
 770 // Instruction definition
 771 //===----------------------------------------------------------------------===//
 772 //===----------------------------------------------------------------------===//
 773 // MipsI Instructions
 774 //===----------------------------------------------------------------------===//
 775
 776 /// Arithmetic Instructions (ALU Immediate)
 777 def ADDiu : ArithLogicI<"addiu", simm16, CPURegs, immSExt16, add>,
 778             ADDI_FM<0x9>, IsAsCheapAsAMove;
 779 def ADDi  : ArithLogicI<"addi", simm16, CPURegs>, ADDI_FM<0x8>;
 780 def SLTi  : SetCC_I<"slti", setlt, simm16, immSExt16, CPURegs>, SLTI_FM<0xa>;
 781 def SLTiu : SetCC_I<"sltiu", setult, simm16, immSExt16, CPURegs>, SLTI_FM<0xb>;
 782 def ANDi  : ArithLogicI<"andi", uimm16, CPURegs, immZExt16, and>, ADDI_FM<0xc>;
 783 def ORi   : ArithLogicI<"ori", uimm16, CPURegs, immZExt16, or>, ADDI_FM<0xd>;
 784 def XORi  : ArithLogicI<"xori", uimm16, CPURegs, immZExt16, xor>, ADDI_FM<0xe>;
 785 def LUi   : LoadUpper<"lui", CPURegs, uimm16>, LUI_FM;
 786
 787 /// Arithmetic Instructions (3-Operand, R-Type)
 788 def ADDu : ArithLogicR<"addu", CPURegs, 1, IIAlu, add>, ADD_FM<0, 0x21>;
 789 def SUBu : ArithLogicR<"subu", CPURegs, 0, IIAlu, sub>, ADD_FM<0, 0x23>;
 790 def MUL  : ArithLogicR<"mul", CPURegs, 1, IIImul, mul>, ADD_FM<0x1c, 2>;
 791 def ADD  : ArithLogicR<"add", CPURegs>, ADD_FM<0, 0x20>;
 792 def SUB  : ArithLogicR<"sub", CPURegs>, ADD_FM<0, 0x22>;
 793 def SLT  : SetCC_R<"slt", setlt, CPURegs>, ADD_FM<0, 0x2a>;
 794 def SLTu : SetCC_R<"sltu", setult, CPURegs>, ADD_FM<0, 0x2b>;
 795 def AND  : ArithLogicR<"and", CPURegs, 1, IIAlu, and>, ADD_FM<0, 0x24>;
 796 def OR   : ArithLogicR<"or", CPURegs, 1, IIAlu, or>, ADD_FM<0, 0x25>;
 797 def XOR  : ArithLogicR<"xor", CPURegs, 1, IIAlu, xor>, ADD_FM<0, 0x26>;
 798 def NOR  : LogicNOR<"nor", CPURegs>, ADD_FM<0, 0x27>;
 799
 800 /// Shift Instructions
 801 def SLL  : shift_rotate_imm32<"sll", shl>, SRA_FM<0, 0>;
 802 def SRL  : shift_rotate_imm32<"srl", srl>, SRA_FM<2, 0>;
 803 def SRA  : shift_rotate_imm32<"sra", sra>, SRA_FM<3, 0>;
 804 def SLLV : shift_rotate_reg<"sllv", shl, CPURegs>, SRLV_FM<4, 0>;
 805 def SRLV : shift_rotate_reg<"srlv", srl, CPURegs>, SRLV_FM<6, 0>;
 806 def SRAV : shift_rotate_reg<"srav", sra, CPURegs>, SRLV_FM<7, 0>;
 807
 808 // Rotate Instructions
 809 let Predicates = [HasMips32r2, HasStdEnc] in {
 810   def ROTR  : shift_rotate_imm32<"rotr", rotr>, SRA_FM<2, 1>;
 811   def ROTRV : shift_rotate_reg<"rotrv", rotr, CPURegs>, SRLV_FM<6, 1>;
 812 }
 813
 814 /// Load and Store Instructions
 815 ///  aligned
 816 defm LB  : LoadM<"lb", sextloadi8, CPURegs>, LW_FM<0x20>;
 817 defm LBu : LoadM<"lbu", zextloadi8, CPURegs>, LW_FM<0x24>;
 818 defm LH  : LoadM<"lh", sextloadi16, CPURegs>, LW_FM<0x21>;
 819 defm LHu : LoadM<"lhu", zextloadi16, CPURegs>, LW_FM<0x25>;
 820 defm LW  : LoadM<"lw", load, CPURegs>, LW_FM<0x23>;
 821 defm SB  : StoreM<"sb", truncstorei8, CPURegs>, LW_FM<0x28>;
 822 defm SH  : StoreM<"sh", truncstorei16, CPURegs>, LW_FM<0x29>;
 823 defm SW  : StoreM<"sw", store, CPURegs>, LW_FM<0x2b>;
 824
 825 /// load/store left/right
 826 defm LWL : LoadLeftRightM<"lwl", MipsLWL, CPURegs>, LW_FM<0x22>;
 827 defm LWR : LoadLeftRightM<"lwr", MipsLWR, CPURegs>, LW_FM<0x26>;
 828 defm SWL : StoreLeftRightM<"swl", MipsSWL, CPURegs>, LW_FM<0x2a>;
 829 defm SWR : StoreLeftRightM<"swr", MipsSWR, CPURegs>, LW_FM<0x2e>;
 830
 831 def SYNC : SYNC_FT, SYNC_FM;
 832
 833 /// Load-linked, Store-conditional
 834 let Predicates = [NotN64, HasStdEnc] in {
 835   def LL : LLBase<"ll", CPURegs, mem>, LW_FM<0x30>;
 836   def SC : SCBase<"sc", CPURegs, mem>, LW_FM<0x38>;
 837 }
 838
 839 let Predicates = [IsN64, HasStdEnc], DecoderNamespace = "Mips64" in {
 840   def LL_P8 : LLBase<"ll", CPURegs, mem64>, LW_FM<0x30>;
 841   def SC_P8 : SCBase<"sc", CPURegs, mem64>, LW_FM<0x38>;
 842 }
 843
 844 /// Jump and Branch Instructions
 845 def J       : JumpFJ<jmptarget, "j", br, bb>, FJ<2>,
 846               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
 847 def JR      : IndirectBranch<CPURegs>, MTLO_FM<8>;
 848 def B       : UncondBranch<"b">, B_FM;
 849 def BEQ     : CBranch<"beq", seteq, CPURegs>, BEQ_FM<4>;
 850 def BNE     : CBranch<"bne", setne, CPURegs>, BEQ_FM<5>;
 851 def BGEZ    : CBranchZero<"bgez", setge, CPURegs>, BGEZ_FM<1, 1>;
 852 def BGTZ    : CBranchZero<"bgtz", setgt, CPURegs>, BGEZ_FM<7, 0>;
 853 def BLEZ    : CBranchZero<"blez", setle, CPURegs>, BGEZ_FM<6, 0>;
 854 def BLTZ    : CBranchZero<"bltz", setlt, CPURegs>, BGEZ_FM<1, 0>;
 855
 856 def BAL_BR: BAL_FT, BAL_FM;
 857
 858 def JAL  : JumpLink<"jal">, FJ<3>;
 859 def JALR : JumpLinkReg<"jalr", CPURegs>, JALR_FM;
 860 def BGEZAL : BGEZAL_FT<"bgezal", CPURegs>, BGEZAL_FM<0x11>;
 861 def BLTZAL : BGEZAL_FT<"bltzal", CPURegs>, BGEZAL_FM<0x10>;
 862 def TAILCALL : JumpFJ<calltarget, "j", MipsTailCall, imm>, FJ<2>, IsTailCall;
 863 def TAILCALL_R : JumpFR<CPURegs, MipsTailCall>, MTLO_FM<8>, IsTailCall;
 864
 865 def RET : RetBase<CPURegs>, MTLO_FM<8>;
 866
 867 /// Multiply and Divide Instructions.
 868 def MULT  : Mult<"mult", IIImul, CPURegs, [HI, LO]>, MULT_FM<0, 0x18>;
 869 def MULTu : Mult<"multu", IIImul, CPURegs, [HI, LO]>, MULT_FM<0, 0x19>;
 870 def SDIV  : Div<MipsDivRem, "div", IIIdiv, CPURegs, [HI, LO]>, MULT_FM<0, 0x1a>;
 871 def UDIV  : Div<MipsDivRemU, "divu", IIIdiv, CPURegs, [HI, LO]>,
 872             MULT_FM<0, 0x1b>;
 873
 874 def MTHI : MoveToLOHI<"mthi", CPURegs, [HI]>, MTLO_FM<0x11>;
 875 def MTLO : MoveToLOHI<"mtlo", CPURegs, [LO]>, MTLO_FM<0x13>;
 876 def MFHI : MoveFromLOHI<"mfhi", CPURegs, [HI]>, MFLO_FM<0x10>;
 877 def MFLO : MoveFromLOHI<"mflo", CPURegs, [LO]>, MFLO_FM<0x12>;
 878
 879 /// Sign Ext In Register Instructions.
 880 def SEB : SignExtInReg<"seb", i8, CPURegs>, SEB_FM<0x10>;
 881 def SEH : SignExtInReg<"seh", i16, CPURegs>, SEB_FM<0x18>;
 882
 883 /// Count Leading
 884 def CLZ : CountLeading0<"clz", CPURegs>, CLO_FM<0x20>;
 885 def CLO : CountLeading1<"clo", CPURegs>, CLO_FM<0x21>;
 886
 887 /// Word Swap Bytes Within Halfwords
 888 def WSBH : SubwordSwap<0x20, 0x2, "wsbh", CPURegs>;
 889
 890 /// No operation.
 891 /// FIXME: NOP should be an alias of "sll $0, $0, 0".
 892 def NOP : InstSE<(outs), (ins), "nop", [], IIAlu, FrmJ>, NOP_FM;
 893
 894 // FrameIndexes are legalized when they are operands from load/store
 895 // instructions. The same not happens for stack address copies, so an
 896 // add op with mem ComplexPattern is used and the stack address copy
 897 // can be matched. It's similar to Sparc LEA_ADDRi
 898 def LEA_ADDiu : EffectiveAddress<0x09,"addiu\t$rt, $addr", CPURegs, mem_ea>;
 899
 900 // MADD*/MSUB*
 901 def MADD  : MArithR<"madd", MipsMAdd, 1>, MULT_FM<0x1c, 0>;
 902 def MADDU : MArithR<"maddu", MipsMAddu, 1>, MULT_FM<0x1c, 1>;
 903 def MSUB  : MArithR<"msub", MipsMSub>, MULT_FM<0x1c, 4>;
 904 def MSUBU : MArithR<"msubu", MipsMSubu>, MULT_FM<0x1c, 5>;
 905
 906 def RDHWR : ReadHardware<CPURegs, HWRegs>;
 907
 908 def EXT : ExtBase<0, "ext", CPURegs>;
 909 def INS : InsBase<4, "ins", CPURegs>;
 910
 911 /// Move Control Registers From/To CPU Registers
 912 def MFC0_3OP  : MFC3OP<0x10, 0, (outs CPURegs:$rt),
 913                        (ins CPURegs:$rd, uimm16:$sel),"mfc0\t$rt, $rd, $sel">;
 914 def : InstAlias<"mfc0 $rt, $rd", (MFC0_3OP CPURegs:$rt, CPURegs:$rd, 0)>;
 915
 916 def MTC0_3OP  : MFC3OP<0x10, 4, (outs CPURegs:$rd, uimm16:$sel),
 917                        (ins CPURegs:$rt),"mtc0\t$rt, $rd, $sel">;
 918 def : InstAlias<"mtc0 $rt, $rd", (MTC0_3OP CPURegs:$rd, 0, CPURegs:$rt)>;
 919
 920 def MFC2_3OP  : MFC3OP<0x12, 0, (outs CPURegs:$rt),
 921                        (ins CPURegs:$rd, uimm16:$sel),"mfc2\t$rt, $rd, $sel">;
 922 def : InstAlias<"mfc2 $rt, $rd", (MFC2_3OP CPURegs:$rt, CPURegs:$rd, 0)>;
 923
 924 def MTC2_3OP  : MFC3OP<0x12, 4, (outs CPURegs:$rd, uimm16:$sel),
 925                        (ins CPURegs:$rt),"mtc2\t$rt, $rd, $sel">;
 926 def : InstAlias<"mtc2 $rt, $rd", (MTC2_3OP CPURegs:$rd, 0, CPURegs:$rt)>;
 927
 928 //===----------------------------------------------------------------------===//
 929 // Instruction aliases
 930 //===----------------------------------------------------------------------===//
 931 def : InstAlias<"move $dst,$src", (ADD CPURegs:$dst,CPURegs:$src,ZERO)>;
 932 def : InstAlias<"bal $offset", (BGEZAL RA,brtarget:$offset)>;
 933 def : InstAlias<"addu $rs,$rt,$imm",
 934                 (ADDiu CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
 935 def : InstAlias<"add $rs,$rt,$imm",
 936                 (ADDi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
 937 def : InstAlias<"and $rs,$rt,$imm",
 938                 (ANDi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
 939 def : InstAlias<"j $rs", (JR CPURegs:$rs)>;
 940 def : InstAlias<"not $rt,$rs", (NOR CPURegs:$rt,CPURegs:$rs,ZERO)>;
 941 def : InstAlias<"neg $rt,$rs", (SUB CPURegs:$rt,ZERO,CPURegs:$rs)>;
 942 def : InstAlias<"negu $rt,$rs", (SUBu CPURegs:$rt,ZERO,CPURegs:$rs)>;
 943 def : InstAlias<"slt $rs,$rt,$imm",
 944                 (SLTi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
 945 def : InstAlias<"xor $rs,$rt,$imm",
 946                 (XORi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
 947
 948 //===----------------------------------------------------------------------===//
 949 // Assembler Pseudo Instructions
 950 //===----------------------------------------------------------------------===//
 951
 952 class LoadImm32< string instr_asm, Operand Od, RegisterClass RC> :
 953   MipsAsmPseudoInst<(outs RC:$rt), (ins Od:$imm32),
 954                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
 955 def LoadImm32Reg : LoadImm32<"li", shamt,CPURegs>;
 956
 957 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterClass RC> :
 958   MipsAsmPseudoInst<(outs RC:$rt), (ins MemOpnd:$addr),
 959                      !strconcat(instr_asm, "\t$rt, $addr")> ;
 960 def LoadAddr32Reg : LoadAddress<"la", mem, CPURegs>;
 961
 962 class LoadAddressImm<string instr_asm, Operand Od, RegisterClass RC> :
 963   MipsAsmPseudoInst<(outs RC:$rt), (ins Od:$imm32),
 964                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
 965 def LoadAddr32Imm : LoadAddressImm<"la", shamt,CPURegs>;
 966
 967
 968
 969 //===----------------------------------------------------------------------===//
 970 //  Arbitrary patterns that map to one or more instructions
 971 //===----------------------------------------------------------------------===//
 972
 973 // Small immediates
 974 def : MipsPat<(i32 immSExt16:$in),
 975               (ADDiu ZERO, imm:$in)>;
 976 def : MipsPat<(i32 immZExt16:$in),
 977               (ORi ZERO, imm:$in)>;
 978 def : MipsPat<(i32 immLow16Zero:$in),
 979               (LUi (HI16 imm:$in))>;
 980
 981 // Arbitrary immediates
 982 def : MipsPat<(i32 imm:$imm),
 983           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
 984
 985 // Carry MipsPatterns
 986 def : MipsPat<(subc CPURegs:$lhs, CPURegs:$rhs),
 987               (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
 988 def : MipsPat<(addc CPURegs:$lhs, CPURegs:$rhs),
 989               (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
 990 def : MipsPat<(addc  CPURegs:$src, immSExt16:$imm),
 991               (ADDiu CPURegs:$src, imm:$imm)>;
 992
 993 // Call
 994 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
 995               (JAL tglobaladdr:$dst)>;
 996 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
 997               (JAL texternalsym:$dst)>;
 998 //def : MipsPat<(MipsJmpLink CPURegs:$dst),
 999 //              (JALR CPURegs:$dst)>;
1000
1001 // Tail call
1002 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1003               (TAILCALL tglobaladdr:$dst)>;
1004 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1005               (TAILCALL texternalsym:$dst)>;
1006 // hi/lo relocs
1007 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1008 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1009 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1010 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1011 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1012 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1013
1014 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1015 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1016 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1017 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1018 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1019 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1020
1021 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
1022               (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
1023 def : MipsPat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
1024               (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
1025 def : MipsPat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1026               (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1027 def : MipsPat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1028               (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1029 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1030               (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1031
1032 // gp_rel relocs
1033 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1034               (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1035 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1036               (ADDiu CPURegs:$gp, tconstpool:$in)>;
1037
1038 // wrapper_pic
1039 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1040       MipsPat<(MipsWrapper RC:$gp, node:$in),
1041               (ADDiuOp RC:$gp, node:$in)>;
1042
1043 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1044 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1045 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1046 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1047 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1048 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1049
1050 // Mips does not have "not", so we expand our way
1051 def : MipsPat<(not CPURegs:$in),
1052               (NOR CPURegs:$in, ZERO)>;
1053
1054 // extended loads
1055 let Predicates = [NotN64, HasStdEnc] in {
1056   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1057   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1058   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1059 }
1060 let Predicates = [IsN64, HasStdEnc] in {
1061   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1062   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1063   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu_P8 addr:$src)>;
1064 }
1065
1066 // peepholes
1067 let Predicates = [NotN64, HasStdEnc] in {
1068   def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1069 }
1070 let Predicates = [IsN64, HasStdEnc] in {
1071   def : MipsPat<(store (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1072 }
1073
1074 // brcond patterns
1075 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1076                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1077                       Instruction SLTiuOp, Register ZEROReg> {
1078 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1079               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1080 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1081               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1082
1083 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1084               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1085 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1086               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1087 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1088               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1089 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1090               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1091
1092 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1093               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1094 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1095               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1096
1097 def : MipsPat<(brcond RC:$cond, bb:$dst),
1098               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1099 }
1100
1101 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1102
1103 // setcc patterns
1104 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1105                      Instruction SLTuOp, Register ZEROReg> {
1106   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1107                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1108   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1109                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1110 }
1111
1112 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1113   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1114                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1115   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1116                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1117 }
1118
1119 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1120   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1121                 (SLTOp RC:$rhs, RC:$lhs)>;
1122   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1123                 (SLTuOp RC:$rhs, RC:$lhs)>;
1124 }
1125
1126 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1127   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1128                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1129   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1130                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1131 }
1132
1133 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1134                         Instruction SLTiuOp> {
1135   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1136                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1137   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1138                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1139 }
1140
1141 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1142 defm : SetlePats<CPURegs, SLT, SLTu>;
1143 defm : SetgtPats<CPURegs, SLT, SLTu>;
1144 defm : SetgePats<CPURegs, SLT, SLTu>;
1145 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1146
1147 // bswap pattern
1148 def : MipsPat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1149
1150 //===----------------------------------------------------------------------===//
1151 // Floating Point Support
1152 //===----------------------------------------------------------------------===//
1153
1154 include "MipsInstrFPU.td"
1155 include "Mips64InstrInfo.td"
1156 include "MipsCondMov.td"
1157
1158 //
1159 // Mips16
1160
1161 include "Mips16InstrFormats.td"
1162 include "Mips16InstrInfo.td"
1163
1164 // DSP
1165 include "MipsDSPInstrFormats.td"
1166 include "MipsDSPInstrInfo.td"
1167