lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 150                       AssemblerPredicate<"FeatureSEInReg">;
 151 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 152                       AssemblerPredicate<"FeatureBitCount">;
 153 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 154                       AssemblerPredicate<"FeatureSwap">;
 155 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 156                       AssemblerPredicate<"FeatureCondMov">;
 157 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 158                       AssemblerPredicate<"FeatureFPIdx">;
 159 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 160                       AssemblerPredicate<"FeatureMips32">;
 161 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 162                       AssemblerPredicate<"FeatureMips32r2">;
 163 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 164                       AssemblerPredicate<"FeatureMips64">;
 165 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 166                       AssemblerPredicate<"!FeatureMips64">;
 167 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 168                       AssemblerPredicate<"FeatureMips64r2">;
 169 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 170                       AssemblerPredicate<"FeatureN64">;
 171 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 172                       AssemblerPredicate<"!FeatureN64">;
 173 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 174                       AssemblerPredicate<"FeatureMips16">;
 175 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 176                       AssemblerPredicate<"FeatureMips32">;
 177 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 178                       AssemblerPredicate<"FeatureMips32">;
 179 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 180                       AssemblerPredicate<"FeatureMips32">;
 181 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 182                       AssemblerPredicate<"!FeatureMips16,!FeatureMicroMips">;
 183 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 184 def InMicroMips    :  Predicate<"Subtarget.inMicroMipsMode()">,
 185                       AssemblerPredicate<"FeatureMicroMips">;
 186 def NotInMicroMips :  Predicate<"!Subtarget.inMicroMipsMode()">,
 187                       AssemblerPredicate<"!FeatureMicroMips">;
 188 def IsLE           :  Predicate<"Subtarget.isLittle()">;
 189 def IsBE           :  Predicate<"!Subtarget.isLittle()">;
 190
 191 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 192   let Predicates = [HasStdEnc];
 193 }
 194
 195 class IsCommutable {
 196   bit isCommutable = 1;
 197 }
 198
 199 class IsBranch {
 200   bit isBranch = 1;
 201 }
 202
 203 class IsReturn {
 204   bit isReturn = 1;
 205 }
 206
 207 class IsCall {
 208   bit isCall = 1;
 209 }
 210
 211 class IsTailCall {
 212   bit isCall = 1;
 213   bit isTerminator = 1;
 214   bit isReturn = 1;
 215   bit isBarrier = 1;
 216   bit hasExtraSrcRegAllocReq = 1;
 217   bit isCodeGenOnly = 1;
 218 }
 219
 220 class IsAsCheapAsAMove {
 221   bit isAsCheapAsAMove = 1;
 222 }
 223
 224 class NeverHasSideEffects {
 225   bit neverHasSideEffects = 1;
 226 }
 227
 228 //===----------------------------------------------------------------------===//
 229 // Instruction format superclass
 230 //===----------------------------------------------------------------------===//
 231
 232 include "MipsInstrFormats.td"
 233
 234 //===----------------------------------------------------------------------===//
 235 // Mips Operand, Complex Patterns and Transformations Definitions.
 236 //===----------------------------------------------------------------------===//
 237
 238 // Instruction operand types
 239 def jmptarget   : Operand<OtherVT> {
 240   let EncoderMethod = "getJumpTargetOpValue";
 241 }
 242 def brtarget    : Operand<OtherVT> {
 243   let EncoderMethod = "getBranchTargetOpValue";
 244   let OperandType = "OPERAND_PCREL";
 245   let DecoderMethod = "DecodeBranchTarget";
 246 }
 247 def calltarget  : Operand<iPTR> {
 248   let EncoderMethod = "getJumpTargetOpValue";
 249 }
 250
 251 def simm16      : Operand<i32> {
 252   let DecoderMethod= "DecodeSimm16";
 253 }
 254
 255 def simm20      : Operand<i32> {
 256 }
 257
 258 def uimm20      : Operand<i32> {
 259 }
 260
 261 def uimm10      : Operand<i32> {
 262 }
 263
 264 def simm16_64   : Operand<i64> {
 265   let DecoderMethod = "DecodeSimm16";
 266 }
 267
 268 // Unsigned Operand
 269 def uimm5       : Operand<i32> {
 270   let PrintMethod = "printUnsignedImm";
 271 }
 272
 273 def uimm6 : Operand<i32> {
 274   let PrintMethod = "printUnsignedImm";
 275 }
 276
 277 def uimm16      : Operand<i32> {
 278   let PrintMethod = "printUnsignedImm";
 279 }
 280
 281 def pcrel16      : Operand<i32> {
 282 }
 283
 284 def MipsMemAsmOperand : AsmOperandClass {
 285   let Name = "Mem";
 286   let ParserMethod = "parseMemOperand";
 287 }
 288
 289 def MipsInvertedImmoperand : AsmOperandClass {
 290   let Name = "InvNum";
 291   let RenderMethod = "addImmOperands";
 292   let ParserMethod = "parseInvNum";
 293 }
 294
 295 def PtrRegAsmOperand : AsmOperandClass {
 296   let Name = "PtrReg";
 297   let ParserMethod = "parsePtrReg";
 298 }
 299
 300
 301 def InvertedImOperand : Operand<i32> {
 302   let ParserMatchClass = MipsInvertedImmoperand;
 303 }
 304
 305 // Address operand
 306 def mem : Operand<iPTR> {
 307   let PrintMethod = "printMemOperand";
 308   let MIOperandInfo = (ops ptr_rc, simm16);
 309   let EncoderMethod = "getMemEncoding";
 310   let ParserMatchClass = MipsMemAsmOperand;
 311   let OperandType = "OPERAND_MEMORY";
 312 }
 313
 314 def mem_ea : Operand<iPTR> {
 315   let PrintMethod = "printMemOperandEA";
 316   let MIOperandInfo = (ops ptr_rc, simm16);
 317   let EncoderMethod = "getMemEncoding";
 318   let OperandType = "OPERAND_MEMORY";
 319 }
 320
 321 def PtrRC : Operand<iPTR> {
 322   let MIOperandInfo = (ops ptr_rc);
 323   let DecoderMethod = "DecodePtrRegisterClass";
 324   let ParserMatchClass = PtrRegAsmOperand;
 325 }
 326
 327 // size operand of ext instruction
 328 def size_ext : Operand<i32> {
 329   let EncoderMethod = "getSizeExtEncoding";
 330   let DecoderMethod = "DecodeExtSize";
 331 }
 332
 333 // size operand of ins instruction
 334 def size_ins : Operand<i32> {
 335   let EncoderMethod = "getSizeInsEncoding";
 336   let DecoderMethod = "DecodeInsSize";
 337 }
 338
 339 // Transformation Function - get the lower 16 bits.
 340 def LO16 : SDNodeXForm<imm, [{
 341   return getImm(N, N->getZExtValue() & 0xFFFF);
 342 }]>;
 343
 344 // Transformation Function - get the higher 16 bits.
 345 def HI16 : SDNodeXForm<imm, [{
 346   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 347 }]>;
 348
 349 // Plus 1.
 350 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 351
 352 // Node immediate fits as 16-bit sign extended on target immediate.
 353 // e.g. addi, andi
 354 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 355
 356 // Node immediate fits as 16-bit sign extended on target immediate.
 357 // e.g. addi, andi
 358 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 359
 360 // Node immediate fits as 15-bit sign extended on target immediate.
 361 // e.g. addi, andi
 362 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 363
 364 // Node immediate fits as 16-bit zero extended on target immediate.
 365 // The LO16 param means that only the lower 16 bits of the node
 366 // immediate are caught.
 367 // e.g. addiu, sltiu
 368 def immZExt16  : PatLeaf<(imm), [{
 369   if (N->getValueType(0) == MVT::i32)
 370     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 371   else
 372     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 373 }], LO16>;
 374
 375 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 376 def immLow16Zero : PatLeaf<(imm), [{
 377   int64_t Val = N->getSExtValue();
 378   return isInt<32>(Val) && !(Val & 0xffff);
 379 }]>;
 380
 381 // shamt field must fit in 5 bits.
 382 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 383
 384 // True if (N + 1) fits in 16-bit field.
 385 def immSExt16Plus1 : PatLeaf<(imm), [{
 386   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 387 }]>;
 388
 389 // Mips Address Mode! SDNode frameindex could possibily be a match
 390 // since load and store instructions from stack used it.
 391 def addr :
 392   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 393
 394 def addrRegImm :
 395   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 396
 397 def addrRegReg :
 398   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 399
 400 def addrDefault :
 401   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 402
 403 //===----------------------------------------------------------------------===//
 404 // Instructions specific format
 405 //===----------------------------------------------------------------------===//
 406
 407 // Arithmetic and logical instructions with 3 register operands.
 408 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 409                   InstrItinClass Itin = NoItinerary,
 410                   SDPatternOperator OpNode = null_frag>:
 411   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 412          !strconcat(opstr, "\t$rd, $rs, $rt"),
 413          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 414   let isCommutable = isComm;
 415   let isReMaterializable = 1;
 416 }
 417
 418 // Arithmetic and logical instructions with 2 register operands.
 419 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 420                   InstrItinClass Itin = NoItinerary,
 421                   SDPatternOperator imm_type = null_frag,
 422                   SDPatternOperator OpNode = null_frag> :
 423   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 424          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 425          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 426          Itin, FrmI, opstr> {
 427   let isReMaterializable = 1;
 428   let TwoOperandAliasConstraint = "$rs = $rt";
 429 }
 430
 431 // Arithmetic Multiply ADD/SUB
 432 class MArithR<string opstr, bit isComm = 0> :
 433   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 434          !strconcat(opstr, "\t$rs, $rt"), [], IIImult, FrmR, opstr> {
 435   let Defs = [HI0, LO0];
 436   let Uses = [HI0, LO0];
 437   let isCommutable = isComm;
 438 }
 439
 440 //  Logical
 441 class LogicNOR<string opstr, RegisterOperand RO>:
 442   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 443          !strconcat(opstr, "\t$rd, $rs, $rt"),
 444          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], IIArith, FrmR, opstr> {
 445   let isCommutable = 1;
 446 }
 447
 448 // Shifts
 449 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 450                        RegisterOperand RO, SDPatternOperator OpNode = null_frag,
 451                        SDPatternOperator PF = null_frag> :
 452   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 453          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 454          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], IIArith, FrmR, opstr>;
 455
 456 class shift_rotate_reg<string opstr, RegisterOperand RO,
 457                        SDPatternOperator OpNode = null_frag>:
 458   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 459          !strconcat(opstr, "\t$rd, $rt, $rs"),
 460          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], IIArith, FrmR, opstr>;
 461
 462 // Load Upper Imediate
 463 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 464   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 465          [], IIArith, FrmI, opstr>, IsAsCheapAsAMove {
 466   let neverHasSideEffects = 1;
 467   let isReMaterializable = 1;
 468 }
 469
 470 // Memory Load/Store
 471 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 472            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 473   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 474          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 475   let DecoderMethod = "DecodeMem";
 476   let canFoldAsLoad = 1;
 477   let mayLoad = 1;
 478 }
 479
 480 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 481             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 482   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 483          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 484   let DecoderMethod = "DecodeMem";
 485   let mayStore = 1;
 486 }
 487
 488 // Load/Store Left/Right
 489 let canFoldAsLoad = 1 in
 490 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 491                     InstrItinClass Itin> :
 492   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 493          !strconcat(opstr, "\t$rt, $addr"),
 494          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 495   let DecoderMethod = "DecodeMem";
 496   string Constraints = "$src = $rt";
 497 }
 498
 499 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 500                      InstrItinClass Itin> :
 501   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 502          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 503   let DecoderMethod = "DecodeMem";
 504 }
 505
 506 // Conditional Branch
 507 class CBranch<string opstr, PatFrag cond_op, RegisterOperand RO> :
 508   InstSE<(outs), (ins RO:$rs, RO:$rt, brtarget:$offset),
 509          !strconcat(opstr, "\t$rs, $rt, $offset"),
 510          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 511          FrmI> {
 512   let isBranch = 1;
 513   let isTerminator = 1;
 514   let hasDelaySlot = 1;
 515   let Defs = [AT];
 516 }
 517
 518 class CBranchZero<string opstr, PatFrag cond_op, RegisterOperand RO> :
 519   InstSE<(outs), (ins RO:$rs, brtarget:$offset),
 520          !strconcat(opstr, "\t$rs, $offset"),
 521          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch, FrmI> {
 522   let isBranch = 1;
 523   let isTerminator = 1;
 524   let hasDelaySlot = 1;
 525   let Defs = [AT];
 526 }
 527
 528 // SetCC
 529 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 530   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 531          !strconcat(opstr, "\t$rd, $rs, $rt"),
 532          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 533          IIslt, FrmR, opstr>;
 534
 535 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 536               RegisterOperand RO>:
 537   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 538          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 539          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 540          IIslt, FrmI, opstr>;
 541
 542 // Jump
 543 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 544              SDPatternOperator targetoperator> :
 545   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 546          [(operator targetoperator:$target)], IIBranch, FrmJ> {
 547   let isTerminator=1;
 548   let isBarrier=1;
 549   let hasDelaySlot = 1;
 550   let DecoderMethod = "DecodeJumpTarget";
 551   let Defs = [AT];
 552 }
 553
 554 // Unconditional branch
 555 class UncondBranch<Instruction BEQInst> :
 556   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 557   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 558   let isBranch = 1;
 559   let isTerminator = 1;
 560   let isBarrier = 1;
 561   let hasDelaySlot = 1;
 562   let Predicates = [RelocPIC, HasStdEnc];
 563   let Defs = [AT];
 564 }
 565
 566 // Base class for indirect branch and return instruction classes.
 567 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 568 class JumpFR<RegisterOperand RO, SDPatternOperator operator = null_frag>:
 569   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch, FrmR>;
 570
 571 // Indirect branch
 572 class IndirectBranch<RegisterOperand RO>: JumpFR<RO, brind> {
 573   let isBranch = 1;
 574   let isIndirectBranch = 1;
 575 }
 576
 577 // Return instruction
 578 class RetBase<RegisterOperand RO>: JumpFR<RO> {
 579   let isReturn = 1;
 580   let isCodeGenOnly = 1;
 581   let hasCtrlDep = 1;
 582   let hasExtraSrcRegAllocReq = 1;
 583 }
 584
 585 // Jump and Link (Call)
 586 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 587   class JumpLink<string opstr> :
 588     InstSE<(outs), (ins calltarget:$target), !strconcat(opstr, "\t$target"),
 589            [(MipsJmpLink imm:$target)], IIBranch, FrmJ> {
 590     let DecoderMethod = "DecodeJumpTarget";
 591   }
 592
 593   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 594                           Register RetReg, RegisterOperand ResRO = RO>:
 595     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 596     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 597
 598   class JumpLinkReg<string opstr, RegisterOperand RO>:
 599     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 600            [], IIBranch, FrmR>;
 601
 602   class BGEZAL_FT<string opstr, RegisterOperand RO> :
 603     InstSE<(outs), (ins RO:$rs, brtarget:$offset),
 604            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI>;
 605
 606 }
 607
 608 class BAL_BR_Pseudo<Instruction RealInst> :
 609   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 610   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 611   let isBranch = 1;
 612   let isTerminator = 1;
 613   let isBarrier = 1;
 614   let hasDelaySlot = 1;
 615   let Defs = [RA];
 616 }
 617
 618 // Syscall
 619 class SYS_FT<string opstr> :
 620   InstSE<(outs), (ins uimm20:$code_),
 621          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI>;
 622 // Break
 623 class BRK_FT<string opstr> :
 624   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 625          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary, FrmOther>;
 626
 627 // (D)Eret
 628 class ER_FT<string opstr> :
 629   InstSE<(outs), (ins),
 630          opstr, [], NoItinerary, FrmOther>;
 631
 632 // Interrupts
 633 class DEI_FT<string opstr, RegisterOperand RO> :
 634   InstSE<(outs RO:$rt), (ins),
 635          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther>;
 636
 637 // Wait
 638 class WAIT_FT<string opstr> :
 639   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther> {
 640   let Inst{31-26} = 0x10;
 641   let Inst{25}    = 1;
 642   let Inst{24-6}  = 0;
 643   let Inst{5-0}   = 0x20;
 644 }
 645
 646 // Sync
 647 let hasSideEffects = 1 in
 648 class SYNC_FT :
 649   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 650          NoItinerary, FrmOther>;
 651
 652 let hasSideEffects = 1 in
 653 class TEQ_FT<string opstr, RegisterOperand RO> :
 654   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 655          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary, FrmI>;
 656
 657 class TEQI_FT<string opstr, RegisterOperand RO> :
 658   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 659          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther>;
 660 // Mul, Div
 661 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 662            list<Register> DefRegs> :
 663   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 664          itin, FrmR, opstr> {
 665   let isCommutable = 1;
 666   let Defs = DefRegs;
 667   let neverHasSideEffects = 1;
 668 }
 669
 670 // Pseudo multiply/divide instruction with explicit accumulator register
 671 // operands.
 672 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 673                     SDPatternOperator OpNode, InstrItinClass Itin,
 674                     bit IsComm = 1, bit HasSideEffects = 0,
 675                     bit UsesCustomInserter = 0> :
 676   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 677            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 678   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 679   let isCommutable = IsComm;
 680   let hasSideEffects = HasSideEffects;
 681   let usesCustomInserter = UsesCustomInserter;
 682 }
 683
 684 // Pseudo multiply add/sub instruction with explicit accumulator register
 685 // operands.
 686 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode>
 687   : PseudoSE<(outs ACC64:$ac),
 688              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 689              [(set ACC64:$ac,
 690               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 691              IIImult>,
 692     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 693   string Constraints = "$acin = $ac";
 694 }
 695
 696 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 697           list<Register> DefRegs> :
 698   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 699          [], itin, FrmR, opstr> {
 700   let Defs = DefRegs;
 701 }
 702
 703 // Move from Hi/Lo
 704 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 705   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 706              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], IIHiLo>;
 707
 708 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 709   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], IIHiLo, FrmR,
 710          opstr> {
 711   let Uses = [UseReg];
 712   let neverHasSideEffects = 1;
 713 }
 714
 715 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 716   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 717              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))], IIHiLo>;
 718
 719 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 720   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], IIHiLo,
 721   FrmR, opstr> {
 722   let Defs = DefRegs;
 723   let neverHasSideEffects = 1;
 724 }
 725
 726 class EffectiveAddress<string opstr, RegisterOperand RO> :
 727   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 728          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI> {
 729   let isCodeGenOnly = 1;
 730   let DecoderMethod = "DecodeMem";
 731 }
 732
 733 // Count Leading Ones/Zeros in Word
 734 class CountLeading0<string opstr, RegisterOperand RO>:
 735   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 736          [(set RO:$rd, (ctlz RO:$rs))], IIArith, FrmR, opstr>,
 737   Requires<[HasBitCount, HasStdEnc]>;
 738
 739 class CountLeading1<string opstr, RegisterOperand RO>:
 740   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 741          [(set RO:$rd, (ctlz (not RO:$rs)))], IIArith, FrmR, opstr>,
 742   Requires<[HasBitCount, HasStdEnc]>;
 743
 744
 745 // Sign Extend in Register.
 746 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO> :
 747   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 748          [(set RO:$rd, (sext_inreg RO:$rt, vt))], IIseb, FrmR, opstr> {
 749   let Predicates = [HasSEInReg, HasStdEnc];
 750 }
 751
 752 // Subword Swap
 753 class SubwordSwap<string opstr, RegisterOperand RO>:
 754   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 755          NoItinerary, FrmR, opstr> {
 756   let Predicates = [HasSwap, HasStdEnc];
 757   let neverHasSideEffects = 1;
 758 }
 759
 760 // Read Hardware
 761 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 762   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 763          IIArith, FrmR>;
 764
 765 // Ext and Ins
 766 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 767               SDPatternOperator Op = null_frag>:
 768   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 769          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 770          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 771          FrmR, opstr> {
 772   let Predicates = [HasMips32r2, HasStdEnc];
 773 }
 774
 775 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 776               SDPatternOperator Op = null_frag>:
 777   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 778          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 779          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 780          NoItinerary, FrmR, opstr> {
 781   let Predicates = [HasMips32r2, HasStdEnc];
 782   let Constraints = "$src = $rt";
 783 }
 784
 785 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 786 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 787   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 788            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 789
 790 // Atomic Compare & Swap.
 791 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 792   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
 793            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
 794
 795 class LLBase<string opstr, RegisterOperand RO> :
 796   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 797          [], NoItinerary, FrmI> {
 798   let DecoderMethod = "DecodeMem";
 799   let mayLoad = 1;
 800 }
 801
 802 class SCBase<string opstr, RegisterOperand RO> :
 803   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
 804          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 805   let DecoderMethod = "DecodeMem";
 806   let mayStore = 1;
 807   let Constraints = "$rt = $dst";
 808 }
 809
 810 class MFC3OP<string asmstr, RegisterOperand RO> :
 811   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
 812          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
 813
 814 class TrapBase<Instruction RealInst>
 815   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
 816     PseudoInstExpansion<(RealInst 0, 0)> {
 817   let isBarrier = 1;
 818   let isTerminator = 1;
 819   let isCodeGenOnly = 1;
 820 }
 821
 822 //===----------------------------------------------------------------------===//
 823 // Pseudo instructions
 824 //===----------------------------------------------------------------------===//
 825
 826 // Return RA.
 827 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 828 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 829
 830 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 831 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 832                                   [(callseq_start timm:$amt)]>;
 833 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 834                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 835 }
 836
 837 let usesCustomInserter = 1 in {
 838   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
 839   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
 840   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
 841   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
 842   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
 843   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
 844   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
 845   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
 846   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
 847   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
 848   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
 849   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
 850   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
 851   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
 852   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
 853   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
 854   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
 855   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
 856
 857   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
 858   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
 859   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
 860
 861   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
 862   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
 863   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
 864 }
 865
 866 /// Pseudo instructions for loading and storing accumulator registers.
 867 let isPseudo = 1, isCodeGenOnly = 1 in {
 868   def LOAD_ACC64  : Load<"", ACC64>;
 869   def STORE_ACC64 : Store<"", ACC64>;
 870 }
 871
 872 //===----------------------------------------------------------------------===//
 873 // Instruction definition
 874 //===----------------------------------------------------------------------===//
 875 //===----------------------------------------------------------------------===//
 876 // MipsI Instructions
 877 //===----------------------------------------------------------------------===//
 878
 879 /// Arithmetic Instructions (ALU Immediate)
 880 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, IIArith, immSExt16,
 881                                add>,
 882             ADDI_FM<0x9>, IsAsCheapAsAMove;
 883 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>;
 884 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 885             SLTI_FM<0xa>;
 886 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 887             SLTI_FM<0xb>;
 888 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, IILogic, immZExt16,
 889                                and>,
 890             ADDI_FM<0xc>;
 891 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, IILogic, immZExt16,
 892                                or>,
 893             ADDI_FM<0xd>;
 894 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, IILogic, immZExt16,
 895                                xor>,
 896             ADDI_FM<0xe>;
 897 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
 898
 899 /// Arithmetic Instructions (3-Operand, R-Type)
 900 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, IIArith, add>,
 901             ADD_FM<0, 0x21>;
 902 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, IIArith, sub>,
 903             ADD_FM<0, 0x23>;
 904 let Defs = [HI0, LO0] in
 905 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, IIImul, mul>,
 906             ADD_FM<0x1c, 2>;
 907 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
 908 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
 909 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
 910 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
 911 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, IILogic, and>,
 912             ADD_FM<0, 0x24>;
 913 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, IILogic, or>,
 914             ADD_FM<0, 0x25>;
 915 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, IILogic, xor>,
 916             ADD_FM<0, 0x26>;
 917 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
 918
 919 /// Shift Instructions
 920 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, shl, immZExt5>,
 921            SRA_FM<0, 0>;
 922 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, srl, immZExt5>,
 923            SRA_FM<2, 0>;
 924 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, sra, immZExt5>,
 925            SRA_FM<3, 0>;
 926 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, shl>, SRLV_FM<4, 0>;
 927 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, srl>, SRLV_FM<6, 0>;
 928 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, sra>, SRLV_FM<7, 0>;
 929
 930 // Rotate Instructions
 931 let Predicates = [HasMips32r2, HasStdEnc] in {
 932   def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, rotr,
 933                                       immZExt5>,
 934               SRA_FM<2, 1>;
 935   def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, rotr>,
 936               SRLV_FM<6, 1>;
 937 }
 938
 939 /// Load and Store Instructions
 940 ///  aligned
 941 def LB  : Load<"lb", GPR32Opnd, sextloadi8, IILoad>, MMRel, LW_FM<0x20>;
 942 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, IILoad, addrDefault>, MMRel,
 943           LW_FM<0x24>;
 944 def LH  : Load<"lh", GPR32Opnd, sextloadi16, IILoad, addrDefault>, MMRel,
 945           LW_FM<0x21>;
 946 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, IILoad>, MMRel, LW_FM<0x25>;
 947 def LW  : Load<"lw", GPR32Opnd, load, IILoad, addrDefault>, MMRel,
 948           LW_FM<0x23>;
 949 def SB  : Store<"sb", GPR32Opnd, truncstorei8, IIStore>, MMRel, LW_FM<0x28>;
 950 def SH  : Store<"sh", GPR32Opnd, truncstorei16, IIStore>, MMRel, LW_FM<0x29>;
 951 def SW  : Store<"sw", GPR32Opnd, store, IIStore>, MMRel, LW_FM<0x2b>;
 952
 953 /// load/store left/right
 954 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, IILoad>, LW_FM<0x22>;
 955 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, IILoad>, LW_FM<0x26>;
 956 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, IIStore>, LW_FM<0x2a>;
 957 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, IIStore>, LW_FM<0x2e>;
 958
 959 def SYNC : SYNC_FT, SYNC_FM;
 960 def TEQ : TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>;
 961 def TGE : TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>;
 962 def TGEU : TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>;
 963 def TLT : TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>;
 964 def TLTU : TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>;
 965 def TNE : TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>;
 966
 967 def TEQI : TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>;
 968 def TGEI : TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>;
 969 def TGEIU : TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>;
 970 def TLTI : TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>;
 971 def TTLTIU : TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>;
 972 def TNEI : TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>;
 973
 974 def BREAK : BRK_FT<"break">, BRK_FM<0xd>;
 975 def SYSCALL : SYS_FT<"syscall">, SYS_FM<0xc>;
 976 def TRAP : TrapBase<BREAK>;
 977
 978 def ERET : ER_FT<"eret">, ER_FM<0x18>;
 979 def DERET : ER_FT<"deret">, ER_FM<0x1f>;
 980
 981 def EI : DEI_FT<"ei", GPR32Opnd>, EI_FM<1>;
 982 def DI : DEI_FT<"di", GPR32Opnd>, EI_FM<0>;
 983
 984 def WAIT : WAIT_FT<"wait">;
 985
 986 /// Load-linked, Store-conditional
 987 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>;
 988 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>;
 989
 990 /// Jump and Branch Instructions
 991 def J       : JumpFJ<jmptarget, "j", br, bb>, FJ<2>,
 992               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
 993 def JR      : IndirectBranch<GPR32Opnd>, MTLO_FM<8>;
 994 def BEQ     : CBranch<"beq", seteq, GPR32Opnd>, BEQ_FM<4>;
 995 def BNE     : CBranch<"bne", setne, GPR32Opnd>, BEQ_FM<5>;
 996 def BGEZ    : CBranchZero<"bgez", setge, GPR32Opnd>, BGEZ_FM<1, 1>;
 997 def BGTZ    : CBranchZero<"bgtz", setgt, GPR32Opnd>, BGEZ_FM<7, 0>;
 998 def BLEZ    : CBranchZero<"blez", setle, GPR32Opnd>, BGEZ_FM<6, 0>;
 999 def BLTZ    : CBranchZero<"bltz", setlt, GPR32Opnd>, BGEZ_FM<1, 0>;
1000 def B       : UncondBranch<BEQ>;
1001
1002 def JAL  : JumpLink<"jal">, FJ<3>;
1003 def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1004 def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1005 def BGEZAL : BGEZAL_FT<"bgezal", GPR32Opnd>, BGEZAL_FM<0x11>;
1006 def BLTZAL : BGEZAL_FT<"bltzal", GPR32Opnd>, BGEZAL_FM<0x10>;
1007 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1008 def TAILCALL : JumpFJ<calltarget, "j", MipsTailCall, imm>, FJ<2>, IsTailCall;
1009 def TAILCALL_R : JumpFR<GPR32Opnd, MipsTailCall>, MTLO_FM<8>, IsTailCall;
1010
1011 def RET : RetBase<GPR32Opnd>, MTLO_FM<8>;
1012
1013 // Exception handling related node and instructions.
1014 // The conversion sequence is:
1015 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1016 // MIPSeh_return -> (stack change + indirect branch)
1017 //
1018 // MIPSeh_return takes the place of regular return instruction
1019 // but takes two arguments (V1, V0) which are used for storing
1020 // the offset and return address respectively.
1021 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1022
1023 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1024                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1025
1026 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1027   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1028                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1029   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1030                                                 GPR64:$dst),
1031                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1032 }
1033
1034 /// Multiply and Divide Instructions.
1035 def MULT  : MMRel, Mult<"mult", IIImult, GPR32Opnd, [HI0, LO0]>,
1036             MULT_FM<0, 0x18>;
1037 def MULTu : MMRel, Mult<"multu", IIImult, GPR32Opnd, [HI0, LO0]>,
1038             MULT_FM<0, 0x19>;
1039 def SDIV  : Div<"div", IIIdiv, GPR32Opnd, [HI0, LO0]>, MULT_FM<0, 0x1a>;
1040 def UDIV  : Div<"divu", IIIdiv, GPR32Opnd, [HI0, LO0]>, MULT_FM<0, 0x1b>;
1041
1042 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>;
1043 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>;
1044 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>;
1045 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>;
1046
1047 /// Sign Ext In Register Instructions.
1048 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd>, SEB_FM<0x10, 0x20>;
1049 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd>, SEB_FM<0x18, 0x20>;
1050
1051 /// Count Leading
1052 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>;
1053 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>;
1054
1055 /// Word Swap Bytes Within Halfwords
1056 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>;
1057
1058 /// No operation.
1059 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1060
1061 // FrameIndexes are legalized when they are operands from load/store
1062 // instructions. The same not happens for stack address copies, so an
1063 // add op with mem ComplexPattern is used and the stack address copy
1064 // can be matched. It's similar to Sparc LEA_ADDRi
1065 def LEA_ADDiu : EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1066
1067 // MADD*/MSUB*
1068 def MADD  : MMRel, MArithR<"madd", 1>, MULT_FM<0x1c, 0>;
1069 def MADDU : MMRel, MArithR<"maddu", 1>, MULT_FM<0x1c, 1>;
1070 def MSUB  : MMRel, MArithR<"msub">, MULT_FM<0x1c, 4>;
1071 def MSUBU : MMRel, MArithR<"msubu">, MULT_FM<0x1c, 5>;
1072
1073 let Predicates = [HasStdEnc, NotDSP] in {
1074 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, IIImult>;
1075 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, IIImult>;
1076 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>;
1077 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>;
1078 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>;
1079 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd>;
1080 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu>;
1081 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub>;
1082 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu>;
1083 }
1084
1085 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, IIIdiv,
1086                                0, 1, 1>;
1087 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, IIIdiv,
1088                                0, 1, 1>;
1089
1090 def RDHWR : ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1091
1092 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1093 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1094
1095 /// Move Control Registers From/To CPU Registers
1096 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>;
1097 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>;
1098 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1099 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1100
1101 //===----------------------------------------------------------------------===//
1102 // Instruction aliases
1103 //===----------------------------------------------------------------------===//
1104 def : InstAlias<"move $dst, $src",
1105                 (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1106       Requires<[NotMips64]>;
1107 def : InstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>;
1108 def : InstAlias<"addu $rs, $rt, $imm",
1109                 (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1110 def : InstAlias<"add $rs, $rt, $imm",
1111                 (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1112 def : InstAlias<"and $rs, $rt, $imm",
1113                 (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1114 def : InstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1115 def : InstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1116 def : InstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1117 def : InstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1118 def : InstAlias<"not $rt, $rs",
1119                 (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1120 def : InstAlias<"neg $rt, $rs",
1121                 (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1122 def : InstAlias<"negu $rt, $rs",
1123                 (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1124 def : InstAlias<"slt $rs, $rt, $imm",
1125                 (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1126 def : InstAlias<"xor $rs, $rt, $imm",
1127                 (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1128 def : InstAlias<"or $rs, $rt, $imm",
1129                 (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1130 def : InstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1131 def : InstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1132 def : InstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1133 def : InstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1134 def : InstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1135 def : InstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1136 def : InstAlias<"bnez $rs,$offset",
1137                 (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1138 def : InstAlias<"beqz $rs,$offset",
1139                 (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1140 def : InstAlias<"syscall", (SYSCALL 0), 1>;
1141
1142 def : InstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1143 def : InstAlias<"break", (BREAK 0, 0), 1>;
1144 def : InstAlias<"ei", (EI ZERO), 1>;
1145 def : InstAlias<"di", (DI ZERO), 1>;
1146
1147 def  : InstAlias<"teq $rs, $rt", (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1148 def  : InstAlias<"tge $rs, $rt", (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1149 def  : InstAlias<"tgeu $rs, $rt", (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1150 def  : InstAlias<"tlt $rs, $rt", (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1151 def  : InstAlias<"tltu $rs, $rt", (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1152 def  : InstAlias<"tne $rs, $rt", (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1153 def : InstAlias<"sub, $rd, $rs, $imm",
1154                 (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1155 def : InstAlias<"subu, $rd, $rs, $imm",
1156                 (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1157
1158 //===----------------------------------------------------------------------===//
1159 // Assembler Pseudo Instructions
1160 //===----------------------------------------------------------------------===//
1161
1162 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1163   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1164                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1165 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1166
1167 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1168   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1169                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1170 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1171
1172 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1173   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1174                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1175 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1176
1177 //===----------------------------------------------------------------------===//
1178 //  Arbitrary patterns that map to one or more instructions
1179 //===----------------------------------------------------------------------===//
1180
1181 // Load/store pattern templates.
1182 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1183   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1184
1185 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1186   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1187
1188 // Small immediates
1189 def : MipsPat<(i32 immSExt16:$in),
1190               (ADDiu ZERO, imm:$in)>;
1191 def : MipsPat<(i32 immZExt16:$in),
1192               (ORi ZERO, imm:$in)>;
1193 def : MipsPat<(i32 immLow16Zero:$in),
1194               (LUi (HI16 imm:$in))>;
1195
1196 // Arbitrary immediates
1197 def : MipsPat<(i32 imm:$imm),
1198           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1199
1200 // Carry MipsPatterns
1201 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1202               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1203 let Predicates = [HasStdEnc, NotDSP] in {
1204   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1205                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1206   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1207                 (ADDiu GPR32:$src, imm:$imm)>;
1208 }
1209
1210 // Call
1211 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1212               (JAL tglobaladdr:$dst)>;
1213 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1214               (JAL texternalsym:$dst)>;
1215 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1216 //              (JALR GPR32:$dst)>;
1217
1218 // Tail call
1219 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1220               (TAILCALL tglobaladdr:$dst)>;
1221 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1222               (TAILCALL texternalsym:$dst)>;
1223 // hi/lo relocs
1224 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1225 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1226 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1227 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1228 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1229 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1230
1231 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1232 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1233 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1234 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1235 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1236 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1237
1238 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1239               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1240 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1241               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1242 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1243               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1244 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1245               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1246 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1247               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1248
1249 // gp_rel relocs
1250 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1251               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1252 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1253               (ADDiu GPR32:$gp, tconstpool:$in)>;
1254
1255 // wrapper_pic
1256 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1257       MipsPat<(MipsWrapper RC:$gp, node:$in),
1258               (ADDiuOp RC:$gp, node:$in)>;
1259
1260 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1261 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1262 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1263 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1264 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1265 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1266
1267 // Mips does not have "not", so we expand our way
1268 def : MipsPat<(not GPR32:$in),
1269               (NOR GPR32Opnd:$in, ZERO)>;
1270
1271 // extended loads
1272 let Predicates = [HasStdEnc] in {
1273   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1274   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1275   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1276 }
1277
1278 // peepholes
1279 let Predicates = [HasStdEnc] in
1280 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1281
1282 // brcond patterns
1283 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1284                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1285                       Instruction SLTiuOp, Register ZEROReg> {
1286 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1287               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1288 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1289               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1290
1291 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1292               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1293 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1294               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1295 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1296               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1297 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1298               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1299 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1300               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1301 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1302               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1303
1304 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1305               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1306 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1307               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1308
1309 def : MipsPat<(brcond RC:$cond, bb:$dst),
1310               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1311 }
1312
1313 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1314
1315 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1316               (BLEZ i32:$lhs, bb:$dst)>;
1317 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1318               (BGEZ i32:$lhs, bb:$dst)>;
1319
1320 // setcc patterns
1321 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1322                      Instruction SLTuOp, Register ZEROReg> {
1323   def : MipsPat<(seteq RC:$lhs, 0),
1324                 (SLTiuOp RC:$lhs, 1)>;
1325   def : MipsPat<(setne RC:$lhs, 0),
1326                 (SLTuOp ZEROReg, RC:$lhs)>;
1327   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1328                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1329   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1330                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1331 }
1332
1333 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1334   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1335                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1336   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1337                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1338 }
1339
1340 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1341   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1342                 (SLTOp RC:$rhs, RC:$lhs)>;
1343   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1344                 (SLTuOp RC:$rhs, RC:$lhs)>;
1345 }
1346
1347 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1348   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1349                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1350   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1351                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1352 }
1353
1354 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1355                         Instruction SLTiuOp> {
1356   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1357                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1358   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1359                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1360 }
1361
1362 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1363 defm : SetlePats<GPR32, SLT, SLTu>;
1364 defm : SetgtPats<GPR32, SLT, SLTu>;
1365 defm : SetgePats<GPR32, SLT, SLTu>;
1366 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1367
1368 // bswap pattern
1369 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1370
1371 // Load halfword/word patterns.
1372 let AddedComplexity = 40 in {
1373   let Predicates = [HasStdEnc] in {
1374     def : LoadRegImmPat<LBu, i32, zextloadi8>;
1375     def : LoadRegImmPat<LH, i32, sextloadi16>;
1376     def : LoadRegImmPat<LW, i32, load>;
1377   }
1378 }
1379
1380 //===----------------------------------------------------------------------===//
1381 // Floating Point Support
1382 //===----------------------------------------------------------------------===//
1383
1384 include "MipsInstrFPU.td"
1385 include "Mips64InstrInfo.td"
1386 include "MipsCondMov.td"
1387
1388 //
1389 // Mips16
1390
1391 include "Mips16InstrFormats.td"
1392 include "Mips16InstrInfo.td"
1393
1394 // DSP
1395 include "MipsDSPInstrFormats.td"
1396 include "MipsDSPInstrInfo.td"
1397
1398 // MSA
1399 include "MipsMSAInstrFormats.td"
1400 include "MipsMSAInstrInfo.td"
1401
1402 // Micromips
1403 include "MicroMipsInstrFormats.td"
1404 include "MicroMipsInstrInfo.td"