lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Mips Register defs --------------------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Bruno Cardoso Lopes and is distributed under the
   6 // University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // Instruction format superclass
  12 //===----------------------------------------------------------------------===//
  13
  14 include "MipsInstrFormats.td"
  15
  16 //===----------------------------------------------------------------------===//
  17 // Mips profiles and nodes
  18 //===----------------------------------------------------------------------===//
  19
  20 // Call
  21 def SDT_MipsJmpLink : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  22 def MipsJmpLink     : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink, [SDNPHasChain,
  23                              SDNPOutFlag]>;
  24
  25 // Hi and Lo nodes are used to handle global addresses. Used on
  26 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  27 // static model. (nothing to do with Mips Registers Hi and Lo)
  28 def MipsHi  : SDNode<"MipsISD::Hi", SDTIntUnaryOp, [SDNPOutFlag]>;
  29 def MipsLo  : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  30
  31 // Return
  32 def SDT_MipsRet : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  33 def MipsRet     : SDNode<"MipsISD::Ret", SDT_MipsRet, [SDNPHasChain,
  34                              SDNPOptInFlag]>;
  35
  36 // These are target-independent nodes, but have target-specific formats.
  37 def SDT_MipsCallSeq : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  38 def callseq_start   : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeq,
  39                              [SDNPHasChain, SDNPOutFlag]>;
  40 def callseq_end     : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeq,
  41                              [SDNPHasChain, SDNPOutFlag]>;
  42
  43 //===----------------------------------------------------------------------===//
  44 // Mips Instruction Predicate Definitions.
  45 //===----------------------------------------------------------------------===//
  46 def IsStatic : Predicate<"TM.getRelocationModel() == Reloc::Static">;
  47
  48 //===----------------------------------------------------------------------===//
  49 // Mips Operand, Complex Patterns and Transformations Definitions.
  50 //===----------------------------------------------------------------------===//
  51
  52 // Instruction operand types
  53 def brtarget    : Operand<OtherVT>;
  54 def calltarget  : Operand<i32>;
  55 def uimm16      : Operand<i32>;
  56 def simm16      : Operand<i32>;
  57 def shamt       : Operand<i32>;
  58 def addrlabel   : Operand<i32>;
  59
  60 // Address operand
  61 def mem : Operand<i32> {
  62   let PrintMethod = "printMemOperand";
  63   let MIOperandInfo = (ops simm16, CPURegs);
  64 }
  65
  66 // Transformation Function - get the lower 16 bits.
  67 def LO16 : SDNodeXForm<imm, [{
  68   return getI32Imm((unsigned)N->getValue() & 0xFFFF);
  69 }]>;
  70
  71 // Transformation Function - get the higher 16 bits.
  72 def HI16 : SDNodeXForm<imm, [{
  73   return getI32Imm((unsigned)N->getValue() >> 16);
  74 }]>;
  75
  76 // Node immediate fits as 16-bit sign extended on target immediate.
  77 // e.g. addi, andi
  78 def immSExt16  : PatLeaf<(imm), [{
  79   if (N->getValueType(0) == MVT::i32)
  80     return (int32_t)N->getValue() == (short)N->getValue();
  81   else
  82     return (int64_t)N->getValue() == (short)N->getValue();
  83 }]>;
  84
  85 // Node immediate fits as 16-bit zero extended on target immediate.
  86 // The LO16 param means that only the lower 16 bits of the node
  87 // immediate are caught.
  88 // e.g. addiu, sltiu
  89 def immZExt16  : PatLeaf<(imm), [{
  90   if (N->getValueType(0) == MVT::i32)
  91     return (uint32_t)N->getValue() == (unsigned short)N->getValue();
  92   else
  93     return (uint64_t)N->getValue() == (unsigned short)N->getValue();
  94 }], LO16>;
  95
  96 // Node immediate fits as 32-bit zero extended on target immediate.
  97 //def immZExt32  : PatLeaf<(imm), [{
  98 //  return (uint64_t)N->getValue() == (uint32_t)N->getValue();
  99 //}], LO16>;
 100
 101 // shamt field must fit in 5 bits.
 102 def immZExt5 : PatLeaf<(imm), [{
 103   return N->getValue() == ((N->getValue()) & 0x1f) ;
 104 }]>;
 105
 106 // Mips Address Mode! SDNode frameindex could possibily be a match
 107 // since load and store instructions from stack used it.
 108 def addr : ComplexPattern<i32, 2, "SelectAddr", [frameindex], []>;
 109
 110 //===----------------------------------------------------------------------===//
 111 // Instructions specific format
 112 //===----------------------------------------------------------------------===//
 113
 114 // Arithmetic 3 register operands
 115 let isCommutable = 1 in
 116 class ArithR<bits<6> op, bits<6> func, string instr_asm, SDNode OpNode,
 117              InstrItinClass itin>:
 118   FR< op,
 119       func,
 120       (outs CPURegs:$dst),
 121       (ins CPURegs:$b, CPURegs:$c),
 122       !strconcat(instr_asm, " $dst, $b, $c"),
 123       [(set CPURegs:$dst, (OpNode CPURegs:$b, CPURegs:$c))], itin>;
 124
 125 let isCommutable = 1 in
 126 class ArithOverflowR<bits<6> op, bits<6> func, string instr_asm>:
 127   FR< op,
 128       func,
 129       (outs CPURegs:$dst),
 130       (ins CPURegs:$b, CPURegs:$c),
 131       !strconcat(instr_asm, " $dst, $b, $c"),
 132       [], IIAlu>;
 133
 134 // Arithmetic 2 register operands
 135 let isCommutable = 1 in
 136 class ArithI<bits<6> op, string instr_asm, SDNode OpNode,
 137              Operand Od, PatLeaf imm_type> :
 138   FI< op,
 139       (outs CPURegs:$dst),
 140       (ins CPURegs:$b, Od:$c),
 141       !strconcat(instr_asm, " $dst, $b, $c"),
 142       [(set CPURegs:$dst, (OpNode CPURegs:$b, imm_type:$c))], IIAlu>;
 143
 144 // Arithmetic Multiply ADD/SUB
 145 let rd=0 in
 146 class MArithR<bits<6> func, string instr_asm> :
 147   FR< 0x1c,
 148       func,
 149       (outs CPURegs:$rs),
 150       (ins CPURegs:$rt),
 151       !strconcat(instr_asm, " $rs, $rt"),
 152       [], IIImul>;
 153
 154 //  Logical
 155 class LogicR<bits<6> func, string instr_asm, SDNode OpNode>:
 156   FR< 0x00,
 157       func,
 158       (outs CPURegs:$dst),
 159       (ins CPURegs:$b, CPURegs:$c),
 160       !strconcat(instr_asm, " $dst, $b, $c"),
 161       [(set CPURegs:$dst, (OpNode CPURegs:$b, CPURegs:$c))], IIAlu>;
 162
 163 class LogicI<bits<6> op, string instr_asm, SDNode OpNode>:
 164   FI< op,
 165       (outs CPURegs:$dst),
 166       (ins CPURegs:$b, uimm16:$c),
 167       !strconcat(instr_asm, " $dst, $b, $c"),
 168       [(set CPURegs:$dst, (OpNode CPURegs:$b, immSExt16:$c))], IIAlu>;
 169
 170 class LogicNOR<bits<6> op, bits<6> func, string instr_asm>:
 171   FR< op,
 172       func,
 173       (outs CPURegs:$dst),
 174       (ins CPURegs:$b, CPURegs:$c),
 175       !strconcat(instr_asm, " $dst, $b, $c"),
 176       [(set CPURegs:$dst, (not (or CPURegs:$b, CPURegs:$c)))], IIAlu>;
 177
 178 // Shifts
 179 let rt = 0 in
 180 class LogicR_shift_imm<bits<6> func, string instr_asm, SDNode OpNode>:
 181   FR< 0x00,
 182       func,
 183       (outs CPURegs:$dst),
 184       (ins CPURegs:$b, shamt:$c),
 185       !strconcat(instr_asm, " $dst, $b, $c"),
 186       [(set CPURegs:$dst, (OpNode CPURegs:$b, immZExt5:$c))], IIAlu>;
 187
 188 class LogicR_shift_reg<bits<6> func, string instr_asm, SDNode OpNode>:
 189   FR< 0x00,
 190       func,
 191       (outs CPURegs:$dst),
 192       (ins CPURegs:$b, CPURegs:$c),
 193       !strconcat(instr_asm, " $dst, $b, $c"),
 194       [(set CPURegs:$dst, (OpNode CPURegs:$b, CPURegs:$c))], IIAlu>;
 195
 196 // Load Upper Imediate
 197 class LoadUpper<bits<6> op, string instr_asm>:
 198   FI< op,
 199       (outs CPURegs:$dst),
 200       (ins uimm16:$imm),
 201       !strconcat(instr_asm, " $dst, $imm"),
 202       [], IIAlu>;
 203
 204 // Memory Load/Store
 205 let isLoad = 1, hasDelaySlot = 1 in
 206 class LoadM<bits<6> op, string instr_asm, PatFrag OpNode>:
 207   FI< op,
 208       (outs CPURegs:$dst),
 209       (ins mem:$addr),
 210       !strconcat(instr_asm, " $dst, $addr"),
 211       [(set CPURegs:$dst, (OpNode addr:$addr))], IILoad>;
 212
 213 let isStore = 1 in
 214 class StoreM<bits<6> op, string instr_asm, PatFrag OpNode>:
 215   FI< op,
 216       (outs),
 217       (ins CPURegs:$dst, mem:$addr),
 218       !strconcat(instr_asm, " $dst, $addr"),
 219       [(OpNode CPURegs:$dst, addr:$addr)], IIStore>;
 220
 221 // Conditional Branch
 222 let isBranch = 1, isTerminator=1, hasDelaySlot = 1 in {
 223 class CBranch<bits<6> op, string instr_asm, PatFrag cond_op>:
 224   FI< op,
 225       (outs),
 226       (ins CPURegs:$a, CPURegs:$b, brtarget:$offset),
 227       !strconcat(instr_asm, " $a, $b, $offset"),
 228       [(brcond (cond_op CPURegs:$a, CPURegs:$b), bb:$offset)],
 229       IIBranch>;
 230
 231
 232 class CBranchZero<bits<6> op, string instr_asm, PatFrag cond_op>:
 233   FI< op,
 234       (outs),
 235       (ins CPURegs:$src, brtarget:$offset),
 236       !strconcat(instr_asm, " $src, $offset"),
 237       [(brcond (cond_op CPURegs:$src, 0), bb:$offset)],
 238       IIBranch>;
 239 }
 240
 241 // SetCC
 242 class SetCC_R<bits<6> op, bits<6> func, string instr_asm,
 243       PatFrag cond_op>:
 244   FR< op,
 245       func,
 246       (outs CPURegs:$dst),
 247       (ins CPURegs:$b, CPURegs:$c),
 248       !strconcat(instr_asm, " $dst, $b, $c"),
 249       [(set CPURegs:$dst, (cond_op CPURegs:$b, CPURegs:$c))],
 250       IIAlu>;
 251
 252 class SetCC_I<bits<6> op, string instr_asm, PatFrag cond_op,
 253       Operand Od, PatLeaf imm_type>:
 254   FI< op,
 255       (outs CPURegs:$dst),
 256       (ins CPURegs:$b, Od:$c),
 257       !strconcat(instr_asm, " $dst, $b, $c"),
 258       [(set CPURegs:$dst, (cond_op CPURegs:$b, imm_type:$c))],
 259       IIAlu>;
 260
 261 // Unconditional branch
 262 let isBranch=1, isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 263 class JumpFJ<bits<6> op, string instr_asm>:
 264   FJ< op,
 265       (outs),
 266       (ins brtarget:$target),
 267       !strconcat(instr_asm, " $target"),
 268       [(br bb:$target)], IIBranch>;
 269
 270 let isBranch=1, isTerminator=1, isBarrier=1, rd=0, hasDelaySlot = 1 in
 271 class JumpFR<bits<6> op, bits<6> func, string instr_asm>:
 272   FR< op,
 273       func,
 274       (outs),
 275       (ins CPURegs:$target),
 276       !strconcat(instr_asm, " $target"),
 277       [], IIBranch>;
 278
 279 // Jump and Link (Call)
 280 let isCall=1, hasDelaySlot=1,
 281   // All calls clobber the non-callee saved registers...
 282   Defs = [AT, V0, V1, A0, A1, A2, A3, T0, T1, T2,
 283           T3, T4, T5, T6, T7, T8, T9, K0, K1] in {
 284   class JumpLink<bits<6> op, string instr_asm>:
 285     FJ< op,
 286         (outs),
 287         (ins calltarget:$target),
 288         !strconcat(instr_asm, " $target"),
 289         [(MipsJmpLink imm:$target)], IIBranch>;
 290
 291   let rd=31 in
 292   class JumpLinkReg<bits<6> op, bits<6> func, string instr_asm>:
 293     FR< op,
 294         func,
 295         (outs),
 296         (ins CPURegs:$rs),
 297         !strconcat(instr_asm, " $rs"),
 298         [(MipsJmpLink CPURegs:$rs)], IIBranch>;
 299
 300   class BranchLink<string instr_asm>:
 301     FI< 0x1,
 302         (outs),
 303         (ins CPURegs:$rs, brtarget:$target),
 304         !strconcat(instr_asm, " $rs, $target"),
 305         [], IIBranch>;
 306 }
 307
 308 // Mul, Div
 309 class MulDiv<bits<6> func, string instr_asm, InstrItinClass itin>:
 310   FR< 0x00,
 311       func,
 312       (outs),
 313       (ins CPURegs:$a, CPURegs:$b),
 314       !strconcat(instr_asm, " $a, $b"),
 315       [], itin>;
 316
 317 // Move from Hi/Lo
 318 class MoveFromTo<bits<6> func, string instr_asm>:
 319   FR< 0x00,
 320       func,
 321       (outs CPURegs:$dst),
 322       (ins),
 323       !strconcat(instr_asm, " $dst"),
 324       [], IIHiLo>;
 325
 326 // Count Leading Ones/Zeros in Word
 327 class CountLeading<bits<6> func, string instr_asm>:
 328   FR< 0x1c,
 329       func,
 330       (outs CPURegs:$dst),
 331       (ins CPURegs:$src),
 332       !strconcat(instr_asm, " $dst, $src"),
 333       [], IIAlu>;
 334
 335 class EffectiveAddress<string instr_asm> :
 336   FI<0x09,
 337      (outs CPURegs:$dst),
 338      (ins mem:$addr),
 339      instr_asm,
 340      [(set CPURegs:$dst, addr:$addr)], IIAlu>;
 341
 342 //===----------------------------------------------------------------------===//
 343 // Pseudo instructions
 344 //===----------------------------------------------------------------------===//
 345
 346 // As stack alignment is always done with addiu, we need a 16-bit immediate
 347 let Defs = [SP], Uses = [SP] in {
 348 def ADJCALLSTACKDOWN : PseudoInstMips<(outs), (ins uimm16:$amt),
 349                                       "!ADJCALLSTACKDOWN $amt",
 350                                       [(callseq_start imm:$amt)]>;
 351 def ADJCALLSTACKUP   : PseudoInstMips<(outs), (ins uimm16:$amt),
 352                                       "!ADJCALLSTACKUP $amt",
 353                                       [(callseq_end imm:$amt)]>;
 354 }
 355
 356 def IMPLICIT_DEF_CPURegs : PseudoInstMips<(outs CPURegs:$dst), (ins),
 357                                           "!IMPLICIT_DEF $dst",
 358                                           [(set CPURegs:$dst, (undef))]>;
 359
 360 // When handling PIC code the assembler needs .cpload and .cprestore
 361 // directives. If the real instructions corresponding these directives
 362 // are used, we have the same behavior, but get also a bunch of warnings
 363 // from the assembler.
 364 def CPLOAD: PseudoInstMips<(outs), (ins CPURegs:$reg),
 365                           ".set noreorder\n\t.cpload $reg\n\t.set reorder\n", []>;
 366 def CPRESTORE: PseudoInstMips<(outs), (ins uimm16:$loc),
 367                               ".cprestore $loc\n", []>;
 368
 369 //===----------------------------------------------------------------------===//
 370 // Instruction definition
 371 //===----------------------------------------------------------------------===//
 372
 373 //===----------------------------------------------------------------------===//
 374 // MipsI Instructions
 375 //===----------------------------------------------------------------------===//
 376
 377 // Arithmetic
 378
 379 // ADDiu just accept 16-bit immediates but we handle this on Pat's.
 380 // immZExt32 is used here so it can match GlobalAddress immediates.
 381 def ADDiu   : ArithI<0x09, "addiu", add, uimm16, immZExt16>;
 382 def ADDi    : ArithI<0x08, "addi",  add, simm16, immSExt16>;
 383 def MUL     : ArithR<0x1c, 0x02, "mul", mul, IIImul>;
 384 def ADDu    : ArithR<0x00, 0x21, "addu", add, IIAlu>;
 385 def SUBu    : ArithR<0x00, 0x23, "subu", sub, IIAlu>;
 386 def ADD     : ArithOverflowR<0x00, 0x20, "add">;
 387 def SUB     : ArithOverflowR<0x00, 0x22, "sub">;
 388
 389 // Logical
 390 def AND     : LogicR<0x24, "and", and>;
 391 def OR      : LogicR<0x25, "or",  or>;
 392 def XOR     : LogicR<0x26, "xor", xor>;
 393 def ANDi    : LogicI<0x0c, "andi", and>;
 394 def ORi     : LogicI<0x0d, "ori",  or>;
 395 def XORi    : LogicI<0x0e, "xori",  xor>;
 396 def NOR     : LogicNOR<0x00, 0x27, "nor">;
 397
 398 // Shifts
 399 def SLL     : LogicR_shift_imm<0x00, "sll", shl>;
 400 def SRL     : LogicR_shift_imm<0x02, "srl", srl>;
 401 def SRA     : LogicR_shift_imm<0x03, "sra", sra>;
 402 def SLLV    : LogicR_shift_reg<0x04, "sllv", shl>;
 403 def SRLV    : LogicR_shift_reg<0x06, "srlv", srl>;
 404 def SRAV    : LogicR_shift_reg<0x07, "srav", sra>;
 405
 406 // Load Upper Immediate
 407 def LUi     : LoadUpper<0x0f, "lui">;
 408
 409 // Load/Store
 410 def LB      : LoadM<0x20, "lb",  sextloadi8>;
 411 def LBu     : LoadM<0x24, "lbu", zextloadi8>;
 412 def LH      : LoadM<0x21, "lh",  sextloadi16>;
 413 def LHu     : LoadM<0x25, "lhu", zextloadi16>;
 414 def LW      : LoadM<0x23, "lw",  load>;
 415 def SB      : StoreM<0x28, "sb", truncstorei8>;
 416 def SH      : StoreM<0x29, "sh", truncstorei16>;
 417 def SW      : StoreM<0x2b, "sw", store>;
 418
 419 // Conditional Branch
 420 def BEQ     : CBranch<0x04, "beq", seteq>;
 421 def BNE     : CBranch<0x05, "bne", setne>;
 422
 423 let rt=1 in
 424 def BGEZ    : CBranchZero<0x01, "bgez", setge>;
 425
 426 let rt=0 in {
 427 def BGTZ    : CBranchZero<0x07, "bgtz", setgt>;
 428 def BLEZ    : CBranchZero<0x07, "blez", setle>;
 429 def BLTZ    : CBranchZero<0x01, "bltz", setlt>;
 430 }
 431
 432 // Set Condition Code
 433 def SLT     : SetCC_R<0x00, 0x2a, "slt", setlt>;
 434 def SLTu    : SetCC_R<0x00, 0x2b, "sltu", setult>;
 435 def SLTi    : SetCC_I<0x0a, "slti", setlt, simm16, immSExt16>;
 436 def SLTiu   : SetCC_I<0x0b, "sltiu", setult, uimm16, immZExt16>;
 437
 438 // Unconditional jump
 439 def J       : JumpFJ<0x02, "j">;
 440 def JR      : JumpFR<0x00, 0x08, "jr">;
 441
 442 // Jump and Link (Call)
 443 def JAL     : JumpLink<0x03, "jal">;
 444 def JALR    : JumpLinkReg<0x00, 0x09, "jalr">;
 445 def BGEZAL  : BranchLink<"bgezal">;
 446 def BLTZAL  : BranchLink<"bltzal">;
 447
 448 // MulDiv and Move From Hi/Lo operations, have
 449 // their correpondent SDNodes created on ISelDAG.
 450 // Special Mul, Div operations
 451 def MULT    : MulDiv<0x18, "mult", IIImul>;
 452 def MULTu   : MulDiv<0x19, "multu", IIImul>;
 453 def DIV     : MulDiv<0x1a, "div", IIIdiv>;
 454 def DIVu    : MulDiv<0x1b, "divu", IIIdiv>;
 455
 456 // Move From Hi/Lo
 457 def MFHI    : MoveFromTo<0x10, "mfhi">;
 458 def MFLO    : MoveFromTo<0x12, "mflo">;
 459 def MTHI    : MoveFromTo<0x11, "mthi">;
 460 def MTLO    : MoveFromTo<0x13, "mtlo">;
 461
 462 // Count Leading
 463 // CLO/CLZ are part of the newer MIPS32(tm) instruction
 464 // set and not older Mips I keep this for future use
 465 // though.
 466 //def CLO     : CountLeading<0x21, "clo">;
 467 //def CLZ     : CountLeading<0x20, "clz">;
 468
 469 // MADD*/MSUB* are not part of MipsI either.
 470 //def MADD    : MArithR<0x00, "madd">;
 471 //def MADDU   : MArithR<0x01, "maddu">;
 472 //def MSUB    : MArithR<0x04, "msub">;
 473 //def MSUBU   : MArithR<0x05, "msubu">;
 474
 475 // No operation
 476 let addr=0 in
 477 def NOP     : FJ<0, (outs), (ins), "nop", [], IIAlu>;
 478
 479 // Ret instruction - as mips does not have "ret" a
 480 // jr $ra must be generated.
 481 let isReturn=1, isTerminator=1, hasDelaySlot=1,
 482     isBarrier=1, hasCtrlDep=1, rs=0, rt=0, shamt=0 in
 483 {
 484   def RET : FR <0x00, 0x02, (outs), (ins CPURegs:$target),
 485                 "jr $target", [(MipsRet CPURegs:$target)], IIBranch>;
 486 }
 487
 488 // FrameIndexes are legalized when they are operands from load/store
 489 // instructions. The same not happens for stack address copies, so an
 490 // add op with mem ComplexPattern is used and the stack address copy
 491 // can be matched. It's similar to Sparc LEA_ADDRi
 492 def LEA_ADDiu : EffectiveAddress<"addiu $dst, ${addr:stackloc}">;
 493
 494 //===----------------------------------------------------------------------===//
 495 //  Arbitrary patterns that map to one or more instructions
 496 //===----------------------------------------------------------------------===//
 497
 498 // Small immediates
 499 def : Pat<(i32 immSExt16:$in),
 500           (ADDiu ZERO, imm:$in)>;
 501 def : Pat<(i32 immZExt16:$in),
 502           (ORi ZERO, imm:$in)>;
 503
 504 // Arbitrary immediates
 505 def : Pat<(i32 imm:$imm),
 506           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
 507
 508 // Call
 509 def : Pat<(MipsJmpLink (i32 tglobaladdr:$dst)),
 510           (JAL tglobaladdr:$dst)>;
 511 def : Pat<(MipsJmpLink (i32 texternalsym:$dst)),
 512           (JAL texternalsym:$dst)>;
 513 def : Pat<(MipsJmpLink CPURegs:$dst),
 514           (JALR CPURegs:$dst)>;
 515
 516 // GlobalAddress, Constant Pool, ExternalSymbol, and JumpTable
 517 def : Pat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
 518 def : Pat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
 519 def : Pat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
 520           (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
 521
 522 // Mips does not have not, so we increase the operation
 523 def : Pat<(not CPURegs:$in),
 524           (NOR CPURegs:$in, ZERO)>;
 525
 526 // extended load and stores
 527 def : Pat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
 528 def : Pat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
 529 def : Pat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
 530 def : Pat<(truncstorei1 CPURegs:$src, addr:$addr),
 531            (SB CPURegs:$src, addr:$addr)>;
 532
 533 // some peepholes
 534 def : Pat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
 535
 536 ///
 537 /// brcond patterns
 538 ///
 539
 540 // direct match equal/notequal zero branches
 541 def : Pat<(brcond (setne CPURegs:$lhs, 0), bb:$dst),
 542           (BNE CPURegs:$lhs, ZERO, bb:$dst)>;
 543 def : Pat<(brcond (seteq CPURegs:$lhs, 0), bb:$dst),
 544           (BEQ CPURegs:$lhs, ZERO, bb:$dst)>;
 545
 546 def : Pat<(brcond (setge CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 547           (BGEZ (SUB CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 548 def : Pat<(brcond (setuge CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 549           (BGEZ (SUBu CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 550
 551 def : Pat<(brcond (setgt CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 552           (BGTZ (SUB CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 553 def : Pat<(brcond (setugt CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 554           (BGTZ (SUBu CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 555
 556 def : Pat<(brcond (setle CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 557           (BLEZ (SUB CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 558 def : Pat<(brcond (setule CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 559           (BLEZ (SUBu CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 560
 561 def : Pat<(brcond (setlt CPURegs:$lhs, immSExt16:$rhs), bb:$dst),
 562           (BNE (SLTi CPURegs:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
 563 def : Pat<(brcond (setult CPURegs:$lhs, immZExt16:$rhs), bb:$dst),
 564           (BNE (SLTiu CPURegs:$lhs, immZExt16:$rhs), ZERO, bb:$dst)>;
 565 def : Pat<(brcond (setlt CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 566           (BNE (SLT CPURegs:$lhs, CPURegs:$rhs), ZERO, bb:$dst)>;
 567 def : Pat<(brcond (setult CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 568           (BNE (SLTu CPURegs:$lhs, CPURegs:$rhs), ZERO, bb:$dst)>;
 569
 570 def : Pat<(brcond (setlt CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 571           (BLTZ (SUB CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 572 def : Pat<(brcond (setult CPURegs:$lhs, CPURegs:$rhs), bb:$dst),
 573           (BLTZ (SUBu CPURegs:$lhs, CPURegs:$rhs), bb:$dst)>;
 574
 575 // generic brcond pattern
 576 def : Pat<(brcond CPURegs:$cond, bb:$dst),
 577           (BNE CPURegs:$cond, ZERO, bb:$dst)>;
 578
 579 ///
 580 /// setcc patterns, only matched when there
 581 /// is no brcond following a setcc operation
 582 ///
 583
 584 // setcc 2 register operands
 585 def : Pat<(setle CPURegs:$lhs, CPURegs:$rhs),
 586           (XORi (SLT CPURegs:$rhs, CPURegs:$lhs), 1)>;
 587 def : Pat<(setule CPURegs:$lhs, CPURegs:$rhs),
 588           (XORi (SLTu CPURegs:$rhs, CPURegs:$lhs), 1)>;
 589
 590 def : Pat<(setgt CPURegs:$lhs, CPURegs:$rhs),
 591           (SLT CPURegs:$rhs, CPURegs:$lhs)>;
 592 def : Pat<(setugt CPURegs:$lhs, CPURegs:$rhs),
 593           (SLTu CPURegs:$rhs, CPURegs:$lhs)>;
 594
 595 def : Pat<(setge CPURegs:$lhs, CPURegs:$rhs),
 596           (XORi (SLT CPURegs:$lhs, CPURegs:$rhs), 1)>;
 597 def : Pat<(setuge CPURegs:$lhs, CPURegs:$rhs),
 598           (XORi (SLTu CPURegs:$lhs, CPURegs:$rhs), 1)>;
 599
 600 def : Pat<(setne CPURegs:$lhs, CPURegs:$rhs),
 601           (OR (SLT CPURegs:$lhs, CPURegs:$rhs),
 602               (SLT CPURegs:$rhs, CPURegs:$lhs))>;
 603
 604 def : Pat<(seteq CPURegs:$lhs, CPURegs:$rhs),
 605           (XORi (OR (SLT CPURegs:$lhs, CPURegs:$rhs),
 606                     (SLT CPURegs:$rhs, CPURegs:$lhs)), 1)>;
 607
 608 // setcc reg/imm operands
 609 def : Pat<(setge CPURegs:$lhs, immSExt16:$rhs),
 610           (XORi (SLTi CPURegs:$lhs, immSExt16:$rhs), 1)>;
 611 def : Pat<(setuge CPURegs:$lhs, immZExt16:$rhs),
 612           (XORi (SLTiu CPURegs:$lhs, immZExt16:$rhs), 1)>;