lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MipsMAddMSub     : SDTypeProfile<0, 4,
  27                                          [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>,
  28                                           SDTCisSameAs<1, 2>,
  29                                           SDTCisSameAs<2, 3>]>;
  30 def SDT_MipsDivRem       : SDTypeProfile<0, 2,
  31                                          [SDTCisInt<0>,
  32                                           SDTCisSameAs<0, 1>]>;
  33
  34 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  35
  36 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  37
  38 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  39                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  40 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  42                                    SDTCisSameAs<0, 4>]>;
  43
  44 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  45                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  46                                     SDTCisSameAs<0, 2>]>;
  47
  48 // Call
  49 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  50                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  51                           SDNPVariadic]>;
  52
  53 // Tail call
  54 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  55                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  56
  57 // Hi and Lo nodes are used to handle global addresses. Used on
  58 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  59 // static model. (nothing to do with Mips Registers Hi and Lo)
  60 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  61 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  62 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  63
  64 // TlsGd node is used to handle General Dynamic TLS
  65 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  66
  67 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  68 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  69 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  70
  71 // Thread pointer
  72 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  73
  74 // Return
  75 def MipsRet : SDNode<"MipsISD::Ret", SDTNone, [SDNPHasChain, SDNPOptInGlue]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  79                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  81                            [SDNPHasChain, SDNPSideEffect,
  82                             SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 // MAdd*/MSub* nodes
  85 def MipsMAdd      : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub,
  86                            [SDNPOptInGlue, SDNPOutGlue]>;
  87 def MipsMAddu     : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub,
  88                            [SDNPOptInGlue, SDNPOutGlue]>;
  89 def MipsMSub      : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub,
  90                            [SDNPOptInGlue, SDNPOutGlue]>;
  91 def MipsMSubu     : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub,
  92                            [SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 // DivRem(u) nodes
  95 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsDivRem,
  96                            [SDNPOutGlue]>;
  97 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsDivRem,
  98                            [SDNPOutGlue]>;
  99
 100 // Target constant nodes that are not part of any isel patterns and remain
 101 // unchanged can cause instructions with illegal operands to be emitted.
 102 // Wrapper node patterns give the instruction selector a chance to replace
 103 // target constant nodes that would otherwise remain unchanged with ADDiu
 104 // nodes. Without these wrapper node patterns, the following conditional move
 105 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 106 // compiled:
 107 //  movn  %got(d)($gp), %got(c)($gp), $4
 108 // This instruction is illegal since movn can take only register operands.
 109
 110 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 111
 112 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 113
 114 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 115 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 116
 117 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 118                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 119 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 120                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 121 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 122                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 123 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 124                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 125 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 126                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 127 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 128                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 129 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 130                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 131 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 132                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 133
 134 //===----------------------------------------------------------------------===//
 135 // Mips Instruction Predicate Definitions.
 136 //===----------------------------------------------------------------------===//
 137 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 138                       AssemblerPredicate<"FeatureSEInReg">;
 139 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 140                       AssemblerPredicate<"FeatureBitCount">;
 141 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 142                       AssemblerPredicate<"FeatureSwap">;
 143 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 144                       AssemblerPredicate<"FeatureCondMov">;
 145 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 146                       AssemblerPredicate<"FeatureFPIdx">;
 147 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 148                       AssemblerPredicate<"FeatureMips32">;
 149 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 150                       AssemblerPredicate<"FeatureMips32r2">;
 151 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 152                       AssemblerPredicate<"FeatureMips64">;
 153 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 154                       AssemblerPredicate<"!FeatureMips64">;
 155 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 156                       AssemblerPredicate<"FeatureMips64r2">;
 157 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 158                       AssemblerPredicate<"FeatureN64">;
 159 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 160                       AssemblerPredicate<"!FeatureN64">;
 161 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 162                       AssemblerPredicate<"FeatureMips16">;
 163 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 164                       AssemblerPredicate<"FeatureMips32">;
 165 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 168                       AssemblerPredicate<"FeatureMips32">;
 169 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 170                       AssemblerPredicate<"!FeatureMips16">;
 171
 172 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 173   let Predicates = [HasStdEnc];
 174 }
 175
 176 class IsCommutable {
 177   bit isCommutable = 1;
 178 }
 179
 180 class IsBranch {
 181   bit isBranch = 1;
 182 }
 183
 184 class IsReturn {
 185   bit isReturn = 1;
 186 }
 187
 188 class IsCall {
 189   bit isCall = 1;
 190 }
 191
 192 class IsTailCall {
 193   bit isCall = 1;
 194   bit isTerminator = 1;
 195   bit isReturn = 1;
 196   bit isBarrier = 1;
 197   bit hasExtraSrcRegAllocReq = 1;
 198   bit isCodeGenOnly = 1;
 199 }
 200
 201 class IsAsCheapAsAMove {
 202   bit isAsCheapAsAMove = 1;
 203 }
 204
 205 class NeverHasSideEffects {
 206   bit neverHasSideEffects = 1;
 207 }
 208
 209 //===----------------------------------------------------------------------===//
 210 // Instruction format superclass
 211 //===----------------------------------------------------------------------===//
 212
 213 include "MipsInstrFormats.td"
 214
 215 //===----------------------------------------------------------------------===//
 216 // Mips Operand, Complex Patterns and Transformations Definitions.
 217 //===----------------------------------------------------------------------===//
 218
 219 // Instruction operand types
 220 def jmptarget   : Operand<OtherVT> {
 221   let EncoderMethod = "getJumpTargetOpValue";
 222 }
 223 def brtarget    : Operand<OtherVT> {
 224   let EncoderMethod = "getBranchTargetOpValue";
 225   let OperandType = "OPERAND_PCREL";
 226   let DecoderMethod = "DecodeBranchTarget";
 227 }
 228 def calltarget  : Operand<iPTR> {
 229   let EncoderMethod = "getJumpTargetOpValue";
 230 }
 231 def calltarget64: Operand<i64>;
 232 def simm16      : Operand<i32> {
 233   let DecoderMethod= "DecodeSimm16";
 234 }
 235 def simm16_64   : Operand<i64>;
 236 def shamt       : Operand<i32>;
 237
 238 // Unsigned Operand
 239 def uimm16      : Operand<i32> {
 240   let PrintMethod = "printUnsignedImm";
 241 }
 242
 243 def MipsMemAsmOperand : AsmOperandClass {
 244   let Name = "Mem";
 245   let ParserMethod = "parseMemOperand";
 246 }
 247
 248 // Address operand
 249 def mem : Operand<i32> {
 250   let PrintMethod = "printMemOperand";
 251   let MIOperandInfo = (ops CPURegs, simm16);
 252   let EncoderMethod = "getMemEncoding";
 253   let ParserMatchClass = MipsMemAsmOperand;
 254 }
 255
 256 def mem64 : Operand<i64> {
 257   let PrintMethod = "printMemOperand";
 258   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 259   let EncoderMethod = "getMemEncoding";
 260   let ParserMatchClass = MipsMemAsmOperand;
 261 }
 262
 263 def mem_ea : Operand<i32> {
 264   let PrintMethod = "printMemOperandEA";
 265   let MIOperandInfo = (ops CPURegs, simm16);
 266   let EncoderMethod = "getMemEncoding";
 267 }
 268
 269 def mem_ea_64 : Operand<i64> {
 270   let PrintMethod = "printMemOperandEA";
 271   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 272   let EncoderMethod = "getMemEncoding";
 273 }
 274
 275 // size operand of ext instruction
 276 def size_ext : Operand<i32> {
 277   let EncoderMethod = "getSizeExtEncoding";
 278   let DecoderMethod = "DecodeExtSize";
 279 }
 280
 281 // size operand of ins instruction
 282 def size_ins : Operand<i32> {
 283   let EncoderMethod = "getSizeInsEncoding";
 284   let DecoderMethod = "DecodeInsSize";
 285 }
 286
 287 // Transformation Function - get the lower 16 bits.
 288 def LO16 : SDNodeXForm<imm, [{
 289   return getImm(N, N->getZExtValue() & 0xFFFF);
 290 }]>;
 291
 292 // Transformation Function - get the higher 16 bits.
 293 def HI16 : SDNodeXForm<imm, [{
 294   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 295 }]>;
 296
 297 // Node immediate fits as 16-bit sign extended on target immediate.
 298 // e.g. addi, andi
 299 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 300
 301 // Node immediate fits as 16-bit zero extended on target immediate.
 302 // The LO16 param means that only the lower 16 bits of the node
 303 // immediate are caught.
 304 // e.g. addiu, sltiu
 305 def immZExt16  : PatLeaf<(imm), [{
 306   if (N->getValueType(0) == MVT::i32)
 307     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 308   else
 309     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 310 }], LO16>;
 311
 312 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 313 def immLow16Zero : PatLeaf<(imm), [{
 314   int64_t Val = N->getSExtValue();
 315   return isInt<32>(Val) && !(Val & 0xffff);
 316 }]>;
 317
 318 // shamt field must fit in 5 bits.
 319 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 320
 321 // Mips Address Mode! SDNode frameindex could possibily be a match
 322 // since load and store instructions from stack used it.
 323 def addr :
 324   ComplexPattern<iPTR, 2, "SelectAddr", [frameindex], [SDNPWantParent]>;
 325
 326 //===----------------------------------------------------------------------===//
 327 // Instructions specific format
 328 //===----------------------------------------------------------------------===//
 329
 330 /// Move Control Registers From/To CPU Registers
 331 def MFC0_3OP  : MFC3OP<0x10, 0, (outs CPURegs:$rt),
 332                        (ins CPURegs:$rd, uimm16:$sel),"mfc0\t$rt, $rd, $sel">;
 333 def : InstAlias<"mfc0 $rt, $rd", (MFC0_3OP CPURegs:$rt, CPURegs:$rd, 0)>;
 334
 335 def MTC0_3OP  : MFC3OP<0x10, 4, (outs CPURegs:$rd, uimm16:$sel),
 336                        (ins CPURegs:$rt),"mtc0\t$rt, $rd, $sel">;
 337 def : InstAlias<"mtc0 $rt, $rd", (MTC0_3OP CPURegs:$rd, 0, CPURegs:$rt)>;
 338
 339 def MFC2_3OP  : MFC3OP<0x12, 0, (outs CPURegs:$rt),
 340                        (ins CPURegs:$rd, uimm16:$sel),"mfc2\t$rt, $rd, $sel">;
 341 def : InstAlias<"mfc2 $rt, $rd", (MFC2_3OP CPURegs:$rt, CPURegs:$rd, 0)>;
 342
 343 def MTC2_3OP  : MFC3OP<0x12, 4, (outs CPURegs:$rd, uimm16:$sel),
 344                        (ins CPURegs:$rt),"mtc2\t$rt, $rd, $sel">;
 345 def : InstAlias<"mtc2 $rt, $rd", (MTC2_3OP CPURegs:$rd, 0, CPURegs:$rt)>;
 346
 347 // Arithmetic and logical instructions with 3 register operands.
 348 class ArithLogicR<string opstr, RegisterClass RC, bit isComm = 0,
 349                   InstrItinClass Itin = NoItinerary,
 350                   SDPatternOperator OpNode = null_frag>:
 351   InstSE<(outs RC:$rd), (ins RC:$rs, RC:$rt),
 352          !strconcat(opstr, "\t$rd, $rs, $rt"),
 353          [(set RC:$rd, (OpNode RC:$rs, RC:$rt))], Itin, FrmR> {
 354   let isCommutable = isComm;
 355   let isReMaterializable = 1;
 356 }
 357
 358 // Arithmetic and logical instructions with 2 register operands.
 359 class ArithLogicI<string opstr, Operand Od, RegisterClass RC,
 360                   SDPatternOperator imm_type = null_frag,
 361                   SDPatternOperator OpNode = null_frag> :
 362   InstSE<(outs RC:$rt), (ins RC:$rs, Od:$imm16),
 363          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 364          [(set RC:$rt, (OpNode RC:$rs, imm_type:$imm16))], IIAlu, FrmI> {
 365   let isReMaterializable = 1;
 366 }
 367
 368 // Arithmetic Multiply ADD/SUB
 369 let rd = 0, shamt = 0, Defs = [HI, LO], Uses = [HI, LO] in
 370 class MArithR<bits<6> func, string instr_asm, SDNode op, bit isComm = 0> :
 371   FR<0x1c, func, (outs), (ins CPURegs:$rs, CPURegs:$rt),
 372      !strconcat(instr_asm, "\t$rs, $rt"),
 373      [(op CPURegs:$rs, CPURegs:$rt, LO, HI)], IIImul> {
 374   let rd = 0;
 375   let shamt = 0;
 376   let isCommutable = isComm;
 377 }
 378
 379 //  Logical
 380 class LogicNOR<bits<6> op, bits<6> func, string instr_asm, RegisterClass RC>:
 381   FR<op, func, (outs RC:$rd), (ins RC:$rs, RC:$rt),
 382      !strconcat(instr_asm, "\t$rd, $rs, $rt"),
 383      [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu> {
 384   let shamt = 0;
 385   let isCommutable = 1;
 386 }
 387
 388 // Shifts
 389 class shift_rotate_imm<string opstr, PatFrag PF, Operand ImmOpnd,
 390                        RegisterClass RC, SDPatternOperator OpNode> :
 391   InstSE<(outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
 392          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 393          [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu, FrmR>;
 394
 395 // 32-bit shift instructions.
 396 class shift_rotate_imm32<string opstr, SDPatternOperator OpNode = null_frag> :
 397   shift_rotate_imm<opstr, immZExt5, shamt, CPURegs, OpNode>;
 398
 399 class shift_rotate_reg<string opstr, SDNode OpNode, RegisterClass RC>:
 400   InstSE<(outs RC:$rd), (ins CPURegs:$rs, RC:$rt),
 401          !strconcat(opstr, "\t$rd, $rt, $rs"),
 402          [(set RC:$rd, (OpNode RC:$rt, CPURegs:$rs))], IIAlu, FrmR>;
 403
 404 // Load Upper Imediate
 405 class LoadUpper<bits<6> op, string instr_asm, RegisterClass RC, Operand Imm>:
 406   FI<op, (outs RC:$rt), (ins Imm:$imm16),
 407      !strconcat(instr_asm, "\t$rt, $imm16"), [], IIAlu>, IsAsCheapAsAMove {
 408   let rs = 0;
 409   let neverHasSideEffects = 1;
 410   let isReMaterializable = 1;
 411 }
 412
 413 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
 414           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
 415   bits<21> addr;
 416   let Inst{25-21} = addr{20-16};
 417   let Inst{15-0}  = addr{15-0};
 418   let DecoderMethod = "DecodeMem";
 419 }
 420
 421 // Memory Load/Store
 422 let canFoldAsLoad = 1 in
 423 class LoadM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 424             Operand MemOpnd, bit Pseudo>:
 425   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr),
 426      !strconcat(instr_asm, "\t$rt, $addr"),
 427      [(set RC:$rt, (OpNode addr:$addr))], IILoad> {
 428   let isPseudo = Pseudo;
 429 }
 430
 431 class StoreM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 432              Operand MemOpnd, bit Pseudo>:
 433   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 434      !strconcat(instr_asm, "\t$rt, $addr"),
 435      [(OpNode RC:$rt, addr:$addr)], IIStore> {
 436   let isPseudo = Pseudo;
 437 }
 438
 439 // 32-bit load.
 440 multiclass LoadM32<bits<6> op, string instr_asm, PatFrag OpNode,
 441                    bit Pseudo = 0> {
 442   def #NAME# : LoadM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 443                Requires<[NotN64, HasStdEnc]>;
 444   def _P8    : LoadM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 445                Requires<[IsN64, HasStdEnc]> {
 446     let DecoderNamespace = "Mips64";
 447     let isCodeGenOnly = 1;
 448   }
 449 }
 450
 451 // 64-bit load.
 452 multiclass LoadM64<bits<6> op, string instr_asm, PatFrag OpNode,
 453                    bit Pseudo = 0> {
 454   def #NAME# : LoadM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 455                Requires<[NotN64, HasStdEnc]>;
 456   def _P8    : LoadM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 457                Requires<[IsN64, HasStdEnc]> {
 458     let DecoderNamespace = "Mips64";
 459     let isCodeGenOnly = 1;
 460   }
 461 }
 462
 463 // 32-bit store.
 464 multiclass StoreM32<bits<6> op, string instr_asm, PatFrag OpNode,
 465                     bit Pseudo = 0> {
 466   def #NAME# : StoreM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 467                Requires<[NotN64, HasStdEnc]>;
 468   def _P8    : StoreM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 469                Requires<[IsN64, HasStdEnc]> {
 470     let DecoderNamespace = "Mips64";
 471     let isCodeGenOnly = 1;
 472   }
 473 }
 474
 475 // 64-bit store.
 476 multiclass StoreM64<bits<6> op, string instr_asm, PatFrag OpNode,
 477                     bit Pseudo = 0> {
 478   def #NAME# : StoreM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 479                Requires<[NotN64, HasStdEnc]>;
 480   def _P8    : StoreM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 481                Requires<[IsN64, HasStdEnc]> {
 482     let DecoderNamespace = "Mips64";
 483     let isCodeGenOnly = 1;
 484   }
 485 }
 486
 487 // Load/Store Left/Right
 488 let canFoldAsLoad = 1 in
 489 class LoadLeftRight<bits<6> op, string instr_asm, SDNode OpNode,
 490                     RegisterClass RC, Operand MemOpnd> :
 491   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr, RC:$src),
 492        !strconcat(instr_asm, "\t$rt, $addr"),
 493        [(set RC:$rt, (OpNode addr:$addr, RC:$src))], IILoad> {
 494   string Constraints = "$src = $rt";
 495 }
 496
 497 class StoreLeftRight<bits<6> op, string instr_asm, SDNode OpNode,
 498                      RegisterClass RC, Operand MemOpnd>:
 499   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 500        !strconcat(instr_asm, "\t$rt, $addr"), [(OpNode RC:$rt, addr:$addr)],
 501        IIStore>;
 502
 503 // 32-bit load left/right.
 504 multiclass LoadLeftRightM32<bits<6> op, string instr_asm, SDNode OpNode> {
 505   def #NAME# : LoadLeftRight<op, instr_asm, OpNode, CPURegs, mem>,
 506                Requires<[NotN64, HasStdEnc]>;
 507   def _P8    : LoadLeftRight<op, instr_asm, OpNode, CPURegs, mem64>,
 508                Requires<[IsN64, HasStdEnc]> {
 509     let DecoderNamespace = "Mips64";
 510     let isCodeGenOnly = 1;
 511   }
 512 }
 513
 514 // 64-bit load left/right.
 515 multiclass LoadLeftRightM64<bits<6> op, string instr_asm, SDNode OpNode> {
 516   def #NAME# : LoadLeftRight<op, instr_asm, OpNode, CPU64Regs, mem>,
 517                Requires<[NotN64, HasStdEnc]>;
 518   def _P8    : LoadLeftRight<op, instr_asm, OpNode, CPU64Regs, mem64>,
 519                Requires<[IsN64, HasStdEnc]> {
 520     let DecoderNamespace = "Mips64";
 521     let isCodeGenOnly = 1;
 522   }
 523 }
 524
 525 // 32-bit store left/right.
 526 multiclass StoreLeftRightM32<bits<6> op, string instr_asm, SDNode OpNode> {
 527   def #NAME# : StoreLeftRight<op, instr_asm, OpNode, CPURegs, mem>,
 528                Requires<[NotN64, HasStdEnc]>;
 529   def _P8    : StoreLeftRight<op, instr_asm, OpNode, CPURegs, mem64>,
 530                Requires<[IsN64, HasStdEnc]> {
 531     let DecoderNamespace = "Mips64";
 532     let isCodeGenOnly = 1;
 533   }
 534 }
 535
 536 // 64-bit store left/right.
 537 multiclass StoreLeftRightM64<bits<6> op, string instr_asm, SDNode OpNode> {
 538   def #NAME# : StoreLeftRight<op, instr_asm, OpNode, CPU64Regs, mem>,
 539                Requires<[NotN64, HasStdEnc]>;
 540   def _P8    : StoreLeftRight<op, instr_asm, OpNode, CPU64Regs, mem64>,
 541                Requires<[IsN64, HasStdEnc]> {
 542     let DecoderNamespace = "Mips64";
 543     let isCodeGenOnly = 1;
 544   }
 545 }
 546
 547 // Conditional Branch
 548 class CBranch<string opstr, PatFrag cond_op, RegisterClass RC> :
 549   InstSE<(outs), (ins RC:$rs, RC:$rt, brtarget:$offset),
 550          !strconcat(opstr, "\t$rs, $rt, $offset"),
 551          [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$offset)], IIBranch,
 552          FrmI> {
 553   let isBranch = 1;
 554   let isTerminator = 1;
 555   let hasDelaySlot = 1;
 556   let Defs = [AT];
 557 }
 558
 559 class CBranchZero<string opstr, PatFrag cond_op, RegisterClass RC> :
 560   InstSE<(outs), (ins RC:$rs, brtarget:$offset),
 561          !strconcat(opstr, "\t$rs, $offset"),
 562          [(brcond (i32 (cond_op RC:$rs, 0)), bb:$offset)], IIBranch, FrmI> {
 563   let isBranch = 1;
 564   let isTerminator = 1;
 565   let hasDelaySlot = 1;
 566   let Defs = [AT];
 567 }
 568
 569 // SetCC
 570 class SetCC_R<string opstr, PatFrag cond_op, RegisterClass RC> :
 571   InstSE<(outs CPURegs:$rd), (ins RC:$rs, RC:$rt),
 572          !strconcat(opstr, "\t$rd, $rs, $rt"),
 573          [(set CPURegs:$rd, (cond_op RC:$rs, RC:$rt))], IIAlu, FrmR>;
 574
 575 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 576               RegisterClass RC>:
 577   InstSE<(outs CPURegs:$rt), (ins RC:$rs, Od:$imm16),
 578          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 579          [(set CPURegs:$rt, (cond_op RC:$rs, imm_type:$imm16))], IIAlu, FrmI>;
 580
 581 // Jump
 582 class JumpFJ<bits<6> op, DAGOperand opnd, string instr_asm,
 583              SDPatternOperator operator, SDPatternOperator targetoperator>:
 584   FJ<op, (outs), (ins opnd:$target), !strconcat(instr_asm, "\t$target"),
 585      [(operator targetoperator:$target)], IIBranch> {
 586   let isTerminator=1;
 587   let isBarrier=1;
 588   let hasDelaySlot = 1;
 589   let DecoderMethod = "DecodeJumpTarget";
 590   let Defs = [AT];
 591 }
 592
 593 // Unconditional branch
 594 class UncondBranch<string opstr> :
 595   InstSE<(outs), (ins brtarget:$offset), !strconcat(opstr, "\t$offset"),
 596          [(br bb:$offset)], IIBranch, FrmI> {
 597   let isBranch = 1;
 598   let isTerminator = 1;
 599   let isBarrier = 1;
 600   let hasDelaySlot = 1;
 601   let Predicates = [RelocPIC, HasStdEnc];
 602   let Defs = [AT];
 603 }
 604
 605 // Base class for indirect branch and return instruction classes.
 606 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 607 class JumpFR<RegisterClass RC, SDPatternOperator operator = null_frag>:
 608   FR<0, 0x8, (outs), (ins RC:$rs), "jr\t$rs", [(operator RC:$rs)], IIBranch> {
 609   let rt = 0;
 610   let rd = 0;
 611   let shamt = 0;
 612 }
 613
 614 // Indirect branch
 615 class IndirectBranch<RegisterClass RC>: JumpFR<RC, brind> {
 616   let isBranch = 1;
 617   let isIndirectBranch = 1;
 618 }
 619
 620 // Return instruction
 621 class RetBase<RegisterClass RC>: JumpFR<RC> {
 622   let isReturn = 1;
 623   let isCodeGenOnly = 1;
 624   let hasCtrlDep = 1;
 625   let hasExtraSrcRegAllocReq = 1;
 626 }
 627
 628 // Jump and Link (Call)
 629 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 630   class JumpLink<bits<6> op, string instr_asm>:
 631     FJ<op, (outs), (ins calltarget:$target),
 632        !strconcat(instr_asm, "\t$target"), [(MipsJmpLink imm:$target)],
 633        IIBranch> {
 634        let DecoderMethod = "DecodeJumpTarget";
 635        }
 636
 637   class JumpLinkReg<bits<6> op, bits<6> func, string instr_asm,
 638                     RegisterClass RC>:
 639     FR<op, func, (outs), (ins RC:$rs),
 640        !strconcat(instr_asm, "\t$rs"), [(MipsJmpLink RC:$rs)], IIBranch> {
 641     let rt = 0;
 642     let rd = 31;
 643     let shamt = 0;
 644   }
 645
 646   class BranchLink<string instr_asm, bits<5> _rt, RegisterClass RC>:
 647     FI<0x1, (outs), (ins RC:$rs, brtarget:$imm16),
 648        !strconcat(instr_asm, "\t$rs, $imm16"), [], IIBranch> {
 649     let rt = _rt;
 650   }
 651 }
 652
 653 // Mul, Div
 654 class Mult<bits<6> func, string instr_asm, InstrItinClass itin,
 655            RegisterClass RC, list<Register> DefRegs>:
 656   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 657      !strconcat(instr_asm, "\t$rs, $rt"), [], itin> {
 658   let rd = 0;
 659   let shamt = 0;
 660   let isCommutable = 1;
 661   let Defs = DefRegs;
 662   let neverHasSideEffects = 1;
 663 }
 664
 665 class Mult32<bits<6> func, string instr_asm, InstrItinClass itin>:
 666   Mult<func, instr_asm, itin, CPURegs, [HI, LO]>;
 667
 668 class Div<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin,
 669           RegisterClass RC, list<Register> DefRegs>:
 670   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 671      !strconcat(instr_asm, "\t$$zero, $rs, $rt"),
 672      [(op RC:$rs, RC:$rt)], itin> {
 673   let rd = 0;
 674   let shamt = 0;
 675   let Defs = DefRegs;
 676 }
 677
 678 class Div32<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
 679   Div<op, func, instr_asm, itin, CPURegs, [HI, LO]>;
 680
 681 // Move from Hi/Lo
 682 class MoveFromLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 683                    list<Register> UseRegs>:
 684   FR<0x00, func, (outs RC:$rd), (ins),
 685      !strconcat(instr_asm, "\t$rd"), [], IIHiLo> {
 686   let rs = 0;
 687   let rt = 0;
 688   let shamt = 0;
 689   let Uses = UseRegs;
 690   let neverHasSideEffects = 1;
 691 }
 692
 693 class MoveToLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 694                  list<Register> DefRegs>:
 695   FR<0x00, func, (outs), (ins RC:$rs),
 696      !strconcat(instr_asm, "\t$rs"), [], IIHiLo> {
 697   let rt = 0;
 698   let rd = 0;
 699   let shamt = 0;
 700   let Defs = DefRegs;
 701   let neverHasSideEffects = 1;
 702 }
 703
 704 class EffectiveAddress<bits<6> opc, string instr_asm, RegisterClass RC, Operand Mem> :
 705   FMem<opc, (outs RC:$rt), (ins Mem:$addr),
 706      instr_asm, [(set RC:$rt, addr:$addr)], IIAlu> {
 707  let isCodeGenOnly = 1;
 708 }
 709
 710 // Count Leading Ones/Zeros in Word
 711 class CountLeading0<bits<6> func, string instr_asm, RegisterClass RC>:
 712   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 713      !strconcat(instr_asm, "\t$rd, $rs"),
 714      [(set RC:$rd, (ctlz RC:$rs))], IIAlu>,
 715      Requires<[HasBitCount, HasStdEnc]> {
 716   let shamt = 0;
 717   let rt = rd;
 718 }
 719
 720 class CountLeading1<bits<6> func, string instr_asm, RegisterClass RC>:
 721   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 722      !strconcat(instr_asm, "\t$rd, $rs"),
 723      [(set RC:$rd, (ctlz (not RC:$rs)))], IIAlu>,
 724      Requires<[HasBitCount, HasStdEnc]> {
 725   let shamt = 0;
 726   let rt = rd;
 727 }
 728
 729 // Sign Extend in Register.
 730 class SignExtInReg<bits<5> sa, string instr_asm, ValueType vt,
 731                    RegisterClass RC>:
 732   FR<0x1f, 0x20, (outs RC:$rd), (ins RC:$rt),
 733      !strconcat(instr_asm, "\t$rd, $rt"),
 734      [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary> {
 735   let rs = 0;
 736   let shamt = sa;
 737   let Predicates = [HasSEInReg, HasStdEnc];
 738 }
 739
 740 // Subword Swap
 741 class SubwordSwap<bits<6> func, bits<5> sa, string instr_asm, RegisterClass RC>:
 742   FR<0x1f, func, (outs RC:$rd), (ins RC:$rt),
 743      !strconcat(instr_asm, "\t$rd, $rt"), [], NoItinerary> {
 744   let rs = 0;
 745   let shamt = sa;
 746   let Predicates = [HasSwap, HasStdEnc];
 747   let neverHasSideEffects = 1;
 748 }
 749
 750 // Read Hardware
 751 class ReadHardware<RegisterClass CPURegClass, RegisterClass HWRegClass>
 752   : FR<0x1f, 0x3b, (outs CPURegClass:$rt), (ins HWRegClass:$rd),
 753        "rdhwr\t$rt, $rd", [], IIAlu> {
 754   let rs = 0;
 755   let shamt = 0;
 756 }
 757
 758 // Ext and Ins
 759 class ExtBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 760   FR<0x1f, _funct, (outs RC:$rt), (ins RC:$rs, uimm16:$pos, size_ext:$sz),
 761      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 762      [(set RC:$rt, (MipsExt RC:$rs, imm:$pos, imm:$sz))], NoItinerary> {
 763   bits<5> pos;
 764   bits<5> sz;
 765   let rd = sz;
 766   let shamt = pos;
 767   let Predicates = [HasMips32r2, HasStdEnc];
 768 }
 769
 770 class InsBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 771   FR<0x1f, _funct, (outs RC:$rt),
 772      (ins RC:$rs, uimm16:$pos, size_ins:$sz, RC:$src),
 773      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 774      [(set RC:$rt, (MipsIns RC:$rs, imm:$pos, imm:$sz, RC:$src))],
 775      NoItinerary> {
 776   bits<5> pos;
 777   bits<5> sz;
 778   let rd = sz;
 779   let shamt = pos;
 780   let Predicates = [HasMips32r2, HasStdEnc];
 781   let Constraints = "$src = $rt";
 782 }
 783
 784 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 785 class Atomic2Ops<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 786   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
 787            [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
 788
 789 multiclass Atomic2Ops32<PatFrag Op> {
 790   def #NAME# : Atomic2Ops<Op, CPURegs, CPURegs>, Requires<[NotN64, HasStdEnc]>;
 791   def _P8    : Atomic2Ops<Op, CPURegs, CPU64Regs>,
 792                Requires<[IsN64, HasStdEnc]> {
 793     let DecoderNamespace = "Mips64";
 794   }
 795 }
 796
 797 // Atomic Compare & Swap.
 798 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 799   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
 800            [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
 801
 802 multiclass AtomicCmpSwap32<PatFrag Op>  {
 803   def #NAME# : AtomicCmpSwap<Op, CPURegs, CPURegs>,
 804                Requires<[NotN64, HasStdEnc]>;
 805   def _P8    : AtomicCmpSwap<Op, CPURegs, CPU64Regs>,
 806                              Requires<[IsN64, HasStdEnc]> {
 807     let DecoderNamespace = "Mips64";
 808   }
 809 }
 810
 811 class LLBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 812   FMem<Opc, (outs RC:$rt), (ins Mem:$addr),
 813        !strconcat(opstring, "\t$rt, $addr"), [], IILoad> {
 814   let mayLoad = 1;
 815 }
 816
 817 class SCBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 818   FMem<Opc, (outs RC:$dst), (ins RC:$rt, Mem:$addr),
 819        !strconcat(opstring, "\t$rt, $addr"), [], IIStore> {
 820   let mayStore = 1;
 821   let Constraints = "$rt = $dst";
 822 }
 823
 824 //===----------------------------------------------------------------------===//
 825 // Pseudo instructions
 826 //===----------------------------------------------------------------------===//
 827
 828 // Return RA.
 829 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 830 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 831
 832 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 833 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 834                                   [(callseq_start timm:$amt)]>;
 835 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 836                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 837 }
 838
 839 let usesCustomInserter = 1 in {
 840   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8>;
 841   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16>;
 842   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32>;
 843   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8>;
 844   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16>;
 845   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32>;
 846   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8>;
 847   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16>;
 848   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32>;
 849   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8>;
 850   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16>;
 851   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32>;
 852   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8>;
 853   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16>;
 854   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32>;
 855   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8>;
 856   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16>;
 857   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32>;
 858
 859   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8>;
 860   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16>;
 861   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32>;
 862
 863   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8>;
 864   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16>;
 865   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32>;
 866 }
 867
 868 //===----------------------------------------------------------------------===//
 869 // Instruction definition
 870 //===----------------------------------------------------------------------===//
 871
 872 class LoadImm32< string instr_asm, Operand Od, RegisterClass RC> :
 873   MipsAsmPseudoInst<(outs RC:$rt), (ins Od:$imm32),
 874                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
 875 def LoadImm32Reg : LoadImm32<"li", shamt,CPURegs>;
 876
 877 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterClass RC> :
 878   MipsAsmPseudoInst<(outs RC:$rt), (ins MemOpnd:$addr),
 879                      !strconcat(instr_asm, "\t$rt, $addr")> ;
 880 def LoadAddr32Reg : LoadAddress<"la", mem, CPURegs>;
 881
 882 class LoadAddressImm<string instr_asm, Operand Od, RegisterClass RC> :
 883   MipsAsmPseudoInst<(outs RC:$rt), (ins Od:$imm32),
 884                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
 885 def LoadAddr32Imm : LoadAddressImm<"la", shamt,CPURegs>;
 886
 887 //===----------------------------------------------------------------------===//
 888 // MipsI Instructions
 889 //===----------------------------------------------------------------------===//
 890
 891 /// Arithmetic Instructions (ALU Immediate)
 892 def ADDiu : ArithLogicI<"addiu", simm16, CPURegs, immSExt16, add>,
 893             ADDI_FM<0x9>, IsAsCheapAsAMove;
 894 def ADDi  : ArithLogicI<"addi", simm16, CPURegs>, ADDI_FM<0x8>;
 895 def SLTi  : SetCC_I<"slti", setlt, simm16, immSExt16, CPURegs>, SLTI_FM<0xa>;
 896 def SLTiu : SetCC_I<"sltiu", setult, simm16, immSExt16, CPURegs>, SLTI_FM<0xb>;
 897 def ANDi  : ArithLogicI<"andi", uimm16, CPURegs, immZExt16, and>, ADDI_FM<0xc>;
 898 def ORi   : ArithLogicI<"ori", uimm16, CPURegs, immZExt16, or>, ADDI_FM<0xd>;
 899 def XORi  : ArithLogicI<"xori", uimm16, CPURegs, immZExt16, xor>, ADDI_FM<0xe>;
 900 def LUi   : LoadUpper<0x0f, "lui", CPURegs, uimm16>;
 901
 902 /// Arithmetic Instructions (3-Operand, R-Type)
 903 def ADDu : ArithLogicR<"addu", CPURegs, 1, IIAlu, add>, ADD_FM<0, 0x21>;
 904 def SUBu : ArithLogicR<"subu", CPURegs, 0, IIAlu, sub>, ADD_FM<0, 0x23>;
 905 def ADD  : ArithLogicR<"add", CPURegs>, ADD_FM<0, 0x20>;
 906 def SUB  : ArithLogicR<"sub", CPURegs>, ADD_FM<0, 0x22>;
 907 def SLT  : SetCC_R<"slt", setlt, CPURegs>, ADD_FM<0, 0x2a>;
 908 def SLTu : SetCC_R<"sltu", setult, CPURegs>, ADD_FM<0, 0x2b>;
 909 def AND  : ArithLogicR<"and", CPURegs, 1, IIAlu, and>, ADD_FM<0, 0x24>;
 910 def OR   : ArithLogicR<"or", CPURegs, 1, IIAlu, or>, ADD_FM<0, 0x25>;
 911 def XOR  : ArithLogicR<"xor", CPURegs, 1, IIAlu, xor>, ADD_FM<0, 0x26>;
 912 def NOR  : LogicNOR<0x00, 0x27, "nor", CPURegs>;
 913
 914 /// Shift Instructions
 915 def SLL  : shift_rotate_imm32<"sll", shl>, SRA_FM<0, 0>;
 916 def SRL  : shift_rotate_imm32<"srl", srl>, SRA_FM<2, 0>;
 917 def SRA  : shift_rotate_imm32<"sra", sra>, SRA_FM<3, 0>;
 918 def SLLV : shift_rotate_reg<"sllv", shl, CPURegs>, SRLV_FM<4, 0>;
 919 def SRLV : shift_rotate_reg<"srlv", srl, CPURegs>, SRLV_FM<6, 0>;
 920 def SRAV : shift_rotate_reg<"srav", sra, CPURegs>, SRLV_FM<7, 0>;
 921
 922 // Rotate Instructions
 923 let Predicates = [HasMips32r2, HasStdEnc] in {
 924   def ROTR  : shift_rotate_imm32<"rotr", rotr>, SRA_FM<2, 1>;
 925   def ROTRV : shift_rotate_reg<"rotrv", rotr, CPURegs>, SRLV_FM<6, 1>;
 926 }
 927
 928 /// Load and Store Instructions
 929 ///  aligned
 930 defm LB      : LoadM32<0x20, "lb",  sextloadi8>;
 931 defm LBu     : LoadM32<0x24, "lbu", zextloadi8>;
 932 defm LH      : LoadM32<0x21, "lh",  sextloadi16>;
 933 defm LHu     : LoadM32<0x25, "lhu", zextloadi16>;
 934 defm LW      : LoadM32<0x23, "lw",  load>;
 935 defm SB      : StoreM32<0x28, "sb", truncstorei8>;
 936 defm SH      : StoreM32<0x29, "sh", truncstorei16>;
 937 defm SW      : StoreM32<0x2b, "sw", store>;
 938
 939 /// load/store left/right
 940 defm LWL : LoadLeftRightM32<0x22, "lwl", MipsLWL>;
 941 defm LWR : LoadLeftRightM32<0x26, "lwr", MipsLWR>;
 942 defm SWL : StoreLeftRightM32<0x2a, "swl", MipsSWL>;
 943 defm SWR : StoreLeftRightM32<0x2e, "swr", MipsSWR>;
 944
 945 let hasSideEffects = 1 in
 946 def SYNC : InstSE<(outs), (ins i32imm:$stype), "sync $stype",
 947                   [(MipsSync imm:$stype)], NoItinerary, FrmOther>
 948 {
 949   bits<5> stype;
 950   let Opcode = 0;
 951   let Inst{25-11} = 0;
 952   let Inst{10-6} = stype;
 953   let Inst{5-0} = 15;
 954 }
 955
 956 /// Load-linked, Store-conditional
 957 def LL    : LLBase<0x30, "ll", CPURegs, mem>,
 958             Requires<[NotN64, HasStdEnc]>;
 959 def LL_P8 : LLBase<0x30, "ll", CPURegs, mem64>,
 960             Requires<[IsN64, HasStdEnc]> {
 961   let DecoderNamespace = "Mips64";
 962 }
 963
 964 def SC    : SCBase<0x38, "sc", CPURegs, mem>,
 965             Requires<[NotN64, HasStdEnc]>;
 966 def SC_P8 : SCBase<0x38, "sc", CPURegs, mem64>,
 967             Requires<[IsN64, HasStdEnc]> {
 968   let DecoderNamespace = "Mips64";
 969 }
 970
 971 /// Jump and Branch Instructions
 972 def J       : JumpFJ<0x02, jmptarget, "j", br, bb>,
 973               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
 974 def JR      : IndirectBranch<CPURegs>;
 975 def B       : UncondBranch<"b">, B_FM;
 976 def BEQ     : CBranch<"beq", seteq, CPURegs>, BEQ_FM<4>;
 977 def BNE     : CBranch<"bne", setne, CPURegs>, BEQ_FM<5>;
 978 def BGEZ    : CBranchZero<"bgez", setge, CPURegs>, BGEZ_FM<1, 1>;
 979 def BGTZ    : CBranchZero<"bgtz", setgt, CPURegs>, BGEZ_FM<7, 0>;
 980 def BLEZ    : CBranchZero<"blez", setle, CPURegs>, BGEZ_FM<6, 0>;
 981 def BLTZ    : CBranchZero<"bltz", setlt, CPURegs>, BGEZ_FM<1, 0>;
 982
 983 let rt = 0, rs = 0, isBranch = 1, isTerminator = 1, isBarrier = 1,
 984     hasDelaySlot = 1, Defs = [RA] in
 985 def BAL_BR: FI<0x1, (outs), (ins brtarget:$imm16), "bal\t$imm16", [], IIBranch>;
 986
 987 def JAL  : JumpLink<0x03, "jal">;
 988 def JALR : JumpLinkReg<0x00, 0x09, "jalr", CPURegs>;
 989 def BGEZAL  : BranchLink<"bgezal", 0x11, CPURegs>;
 990 def BLTZAL  : BranchLink<"bltzal", 0x10, CPURegs>;
 991 def TAILCALL : JumpFJ<0x02, calltarget, "j", MipsTailCall, imm>, IsTailCall;
 992 def TAILCALL_R : JumpFR<CPURegs, MipsTailCall>, IsTailCall;
 993
 994 def RET : RetBase<CPURegs>;
 995
 996 /// Multiply and Divide Instructions.
 997 def MULT    : Mult32<0x18, "mult", IIImul>;
 998 def MULTu   : Mult32<0x19, "multu", IIImul>;
 999 def SDIV    : Div32<MipsDivRem, 0x1a, "div", IIIdiv>;
1000 def UDIV    : Div32<MipsDivRemU, 0x1b, "divu", IIIdiv>;
1001
1002 def MTHI : MoveToLOHI<0x11, "mthi", CPURegs, [HI]>;
1003 def MTLO : MoveToLOHI<0x13, "mtlo", CPURegs, [LO]>;
1004 def MFHI : MoveFromLOHI<0x10, "mfhi", CPURegs, [HI]>;
1005 def MFLO : MoveFromLOHI<0x12, "mflo", CPURegs, [LO]>;
1006
1007 /// Sign Ext In Register Instructions.
1008 def SEB : SignExtInReg<0x10, "seb", i8, CPURegs>;
1009 def SEH : SignExtInReg<0x18, "seh", i16, CPURegs>;
1010
1011 /// Count Leading
1012 def CLZ : CountLeading0<0x20, "clz", CPURegs>;
1013 def CLO : CountLeading1<0x21, "clo", CPURegs>;
1014
1015 /// Word Swap Bytes Within Halfwords
1016 def WSBH : SubwordSwap<0x20, 0x2, "wsbh", CPURegs>;
1017
1018 /// No operation
1019 let addr=0 in
1020   def NOP   : FJ<0, (outs), (ins), "nop", [], IIAlu>;
1021
1022 // FrameIndexes are legalized when they are operands from load/store
1023 // instructions. The same not happens for stack address copies, so an
1024 // add op with mem ComplexPattern is used and the stack address copy
1025 // can be matched. It's similar to Sparc LEA_ADDRi
1026 def LEA_ADDiu : EffectiveAddress<0x09,"addiu\t$rt, $addr", CPURegs, mem_ea>;
1027
1028 // MADD*/MSUB*
1029 def MADD  : MArithR<0, "madd", MipsMAdd, 1>;
1030 def MADDU : MArithR<1, "maddu", MipsMAddu, 1>;
1031 def MSUB  : MArithR<4, "msub", MipsMSub>;
1032 def MSUBU : MArithR<5, "msubu", MipsMSubu>;
1033
1034 // MUL is a assembly macro in the current used ISAs. In recent ISA's
1035 // it is a real instruction.
1036 def MUL   : ArithLogicR<"mul", CPURegs, 1, IIImul, mul>, ADD_FM<0x1c, 0x02>;
1037
1038 def RDHWR : ReadHardware<CPURegs, HWRegs>;
1039
1040 def EXT : ExtBase<0, "ext", CPURegs>;
1041 def INS : InsBase<4, "ins", CPURegs>;
1042
1043 //===----------------------------------------------------------------------===//
1044 // Instruction aliases
1045 //===----------------------------------------------------------------------===//
1046 def : InstAlias<"move $dst,$src", (ADD CPURegs:$dst,CPURegs:$src,ZERO)>;
1047 def : InstAlias<"bal $offset", (BGEZAL RA,brtarget:$offset)>;
1048 def : InstAlias<"addu $rs,$rt,$imm",
1049                 (ADDiu CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1050 def : InstAlias<"add $rs,$rt,$imm",
1051                 (ADDi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1052 def : InstAlias<"and $rs,$rt,$imm",
1053                 (ANDi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1054 def : InstAlias<"j $rs", (JR CPURegs:$rs)>;
1055 def : InstAlias<"not $rt,$rs", (NOR CPURegs:$rt,CPURegs:$rs,ZERO)>;
1056 def : InstAlias<"neg $rt,$rs", (SUB CPURegs:$rt,ZERO,CPURegs:$rs)>;
1057 def : InstAlias<"negu $rt,$rs", (SUBu CPURegs:$rt,ZERO,CPURegs:$rs)>;
1058 def : InstAlias<"slt $rs,$rt,$imm",
1059                 (SLTi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1060 def : InstAlias<"xor $rs,$rt,$imm",
1061                 (XORi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1062
1063 //===----------------------------------------------------------------------===//
1064 //  Arbitrary patterns that map to one or more instructions
1065 //===----------------------------------------------------------------------===//
1066
1067 // Small immediates
1068 def : MipsPat<(i32 immSExt16:$in),
1069               (ADDiu ZERO, imm:$in)>;
1070 def : MipsPat<(i32 immZExt16:$in),
1071               (ORi ZERO, imm:$in)>;
1072 def : MipsPat<(i32 immLow16Zero:$in),
1073               (LUi (HI16 imm:$in))>;
1074
1075 // Arbitrary immediates
1076 def : MipsPat<(i32 imm:$imm),
1077           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1078
1079 // Carry MipsPatterns
1080 def : MipsPat<(subc CPURegs:$lhs, CPURegs:$rhs),
1081               (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
1082 def : MipsPat<(addc CPURegs:$lhs, CPURegs:$rhs),
1083               (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
1084 def : MipsPat<(addc  CPURegs:$src, immSExt16:$imm),
1085               (ADDiu CPURegs:$src, imm:$imm)>;
1086
1087 // Call
1088 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1089               (JAL tglobaladdr:$dst)>;
1090 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1091               (JAL texternalsym:$dst)>;
1092 //def : MipsPat<(MipsJmpLink CPURegs:$dst),
1093 //              (JALR CPURegs:$dst)>;
1094
1095 // Tail call
1096 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1097               (TAILCALL tglobaladdr:$dst)>;
1098 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1099               (TAILCALL texternalsym:$dst)>;
1100 // hi/lo relocs
1101 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1102 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1103 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1104 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1105 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1106 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1107
1108 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1109 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1110 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1111 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1112 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1113 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1114
1115 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
1116               (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
1117 def : MipsPat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
1118               (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
1119 def : MipsPat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1120               (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1121 def : MipsPat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1122               (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1123 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1124               (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1125
1126 // gp_rel relocs
1127 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1128               (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1129 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1130               (ADDiu CPURegs:$gp, tconstpool:$in)>;
1131
1132 // wrapper_pic
1133 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1134       MipsPat<(MipsWrapper RC:$gp, node:$in),
1135               (ADDiuOp RC:$gp, node:$in)>;
1136
1137 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1138 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1139 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1140 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1141 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1142 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1143
1144 // Mips does not have "not", so we expand our way
1145 def : MipsPat<(not CPURegs:$in),
1146               (NOR CPURegs:$in, ZERO)>;
1147
1148 // extended loads
1149 let Predicates = [NotN64, HasStdEnc] in {
1150   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1151   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1152   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1153 }
1154 let Predicates = [IsN64, HasStdEnc] in {
1155   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1156   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1157   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu_P8 addr:$src)>;
1158 }
1159
1160 // peepholes
1161 let Predicates = [NotN64, HasStdEnc] in {
1162   def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1163 }
1164 let Predicates = [IsN64, HasStdEnc] in {
1165   def : MipsPat<(store (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1166 }
1167
1168 // brcond patterns
1169 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1170                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1171                       Instruction SLTiuOp, Register ZEROReg> {
1172 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1173               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1174 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1175               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1176
1177 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1178               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1179 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1180               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1181 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1182               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1183 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1184               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1185
1186 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1187               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1188 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1189               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1190
1191 def : MipsPat<(brcond RC:$cond, bb:$dst),
1192               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1193 }
1194
1195 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1196
1197 // setcc patterns
1198 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1199                      Instruction SLTuOp, Register ZEROReg> {
1200   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1201                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1202   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1203                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1204 }
1205
1206 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1207   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1208                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1209   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1210                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1211 }
1212
1213 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1214   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1215                 (SLTOp RC:$rhs, RC:$lhs)>;
1216   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1217                 (SLTuOp RC:$rhs, RC:$lhs)>;
1218 }
1219
1220 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1221   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1222                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1223   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1224                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1225 }
1226
1227 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1228                         Instruction SLTiuOp> {
1229   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1230                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1231   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1232                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1233 }
1234
1235 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1236 defm : SetlePats<CPURegs, SLT, SLTu>;
1237 defm : SetgtPats<CPURegs, SLT, SLTu>;
1238 defm : SetgePats<CPURegs, SLT, SLTu>;
1239 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1240
1241 // bswap pattern
1242 def : MipsPat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1243
1244 //===----------------------------------------------------------------------===//
1245 // Floating Point Support
1246 //===----------------------------------------------------------------------===//
1247
1248 include "MipsInstrFPU.td"
1249 include "Mips64InstrInfo.td"
1250 include "MipsCondMov.td"
1251
1252 //
1253 // Mips16
1254
1255 include "Mips16InstrFormats.td"
1256 include "Mips16InstrInfo.td"
1257
1258 // DSP
1259 include "MipsDSPInstrFormats.td"
1260 include "MipsDSPInstrInfo.td"
1261