lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_ExtractLOHI : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisVT<1, untyped>,
  27                                            SDTCisVT<2, i32>]>;
  28 def SDT_InsertLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  29                                           SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  30 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  31                                     SDTCisSameAs<1, 2>]>;
  32 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  33                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  34                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  35 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  36
  37 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  38
  39 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  40
  41 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  42                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  43 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  44                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  45                                    SDTCisSameAs<0, 4>]>;
  46
  47 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  48                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  49                                     SDTCisSameAs<0, 2>]>;
  50
  51 // Call
  52 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  53                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  54                           SDNPVariadic]>;
  55
  56 // Tail call
  57 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  58                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  59
  60 // Hi and Lo nodes are used to handle global addresses. Used on
  61 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  62 // static model. (nothing to do with Mips Registers Hi and Lo)
  63 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  64 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  65 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  66
  67 // TlsGd node is used to handle General Dynamic TLS
  68 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  69
  70 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  71 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  72 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  73
  74 // Thread pointer
  75 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  76
  77 // Return
  78 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  79                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  80
  81 // These are target-independent nodes, but have target-specific formats.
  82 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  83                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  84 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  85                            [SDNPHasChain, SDNPSideEffect,
  86                             SDNPOptInGlue, SDNPOutGlue]>;
  87
  88 // Node used to extract integer from LO/HI register.
  89 def ExtractLOHI : SDNode<"MipsISD::ExtractLOHI", SDT_ExtractLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def InsertLOHI : SDNode<"MipsISD::InsertLOHI", SDT_InsertLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16, [SDNPOutGlue]>;
 108 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 109                            [SDNPOutGlue]>;
 110
 111 // Target constant nodes that are not part of any isel patterns and remain
 112 // unchanged can cause instructions with illegal operands to be emitted.
 113 // Wrapper node patterns give the instruction selector a chance to replace
 114 // target constant nodes that would otherwise remain unchanged with ADDiu
 115 // nodes. Without these wrapper node patterns, the following conditional move
 116 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 117 // compiled:
 118 //  movn  %got(d)($gp), %got(c)($gp), $4
 119 // This instruction is illegal since movn can take only register operands.
 120
 121 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 122
 123 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 124
 125 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 126 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 127
 128 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 129                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 130 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 131                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 132 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 133                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 134 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 135                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 136 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 137                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 138 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 139                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 140 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 141                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 142 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 143                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 144
 145 //===----------------------------------------------------------------------===//
 146 // Mips Instruction Predicate Definitions.
 147 //===----------------------------------------------------------------------===//
 148 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 149                       AssemblerPredicate<"FeatureSEInReg">;
 150 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 151                       AssemblerPredicate<"FeatureBitCount">;
 152 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 153                       AssemblerPredicate<"FeatureSwap">;
 154 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 155                       AssemblerPredicate<"FeatureCondMov">;
 156 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 157                       AssemblerPredicate<"FeatureFPIdx">;
 158 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 159                       AssemblerPredicate<"FeatureMips32">;
 160 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 161                       AssemblerPredicate<"FeatureMips32r2">;
 162 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 163                       AssemblerPredicate<"FeatureMips64">;
 164 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 165                       AssemblerPredicate<"!FeatureMips64">;
 166 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 167                       AssemblerPredicate<"FeatureMips64r2">;
 168 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 169                       AssemblerPredicate<"FeatureN64">;
 170 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 171                       AssemblerPredicate<"!FeatureN64">;
 172 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 173                       AssemblerPredicate<"FeatureMips16">;
 174 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 175                       AssemblerPredicate<"FeatureMips32">;
 176 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 177                       AssemblerPredicate<"FeatureMips32">;
 178 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 179                       AssemblerPredicate<"FeatureMips32">;
 180 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 181                       AssemblerPredicate<"!FeatureMips16">;
 182 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 183
 184 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 185   let Predicates = [HasStdEnc];
 186 }
 187
 188 class IsCommutable {
 189   bit isCommutable = 1;
 190 }
 191
 192 class IsBranch {
 193   bit isBranch = 1;
 194 }
 195
 196 class IsReturn {
 197   bit isReturn = 1;
 198 }
 199
 200 class IsCall {
 201   bit isCall = 1;
 202 }
 203
 204 class IsTailCall {
 205   bit isCall = 1;
 206   bit isTerminator = 1;
 207   bit isReturn = 1;
 208   bit isBarrier = 1;
 209   bit hasExtraSrcRegAllocReq = 1;
 210   bit isCodeGenOnly = 1;
 211 }
 212
 213 class IsAsCheapAsAMove {
 214   bit isAsCheapAsAMove = 1;
 215 }
 216
 217 class NeverHasSideEffects {
 218   bit neverHasSideEffects = 1;
 219 }
 220
 221 //===----------------------------------------------------------------------===//
 222 // Instruction format superclass
 223 //===----------------------------------------------------------------------===//
 224
 225 include "MipsInstrFormats.td"
 226
 227 //===----------------------------------------------------------------------===//
 228 // Mips Operand, Complex Patterns and Transformations Definitions.
 229 //===----------------------------------------------------------------------===//
 230
 231 // Instruction operand types
 232 def jmptarget   : Operand<OtherVT> {
 233   let EncoderMethod = "getJumpTargetOpValue";
 234 }
 235 def brtarget    : Operand<OtherVT> {
 236   let EncoderMethod = "getBranchTargetOpValue";
 237   let OperandType = "OPERAND_PCREL";
 238   let DecoderMethod = "DecodeBranchTarget";
 239 }
 240 def calltarget  : Operand<iPTR> {
 241   let EncoderMethod = "getJumpTargetOpValue";
 242 }
 243 def calltarget64: Operand<i64>;
 244 def simm16      : Operand<i32> {
 245   let DecoderMethod= "DecodeSimm16";
 246 }
 247
 248 def simm20      : Operand<i32> {
 249 }
 250
 251 def simm16_64   : Operand<i64>;
 252 def shamt       : Operand<i32>;
 253
 254 // Unsigned Operand
 255 def uimm16      : Operand<i32> {
 256   let PrintMethod = "printUnsignedImm";
 257 }
 258
 259 def MipsMemAsmOperand : AsmOperandClass {
 260   let Name = "Mem";
 261   let ParserMethod = "parseMemOperand";
 262 }
 263
 264 // Address operand
 265 def mem : Operand<i32> {
 266   let PrintMethod = "printMemOperand";
 267   let MIOperandInfo = (ops CPURegs, simm16);
 268   let EncoderMethod = "getMemEncoding";
 269   let ParserMatchClass = MipsMemAsmOperand;
 270   let OperandType = "OPERAND_MEMORY";
 271 }
 272
 273 def mem64 : Operand<i64> {
 274   let PrintMethod = "printMemOperand";
 275   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 276   let EncoderMethod = "getMemEncoding";
 277   let ParserMatchClass = MipsMemAsmOperand;
 278   let OperandType = "OPERAND_MEMORY";
 279 }
 280
 281 def mem_ea : Operand<i32> {
 282   let PrintMethod = "printMemOperandEA";
 283   let MIOperandInfo = (ops CPURegs, simm16);
 284   let EncoderMethod = "getMemEncoding";
 285   let OperandType = "OPERAND_MEMORY";
 286 }
 287
 288 def mem_ea_64 : Operand<i64> {
 289   let PrintMethod = "printMemOperandEA";
 290   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 291   let EncoderMethod = "getMemEncoding";
 292   let OperandType = "OPERAND_MEMORY";
 293 }
 294
 295 // size operand of ext instruction
 296 def size_ext : Operand<i32> {
 297   let EncoderMethod = "getSizeExtEncoding";
 298   let DecoderMethod = "DecodeExtSize";
 299 }
 300
 301 // size operand of ins instruction
 302 def size_ins : Operand<i32> {
 303   let EncoderMethod = "getSizeInsEncoding";
 304   let DecoderMethod = "DecodeInsSize";
 305 }
 306
 307 // Transformation Function - get the lower 16 bits.
 308 def LO16 : SDNodeXForm<imm, [{
 309   return getImm(N, N->getZExtValue() & 0xFFFF);
 310 }]>;
 311
 312 // Transformation Function - get the higher 16 bits.
 313 def HI16 : SDNodeXForm<imm, [{
 314   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 315 }]>;
 316
 317 // Plus 1.
 318 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 319
 320 // Node immediate fits as 16-bit sign extended on target immediate.
 321 // e.g. addi, andi
 322 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 323
 324 // Node immediate fits as 16-bit sign extended on target immediate.
 325 // e.g. addi, andi
 326 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 327
 328 // Node immediate fits as 15-bit sign extended on target immediate.
 329 // e.g. addi, andi
 330 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 331
 332 // Node immediate fits as 16-bit zero extended on target immediate.
 333 // The LO16 param means that only the lower 16 bits of the node
 334 // immediate are caught.
 335 // e.g. addiu, sltiu
 336 def immZExt16  : PatLeaf<(imm), [{
 337   if (N->getValueType(0) == MVT::i32)
 338     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 339   else
 340     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 341 }], LO16>;
 342
 343 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 344 def immLow16Zero : PatLeaf<(imm), [{
 345   int64_t Val = N->getSExtValue();
 346   return isInt<32>(Val) && !(Val & 0xffff);
 347 }]>;
 348
 349 // shamt field must fit in 5 bits.
 350 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 351
 352 // True if (N + 1) fits in 16-bit field.
 353 def immSExt16Plus1 : PatLeaf<(imm), [{
 354   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 355 }]>;
 356
 357 // Mips Address Mode! SDNode frameindex could possibily be a match
 358 // since load and store instructions from stack used it.
 359 def addr :
 360   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 361
 362 def addrRegImm :
 363   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 364
 365 def addrDefault :
 366   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 367
 368 //===----------------------------------------------------------------------===//
 369 // Instructions specific format
 370 //===----------------------------------------------------------------------===//
 371
 372 // Arithmetic and logical instructions with 3 register operands.
 373 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 374                   InstrItinClass Itin = NoItinerary,
 375                   SDPatternOperator OpNode = null_frag>:
 376   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 377          !strconcat(opstr, "\t$rd, $rs, $rt"),
 378          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 379   let isCommutable = isComm;
 380   let isReMaterializable = 1;
 381   string BaseOpcode;
 382   string Arch;
 383 }
 384
 385 // Arithmetic and logical instructions with 2 register operands.
 386 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 387                   SDPatternOperator imm_type = null_frag,
 388                   SDPatternOperator OpNode = null_frag> :
 389   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 390          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 391          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))], IIAlu, FrmI> {
 392   let isReMaterializable = 1;
 393 }
 394
 395 // Arithmetic Multiply ADD/SUB
 396 class MArithR<string opstr, bit isComm = 0> :
 397   InstSE<(outs), (ins CPURegsOpnd:$rs, CPURegsOpnd:$rt),
 398          !strconcat(opstr, "\t$rs, $rt"), [], IIImul, FrmR> {
 399   let Defs = [HI, LO];
 400   let Uses = [HI, LO];
 401   let isCommutable = isComm;
 402 }
 403
 404 //  Logical
 405 class LogicNOR<string opstr, RegisterOperand RC>:
 406   InstSE<(outs RC:$rd), (ins RC:$rs, RC:$rt),
 407          !strconcat(opstr, "\t$rd, $rs, $rt"),
 408          [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu, FrmR> {
 409   let isCommutable = 1;
 410 }
 411
 412 // Shifts
 413 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 414                        RegisterOperand RC, SDPatternOperator OpNode = null_frag,
 415                        SDPatternOperator PF = null_frag> :
 416   InstSE<(outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
 417          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 418          [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu, FrmR>;
 419
 420 class shift_rotate_reg<string opstr, RegisterOperand RC,
 421                        SDPatternOperator OpNode = null_frag>:
 422   InstSE<(outs RC:$rd), (ins CPURegsOpnd:$rs, RC:$rt),
 423          !strconcat(opstr, "\t$rd, $rt, $rs"),
 424          [(set RC:$rd, (OpNode RC:$rt, CPURegsOpnd:$rs))], IIAlu, FrmR>;
 425
 426 // Load Upper Imediate
 427 class LoadUpper<string opstr, RegisterClass RC, Operand Imm>:
 428   InstSE<(outs RC:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 429          [], IIAlu, FrmI>, IsAsCheapAsAMove {
 430   let neverHasSideEffects = 1;
 431   let isReMaterializable = 1;
 432 }
 433
 434 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
 435           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
 436   bits<21> addr;
 437   let Inst{25-21} = addr{20-16};
 438   let Inst{15-0}  = addr{15-0};
 439   let DecoderMethod = "DecodeMem";
 440 }
 441
 442 // Memory Load/Store
 443 class Load<string opstr, SDPatternOperator OpNode, RegisterClass RC,
 444            Operand MemOpnd, ComplexPattern Addr> :
 445   InstSE<(outs RC:$rt), (ins MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 446          [(set RC:$rt, (OpNode Addr:$addr))], NoItinerary, FrmI> {
 447   let DecoderMethod = "DecodeMem";
 448   let canFoldAsLoad = 1;
 449   let mayLoad = 1;
 450 }
 451
 452 class Store<string opstr, SDPatternOperator OpNode, RegisterClass RC,
 453             Operand MemOpnd, ComplexPattern Addr> :
 454   InstSE<(outs), (ins RC:$rt, MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 455          [(OpNode RC:$rt, Addr:$addr)], NoItinerary, FrmI> {
 456   let DecoderMethod = "DecodeMem";
 457   let mayStore = 1;
 458 }
 459
 460 multiclass LoadM<string opstr, RegisterClass RC,
 461                  SDPatternOperator OpNode = null_frag,
 462                  ComplexPattern Addr = addr> {
 463   def NAME : Load<opstr, OpNode, RC, mem, Addr>, Requires<[NotN64, HasStdEnc]>;
 464   def _P8  : Load<opstr, OpNode, RC, mem64, Addr>,
 465              Requires<[IsN64, HasStdEnc]> {
 466     let DecoderNamespace = "Mips64";
 467     let isCodeGenOnly = 1;
 468   }
 469 }
 470
 471 multiclass StoreM<string opstr, RegisterClass RC,
 472                   SDPatternOperator OpNode = null_frag,
 473                   ComplexPattern Addr = addr> {
 474   def NAME : Store<opstr, OpNode, RC, mem, Addr>, Requires<[NotN64, HasStdEnc]>;
 475   def _P8  : Store<opstr, OpNode, RC, mem64, Addr>,
 476              Requires<[IsN64, HasStdEnc]> {
 477     let DecoderNamespace = "Mips64";
 478     let isCodeGenOnly = 1;
 479   }
 480 }
 481
 482 // Load/Store Left/Right
 483 let canFoldAsLoad = 1 in
 484 class LoadLeftRight<string opstr, SDNode OpNode, RegisterClass RC,
 485                     Operand MemOpnd> :
 486   InstSE<(outs RC:$rt), (ins MemOpnd:$addr, RC:$src),
 487          !strconcat(opstr, "\t$rt, $addr"),
 488          [(set RC:$rt, (OpNode addr:$addr, RC:$src))], NoItinerary, FrmI> {
 489   let DecoderMethod = "DecodeMem";
 490   string Constraints = "$src = $rt";
 491 }
 492
 493 class StoreLeftRight<string opstr, SDNode OpNode, RegisterClass RC,
 494                      Operand MemOpnd>:
 495   InstSE<(outs), (ins RC:$rt, MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 496          [(OpNode RC:$rt, addr:$addr)], NoItinerary, FrmI> {
 497   let DecoderMethod = "DecodeMem";
 498 }
 499
 500 multiclass LoadLeftRightM<string opstr, SDNode OpNode, RegisterClass RC> {
 501   def NAME : LoadLeftRight<opstr, OpNode, RC, mem>,
 502              Requires<[NotN64, HasStdEnc]>;
 503   def _P8  : LoadLeftRight<opstr, OpNode, RC, mem64>,
 504              Requires<[IsN64, HasStdEnc]> {
 505     let DecoderNamespace = "Mips64";
 506     let isCodeGenOnly = 1;
 507   }
 508 }
 509
 510 multiclass StoreLeftRightM<string opstr, SDNode OpNode, RegisterClass RC> {
 511   def NAME : StoreLeftRight<opstr, OpNode, RC, mem>,
 512              Requires<[NotN64, HasStdEnc]>;
 513   def _P8  : StoreLeftRight<opstr, OpNode, RC, mem64>,
 514              Requires<[IsN64, HasStdEnc]> {
 515     let DecoderNamespace = "Mips64";
 516     let isCodeGenOnly = 1;
 517   }
 518 }
 519
 520 // Conditional Branch
 521 class CBranch<string opstr, PatFrag cond_op, RegisterClass RC> :
 522   InstSE<(outs), (ins RC:$rs, RC:$rt, brtarget:$offset),
 523          !strconcat(opstr, "\t$rs, $rt, $offset"),
 524          [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$offset)], IIBranch,
 525          FrmI> {
 526   let isBranch = 1;
 527   let isTerminator = 1;
 528   let hasDelaySlot = 1;
 529   let Defs = [AT];
 530 }
 531
 532 class CBranchZero<string opstr, PatFrag cond_op, RegisterClass RC> :
 533   InstSE<(outs), (ins RC:$rs, brtarget:$offset),
 534          !strconcat(opstr, "\t$rs, $offset"),
 535          [(brcond (i32 (cond_op RC:$rs, 0)), bb:$offset)], IIBranch, FrmI> {
 536   let isBranch = 1;
 537   let isTerminator = 1;
 538   let hasDelaySlot = 1;
 539   let Defs = [AT];
 540 }
 541
 542 // SetCC
 543 class SetCC_R<string opstr, PatFrag cond_op, RegisterClass RC> :
 544   InstSE<(outs CPURegsOpnd:$rd), (ins RC:$rs, RC:$rt),
 545          !strconcat(opstr, "\t$rd, $rs, $rt"),
 546          [(set CPURegsOpnd:$rd, (cond_op RC:$rs, RC:$rt))], IIAlu, FrmR>;
 547
 548 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 549               RegisterClass RC>:
 550   InstSE<(outs CPURegsOpnd:$rt), (ins RC:$rs, Od:$imm16),
 551          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 552          [(set CPURegsOpnd:$rt, (cond_op RC:$rs, imm_type:$imm16))],
 553          IIAlu, FrmI>;
 554
 555 // Jump
 556 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 557              SDPatternOperator targetoperator> :
 558   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 559          [(operator targetoperator:$target)], IIBranch, FrmJ> {
 560   let isTerminator=1;
 561   let isBarrier=1;
 562   let hasDelaySlot = 1;
 563   let DecoderMethod = "DecodeJumpTarget";
 564   let Defs = [AT];
 565 }
 566
 567 // Unconditional branch
 568 class UncondBranch<string opstr> :
 569   InstSE<(outs), (ins brtarget:$offset), !strconcat(opstr, "\t$offset"),
 570          [(br bb:$offset)], IIBranch, FrmI> {
 571   let isBranch = 1;
 572   let isTerminator = 1;
 573   let isBarrier = 1;
 574   let hasDelaySlot = 1;
 575   let Predicates = [RelocPIC, HasStdEnc];
 576   let Defs = [AT];
 577 }
 578
 579 // Base class for indirect branch and return instruction classes.
 580 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 581 class JumpFR<RegisterClass RC, SDPatternOperator operator = null_frag>:
 582   InstSE<(outs), (ins RC:$rs), "jr\t$rs", [(operator RC:$rs)], IIBranch, FrmR>;
 583
 584 // Indirect branch
 585 class IndirectBranch<RegisterClass RC>: JumpFR<RC, brind> {
 586   let isBranch = 1;
 587   let isIndirectBranch = 1;
 588 }
 589
 590 // Return instruction
 591 class RetBase<RegisterClass RC>: JumpFR<RC> {
 592   let isReturn = 1;
 593   let isCodeGenOnly = 1;
 594   let hasCtrlDep = 1;
 595   let hasExtraSrcRegAllocReq = 1;
 596 }
 597
 598 // Jump and Link (Call)
 599 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 600   class JumpLink<string opstr> :
 601     InstSE<(outs), (ins calltarget:$target), !strconcat(opstr, "\t$target"),
 602            [(MipsJmpLink imm:$target)], IIBranch, FrmJ> {
 603     let DecoderMethod = "DecodeJumpTarget";
 604   }
 605
 606   class JumpLinkRegPseudo<RegisterClass RC, Instruction JALRInst,
 607                           Register RetReg>:
 608     PseudoSE<(outs), (ins RC:$rs), [(MipsJmpLink RC:$rs)], IIBranch>,
 609     PseudoInstExpansion<(JALRInst RetReg, RC:$rs)>;
 610
 611   class JumpLinkReg<string opstr, RegisterClass RC>:
 612     InstSE<(outs RC:$rd), (ins RC:$rs), !strconcat(opstr, "\t$rd, $rs"),
 613            [], IIBranch, FrmR>;
 614
 615   class BGEZAL_FT<string opstr, RegisterOperand RO> :
 616     InstSE<(outs), (ins RO:$rs, brtarget:$offset),
 617            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI>;
 618
 619 }
 620
 621 class BAL_FT :
 622   InstSE<(outs), (ins brtarget:$offset), "bal\t$offset", [], IIBranch, FrmI> {
 623   let isBranch = 1;
 624   let isTerminator = 1;
 625   let isBarrier = 1;
 626   let hasDelaySlot = 1;
 627   let Defs = [RA];
 628 }
 629
 630 // Sync
 631 let hasSideEffects = 1 in
 632 class SYNC_FT :
 633   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 634          NoItinerary, FrmOther>;
 635
 636 // Mul, Div
 637 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 638            list<Register> DefRegs> :
 639   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 640          itin, FrmR> {
 641   let isCommutable = 1;
 642   let Defs = DefRegs;
 643   let neverHasSideEffects = 1;
 644 }
 645
 646 // Pseudo multiply/divide instruction with explicit accumulator register
 647 // operands.
 648 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 649                     SDPatternOperator OpNode, InstrItinClass Itin,
 650                     bit IsComm = 1, bit HasSideEffects = 0> :
 651   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 652            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 653   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 654   let isCommutable = IsComm;
 655   let hasSideEffects = HasSideEffects;
 656 }
 657
 658 // Pseudo multiply add/sub instruction with explicit accumulator register
 659 // operands.
 660 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode>
 661   : PseudoSE<(outs ACRegs:$ac),
 662              (ins CPURegsOpnd:$rs, CPURegsOpnd:$rt, ACRegs:$acin),
 663              [(set ACRegs:$ac,
 664               (OpNode CPURegsOpnd:$rs, CPURegsOpnd:$rt, ACRegs:$acin))],
 665              IIImul>,
 666     PseudoInstExpansion<(RealInst CPURegsOpnd:$rs, CPURegsOpnd:$rt)> {
 667   string Constraints = "$acin = $ac";
 668 }
 669
 670 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 671           list<Register> DefRegs> :
 672   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 673          [], itin, FrmR> {
 674   let Defs = DefRegs;
 675 }
 676
 677 // Move from Hi/Lo
 678 class MoveFromLOHI<string opstr, RegisterClass RC, list<Register> UseRegs>:
 679   InstSE<(outs RC:$rd), (ins), !strconcat(opstr, "\t$rd"), [], IIHiLo, FrmR> {
 680   let Uses = UseRegs;
 681   let neverHasSideEffects = 1;
 682 }
 683
 684 class MoveToLOHI<string opstr, RegisterClass RC, list<Register> DefRegs>:
 685   InstSE<(outs), (ins RC:$rs), !strconcat(opstr, "\t$rs"), [], IIHiLo, FrmR> {
 686   let Defs = DefRegs;
 687   let neverHasSideEffects = 1;
 688 }
 689
 690 class EffectiveAddress<string opstr, RegisterClass RC, Operand Mem> :
 691   InstSE<(outs RC:$rt), (ins Mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 692          [(set RC:$rt, addr:$addr)], NoItinerary, FrmI> {
 693   let isCodeGenOnly = 1;
 694   let DecoderMethod = "DecodeMem";
 695 }
 696
 697 // Count Leading Ones/Zeros in Word
 698 class CountLeading0<string opstr, RegisterOperand RO>:
 699   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 700          [(set RO:$rd, (ctlz RO:$rs))], IIAlu, FrmR>,
 701   Requires<[HasBitCount, HasStdEnc]>;
 702
 703 class CountLeading1<string opstr, RegisterOperand RO>:
 704   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 705          [(set RO:$rd, (ctlz (not RO:$rs)))], IIAlu, FrmR>,
 706   Requires<[HasBitCount, HasStdEnc]>;
 707
 708
 709 // Sign Extend in Register.
 710 class SignExtInReg<string opstr, ValueType vt, RegisterClass RC> :
 711   InstSE<(outs RC:$rd), (ins RC:$rt), !strconcat(opstr, "\t$rd, $rt"),
 712          [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary, FrmR> {
 713   let Predicates = [HasSEInReg, HasStdEnc];
 714 }
 715
 716 // Subword Swap
 717 class SubwordSwap<string opstr, RegisterOperand RO>:
 718   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 719          NoItinerary, FrmR> {
 720   let Predicates = [HasSwap, HasStdEnc];
 721   let neverHasSideEffects = 1;
 722 }
 723
 724 // Read Hardware
 725 class ReadHardware<RegisterClass CPURegClass, RegisterOperand RO> :
 726   InstSE<(outs CPURegClass:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 727          IIAlu, FrmR>;
 728
 729 // Ext and Ins
 730 class ExtBase<string opstr, RegisterOperand RO>:
 731   InstSE<(outs RO:$rt), (ins RO:$rs, uimm16:$pos, size_ext:$size),
 732          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 733          [(set RO:$rt, (MipsExt RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 734          FrmR> {
 735   let Predicates = [HasMips32r2, HasStdEnc];
 736 }
 737
 738 class InsBase<string opstr, RegisterOperand RO>:
 739   InstSE<(outs RO:$rt), (ins RO:$rs, uimm16:$pos, size_ins:$size, RO:$src),
 740          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 741          [(set RO:$rt, (MipsIns RO:$rs, imm:$pos, imm:$size, RO:$src))],
 742          NoItinerary, FrmR> {
 743   let Predicates = [HasMips32r2, HasStdEnc];
 744   let Constraints = "$src = $rt";
 745 }
 746
 747 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 748 class Atomic2Ops<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 749   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
 750            [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
 751
 752 multiclass Atomic2Ops32<PatFrag Op> {
 753   def NAME : Atomic2Ops<Op, CPURegs, CPURegs>, Requires<[NotN64, HasStdEnc]>;
 754   def _P8  : Atomic2Ops<Op, CPURegs, CPU64Regs>,
 755              Requires<[IsN64, HasStdEnc]> {
 756     let DecoderNamespace = "Mips64";
 757   }
 758 }
 759
 760 // Atomic Compare & Swap.
 761 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 762   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
 763            [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
 764
 765 multiclass AtomicCmpSwap32<PatFrag Op>  {
 766   def NAME : AtomicCmpSwap<Op, CPURegs, CPURegs>,
 767              Requires<[NotN64, HasStdEnc]>;
 768   def _P8  : AtomicCmpSwap<Op, CPURegs, CPU64Regs>,
 769              Requires<[IsN64, HasStdEnc]> {
 770     let DecoderNamespace = "Mips64";
 771   }
 772 }
 773
 774 class LLBase<string opstr, RegisterOperand RO, Operand Mem> :
 775   InstSE<(outs RO:$rt), (ins Mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 776          [], NoItinerary, FrmI> {
 777   let DecoderMethod = "DecodeMem";
 778   let mayLoad = 1;
 779 }
 780
 781 class SCBase<string opstr, RegisterOperand RO, Operand Mem> :
 782   InstSE<(outs RO:$dst), (ins RO:$rt, Mem:$addr),
 783          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 784   let DecoderMethod = "DecodeMem";
 785   let mayStore = 1;
 786   let Constraints = "$rt = $dst";
 787 }
 788
 789 class MFC3OP<dag outs, dag ins, string asmstr> :
 790   InstSE<outs, ins, asmstr, [], NoItinerary, FrmFR>;
 791
 792 //===----------------------------------------------------------------------===//
 793 // Pseudo instructions
 794 //===----------------------------------------------------------------------===//
 795
 796 // Return RA.
 797 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 798 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 799
 800 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 801 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 802                                   [(callseq_start timm:$amt)]>;
 803 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 804                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 805 }
 806
 807 let usesCustomInserter = 1 in {
 808   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8>;
 809   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16>;
 810   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32>;
 811   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8>;
 812   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16>;
 813   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32>;
 814   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8>;
 815   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16>;
 816   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32>;
 817   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8>;
 818   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16>;
 819   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32>;
 820   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8>;
 821   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16>;
 822   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32>;
 823   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8>;
 824   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16>;
 825   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32>;
 826
 827   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8>;
 828   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16>;
 829   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32>;
 830
 831   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8>;
 832   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16>;
 833   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32>;
 834 }
 835
 836 /// Pseudo instructions for loading, storing and copying accumulator registers.
 837 let isPseudo = 1 in {
 838   defm LOAD_AC64  : LoadM<"load_ac64", ACRegs>;
 839   defm STORE_AC64 : StoreM<"store_ac64", ACRegs>;
 840 }
 841
 842 def COPY_AC64 : PseudoSE<(outs ACRegs:$dst), (ins ACRegs:$src), []>;
 843
 844 //===----------------------------------------------------------------------===//
 845 // Instruction definition
 846 //===----------------------------------------------------------------------===//
 847 //===----------------------------------------------------------------------===//
 848 // MipsI Instructions
 849 //===----------------------------------------------------------------------===//
 850
 851 /// Arithmetic Instructions (ALU Immediate)
 852 def ADDiu : ArithLogicI<"addiu", simm16, CPURegsOpnd, immSExt16, add>,
 853             ADDI_FM<0x9>, IsAsCheapAsAMove;
 854 def ADDi  : ArithLogicI<"addi", simm16, CPURegsOpnd>, ADDI_FM<0x8>;
 855 def SLTi  : SetCC_I<"slti", setlt, simm16, immSExt16, CPURegs>, SLTI_FM<0xa>;
 856 def SLTiu : SetCC_I<"sltiu", setult, simm16, immSExt16, CPURegs>, SLTI_FM<0xb>;
 857 def ANDi  : ArithLogicI<"andi", uimm16, CPURegsOpnd, immZExt16, and>,
 858             ADDI_FM<0xc>;
 859 def ORi   : ArithLogicI<"ori", uimm16, CPURegsOpnd, immZExt16, or>,
 860             ADDI_FM<0xd>;
 861 def XORi  : ArithLogicI<"xori", uimm16, CPURegsOpnd, immZExt16, xor>,
 862             ADDI_FM<0xe>;
 863 def LUi   : LoadUpper<"lui", CPURegs, uimm16>, LUI_FM;
 864
 865 /// Arithmetic Instructions (3-Operand, R-Type)
 866 def ADDu : ArithLogicR<"addu", CPURegsOpnd, 1, IIAlu, add>, ADD_FM<0, 0x21>;
 867 def SUBu : ArithLogicR<"subu", CPURegsOpnd, 0, IIAlu, sub>, ADD_FM<0, 0x23>;
 868 def MUL  : ArithLogicR<"mul", CPURegsOpnd, 1, IIImul, mul>, ADD_FM<0x1c, 2>;
 869 def ADD  : ArithLogicR<"add", CPURegsOpnd>, ADD_FM<0, 0x20>;
 870 def SUB  : ArithLogicR<"sub", CPURegsOpnd>, ADD_FM<0, 0x22>;
 871 def SLT  : SetCC_R<"slt", setlt, CPURegs>, ADD_FM<0, 0x2a>;
 872 def SLTu : SetCC_R<"sltu", setult, CPURegs>, ADD_FM<0, 0x2b>;
 873 def AND  : ArithLogicR<"and", CPURegsOpnd, 1, IIAlu, and>, ADD_FM<0, 0x24>;
 874 def OR   : ArithLogicR<"or", CPURegsOpnd, 1, IIAlu, or>, ADD_FM<0, 0x25>;
 875 def XOR  : ArithLogicR<"xor", CPURegsOpnd, 1, IIAlu, xor>, ADD_FM<0, 0x26>;
 876 def NOR  : LogicNOR<"nor", CPURegsOpnd>, ADD_FM<0, 0x27>;
 877
 878 /// Shift Instructions
 879 def SLL  : shift_rotate_imm<"sll", shamt, CPURegsOpnd, shl, immZExt5>,
 880            SRA_FM<0, 0>;
 881 def SRL  : shift_rotate_imm<"srl", shamt, CPURegsOpnd, srl, immZExt5>,
 882            SRA_FM<2, 0>;
 883 def SRA  : shift_rotate_imm<"sra", shamt, CPURegsOpnd, sra, immZExt5>,
 884            SRA_FM<3, 0>;
 885 def SLLV : shift_rotate_reg<"sllv", CPURegsOpnd, shl>, SRLV_FM<4, 0>;
 886 def SRLV : shift_rotate_reg<"srlv", CPURegsOpnd, srl>, SRLV_FM<6, 0>;
 887 def SRAV : shift_rotate_reg<"srav", CPURegsOpnd, sra>, SRLV_FM<7, 0>;
 888
 889 // Rotate Instructions
 890 let Predicates = [HasMips32r2, HasStdEnc] in {
 891   def ROTR  : shift_rotate_imm<"rotr", shamt, CPURegsOpnd, rotr, immZExt5>,
 892               SRA_FM<2, 1>;
 893   def ROTRV : shift_rotate_reg<"rotrv", CPURegsOpnd, rotr>, SRLV_FM<6, 1>;
 894 }
 895
 896 /// Load and Store Instructions
 897 ///  aligned
 898 defm LB  : LoadM<"lb", CPURegs, sextloadi8>, LW_FM<0x20>;
 899 defm LBu : LoadM<"lbu", CPURegs, zextloadi8, addrDefault>, LW_FM<0x24>;
 900 defm LH  : LoadM<"lh", CPURegs, sextloadi16, addrDefault>, LW_FM<0x21>;
 901 defm LHu : LoadM<"lhu", CPURegs, zextloadi16>, LW_FM<0x25>;
 902 defm LW  : LoadM<"lw", CPURegs, load, addrDefault>, LW_FM<0x23>;
 903 defm SB  : StoreM<"sb", CPURegs, truncstorei8>, LW_FM<0x28>;
 904 defm SH  : StoreM<"sh", CPURegs, truncstorei16>, LW_FM<0x29>;
 905 defm SW  : StoreM<"sw", CPURegs, store>, LW_FM<0x2b>;
 906
 907 /// load/store left/right
 908 defm LWL : LoadLeftRightM<"lwl", MipsLWL, CPURegs>, LW_FM<0x22>;
 909 defm LWR : LoadLeftRightM<"lwr", MipsLWR, CPURegs>, LW_FM<0x26>;
 910 defm SWL : StoreLeftRightM<"swl", MipsSWL, CPURegs>, LW_FM<0x2a>;
 911 defm SWR : StoreLeftRightM<"swr", MipsSWR, CPURegs>, LW_FM<0x2e>;
 912
 913 def SYNC : SYNC_FT, SYNC_FM;
 914
 915 /// Load-linked, Store-conditional
 916 let Predicates = [NotN64, HasStdEnc] in {
 917   def LL : LLBase<"ll", CPURegsOpnd, mem>, LW_FM<0x30>;
 918   def SC : SCBase<"sc", CPURegsOpnd, mem>, LW_FM<0x38>;
 919 }
 920
 921 let Predicates = [IsN64, HasStdEnc], DecoderNamespace = "Mips64" in {
 922   def LL_P8 : LLBase<"ll", CPURegsOpnd, mem64>, LW_FM<0x30>;
 923   def SC_P8 : SCBase<"sc", CPURegsOpnd, mem64>, LW_FM<0x38>;
 924 }
 925
 926 /// Jump and Branch Instructions
 927 def J       : JumpFJ<jmptarget, "j", br, bb>, FJ<2>,
 928               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
 929 def JR      : IndirectBranch<CPURegs>, MTLO_FM<8>;
 930 def B       : UncondBranch<"b">, B_FM;
 931 def BEQ     : CBranch<"beq", seteq, CPURegs>, BEQ_FM<4>;
 932 def BNE     : CBranch<"bne", setne, CPURegs>, BEQ_FM<5>;
 933 def BGEZ    : CBranchZero<"bgez", setge, CPURegs>, BGEZ_FM<1, 1>;
 934 def BGTZ    : CBranchZero<"bgtz", setgt, CPURegs>, BGEZ_FM<7, 0>;
 935 def BLEZ    : CBranchZero<"blez", setle, CPURegs>, BGEZ_FM<6, 0>;
 936 def BLTZ    : CBranchZero<"bltz", setlt, CPURegs>, BGEZ_FM<1, 0>;
 937
 938 def BAL_BR: BAL_FT, BAL_FM;
 939
 940 def JAL  : JumpLink<"jal">, FJ<3>;
 941 def JALR : JumpLinkReg<"jalr", CPURegs>, JALR_FM;
 942 def JALRPseudo : JumpLinkRegPseudo<CPURegs, JALR, RA>;
 943 def BGEZAL : BGEZAL_FT<"bgezal", CPURegsOpnd>, BGEZAL_FM<0x11>;
 944 def BLTZAL : BGEZAL_FT<"bltzal", CPURegsOpnd>, BGEZAL_FM<0x10>;
 945 def TAILCALL : JumpFJ<calltarget, "j", MipsTailCall, imm>, FJ<2>, IsTailCall;
 946 def TAILCALL_R : JumpFR<CPURegs, MipsTailCall>, MTLO_FM<8>, IsTailCall;
 947
 948 def RET : RetBase<CPURegs>, MTLO_FM<8>;
 949
 950 // Exception handling related node and instructions.
 951 // The conversion sequence is:
 952 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
 953 // MIPSeh_return -> (stack change + indirect branch)
 954 //
 955 // MIPSeh_return takes the place of regular return instruction
 956 // but takes two arguments (V1, V0) which are used for storing
 957 // the offset and return address respectively.
 958 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
 959
 960 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
 961                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 962
 963 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 964   def MIPSeh_return32 : MipsPseudo<(outs), (ins CPURegs:$spoff, CPURegs:$dst),
 965                                 [(MIPSehret CPURegs:$spoff, CPURegs:$dst)]>;
 966   def MIPSeh_return64 : MipsPseudo<(outs), (ins CPU64Regs:$spoff,
 967                                                 CPU64Regs:$dst),
 968                                 [(MIPSehret CPU64Regs:$spoff, CPU64Regs:$dst)]>;
 969 }
 970
 971 /// Multiply and Divide Instructions.
 972 def MULT  : Mult<"mult", IIImul, CPURegsOpnd, [HI, LO]>, MULT_FM<0, 0x18>;
 973 def MULTu : Mult<"multu", IIImul, CPURegsOpnd, [HI, LO]>, MULT_FM<0, 0x19>;
 974 def PseudoMULT  : MultDivPseudo<MULT, ACRegs, CPURegsOpnd, MipsMult, IIImul>;
 975 def PseudoMULTu : MultDivPseudo<MULTu, ACRegs, CPURegsOpnd, MipsMultu, IIImul>;
 976 def SDIV  : Div<"div", IIIdiv, CPURegsOpnd, [HI, LO]>, MULT_FM<0, 0x1a>;
 977 def UDIV  : Div<"divu", IIIdiv, CPURegsOpnd, [HI, LO]>, MULT_FM<0, 0x1b>;
 978 def PseudoSDIV : MultDivPseudo<SDIV, ACRegs, CPURegsOpnd, MipsDivRem, IIIdiv, 0>;
 979 def PseudoUDIV : MultDivPseudo<UDIV, ACRegs, CPURegsOpnd, MipsDivRemU, IIIdiv,
 980                                0>;
 981
 982 def MTHI : MoveToLOHI<"mthi", CPURegs, [HI]>, MTLO_FM<0x11>;
 983 def MTLO : MoveToLOHI<"mtlo", CPURegs, [LO]>, MTLO_FM<0x13>;
 984 def MFHI : MoveFromLOHI<"mfhi", CPURegs, [HI]>, MFLO_FM<0x10>;
 985 def MFLO : MoveFromLOHI<"mflo", CPURegs, [LO]>, MFLO_FM<0x12>;
 986
 987 /// Sign Ext In Register Instructions.
 988 def SEB : SignExtInReg<"seb", i8, CPURegs>, SEB_FM<0x10, 0x20>;
 989 def SEH : SignExtInReg<"seh", i16, CPURegs>, SEB_FM<0x18, 0x20>;
 990
 991 /// Count Leading
 992 def CLZ : CountLeading0<"clz", CPURegsOpnd>, CLO_FM<0x20>;
 993 def CLO : CountLeading1<"clo", CPURegsOpnd>, CLO_FM<0x21>;
 994
 995 /// Word Swap Bytes Within Halfwords
 996 def WSBH : SubwordSwap<"wsbh", CPURegsOpnd>, SEB_FM<2, 0x20>;
 997
 998 /// No operation.
 999 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1000
1001 // FrameIndexes are legalized when they are operands from load/store
1002 // instructions. The same not happens for stack address copies, so an
1003 // add op with mem ComplexPattern is used and the stack address copy
1004 // can be matched. It's similar to Sparc LEA_ADDRi
1005 def LEA_ADDiu : EffectiveAddress<"addiu", CPURegs, mem_ea>, LW_FM<9>;
1006
1007 // MADD*/MSUB*
1008 def MADD  : MArithR<"madd", 1>, MULT_FM<0x1c, 0>;
1009 def MADDU : MArithR<"maddu", 1>, MULT_FM<0x1c, 1>;
1010 def MSUB  : MArithR<"msub">, MULT_FM<0x1c, 4>;
1011 def MSUBU : MArithR<"msubu">, MULT_FM<0x1c, 5>;
1012 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd>;
1013 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu>;
1014 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub>;
1015 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu>;
1016
1017 def RDHWR : ReadHardware<CPURegs, HWRegsOpnd>, RDHWR_FM;
1018
1019 def EXT : ExtBase<"ext", CPURegsOpnd>, EXT_FM<0>;
1020 def INS : InsBase<"ins", CPURegsOpnd>, EXT_FM<4>;
1021
1022 /// Move Control Registers From/To CPU Registers
1023 def MFC0_3OP : MFC3OP<(outs CPURegsOpnd:$rt),
1024                       (ins CPURegsOpnd:$rd, uimm16:$sel),
1025                       "mfc0\t$rt, $rd, $sel">, MFC3OP_FM<0x10, 0>;
1026
1027 def MTC0_3OP : MFC3OP<(outs CPURegsOpnd:$rd, uimm16:$sel),
1028                       (ins CPURegsOpnd:$rt),
1029                       "mtc0\t$rt, $rd, $sel">, MFC3OP_FM<0x10, 4>;
1030
1031 def MFC2_3OP : MFC3OP<(outs CPURegsOpnd:$rt),
1032                       (ins CPURegsOpnd:$rd, uimm16:$sel),
1033                       "mfc2\t$rt, $rd, $sel">, MFC3OP_FM<0x12, 0>;
1034
1035 def MTC2_3OP : MFC3OP<(outs CPURegsOpnd:$rd, uimm16:$sel),
1036                       (ins CPURegsOpnd:$rt),
1037                       "mtc2\t$rt, $rd, $sel">, MFC3OP_FM<0x12, 4>;
1038
1039 //===----------------------------------------------------------------------===//
1040 // Instruction aliases
1041 //===----------------------------------------------------------------------===//
1042 def : InstAlias<"move $dst, $src",
1043                 (ADDu CPURegsOpnd:$dst, CPURegsOpnd:$src,ZERO), 1>,
1044       Requires<[NotMips64]>;
1045 def : InstAlias<"move $dst, $src",
1046                 (OR CPURegsOpnd:$dst, CPURegsOpnd:$src,ZERO), 1>,
1047       Requires<[NotMips64]>;
1048 def : InstAlias<"bal $offset", (BGEZAL RA, brtarget:$offset), 1>;
1049 def : InstAlias<"addu $rs, $rt, $imm",
1050                 (ADDiu CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm), 0>;
1051 def : InstAlias<"add $rs, $rt, $imm",
1052                 (ADDi CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm), 0>;
1053 def : InstAlias<"and $rs, $rt, $imm",
1054                 (ANDi CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm), 0>;
1055 def : InstAlias<"j $rs", (JR CPURegs:$rs), 0>,
1056       Requires<[NotMips64]>;
1057 def : InstAlias<"jalr $rs", (JALR RA, CPURegs:$rs)>, Requires<[NotMips64]>;
1058 def : InstAlias<"jal $rs", (JALR RA, CPURegs:$rs), 0>, Requires<[NotMips64]>;
1059 def : InstAlias<"jal $rd,$rs", (JALR CPURegs:$rd, CPURegs:$rs), 0>,
1060                  Requires<[NotMips64]>;
1061 def : InstAlias<"not $rt, $rs",
1062                 (NOR CPURegsOpnd:$rt, CPURegsOpnd:$rs, ZERO), 1>;
1063 def : InstAlias<"neg $rt, $rs",
1064                 (SUB CPURegsOpnd:$rt, ZERO, CPURegsOpnd:$rs), 1>;
1065 def : InstAlias<"negu $rt, $rs",
1066                 (SUBu CPURegsOpnd:$rt, ZERO, CPURegsOpnd:$rs), 1>;
1067 def : InstAlias<"slt $rs, $rt, $imm",
1068                 (SLTi CPURegsOpnd:$rs, CPURegs:$rt, simm16:$imm), 0>;
1069 def : InstAlias<"xor $rs, $rt, $imm",
1070                 (XORi CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm), 0>,
1071       Requires<[NotMips64]>;
1072 def : InstAlias<"or $rs, $rt, $imm",
1073                 (ORi CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm), 0>,
1074                  Requires<[NotMips64]>;
1075 def : InstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1076 def : InstAlias<"mfc0 $rt, $rd",
1077                 (MFC0_3OP CPURegsOpnd:$rt, CPURegsOpnd:$rd, 0), 0>;
1078 def : InstAlias<"mtc0 $rt, $rd",
1079                 (MTC0_3OP CPURegsOpnd:$rd, 0, CPURegsOpnd:$rt), 0>;
1080 def : InstAlias<"mfc2 $rt, $rd",
1081                 (MFC2_3OP CPURegsOpnd:$rt, CPURegsOpnd:$rd, 0), 0>;
1082 def : InstAlias<"mtc2 $rt, $rd",
1083                 (MTC2_3OP CPURegsOpnd:$rd, 0, CPURegsOpnd:$rt), 0>;
1084
1085 //===----------------------------------------------------------------------===//
1086 // Assembler Pseudo Instructions
1087 //===----------------------------------------------------------------------===//
1088
1089 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1090   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1091                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1092 def LoadImm32Reg : LoadImm32<"li", shamt,CPURegsOpnd>;
1093
1094 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1095   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1096                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1097 def LoadAddr32Reg : LoadAddress<"la", mem, CPURegsOpnd>;
1098
1099 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1100   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1101                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1102 def LoadAddr32Imm : LoadAddressImm<"la", shamt,CPURegsOpnd>;
1103
1104
1105
1106 //===----------------------------------------------------------------------===//
1107 //  Arbitrary patterns that map to one or more instructions
1108 //===----------------------------------------------------------------------===//
1109
1110 // Load/store pattern templates.
1111 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1112   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1113
1114 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1115   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1116
1117 // Small immediates
1118 def : MipsPat<(i32 immSExt16:$in),
1119               (ADDiu ZERO, imm:$in)>;
1120 def : MipsPat<(i32 immZExt16:$in),
1121               (ORi ZERO, imm:$in)>;
1122 def : MipsPat<(i32 immLow16Zero:$in),
1123               (LUi (HI16 imm:$in))>;
1124
1125 // Arbitrary immediates
1126 def : MipsPat<(i32 imm:$imm),
1127           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1128
1129 // Carry MipsPatterns
1130 def : MipsPat<(subc CPURegs:$lhs, CPURegs:$rhs),
1131               (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
1132 let Predicates = [HasStdEnc, NotDSP] in {
1133   def : MipsPat<(addc CPURegs:$lhs, CPURegs:$rhs),
1134                 (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
1135   def : MipsPat<(addc  CPURegs:$src, immSExt16:$imm),
1136                 (ADDiu CPURegs:$src, imm:$imm)>;
1137 }
1138
1139 // Call
1140 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1141               (JAL tglobaladdr:$dst)>;
1142 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1143               (JAL texternalsym:$dst)>;
1144 //def : MipsPat<(MipsJmpLink CPURegs:$dst),
1145 //              (JALR CPURegs:$dst)>;
1146
1147 // Tail call
1148 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1149               (TAILCALL tglobaladdr:$dst)>;
1150 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1151               (TAILCALL texternalsym:$dst)>;
1152 // hi/lo relocs
1153 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1154 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1155 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1156 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1157 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1158 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1159
1160 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1161 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1162 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1163 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1164 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1165 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1166
1167 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
1168               (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
1169 def : MipsPat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
1170               (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
1171 def : MipsPat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1172               (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1173 def : MipsPat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1174               (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1175 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1176               (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1177
1178 // gp_rel relocs
1179 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1180               (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1181 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1182               (ADDiu CPURegs:$gp, tconstpool:$in)>;
1183
1184 // wrapper_pic
1185 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1186       MipsPat<(MipsWrapper RC:$gp, node:$in),
1187               (ADDiuOp RC:$gp, node:$in)>;
1188
1189 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1190 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1191 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1192 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1193 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1194 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1195
1196 // Mips does not have "not", so we expand our way
1197 def : MipsPat<(not CPURegs:$in),
1198               (NOR CPURegsOpnd:$in, ZERO)>;
1199
1200 // extended loads
1201 let Predicates = [NotN64, HasStdEnc] in {
1202   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1203   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1204   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1205 }
1206 let Predicates = [IsN64, HasStdEnc] in {
1207   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1208   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1209   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu_P8 addr:$src)>;
1210 }
1211
1212 // peepholes
1213 let Predicates = [NotN64, HasStdEnc] in {
1214   def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1215 }
1216 let Predicates = [IsN64, HasStdEnc] in {
1217   def : MipsPat<(store (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1218 }
1219
1220 // brcond patterns
1221 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1222                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1223                       Instruction SLTiuOp, Register ZEROReg> {
1224 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1225               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1226 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1227               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1228
1229 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1230               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1231 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1232               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1233 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1234               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1235 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1236               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1237
1238 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1239               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1240 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1241               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1242
1243 def : MipsPat<(brcond RC:$cond, bb:$dst),
1244               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1245 }
1246
1247 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1248
1249 // setcc patterns
1250 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1251                      Instruction SLTuOp, Register ZEROReg> {
1252   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1253                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1254   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1255                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1256 }
1257
1258 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1259   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1260                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1261   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1262                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1263 }
1264
1265 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1266   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1267                 (SLTOp RC:$rhs, RC:$lhs)>;
1268   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1269                 (SLTuOp RC:$rhs, RC:$lhs)>;
1270 }
1271
1272 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1273   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1274                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1275   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1276                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1277 }
1278
1279 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1280                         Instruction SLTiuOp> {
1281   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1282                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1283   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1284                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1285 }
1286
1287 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1288 defm : SetlePats<CPURegs, SLT, SLTu>;
1289 defm : SetgtPats<CPURegs, SLT, SLTu>;
1290 defm : SetgePats<CPURegs, SLT, SLTu>;
1291 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1292
1293 // bswap pattern
1294 def : MipsPat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1295
1296 // mflo/hi patterns.
1297 def : MipsPat<(i32 (ExtractLOHI ACRegs:$ac, imm:$lohi_idx)),
1298               (EXTRACT_SUBREG ACRegs:$ac, imm:$lohi_idx)>;
1299
1300 // Load halfword/word patterns.
1301 let AddedComplexity = 40 in {
1302   let Predicates = [NotN64, HasStdEnc] in {
1303     def : LoadRegImmPat<LBu, i32, zextloadi8>;
1304     def : LoadRegImmPat<LH, i32, sextloadi16>;
1305     def : LoadRegImmPat<LW, i32, load>;
1306   }
1307   let Predicates = [IsN64, HasStdEnc] in {
1308     def : LoadRegImmPat<LBu_P8, i32, zextloadi8>;
1309     def : LoadRegImmPat<LH_P8, i32, sextloadi16>;
1310     def : LoadRegImmPat<LW_P8, i32, load>;
1311   }
1312 }
1313
1314 //===----------------------------------------------------------------------===//
1315 // Floating Point Support
1316 //===----------------------------------------------------------------------===//
1317
1318 include "MipsInstrFPU.td"
1319 include "Mips64InstrInfo.td"
1320 include "MipsCondMov.td"
1321
1322 //
1323 // Mips16
1324
1325 include "Mips16InstrFormats.td"
1326 include "Mips16InstrInfo.td"
1327
1328 // DSP
1329 include "MipsDSPInstrFormats.td"
1330 include "MipsDSPInstrInfo.td"
1331