lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MipsMAddMSub     : SDTypeProfile<0, 4,
  27                                          [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>,
  28                                           SDTCisSameAs<1, 2>,
  29                                           SDTCisSameAs<2, 3>]>;
  30 def SDT_MipsDivRem       : SDTypeProfile<0, 2,
  31                                          [SDTCisInt<0>,
  32                                           SDTCisSameAs<0, 1>]>;
  33
  34 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  35
  36 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  37
  38 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  39                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  40 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  42                                    SDTCisSameAs<0, 4>]>;
  43
  44 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  45                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  46                                     SDTCisSameAs<0, 2>]>;
  47
  48 // Call
  49 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  50                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  51                           SDNPVariadic]>;
  52
  53 // Tail call
  54 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  55                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  56
  57 // Hi and Lo nodes are used to handle global addresses. Used on
  58 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  59 // static model. (nothing to do with Mips Registers Hi and Lo)
  60 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  61 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  62 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  63
  64 // TlsGd node is used to handle General Dynamic TLS
  65 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  66
  67 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  68 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  69 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  70
  71 // Thread pointer
  72 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  73
  74 // Return
  75 def MipsRet : SDNode<"MipsISD::Ret", SDTNone, [SDNPHasChain, SDNPOptInGlue]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  79                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  81                            [SDNPHasChain, SDNPSideEffect,
  82                             SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 // MAdd*/MSub* nodes
  85 def MipsMAdd      : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub,
  86                            [SDNPOptInGlue, SDNPOutGlue]>;
  87 def MipsMAddu     : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub,
  88                            [SDNPOptInGlue, SDNPOutGlue]>;
  89 def MipsMSub      : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub,
  90                            [SDNPOptInGlue, SDNPOutGlue]>;
  91 def MipsMSubu     : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub,
  92                            [SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 // DivRem(u) nodes
  95 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsDivRem,
  96                            [SDNPOutGlue]>;
  97 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsDivRem,
  98                            [SDNPOutGlue]>;
  99
 100 // Target constant nodes that are not part of any isel patterns and remain
 101 // unchanged can cause instructions with illegal operands to be emitted.
 102 // Wrapper node patterns give the instruction selector a chance to replace
 103 // target constant nodes that would otherwise remain unchanged with ADDiu
 104 // nodes. Without these wrapper node patterns, the following conditional move
 105 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 106 // compiled:
 107 //  movn  %got(d)($gp), %got(c)($gp), $4
 108 // This instruction is illegal since movn can take only register operands.
 109
 110 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 111
 112 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 113
 114 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 115 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 116
 117 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 118                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 119 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 120                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 121 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 122                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 123 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 124                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 125 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 126                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 127 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 128                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 129 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 130                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 131 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 132                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 133
 134 //===----------------------------------------------------------------------===//
 135 // Mips Instruction Predicate Definitions.
 136 //===----------------------------------------------------------------------===//
 137 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 138                       AssemblerPredicate<"FeatureSEInReg">;
 139 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 140                       AssemblerPredicate<"FeatureBitCount">;
 141 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 142                       AssemblerPredicate<"FeatureSwap">;
 143 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 144                       AssemblerPredicate<"FeatureCondMov">;
 145 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 146                       AssemblerPredicate<"FeatureFPIdx">;
 147 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 148                       AssemblerPredicate<"FeatureMips32">;
 149 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 150                       AssemblerPredicate<"FeatureMips32r2">;
 151 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 152                       AssemblerPredicate<"FeatureMips64">;
 153 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 154                       AssemblerPredicate<"!FeatureMips64">;
 155 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 156                       AssemblerPredicate<"FeatureMips64r2">;
 157 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 158                       AssemblerPredicate<"FeatureN64">;
 159 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 160                       AssemblerPredicate<"!FeatureN64">;
 161 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 162                       AssemblerPredicate<"FeatureMips16">;
 163 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 164                       AssemblerPredicate<"FeatureMips32">;
 165 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 168                       AssemblerPredicate<"FeatureMips32">;
 169 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 170                       AssemblerPredicate<"!FeatureMips16">;
 171
 172 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 173   let Predicates = [HasStdEnc];
 174 }
 175
 176 class IsCommutable {
 177   bit isCommutable = 1;
 178 }
 179
 180 class IsBranch {
 181   bit isBranch = 1;
 182 }
 183
 184 class IsReturn {
 185   bit isReturn = 1;
 186 }
 187
 188 class IsCall {
 189   bit isCall = 1;
 190 }
 191
 192 class IsTailCall {
 193   bit isCall = 1;
 194   bit isTerminator = 1;
 195   bit isReturn = 1;
 196   bit isBarrier = 1;
 197   bit hasExtraSrcRegAllocReq = 1;
 198   bit isCodeGenOnly = 1;
 199 }
 200
 201 class IsAsCheapAsAMove {
 202   bit isAsCheapAsAMove = 1;
 203 }
 204
 205 class NeverHasSideEffects {
 206   bit neverHasSideEffects = 1;
 207 }
 208
 209 //===----------------------------------------------------------------------===//
 210 // Instruction format superclass
 211 //===----------------------------------------------------------------------===//
 212
 213 include "MipsInstrFormats.td"
 214
 215 //===----------------------------------------------------------------------===//
 216 // Mips Operand, Complex Patterns and Transformations Definitions.
 217 //===----------------------------------------------------------------------===//
 218
 219 // Instruction operand types
 220 def jmptarget   : Operand<OtherVT> {
 221   let EncoderMethod = "getJumpTargetOpValue";
 222 }
 223 def brtarget    : Operand<OtherVT> {
 224   let EncoderMethod = "getBranchTargetOpValue";
 225   let OperandType = "OPERAND_PCREL";
 226   let DecoderMethod = "DecodeBranchTarget";
 227 }
 228 def calltarget  : Operand<iPTR> {
 229   let EncoderMethod = "getJumpTargetOpValue";
 230 }
 231 def calltarget64: Operand<i64>;
 232 def simm16      : Operand<i32> {
 233   let DecoderMethod= "DecodeSimm16";
 234 }
 235 def simm16_64   : Operand<i64>;
 236 def shamt       : Operand<i32>;
 237
 238 // Unsigned Operand
 239 def uimm16      : Operand<i32> {
 240   let PrintMethod = "printUnsignedImm";
 241 }
 242
 243 def MipsMemAsmOperand : AsmOperandClass {
 244   let Name = "Mem";
 245   let ParserMethod = "parseMemOperand";
 246 }
 247
 248 // Address operand
 249 def mem : Operand<i32> {
 250   let PrintMethod = "printMemOperand";
 251   let MIOperandInfo = (ops CPURegs, simm16);
 252   let EncoderMethod = "getMemEncoding";
 253   let ParserMatchClass = MipsMemAsmOperand;
 254 }
 255
 256 def mem64 : Operand<i64> {
 257   let PrintMethod = "printMemOperand";
 258   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 259   let EncoderMethod = "getMemEncoding";
 260   let ParserMatchClass = MipsMemAsmOperand;
 261 }
 262
 263 def mem_ea : Operand<i32> {
 264   let PrintMethod = "printMemOperandEA";
 265   let MIOperandInfo = (ops CPURegs, simm16);
 266   let EncoderMethod = "getMemEncoding";
 267 }
 268
 269 def mem_ea_64 : Operand<i64> {
 270   let PrintMethod = "printMemOperandEA";
 271   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 272   let EncoderMethod = "getMemEncoding";
 273 }
 274
 275 // size operand of ext instruction
 276 def size_ext : Operand<i32> {
 277   let EncoderMethod = "getSizeExtEncoding";
 278   let DecoderMethod = "DecodeExtSize";
 279 }
 280
 281 // size operand of ins instruction
 282 def size_ins : Operand<i32> {
 283   let EncoderMethod = "getSizeInsEncoding";
 284   let DecoderMethod = "DecodeInsSize";
 285 }
 286
 287 // Transformation Function - get the lower 16 bits.
 288 def LO16 : SDNodeXForm<imm, [{
 289   return getImm(N, N->getZExtValue() & 0xFFFF);
 290 }]>;
 291
 292 // Transformation Function - get the higher 16 bits.
 293 def HI16 : SDNodeXForm<imm, [{
 294   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 295 }]>;
 296
 297 // Node immediate fits as 16-bit sign extended on target immediate.
 298 // e.g. addi, andi
 299 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 300
 301 // Node immediate fits as 15-bit sign extended on target immediate.
 302 // e.g. addi, andi
 303 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 304
 305 // Node immediate fits as 16-bit zero extended on target immediate.
 306 // The LO16 param means that only the lower 16 bits of the node
 307 // immediate are caught.
 308 // e.g. addiu, sltiu
 309 def immZExt16  : PatLeaf<(imm), [{
 310   if (N->getValueType(0) == MVT::i32)
 311     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 312   else
 313     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 314 }], LO16>;
 315
 316 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 317 def immLow16Zero : PatLeaf<(imm), [{
 318   int64_t Val = N->getSExtValue();
 319   return isInt<32>(Val) && !(Val & 0xffff);
 320 }]>;
 321
 322 // shamt field must fit in 5 bits.
 323 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 324
 325 // Mips Address Mode! SDNode frameindex could possibily be a match
 326 // since load and store instructions from stack used it.
 327 def addr :
 328   ComplexPattern<iPTR, 2, "SelectAddr", [frameindex], [SDNPWantParent]>;
 329
 330 //===----------------------------------------------------------------------===//
 331 // Instructions specific format
 332 //===----------------------------------------------------------------------===//
 333
 334 // Arithmetic and logical instructions with 3 register operands.
 335 class ArithLogicR<string opstr, RegisterClass RC, bit isComm = 0,
 336                   InstrItinClass Itin = NoItinerary,
 337                   SDPatternOperator OpNode = null_frag>:
 338   InstSE<(outs RC:$rd), (ins RC:$rs, RC:$rt),
 339          !strconcat(opstr, "\t$rd, $rs, $rt"),
 340          [(set RC:$rd, (OpNode RC:$rs, RC:$rt))], Itin, FrmR> {
 341   let isCommutable = isComm;
 342   let isReMaterializable = 1;
 343 }
 344
 345 // Arithmetic and logical instructions with 2 register operands.
 346 class ArithLogicI<string opstr, Operand Od, RegisterClass RC,
 347                   SDPatternOperator imm_type = null_frag,
 348                   SDPatternOperator OpNode = null_frag> :
 349   InstSE<(outs RC:$rt), (ins RC:$rs, Od:$imm16),
 350          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 351          [(set RC:$rt, (OpNode RC:$rs, imm_type:$imm16))], IIAlu, FrmI> {
 352   let isReMaterializable = 1;
 353 }
 354
 355 // Arithmetic Multiply ADD/SUB
 356 let rd = 0, shamt = 0, Defs = [HI, LO], Uses = [HI, LO] in
 357 class MArithR<bits<6> func, string instr_asm, SDNode op, bit isComm = 0> :
 358   FR<0x1c, func, (outs), (ins CPURegs:$rs, CPURegs:$rt),
 359      !strconcat(instr_asm, "\t$rs, $rt"),
 360      [(op CPURegs:$rs, CPURegs:$rt, LO, HI)], IIImul> {
 361   let rd = 0;
 362   let shamt = 0;
 363   let isCommutable = isComm;
 364 }
 365
 366 //  Logical
 367 class LogicNOR<string opstr, RegisterClass RC>:
 368   InstSE<(outs RC:$rd), (ins RC:$rs, RC:$rt),
 369          !strconcat(opstr, "\t$rd, $rs, $rt"),
 370          [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu, FrmR> {
 371   let isCommutable = 1;
 372 }
 373
 374 // Shifts
 375 class shift_rotate_imm<string opstr, PatFrag PF, Operand ImmOpnd,
 376                        RegisterClass RC, SDPatternOperator OpNode> :
 377   InstSE<(outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
 378          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 379          [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu, FrmR>;
 380
 381 // 32-bit shift instructions.
 382 class shift_rotate_imm32<string opstr, SDPatternOperator OpNode = null_frag> :
 383   shift_rotate_imm<opstr, immZExt5, shamt, CPURegs, OpNode>;
 384
 385 class shift_rotate_reg<string opstr, SDNode OpNode, RegisterClass RC>:
 386   InstSE<(outs RC:$rd), (ins CPURegs:$rs, RC:$rt),
 387          !strconcat(opstr, "\t$rd, $rt, $rs"),
 388          [(set RC:$rd, (OpNode RC:$rt, CPURegs:$rs))], IIAlu, FrmR>;
 389
 390 // Load Upper Imediate
 391 class LoadUpper<bits<6> op, string instr_asm, RegisterClass RC, Operand Imm>:
 392   FI<op, (outs RC:$rt), (ins Imm:$imm16),
 393      !strconcat(instr_asm, "\t$rt, $imm16"), [], IIAlu>, IsAsCheapAsAMove {
 394   let rs = 0;
 395   let neverHasSideEffects = 1;
 396   let isReMaterializable = 1;
 397 }
 398
 399 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
 400           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
 401   bits<21> addr;
 402   let Inst{25-21} = addr{20-16};
 403   let Inst{15-0}  = addr{15-0};
 404   let DecoderMethod = "DecodeMem";
 405 }
 406
 407 // Memory Load/Store
 408 let canFoldAsLoad = 1 in
 409 class LoadM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 410             Operand MemOpnd, bit Pseudo>:
 411   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr),
 412      !strconcat(instr_asm, "\t$rt, $addr"),
 413      [(set RC:$rt, (OpNode addr:$addr))], IILoad> {
 414   let isPseudo = Pseudo;
 415 }
 416
 417 class StoreM<bits<6> op, string instr_asm, PatFrag OpNode, RegisterClass RC,
 418              Operand MemOpnd, bit Pseudo>:
 419   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 420      !strconcat(instr_asm, "\t$rt, $addr"),
 421      [(OpNode RC:$rt, addr:$addr)], IIStore> {
 422   let isPseudo = Pseudo;
 423 }
 424
 425 // 32-bit load.
 426 multiclass LoadM32<bits<6> op, string instr_asm, PatFrag OpNode,
 427                    bit Pseudo = 0> {
 428   def #NAME# : LoadM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 429                Requires<[NotN64, HasStdEnc]>;
 430   def _P8    : LoadM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 431                Requires<[IsN64, HasStdEnc]> {
 432     let DecoderNamespace = "Mips64";
 433     let isCodeGenOnly = 1;
 434   }
 435 }
 436
 437 // 64-bit load.
 438 multiclass LoadM64<bits<6> op, string instr_asm, PatFrag OpNode,
 439                    bit Pseudo = 0> {
 440   def #NAME# : LoadM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 441                Requires<[NotN64, HasStdEnc]>;
 442   def _P8    : LoadM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 443                Requires<[IsN64, HasStdEnc]> {
 444     let DecoderNamespace = "Mips64";
 445     let isCodeGenOnly = 1;
 446   }
 447 }
 448
 449 // 32-bit store.
 450 multiclass StoreM32<bits<6> op, string instr_asm, PatFrag OpNode,
 451                     bit Pseudo = 0> {
 452   def #NAME# : StoreM<op, instr_asm, OpNode, CPURegs, mem, Pseudo>,
 453                Requires<[NotN64, HasStdEnc]>;
 454   def _P8    : StoreM<op, instr_asm, OpNode, CPURegs, mem64, Pseudo>,
 455                Requires<[IsN64, HasStdEnc]> {
 456     let DecoderNamespace = "Mips64";
 457     let isCodeGenOnly = 1;
 458   }
 459 }
 460
 461 // 64-bit store.
 462 multiclass StoreM64<bits<6> op, string instr_asm, PatFrag OpNode,
 463                     bit Pseudo = 0> {
 464   def #NAME# : StoreM<op, instr_asm, OpNode, CPU64Regs, mem, Pseudo>,
 465                Requires<[NotN64, HasStdEnc]>;
 466   def _P8    : StoreM<op, instr_asm, OpNode, CPU64Regs, mem64, Pseudo>,
 467                Requires<[IsN64, HasStdEnc]> {
 468     let DecoderNamespace = "Mips64";
 469     let isCodeGenOnly = 1;
 470   }
 471 }
 472
 473 // Load/Store Left/Right
 474 let canFoldAsLoad = 1 in
 475 class LoadLeftRight<bits<6> op, string instr_asm, SDNode OpNode,
 476                     RegisterClass RC, Operand MemOpnd> :
 477   FMem<op, (outs RC:$rt), (ins MemOpnd:$addr, RC:$src),
 478        !strconcat(instr_asm, "\t$rt, $addr"),
 479        [(set RC:$rt, (OpNode addr:$addr, RC:$src))], IILoad> {
 480   string Constraints = "$src = $rt";
 481 }
 482
 483 class StoreLeftRight<bits<6> op, string instr_asm, SDNode OpNode,
 484                      RegisterClass RC, Operand MemOpnd>:
 485   FMem<op, (outs), (ins RC:$rt, MemOpnd:$addr),
 486        !strconcat(instr_asm, "\t$rt, $addr"), [(OpNode RC:$rt, addr:$addr)],
 487        IIStore>;
 488
 489 // 32-bit load left/right.
 490 multiclass LoadLeftRightM32<bits<6> op, string instr_asm, SDNode OpNode> {
 491   def #NAME# : LoadLeftRight<op, instr_asm, OpNode, CPURegs, mem>,
 492                Requires<[NotN64, HasStdEnc]>;
 493   def _P8    : LoadLeftRight<op, instr_asm, OpNode, CPURegs, mem64>,
 494                Requires<[IsN64, HasStdEnc]> {
 495     let DecoderNamespace = "Mips64";
 496     let isCodeGenOnly = 1;
 497   }
 498 }
 499
 500 // 64-bit load left/right.
 501 multiclass LoadLeftRightM64<bits<6> op, string instr_asm, SDNode OpNode> {
 502   def #NAME# : LoadLeftRight<op, instr_asm, OpNode, CPU64Regs, mem>,
 503                Requires<[NotN64, HasStdEnc]>;
 504   def _P8    : LoadLeftRight<op, instr_asm, OpNode, CPU64Regs, mem64>,
 505                Requires<[IsN64, HasStdEnc]> {
 506     let DecoderNamespace = "Mips64";
 507     let isCodeGenOnly = 1;
 508   }
 509 }
 510
 511 // 32-bit store left/right.
 512 multiclass StoreLeftRightM32<bits<6> op, string instr_asm, SDNode OpNode> {
 513   def #NAME# : StoreLeftRight<op, instr_asm, OpNode, CPURegs, mem>,
 514                Requires<[NotN64, HasStdEnc]>;
 515   def _P8    : StoreLeftRight<op, instr_asm, OpNode, CPURegs, mem64>,
 516                Requires<[IsN64, HasStdEnc]> {
 517     let DecoderNamespace = "Mips64";
 518     let isCodeGenOnly = 1;
 519   }
 520 }
 521
 522 // 64-bit store left/right.
 523 multiclass StoreLeftRightM64<bits<6> op, string instr_asm, SDNode OpNode> {
 524   def #NAME# : StoreLeftRight<op, instr_asm, OpNode, CPU64Regs, mem>,
 525                Requires<[NotN64, HasStdEnc]>;
 526   def _P8    : StoreLeftRight<op, instr_asm, OpNode, CPU64Regs, mem64>,
 527                Requires<[IsN64, HasStdEnc]> {
 528     let DecoderNamespace = "Mips64";
 529     let isCodeGenOnly = 1;
 530   }
 531 }
 532
 533 // Conditional Branch
 534 class CBranch<string opstr, PatFrag cond_op, RegisterClass RC> :
 535   InstSE<(outs), (ins RC:$rs, RC:$rt, brtarget:$offset),
 536          !strconcat(opstr, "\t$rs, $rt, $offset"),
 537          [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$offset)], IIBranch,
 538          FrmI> {
 539   let isBranch = 1;
 540   let isTerminator = 1;
 541   let hasDelaySlot = 1;
 542   let Defs = [AT];
 543 }
 544
 545 class CBranchZero<string opstr, PatFrag cond_op, RegisterClass RC> :
 546   InstSE<(outs), (ins RC:$rs, brtarget:$offset),
 547          !strconcat(opstr, "\t$rs, $offset"),
 548          [(brcond (i32 (cond_op RC:$rs, 0)), bb:$offset)], IIBranch, FrmI> {
 549   let isBranch = 1;
 550   let isTerminator = 1;
 551   let hasDelaySlot = 1;
 552   let Defs = [AT];
 553 }
 554
 555 // SetCC
 556 class SetCC_R<string opstr, PatFrag cond_op, RegisterClass RC> :
 557   InstSE<(outs CPURegs:$rd), (ins RC:$rs, RC:$rt),
 558          !strconcat(opstr, "\t$rd, $rs, $rt"),
 559          [(set CPURegs:$rd, (cond_op RC:$rs, RC:$rt))], IIAlu, FrmR>;
 560
 561 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 562               RegisterClass RC>:
 563   InstSE<(outs CPURegs:$rt), (ins RC:$rs, Od:$imm16),
 564          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 565          [(set CPURegs:$rt, (cond_op RC:$rs, imm_type:$imm16))], IIAlu, FrmI>;
 566
 567 // Jump
 568 class JumpFJ<bits<6> op, DAGOperand opnd, string instr_asm,
 569              SDPatternOperator operator, SDPatternOperator targetoperator>:
 570   FJ<op, (outs), (ins opnd:$target), !strconcat(instr_asm, "\t$target"),
 571      [(operator targetoperator:$target)], IIBranch> {
 572   let isTerminator=1;
 573   let isBarrier=1;
 574   let hasDelaySlot = 1;
 575   let DecoderMethod = "DecodeJumpTarget";
 576   let Defs = [AT];
 577 }
 578
 579 // Unconditional branch
 580 class UncondBranch<string opstr> :
 581   InstSE<(outs), (ins brtarget:$offset), !strconcat(opstr, "\t$offset"),
 582          [(br bb:$offset)], IIBranch, FrmI> {
 583   let isBranch = 1;
 584   let isTerminator = 1;
 585   let isBarrier = 1;
 586   let hasDelaySlot = 1;
 587   let Predicates = [RelocPIC, HasStdEnc];
 588   let Defs = [AT];
 589 }
 590
 591 // Base class for indirect branch and return instruction classes.
 592 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 593 class JumpFR<RegisterClass RC, SDPatternOperator operator = null_frag>:
 594   FR<0, 0x8, (outs), (ins RC:$rs), "jr\t$rs", [(operator RC:$rs)], IIBranch> {
 595   let rt = 0;
 596   let rd = 0;
 597   let shamt = 0;
 598 }
 599
 600 // Indirect branch
 601 class IndirectBranch<RegisterClass RC>: JumpFR<RC, brind> {
 602   let isBranch = 1;
 603   let isIndirectBranch = 1;
 604 }
 605
 606 // Return instruction
 607 class RetBase<RegisterClass RC>: JumpFR<RC> {
 608   let isReturn = 1;
 609   let isCodeGenOnly = 1;
 610   let hasCtrlDep = 1;
 611   let hasExtraSrcRegAllocReq = 1;
 612 }
 613
 614 // Jump and Link (Call)
 615 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 616   class JumpLink<bits<6> op, string instr_asm>:
 617     FJ<op, (outs), (ins calltarget:$target),
 618        !strconcat(instr_asm, "\t$target"), [(MipsJmpLink imm:$target)],
 619        IIBranch> {
 620        let DecoderMethod = "DecodeJumpTarget";
 621        }
 622
 623   class JumpLinkReg<bits<6> op, bits<6> func, string instr_asm,
 624                     RegisterClass RC>:
 625     FR<op, func, (outs), (ins RC:$rs),
 626        !strconcat(instr_asm, "\t$rs"), [(MipsJmpLink RC:$rs)], IIBranch> {
 627     let rt = 0;
 628     let rd = 31;
 629     let shamt = 0;
 630   }
 631
 632   class BranchLink<string instr_asm, bits<5> _rt, RegisterClass RC>:
 633     FI<0x1, (outs), (ins RC:$rs, brtarget:$imm16),
 634        !strconcat(instr_asm, "\t$rs, $imm16"), [], IIBranch> {
 635     let rt = _rt;
 636   }
 637 }
 638
 639 // Mul, Div
 640 class Mult<bits<6> func, string instr_asm, InstrItinClass itin,
 641            RegisterClass RC, list<Register> DefRegs>:
 642   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 643      !strconcat(instr_asm, "\t$rs, $rt"), [], itin> {
 644   let rd = 0;
 645   let shamt = 0;
 646   let isCommutable = 1;
 647   let Defs = DefRegs;
 648   let neverHasSideEffects = 1;
 649 }
 650
 651 class Mult32<bits<6> func, string instr_asm, InstrItinClass itin>:
 652   Mult<func, instr_asm, itin, CPURegs, [HI, LO]>;
 653
 654 class Div<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin,
 655           RegisterClass RC, list<Register> DefRegs>:
 656   FR<0x00, func, (outs), (ins RC:$rs, RC:$rt),
 657      !strconcat(instr_asm, "\t$$zero, $rs, $rt"),
 658      [(op RC:$rs, RC:$rt)], itin> {
 659   let rd = 0;
 660   let shamt = 0;
 661   let Defs = DefRegs;
 662 }
 663
 664 class Div32<SDNode op, bits<6> func, string instr_asm, InstrItinClass itin>:
 665   Div<op, func, instr_asm, itin, CPURegs, [HI, LO]>;
 666
 667 // Move from Hi/Lo
 668 class MoveFromLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 669                    list<Register> UseRegs>:
 670   FR<0x00, func, (outs RC:$rd), (ins),
 671      !strconcat(instr_asm, "\t$rd"), [], IIHiLo> {
 672   let rs = 0;
 673   let rt = 0;
 674   let shamt = 0;
 675   let Uses = UseRegs;
 676   let neverHasSideEffects = 1;
 677 }
 678
 679 class MoveToLOHI<bits<6> func, string instr_asm, RegisterClass RC,
 680                  list<Register> DefRegs>:
 681   FR<0x00, func, (outs), (ins RC:$rs),
 682      !strconcat(instr_asm, "\t$rs"), [], IIHiLo> {
 683   let rt = 0;
 684   let rd = 0;
 685   let shamt = 0;
 686   let Defs = DefRegs;
 687   let neverHasSideEffects = 1;
 688 }
 689
 690 class EffectiveAddress<bits<6> opc, string instr_asm, RegisterClass RC, Operand Mem> :
 691   FMem<opc, (outs RC:$rt), (ins Mem:$addr),
 692      instr_asm, [(set RC:$rt, addr:$addr)], IIAlu> {
 693  let isCodeGenOnly = 1;
 694 }
 695
 696 // Count Leading Ones/Zeros in Word
 697 class CountLeading0<bits<6> func, string instr_asm, RegisterClass RC>:
 698   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 699      !strconcat(instr_asm, "\t$rd, $rs"),
 700      [(set RC:$rd, (ctlz RC:$rs))], IIAlu>,
 701      Requires<[HasBitCount, HasStdEnc]> {
 702   let shamt = 0;
 703   let rt = rd;
 704 }
 705
 706 class CountLeading1<bits<6> func, string instr_asm, RegisterClass RC>:
 707   FR<0x1c, func, (outs RC:$rd), (ins RC:$rs),
 708      !strconcat(instr_asm, "\t$rd, $rs"),
 709      [(set RC:$rd, (ctlz (not RC:$rs)))], IIAlu>,
 710      Requires<[HasBitCount, HasStdEnc]> {
 711   let shamt = 0;
 712   let rt = rd;
 713 }
 714
 715 // Sign Extend in Register.
 716 class SignExtInReg<bits<5> sa, string instr_asm, ValueType vt,
 717                    RegisterClass RC>:
 718   FR<0x1f, 0x20, (outs RC:$rd), (ins RC:$rt),
 719      !strconcat(instr_asm, "\t$rd, $rt"),
 720      [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary> {
 721   let rs = 0;
 722   let shamt = sa;
 723   let Predicates = [HasSEInReg, HasStdEnc];
 724 }
 725
 726 // Subword Swap
 727 class SubwordSwap<bits<6> func, bits<5> sa, string instr_asm, RegisterClass RC>:
 728   FR<0x1f, func, (outs RC:$rd), (ins RC:$rt),
 729      !strconcat(instr_asm, "\t$rd, $rt"), [], NoItinerary> {
 730   let rs = 0;
 731   let shamt = sa;
 732   let Predicates = [HasSwap, HasStdEnc];
 733   let neverHasSideEffects = 1;
 734 }
 735
 736 // Read Hardware
 737 class ReadHardware<RegisterClass CPURegClass, RegisterClass HWRegClass>
 738   : FR<0x1f, 0x3b, (outs CPURegClass:$rt), (ins HWRegClass:$rd),
 739        "rdhwr\t$rt, $rd", [], IIAlu> {
 740   let rs = 0;
 741   let shamt = 0;
 742 }
 743
 744 // Ext and Ins
 745 class ExtBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 746   FR<0x1f, _funct, (outs RC:$rt), (ins RC:$rs, uimm16:$pos, size_ext:$sz),
 747      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 748      [(set RC:$rt, (MipsExt RC:$rs, imm:$pos, imm:$sz))], NoItinerary> {
 749   bits<5> pos;
 750   bits<5> sz;
 751   let rd = sz;
 752   let shamt = pos;
 753   let Predicates = [HasMips32r2, HasStdEnc];
 754 }
 755
 756 class InsBase<bits<6> _funct, string instr_asm, RegisterClass RC>:
 757   FR<0x1f, _funct, (outs RC:$rt),
 758      (ins RC:$rs, uimm16:$pos, size_ins:$sz, RC:$src),
 759      !strconcat(instr_asm, " $rt, $rs, $pos, $sz"),
 760      [(set RC:$rt, (MipsIns RC:$rs, imm:$pos, imm:$sz, RC:$src))],
 761      NoItinerary> {
 762   bits<5> pos;
 763   bits<5> sz;
 764   let rd = sz;
 765   let shamt = pos;
 766   let Predicates = [HasMips32r2, HasStdEnc];
 767   let Constraints = "$src = $rt";
 768 }
 769
 770 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 771 class Atomic2Ops<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 772   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
 773            [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
 774
 775 multiclass Atomic2Ops32<PatFrag Op> {
 776   def #NAME# : Atomic2Ops<Op, CPURegs, CPURegs>, Requires<[NotN64, HasStdEnc]>;
 777   def _P8    : Atomic2Ops<Op, CPURegs, CPU64Regs>,
 778                Requires<[IsN64, HasStdEnc]> {
 779     let DecoderNamespace = "Mips64";
 780   }
 781 }
 782
 783 // Atomic Compare & Swap.
 784 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 785   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
 786            [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
 787
 788 multiclass AtomicCmpSwap32<PatFrag Op>  {
 789   def #NAME# : AtomicCmpSwap<Op, CPURegs, CPURegs>,
 790                Requires<[NotN64, HasStdEnc]>;
 791   def _P8    : AtomicCmpSwap<Op, CPURegs, CPU64Regs>,
 792                              Requires<[IsN64, HasStdEnc]> {
 793     let DecoderNamespace = "Mips64";
 794   }
 795 }
 796
 797 class LLBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 798   FMem<Opc, (outs RC:$rt), (ins Mem:$addr),
 799        !strconcat(opstring, "\t$rt, $addr"), [], IILoad> {
 800   let mayLoad = 1;
 801 }
 802
 803 class SCBase<bits<6> Opc, string opstring, RegisterClass RC, Operand Mem> :
 804   FMem<Opc, (outs RC:$dst), (ins RC:$rt, Mem:$addr),
 805        !strconcat(opstring, "\t$rt, $addr"), [], IIStore> {
 806   let mayStore = 1;
 807   let Constraints = "$rt = $dst";
 808 }
 809
 810 //===----------------------------------------------------------------------===//
 811 // Pseudo instructions
 812 //===----------------------------------------------------------------------===//
 813
 814 // Return RA.
 815 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 816 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 817
 818 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 819 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 820                                   [(callseq_start timm:$amt)]>;
 821 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 822                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 823 }
 824
 825 let usesCustomInserter = 1 in {
 826   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8>;
 827   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16>;
 828   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32>;
 829   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8>;
 830   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16>;
 831   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32>;
 832   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8>;
 833   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16>;
 834   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32>;
 835   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8>;
 836   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16>;
 837   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32>;
 838   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8>;
 839   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16>;
 840   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32>;
 841   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8>;
 842   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16>;
 843   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32>;
 844
 845   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8>;
 846   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16>;
 847   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32>;
 848
 849   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8>;
 850   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16>;
 851   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32>;
 852 }
 853
 854 //===----------------------------------------------------------------------===//
 855 // Instruction definition
 856 //===----------------------------------------------------------------------===//
 857 //===----------------------------------------------------------------------===//
 858 // MipsI Instructions
 859 //===----------------------------------------------------------------------===//
 860
 861 /// Arithmetic Instructions (ALU Immediate)
 862 def ADDiu : ArithLogicI<"addiu", simm16, CPURegs, immSExt16, add>,
 863             ADDI_FM<0x9>, IsAsCheapAsAMove;
 864 def ADDi  : ArithLogicI<"addi", simm16, CPURegs>, ADDI_FM<0x8>;
 865 def SLTi  : SetCC_I<"slti", setlt, simm16, immSExt16, CPURegs>, SLTI_FM<0xa>;
 866 def SLTiu : SetCC_I<"sltiu", setult, simm16, immSExt16, CPURegs>, SLTI_FM<0xb>;
 867 def ANDi  : ArithLogicI<"andi", uimm16, CPURegs, immZExt16, and>, ADDI_FM<0xc>;
 868 def ORi   : ArithLogicI<"ori", uimm16, CPURegs, immZExt16, or>, ADDI_FM<0xd>;
 869 def XORi  : ArithLogicI<"xori", uimm16, CPURegs, immZExt16, xor>, ADDI_FM<0xe>;
 870 def LUi   : LoadUpper<0x0f, "lui", CPURegs, uimm16>;
 871
 872 /// Arithmetic Instructions (3-Operand, R-Type)
 873 def ADDu : ArithLogicR<"addu", CPURegs, 1, IIAlu, add>, ADD_FM<0, 0x21>;
 874 def SUBu : ArithLogicR<"subu", CPURegs, 0, IIAlu, sub>, ADD_FM<0, 0x23>;
 875 def MUL  : ArithLogicR<"mul", CPURegs, 1, IIImul, mul>, ADD_FM<0x1c, 2>;
 876 def ADD  : ArithLogicR<"add", CPURegs>, ADD_FM<0, 0x20>;
 877 def SUB  : ArithLogicR<"sub", CPURegs>, ADD_FM<0, 0x22>;
 878 def SLT  : SetCC_R<"slt", setlt, CPURegs>, ADD_FM<0, 0x2a>;
 879 def SLTu : SetCC_R<"sltu", setult, CPURegs>, ADD_FM<0, 0x2b>;
 880 def AND  : ArithLogicR<"and", CPURegs, 1, IIAlu, and>, ADD_FM<0, 0x24>;
 881 def OR   : ArithLogicR<"or", CPURegs, 1, IIAlu, or>, ADD_FM<0, 0x25>;
 882 def XOR  : ArithLogicR<"xor", CPURegs, 1, IIAlu, xor>, ADD_FM<0, 0x26>;
 883 def NOR  : LogicNOR<"nor", CPURegs>, ADD_FM<0, 0x27>;
 884
 885 /// Shift Instructions
 886 def SLL  : shift_rotate_imm32<"sll", shl>, SRA_FM<0, 0>;
 887 def SRL  : shift_rotate_imm32<"srl", srl>, SRA_FM<2, 0>;
 888 def SRA  : shift_rotate_imm32<"sra", sra>, SRA_FM<3, 0>;
 889 def SLLV : shift_rotate_reg<"sllv", shl, CPURegs>, SRLV_FM<4, 0>;
 890 def SRLV : shift_rotate_reg<"srlv", srl, CPURegs>, SRLV_FM<6, 0>;
 891 def SRAV : shift_rotate_reg<"srav", sra, CPURegs>, SRLV_FM<7, 0>;
 892
 893 // Rotate Instructions
 894 let Predicates = [HasMips32r2, HasStdEnc] in {
 895   def ROTR  : shift_rotate_imm32<"rotr", rotr>, SRA_FM<2, 1>;
 896   def ROTRV : shift_rotate_reg<"rotrv", rotr, CPURegs>, SRLV_FM<6, 1>;
 897 }
 898
 899 /// Load and Store Instructions
 900 ///  aligned
 901 defm LB      : LoadM32<0x20, "lb",  sextloadi8>;
 902 defm LBu     : LoadM32<0x24, "lbu", zextloadi8>;
 903 defm LH      : LoadM32<0x21, "lh",  sextloadi16>;
 904 defm LHu     : LoadM32<0x25, "lhu", zextloadi16>;
 905 defm LW      : LoadM32<0x23, "lw",  load>;
 906 defm SB      : StoreM32<0x28, "sb", truncstorei8>;
 907 defm SH      : StoreM32<0x29, "sh", truncstorei16>;
 908 defm SW      : StoreM32<0x2b, "sw", store>;
 909
 910 /// load/store left/right
 911 defm LWL : LoadLeftRightM32<0x22, "lwl", MipsLWL>;
 912 defm LWR : LoadLeftRightM32<0x26, "lwr", MipsLWR>;
 913 defm SWL : StoreLeftRightM32<0x2a, "swl", MipsSWL>;
 914 defm SWR : StoreLeftRightM32<0x2e, "swr", MipsSWR>;
 915
 916 let hasSideEffects = 1 in
 917 def SYNC : InstSE<(outs), (ins i32imm:$stype), "sync $stype",
 918                   [(MipsSync imm:$stype)], NoItinerary, FrmOther>
 919 {
 920   bits<5> stype;
 921   let Opcode = 0;
 922   let Inst{25-11} = 0;
 923   let Inst{10-6} = stype;
 924   let Inst{5-0} = 15;
 925 }
 926
 927 /// Load-linked, Store-conditional
 928 def LL    : LLBase<0x30, "ll", CPURegs, mem>,
 929             Requires<[NotN64, HasStdEnc]>;
 930 def LL_P8 : LLBase<0x30, "ll", CPURegs, mem64>,
 931             Requires<[IsN64, HasStdEnc]> {
 932   let DecoderNamespace = "Mips64";
 933 }
 934
 935 def SC    : SCBase<0x38, "sc", CPURegs, mem>,
 936             Requires<[NotN64, HasStdEnc]>;
 937 def SC_P8 : SCBase<0x38, "sc", CPURegs, mem64>,
 938             Requires<[IsN64, HasStdEnc]> {
 939   let DecoderNamespace = "Mips64";
 940 }
 941
 942 /// Jump and Branch Instructions
 943 def J       : JumpFJ<0x02, jmptarget, "j", br, bb>,
 944               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
 945 def JR      : IndirectBranch<CPURegs>;
 946 def B       : UncondBranch<"b">, B_FM;
 947 def BEQ     : CBranch<"beq", seteq, CPURegs>, BEQ_FM<4>;
 948 def BNE     : CBranch<"bne", setne, CPURegs>, BEQ_FM<5>;
 949 def BGEZ    : CBranchZero<"bgez", setge, CPURegs>, BGEZ_FM<1, 1>;
 950 def BGTZ    : CBranchZero<"bgtz", setgt, CPURegs>, BGEZ_FM<7, 0>;
 951 def BLEZ    : CBranchZero<"blez", setle, CPURegs>, BGEZ_FM<6, 0>;
 952 def BLTZ    : CBranchZero<"bltz", setlt, CPURegs>, BGEZ_FM<1, 0>;
 953
 954 let rt = 0, rs = 0, isBranch = 1, isTerminator = 1, isBarrier = 1,
 955     hasDelaySlot = 1, Defs = [RA] in
 956 def BAL_BR: FI<0x1, (outs), (ins brtarget:$imm16), "bal\t$imm16", [], IIBranch>;
 957
 958 def JAL  : JumpLink<0x03, "jal">;
 959 def JALR : JumpLinkReg<0x00, 0x09, "jalr", CPURegs>;
 960 def BGEZAL  : BranchLink<"bgezal", 0x11, CPURegs>;
 961 def BLTZAL  : BranchLink<"bltzal", 0x10, CPURegs>;
 962 def TAILCALL : JumpFJ<0x02, calltarget, "j", MipsTailCall, imm>, IsTailCall;
 963 def TAILCALL_R : JumpFR<CPURegs, MipsTailCall>, IsTailCall;
 964
 965 def RET : RetBase<CPURegs>;
 966
 967 /// Multiply and Divide Instructions.
 968 def MULT    : Mult32<0x18, "mult", IIImul>;
 969 def MULTu   : Mult32<0x19, "multu", IIImul>;
 970 def SDIV    : Div32<MipsDivRem, 0x1a, "div", IIIdiv>;
 971 def UDIV    : Div32<MipsDivRemU, 0x1b, "divu", IIIdiv>;
 972
 973 def MTHI : MoveToLOHI<0x11, "mthi", CPURegs, [HI]>;
 974 def MTLO : MoveToLOHI<0x13, "mtlo", CPURegs, [LO]>;
 975 def MFHI : MoveFromLOHI<0x10, "mfhi", CPURegs, [HI]>;
 976 def MFLO : MoveFromLOHI<0x12, "mflo", CPURegs, [LO]>;
 977
 978 /// Sign Ext In Register Instructions.
 979 def SEB : SignExtInReg<0x10, "seb", i8, CPURegs>;
 980 def SEH : SignExtInReg<0x18, "seh", i16, CPURegs>;
 981
 982 /// Count Leading
 983 def CLZ : CountLeading0<0x20, "clz", CPURegs>;
 984 def CLO : CountLeading1<0x21, "clo", CPURegs>;
 985
 986 /// Word Swap Bytes Within Halfwords
 987 def WSBH : SubwordSwap<0x20, 0x2, "wsbh", CPURegs>;
 988
 989 /// No operation
 990 let addr=0 in
 991   def NOP   : FJ<0, (outs), (ins), "nop", [], IIAlu>;
 992
 993 // FrameIndexes are legalized when they are operands from load/store
 994 // instructions. The same not happens for stack address copies, so an
 995 // add op with mem ComplexPattern is used and the stack address copy
 996 // can be matched. It's similar to Sparc LEA_ADDRi
 997 def LEA_ADDiu : EffectiveAddress<0x09,"addiu\t$rt, $addr", CPURegs, mem_ea>;
 998
 999 // MADD*/MSUB*
1000 def MADD  : MArithR<0, "madd", MipsMAdd, 1>;
1001 def MADDU : MArithR<1, "maddu", MipsMAddu, 1>;
1002 def MSUB  : MArithR<4, "msub", MipsMSub>;
1003 def MSUBU : MArithR<5, "msubu", MipsMSubu>;
1004
1005 def RDHWR : ReadHardware<CPURegs, HWRegs>;
1006
1007 def EXT : ExtBase<0, "ext", CPURegs>;
1008 def INS : InsBase<4, "ins", CPURegs>;
1009
1010 /// Move Control Registers From/To CPU Registers
1011 def MFC0_3OP  : MFC3OP<0x10, 0, (outs CPURegs:$rt),
1012                        (ins CPURegs:$rd, uimm16:$sel),"mfc0\t$rt, $rd, $sel">;
1013 def : InstAlias<"mfc0 $rt, $rd", (MFC0_3OP CPURegs:$rt, CPURegs:$rd, 0)>;
1014
1015 def MTC0_3OP  : MFC3OP<0x10, 4, (outs CPURegs:$rd, uimm16:$sel),
1016                        (ins CPURegs:$rt),"mtc0\t$rt, $rd, $sel">;
1017 def : InstAlias<"mtc0 $rt, $rd", (MTC0_3OP CPURegs:$rd, 0, CPURegs:$rt)>;
1018
1019 def MFC2_3OP  : MFC3OP<0x12, 0, (outs CPURegs:$rt),
1020                        (ins CPURegs:$rd, uimm16:$sel),"mfc2\t$rt, $rd, $sel">;
1021 def : InstAlias<"mfc2 $rt, $rd", (MFC2_3OP CPURegs:$rt, CPURegs:$rd, 0)>;
1022
1023 def MTC2_3OP  : MFC3OP<0x12, 4, (outs CPURegs:$rd, uimm16:$sel),
1024                        (ins CPURegs:$rt),"mtc2\t$rt, $rd, $sel">;
1025 def : InstAlias<"mtc2 $rt, $rd", (MTC2_3OP CPURegs:$rd, 0, CPURegs:$rt)>;
1026
1027 //===----------------------------------------------------------------------===//
1028 // Instruction aliases
1029 //===----------------------------------------------------------------------===//
1030 def : InstAlias<"move $dst,$src", (ADD CPURegs:$dst,CPURegs:$src,ZERO)>;
1031 def : InstAlias<"bal $offset", (BGEZAL RA,brtarget:$offset)>;
1032 def : InstAlias<"addu $rs,$rt,$imm",
1033                 (ADDiu CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1034 def : InstAlias<"add $rs,$rt,$imm",
1035                 (ADDi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1036 def : InstAlias<"and $rs,$rt,$imm",
1037                 (ANDi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1038 def : InstAlias<"j $rs", (JR CPURegs:$rs)>;
1039 def : InstAlias<"not $rt,$rs", (NOR CPURegs:$rt,CPURegs:$rs,ZERO)>;
1040 def : InstAlias<"neg $rt,$rs", (SUB CPURegs:$rt,ZERO,CPURegs:$rs)>;
1041 def : InstAlias<"negu $rt,$rs", (SUBu CPURegs:$rt,ZERO,CPURegs:$rs)>;
1042 def : InstAlias<"slt $rs,$rt,$imm",
1043                 (SLTi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1044 def : InstAlias<"xor $rs,$rt,$imm",
1045                 (XORi CPURegs:$rs,CPURegs:$rt,simm16:$imm)>;
1046
1047 //===----------------------------------------------------------------------===//
1048 // Assembler Pseudo Instructions
1049 //===----------------------------------------------------------------------===//
1050
1051 class LoadImm32< string instr_asm, Operand Od, RegisterClass RC> :
1052   MipsAsmPseudoInst<(outs RC:$rt), (ins Od:$imm32),
1053                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1054 def LoadImm32Reg : LoadImm32<"li", shamt,CPURegs>;
1055
1056 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterClass RC> :
1057   MipsAsmPseudoInst<(outs RC:$rt), (ins MemOpnd:$addr),
1058                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1059 def LoadAddr32Reg : LoadAddress<"la", mem, CPURegs>;
1060
1061 class LoadAddressImm<string instr_asm, Operand Od, RegisterClass RC> :
1062   MipsAsmPseudoInst<(outs RC:$rt), (ins Od:$imm32),
1063                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1064 def LoadAddr32Imm : LoadAddressImm<"la", shamt,CPURegs>;
1065
1066
1067
1068 //===----------------------------------------------------------------------===//
1069 //  Arbitrary patterns that map to one or more instructions
1070 //===----------------------------------------------------------------------===//
1071
1072 // Small immediates
1073 def : MipsPat<(i32 immSExt16:$in),
1074               (ADDiu ZERO, imm:$in)>;
1075 def : MipsPat<(i32 immZExt16:$in),
1076               (ORi ZERO, imm:$in)>;
1077 def : MipsPat<(i32 immLow16Zero:$in),
1078               (LUi (HI16 imm:$in))>;
1079
1080 // Arbitrary immediates
1081 def : MipsPat<(i32 imm:$imm),
1082           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1083
1084 // Carry MipsPatterns
1085 def : MipsPat<(subc CPURegs:$lhs, CPURegs:$rhs),
1086               (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
1087 def : MipsPat<(addc CPURegs:$lhs, CPURegs:$rhs),
1088               (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
1089 def : MipsPat<(addc  CPURegs:$src, immSExt16:$imm),
1090               (ADDiu CPURegs:$src, imm:$imm)>;
1091
1092 // Call
1093 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1094               (JAL tglobaladdr:$dst)>;
1095 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1096               (JAL texternalsym:$dst)>;
1097 //def : MipsPat<(MipsJmpLink CPURegs:$dst),
1098 //              (JALR CPURegs:$dst)>;
1099
1100 // Tail call
1101 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1102               (TAILCALL tglobaladdr:$dst)>;
1103 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1104               (TAILCALL texternalsym:$dst)>;
1105 // hi/lo relocs
1106 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1107 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1108 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1109 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1110 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1111 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1112
1113 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1114 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1115 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1116 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1117 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1118 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1119
1120 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
1121               (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
1122 def : MipsPat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
1123               (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
1124 def : MipsPat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1125               (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1126 def : MipsPat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1127               (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1128 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1129               (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1130
1131 // gp_rel relocs
1132 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1133               (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1134 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1135               (ADDiu CPURegs:$gp, tconstpool:$in)>;
1136
1137 // wrapper_pic
1138 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1139       MipsPat<(MipsWrapper RC:$gp, node:$in),
1140               (ADDiuOp RC:$gp, node:$in)>;
1141
1142 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1143 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1144 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1145 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1146 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1147 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1148
1149 // Mips does not have "not", so we expand our way
1150 def : MipsPat<(not CPURegs:$in),
1151               (NOR CPURegs:$in, ZERO)>;
1152
1153 // extended loads
1154 let Predicates = [NotN64, HasStdEnc] in {
1155   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1156   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1157   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1158 }
1159 let Predicates = [IsN64, HasStdEnc] in {
1160   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1161   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1162   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu_P8 addr:$src)>;
1163 }
1164
1165 // peepholes
1166 let Predicates = [NotN64, HasStdEnc] in {
1167   def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1168 }
1169 let Predicates = [IsN64, HasStdEnc] in {
1170   def : MipsPat<(store (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1171 }
1172
1173 // brcond patterns
1174 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1175                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1176                       Instruction SLTiuOp, Register ZEROReg> {
1177 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1178               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1179 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1180               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1181
1182 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1183               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1184 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1185               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1186 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1187               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1188 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1189               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1190
1191 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1192               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1193 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1194               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1195
1196 def : MipsPat<(brcond RC:$cond, bb:$dst),
1197               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1198 }
1199
1200 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1201
1202 // setcc patterns
1203 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1204                      Instruction SLTuOp, Register ZEROReg> {
1205   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1206                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1207   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1208                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1209 }
1210
1211 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1212   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1213                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1214   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1215                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1216 }
1217
1218 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1219   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1220                 (SLTOp RC:$rhs, RC:$lhs)>;
1221   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1222                 (SLTuOp RC:$rhs, RC:$lhs)>;
1223 }
1224
1225 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1226   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1227                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1228   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1229                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1230 }
1231
1232 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1233                         Instruction SLTiuOp> {
1234   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1235                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1236   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1237                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1238 }
1239
1240 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1241 defm : SetlePats<CPURegs, SLT, SLTu>;
1242 defm : SetgtPats<CPURegs, SLT, SLTu>;
1243 defm : SetgePats<CPURegs, SLT, SLTu>;
1244 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1245
1246 // bswap pattern
1247 def : MipsPat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1248
1249 //===----------------------------------------------------------------------===//
1250 // Floating Point Support
1251 //===----------------------------------------------------------------------===//
1252
1253 include "MipsInstrFPU.td"
1254 include "Mips64InstrInfo.td"
1255 include "MipsCondMov.td"
1256
1257 //
1258 // Mips16
1259
1260 include "Mips16InstrFormats.td"
1261 include "Mips16InstrInfo.td"
1262
1263 // DSP
1264 include "MipsDSPInstrFormats.td"
1265 include "MipsDSPInstrInfo.td"
1266