lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_ExtractLOHI : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisVT<1, untyped>,
  27                                            SDTCisVT<2, i32>]>;
  28 def SDT_InsertLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  29                                           SDTCisVT<1, i32>,
  30                                           SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  32                                     SDTCisSameAs<1, 2>]>;
  33 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  34                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  35                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  36 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  37
  38 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  39
  40 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  41
  42 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  44 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  45                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  46                                    SDTCisSameAs<0, 4>]>;
  47
  48 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  49                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  50                                     SDTCisSameAs<0, 2>]>;
  51
  52 // Call
  53 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  54                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  55                           SDNPVariadic]>;
  56
  57 // Tail call
  58 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  59                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  60
  61 // Hi and Lo nodes are used to handle global addresses. Used on
  62 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  63 // static model. (nothing to do with Mips Registers Hi and Lo)
  64 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  65 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  66 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  67
  68 // TlsGd node is used to handle General Dynamic TLS
  69 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  70
  71 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  72 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  73 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  74
  75 // Thread pointer
  76 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  77
  78 // Return
  79 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  80                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  81
  82 // These are target-independent nodes, but have target-specific formats.
  83 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  84                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  85 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  86                            [SDNPHasChain, SDNPSideEffect,
  87                             SDNPOptInGlue, SDNPOutGlue]>;
  88
  89 // Node used to extract integer from LO/HI register.
  90 def ExtractLOHI : SDNode<"MipsISD::ExtractLOHI", SDT_ExtractLOHI>;
  91
  92 // Node used to insert 32-bit integers to LOHI register pair.
  93 def InsertLOHI : SDNode<"MipsISD::InsertLOHI", SDT_InsertLOHI>;
  94
  95 // Mult nodes.
  96 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  97 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  98
  99 // MAdd*/MSub* nodes
 100 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 101 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 102 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 103 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 104
 105 // DivRem(u) nodes
 106 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 107 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 108 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 109                            [SDNPOutGlue]>;
 110 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 111                            [SDNPOutGlue]>;
 112
 113 // Target constant nodes that are not part of any isel patterns and remain
 114 // unchanged can cause instructions with illegal operands to be emitted.
 115 // Wrapper node patterns give the instruction selector a chance to replace
 116 // target constant nodes that would otherwise remain unchanged with ADDiu
 117 // nodes. Without these wrapper node patterns, the following conditional move
 118 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 119 // compiled:
 120 //  movn  %got(d)($gp), %got(c)($gp), $4
 121 // This instruction is illegal since movn can take only register operands.
 122
 123 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 124
 125 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 126
 127 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 128 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 129
 130 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 131                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 132 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 133                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 134 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 135                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 136 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 137                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 138 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 139                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 140 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 141                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 142 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 143                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 144 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 145                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 146
 147 //===----------------------------------------------------------------------===//
 148 // Mips Instruction Predicate Definitions.
 149 //===----------------------------------------------------------------------===//
 150 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 151                       AssemblerPredicate<"FeatureSEInReg">;
 152 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 153                       AssemblerPredicate<"FeatureBitCount">;
 154 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 155                       AssemblerPredicate<"FeatureSwap">;
 156 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 157                       AssemblerPredicate<"FeatureCondMov">;
 158 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 159                       AssemblerPredicate<"FeatureFPIdx">;
 160 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 161                       AssemblerPredicate<"FeatureMips32">;
 162 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 163                       AssemblerPredicate<"FeatureMips32r2">;
 164 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 165                       AssemblerPredicate<"FeatureMips64">;
 166 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 167                       AssemblerPredicate<"!FeatureMips64">;
 168 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 169                       AssemblerPredicate<"FeatureMips64r2">;
 170 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 171                       AssemblerPredicate<"FeatureN64">;
 172 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 173                       AssemblerPredicate<"!FeatureN64">;
 174 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 175                       AssemblerPredicate<"FeatureMips16">;
 176 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 177                       AssemblerPredicate<"FeatureMips32">;
 178 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 179                       AssemblerPredicate<"FeatureMips32">;
 180 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 181                       AssemblerPredicate<"FeatureMips32">;
 182 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 183                       AssemblerPredicate<"!FeatureMips16,!FeatureMicroMips">;
 184 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
 185 def InMicroMips    :  Predicate<"Subtarget.inMicroMipsMode()">,
 186                       AssemblerPredicate<"FeatureMicroMips">;
 187 def NotInMicroMips :  Predicate<"!Subtarget.inMicroMipsMode()">,
 188                       AssemblerPredicate<"!FeatureMicroMips">;
 189 def IsLE           :  Predicate<"Subtarget.isLittle()">;
 190 def IsBE           :  Predicate<"!Subtarget.isLittle()">;
 191
 192 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 193   let Predicates = [HasStdEnc];
 194 }
 195
 196 class IsCommutable {
 197   bit isCommutable = 1;
 198 }
 199
 200 class IsBranch {
 201   bit isBranch = 1;
 202 }
 203
 204 class IsReturn {
 205   bit isReturn = 1;
 206 }
 207
 208 class IsCall {
 209   bit isCall = 1;
 210 }
 211
 212 class IsTailCall {
 213   bit isCall = 1;
 214   bit isTerminator = 1;
 215   bit isReturn = 1;
 216   bit isBarrier = 1;
 217   bit hasExtraSrcRegAllocReq = 1;
 218   bit isCodeGenOnly = 1;
 219 }
 220
 221 class IsAsCheapAsAMove {
 222   bit isAsCheapAsAMove = 1;
 223 }
 224
 225 class NeverHasSideEffects {
 226   bit neverHasSideEffects = 1;
 227 }
 228
 229 //===----------------------------------------------------------------------===//
 230 // Instruction format superclass
 231 //===----------------------------------------------------------------------===//
 232
 233 include "MipsInstrFormats.td"
 234
 235 //===----------------------------------------------------------------------===//
 236 // Mips Operand, Complex Patterns and Transformations Definitions.
 237 //===----------------------------------------------------------------------===//
 238
 239 // Instruction operand types
 240 def jmptarget   : Operand<OtherVT> {
 241   let EncoderMethod = "getJumpTargetOpValue";
 242 }
 243 def brtarget    : Operand<OtherVT> {
 244   let EncoderMethod = "getBranchTargetOpValue";
 245   let OperandType = "OPERAND_PCREL";
 246   let DecoderMethod = "DecodeBranchTarget";
 247 }
 248 def calltarget  : Operand<iPTR> {
 249   let EncoderMethod = "getJumpTargetOpValue";
 250 }
 251
 252 def simm16      : Operand<i32> {
 253   let DecoderMethod= "DecodeSimm16";
 254 }
 255
 256 def simm20      : Operand<i32> {
 257 }
 258
 259 def uimm20      : Operand<i32> {
 260 }
 261
 262 def uimm10      : Operand<i32> {
 263 }
 264
 265 def simm16_64   : Operand<i64>;
 266
 267 // Unsigned Operand
 268 def uimm5       : Operand<i32> {
 269   let PrintMethod = "printUnsignedImm";
 270 }
 271
 272 def uimm6 : Operand<i32> {
 273   let PrintMethod = "printUnsignedImm";
 274 }
 275
 276 def uimm16      : Operand<i32> {
 277   let PrintMethod = "printUnsignedImm";
 278 }
 279
 280 def MipsMemAsmOperand : AsmOperandClass {
 281   let Name = "Mem";
 282   let ParserMethod = "parseMemOperand";
 283 }
 284
 285 def MipsInvertedImmoperand : AsmOperandClass {
 286   let Name = "InvNum";
 287   let RenderMethod = "addImmOperands";
 288   let ParserMethod = "parseInvNum";
 289 }
 290
 291 def PtrRegAsmOperand : AsmOperandClass {
 292   let Name = "PtrReg";
 293   let ParserMethod = "parsePtrReg";
 294 }
 295
 296
 297 def InvertedImOperand : Operand<i32> {
 298   let ParserMatchClass = MipsInvertedImmoperand;
 299 }
 300
 301 // Address operand
 302 def mem : Operand<iPTR> {
 303   let PrintMethod = "printMemOperand";
 304   let MIOperandInfo = (ops ptr_rc, simm16);
 305   let EncoderMethod = "getMemEncoding";
 306   let ParserMatchClass = MipsMemAsmOperand;
 307   let OperandType = "OPERAND_MEMORY";
 308 }
 309
 310 def mem_ea : Operand<iPTR> {
 311   let PrintMethod = "printMemOperandEA";
 312   let MIOperandInfo = (ops ptr_rc, simm16);
 313   let EncoderMethod = "getMemEncoding";
 314   let OperandType = "OPERAND_MEMORY";
 315 }
 316
 317 def PtrRC : Operand<iPTR> {
 318   let MIOperandInfo = (ops ptr_rc);
 319   let DecoderMethod = "DecodePtrRegisterClass";
 320   let ParserMatchClass = PtrRegAsmOperand;
 321 }
 322
 323 // size operand of ext instruction
 324 def size_ext : Operand<i32> {
 325   let EncoderMethod = "getSizeExtEncoding";
 326   let DecoderMethod = "DecodeExtSize";
 327 }
 328
 329 // size operand of ins instruction
 330 def size_ins : Operand<i32> {
 331   let EncoderMethod = "getSizeInsEncoding";
 332   let DecoderMethod = "DecodeInsSize";
 333 }
 334
 335 // Transformation Function - get the lower 16 bits.
 336 def LO16 : SDNodeXForm<imm, [{
 337   return getImm(N, N->getZExtValue() & 0xFFFF);
 338 }]>;
 339
 340 // Transformation Function - get the higher 16 bits.
 341 def HI16 : SDNodeXForm<imm, [{
 342   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 343 }]>;
 344
 345 // Plus 1.
 346 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 347
 348 // Node immediate fits as 16-bit sign extended on target immediate.
 349 // e.g. addi, andi
 350 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 351
 352 // Node immediate fits as 16-bit sign extended on target immediate.
 353 // e.g. addi, andi
 354 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 355
 356 // Node immediate fits as 15-bit sign extended on target immediate.
 357 // e.g. addi, andi
 358 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 359
 360 // Node immediate fits as 16-bit zero extended on target immediate.
 361 // The LO16 param means that only the lower 16 bits of the node
 362 // immediate are caught.
 363 // e.g. addiu, sltiu
 364 def immZExt16  : PatLeaf<(imm), [{
 365   if (N->getValueType(0) == MVT::i32)
 366     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 367   else
 368     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 369 }], LO16>;
 370
 371 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 372 def immLow16Zero : PatLeaf<(imm), [{
 373   int64_t Val = N->getSExtValue();
 374   return isInt<32>(Val) && !(Val & 0xffff);
 375 }]>;
 376
 377 // shamt field must fit in 5 bits.
 378 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 379
 380 // True if (N + 1) fits in 16-bit field.
 381 def immSExt16Plus1 : PatLeaf<(imm), [{
 382   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 383 }]>;
 384
 385 // Mips Address Mode! SDNode frameindex could possibily be a match
 386 // since load and store instructions from stack used it.
 387 def addr :
 388   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 389
 390 def addrRegImm :
 391   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 392
 393 def addrRegReg :
 394   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 395
 396 def addrDefault :
 397   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 398
 399 //===----------------------------------------------------------------------===//
 400 // Instructions specific format
 401 //===----------------------------------------------------------------------===//
 402
 403 // Arithmetic and logical instructions with 3 register operands.
 404 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 405                   InstrItinClass Itin = NoItinerary,
 406                   SDPatternOperator OpNode = null_frag>:
 407   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 408          !strconcat(opstr, "\t$rd, $rs, $rt"),
 409          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 410   let isCommutable = isComm;
 411   let isReMaterializable = 1;
 412 }
 413
 414 // Arithmetic and logical instructions with 2 register operands.
 415 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 416                   InstrItinClass Itin = NoItinerary,
 417                   SDPatternOperator imm_type = null_frag,
 418                   SDPatternOperator OpNode = null_frag> :
 419   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 420          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 421          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 422          Itin, FrmI, opstr> {
 423   let isReMaterializable = 1;
 424   let TwoOperandAliasConstraint = "$rs = $rt";
 425 }
 426
 427 // Arithmetic Multiply ADD/SUB
 428 class MArithR<string opstr, bit isComm = 0> :
 429   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 430          !strconcat(opstr, "\t$rs, $rt"), [], IIImult, FrmR, opstr> {
 431   let Defs = [HI0, LO0];
 432   let Uses = [HI0, LO0];
 433   let isCommutable = isComm;
 434 }
 435
 436 //  Logical
 437 class LogicNOR<string opstr, RegisterOperand RO>:
 438   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 439          !strconcat(opstr, "\t$rd, $rs, $rt"),
 440          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], IIArith, FrmR, opstr> {
 441   let isCommutable = 1;
 442 }
 443
 444 // Shifts
 445 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 446                        RegisterOperand RO, SDPatternOperator OpNode = null_frag,
 447                        SDPatternOperator PF = null_frag> :
 448   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 449          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 450          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], IIArith, FrmR, opstr>;
 451
 452 class shift_rotate_reg<string opstr, RegisterOperand RO,
 453                        SDPatternOperator OpNode = null_frag>:
 454   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 455          !strconcat(opstr, "\t$rd, $rt, $rs"),
 456          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], IIArith, FrmR, opstr>;
 457
 458 // Load Upper Imediate
 459 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 460   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 461          [], IIArith, FrmI, opstr>, IsAsCheapAsAMove {
 462   let neverHasSideEffects = 1;
 463   let isReMaterializable = 1;
 464 }
 465
 466 // Memory Load/Store
 467 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 468            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 469   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 470          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 471   let DecoderMethod = "DecodeMem";
 472   let canFoldAsLoad = 1;
 473   let mayLoad = 1;
 474 }
 475
 476 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 477             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 478   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 479          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 480   let DecoderMethod = "DecodeMem";
 481   let mayStore = 1;
 482 }
 483
 484 // Load/Store Left/Right
 485 let canFoldAsLoad = 1 in
 486 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 487                     InstrItinClass Itin> :
 488   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 489          !strconcat(opstr, "\t$rt, $addr"),
 490          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 491   let DecoderMethod = "DecodeMem";
 492   string Constraints = "$src = $rt";
 493 }
 494
 495 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 496                      InstrItinClass Itin> :
 497   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 498          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 499   let DecoderMethod = "DecodeMem";
 500 }
 501
 502 // Conditional Branch
 503 class CBranch<string opstr, PatFrag cond_op, RegisterOperand RO> :
 504   InstSE<(outs), (ins RO:$rs, RO:$rt, brtarget:$offset),
 505          !strconcat(opstr, "\t$rs, $rt, $offset"),
 506          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 507          FrmI> {
 508   let isBranch = 1;
 509   let isTerminator = 1;
 510   let hasDelaySlot = 1;
 511   let Defs = [AT];
 512 }
 513
 514 class CBranchZero<string opstr, PatFrag cond_op, RegisterOperand RO> :
 515   InstSE<(outs), (ins RO:$rs, brtarget:$offset),
 516          !strconcat(opstr, "\t$rs, $offset"),
 517          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch, FrmI> {
 518   let isBranch = 1;
 519   let isTerminator = 1;
 520   let hasDelaySlot = 1;
 521   let Defs = [AT];
 522 }
 523
 524 // SetCC
 525 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 526   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 527          !strconcat(opstr, "\t$rd, $rs, $rt"),
 528          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 529          IIslt, FrmR, opstr>;
 530
 531 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 532               RegisterOperand RO>:
 533   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 534          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 535          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 536          IIslt, FrmI, opstr>;
 537
 538 // Jump
 539 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 540              SDPatternOperator targetoperator> :
 541   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 542          [(operator targetoperator:$target)], IIBranch, FrmJ> {
 543   let isTerminator=1;
 544   let isBarrier=1;
 545   let hasDelaySlot = 1;
 546   let DecoderMethod = "DecodeJumpTarget";
 547   let Defs = [AT];
 548 }
 549
 550 // Unconditional branch
 551 class UncondBranch<Instruction BEQInst> :
 552   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 553   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 554   let isBranch = 1;
 555   let isTerminator = 1;
 556   let isBarrier = 1;
 557   let hasDelaySlot = 1;
 558   let Predicates = [RelocPIC, HasStdEnc];
 559   let Defs = [AT];
 560 }
 561
 562 // Base class for indirect branch and return instruction classes.
 563 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 564 class JumpFR<RegisterOperand RO, SDPatternOperator operator = null_frag>:
 565   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch, FrmR>;
 566
 567 // Indirect branch
 568 class IndirectBranch<RegisterOperand RO>: JumpFR<RO, brind> {
 569   let isBranch = 1;
 570   let isIndirectBranch = 1;
 571 }
 572
 573 // Return instruction
 574 class RetBase<RegisterOperand RO>: JumpFR<RO> {
 575   let isReturn = 1;
 576   let isCodeGenOnly = 1;
 577   let hasCtrlDep = 1;
 578   let hasExtraSrcRegAllocReq = 1;
 579 }
 580
 581 // Jump and Link (Call)
 582 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 583   class JumpLink<string opstr> :
 584     InstSE<(outs), (ins calltarget:$target), !strconcat(opstr, "\t$target"),
 585            [(MipsJmpLink imm:$target)], IIBranch, FrmJ> {
 586     let DecoderMethod = "DecodeJumpTarget";
 587   }
 588
 589   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 590                           Register RetReg, RegisterOperand ResRO = RO>:
 591     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 592     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 593
 594   class JumpLinkReg<string opstr, RegisterOperand RO>:
 595     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 596            [], IIBranch, FrmR>;
 597
 598   class BGEZAL_FT<string opstr, RegisterOperand RO> :
 599     InstSE<(outs), (ins RO:$rs, brtarget:$offset),
 600            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI>;
 601
 602 }
 603
 604 class BAL_BR_Pseudo<Instruction RealInst> :
 605   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 606   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 607   let isBranch = 1;
 608   let isTerminator = 1;
 609   let isBarrier = 1;
 610   let hasDelaySlot = 1;
 611   let Defs = [RA];
 612 }
 613
 614 // Syscall
 615 class SYS_FT<string opstr> :
 616   InstSE<(outs), (ins uimm20:$code_),
 617          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI>;
 618 // Break
 619 class BRK_FT<string opstr> :
 620   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 621          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary, FrmOther>;
 622
 623 // (D)Eret
 624 class ER_FT<string opstr> :
 625   InstSE<(outs), (ins),
 626          opstr, [], NoItinerary, FrmOther>;
 627
 628 // Interrupts
 629 class DEI_FT<string opstr, RegisterOperand RO> :
 630   InstSE<(outs RO:$rt), (ins),
 631          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther>;
 632
 633 // Wait
 634 class WAIT_FT<string opstr> :
 635   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther> {
 636   let Inst{31-26} = 0x10;
 637   let Inst{25}    = 1;
 638   let Inst{24-6}  = 0;
 639   let Inst{5-0}   = 0x20;
 640 }
 641
 642 // Sync
 643 let hasSideEffects = 1 in
 644 class SYNC_FT :
 645   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 646          NoItinerary, FrmOther>;
 647
 648 let hasSideEffects = 1 in
 649 class TEQ_FT<string opstr, RegisterOperand RO> :
 650   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 651          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary, FrmI>;
 652
 653 class TEQI_FT<string opstr, RegisterOperand RO> :
 654   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 655          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther>;
 656 // Mul, Div
 657 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 658            list<Register> DefRegs> :
 659   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 660          itin, FrmR, opstr> {
 661   let isCommutable = 1;
 662   let Defs = DefRegs;
 663   let neverHasSideEffects = 1;
 664 }
 665
 666 // Pseudo multiply/divide instruction with explicit accumulator register
 667 // operands.
 668 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 669                     SDPatternOperator OpNode, InstrItinClass Itin,
 670                     bit IsComm = 1, bit HasSideEffects = 0,
 671                     bit UsesCustomInserter = 0> :
 672   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 673            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 674   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 675   let isCommutable = IsComm;
 676   let hasSideEffects = HasSideEffects;
 677   let usesCustomInserter = UsesCustomInserter;
 678 }
 679
 680 // Pseudo multiply add/sub instruction with explicit accumulator register
 681 // operands.
 682 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode>
 683   : PseudoSE<(outs ACC64:$ac),
 684              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 685              [(set ACC64:$ac,
 686               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 687              IIImult>,
 688     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 689   string Constraints = "$acin = $ac";
 690 }
 691
 692 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 693           list<Register> DefRegs> :
 694   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 695          [], itin, FrmR, opstr> {
 696   let Defs = DefRegs;
 697 }
 698
 699 // Move from Hi/Lo
 700 class MoveFromLOHI<string opstr, RegisterOperand RO, list<Register> UseRegs>:
 701   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], IIHiLo,
 702   FrmR, opstr> {
 703   let Uses = UseRegs;
 704   let neverHasSideEffects = 1;
 705 }
 706
 707 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 708   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], IIHiLo,
 709   FrmR, opstr> {
 710   let Defs = DefRegs;
 711   let neverHasSideEffects = 1;
 712 }
 713
 714 class EffectiveAddress<string opstr, RegisterOperand RO> :
 715   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 716          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI> {
 717   let isCodeGenOnly = 1;
 718   let DecoderMethod = "DecodeMem";
 719 }
 720
 721 // Count Leading Ones/Zeros in Word
 722 class CountLeading0<string opstr, RegisterOperand RO>:
 723   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 724          [(set RO:$rd, (ctlz RO:$rs))], IIArith, FrmR, opstr>,
 725   Requires<[HasBitCount, HasStdEnc]>;
 726
 727 class CountLeading1<string opstr, RegisterOperand RO>:
 728   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 729          [(set RO:$rd, (ctlz (not RO:$rs)))], IIArith, FrmR, opstr>,
 730   Requires<[HasBitCount, HasStdEnc]>;
 731
 732
 733 // Sign Extend in Register.
 734 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO> :
 735   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
 736          [(set RO:$rd, (sext_inreg RO:$rt, vt))], IIseb, FrmR, opstr> {
 737   let Predicates = [HasSEInReg, HasStdEnc];
 738 }
 739
 740 // Subword Swap
 741 class SubwordSwap<string opstr, RegisterOperand RO>:
 742   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 743          NoItinerary, FrmR, opstr> {
 744   let Predicates = [HasSwap, HasStdEnc];
 745   let neverHasSideEffects = 1;
 746 }
 747
 748 // Read Hardware
 749 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
 750   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 751          IIArith, FrmR>;
 752
 753 // Ext and Ins
 754 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 755               SDPatternOperator Op = null_frag>:
 756   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
 757          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 758          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 759          FrmR, opstr> {
 760   let Predicates = [HasMips32r2, HasStdEnc];
 761 }
 762
 763 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
 764               SDPatternOperator Op = null_frag>:
 765   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
 766          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 767          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
 768          NoItinerary, FrmR, opstr> {
 769   let Predicates = [HasMips32r2, HasStdEnc];
 770   let Constraints = "$src = $rt";
 771 }
 772
 773 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 774 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
 775   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
 776            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
 777
 778 // Atomic Compare & Swap.
 779 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
 780   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
 781            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
 782
 783 class LLBase<string opstr, RegisterOperand RO> :
 784   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 785          [], NoItinerary, FrmI> {
 786   let DecoderMethod = "DecodeMem";
 787   let mayLoad = 1;
 788 }
 789
 790 class SCBase<string opstr, RegisterOperand RO> :
 791   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
 792          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 793   let DecoderMethod = "DecodeMem";
 794   let mayStore = 1;
 795   let Constraints = "$rt = $dst";
 796 }
 797
 798 class MFC3OP<string asmstr, RegisterOperand RO> :
 799   InstSE<(outs RO:$rt, RO:$rd, uimm16:$sel), (ins),
 800          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
 801
 802 class TrapBase<Instruction RealInst>
 803   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
 804     PseudoInstExpansion<(RealInst 0, 0)> {
 805   let isBarrier = 1;
 806   let isTerminator = 1;
 807   let isCodeGenOnly = 1;
 808 }
 809
 810 //===----------------------------------------------------------------------===//
 811 // Pseudo instructions
 812 //===----------------------------------------------------------------------===//
 813
 814 // Return RA.
 815 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 816 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 817
 818 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 819 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 820                                   [(callseq_start timm:$amt)]>;
 821 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 822                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 823 }
 824
 825 let usesCustomInserter = 1 in {
 826   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
 827   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
 828   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
 829   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
 830   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
 831   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
 832   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
 833   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
 834   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
 835   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
 836   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
 837   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
 838   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
 839   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
 840   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
 841   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
 842   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
 843   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
 844
 845   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
 846   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
 847   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
 848
 849   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
 850   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
 851   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
 852 }
 853
 854 /// Pseudo instructions for loading and storing accumulator registers.
 855 let isPseudo = 1, isCodeGenOnly = 1 in {
 856   def LOAD_ACC64  : Load<"", ACC64>;
 857   def STORE_ACC64 : Store<"", ACC64>;
 858 }
 859
 860 //===----------------------------------------------------------------------===//
 861 // Instruction definition
 862 //===----------------------------------------------------------------------===//
 863 //===----------------------------------------------------------------------===//
 864 // MipsI Instructions
 865 //===----------------------------------------------------------------------===//
 866
 867 /// Arithmetic Instructions (ALU Immediate)
 868 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, GPR32Opnd, IIArith, immSExt16,
 869                                add>,
 870             ADDI_FM<0x9>, IsAsCheapAsAMove;
 871 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>;
 872 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
 873             SLTI_FM<0xa>;
 874 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
 875             SLTI_FM<0xb>;
 876 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, GPR32Opnd, IILogic, immZExt16,
 877                                and>,
 878             ADDI_FM<0xc>;
 879 def ORi   : MMRel, ArithLogicI<"ori", uimm16, GPR32Opnd, IILogic, immZExt16,
 880                                or>,
 881             ADDI_FM<0xd>;
 882 def XORi  : MMRel, ArithLogicI<"xori", uimm16, GPR32Opnd, IILogic, immZExt16,
 883                                xor>,
 884             ADDI_FM<0xe>;
 885 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
 886
 887 /// Arithmetic Instructions (3-Operand, R-Type)
 888 def ADDu  : MMRel, ArithLogicR<"addu", GPR32Opnd, 1, IIArith, add>,
 889             ADD_FM<0, 0x21>;
 890 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, IIArith, sub>,
 891             ADD_FM<0, 0x23>;
 892 let Defs = [HI0, LO0] in
 893 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, IIImul, mul>,
 894             ADD_FM<0x1c, 2>;
 895 def ADD   : MMRel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
 896 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
 897 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
 898 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
 899 def AND   : MMRel, ArithLogicR<"and", GPR32Opnd, 1, IILogic, and>,
 900             ADD_FM<0, 0x24>;
 901 def OR    : MMRel, ArithLogicR<"or", GPR32Opnd, 1, IILogic, or>,
 902             ADD_FM<0, 0x25>;
 903 def XOR   : MMRel, ArithLogicR<"xor", GPR32Opnd, 1, IILogic, xor>,
 904             ADD_FM<0, 0x26>;
 905 def NOR   : MMRel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
 906
 907 /// Shift Instructions
 908 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, shl, immZExt5>,
 909            SRA_FM<0, 0>;
 910 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, srl, immZExt5>,
 911            SRA_FM<2, 0>;
 912 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, sra, immZExt5>,
 913            SRA_FM<3, 0>;
 914 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, shl>, SRLV_FM<4, 0>;
 915 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, srl>, SRLV_FM<6, 0>;
 916 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, sra>, SRLV_FM<7, 0>;
 917
 918 // Rotate Instructions
 919 let Predicates = [HasMips32r2, HasStdEnc] in {
 920   def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, rotr,
 921                                       immZExt5>,
 922               SRA_FM<2, 1>;
 923   def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, rotr>,
 924               SRLV_FM<6, 1>;
 925 }
 926
 927 /// Load and Store Instructions
 928 ///  aligned
 929 def LB  : Load<"lb", GPR32Opnd, sextloadi8, IILoad>, MMRel, LW_FM<0x20>;
 930 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, IILoad, addrDefault>, MMRel,
 931           LW_FM<0x24>;
 932 def LH  : Load<"lh", GPR32Opnd, sextloadi16, IILoad, addrDefault>, MMRel,
 933           LW_FM<0x21>;
 934 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, IILoad>, MMRel, LW_FM<0x25>;
 935 def LW  : Load<"lw", GPR32Opnd, load, IILoad, addrDefault>, MMRel,
 936           LW_FM<0x23>;
 937 def SB  : Store<"sb", GPR32Opnd, truncstorei8, IIStore>, MMRel, LW_FM<0x28>;
 938 def SH  : Store<"sh", GPR32Opnd, truncstorei16, IIStore>, MMRel, LW_FM<0x29>;
 939 def SW  : Store<"sw", GPR32Opnd, store, IIStore>, MMRel, LW_FM<0x2b>;
 940
 941 /// load/store left/right
 942 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, IILoad>, LW_FM<0x22>;
 943 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, IILoad>, LW_FM<0x26>;
 944 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, IIStore>, LW_FM<0x2a>;
 945 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, IIStore>, LW_FM<0x2e>;
 946
 947 def SYNC : SYNC_FT, SYNC_FM;
 948 def TEQ : TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>;
 949 def TGE : TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>;
 950 def TGEU : TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>;
 951 def TLT : TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>;
 952 def TLTU : TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>;
 953 def TNE : TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>;
 954
 955 def TEQI : TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>;
 956 def TGEI : TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>;
 957 def TGEIU : TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>;
 958 def TLTI : TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>;
 959 def TTLTIU : TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>;
 960 def TNEI : TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>;
 961
 962 def BREAK : BRK_FT<"break">, BRK_FM<0xd>;
 963 def SYSCALL : SYS_FT<"syscall">, SYS_FM<0xc>;
 964 def TRAP : TrapBase<BREAK>;
 965
 966 def ERET : ER_FT<"eret">, ER_FM<0x18>;
 967 def DERET : ER_FT<"deret">, ER_FM<0x1f>;
 968
 969 def EI : DEI_FT<"ei", GPR32Opnd>, EI_FM<1>;
 970 def DI : DEI_FT<"di", GPR32Opnd>, EI_FM<0>;
 971
 972 def WAIT : WAIT_FT<"wait">;
 973
 974 /// Load-linked, Store-conditional
 975 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>;
 976 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>;
 977
 978 /// Jump and Branch Instructions
 979 def J       : JumpFJ<jmptarget, "j", br, bb>, FJ<2>,
 980               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
 981 def JR      : IndirectBranch<GPR32Opnd>, MTLO_FM<8>;
 982 def BEQ     : CBranch<"beq", seteq, GPR32Opnd>, BEQ_FM<4>;
 983 def BNE     : CBranch<"bne", setne, GPR32Opnd>, BEQ_FM<5>;
 984 def BGEZ    : CBranchZero<"bgez", setge, GPR32Opnd>, BGEZ_FM<1, 1>;
 985 def BGTZ    : CBranchZero<"bgtz", setgt, GPR32Opnd>, BGEZ_FM<7, 0>;
 986 def BLEZ    : CBranchZero<"blez", setle, GPR32Opnd>, BGEZ_FM<6, 0>;
 987 def BLTZ    : CBranchZero<"bltz", setlt, GPR32Opnd>, BGEZ_FM<1, 0>;
 988 def B       : UncondBranch<BEQ>;
 989
 990 def JAL  : JumpLink<"jal">, FJ<3>;
 991 def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
 992 def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
 993 def BGEZAL : BGEZAL_FT<"bgezal", GPR32Opnd>, BGEZAL_FM<0x11>;
 994 def BLTZAL : BGEZAL_FT<"bltzal", GPR32Opnd>, BGEZAL_FM<0x10>;
 995 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
 996 def TAILCALL : JumpFJ<calltarget, "j", MipsTailCall, imm>, FJ<2>, IsTailCall;
 997 def TAILCALL_R : JumpFR<GPR32Opnd, MipsTailCall>, MTLO_FM<8>, IsTailCall;
 998
 999 def RET : RetBase<GPR32Opnd>, MTLO_FM<8>;
1000
1001 // Exception handling related node and instructions.
1002 // The conversion sequence is:
1003 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1004 // MIPSeh_return -> (stack change + indirect branch)
1005 //
1006 // MIPSeh_return takes the place of regular return instruction
1007 // but takes two arguments (V1, V0) which are used for storing
1008 // the offset and return address respectively.
1009 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1010
1011 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1012                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1013
1014 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1015   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1016                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1017   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1018                                                 GPR64:$dst),
1019                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1020 }
1021
1022 /// Multiply and Divide Instructions.
1023 def MULT  : MMRel, Mult<"mult", IIImult, GPR32Opnd, [HI0, LO0]>,
1024             MULT_FM<0, 0x18>;
1025 def MULTu : MMRel, Mult<"multu", IIImult, GPR32Opnd, [HI0, LO0]>,
1026             MULT_FM<0, 0x19>;
1027 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, IIImult>;
1028 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, IIImult>;
1029 def SDIV  : Div<"div", IIIdiv, GPR32Opnd, [HI0, LO0]>, MULT_FM<0, 0x1a>;
1030 def UDIV  : Div<"divu", IIIdiv, GPR32Opnd, [HI0, LO0]>, MULT_FM<0, 0x1b>;
1031 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, IIIdiv,
1032                                0, 1, 1>;
1033 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, IIIdiv,
1034                                0, 1, 1>;
1035
1036 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>;
1037 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>;
1038 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, [HI0]>, MFLO_FM<0x10>;
1039 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, [LO0]>, MFLO_FM<0x12>;
1040
1041 /// Sign Ext In Register Instructions.
1042 def SEB : MMRel, SignExtInReg<"seb", i8, GPR32Opnd>, SEB_FM<0x10, 0x20>;
1043 def SEH : MMRel, SignExtInReg<"seh", i16, GPR32Opnd>, SEB_FM<0x18, 0x20>;
1044
1045 /// Count Leading
1046 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>;
1047 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>;
1048
1049 /// Word Swap Bytes Within Halfwords
1050 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>;
1051
1052 /// No operation.
1053 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1054
1055 // FrameIndexes are legalized when they are operands from load/store
1056 // instructions. The same not happens for stack address copies, so an
1057 // add op with mem ComplexPattern is used and the stack address copy
1058 // can be matched. It's similar to Sparc LEA_ADDRi
1059 def LEA_ADDiu : EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1060
1061 // MADD*/MSUB*
1062 def MADD  : MMRel, MArithR<"madd", 1>, MULT_FM<0x1c, 0>;
1063 def MADDU : MMRel, MArithR<"maddu", 1>, MULT_FM<0x1c, 1>;
1064 def MSUB  : MMRel, MArithR<"msub">, MULT_FM<0x1c, 4>;
1065 def MSUBU : MMRel, MArithR<"msubu">, MULT_FM<0x1c, 5>;
1066 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd>;
1067 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu>;
1068 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub>;
1069 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu>;
1070
1071 def RDHWR : ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1072
1073 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1074 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1075
1076 /// Move Control Registers From/To CPU Registers
1077 def MFC0 : MFC3OP<"mfc0", GPR32Opnd>, MFC3OP_FM<0x10, 0>;
1078 def MTC0 : MFC3OP<"mtc0", GPR32Opnd>, MFC3OP_FM<0x10, 4>;
1079 def MFC2 : MFC3OP<"mfc2", GPR32Opnd>, MFC3OP_FM<0x12, 0>;
1080 def MTC2 : MFC3OP<"mtc2", GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1081
1082 //===----------------------------------------------------------------------===//
1083 // Instruction aliases
1084 //===----------------------------------------------------------------------===//
1085 def : InstAlias<"move $dst, $src",
1086                 (ADDu GPR32Opnd:$dst, GPR32Opnd:$src,ZERO), 1>,
1087       Requires<[NotMips64]>;
1088 def : InstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>;
1089 def : InstAlias<"addu $rs, $rt, $imm",
1090                 (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1091 def : InstAlias<"add $rs, $rt, $imm",
1092                 (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1093 def : InstAlias<"and $rs, $rt, $imm",
1094                 (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1095 def : InstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1096 def : InstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1097 def : InstAlias<"jal $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1098 def : InstAlias<"jal $rd,$rs", (JALR GPR32Opnd:$rd, GPR32Opnd:$rs), 0>;
1099 def : InstAlias<"not $rt, $rs",
1100                 (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1101 def : InstAlias<"neg $rt, $rs",
1102                 (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1103 def : InstAlias<"negu $rt, $rs",
1104                 (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1105 def : InstAlias<"slt $rs, $rt, $imm",
1106                 (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1107 def : InstAlias<"xor $rs, $rt, $imm",
1108                 (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1109 def : InstAlias<"or $rs, $rt, $imm",
1110                 (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1111 def : InstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1112 def : InstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1113 def : InstAlias<"mtc0 $rt, $rd", (MTC0 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1114 def : InstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1115 def : InstAlias<"mtc2 $rt, $rd", (MTC2 GPR32Opnd:$rt, GPR32Opnd:$rd, 0), 0>;
1116 def : InstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1117 def : InstAlias<"bnez $rs,$offset",
1118                 (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1119 def : InstAlias<"beqz $rs,$offset",
1120                 (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1121 def : InstAlias<"syscall", (SYSCALL 0), 1>;
1122
1123 def : InstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1124 def : InstAlias<"break", (BREAK 0, 0), 1>;
1125 def : InstAlias<"ei", (EI ZERO), 1>;
1126 def : InstAlias<"di", (DI ZERO), 1>;
1127
1128 def  : InstAlias<"teq $rs, $rt", (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1129 def  : InstAlias<"tge $rs, $rt", (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1130 def  : InstAlias<"tgeu $rs, $rt", (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1131 def  : InstAlias<"tlt $rs, $rt", (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1132 def  : InstAlias<"tltu $rs, $rt", (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1133 def  : InstAlias<"tne $rs, $rt", (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>;
1134 def : InstAlias<"sub, $rd, $rs, $imm",
1135                 (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1136 def : InstAlias<"subu, $rd, $rs, $imm",
1137                 (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs, InvertedImOperand:$imm)>;
1138
1139 //===----------------------------------------------------------------------===//
1140 // Assembler Pseudo Instructions
1141 //===----------------------------------------------------------------------===//
1142
1143 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1144   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1145                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1146 def LoadImm32Reg : LoadImm32<"li", uimm5, GPR32Opnd>;
1147
1148 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1149   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1150                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1151 def LoadAddr32Reg : LoadAddress<"la", mem, GPR32Opnd>;
1152
1153 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1154   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1155                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1156 def LoadAddr32Imm : LoadAddressImm<"la", uimm5, GPR32Opnd>;
1157
1158 //===----------------------------------------------------------------------===//
1159 //  Arbitrary patterns that map to one or more instructions
1160 //===----------------------------------------------------------------------===//
1161
1162 // Load/store pattern templates.
1163 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1164   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1165
1166 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1167   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1168
1169 // Small immediates
1170 def : MipsPat<(i32 immSExt16:$in),
1171               (ADDiu ZERO, imm:$in)>;
1172 def : MipsPat<(i32 immZExt16:$in),
1173               (ORi ZERO, imm:$in)>;
1174 def : MipsPat<(i32 immLow16Zero:$in),
1175               (LUi (HI16 imm:$in))>;
1176
1177 // Arbitrary immediates
1178 def : MipsPat<(i32 imm:$imm),
1179           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1180
1181 // Carry MipsPatterns
1182 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1183               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1184 let Predicates = [HasStdEnc, NotDSP] in {
1185   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1186                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1187   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1188                 (ADDiu GPR32:$src, imm:$imm)>;
1189 }
1190
1191 // Call
1192 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1193               (JAL tglobaladdr:$dst)>;
1194 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1195               (JAL texternalsym:$dst)>;
1196 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1197 //              (JALR GPR32:$dst)>;
1198
1199 // Tail call
1200 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1201               (TAILCALL tglobaladdr:$dst)>;
1202 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1203               (TAILCALL texternalsym:$dst)>;
1204 // hi/lo relocs
1205 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1206 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1207 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1208 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1209 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1210 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1211
1212 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1213 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1214 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1215 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1216 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1217 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1218
1219 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1220               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1221 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1222               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1223 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1224               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1225 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1226               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1227 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1228               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1229
1230 // gp_rel relocs
1231 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1232               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1233 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1234               (ADDiu GPR32:$gp, tconstpool:$in)>;
1235
1236 // wrapper_pic
1237 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1238       MipsPat<(MipsWrapper RC:$gp, node:$in),
1239               (ADDiuOp RC:$gp, node:$in)>;
1240
1241 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1242 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1243 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1244 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1245 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1246 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1247
1248 // Mips does not have "not", so we expand our way
1249 def : MipsPat<(not GPR32:$in),
1250               (NOR GPR32Opnd:$in, ZERO)>;
1251
1252 // extended loads
1253 let Predicates = [HasStdEnc] in {
1254   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1255   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1256   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1257 }
1258
1259 // peepholes
1260 let Predicates = [HasStdEnc] in
1261 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1262
1263 // brcond patterns
1264 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1265                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1266                       Instruction SLTiuOp, Register ZEROReg> {
1267 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1268               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1269 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1270               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1271
1272 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1273               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1274 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1275               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1276 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1277               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1278 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1279               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1280 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1281               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1282 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1283               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1284
1285 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1286               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1287 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1288               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1289
1290 def : MipsPat<(brcond RC:$cond, bb:$dst),
1291               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1292 }
1293
1294 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1295
1296 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1297               (BLEZ i32:$lhs, bb:$dst)>;
1298 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1299               (BGEZ i32:$lhs, bb:$dst)>;
1300
1301 // setcc patterns
1302 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1303                      Instruction SLTuOp, Register ZEROReg> {
1304   def : MipsPat<(seteq RC:$lhs, 0),
1305                 (SLTiuOp RC:$lhs, 1)>;
1306   def : MipsPat<(setne RC:$lhs, 0),
1307                 (SLTuOp ZEROReg, RC:$lhs)>;
1308   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1309                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1310   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1311                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1312 }
1313
1314 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1315   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1316                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1317   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1318                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1319 }
1320
1321 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1322   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1323                 (SLTOp RC:$rhs, RC:$lhs)>;
1324   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1325                 (SLTuOp RC:$rhs, RC:$lhs)>;
1326 }
1327
1328 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1329   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1330                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1331   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1332                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1333 }
1334
1335 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1336                         Instruction SLTiuOp> {
1337   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1338                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1339   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1340                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1341 }
1342
1343 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1344 defm : SetlePats<GPR32, SLT, SLTu>;
1345 defm : SetgtPats<GPR32, SLT, SLTu>;
1346 defm : SetgePats<GPR32, SLT, SLTu>;
1347 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1348
1349 // bswap pattern
1350 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1351
1352 // mflo/hi patterns.
1353 def : MipsPat<(i32 (ExtractLOHI ACC64:$ac, imm:$lohi_idx)),
1354               (EXTRACT_SUBREG ACC64:$ac, imm:$lohi_idx)>;
1355
1356 // Load halfword/word patterns.
1357 let AddedComplexity = 40 in {
1358   let Predicates = [HasStdEnc] in {
1359     def : LoadRegImmPat<LBu, i32, zextloadi8>;
1360     def : LoadRegImmPat<LH, i32, sextloadi16>;
1361     def : LoadRegImmPat<LW, i32, load>;
1362   }
1363 }
1364
1365 //===----------------------------------------------------------------------===//
1366 // Floating Point Support
1367 //===----------------------------------------------------------------------===//
1368
1369 include "MipsInstrFPU.td"
1370 include "Mips64InstrInfo.td"
1371 include "MipsCondMov.td"
1372
1373 //
1374 // Mips16
1375
1376 include "Mips16InstrFormats.td"
1377 include "Mips16InstrInfo.td"
1378
1379 // DSP
1380 include "MipsDSPInstrFormats.td"
1381 include "MipsDSPInstrInfo.td"
1382
1383 // MSA
1384 include "MipsMSAInstrFormats.td"
1385 include "MipsMSAInstrInfo.td"
1386
1387 // Micromips
1388 include "MicroMipsInstrFormats.td"
1389 include "MicroMipsInstrInfo.td"