[mips] Add new InstrItinClasses for move from/to coprocessor instructions and
[oota-llvm.git] / lib / Target / Mips / MipsInstrInfo.td
1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file contains the Mips implementation of the TargetInstrInfo class.
11 //
12 //===----------------------------------------------------------------------===//
13
14
15 //===----------------------------------------------------------------------===//
16 // Mips profiles and nodes
17 //===----------------------------------------------------------------------===//
18
19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
21                                                 SDTCisSameAs<1, 2>,
22                                                 SDTCisSameAs<3, 4>,
23                                                 SDTCisInt<4>]>;
24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
26 def SDT_ExtractLOHI : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisVT<1, untyped>,
27                                            SDTCisVT<2, i32>]>;
28 def SDT_InsertLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
29                                           SDTCisVT<1, i32>,
30                                           SDTCisSameAs<1, 2>]>;
31 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
32                                     SDTCisSameAs<1, 2>]>;
33 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
34                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
35                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
36 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
37
38 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
39
40 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
41
42 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
44 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
45                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
46                                    SDTCisSameAs<0, 4>]>;
47
48 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
49                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
50                                     SDTCisSameAs<0, 2>]>;
51
52 // Call
53 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
54                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
55                           SDNPVariadic]>;
56
57 // Tail call
58 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
59                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
60
61 // Hi and Lo nodes are used to handle global addresses. Used on
62 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
63 // static model. (nothing to do with Mips Registers Hi and Lo)
64 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
65 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
66 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
67
68 // TlsGd node is used to handle General Dynamic TLS
69 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
70
71 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
72 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
73 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
74
75 // Thread pointer
76 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
77
78 // Return
79 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
80                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
81
82 // These are target-independent nodes, but have target-specific formats.
83 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
84                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
85 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
86                            [SDNPHasChain, SDNPSideEffect,
87                             SDNPOptInGlue, SDNPOutGlue]>;
88
89 // Node used to extract integer from LO/HI register.
90 def ExtractLOHI : SDNode<"MipsISD::ExtractLOHI", SDT_ExtractLOHI>;
91
92 // Node used to insert 32-bit integers to LOHI register pair.
93 def InsertLOHI : SDNode<"MipsISD::InsertLOHI", SDT_InsertLOHI>;
94
95 // Mult nodes.
96 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
97 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
98
99 // MAdd*/MSub* nodes
100 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
101 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
102 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
103 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
104
105 // DivRem(u) nodes
106 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
107 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
108 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
109                            [SDNPOutGlue]>;
110 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
111                            [SDNPOutGlue]>;
112
113 // Target constant nodes that are not part of any isel patterns and remain
114 // unchanged can cause instructions with illegal operands to be emitted.
115 // Wrapper node patterns give the instruction selector a chance to replace
116 // target constant nodes that would otherwise remain unchanged with ADDiu
117 // nodes. Without these wrapper node patterns, the following conditional move
118 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
119 // compiled:
120 //  movn  %got(d)($gp), %got(c)($gp), $4
121 // This instruction is illegal since movn can take only register operands.
122
123 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
124
125 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
126
127 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
128 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
129
130 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
131                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
132 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
133                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
134 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
135                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
136 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
137                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
138 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
139                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
140 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
141                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
142 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
143                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
144 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
145                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
146
147 //===----------------------------------------------------------------------===//
148 // Mips Instruction Predicate Definitions.
149 //===----------------------------------------------------------------------===//
150 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
151                       AssemblerPredicate<"FeatureSEInReg">;
152 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
153                       AssemblerPredicate<"FeatureBitCount">;
154 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
155                       AssemblerPredicate<"FeatureSwap">;
156 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
157                       AssemblerPredicate<"FeatureCondMov">;
158 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
159                       AssemblerPredicate<"FeatureFPIdx">;
160 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
161                       AssemblerPredicate<"FeatureMips32">;
162 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
163                       AssemblerPredicate<"FeatureMips32r2">;
164 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
165                       AssemblerPredicate<"FeatureMips64">;
166 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
167                       AssemblerPredicate<"!FeatureMips64">;
168 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
169                       AssemblerPredicate<"FeatureMips64r2">;
170 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
171                       AssemblerPredicate<"FeatureN64">;
172 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
173                       AssemblerPredicate<"!FeatureN64">;
174 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
175                       AssemblerPredicate<"FeatureMips16">;
176 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
177                       AssemblerPredicate<"FeatureMips32">;
178 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
179                       AssemblerPredicate<"FeatureMips32">;
180 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
181                       AssemblerPredicate<"FeatureMips32">;
182 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
183                       AssemblerPredicate<"!FeatureMips16">;
184 def NotDSP :          Predicate<"!Subtarget.hasDSP()">;
185
186 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
187   let Predicates = [HasStdEnc];
188 }
189
190 class IsCommutable {
191   bit isCommutable = 1;
192 }
193
194 class IsBranch {
195   bit isBranch = 1;
196 }
197
198 class IsReturn {
199   bit isReturn = 1;
200 }
201
202 class IsCall {
203   bit isCall = 1;
204 }
205
206 class IsTailCall {
207   bit isCall = 1;
208   bit isTerminator = 1;
209   bit isReturn = 1;
210   bit isBarrier = 1;
211   bit hasExtraSrcRegAllocReq = 1;
212   bit isCodeGenOnly = 1;
213 }
214
215 class IsAsCheapAsAMove {
216   bit isAsCheapAsAMove = 1;
217 }
218
219 class NeverHasSideEffects {
220   bit neverHasSideEffects = 1;
221 }
222
223 //===----------------------------------------------------------------------===//
224 // Instruction format superclass
225 //===----------------------------------------------------------------------===//
226
227 include "MipsInstrFormats.td"
228
229 //===----------------------------------------------------------------------===//
230 // Mips Operand, Complex Patterns and Transformations Definitions.
231 //===----------------------------------------------------------------------===//
232
233 // Instruction operand types
234 def jmptarget   : Operand<OtherVT> {
235   let EncoderMethod = "getJumpTargetOpValue";
236 }
237 def brtarget    : Operand<OtherVT> {
238   let EncoderMethod = "getBranchTargetOpValue";
239   let OperandType = "OPERAND_PCREL";
240   let DecoderMethod = "DecodeBranchTarget";
241 }
242 def calltarget  : Operand<iPTR> {
243   let EncoderMethod = "getJumpTargetOpValue";
244 }
245 def calltarget64: Operand<i64>;
246 def simm16      : Operand<i32> {
247   let DecoderMethod= "DecodeSimm16";
248 }
249
250 def simm20      : Operand<i32> {
251 }
252
253 def simm16_64   : Operand<i64>;
254 def shamt       : Operand<i32>;
255
256 // Unsigned Operand
257 def uimm16      : Operand<i32> {
258   let PrintMethod = "printUnsignedImm";
259 }
260
261 def MipsMemAsmOperand : AsmOperandClass {
262   let Name = "Mem";
263   let ParserMethod = "parseMemOperand";
264 }
265
266 // Address operand
267 def mem : Operand<i32> {
268   let PrintMethod = "printMemOperand";
269   let MIOperandInfo = (ops CPURegs, simm16);
270   let EncoderMethod = "getMemEncoding";
271   let ParserMatchClass = MipsMemAsmOperand;
272   let OperandType = "OPERAND_MEMORY";
273 }
274
275 def mem64 : Operand<i64> {
276   let PrintMethod = "printMemOperand";
277   let MIOperandInfo = (ops CPU64Regs, simm16_64);
278   let EncoderMethod = "getMemEncoding";
279   let ParserMatchClass = MipsMemAsmOperand;
280   let OperandType = "OPERAND_MEMORY";
281 }
282
283 def mem_ea : Operand<i32> {
284   let PrintMethod = "printMemOperandEA";
285   let MIOperandInfo = (ops CPURegs, simm16);
286   let EncoderMethod = "getMemEncoding";
287   let OperandType = "OPERAND_MEMORY";
288 }
289
290 def mem_ea_64 : Operand<i64> {
291   let PrintMethod = "printMemOperandEA";
292   let MIOperandInfo = (ops CPU64Regs, simm16_64);
293   let EncoderMethod = "getMemEncoding";
294   let OperandType = "OPERAND_MEMORY";
295 }
296
297 // size operand of ext instruction
298 def size_ext : Operand<i32> {
299   let EncoderMethod = "getSizeExtEncoding";
300   let DecoderMethod = "DecodeExtSize";
301 }
302
303 // size operand of ins instruction
304 def size_ins : Operand<i32> {
305   let EncoderMethod = "getSizeInsEncoding";
306   let DecoderMethod = "DecodeInsSize";
307 }
308
309 // Transformation Function - get the lower 16 bits.
310 def LO16 : SDNodeXForm<imm, [{
311   return getImm(N, N->getZExtValue() & 0xFFFF);
312 }]>;
313
314 // Transformation Function - get the higher 16 bits.
315 def HI16 : SDNodeXForm<imm, [{
316   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
317 }]>;
318
319 // Plus 1.
320 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
321
322 // Node immediate fits as 16-bit sign extended on target immediate.
323 // e.g. addi, andi
324 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
325
326 // Node immediate fits as 16-bit sign extended on target immediate.
327 // e.g. addi, andi
328 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
329
330 // Node immediate fits as 15-bit sign extended on target immediate.
331 // e.g. addi, andi
332 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
333
334 // Node immediate fits as 16-bit zero extended on target immediate.
335 // The LO16 param means that only the lower 16 bits of the node
336 // immediate are caught.
337 // e.g. addiu, sltiu
338 def immZExt16  : PatLeaf<(imm), [{
339   if (N->getValueType(0) == MVT::i32)
340     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
341   else
342     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
343 }], LO16>;
344
345 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
346 def immLow16Zero : PatLeaf<(imm), [{
347   int64_t Val = N->getSExtValue();
348   return isInt<32>(Val) && !(Val & 0xffff);
349 }]>;
350
351 // shamt field must fit in 5 bits.
352 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
353
354 // True if (N + 1) fits in 16-bit field.
355 def immSExt16Plus1 : PatLeaf<(imm), [{
356   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
357 }]>;
358
359 // Mips Address Mode! SDNode frameindex could possibily be a match
360 // since load and store instructions from stack used it.
361 def addr :
362   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
363
364 def addrRegImm :
365   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
366
367 def addrDefault :
368   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
369
370 //===----------------------------------------------------------------------===//
371 // Instructions specific format
372 //===----------------------------------------------------------------------===//
373
374 // Arithmetic and logical instructions with 3 register operands.
375 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
376                   InstrItinClass Itin = NoItinerary,
377                   SDPatternOperator OpNode = null_frag>:
378   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
379          !strconcat(opstr, "\t$rd, $rs, $rt"),
380          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
381   let isCommutable = isComm;
382   let isReMaterializable = 1;
383 }
384
385 // Arithmetic and logical instructions with 2 register operands.
386 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
387                   SDPatternOperator imm_type = null_frag,
388                   SDPatternOperator OpNode = null_frag> :
389   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
390          !strconcat(opstr, "\t$rt, $rs, $imm16"),
391          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
392          IIAlu, FrmI, opstr> {
393   let isReMaterializable = 1;
394   let TwoOperandAliasConstraint = "$rs = $rt";
395 }
396
397 // Arithmetic Multiply ADD/SUB
398 class MArithR<string opstr, bit isComm = 0> :
399   InstSE<(outs), (ins CPURegsOpnd:$rs, CPURegsOpnd:$rt),
400          !strconcat(opstr, "\t$rs, $rt"), [], IIImul, FrmR> {
401   let Defs = [HI, LO];
402   let Uses = [HI, LO];
403   let isCommutable = isComm;
404 }
405
406 //  Logical
407 class LogicNOR<string opstr, RegisterOperand RC>:
408   InstSE<(outs RC:$rd), (ins RC:$rs, RC:$rt),
409          !strconcat(opstr, "\t$rd, $rs, $rt"),
410          [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu, FrmR, opstr> {
411   let isCommutable = 1;
412 }
413
414 // Shifts
415 class shift_rotate_imm<string opstr, Operand ImmOpnd,
416                        RegisterOperand RC, SDPatternOperator OpNode = null_frag,
417                        SDPatternOperator PF = null_frag> :
418   InstSE<(outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
419          !strconcat(opstr, "\t$rd, $rt, $shamt"),
420          [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu, FrmR, opstr>;
421
422 class shift_rotate_reg<string opstr, RegisterOperand RC,
423                        SDPatternOperator OpNode = null_frag>:
424   InstSE<(outs RC:$rd), (ins RC:$rt, CPURegsOpnd:$rs),
425          !strconcat(opstr, "\t$rd, $rt, $rs"),
426          [(set RC:$rd, (OpNode RC:$rt, CPURegsOpnd:$rs))], IIAlu, FrmR, opstr>;
427
428 // Load Upper Imediate
429 class LoadUpper<string opstr, RegisterClass RC, Operand Imm>:
430   InstSE<(outs RC:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
431          [], IIAlu, FrmI>, IsAsCheapAsAMove {
432   let neverHasSideEffects = 1;
433   let isReMaterializable = 1;
434 }
435
436 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
437           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
438   bits<21> addr;
439   let Inst{25-21} = addr{20-16};
440   let Inst{15-0}  = addr{15-0};
441   let DecoderMethod = "DecodeMem";
442 }
443
444 // Memory Load/Store
445 class Load<string opstr, SDPatternOperator OpNode, RegisterClass RC,
446            InstrItinClass Itin, Operand MemOpnd, ComplexPattern Addr,
447            string ofsuffix> :
448   InstSE<(outs RC:$rt), (ins MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
449          [(set RC:$rt, (OpNode Addr:$addr))], NoItinerary, FrmI,
450          !strconcat(opstr, ofsuffix)> {
451   let DecoderMethod = "DecodeMem";
452   let canFoldAsLoad = 1;
453   let mayLoad = 1;
454 }
455
456 class Store<string opstr, SDPatternOperator OpNode, RegisterClass RC,
457             InstrItinClass Itin, Operand MemOpnd, ComplexPattern Addr,
458             string ofsuffix> :
459   InstSE<(outs), (ins RC:$rt, MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
460          [(OpNode RC:$rt, Addr:$addr)], NoItinerary, FrmI,
461          !strconcat(opstr, ofsuffix)> {
462   let DecoderMethod = "DecodeMem";
463   let mayStore = 1;
464 }
465
466 multiclass LoadM<string opstr, RegisterClass RC,
467                  SDPatternOperator OpNode = null_frag,
468                  InstrItinClass Itin = NoItinerary,
469                  ComplexPattern Addr = addr> {
470   def NAME : Load<opstr, OpNode, RC, Itin, mem, Addr, "">,
471              Requires<[NotN64, HasStdEnc]>;
472   def _P8  : Load<opstr, OpNode, RC, Itin, mem64, Addr, "_p8">,
473              Requires<[IsN64, HasStdEnc]> {
474     let DecoderNamespace = "Mips64";
475     let isCodeGenOnly = 1;
476   }
477 }
478
479 multiclass StoreM<string opstr, RegisterClass RC,
480                   SDPatternOperator OpNode = null_frag,
481                   InstrItinClass Itin = NoItinerary,
482                   ComplexPattern Addr = addr> {
483   def NAME : Store<opstr, OpNode, RC, Itin, mem, Addr, "">,
484              Requires<[NotN64, HasStdEnc]>;
485   def _P8  : Store<opstr, OpNode, RC, Itin, mem64, Addr, "_p8">,
486              Requires<[IsN64, HasStdEnc]> {
487     let DecoderNamespace = "Mips64";
488     let isCodeGenOnly = 1;
489   }
490 }
491
492 // Load/Store Left/Right
493 let canFoldAsLoad = 1 in
494 class LoadLeftRight<string opstr, SDNode OpNode, RegisterClass RC,
495                     Operand MemOpnd> :
496   InstSE<(outs RC:$rt), (ins MemOpnd:$addr, RC:$src),
497          !strconcat(opstr, "\t$rt, $addr"),
498          [(set RC:$rt, (OpNode addr:$addr, RC:$src))], NoItinerary, FrmI> {
499   let DecoderMethod = "DecodeMem";
500   string Constraints = "$src = $rt";
501 }
502
503 class StoreLeftRight<string opstr, SDNode OpNode, RegisterClass RC,
504                      Operand MemOpnd>:
505   InstSE<(outs), (ins RC:$rt, MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
506          [(OpNode RC:$rt, addr:$addr)], NoItinerary, FrmI> {
507   let DecoderMethod = "DecodeMem";
508 }
509
510 multiclass LoadLeftRightM<string opstr, SDNode OpNode, RegisterClass RC> {
511   def NAME : LoadLeftRight<opstr, OpNode, RC, mem>,
512              Requires<[NotN64, HasStdEnc]>;
513   def _P8  : LoadLeftRight<opstr, OpNode, RC, mem64>,
514              Requires<[IsN64, HasStdEnc]> {
515     let DecoderNamespace = "Mips64";
516     let isCodeGenOnly = 1;
517   }
518 }
519
520 multiclass StoreLeftRightM<string opstr, SDNode OpNode, RegisterClass RC> {
521   def NAME : StoreLeftRight<opstr, OpNode, RC, mem>,
522              Requires<[NotN64, HasStdEnc]>;
523   def _P8  : StoreLeftRight<opstr, OpNode, RC, mem64>,
524              Requires<[IsN64, HasStdEnc]> {
525     let DecoderNamespace = "Mips64";
526     let isCodeGenOnly = 1;
527   }
528 }
529
530 // Conditional Branch
531 class CBranch<string opstr, PatFrag cond_op, RegisterOperand RC> :
532   InstSE<(outs), (ins RC:$rs, RC:$rt, brtarget:$offset),
533          !strconcat(opstr, "\t$rs, $rt, $offset"),
534          [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$offset)], IIBranch,
535          FrmI> {
536   let isBranch = 1;
537   let isTerminator = 1;
538   let hasDelaySlot = 1;
539   let Defs = [AT];
540 }
541
542 class CBranchZero<string opstr, PatFrag cond_op, RegisterOperand RC> :
543   InstSE<(outs), (ins RC:$rs, brtarget:$offset),
544          !strconcat(opstr, "\t$rs, $offset"),
545          [(brcond (i32 (cond_op RC:$rs, 0)), bb:$offset)], IIBranch, FrmI> {
546   let isBranch = 1;
547   let isTerminator = 1;
548   let hasDelaySlot = 1;
549   let Defs = [AT];
550 }
551
552 // SetCC
553 class SetCC_R<string opstr, PatFrag cond_op, RegisterClass RC> :
554   InstSE<(outs CPURegsOpnd:$rd), (ins RC:$rs, RC:$rt),
555          !strconcat(opstr, "\t$rd, $rs, $rt"),
556          [(set CPURegsOpnd:$rd, (cond_op RC:$rs, RC:$rt))],
557          IIAlu, FrmR, opstr>;
558
559 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
560               RegisterClass RC>:
561   InstSE<(outs CPURegsOpnd:$rt), (ins RC:$rs, Od:$imm16),
562          !strconcat(opstr, "\t$rt, $rs, $imm16"),
563          [(set CPURegsOpnd:$rt, (cond_op RC:$rs, imm_type:$imm16))],
564          IIAlu, FrmI, opstr>;
565
566 // Jump
567 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
568              SDPatternOperator targetoperator> :
569   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
570          [(operator targetoperator:$target)], IIBranch, FrmJ> {
571   let isTerminator=1;
572   let isBarrier=1;
573   let hasDelaySlot = 1;
574   let DecoderMethod = "DecodeJumpTarget";
575   let Defs = [AT];
576 }
577
578 // Unconditional branch
579 class UncondBranch<string opstr> :
580   InstSE<(outs), (ins brtarget:$offset), !strconcat(opstr, "\t$offset"),
581          [(br bb:$offset)], IIBranch, FrmI> {
582   let isBranch = 1;
583   let isTerminator = 1;
584   let isBarrier = 1;
585   let hasDelaySlot = 1;
586   let Predicates = [RelocPIC, HasStdEnc];
587   let Defs = [AT];
588 }
589
590 // Base class for indirect branch and return instruction classes.
591 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
592 class JumpFR<RegisterClass RC, SDPatternOperator operator = null_frag>:
593   InstSE<(outs), (ins RC:$rs), "jr\t$rs", [(operator RC:$rs)], IIBranch, FrmR>;
594
595 // Indirect branch
596 class IndirectBranch<RegisterClass RC>: JumpFR<RC, brind> {
597   let isBranch = 1;
598   let isIndirectBranch = 1;
599 }
600
601 // Return instruction
602 class RetBase<RegisterClass RC>: JumpFR<RC> {
603   let isReturn = 1;
604   let isCodeGenOnly = 1;
605   let hasCtrlDep = 1;
606   let hasExtraSrcRegAllocReq = 1;
607 }
608
609 // Jump and Link (Call)
610 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
611   class JumpLink<string opstr> :
612     InstSE<(outs), (ins calltarget:$target), !strconcat(opstr, "\t$target"),
613            [(MipsJmpLink imm:$target)], IIBranch, FrmJ> {
614     let DecoderMethod = "DecodeJumpTarget";
615   }
616
617   class JumpLinkRegPseudo<RegisterClass RC, Instruction JALRInst,
618                           Register RetReg>:
619     PseudoSE<(outs), (ins RC:$rs), [(MipsJmpLink RC:$rs)], IIBranch>,
620     PseudoInstExpansion<(JALRInst RetReg, RC:$rs)>;
621
622   class JumpLinkReg<string opstr, RegisterClass RC>:
623     InstSE<(outs RC:$rd), (ins RC:$rs), !strconcat(opstr, "\t$rd, $rs"),
624            [], IIBranch, FrmR>;
625
626   class BGEZAL_FT<string opstr, RegisterOperand RO> :
627     InstSE<(outs), (ins RO:$rs, brtarget:$offset),
628            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI>;
629
630 }
631
632 class BAL_FT :
633   InstSE<(outs), (ins brtarget:$offset), "bal\t$offset", [], IIBranch, FrmI> {
634   let isBranch = 1;
635   let isTerminator = 1;
636   let isBarrier = 1;
637   let hasDelaySlot = 1;
638   let Defs = [RA];
639 }
640
641 // Sync
642 let hasSideEffects = 1 in
643 class SYNC_FT :
644   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
645          NoItinerary, FrmOther>;
646
647 let hasSideEffects = 1 in
648 class TEQ_FT<string opstr, RegisterOperand RO> :
649   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
650          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary, FrmI>;
651
652 // Mul, Div
653 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
654            list<Register> DefRegs> :
655   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
656          itin, FrmR, opstr> {
657   let isCommutable = 1;
658   let Defs = DefRegs;
659   let neverHasSideEffects = 1;
660 }
661
662 // Pseudo multiply/divide instruction with explicit accumulator register
663 // operands.
664 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
665                     SDPatternOperator OpNode, InstrItinClass Itin,
666                     bit IsComm = 1, bit HasSideEffects = 0,
667                     bit UsesCustomInserter = 0> :
668   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
669            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
670   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
671   let isCommutable = IsComm;
672   let hasSideEffects = HasSideEffects;
673   let usesCustomInserter = UsesCustomInserter;
674 }
675
676 // Pseudo multiply add/sub instruction with explicit accumulator register
677 // operands.
678 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode>
679   : PseudoSE<(outs ACRegs:$ac),
680              (ins CPURegsOpnd:$rs, CPURegsOpnd:$rt, ACRegs:$acin),
681              [(set ACRegs:$ac,
682               (OpNode CPURegsOpnd:$rs, CPURegsOpnd:$rt, ACRegs:$acin))],
683              IIImul>,
684     PseudoInstExpansion<(RealInst CPURegsOpnd:$rs, CPURegsOpnd:$rt)> {
685   string Constraints = "$acin = $ac";
686 }
687
688 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
689           list<Register> DefRegs> :
690   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
691          [], itin, FrmR> {
692   let Defs = DefRegs;
693 }
694
695 // Move from Hi/Lo
696 class MoveFromLOHI<string opstr, RegisterClass RC, list<Register> UseRegs>:
697   InstSE<(outs RC:$rd), (ins), !strconcat(opstr, "\t$rd"), [], IIHiLo, FrmR> {
698   let Uses = UseRegs;
699   let neverHasSideEffects = 1;
700 }
701
702 class MoveToLOHI<string opstr, RegisterClass RC, list<Register> DefRegs>:
703   InstSE<(outs), (ins RC:$rs), !strconcat(opstr, "\t$rs"), [], IIHiLo, FrmR> {
704   let Defs = DefRegs;
705   let neverHasSideEffects = 1;
706 }
707
708 class EffectiveAddress<string opstr, RegisterClass RC, Operand Mem> :
709   InstSE<(outs RC:$rt), (ins Mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
710          [(set RC:$rt, addr:$addr)], NoItinerary, FrmI> {
711   let isCodeGenOnly = 1;
712   let DecoderMethod = "DecodeMem";
713 }
714
715 // Count Leading Ones/Zeros in Word
716 class CountLeading0<string opstr, RegisterOperand RO>:
717   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
718          [(set RO:$rd, (ctlz RO:$rs))], IIAlu, FrmR>,
719   Requires<[HasBitCount, HasStdEnc]>;
720
721 class CountLeading1<string opstr, RegisterOperand RO>:
722   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
723          [(set RO:$rd, (ctlz (not RO:$rs)))], IIAlu, FrmR>,
724   Requires<[HasBitCount, HasStdEnc]>;
725
726
727 // Sign Extend in Register.
728 class SignExtInReg<string opstr, ValueType vt, RegisterClass RC> :
729   InstSE<(outs RC:$rd), (ins RC:$rt), !strconcat(opstr, "\t$rd, $rt"),
730          [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary, FrmR> {
731   let Predicates = [HasSEInReg, HasStdEnc];
732 }
733
734 // Subword Swap
735 class SubwordSwap<string opstr, RegisterOperand RO>:
736   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
737          NoItinerary, FrmR> {
738   let Predicates = [HasSwap, HasStdEnc];
739   let neverHasSideEffects = 1;
740 }
741
742 // Read Hardware
743 class ReadHardware<RegisterClass CPURegClass, RegisterOperand RO> :
744   InstSE<(outs CPURegClass:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
745          IIAlu, FrmR>;
746
747 // Ext and Ins
748 class ExtBase<string opstr, RegisterOperand RO>:
749   InstSE<(outs RO:$rt), (ins RO:$rs, uimm16:$pos, size_ext:$size),
750          !strconcat(opstr, " $rt, $rs, $pos, $size"),
751          [(set RO:$rt, (MipsExt RO:$rs, imm:$pos, imm:$size))], NoItinerary,
752          FrmR> {
753   let Predicates = [HasMips32r2, HasStdEnc];
754 }
755
756 class InsBase<string opstr, RegisterOperand RO>:
757   InstSE<(outs RO:$rt), (ins RO:$rs, uimm16:$pos, size_ins:$size, RO:$src),
758          !strconcat(opstr, " $rt, $rs, $pos, $size"),
759          [(set RO:$rt, (MipsIns RO:$rs, imm:$pos, imm:$size, RO:$src))],
760          NoItinerary, FrmR> {
761   let Predicates = [HasMips32r2, HasStdEnc];
762   let Constraints = "$src = $rt";
763 }
764
765 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
766 class Atomic2Ops<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
767   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
768            [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
769
770 multiclass Atomic2Ops32<PatFrag Op> {
771   def NAME : Atomic2Ops<Op, CPURegs, CPURegs>, Requires<[NotN64, HasStdEnc]>;
772   def _P8  : Atomic2Ops<Op, CPURegs, CPU64Regs>,
773              Requires<[IsN64, HasStdEnc]> {
774     let DecoderNamespace = "Mips64";
775   }
776 }
777
778 // Atomic Compare & Swap.
779 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
780   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
781            [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
782
783 multiclass AtomicCmpSwap32<PatFrag Op>  {
784   def NAME : AtomicCmpSwap<Op, CPURegs, CPURegs>,
785              Requires<[NotN64, HasStdEnc]>;
786   def _P8  : AtomicCmpSwap<Op, CPURegs, CPU64Regs>,
787              Requires<[IsN64, HasStdEnc]> {
788     let DecoderNamespace = "Mips64";
789   }
790 }
791
792 class LLBase<string opstr, RegisterOperand RO, Operand Mem> :
793   InstSE<(outs RO:$rt), (ins Mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
794          [], NoItinerary, FrmI> {
795   let DecoderMethod = "DecodeMem";
796   let mayLoad = 1;
797 }
798
799 class SCBase<string opstr, RegisterOperand RO, Operand Mem> :
800   InstSE<(outs RO:$dst), (ins RO:$rt, Mem:$addr),
801          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
802   let DecoderMethod = "DecodeMem";
803   let mayStore = 1;
804   let Constraints = "$rt = $dst";
805 }
806
807 class MFC3OP<dag outs, dag ins, string asmstr> :
808   InstSE<outs, ins, asmstr, [], NoItinerary, FrmFR>;
809
810 //===----------------------------------------------------------------------===//
811 // Pseudo instructions
812 //===----------------------------------------------------------------------===//
813
814 // Return RA.
815 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
816 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
817
818 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
819 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
820                                   [(callseq_start timm:$amt)]>;
821 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
822                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
823 }
824
825 let usesCustomInserter = 1 in {
826   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8>;
827   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16>;
828   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32>;
829   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8>;
830   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16>;
831   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32>;
832   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8>;
833   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16>;
834   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32>;
835   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8>;
836   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16>;
837   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32>;
838   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8>;
839   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16>;
840   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32>;
841   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8>;
842   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16>;
843   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32>;
844
845   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8>;
846   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16>;
847   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32>;
848
849   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8>;
850   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16>;
851   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32>;
852 }
853
854 /// Pseudo instructions for loading and storing accumulator registers.
855 let isPseudo = 1 in {
856   defm LOAD_AC64  : LoadM<"load_ac64", ACRegs>;
857   defm STORE_AC64 : StoreM<"store_ac64", ACRegs>;
858 }
859
860 //===----------------------------------------------------------------------===//
861 // Instruction definition
862 //===----------------------------------------------------------------------===//
863 //===----------------------------------------------------------------------===//
864 // MipsI Instructions
865 //===----------------------------------------------------------------------===//
866
867 /// Arithmetic Instructions (ALU Immediate)
868 def ADDiu : MMRel, ArithLogicI<"addiu", simm16, CPURegsOpnd, immSExt16, add>,
869             ADDI_FM<0x9>, IsAsCheapAsAMove;
870 def ADDi  : MMRel, ArithLogicI<"addi", simm16, CPURegsOpnd>, ADDI_FM<0x8>;
871 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, CPURegs>,
872             SLTI_FM<0xa>;
873 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, CPURegs>,
874             SLTI_FM<0xb>;
875 def ANDi  : MMRel, ArithLogicI<"andi", uimm16, CPURegsOpnd, immZExt16, and>,
876             ADDI_FM<0xc>;
877 def ORi   : MMRel, ArithLogicI<"ori", uimm16, CPURegsOpnd, immZExt16, or>,
878             ADDI_FM<0xd>;
879 def XORi  : MMRel, ArithLogicI<"xori", uimm16, CPURegsOpnd, immZExt16, xor>,
880             ADDI_FM<0xe>;
881 def LUi   : MMRel, LoadUpper<"lui", CPURegs, uimm16>, LUI_FM;
882
883 /// Arithmetic Instructions (3-Operand, R-Type)
884 def ADDu  : MMRel, ArithLogicR<"addu", CPURegsOpnd, 1, IIAlu, add>,
885             ADD_FM<0, 0x21>;
886 def SUBu  : MMRel, ArithLogicR<"subu", CPURegsOpnd, 0, IIAlu, sub>,
887             ADD_FM<0, 0x23>;
888 def MUL   : MMRel, ArithLogicR<"mul", CPURegsOpnd, 1, IIImul, mul>,
889             ADD_FM<0x1c, 2>;
890 def ADD   : MMRel, ArithLogicR<"add", CPURegsOpnd>, ADD_FM<0, 0x20>;
891 def SUB   : MMRel, ArithLogicR<"sub", CPURegsOpnd>, ADD_FM<0, 0x22>;
892 def SLT   : MMRel, SetCC_R<"slt", setlt, CPURegs>, ADD_FM<0, 0x2a>;
893 def SLTu  : MMRel, SetCC_R<"sltu", setult, CPURegs>, ADD_FM<0, 0x2b>;
894 def AND   : MMRel, ArithLogicR<"and", CPURegsOpnd, 1, IIAlu, and>,
895             ADD_FM<0, 0x24>;
896 def OR    : MMRel, ArithLogicR<"or", CPURegsOpnd, 1, IIAlu, or>,
897             ADD_FM<0, 0x25>;
898 def XOR   : MMRel, ArithLogicR<"xor", CPURegsOpnd, 1, IIAlu, xor>,
899             ADD_FM<0, 0x26>;
900 def NOR   : MMRel, LogicNOR<"nor", CPURegsOpnd>, ADD_FM<0, 0x27>;
901
902 /// Shift Instructions
903 def SLL  : MMRel, shift_rotate_imm<"sll", shamt, CPURegsOpnd, shl, immZExt5>,
904            SRA_FM<0, 0>;
905 def SRL  : MMRel, shift_rotate_imm<"srl", shamt, CPURegsOpnd, srl, immZExt5>,
906            SRA_FM<2, 0>;
907 def SRA  : MMRel, shift_rotate_imm<"sra", shamt, CPURegsOpnd, sra, immZExt5>,
908            SRA_FM<3, 0>;
909 def SLLV : MMRel, shift_rotate_reg<"sllv", CPURegsOpnd, shl>, SRLV_FM<4, 0>;
910 def SRLV : MMRel, shift_rotate_reg<"srlv", CPURegsOpnd, srl>, SRLV_FM<6, 0>;
911 def SRAV : MMRel, shift_rotate_reg<"srav", CPURegsOpnd, sra>, SRLV_FM<7, 0>;
912
913 // Rotate Instructions
914 let Predicates = [HasMips32r2, HasStdEnc] in {
915   def ROTR  : MMRel, shift_rotate_imm<"rotr", shamt, CPURegsOpnd, rotr,
916                                       immZExt5>,
917               SRA_FM<2, 1>;
918   def ROTRV : MMRel, shift_rotate_reg<"rotrv", CPURegsOpnd, rotr>,
919               SRLV_FM<6, 1>;
920 }
921
922 /// Load and Store Instructions
923 ///  aligned
924 defm LB  : LoadM<"lb", CPURegs, sextloadi8, IILoad>, MMRel, LW_FM<0x20>;
925 defm LBu : LoadM<"lbu", CPURegs, zextloadi8, IILoad, addrDefault>, MMRel,
926            LW_FM<0x24>;
927 defm LH  : LoadM<"lh", CPURegs, sextloadi16, IILoad, addrDefault>, MMRel,
928            LW_FM<0x21>;
929 defm LHu : LoadM<"lhu", CPURegs, zextloadi16, IILoad>, MMRel, LW_FM<0x25>;
930 defm LW  : LoadM<"lw", CPURegs, load, IILoad, addrDefault>, MMRel, LW_FM<0x23>;
931 defm SB  : StoreM<"sb", CPURegs, truncstorei8, IIStore>, MMRel, LW_FM<0x28>;
932 defm SH  : StoreM<"sh", CPURegs, truncstorei16, IIStore>, MMRel, LW_FM<0x29>;
933 defm SW  : StoreM<"sw", CPURegs, store, IIStore>, MMRel, LW_FM<0x2b>;
934
935 /// load/store left/right
936 defm LWL : LoadLeftRightM<"lwl", MipsLWL, CPURegs>, LW_FM<0x22>;
937 defm LWR : LoadLeftRightM<"lwr", MipsLWR, CPURegs>, LW_FM<0x26>;
938 defm SWL : StoreLeftRightM<"swl", MipsSWL, CPURegs>, LW_FM<0x2a>;
939 defm SWR : StoreLeftRightM<"swr", MipsSWR, CPURegs>, LW_FM<0x2e>;
940
941 def SYNC : SYNC_FT, SYNC_FM;
942 def TEQ : TEQ_FT<"teq", CPURegsOpnd>, TEQ_FM<0x34>;
943
944 /// Load-linked, Store-conditional
945 let Predicates = [NotN64, HasStdEnc] in {
946   def LL : LLBase<"ll", CPURegsOpnd, mem>, LW_FM<0x30>;
947   def SC : SCBase<"sc", CPURegsOpnd, mem>, LW_FM<0x38>;
948 }
949
950 let Predicates = [IsN64, HasStdEnc], DecoderNamespace = "Mips64" in {
951   def LL_P8 : LLBase<"ll", CPURegsOpnd, mem64>, LW_FM<0x30>;
952   def SC_P8 : SCBase<"sc", CPURegsOpnd, mem64>, LW_FM<0x38>;
953 }
954
955 /// Jump and Branch Instructions
956 def J       : JumpFJ<jmptarget, "j", br, bb>, FJ<2>,
957               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
958 def JR      : IndirectBranch<CPURegs>, MTLO_FM<8>;
959 def B       : UncondBranch<"b">, B_FM;
960 def BEQ     : CBranch<"beq", seteq, CPURegsOpnd>, BEQ_FM<4>;
961 def BNE     : CBranch<"bne", setne, CPURegsOpnd>, BEQ_FM<5>;
962 def BGEZ    : CBranchZero<"bgez", setge, CPURegsOpnd>, BGEZ_FM<1, 1>;
963 def BGTZ    : CBranchZero<"bgtz", setgt, CPURegsOpnd>, BGEZ_FM<7, 0>;
964 def BLEZ    : CBranchZero<"blez", setle, CPURegsOpnd>, BGEZ_FM<6, 0>;
965 def BLTZ    : CBranchZero<"bltz", setlt, CPURegsOpnd>, BGEZ_FM<1, 0>;
966
967 def BAL_BR: BAL_FT, BAL_FM;
968
969 def JAL  : JumpLink<"jal">, FJ<3>;
970 def JALR : JumpLinkReg<"jalr", CPURegs>, JALR_FM;
971 def JALRPseudo : JumpLinkRegPseudo<CPURegs, JALR, RA>;
972 def BGEZAL : BGEZAL_FT<"bgezal", CPURegsOpnd>, BGEZAL_FM<0x11>;
973 def BLTZAL : BGEZAL_FT<"bltzal", CPURegsOpnd>, BGEZAL_FM<0x10>;
974 def TAILCALL : JumpFJ<calltarget, "j", MipsTailCall, imm>, FJ<2>, IsTailCall;
975 def TAILCALL_R : JumpFR<CPURegs, MipsTailCall>, MTLO_FM<8>, IsTailCall;
976
977 def RET : RetBase<CPURegs>, MTLO_FM<8>;
978
979 // Exception handling related node and instructions.
980 // The conversion sequence is:
981 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
982 // MIPSeh_return -> (stack change + indirect branch)
983 //
984 // MIPSeh_return takes the place of regular return instruction
985 // but takes two arguments (V1, V0) which are used for storing
986 // the offset and return address respectively.
987 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
988
989 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
990                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
991
992 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
993   def MIPSeh_return32 : MipsPseudo<(outs), (ins CPURegs:$spoff, CPURegs:$dst),
994                                 [(MIPSehret CPURegs:$spoff, CPURegs:$dst)]>;
995   def MIPSeh_return64 : MipsPseudo<(outs), (ins CPU64Regs:$spoff,
996                                                 CPU64Regs:$dst),
997                                 [(MIPSehret CPU64Regs:$spoff, CPU64Regs:$dst)]>;
998 }
999
1000 /// Multiply and Divide Instructions.
1001 def MULT  : MMRel, Mult<"mult", IIImul, CPURegsOpnd, [HI, LO]>,
1002             MULT_FM<0, 0x18>;
1003 def MULTu : MMRel, Mult<"multu", IIImul, CPURegsOpnd, [HI, LO]>,
1004             MULT_FM<0, 0x19>;
1005 def PseudoMULT  : MultDivPseudo<MULT, ACRegs, CPURegsOpnd, MipsMult, IIImul>;
1006 def PseudoMULTu : MultDivPseudo<MULTu, ACRegs, CPURegsOpnd, MipsMultu, IIImul>;
1007 def SDIV  : Div<"div", IIIdiv, CPURegsOpnd, [HI, LO]>, MULT_FM<0, 0x1a>;
1008 def UDIV  : Div<"divu", IIIdiv, CPURegsOpnd, [HI, LO]>, MULT_FM<0, 0x1b>;
1009 def PseudoSDIV : MultDivPseudo<SDIV, ACRegs, CPURegsOpnd, MipsDivRem, IIIdiv,
1010                                0, 1, 1>;
1011 def PseudoUDIV : MultDivPseudo<UDIV, ACRegs, CPURegsOpnd, MipsDivRemU, IIIdiv,
1012                                0, 1, 1>;
1013
1014 def MTHI : MoveToLOHI<"mthi", CPURegs, [HI]>, MTLO_FM<0x11>;
1015 def MTLO : MoveToLOHI<"mtlo", CPURegs, [LO]>, MTLO_FM<0x13>;
1016 def MFHI : MoveFromLOHI<"mfhi", CPURegs, [HI]>, MFLO_FM<0x10>;
1017 def MFLO : MoveFromLOHI<"mflo", CPURegs, [LO]>, MFLO_FM<0x12>;
1018
1019 /// Sign Ext In Register Instructions.
1020 def SEB : SignExtInReg<"seb", i8, CPURegs>, SEB_FM<0x10, 0x20>;
1021 def SEH : SignExtInReg<"seh", i16, CPURegs>, SEB_FM<0x18, 0x20>;
1022
1023 /// Count Leading
1024 def CLZ : CountLeading0<"clz", CPURegsOpnd>, CLO_FM<0x20>;
1025 def CLO : CountLeading1<"clo", CPURegsOpnd>, CLO_FM<0x21>;
1026
1027 /// Word Swap Bytes Within Halfwords
1028 def WSBH : SubwordSwap<"wsbh", CPURegsOpnd>, SEB_FM<2, 0x20>;
1029
1030 /// No operation.
1031 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1032
1033 // FrameIndexes are legalized when they are operands from load/store
1034 // instructions. The same not happens for stack address copies, so an
1035 // add op with mem ComplexPattern is used and the stack address copy
1036 // can be matched. It's similar to Sparc LEA_ADDRi
1037 def LEA_ADDiu : EffectiveAddress<"addiu", CPURegs, mem_ea>, LW_FM<9>;
1038
1039 // MADD*/MSUB*
1040 def MADD  : MArithR<"madd", 1>, MULT_FM<0x1c, 0>;
1041 def MADDU : MArithR<"maddu", 1>, MULT_FM<0x1c, 1>;
1042 def MSUB  : MArithR<"msub">, MULT_FM<0x1c, 4>;
1043 def MSUBU : MArithR<"msubu">, MULT_FM<0x1c, 5>;
1044 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd>;
1045 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu>;
1046 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub>;
1047 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu>;
1048
1049 def RDHWR : ReadHardware<CPURegs, HWRegsOpnd>, RDHWR_FM;
1050
1051 def EXT : ExtBase<"ext", CPURegsOpnd>, EXT_FM<0>;
1052 def INS : InsBase<"ins", CPURegsOpnd>, EXT_FM<4>;
1053
1054 /// Move Control Registers From/To CPU Registers
1055 def MFC0_3OP : MFC3OP<(outs CPURegsOpnd:$rt),
1056                       (ins CPURegsOpnd:$rd, uimm16:$sel),
1057                       "mfc0\t$rt, $rd, $sel">, MFC3OP_FM<0x10, 0>;
1058
1059 def MTC0_3OP : MFC3OP<(outs CPURegsOpnd:$rd, uimm16:$sel),
1060                       (ins CPURegsOpnd:$rt),
1061                       "mtc0\t$rt, $rd, $sel">, MFC3OP_FM<0x10, 4>;
1062
1063 def MFC2_3OP : MFC3OP<(outs CPURegsOpnd:$rt),
1064                       (ins CPURegsOpnd:$rd, uimm16:$sel),
1065                       "mfc2\t$rt, $rd, $sel">, MFC3OP_FM<0x12, 0>;
1066
1067 def MTC2_3OP : MFC3OP<(outs CPURegsOpnd:$rd, uimm16:$sel),
1068                       (ins CPURegsOpnd:$rt),
1069                       "mtc2\t$rt, $rd, $sel">, MFC3OP_FM<0x12, 4>;
1070
1071 //===----------------------------------------------------------------------===//
1072 // Instruction aliases
1073 //===----------------------------------------------------------------------===//
1074 def : InstAlias<"move $dst, $src",
1075                 (ADDu CPURegsOpnd:$dst, CPURegsOpnd:$src,ZERO), 1>,
1076       Requires<[NotMips64]>;
1077 def : InstAlias<"move $dst, $src",
1078                 (OR CPURegsOpnd:$dst, CPURegsOpnd:$src,ZERO), 1>,
1079       Requires<[NotMips64]>;
1080 def : InstAlias<"bal $offset", (BGEZAL RA, brtarget:$offset), 1>;
1081 def : InstAlias<"addu $rs, $rt, $imm",
1082                 (ADDiu CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm), 0>;
1083 def : InstAlias<"add $rs, $rt, $imm",
1084                 (ADDi CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm), 0>;
1085 def : InstAlias<"and $rs, $rt, $imm",
1086                 (ANDi CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm), 0>;
1087 def : InstAlias<"j $rs", (JR CPURegs:$rs), 0>,
1088       Requires<[NotMips64]>;
1089 def : InstAlias<"jalr $rs", (JALR RA, CPURegs:$rs)>, Requires<[NotMips64]>;
1090 def : InstAlias<"jal $rs", (JALR RA, CPURegs:$rs), 0>, Requires<[NotMips64]>;
1091 def : InstAlias<"jal $rd,$rs", (JALR CPURegs:$rd, CPURegs:$rs), 0>,
1092                  Requires<[NotMips64]>;
1093 def : InstAlias<"not $rt, $rs",
1094                 (NOR CPURegsOpnd:$rt, CPURegsOpnd:$rs, ZERO), 1>;
1095 def : InstAlias<"neg $rt, $rs",
1096                 (SUB CPURegsOpnd:$rt, ZERO, CPURegsOpnd:$rs), 1>;
1097 def : InstAlias<"negu $rt, $rs",
1098                 (SUBu CPURegsOpnd:$rt, ZERO, CPURegsOpnd:$rs), 1>;
1099 def : InstAlias<"slt $rs, $rt, $imm",
1100                 (SLTi CPURegsOpnd:$rs, CPURegs:$rt, simm16:$imm), 0>;
1101 def : InstAlias<"xor $rs, $rt, $imm",
1102                 (XORi CPURegsOpnd:$rs, CPURegsOpnd:$rt, uimm16:$imm), 1>,
1103       Requires<[NotMips64]>;
1104 def : InstAlias<"or $rs, $rt, $imm",
1105                 (ORi CPURegsOpnd:$rs, CPURegsOpnd:$rt, uimm16:$imm), 1>,
1106                  Requires<[NotMips64]>;
1107 def : InstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1108 def : InstAlias<"mfc0 $rt, $rd",
1109                 (MFC0_3OP CPURegsOpnd:$rt, CPURegsOpnd:$rd, 0), 0>;
1110 def : InstAlias<"mtc0 $rt, $rd",
1111                 (MTC0_3OP CPURegsOpnd:$rd, 0, CPURegsOpnd:$rt), 0>;
1112 def : InstAlias<"mfc2 $rt, $rd",
1113                 (MFC2_3OP CPURegsOpnd:$rt, CPURegsOpnd:$rd, 0), 0>;
1114 def : InstAlias<"mtc2 $rt, $rd",
1115                 (MTC2_3OP CPURegsOpnd:$rd, 0, CPURegsOpnd:$rt), 0>;
1116 def : InstAlias<"bnez $rs,$offset",
1117                  (BNE CPURegsOpnd:$rs, ZERO, brtarget:$offset), 1>,
1118                  Requires<[NotMips64]>;
1119 def : InstAlias<"beqz $rs,$offset",
1120                  (BEQ CPURegsOpnd:$rs, ZERO, brtarget:$offset), 1>,
1121                  Requires<[NotMips64]>;
1122 //===----------------------------------------------------------------------===//
1123 // Assembler Pseudo Instructions
1124 //===----------------------------------------------------------------------===//
1125
1126 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
1127   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1128                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1129 def LoadImm32Reg : LoadImm32<"li", shamt,CPURegsOpnd>;
1130
1131 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
1132   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1133                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1134 def LoadAddr32Reg : LoadAddress<"la", mem, CPURegsOpnd>;
1135
1136 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
1137   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1138                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1139 def LoadAddr32Imm : LoadAddressImm<"la", shamt,CPURegsOpnd>;
1140
1141
1142
1143 //===----------------------------------------------------------------------===//
1144 //  Arbitrary patterns that map to one or more instructions
1145 //===----------------------------------------------------------------------===//
1146
1147 // Load/store pattern templates.
1148 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1149   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1150
1151 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1152   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1153
1154 // Small immediates
1155 def : MipsPat<(i32 immSExt16:$in),
1156               (ADDiu ZERO, imm:$in)>;
1157 def : MipsPat<(i32 immZExt16:$in),
1158               (ORi ZERO, imm:$in)>;
1159 def : MipsPat<(i32 immLow16Zero:$in),
1160               (LUi (HI16 imm:$in))>;
1161
1162 // Arbitrary immediates
1163 def : MipsPat<(i32 imm:$imm),
1164           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1165
1166 // Carry MipsPatterns
1167 def : MipsPat<(subc CPURegs:$lhs, CPURegs:$rhs),
1168               (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
1169 let Predicates = [HasStdEnc, NotDSP] in {
1170   def : MipsPat<(addc CPURegs:$lhs, CPURegs:$rhs),
1171                 (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
1172   def : MipsPat<(addc  CPURegs:$src, immSExt16:$imm),
1173                 (ADDiu CPURegs:$src, imm:$imm)>;
1174 }
1175
1176 // Call
1177 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1178               (JAL tglobaladdr:$dst)>;
1179 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1180               (JAL texternalsym:$dst)>;
1181 //def : MipsPat<(MipsJmpLink CPURegs:$dst),
1182 //              (JALR CPURegs:$dst)>;
1183
1184 // Tail call
1185 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1186               (TAILCALL tglobaladdr:$dst)>;
1187 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1188               (TAILCALL texternalsym:$dst)>;
1189 // hi/lo relocs
1190 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1191 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1192 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1193 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1194 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1195 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1196
1197 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1198 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1199 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1200 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1201 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1202 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1203
1204 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
1205               (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
1206 def : MipsPat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
1207               (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
1208 def : MipsPat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1209               (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1210 def : MipsPat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1211               (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1212 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1213               (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1214
1215 // gp_rel relocs
1216 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1217               (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1218 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1219               (ADDiu CPURegs:$gp, tconstpool:$in)>;
1220
1221 // wrapper_pic
1222 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1223       MipsPat<(MipsWrapper RC:$gp, node:$in),
1224               (ADDiuOp RC:$gp, node:$in)>;
1225
1226 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1227 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1228 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1229 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1230 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1231 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1232
1233 // Mips does not have "not", so we expand our way
1234 def : MipsPat<(not CPURegs:$in),
1235               (NOR CPURegsOpnd:$in, ZERO)>;
1236
1237 // extended loads
1238 let Predicates = [NotN64, HasStdEnc] in {
1239   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1240   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1241   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1242 }
1243 let Predicates = [IsN64, HasStdEnc] in {
1244   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1245   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1246   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu_P8 addr:$src)>;
1247 }
1248
1249 // peepholes
1250 let Predicates = [NotN64, HasStdEnc] in {
1251   def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1252 }
1253 let Predicates = [IsN64, HasStdEnc] in {
1254   def : MipsPat<(store (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1255 }
1256
1257 // brcond patterns
1258 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1259                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1260                       Instruction SLTiuOp, Register ZEROReg> {
1261 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1262               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1263 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1264               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1265
1266 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1267               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1268 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1269               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1270 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1271               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1272 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1273               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1274 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1275               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1276 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1277               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1278
1279 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1280               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1281 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1282               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1283
1284 def : MipsPat<(brcond RC:$cond, bb:$dst),
1285               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1286 }
1287
1288 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1289
1290 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1291               (BLEZ i32:$lhs, bb:$dst)>;
1292 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1293               (BGEZ i32:$lhs, bb:$dst)>;
1294
1295 // setcc patterns
1296 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1297                      Instruction SLTuOp, Register ZEROReg> {
1298   def : MipsPat<(seteq RC:$lhs, 0),
1299                 (SLTiuOp RC:$lhs, 1)>;
1300   def : MipsPat<(setne RC:$lhs, 0),
1301                 (SLTuOp ZEROReg, RC:$lhs)>;
1302   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1303                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1304   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1305                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1306 }
1307
1308 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1309   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1310                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1311   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1312                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1313 }
1314
1315 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1316   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1317                 (SLTOp RC:$rhs, RC:$lhs)>;
1318   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1319                 (SLTuOp RC:$rhs, RC:$lhs)>;
1320 }
1321
1322 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1323   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1324                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1325   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1326                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1327 }
1328
1329 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1330                         Instruction SLTiuOp> {
1331   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1332                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1333   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1334                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1335 }
1336
1337 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1338 defm : SetlePats<CPURegs, SLT, SLTu>;
1339 defm : SetgtPats<CPURegs, SLT, SLTu>;
1340 defm : SetgePats<CPURegs, SLT, SLTu>;
1341 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1342
1343 // bswap pattern
1344 def : MipsPat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1345
1346 // mflo/hi patterns.
1347 def : MipsPat<(i32 (ExtractLOHI ACRegs:$ac, imm:$lohi_idx)),
1348               (EXTRACT_SUBREG ACRegs:$ac, imm:$lohi_idx)>;
1349
1350 // Load halfword/word patterns.
1351 let AddedComplexity = 40 in {
1352   let Predicates = [NotN64, HasStdEnc] in {
1353     def : LoadRegImmPat<LBu, i32, zextloadi8>;
1354     def : LoadRegImmPat<LH, i32, sextloadi16>;
1355     def : LoadRegImmPat<LW, i32, load>;
1356   }
1357   let Predicates = [IsN64, HasStdEnc] in {
1358     def : LoadRegImmPat<LBu_P8, i32, zextloadi8>;
1359     def : LoadRegImmPat<LH_P8, i32, sextloadi16>;
1360     def : LoadRegImmPat<LW_P8, i32, load>;
1361   }
1362 }
1363
1364 //===----------------------------------------------------------------------===//
1365 // Floating Point Support
1366 //===----------------------------------------------------------------------===//
1367
1368 include "MipsInstrFPU.td"
1369 include "Mips64InstrInfo.td"
1370 include "MipsCondMov.td"
1371
1372 //
1373 // Mips16
1374
1375 include "Mips16InstrFormats.td"
1376 include "Mips16InstrInfo.td"
1377
1378 // DSP
1379 include "MipsDSPInstrFormats.td"
1380 include "MipsDSPInstrInfo.td"
1381
1382 // Micromips
1383 include "MicroMipsInstrFormats.td"
1384 include "MicroMipsInstrInfo.td"