lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MFLOHI : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisVT<1, untyped>]>;
  27 def SDT_MTLOHI : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>,
  28                                       SDTCisInt<1>, SDTCisSameAs<1, 2>]>;
  29 def SDT_MipsMultDiv : SDTypeProfile<1, 2, [SDTCisVT<0, untyped>, SDTCisInt<1>,
  30                                     SDTCisSameAs<1, 2>]>;
  31 def SDT_MipsMAddMSub : SDTypeProfile<1, 3,
  32                                      [SDTCisVT<0, untyped>, SDTCisSameAs<0, 3>,
  33                                       SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  34 def SDT_MipsDivRem16 : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>]>;
  35
  36 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  37
  38 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  39
  40 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  42 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  43                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  44                                    SDTCisSameAs<0, 4>]>;
  45
  46 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  47                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  48                                     SDTCisSameAs<0, 2>]>;
  49
  50 // Call
  51 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  52                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  53                           SDNPVariadic]>;
  54
  55 // Tail call
  56 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  57                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  58
  59 // Hi and Lo nodes are used to handle global addresses. Used on
  60 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  61 // static model. (nothing to do with Mips Registers Hi and Lo)
  62 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  63 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  64 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  65
  66 // TlsGd node is used to handle General Dynamic TLS
  67 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  68
  69 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  70 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  71 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  72
  73 // Thread pointer
  74 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  75
  76 // Return
  77 def MipsRet : SDNode<"MipsISD::Ret", SDTNone,
  78                      [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  79
  80 // These are target-independent nodes, but have target-specific formats.
  81 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  82                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  83 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  84                            [SDNPHasChain, SDNPSideEffect,
  85                             SDNPOptInGlue, SDNPOutGlue]>;
  86
  87 // Nodes used to extract LO/HI registers.
  88 def MipsMFHI : SDNode<"MipsISD::MFHI", SDT_MFLOHI>;
  89 def MipsMFLO : SDNode<"MipsISD::MFLO", SDT_MFLOHI>;
  90
  91 // Node used to insert 32-bit integers to LOHI register pair.
  92 def MipsMTLOHI : SDNode<"MipsISD::MTLOHI", SDT_MTLOHI>;
  93
  94 // Mult nodes.
  95 def MipsMult  : SDNode<"MipsISD::Mult", SDT_MipsMultDiv>;
  96 def MipsMultu : SDNode<"MipsISD::Multu", SDT_MipsMultDiv>;
  97
  98 // MAdd*/MSub* nodes
  99 def MipsMAdd  : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub>;
 100 def MipsMAddu : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub>;
 101 def MipsMSub  : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub>;
 102 def MipsMSubu : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub>;
 103
 104 // DivRem(u) nodes
 105 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsMultDiv>;
 106 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsMultDiv>;
 107 def MipsDivRem16  : SDNode<"MipsISD::DivRem16", SDT_MipsDivRem16,
 108                            [SDNPOutGlue]>;
 109 def MipsDivRemU16 : SDNode<"MipsISD::DivRemU16", SDT_MipsDivRem16,
 110                            [SDNPOutGlue]>;
 111
 112 // Target constant nodes that are not part of any isel patterns and remain
 113 // unchanged can cause instructions with illegal operands to be emitted.
 114 // Wrapper node patterns give the instruction selector a chance to replace
 115 // target constant nodes that would otherwise remain unchanged with ADDiu
 116 // nodes. Without these wrapper node patterns, the following conditional move
 117 // instruction is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 118 // compiled:
 119 //  movn  %got(d)($gp), %got(c)($gp), $4
 120 // This instruction is illegal since movn can take only register operands.
 121
 122 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 123
 124 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 125
 126 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 127 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 128
 129 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 130                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 131 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 132                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 133 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 134                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 135 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 136                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 137 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 138                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 139 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 140                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 141 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 142                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 143 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 144                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 145
 146 //===----------------------------------------------------------------------===//
 147 // Mips Instruction Predicate Definitions.
 148 //===----------------------------------------------------------------------===//
 149 def HasMips2     :    Predicate<"Subtarget->hasMips2()">,
 150                       AssemblerPredicate<"FeatureMips2">;
 151 def HasMips3_32  :    Predicate<"Subtarget->hasMips3_32()">,
 152                       AssemblerPredicate<"FeatureMips3_32">;
 153 def HasMips3_32r2 :   Predicate<"Subtarget->hasMips3_32r2()">,
 154                       AssemblerPredicate<"FeatureMips3_32r2">;
 155 def HasMips3     :    Predicate<"Subtarget->hasMips3()">,
 156                       AssemblerPredicate<"FeatureMips3">;
 157 def HasMips4_32  :    Predicate<"Subtarget->hasMips4_32()">,
 158                       AssemblerPredicate<"FeatureMips4_32">;
 159 def NotMips4_32  :    Predicate<"!Subtarget->hasMips4_32()">,
 160                       AssemblerPredicate<"FeatureMips4_32">;
 161 def HasMips4_32r2 :   Predicate<"Subtarget->hasMips4_32r2()">,
 162                       AssemblerPredicate<"FeatureMips4_32r2">;
 163 def HasMips5_32r2 :   Predicate<"Subtarget->hasMips5_32r2()">,
 164                       AssemblerPredicate<"FeatureMips5_32r2">;
 165 def HasMips32    :    Predicate<"Subtarget->hasMips32()">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def HasMips32r2  :    Predicate<"Subtarget->hasMips32r2()">,
 168                       AssemblerPredicate<"FeatureMips32r2">;
 169 def HasMips32r5  :    Predicate<"Subtarget->hasMips32r5()">,
 170                       AssemblerPredicate<"FeatureMips32r5">;
 171 def HasMips32r6  :    Predicate<"Subtarget->hasMips32r6()">,
 172                       AssemblerPredicate<"FeatureMips32r6">;
 173 def NotMips32r6  :    Predicate<"!Subtarget->hasMips32r6()">,
 174                       AssemblerPredicate<"!FeatureMips32r6">;
 175 def IsGP64bit    :    Predicate<"Subtarget->isGP64bit()">,
 176                       AssemblerPredicate<"FeatureGP64Bit">;
 177 def IsGP32bit    :    Predicate<"!Subtarget->isGP64bit()">,
 178                       AssemblerPredicate<"!FeatureGP64Bit">;
 179 def HasMips64    :    Predicate<"Subtarget->hasMips64()">,
 180                       AssemblerPredicate<"FeatureMips64">;
 181 def HasMips64r2  :    Predicate<"Subtarget->hasMips64r2()">,
 182                       AssemblerPredicate<"FeatureMips64r2">;
 183 def HasMips64r6  :    Predicate<"Subtarget->hasMips64r6()">,
 184                       AssemblerPredicate<"FeatureMips64r6">;
 185 def NotMips64r6  :    Predicate<"!Subtarget->hasMips64r6()">,
 186                       AssemblerPredicate<"!FeatureMips64r6">;
 187 def HasMicroMips32r6 : Predicate<"Subtarget->inMicroMips32r6Mode()">,
 188                        AssemblerPredicate<"FeatureMicroMips,FeatureMips32r6">;
 189 def HasMicroMips64r6 : Predicate<"Subtarget->inMicroMips64r6Mode()">,
 190                        AssemblerPredicate<"FeatureMicroMips,FeatureMips64r6">;
 191 def InMips16Mode :    Predicate<"Subtarget->inMips16Mode()">,
 192                       AssemblerPredicate<"FeatureMips16">;
 193 def HasCnMips    :    Predicate<"Subtarget->hasCnMips()">,
 194                       AssemblerPredicate<"FeatureCnMips">;
 195 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">;
 196 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">;
 197 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">;
 198 def HasStdEnc :       Predicate<"Subtarget->hasStandardEncoding()">,
 199                       AssemblerPredicate<"!FeatureMips16">;
 200 def NotDSP :          Predicate<"!Subtarget->hasDSP()">;
 201 def InMicroMips    :  Predicate<"Subtarget->inMicroMipsMode()">,
 202                       AssemblerPredicate<"FeatureMicroMips">;
 203 def NotInMicroMips :  Predicate<"!Subtarget->inMicroMipsMode()">,
 204                       AssemblerPredicate<"!FeatureMicroMips">;
 205 def IsLE           :  Predicate<"Subtarget->isLittle()">;
 206 def IsBE           :  Predicate<"!Subtarget->isLittle()">;
 207 def IsNotNaCl    :    Predicate<"!Subtarget->isTargetNaCl()">;
 208
 209 //===----------------------------------------------------------------------===//
 210 // Mips GPR size adjectives.
 211 // They are mutually exclusive.
 212 //===----------------------------------------------------------------------===//
 213
 214 class GPR_32 { list<Predicate> GPRPredicates = [IsGP32bit]; }
 215 class GPR_64 { list<Predicate> GPRPredicates = [IsGP64bit]; }
 216
 217 //===----------------------------------------------------------------------===//
 218 // Mips ISA/ASE membership and instruction group membership adjectives.
 219 // They are mutually exclusive.
 220 //===----------------------------------------------------------------------===//
 221
 222 // FIXME: I'd prefer to use additive predicates to build the instruction sets
 223 //        but we are short on assembler feature bits at the moment. Using a
 224 //        subtractive predicate will hopefully keep us under the 32 predicate
 225 //        limit long enough to develop an alternative way to handle P1||P2
 226 //        predicates.
 227 class ISA_MIPS1_NOT_4_32 {
 228   list<Predicate> InsnPredicates = [NotMips4_32];
 229 }
 230 class ISA_MIPS1_NOT_32R6_64R6 {
 231   list<Predicate> InsnPredicates = [NotMips32r6, NotMips64r6];
 232 }
 233 class ISA_MIPS2    { list<Predicate> InsnPredicates = [HasMips2]; }
 234 class ISA_MIPS2_NOT_32R6_64R6 {
 235   list<Predicate> InsnPredicates = [HasMips2, NotMips32r6, NotMips64r6];
 236 }
 237 class ISA_MIPS3    { list<Predicate> InsnPredicates = [HasMips3]; }
 238 class ISA_MIPS3_NOT_32R6_64R6 {
 239   list<Predicate> InsnPredicates = [HasMips3, NotMips32r6, NotMips64r6];
 240 }
 241 class ISA_MIPS32   { list<Predicate> InsnPredicates = [HasMips32]; }
 242 class ISA_MIPS32_NOT_32R6_64R6 {
 243   list<Predicate> InsnPredicates = [HasMips32, NotMips32r6, NotMips64r6];
 244 }
 245 class ISA_MIPS32R2 { list<Predicate> InsnPredicates = [HasMips32r2]; }
 246 class ISA_MIPS32R2_NOT_32R6_64R6 {
 247   list<Predicate> InsnPredicates = [HasMips32r2, NotMips32r6, NotMips64r6];
 248 }
 249 class ISA_MIPS32R5 { list<Predicate> InsnPredicates = [HasMips32r5]; }
 250 class ISA_MIPS64   { list<Predicate> InsnPredicates = [HasMips64]; }
 251 class ISA_MIPS64_NOT_64R6 {
 252   list<Predicate> InsnPredicates = [HasMips64, NotMips64r6];
 253 }
 254 class ISA_MIPS64R2 { list<Predicate> InsnPredicates = [HasMips64r2]; }
 255 class ISA_MIPS32R6 { list<Predicate> InsnPredicates = [HasMips32r6]; }
 256 class ISA_MIPS64R6 { list<Predicate> InsnPredicates = [HasMips64r6]; }
 257 class ISA_MICROMIPS32R6 {
 258   list<Predicate> InsnPredicates = [HasMicroMips32r6];
 259 }
 260 class ISA_MICROMIPS64R6 {
 261   list<Predicate> InsnPredicates = [HasMicroMips64r6];
 262 }
 263
 264 // The portions of MIPS-III that were also added to MIPS32
 265 class INSN_MIPS3_32 { list<Predicate> InsnPredicates = [HasMips3_32]; }
 266
 267 // The portions of MIPS-III that were also added to MIPS32 but were removed in
 268 // MIPS32r6 and MIPS64r6.
 269 class INSN_MIPS3_32_NOT_32R6_64R6 {
 270   list<Predicate> InsnPredicates = [HasMips3_32, NotMips32r6, NotMips64r6];
 271 }
 272
 273 // The portions of MIPS-III that were also added to MIPS32
 274 class INSN_MIPS3_32R2 { list<Predicate> InsnPredicates = [HasMips3_32r2]; }
 275
 276 // The portions of MIPS-IV that were also added to MIPS32 but were removed in
 277 // MIPS32r6 and MIPS64r6.
 278 class INSN_MIPS4_32_NOT_32R6_64R6 {
 279   list<Predicate> InsnPredicates = [HasMips4_32, NotMips32r6, NotMips64r6];
 280 }
 281
 282 // The portions of MIPS-IV that were also added to MIPS32r2 but were removed in
 283 // MIPS32r6 and MIPS64r6.
 284 class INSN_MIPS4_32R2_NOT_32R6_64R6 {
 285   list<Predicate> InsnPredicates = [HasMips4_32r2, NotMips32r6, NotMips64r6];
 286 }
 287
 288 // The portions of MIPS-V that were also added to MIPS32r2 but were removed in
 289 // MIPS32r6 and MIPS64r6.
 290 class INSN_MIPS5_32R2_NOT_32R6_64R6 {
 291   list<Predicate> InsnPredicates = [HasMips5_32r2, NotMips32r6, NotMips64r6];
 292 }
 293
 294 //===----------------------------------------------------------------------===//
 295
 296 class MipsPat<dag pattern, dag result> : Pat<pattern, result>, PredicateControl {
 297   let EncodingPredicates = [HasStdEnc];
 298 }
 299
 300 class MipsInstAlias<string Asm, dag Result, bit Emit = 0b1> :
 301   InstAlias<Asm, Result, Emit>, PredicateControl;
 302
 303 class IsCommutable {
 304   bit isCommutable = 1;
 305 }
 306
 307 class IsBranch {
 308   bit isBranch = 1;
 309 }
 310
 311 class IsReturn {
 312   bit isReturn = 1;
 313 }
 314
 315 class IsCall {
 316   bit isCall = 1;
 317 }
 318
 319 class IsTailCall {
 320   bit isCall = 1;
 321   bit isTerminator = 1;
 322   bit isReturn = 1;
 323   bit isBarrier = 1;
 324   bit hasExtraSrcRegAllocReq = 1;
 325   bit isCodeGenOnly = 1;
 326 }
 327
 328 class IsAsCheapAsAMove {
 329   bit isAsCheapAsAMove = 1;
 330 }
 331
 332 class NeverHasSideEffects {
 333   bit hasSideEffects = 0;
 334 }
 335
 336 //===----------------------------------------------------------------------===//
 337 // Instruction format superclass
 338 //===----------------------------------------------------------------------===//
 339
 340 include "MipsInstrFormats.td"
 341
 342 //===----------------------------------------------------------------------===//
 343 // Mips Operand, Complex Patterns and Transformations Definitions.
 344 //===----------------------------------------------------------------------===//
 345
 346 def MipsJumpTargetAsmOperand : AsmOperandClass {
 347   let Name = "JumpTarget";
 348   let ParserMethod = "parseJumpTarget";
 349   let PredicateMethod = "isImm";
 350   let RenderMethod = "addImmOperands";
 351 }
 352
 353 // Instruction operand types
 354 def jmptarget   : Operand<OtherVT> {
 355   let EncoderMethod = "getJumpTargetOpValue";
 356   let ParserMatchClass = MipsJumpTargetAsmOperand;
 357 }
 358 def brtarget    : Operand<OtherVT> {
 359   let EncoderMethod = "getBranchTargetOpValue";
 360   let OperandType = "OPERAND_PCREL";
 361   let DecoderMethod = "DecodeBranchTarget";
 362   let ParserMatchClass = MipsJumpTargetAsmOperand;
 363 }
 364 def calltarget  : Operand<iPTR> {
 365   let EncoderMethod = "getJumpTargetOpValue";
 366   let ParserMatchClass = MipsJumpTargetAsmOperand;
 367 }
 368
 369 def imm64: Operand<i64>;
 370
 371 def simm9 : Operand<i32>;
 372 def simm10 : Operand<i32>;
 373 def simm11 : Operand<i32>;
 374
 375 def simm16      : Operand<i32> {
 376   let DecoderMethod= "DecodeSimm16";
 377 }
 378
 379 def simm19_lsl2 : Operand<i32> {
 380   let EncoderMethod = "getSimm19Lsl2Encoding";
 381   let DecoderMethod = "DecodeSimm19Lsl2";
 382   let ParserMatchClass = MipsJumpTargetAsmOperand;
 383 }
 384
 385 def simm18_lsl3 : Operand<i32> {
 386   let EncoderMethod = "getSimm18Lsl3Encoding";
 387   let DecoderMethod = "DecodeSimm18Lsl3";
 388   let ParserMatchClass = MipsJumpTargetAsmOperand;
 389 }
 390
 391 def simm20      : Operand<i32> {
 392 }
 393
 394 def uimm20      : Operand<i32> {
 395 }
 396
 397 def MipsUImm10AsmOperand : AsmOperandClass {
 398   let Name = "UImm10";
 399   let RenderMethod = "addImmOperands";
 400   let ParserMethod = "parseImm";
 401   let PredicateMethod = "isUImm<10>";
 402 }
 403
 404 def uimm10      : Operand<i32> {
 405   let ParserMatchClass = MipsUImm10AsmOperand;
 406 }
 407
 408 def simm16_64   : Operand<i64> {
 409   let DecoderMethod = "DecodeSimm16";
 410 }
 411
 412 // Zero
 413 def uimmz       : Operand<i32> {
 414   let PrintMethod = "printUnsignedImm";
 415 }
 416
 417 // Unsigned Operand
 418 def uimm2 : Operand<i32> {
 419   let PrintMethod = "printUnsignedImm";
 420 }
 421
 422 def uimm3 : Operand<i32> {
 423   let PrintMethod = "printUnsignedImm";
 424 }
 425
 426 def uimm5       : Operand<i32> {
 427   let PrintMethod = "printUnsignedImm";
 428 }
 429
 430 def uimm6 : Operand<i32> {
 431   let PrintMethod = "printUnsignedImm";
 432 }
 433
 434 def uimm16      : Operand<i32> {
 435   let PrintMethod = "printUnsignedImm";
 436 }
 437
 438 def pcrel16      : Operand<i32> {
 439 }
 440
 441 def MipsMemAsmOperand : AsmOperandClass {
 442   let Name = "Mem";
 443   let ParserMethod = "parseMemOperand";
 444 }
 445
 446 def MipsMemSimm11AsmOperand : AsmOperandClass {
 447   let Name = "MemOffsetSimm11";
 448   let SuperClasses = [MipsMemAsmOperand];
 449   let RenderMethod = "addMemOperands";
 450   let ParserMethod = "parseMemOperand";
 451   let PredicateMethod = "isMemWithSimmOffset<11>";
 452 }
 453
 454 def MipsMemSimm16AsmOperand : AsmOperandClass {
 455   let Name = "MemOffsetSimm16";
 456   let SuperClasses = [MipsMemAsmOperand];
 457   let RenderMethod = "addMemOperands";
 458   let ParserMethod = "parseMemOperand";
 459   let PredicateMethod = "isMemWithSimmOffset<16>";
 460 }
 461
 462 def MipsInvertedImmoperand : AsmOperandClass {
 463   let Name = "InvNum";
 464   let RenderMethod = "addImmOperands";
 465   let ParserMethod = "parseInvNum";
 466 }
 467
 468 def InvertedImOperand : Operand<i32> {
 469   let ParserMatchClass = MipsInvertedImmoperand;
 470 }
 471
 472 def InvertedImOperand64 : Operand<i64> {
 473   let ParserMatchClass = MipsInvertedImmoperand;
 474 }
 475
 476 class mem_generic : Operand<iPTR> {
 477   let PrintMethod = "printMemOperand";
 478   let MIOperandInfo = (ops ptr_rc, simm16);
 479   let EncoderMethod = "getMemEncoding";
 480   let ParserMatchClass = MipsMemAsmOperand;
 481   let OperandType = "OPERAND_MEMORY";
 482 }
 483
 484 // Address operand
 485 def mem : mem_generic;
 486
 487 // MSA specific address operand
 488 def mem_msa : mem_generic {
 489   let MIOperandInfo = (ops ptr_rc, simm10);
 490   let EncoderMethod = "getMSAMemEncoding";
 491 }
 492
 493 def mem_simm9 : mem_generic {
 494   let MIOperandInfo = (ops ptr_rc, simm9);
 495   let EncoderMethod = "getMemEncoding";
 496 }
 497
 498 def mem_simm11 : mem_generic {
 499   let MIOperandInfo = (ops ptr_rc, simm11);
 500   let EncoderMethod = "getMemEncoding";
 501   let ParserMatchClass = MipsMemSimm11AsmOperand;
 502 }
 503
 504 def mem_simm16 : mem_generic {
 505   let MIOperandInfo = (ops ptr_rc, simm16);
 506   let EncoderMethod = "getMemEncoding";
 507   let ParserMatchClass = MipsMemSimm16AsmOperand;
 508 }
 509
 510 def mem_ea : Operand<iPTR> {
 511   let PrintMethod = "printMemOperandEA";
 512   let MIOperandInfo = (ops ptr_rc, simm16);
 513   let EncoderMethod = "getMemEncoding";
 514   let OperandType = "OPERAND_MEMORY";
 515 }
 516
 517 def PtrRC : Operand<iPTR> {
 518   let MIOperandInfo = (ops ptr_rc);
 519   let DecoderMethod = "DecodePtrRegisterClass";
 520   let ParserMatchClass = GPR32AsmOperand;
 521 }
 522
 523 // size operand of ext instruction
 524 def size_ext : Operand<i32> {
 525   let EncoderMethod = "getSizeExtEncoding";
 526   let DecoderMethod = "DecodeExtSize";
 527 }
 528
 529 // size operand of ins instruction
 530 def size_ins : Operand<i32> {
 531   let EncoderMethod = "getSizeInsEncoding";
 532   let DecoderMethod = "DecodeInsSize";
 533 }
 534
 535 // Transformation Function - get the lower 16 bits.
 536 def LO16 : SDNodeXForm<imm, [{
 537   return getImm(N, N->getZExtValue() & 0xFFFF);
 538 }]>;
 539
 540 // Transformation Function - get the higher 16 bits.
 541 def HI16 : SDNodeXForm<imm, [{
 542   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 543 }]>;
 544
 545 // Plus 1.
 546 def Plus1 : SDNodeXForm<imm, [{ return getImm(N, N->getSExtValue() + 1); }]>;
 547
 548 // Node immediate is zero (e.g. insve.d)
 549 def immz : PatLeaf<(imm), [{ return N->getSExtValue() == 0; }]>;
 550
 551 // Node immediate fits as 16-bit sign extended on target immediate.
 552 // e.g. addi, andi
 553 def immSExt8  : PatLeaf<(imm), [{ return isInt<8>(N->getSExtValue()); }]>;
 554
 555 // Node immediate fits as 16-bit sign extended on target immediate.
 556 // e.g. addi, andi
 557 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 558
 559 // Node immediate fits as 15-bit sign extended on target immediate.
 560 // e.g. addi, andi
 561 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 562
 563 // Node immediate fits as 16-bit zero extended on target immediate.
 564 // The LO16 param means that only the lower 16 bits of the node
 565 // immediate are caught.
 566 // e.g. addiu, sltiu
 567 def immZExt16  : PatLeaf<(imm), [{
 568   if (N->getValueType(0) == MVT::i32)
 569     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 570   else
 571     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 572 }], LO16>;
 573
 574 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 575 def immLow16Zero : PatLeaf<(imm), [{
 576   int64_t Val = N->getSExtValue();
 577   return isInt<32>(Val) && !(Val & 0xffff);
 578 }]>;
 579
 580 // shamt field must fit in 5 bits.
 581 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 582
 583 // True if (N + 1) fits in 16-bit field.
 584 def immSExt16Plus1 : PatLeaf<(imm), [{
 585   return isInt<17>(N->getSExtValue()) && isInt<16>(N->getSExtValue() + 1);
 586 }]>;
 587
 588 // Mips Address Mode! SDNode frameindex could possibily be a match
 589 // since load and store instructions from stack used it.
 590 def addr :
 591   ComplexPattern<iPTR, 2, "selectIntAddr", [frameindex]>;
 592
 593 def addrRegImm :
 594   ComplexPattern<iPTR, 2, "selectAddrRegImm", [frameindex]>;
 595
 596 def addrRegReg :
 597   ComplexPattern<iPTR, 2, "selectAddrRegReg", [frameindex]>;
 598
 599 def addrDefault :
 600   ComplexPattern<iPTR, 2, "selectAddrDefault", [frameindex]>;
 601
 602 def addrimm10 : ComplexPattern<iPTR, 2, "selectIntAddrMSA", [frameindex]>;
 603
 604 //===----------------------------------------------------------------------===//
 605 // Instructions specific format
 606 //===----------------------------------------------------------------------===//
 607
 608 // Arithmetic and logical instructions with 3 register operands.
 609 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 610                   InstrItinClass Itin = NoItinerary,
 611                   SDPatternOperator OpNode = null_frag>:
 612   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 613          !strconcat(opstr, "\t$rd, $rs, $rt"),
 614          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR, opstr> {
 615   let isCommutable = isComm;
 616   let isReMaterializable = 1;
 617   let TwoOperandAliasConstraint = "$rd = $rs";
 618 }
 619
 620 // Arithmetic and logical instructions with 2 register operands.
 621 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 622                   InstrItinClass Itin = NoItinerary,
 623                   SDPatternOperator imm_type = null_frag,
 624                   SDPatternOperator OpNode = null_frag> :
 625   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 626          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 627          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))],
 628          Itin, FrmI, opstr> {
 629   let isReMaterializable = 1;
 630   let TwoOperandAliasConstraint = "$rs = $rt";
 631 }
 632
 633 // Arithmetic Multiply ADD/SUB
 634 class MArithR<string opstr, InstrItinClass itin, bit isComm = 0> :
 635   InstSE<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt),
 636          !strconcat(opstr, "\t$rs, $rt"), [], itin, FrmR, opstr> {
 637   let Defs = [HI0, LO0];
 638   let Uses = [HI0, LO0];
 639   let isCommutable = isComm;
 640 }
 641
 642 //  Logical
 643 class LogicNOR<string opstr, RegisterOperand RO>:
 644   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 645          !strconcat(opstr, "\t$rd, $rs, $rt"),
 646          [(set RO:$rd, (not (or RO:$rs, RO:$rt)))], II_NOR, FrmR, opstr> {
 647   let isCommutable = 1;
 648 }
 649
 650 // Shifts
 651 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 652                        RegisterOperand RO, InstrItinClass itin,
 653                        SDPatternOperator OpNode = null_frag,
 654                        SDPatternOperator PF = null_frag> :
 655   InstSE<(outs RO:$rd), (ins RO:$rt, ImmOpnd:$shamt),
 656          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 657          [(set RO:$rd, (OpNode RO:$rt, PF:$shamt))], itin, FrmR, opstr> {
 658   let TwoOperandAliasConstraint = "$rt = $rd";
 659 }
 660
 661 class shift_rotate_reg<string opstr, RegisterOperand RO, InstrItinClass itin,
 662                        SDPatternOperator OpNode = null_frag>:
 663   InstSE<(outs RO:$rd), (ins RO:$rt, GPR32Opnd:$rs),
 664          !strconcat(opstr, "\t$rd, $rt, $rs"),
 665          [(set RO:$rd, (OpNode RO:$rt, GPR32Opnd:$rs))], itin, FrmR,
 666          opstr>;
 667
 668 // Load Upper Imediate
 669 class LoadUpper<string opstr, RegisterOperand RO, Operand Imm>:
 670   InstSE<(outs RO:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 671          [], II_LUI, FrmI, opstr>, IsAsCheapAsAMove {
 672   let hasSideEffects = 0;
 673   let isReMaterializable = 1;
 674 }
 675
 676 // Memory Load/Store
 677 class Load<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 678            InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 679   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 680          [(set RO:$rt, (OpNode Addr:$addr))], Itin, FrmI, opstr> {
 681   let DecoderMethod = "DecodeMem";
 682   let canFoldAsLoad = 1;
 683   let mayLoad = 1;
 684 }
 685
 686 class Store<string opstr, DAGOperand RO, SDPatternOperator OpNode = null_frag,
 687             InstrItinClass Itin = NoItinerary, ComplexPattern Addr = addr> :
 688   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 689          [(OpNode RO:$rt, Addr:$addr)], Itin, FrmI, opstr> {
 690   let DecoderMethod = "DecodeMem";
 691   let mayStore = 1;
 692 }
 693
 694 // Load/Store Left/Right
 695 let canFoldAsLoad = 1 in
 696 class LoadLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 697                     InstrItinClass Itin> :
 698   InstSE<(outs RO:$rt), (ins mem:$addr, RO:$src),
 699          !strconcat(opstr, "\t$rt, $addr"),
 700          [(set RO:$rt, (OpNode addr:$addr, RO:$src))], Itin, FrmI> {
 701   let DecoderMethod = "DecodeMem";
 702   string Constraints = "$src = $rt";
 703 }
 704
 705 class StoreLeftRight<string opstr, SDNode OpNode, RegisterOperand RO,
 706                      InstrItinClass Itin> :
 707   InstSE<(outs), (ins RO:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 708          [(OpNode RO:$rt, addr:$addr)], Itin, FrmI> {
 709   let DecoderMethod = "DecodeMem";
 710 }
 711
 712 // COP2 Load/Store
 713 class LW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 714              SDPatternOperator OpNode= null_frag> :
 715   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 716          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 717   let DecoderMethod = "DecodeFMem2";
 718   let mayLoad = 1;
 719 }
 720
 721 class SW_FT2<string opstr, RegisterOperand RC, InstrItinClass Itin,
 722              SDPatternOperator OpNode= null_frag> :
 723   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 724          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 725   let DecoderMethod = "DecodeFMem2";
 726   let mayStore = 1;
 727 }
 728
 729 // COP3 Load/Store
 730 class LW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 731              SDPatternOperator OpNode= null_frag> :
 732   InstSE<(outs RC:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 733          [(set RC:$rt, (OpNode addrDefault:$addr))], Itin, FrmFI, opstr> {
 734   let DecoderMethod = "DecodeFMem3";
 735   let mayLoad = 1;
 736 }
 737
 738 class SW_FT3<string opstr, RegisterOperand RC, InstrItinClass Itin,
 739              SDPatternOperator OpNode= null_frag> :
 740   InstSE<(outs), (ins RC:$rt, mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 741          [(OpNode RC:$rt, addrDefault:$addr)], Itin, FrmFI, opstr> {
 742   let DecoderMethod = "DecodeFMem3";
 743   let mayStore = 1;
 744 }
 745
 746 // Conditional Branch
 747 class CBranch<string opstr, DAGOperand opnd, PatFrag cond_op,
 748               RegisterOperand RO, bit DelaySlot = 1> :
 749   InstSE<(outs), (ins RO:$rs, RO:$rt, opnd:$offset),
 750          !strconcat(opstr, "\t$rs, $rt, $offset"),
 751          [(brcond (i32 (cond_op RO:$rs, RO:$rt)), bb:$offset)], IIBranch,
 752          FrmI, opstr> {
 753   let isBranch = 1;
 754   let isTerminator = 1;
 755   let hasDelaySlot = DelaySlot;
 756   let Defs = [AT];
 757 }
 758
 759 class CBranchZero<string opstr, DAGOperand opnd, PatFrag cond_op,
 760                   RegisterOperand RO, bit DelaySlot = 1> :
 761   InstSE<(outs), (ins RO:$rs, opnd:$offset),
 762          !strconcat(opstr, "\t$rs, $offset"),
 763          [(brcond (i32 (cond_op RO:$rs, 0)), bb:$offset)], IIBranch,
 764          FrmI, opstr> {
 765   let isBranch = 1;
 766   let isTerminator = 1;
 767   let hasDelaySlot = DelaySlot;
 768   let Defs = [AT];
 769 }
 770
 771 // SetCC
 772 class SetCC_R<string opstr, PatFrag cond_op, RegisterOperand RO> :
 773   InstSE<(outs GPR32Opnd:$rd), (ins RO:$rs, RO:$rt),
 774          !strconcat(opstr, "\t$rd, $rs, $rt"),
 775          [(set GPR32Opnd:$rd, (cond_op RO:$rs, RO:$rt))],
 776          II_SLT_SLTU, FrmR, opstr>;
 777
 778 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 779               RegisterOperand RO>:
 780   InstSE<(outs GPR32Opnd:$rt), (ins RO:$rs, Od:$imm16),
 781          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 782          [(set GPR32Opnd:$rt, (cond_op RO:$rs, imm_type:$imm16))],
 783          II_SLTI_SLTIU, FrmI, opstr>;
 784
 785 // Jump
 786 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 787              SDPatternOperator targetoperator, string bopstr> :
 788   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 789          [(operator targetoperator:$target)], IIBranch, FrmJ, bopstr> {
 790   let isTerminator=1;
 791   let isBarrier=1;
 792   let hasDelaySlot = 1;
 793   let DecoderMethod = "DecodeJumpTarget";
 794   let Defs = [AT];
 795 }
 796
 797 // Unconditional branch
 798 class UncondBranch<Instruction BEQInst> :
 799   PseudoSE<(outs), (ins brtarget:$offset), [(br bb:$offset)], IIBranch>,
 800   PseudoInstExpansion<(BEQInst ZERO, ZERO, brtarget:$offset)> {
 801   let isBranch = 1;
 802   let isTerminator = 1;
 803   let isBarrier = 1;
 804   let hasDelaySlot = 1;
 805   let AdditionalPredicates = [RelocPIC];
 806   let Defs = [AT];
 807 }
 808
 809 // Base class for indirect branch and return instruction classes.
 810 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 811 class JumpFR<string opstr, RegisterOperand RO,
 812              SDPatternOperator operator = null_frag>:
 813   InstSE<(outs), (ins RO:$rs), "jr\t$rs", [(operator RO:$rs)], IIBranch,
 814          FrmR, opstr>;
 815
 816 // Indirect branch
 817 class IndirectBranch<string opstr, RegisterOperand RO> : JumpFR<opstr, RO> {
 818   let isBranch = 1;
 819   let isIndirectBranch = 1;
 820 }
 821
 822 // Jump and Link (Call)
 823 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 824   class JumpLink<string opstr, DAGOperand opnd> :
 825     InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 826            [(MipsJmpLink imm:$target)], IIBranch, FrmJ, opstr> {
 827     let DecoderMethod = "DecodeJumpTarget";
 828   }
 829
 830   class JumpLinkRegPseudo<RegisterOperand RO, Instruction JALRInst,
 831                           Register RetReg, RegisterOperand ResRO = RO>:
 832     PseudoSE<(outs), (ins RO:$rs), [(MipsJmpLink RO:$rs)], IIBranch>,
 833     PseudoInstExpansion<(JALRInst RetReg, ResRO:$rs)>;
 834
 835   class JumpLinkReg<string opstr, RegisterOperand RO>:
 836     InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 837            [], IIBranch, FrmR>;
 838
 839   class BGEZAL_FT<string opstr, DAGOperand opnd,
 840                   RegisterOperand RO, bit DelaySlot = 1> :
 841     InstSE<(outs), (ins RO:$rs, opnd:$offset),
 842            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI, opstr> {
 843     let hasDelaySlot = DelaySlot;
 844   }
 845
 846 }
 847
 848 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, hasDelaySlot = 1,
 849     hasExtraSrcRegAllocReq = 1, Defs = [AT] in {
 850   class TailCall<Instruction JumpInst> :
 851     PseudoSE<(outs), (ins calltarget:$target), [], IIBranch>,
 852     PseudoInstExpansion<(JumpInst jmptarget:$target)>;
 853
 854   class TailCallReg<RegisterOperand RO, Instruction JRInst,
 855                     RegisterOperand ResRO = RO> :
 856     PseudoSE<(outs), (ins RO:$rs), [(MipsTailCall RO:$rs)], IIBranch>,
 857     PseudoInstExpansion<(JRInst ResRO:$rs)>;
 858 }
 859
 860 class BAL_BR_Pseudo<Instruction RealInst> :
 861   PseudoSE<(outs), (ins brtarget:$offset), [], IIBranch>,
 862   PseudoInstExpansion<(RealInst ZERO, brtarget:$offset)> {
 863   let isBranch = 1;
 864   let isTerminator = 1;
 865   let isBarrier = 1;
 866   let hasDelaySlot = 1;
 867   let Defs = [RA];
 868 }
 869
 870 // Syscall
 871 class SYS_FT<string opstr> :
 872   InstSE<(outs), (ins uimm20:$code_),
 873          !strconcat(opstr, "\t$code_"), [], NoItinerary, FrmI, opstr>;
 874 // Break
 875 class BRK_FT<string opstr> :
 876   InstSE<(outs), (ins uimm10:$code_1, uimm10:$code_2),
 877          !strconcat(opstr, "\t$code_1, $code_2"), [], NoItinerary,
 878          FrmOther, opstr>;
 879
 880 // (D)Eret
 881 class ER_FT<string opstr> :
 882   InstSE<(outs), (ins),
 883          opstr, [], NoItinerary, FrmOther, opstr>;
 884
 885 // Interrupts
 886 class DEI_FT<string opstr, RegisterOperand RO> :
 887   InstSE<(outs RO:$rt), (ins),
 888          !strconcat(opstr, "\t$rt"), [], NoItinerary, FrmOther, opstr>;
 889
 890 // Wait
 891 class WAIT_FT<string opstr> :
 892   InstSE<(outs), (ins), opstr, [], NoItinerary, FrmOther, opstr>;
 893
 894 // Sync
 895 let hasSideEffects = 1 in
 896 class SYNC_FT<string opstr> :
 897   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 898          NoItinerary, FrmOther, opstr>;
 899
 900 class SYNCI_FT<string opstr> :
 901   InstSE<(outs), (ins mem_simm16:$addr), !strconcat(opstr, "\t$addr"), [],
 902          NoItinerary, FrmOther, opstr> {
 903   let hasSideEffects = 1;
 904   let DecoderMethod = "DecodeSyncI";
 905 }
 906
 907 let hasSideEffects = 1 in
 908 class TEQ_FT<string opstr, RegisterOperand RO> :
 909   InstSE<(outs), (ins RO:$rs, RO:$rt, uimm16:$code_),
 910          !strconcat(opstr, "\t$rs, $rt, $code_"), [], NoItinerary,
 911          FrmI, opstr>;
 912
 913 class TEQI_FT<string opstr, RegisterOperand RO> :
 914   InstSE<(outs), (ins RO:$rs, uimm16:$imm16),
 915          !strconcat(opstr, "\t$rs, $imm16"), [], NoItinerary, FrmOther, opstr>;
 916 // Mul, Div
 917 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 918            list<Register> DefRegs> :
 919   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 920          itin, FrmR, opstr> {
 921   let isCommutable = 1;
 922   let Defs = DefRegs;
 923   let hasSideEffects = 0;
 924 }
 925
 926 // Pseudo multiply/divide instruction with explicit accumulator register
 927 // operands.
 928 class MultDivPseudo<Instruction RealInst, RegisterClass R0, RegisterOperand R1,
 929                     SDPatternOperator OpNode, InstrItinClass Itin,
 930                     bit IsComm = 1, bit HasSideEffects = 0,
 931                     bit UsesCustomInserter = 0> :
 932   PseudoSE<(outs R0:$ac), (ins R1:$rs, R1:$rt),
 933            [(set R0:$ac, (OpNode R1:$rs, R1:$rt))], Itin>,
 934   PseudoInstExpansion<(RealInst R1:$rs, R1:$rt)> {
 935   let isCommutable = IsComm;
 936   let hasSideEffects = HasSideEffects;
 937   let usesCustomInserter = UsesCustomInserter;
 938 }
 939
 940 // Pseudo multiply add/sub instruction with explicit accumulator register
 941 // operands.
 942 class MAddSubPseudo<Instruction RealInst, SDPatternOperator OpNode,
 943                     InstrItinClass itin>
 944   : PseudoSE<(outs ACC64:$ac),
 945              (ins GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin),
 946              [(set ACC64:$ac,
 947               (OpNode GPR32Opnd:$rs, GPR32Opnd:$rt, ACC64:$acin))],
 948              itin>,
 949     PseudoInstExpansion<(RealInst GPR32Opnd:$rs, GPR32Opnd:$rt)> {
 950   string Constraints = "$acin = $ac";
 951 }
 952
 953 class Div<string opstr, InstrItinClass itin, RegisterOperand RO,
 954           list<Register> DefRegs> :
 955   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$$zero, $rs, $rt"),
 956          [], itin, FrmR, opstr> {
 957   let Defs = DefRegs;
 958 }
 959
 960 // Move from Hi/Lo
 961 class PseudoMFLOHI<RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode>
 962   : PseudoSE<(outs DstRC:$rd), (ins SrcRC:$hilo),
 963              [(set DstRC:$rd, (OpNode SrcRC:$hilo))], II_MFHI_MFLO>;
 964
 965 class MoveFromLOHI<string opstr, RegisterOperand RO, Register UseReg>:
 966   InstSE<(outs RO:$rd), (ins), !strconcat(opstr, "\t$rd"), [], II_MFHI_MFLO,
 967          FrmR, opstr> {
 968   let Uses = [UseReg];
 969   let hasSideEffects = 0;
 970 }
 971
 972 class PseudoMTLOHI<RegisterClass DstRC, RegisterClass SrcRC>
 973   : PseudoSE<(outs DstRC:$lohi), (ins SrcRC:$lo, SrcRC:$hi),
 974              [(set DstRC:$lohi, (MipsMTLOHI SrcRC:$lo, SrcRC:$hi))],
 975              II_MTHI_MTLO>;
 976
 977 class MoveToLOHI<string opstr, RegisterOperand RO, list<Register> DefRegs>:
 978   InstSE<(outs), (ins RO:$rs), !strconcat(opstr, "\t$rs"), [], II_MTHI_MTLO,
 979   FrmR, opstr> {
 980   let Defs = DefRegs;
 981   let hasSideEffects = 0;
 982 }
 983
 984 class EffectiveAddress<string opstr, RegisterOperand RO> :
 985   InstSE<(outs RO:$rt), (ins mem_ea:$addr), !strconcat(opstr, "\t$rt, $addr"),
 986          [(set RO:$rt, addr:$addr)], NoItinerary, FrmI,
 987          !strconcat(opstr, "_lea")> {
 988   let isCodeGenOnly = 1;
 989   let DecoderMethod = "DecodeMem";
 990 }
 991
 992 // Count Leading Ones/Zeros in Word
 993 class CountLeading0<string opstr, RegisterOperand RO>:
 994   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 995          [(set RO:$rd, (ctlz RO:$rs))], II_CLZ, FrmR, opstr>;
 996
 997 class CountLeading1<string opstr, RegisterOperand RO>:
 998   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 999          [(set RO:$rd, (ctlz (not RO:$rs)))], II_CLO, FrmR, opstr>;
1000
1001 // Sign Extend in Register.
1002 class SignExtInReg<string opstr, ValueType vt, RegisterOperand RO,
1003                    InstrItinClass itin> :
1004   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"),
1005          [(set RO:$rd, (sext_inreg RO:$rt, vt))], itin, FrmR, opstr>;
1006
1007 // Subword Swap
1008 class SubwordSwap<string opstr, RegisterOperand RO>:
1009   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
1010          NoItinerary, FrmR, opstr> {
1011   let hasSideEffects = 0;
1012 }
1013
1014 // Read Hardware
1015 class ReadHardware<RegisterOperand CPURegOperand, RegisterOperand RO> :
1016   InstSE<(outs CPURegOperand:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
1017          II_RDHWR, FrmR, "rdhwr">;
1018
1019 // Ext and Ins
1020 class ExtBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1021               SDPatternOperator Op = null_frag>:
1022   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ext:$size),
1023          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1024          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size))], II_EXT,
1025          FrmR, opstr>, ISA_MIPS32R2;
1026
1027 class InsBase<string opstr, RegisterOperand RO, Operand PosOpnd,
1028               SDPatternOperator Op = null_frag>:
1029   InstSE<(outs RO:$rt), (ins RO:$rs, PosOpnd:$pos, size_ins:$size, RO:$src),
1030          !strconcat(opstr, " $rt, $rs, $pos, $size"),
1031          [(set RO:$rt, (Op RO:$rs, imm:$pos, imm:$size, RO:$src))],
1032          II_INS, FrmR, opstr>, ISA_MIPS32R2 {
1033   let Constraints = "$src = $rt";
1034 }
1035
1036 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
1037 class Atomic2Ops<PatFrag Op, RegisterClass DRC> :
1038   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$incr),
1039            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$incr))]>;
1040
1041 // Atomic Compare & Swap.
1042 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC> :
1043   PseudoSE<(outs DRC:$dst), (ins PtrRC:$ptr, DRC:$cmp, DRC:$swap),
1044            [(set DRC:$dst, (Op iPTR:$ptr, DRC:$cmp, DRC:$swap))]>;
1045
1046 class LLBase<string opstr, RegisterOperand RO> :
1047   InstSE<(outs RO:$rt), (ins mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
1048          [], NoItinerary, FrmI> {
1049   let DecoderMethod = "DecodeMem";
1050   let mayLoad = 1;
1051 }
1052
1053 class SCBase<string opstr, RegisterOperand RO> :
1054   InstSE<(outs RO:$dst), (ins RO:$rt, mem:$addr),
1055          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
1056   let DecoderMethod = "DecodeMem";
1057   let mayStore = 1;
1058   let Constraints = "$rt = $dst";
1059 }
1060
1061 class MFC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1062   InstSE<(outs RO:$rt), (ins RD:$rd, uimm16:$sel),
1063          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1064
1065 class MTC3OP<string asmstr, RegisterOperand RO, RegisterOperand RD> :
1066   InstSE<(outs RO:$rd), (ins RD:$rt, uimm16:$sel),
1067          !strconcat(asmstr, "\t$rt, $rd, $sel"), [], NoItinerary, FrmFR>;
1068
1069 class TrapBase<Instruction RealInst>
1070   : PseudoSE<(outs), (ins), [(trap)], NoItinerary>,
1071     PseudoInstExpansion<(RealInst 0, 0)> {
1072   let isBarrier = 1;
1073   let isTerminator = 1;
1074   let isCodeGenOnly = 1;
1075 }
1076
1077 //===----------------------------------------------------------------------===//
1078 // Pseudo instructions
1079 //===----------------------------------------------------------------------===//
1080
1081 // Return RA.
1082 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
1083 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
1084
1085 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1086 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
1087                                   [(callseq_start timm:$amt)]>;
1088 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
1089                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
1090 }
1091
1092 let usesCustomInserter = 1 in {
1093   def ATOMIC_LOAD_ADD_I8   : Atomic2Ops<atomic_load_add_8, GPR32>;
1094   def ATOMIC_LOAD_ADD_I16  : Atomic2Ops<atomic_load_add_16, GPR32>;
1095   def ATOMIC_LOAD_ADD_I32  : Atomic2Ops<atomic_load_add_32, GPR32>;
1096   def ATOMIC_LOAD_SUB_I8   : Atomic2Ops<atomic_load_sub_8, GPR32>;
1097   def ATOMIC_LOAD_SUB_I16  : Atomic2Ops<atomic_load_sub_16, GPR32>;
1098   def ATOMIC_LOAD_SUB_I32  : Atomic2Ops<atomic_load_sub_32, GPR32>;
1099   def ATOMIC_LOAD_AND_I8   : Atomic2Ops<atomic_load_and_8, GPR32>;
1100   def ATOMIC_LOAD_AND_I16  : Atomic2Ops<atomic_load_and_16, GPR32>;
1101   def ATOMIC_LOAD_AND_I32  : Atomic2Ops<atomic_load_and_32, GPR32>;
1102   def ATOMIC_LOAD_OR_I8    : Atomic2Ops<atomic_load_or_8, GPR32>;
1103   def ATOMIC_LOAD_OR_I16   : Atomic2Ops<atomic_load_or_16, GPR32>;
1104   def ATOMIC_LOAD_OR_I32   : Atomic2Ops<atomic_load_or_32, GPR32>;
1105   def ATOMIC_LOAD_XOR_I8   : Atomic2Ops<atomic_load_xor_8, GPR32>;
1106   def ATOMIC_LOAD_XOR_I16  : Atomic2Ops<atomic_load_xor_16, GPR32>;
1107   def ATOMIC_LOAD_XOR_I32  : Atomic2Ops<atomic_load_xor_32, GPR32>;
1108   def ATOMIC_LOAD_NAND_I8  : Atomic2Ops<atomic_load_nand_8, GPR32>;
1109   def ATOMIC_LOAD_NAND_I16 : Atomic2Ops<atomic_load_nand_16, GPR32>;
1110   def ATOMIC_LOAD_NAND_I32 : Atomic2Ops<atomic_load_nand_32, GPR32>;
1111
1112   def ATOMIC_SWAP_I8       : Atomic2Ops<atomic_swap_8, GPR32>;
1113   def ATOMIC_SWAP_I16      : Atomic2Ops<atomic_swap_16, GPR32>;
1114   def ATOMIC_SWAP_I32      : Atomic2Ops<atomic_swap_32, GPR32>;
1115
1116   def ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap<atomic_cmp_swap_8, GPR32>;
1117   def ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap<atomic_cmp_swap_16, GPR32>;
1118   def ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap<atomic_cmp_swap_32, GPR32>;
1119 }
1120
1121 /// Pseudo instructions for loading and storing accumulator registers.
1122 let isPseudo = 1, isCodeGenOnly = 1 in {
1123   def LOAD_ACC64  : Load<"", ACC64>;
1124   def STORE_ACC64 : Store<"", ACC64>;
1125 }
1126
1127 // We need these two pseudo instructions to avoid offset calculation for long
1128 // branches.  See the comment in file MipsLongBranch.cpp for detailed
1129 // explanation.
1130
1131 // Expands to: lui $dst, %hi($tgt - $baltgt)
1132 def LONG_BRANCH_LUi : PseudoSE<(outs GPR32Opnd:$dst),
1133   (ins brtarget:$tgt, brtarget:$baltgt), []>;
1134
1135 // Expands to: addiu $dst, $src, %lo($tgt - $baltgt)
1136 def LONG_BRANCH_ADDiu : PseudoSE<(outs GPR32Opnd:$dst),
1137   (ins GPR32Opnd:$src, brtarget:$tgt, brtarget:$baltgt), []>;
1138
1139 //===----------------------------------------------------------------------===//
1140 // Instruction definition
1141 //===----------------------------------------------------------------------===//
1142 //===----------------------------------------------------------------------===//
1143 // MipsI Instructions
1144 //===----------------------------------------------------------------------===//
1145
1146 /// Arithmetic Instructions (ALU Immediate)
1147 let AdditionalPredicates = [NotInMicroMips] in {
1148 def ADDiu : MMRel, StdMMR6Rel, ArithLogicI<"addiu", simm16, GPR32Opnd,
1149                                            II_ADDIU, immSExt16, add>,
1150             ADDI_FM<0x9>, IsAsCheapAsAMove;
1151 }
1152 def ADDi  : MMRel, ArithLogicI<"addi", simm16, GPR32Opnd>, ADDI_FM<0x8>,
1153             ISA_MIPS1_NOT_32R6_64R6;
1154 def SLTi  : MMRel, SetCC_I<"slti", setlt, simm16, immSExt16, GPR32Opnd>,
1155             SLTI_FM<0xa>;
1156 def SLTiu : MMRel, SetCC_I<"sltiu", setult, simm16, immSExt16, GPR32Opnd>,
1157             SLTI_FM<0xb>;
1158 let AdditionalPredicates = [NotInMicroMips] in {
1159 def ANDi  : MMRel, StdMMR6Rel,
1160             ArithLogicI<"andi", uimm16, GPR32Opnd, II_ANDI, immZExt16, and>,
1161             ADDI_FM<0xc>;
1162 }
1163 def ORi   : MMRel, StdMMR6Rel,
1164             ArithLogicI<"ori", uimm16, GPR32Opnd, II_ORI, immZExt16, or>,
1165             ADDI_FM<0xd>;
1166 def XORi  : MMRel, StdMMR6Rel,
1167             ArithLogicI<"xori", uimm16, GPR32Opnd, II_XORI, immZExt16, xor>,
1168             ADDI_FM<0xe>;
1169 def LUi   : MMRel, LoadUpper<"lui", GPR32Opnd, uimm16>, LUI_FM;
1170 let AdditionalPredicates = [NotInMicroMips] in {
1171 /// Arithmetic Instructions (3-Operand, R-Type)
1172 def ADDu  : MMRel, StdMMR6Rel, ArithLogicR<"addu", GPR32Opnd, 1, II_ADDU, add>,
1173             ADD_FM<0, 0x21>;
1174 def SUBu  : MMRel, ArithLogicR<"subu", GPR32Opnd, 0, II_SUBU, sub>,
1175             ADD_FM<0, 0x23>;
1176 }
1177 let Defs = [HI0, LO0] in
1178 def MUL   : MMRel, ArithLogicR<"mul", GPR32Opnd, 1, II_MUL, mul>,
1179             ADD_FM<0x1c, 2>, ISA_MIPS32_NOT_32R6_64R6;
1180 def ADD   : MMRel, StdMMR6Rel, ArithLogicR<"add", GPR32Opnd>, ADD_FM<0, 0x20>;
1181 def SUB   : MMRel, ArithLogicR<"sub", GPR32Opnd>, ADD_FM<0, 0x22>;
1182 def SLT   : MMRel, SetCC_R<"slt", setlt, GPR32Opnd>, ADD_FM<0, 0x2a>;
1183 def SLTu  : MMRel, SetCC_R<"sltu", setult, GPR32Opnd>, ADD_FM<0, 0x2b>;
1184 let AdditionalPredicates = [NotInMicroMips] in {
1185 def AND   : MMRel, StdMMR6Rel, ArithLogicR<"and", GPR32Opnd, 1, II_AND, and>,
1186             ADD_FM<0, 0x24>;
1187 def OR    : MMRel, StdMMR6Rel, ArithLogicR<"or", GPR32Opnd, 1, II_OR, or>,
1188             ADD_FM<0, 0x25>;
1189 def XOR   : MMRel, StdMMR6Rel, ArithLogicR<"xor", GPR32Opnd, 1, II_XOR, xor>,
1190             ADD_FM<0, 0x26>;
1191 }
1192 def NOR   : MMRel, StdMMR6Rel, LogicNOR<"nor", GPR32Opnd>, ADD_FM<0, 0x27>;
1193
1194 /// Shift Instructions
1195 let AdditionalPredicates = [NotInMicroMips] in {
1196 def SLL  : MMRel, shift_rotate_imm<"sll", uimm5, GPR32Opnd, II_SLL, shl,
1197                                    immZExt5>, SRA_FM<0, 0>;
1198 def SRL  : MMRel, shift_rotate_imm<"srl", uimm5, GPR32Opnd, II_SRL, srl,
1199                                    immZExt5>, SRA_FM<2, 0>;
1200 }
1201 def SRA  : MMRel, shift_rotate_imm<"sra", uimm5, GPR32Opnd, II_SRA, sra,
1202                                    immZExt5>, SRA_FM<3, 0>;
1203 def SLLV : MMRel, shift_rotate_reg<"sllv", GPR32Opnd, II_SLLV, shl>,
1204            SRLV_FM<4, 0>;
1205 def SRLV : MMRel, shift_rotate_reg<"srlv", GPR32Opnd, II_SRLV, srl>,
1206            SRLV_FM<6, 0>;
1207 def SRAV : MMRel, shift_rotate_reg<"srav", GPR32Opnd, II_SRAV, sra>,
1208            SRLV_FM<7, 0>;
1209
1210 // Rotate Instructions
1211 def ROTR  : MMRel, shift_rotate_imm<"rotr", uimm5, GPR32Opnd, II_ROTR, rotr,
1212                                     immZExt5>,
1213             SRA_FM<2, 1>, ISA_MIPS32R2;
1214 def ROTRV : MMRel, shift_rotate_reg<"rotrv", GPR32Opnd, II_ROTRV, rotr>,
1215             SRLV_FM<6, 1>, ISA_MIPS32R2;
1216
1217 /// Load and Store Instructions
1218 ///  aligned
1219 def LB  : Load<"lb", GPR32Opnd, sextloadi8, II_LB>, MMRel, LW_FM<0x20>;
1220 def LBu : Load<"lbu", GPR32Opnd, zextloadi8, II_LBU, addrDefault>, MMRel,
1221           LW_FM<0x24>;
1222 def LH  : Load<"lh", GPR32Opnd, sextloadi16, II_LH, addrDefault>, MMRel,
1223           LW_FM<0x21>;
1224 def LHu : Load<"lhu", GPR32Opnd, zextloadi16, II_LHU>, MMRel, LW_FM<0x25>;
1225 let AdditionalPredicates = [NotInMicroMips] in {
1226 def LW  : Load<"lw", GPR32Opnd, load, II_LW, addrDefault>, MMRel,
1227           LW_FM<0x23>;
1228 }
1229 def SB  : Store<"sb", GPR32Opnd, truncstorei8, II_SB>, MMRel, LW_FM<0x28>;
1230 def SH  : Store<"sh", GPR32Opnd, truncstorei16, II_SH>, MMRel, LW_FM<0x29>;
1231 let AdditionalPredicates = [NotInMicroMips] in {
1232 def SW  : Store<"sw", GPR32Opnd, store, II_SW>, MMRel, LW_FM<0x2b>;
1233 }
1234
1235 /// load/store left/right
1236 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1237     AdditionalPredicates = [NotInMicroMips] in {
1238 def LWL : LoadLeftRight<"lwl", MipsLWL, GPR32Opnd, II_LWL>, LW_FM<0x22>,
1239           ISA_MIPS1_NOT_32R6_64R6;
1240 def LWR : LoadLeftRight<"lwr", MipsLWR, GPR32Opnd, II_LWR>, LW_FM<0x26>,
1241           ISA_MIPS1_NOT_32R6_64R6;
1242 def SWL : StoreLeftRight<"swl", MipsSWL, GPR32Opnd, II_SWL>, LW_FM<0x2a>,
1243           ISA_MIPS1_NOT_32R6_64R6;
1244 def SWR : StoreLeftRight<"swr", MipsSWR, GPR32Opnd, II_SWR>, LW_FM<0x2e>,
1245           ISA_MIPS1_NOT_32R6_64R6;
1246 }
1247
1248 let AdditionalPredicates = [NotInMicroMips] in {
1249 // COP2 Memory Instructions
1250 def LWC2 : LW_FT2<"lwc2", COP2Opnd, NoItinerary, load>, LW_FM<0x32>,
1251            ISA_MIPS1_NOT_32R6_64R6;
1252 def SWC2 : SW_FT2<"swc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3a>,
1253            ISA_MIPS1_NOT_32R6_64R6;
1254 def LDC2 : LW_FT2<"ldc2", COP2Opnd, NoItinerary, load>, LW_FM<0x36>,
1255            ISA_MIPS2_NOT_32R6_64R6;
1256 def SDC2 : SW_FT2<"sdc2", COP2Opnd, NoItinerary, store>, LW_FM<0x3e>,
1257            ISA_MIPS2_NOT_32R6_64R6;
1258
1259 // COP3 Memory Instructions
1260 let DecoderNamespace = "COP3_" in {
1261   def LWC3 : LW_FT3<"lwc3", COP3Opnd, NoItinerary, load>, LW_FM<0x33>;
1262   def SWC3 : SW_FT3<"swc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3b>;
1263   def LDC3 : LW_FT3<"ldc3", COP3Opnd, NoItinerary, load>, LW_FM<0x37>,
1264              ISA_MIPS2;
1265   def SDC3 : SW_FT3<"sdc3", COP3Opnd, NoItinerary, store>, LW_FM<0x3f>,
1266              ISA_MIPS2;
1267 }
1268 }
1269
1270 def SYNC : MMRel, SYNC_FT<"sync">, SYNC_FM, ISA_MIPS32;
1271 def SYNCI : MMRel, SYNCI_FT<"synci">, SYNCI_FM, ISA_MIPS32R2;
1272
1273 def TEQ : MMRel, TEQ_FT<"teq", GPR32Opnd>, TEQ_FM<0x34>, ISA_MIPS2;
1274 def TGE : MMRel, TEQ_FT<"tge", GPR32Opnd>, TEQ_FM<0x30>, ISA_MIPS2;
1275 def TGEU : MMRel, TEQ_FT<"tgeu", GPR32Opnd>, TEQ_FM<0x31>, ISA_MIPS2;
1276 def TLT : MMRel, TEQ_FT<"tlt", GPR32Opnd>, TEQ_FM<0x32>, ISA_MIPS2;
1277 def TLTU : MMRel, TEQ_FT<"tltu", GPR32Opnd>, TEQ_FM<0x33>, ISA_MIPS2;
1278 def TNE : MMRel, TEQ_FT<"tne", GPR32Opnd>, TEQ_FM<0x36>, ISA_MIPS2;
1279
1280 def TEQI : MMRel, TEQI_FT<"teqi", GPR32Opnd>, TEQI_FM<0xc>,
1281            ISA_MIPS2_NOT_32R6_64R6;
1282 def TGEI : MMRel, TEQI_FT<"tgei", GPR32Opnd>, TEQI_FM<0x8>,
1283            ISA_MIPS2_NOT_32R6_64R6;
1284 def TGEIU : MMRel, TEQI_FT<"tgeiu", GPR32Opnd>, TEQI_FM<0x9>,
1285            ISA_MIPS2_NOT_32R6_64R6;
1286 def TLTI : MMRel, TEQI_FT<"tlti", GPR32Opnd>, TEQI_FM<0xa>,
1287            ISA_MIPS2_NOT_32R6_64R6;
1288 def TTLTIU : MMRel, TEQI_FT<"tltiu", GPR32Opnd>, TEQI_FM<0xb>,
1289            ISA_MIPS2_NOT_32R6_64R6;
1290 def TNEI : MMRel, TEQI_FT<"tnei", GPR32Opnd>, TEQI_FM<0xe>,
1291            ISA_MIPS2_NOT_32R6_64R6;
1292
1293 let AdditionalPredicates = [NotInMicroMips] in {
1294 def BREAK : MMRel, StdMMR6Rel, BRK_FT<"break">, BRK_FM<0xd>;
1295 }
1296 def SYSCALL : MMRel, SYS_FT<"syscall">, SYS_FM<0xc>;
1297 def TRAP : TrapBase<BREAK>;
1298 def SDBBP : MMRel, SYS_FT<"sdbbp">, SDBBP_FM, ISA_MIPS32_NOT_32R6_64R6;
1299
1300 let AdditionalPredicates = [NotInMicroMips] in {
1301 def ERET : MMRel, ER_FT<"eret">, ER_FM<0x18, 0x0>, INSN_MIPS3_32;
1302 def ERETNC : MMRel, ER_FT<"eretnc">, ER_FM<0x18, 0x1>, ISA_MIPS32R5;
1303 }
1304 def DERET : MMRel, ER_FT<"deret">, ER_FM<0x1f, 0x0>, ISA_MIPS32;
1305
1306 let AdditionalPredicates = [NotInMicroMips] in {
1307 def EI : MMRel, StdMMR6Rel, DEI_FT<"ei", GPR32Opnd>, EI_FM<1>, ISA_MIPS32R2;
1308 }
1309 def DI : MMRel, DEI_FT<"di", GPR32Opnd>, EI_FM<0>, ISA_MIPS32R2;
1310
1311 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1312     AdditionalPredicates = [NotInMicroMips] in {
1313 def WAIT : WAIT_FT<"wait">, WAIT_FM;
1314
1315 /// Load-linked, Store-conditional
1316 def LL : LLBase<"ll", GPR32Opnd>, LW_FM<0x30>, ISA_MIPS2_NOT_32R6_64R6;
1317 def SC : SCBase<"sc", GPR32Opnd>, LW_FM<0x38>, ISA_MIPS2_NOT_32R6_64R6;
1318 }
1319
1320 /// Jump and Branch Instructions
1321 def J       : MMRel, JumpFJ<jmptarget, "j", br, bb, "j">, FJ<2>,
1322               AdditionalRequires<[RelocStatic]>, IsBranch;
1323 def JR      : MMRel, IndirectBranch<"jr", GPR32Opnd>, MTLO_FM<8>;
1324 def BEQ     : MMRel, CBranch<"beq", brtarget, seteq, GPR32Opnd>, BEQ_FM<4>;
1325 def BEQL    : MMRel, CBranch<"beql", brtarget, seteq, GPR32Opnd, 0>,
1326               BEQ_FM<20>, ISA_MIPS2_NOT_32R6_64R6;
1327 def BNE     : MMRel, CBranch<"bne", brtarget, setne, GPR32Opnd>, BEQ_FM<5>;
1328 def BNEL    : MMRel, CBranch<"bnel", brtarget, setne, GPR32Opnd, 0>,
1329               BEQ_FM<21>, ISA_MIPS2_NOT_32R6_64R6;
1330 def BGEZ    : MMRel, CBranchZero<"bgez", brtarget, setge, GPR32Opnd>,
1331               BGEZ_FM<1, 1>;
1332 def BGEZL   : MMRel, CBranchZero<"bgezl", brtarget, setge, GPR32Opnd, 0>,
1333               BGEZ_FM<1, 3>, ISA_MIPS2_NOT_32R6_64R6;
1334 def BGTZ    : MMRel, CBranchZero<"bgtz", brtarget, setgt, GPR32Opnd>,
1335               BGEZ_FM<7, 0>;
1336 def BGTZL   : MMRel, CBranchZero<"bgtzl", brtarget, setgt, GPR32Opnd, 0>,
1337               BGEZ_FM<23, 0>, ISA_MIPS2_NOT_32R6_64R6;
1338 def BLEZ    : MMRel, CBranchZero<"blez", brtarget, setle, GPR32Opnd>,
1339               BGEZ_FM<6, 0>;
1340 def BLEZL   : MMRel, CBranchZero<"blezl", brtarget, setle, GPR32Opnd, 0>,
1341               BGEZ_FM<22, 0>, ISA_MIPS2_NOT_32R6_64R6;
1342 def BLTZ    : MMRel, CBranchZero<"bltz", brtarget, setlt, GPR32Opnd>,
1343               BGEZ_FM<1, 0>;
1344 def BLTZL   : MMRel, CBranchZero<"bltzl", brtarget, setlt, GPR32Opnd, 0>,
1345               BGEZ_FM<1, 2>, ISA_MIPS2_NOT_32R6_64R6;
1346 def B       : UncondBranch<BEQ>;
1347
1348 def JAL  : MMRel, JumpLink<"jal", calltarget>, FJ<3>;
1349 let AdditionalPredicates = [NotInMicroMips] in {
1350   def JALR : JumpLinkReg<"jalr", GPR32Opnd>, JALR_FM;
1351   def JALRPseudo : JumpLinkRegPseudo<GPR32Opnd, JALR, RA>;
1352 }
1353
1354 def JALX : MMRel, JumpLink<"jalx", calltarget>, FJ<0x1D>,
1355            ISA_MIPS32_NOT_32R6_64R6;
1356 def BGEZAL : MMRel, BGEZAL_FT<"bgezal", brtarget, GPR32Opnd>, BGEZAL_FM<0x11>,
1357              ISA_MIPS1_NOT_32R6_64R6;
1358 def BGEZALL : MMRel, BGEZAL_FT<"bgezall", brtarget, GPR32Opnd, 0>,
1359               BGEZAL_FM<0x13>, ISA_MIPS2_NOT_32R6_64R6;
1360 def BLTZAL : MMRel, BGEZAL_FT<"bltzal", brtarget, GPR32Opnd>, BGEZAL_FM<0x10>,
1361              ISA_MIPS1_NOT_32R6_64R6;
1362 def BLTZALL : MMRel, BGEZAL_FT<"bltzall", brtarget, GPR32Opnd, 0>,
1363               BGEZAL_FM<0x12>, ISA_MIPS2_NOT_32R6_64R6;
1364 def BAL_BR : BAL_BR_Pseudo<BGEZAL>;
1365 def TAILCALL : TailCall<J>;
1366 def TAILCALL_R : TailCallReg<GPR32Opnd, JR>;
1367
1368 // Indirect branches are matched as PseudoIndirectBranch/PseudoIndirectBranch64
1369 // then are expanded to JR, JR64, JALR, or JALR64 depending on the ISA.
1370 class PseudoIndirectBranchBase<RegisterOperand RO> :
1371     MipsPseudo<(outs), (ins RO:$rs), [(brind RO:$rs)], IIBranch> {
1372   let isTerminator=1;
1373   let isBarrier=1;
1374   let hasDelaySlot = 1;
1375   let isBranch = 1;
1376   let isIndirectBranch = 1;
1377 }
1378
1379 def PseudoIndirectBranch : PseudoIndirectBranchBase<GPR32Opnd>;
1380
1381 // Return instructions are matched as a RetRA instruction, then ar expanded
1382 // into PseudoReturn/PseudoReturn64 after register allocation. Finally,
1383 // MipsAsmPrinter expands this into JR, JR64, JALR, or JALR64 depending on the
1384 // ISA.
1385 class PseudoReturnBase<RegisterOperand RO> : MipsPseudo<(outs), (ins RO:$rs),
1386                                                         [], IIBranch> {
1387   let isTerminator = 1;
1388   let isBarrier = 1;
1389   let hasDelaySlot = 1;
1390   let isReturn = 1;
1391   let isCodeGenOnly = 1;
1392   let hasCtrlDep = 1;
1393   let hasExtraSrcRegAllocReq = 1;
1394 }
1395
1396 def PseudoReturn : PseudoReturnBase<GPR32Opnd>;
1397
1398 // Exception handling related node and instructions.
1399 // The conversion sequence is:
1400 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
1401 // MIPSeh_return -> (stack change + indirect branch)
1402 //
1403 // MIPSeh_return takes the place of regular return instruction
1404 // but takes two arguments (V1, V0) which are used for storing
1405 // the offset and return address respectively.
1406 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
1407
1408 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
1409                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1410
1411 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1412   def MIPSeh_return32 : MipsPseudo<(outs), (ins GPR32:$spoff, GPR32:$dst),
1413                                 [(MIPSehret GPR32:$spoff, GPR32:$dst)]>;
1414   def MIPSeh_return64 : MipsPseudo<(outs), (ins GPR64:$spoff,
1415                                                 GPR64:$dst),
1416                                 [(MIPSehret GPR64:$spoff, GPR64:$dst)]>;
1417 }
1418
1419 /// Multiply and Divide Instructions.
1420 def MULT  : MMRel, Mult<"mult", II_MULT, GPR32Opnd, [HI0, LO0]>,
1421             MULT_FM<0, 0x18>, ISA_MIPS1_NOT_32R6_64R6;
1422 def MULTu : MMRel, Mult<"multu", II_MULTU, GPR32Opnd, [HI0, LO0]>,
1423             MULT_FM<0, 0x19>, ISA_MIPS1_NOT_32R6_64R6;
1424 def SDIV  : MMRel, Div<"div", II_DIV, GPR32Opnd, [HI0, LO0]>,
1425             MULT_FM<0, 0x1a>, ISA_MIPS1_NOT_32R6_64R6;
1426 def UDIV  : MMRel, Div<"divu", II_DIVU, GPR32Opnd, [HI0, LO0]>,
1427             MULT_FM<0, 0x1b>, ISA_MIPS1_NOT_32R6_64R6;
1428
1429 def MTHI : MMRel, MoveToLOHI<"mthi", GPR32Opnd, [HI0]>, MTLO_FM<0x11>,
1430            ISA_MIPS1_NOT_32R6_64R6;
1431 def MTLO : MMRel, MoveToLOHI<"mtlo", GPR32Opnd, [LO0]>, MTLO_FM<0x13>,
1432            ISA_MIPS1_NOT_32R6_64R6;
1433 let EncodingPredicates = []<Predicate>, // FIXME: Lack of HasStdEnc is probably a bug
1434     AdditionalPredicates = [NotInMicroMips] in {
1435 def MFHI : MMRel, MoveFromLOHI<"mfhi", GPR32Opnd, AC0>, MFLO_FM<0x10>,
1436            ISA_MIPS1_NOT_32R6_64R6;
1437 def MFLO : MMRel, MoveFromLOHI<"mflo", GPR32Opnd, AC0>, MFLO_FM<0x12>,
1438            ISA_MIPS1_NOT_32R6_64R6;
1439 }
1440
1441 /// Sign Ext In Register Instructions.
1442 def SEB : MMRel, StdMMR6Rel, SignExtInReg<"seb", i8, GPR32Opnd, II_SEB>,
1443           SEB_FM<0x10, 0x20>, ISA_MIPS32R2;
1444 def SEH : MMRel, StdMMR6Rel, SignExtInReg<"seh", i16, GPR32Opnd, II_SEH>,
1445           SEB_FM<0x18, 0x20>, ISA_MIPS32R2;
1446
1447 /// Count Leading
1448 def CLZ : MMRel, CountLeading0<"clz", GPR32Opnd>, CLO_FM<0x20>,
1449           ISA_MIPS32_NOT_32R6_64R6;
1450 def CLO : MMRel, CountLeading1<"clo", GPR32Opnd>, CLO_FM<0x21>,
1451           ISA_MIPS32_NOT_32R6_64R6;
1452
1453 /// Word Swap Bytes Within Halfwords
1454 def WSBH : MMRel, SubwordSwap<"wsbh", GPR32Opnd>, SEB_FM<2, 0x20>, ISA_MIPS32R2;
1455
1456 /// No operation.
1457 def NOP : PseudoSE<(outs), (ins), []>, PseudoInstExpansion<(SLL ZERO, ZERO, 0)>;
1458
1459 // FrameIndexes are legalized when they are operands from load/store
1460 // instructions. The same not happens for stack address copies, so an
1461 // add op with mem ComplexPattern is used and the stack address copy
1462 // can be matched. It's similar to Sparc LEA_ADDRi
1463 def LEA_ADDiu : MMRel, EffectiveAddress<"addiu", GPR32Opnd>, LW_FM<9>;
1464
1465 // MADD*/MSUB*
1466 def MADD  : MMRel, MArithR<"madd", II_MADD, 1>, MULT_FM<0x1c, 0>,
1467             ISA_MIPS32_NOT_32R6_64R6;
1468 def MADDU : MMRel, MArithR<"maddu", II_MADDU, 1>, MULT_FM<0x1c, 1>,
1469             ISA_MIPS32_NOT_32R6_64R6;
1470 def MSUB  : MMRel, MArithR<"msub", II_MSUB>, MULT_FM<0x1c, 4>,
1471             ISA_MIPS32_NOT_32R6_64R6;
1472 def MSUBU : MMRel, MArithR<"msubu", II_MSUBU>, MULT_FM<0x1c, 5>,
1473             ISA_MIPS32_NOT_32R6_64R6;
1474
1475 let AdditionalPredicates = [NotDSP] in {
1476 def PseudoMULT  : MultDivPseudo<MULT, ACC64, GPR32Opnd, MipsMult, II_MULT>,
1477                   ISA_MIPS1_NOT_32R6_64R6;
1478 def PseudoMULTu : MultDivPseudo<MULTu, ACC64, GPR32Opnd, MipsMultu, II_MULTU>,
1479                   ISA_MIPS1_NOT_32R6_64R6;
1480 def PseudoMFHI : PseudoMFLOHI<GPR32, ACC64, MipsMFHI>, ISA_MIPS1_NOT_32R6_64R6;
1481 def PseudoMFLO : PseudoMFLOHI<GPR32, ACC64, MipsMFLO>, ISA_MIPS1_NOT_32R6_64R6;
1482 def PseudoMTLOHI : PseudoMTLOHI<ACC64, GPR32>, ISA_MIPS1_NOT_32R6_64R6;
1483 def PseudoMADD  : MAddSubPseudo<MADD, MipsMAdd, II_MADD>,
1484                   ISA_MIPS32_NOT_32R6_64R6;
1485 def PseudoMADDU : MAddSubPseudo<MADDU, MipsMAddu, II_MADDU>,
1486                   ISA_MIPS32_NOT_32R6_64R6;
1487 def PseudoMSUB  : MAddSubPseudo<MSUB, MipsMSub, II_MSUB>,
1488                   ISA_MIPS32_NOT_32R6_64R6;
1489 def PseudoMSUBU : MAddSubPseudo<MSUBU, MipsMSubu, II_MSUBU>,
1490                   ISA_MIPS32_NOT_32R6_64R6;
1491 }
1492
1493 def PseudoSDIV : MultDivPseudo<SDIV, ACC64, GPR32Opnd, MipsDivRem, II_DIV,
1494                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1495 def PseudoUDIV : MultDivPseudo<UDIV, ACC64, GPR32Opnd, MipsDivRemU, II_DIVU,
1496                                0, 1, 1>, ISA_MIPS1_NOT_32R6_64R6;
1497
1498 def RDHWR : MMRel, ReadHardware<GPR32Opnd, HWRegsOpnd>, RDHWR_FM;
1499
1500 def EXT : MMRel, ExtBase<"ext", GPR32Opnd, uimm5, MipsExt>, EXT_FM<0>;
1501 def INS : MMRel, InsBase<"ins", GPR32Opnd, uimm5, MipsIns>, EXT_FM<4>;
1502
1503 /// Move Control Registers From/To CPU Registers
1504 def MFC0 : MFC3OP<"mfc0", GPR32Opnd, COP0Opnd>, MFC3OP_FM<0x10, 0>, ISA_MIPS32;
1505 def MTC0 : MTC3OP<"mtc0", COP0Opnd, GPR32Opnd>, MFC3OP_FM<0x10, 4>, ISA_MIPS32;
1506 def MFC2 : MFC3OP<"mfc2", GPR32Opnd, COP2Opnd>, MFC3OP_FM<0x12, 0>;
1507 def MTC2 : MTC3OP<"mtc2", COP2Opnd, GPR32Opnd>, MFC3OP_FM<0x12, 4>;
1508
1509 class Barrier<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1510                                       FrmOther, asmstr>;
1511 def SSNOP : MMRel, Barrier<"ssnop">, BARRIER_FM<1>;
1512 def EHB : MMRel, Barrier<"ehb">, BARRIER_FM<3>;
1513 def PAUSE : MMRel, Barrier<"pause">, BARRIER_FM<5>, ISA_MIPS32R2;
1514
1515 // JR_HB and JALR_HB are defined here using the new style naming
1516 // scheme because some of this code is shared with Mips32r6InstrInfo.td
1517 // and because of that it doesn't follow the naming convention of the
1518 // rest of the file. To avoid a mixture of old vs new style, the new
1519 // style was chosen.
1520 class JR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1521   dag OutOperandList = (outs);
1522   dag InOperandList = (ins GPROpnd:$rs);
1523   string AsmString = !strconcat(instr_asm, "\t$rs");
1524   list<dag> Pattern = [];
1525 }
1526
1527 class JALR_HB_DESC_BASE<string instr_asm, RegisterOperand GPROpnd> {
1528   dag OutOperandList = (outs GPROpnd:$rd);
1529   dag InOperandList = (ins GPROpnd:$rs);
1530   string AsmString = !strconcat(instr_asm, "\t$rd, $rs");
1531   list<dag> Pattern = [];
1532 }
1533
1534 class JR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1535                    JR_HB_DESC_BASE<"jr.hb", GPR32Opnd> {
1536   let isBranch=1;
1537   let isIndirectBranch=1;
1538   let hasDelaySlot=1;
1539   let isTerminator=1;
1540   let isBarrier=1;
1541 }
1542
1543 class JALR_HB_DESC : InstSE<(outs), (ins), "", [], NoItinerary, FrmJ>,
1544                      JALR_HB_DESC_BASE<"jalr.hb", GPR32Opnd> {
1545   let isIndirectBranch=1;
1546   let hasDelaySlot=1;
1547 }
1548
1549 class JR_HB_ENC : JR_HB_FM<8>;
1550 class JALR_HB_ENC : JALR_HB_FM<9>;
1551
1552 def JR_HB : JR_HB_DESC, JR_HB_ENC, ISA_MIPS32_NOT_32R6_64R6;
1553 def JALR_HB : JALR_HB_DESC, JALR_HB_ENC, ISA_MIPS32;
1554
1555 class TLB<string asmstr> : InstSE<(outs), (ins), asmstr, [], NoItinerary,
1556                                       FrmOther, asmstr>;
1557 def TLBP : MMRel, TLB<"tlbp">, COP0_TLB_FM<0x08>;
1558 def TLBR : MMRel, TLB<"tlbr">, COP0_TLB_FM<0x01>;
1559 def TLBWI : MMRel, TLB<"tlbwi">, COP0_TLB_FM<0x02>;
1560 def TLBWR : MMRel, TLB<"tlbwr">, COP0_TLB_FM<0x06>;
1561
1562 class CacheOp<string instr_asm, Operand MemOpnd> :
1563     InstSE<(outs), (ins  MemOpnd:$addr, uimm5:$hint),
1564            !strconcat(instr_asm, "\t$hint, $addr"), [], NoItinerary, FrmOther,
1565            instr_asm> {
1566   let DecoderMethod = "DecodeCacheOp";
1567 }
1568
1569 def CACHE : MMRel, CacheOp<"cache", mem>, CACHEOP_FM<0b101111>,
1570             INSN_MIPS3_32_NOT_32R6_64R6;
1571 def PREF :  MMRel, CacheOp<"pref", mem>, CACHEOP_FM<0b110011>,
1572             INSN_MIPS3_32_NOT_32R6_64R6;
1573
1574 //===----------------------------------------------------------------------===//
1575 // Instruction aliases
1576 //===----------------------------------------------------------------------===//
1577 def : MipsInstAlias<"move $dst, $src",
1578                     (OR GPR32Opnd:$dst, GPR32Opnd:$src, ZERO), 1>,
1579       GPR_32 {
1580   let AdditionalPredicates = [NotInMicroMips];
1581 }
1582 def : MipsInstAlias<"move $dst, $src",
1583                     (ADDu GPR32Opnd:$dst, GPR32Opnd:$src, ZERO), 1>,
1584       GPR_32 {
1585   let AdditionalPredicates = [NotInMicroMips];
1586 }
1587 def : MipsInstAlias<"bal $offset", (BGEZAL ZERO, brtarget:$offset), 0>,
1588       ISA_MIPS1_NOT_32R6_64R6;
1589 def : MipsInstAlias<"addu $rs, $rt, $imm",
1590                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1591 def : MipsInstAlias<"addu $rs, $imm",
1592                     (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1593 def : MipsInstAlias<"add $rs, $rt, $imm",
1594                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>,
1595                     ISA_MIPS1_NOT_32R6_64R6;
1596 def : MipsInstAlias<"add $rs, $imm",
1597                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>,
1598                     ISA_MIPS1_NOT_32R6_64R6;
1599 def : MipsInstAlias<"and $rs, $rt, $imm",
1600                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1601 def : MipsInstAlias<"and $rs, $imm",
1602                     (ANDi GPR32Opnd:$rs, GPR32Opnd:$rs, simm16:$imm), 0>;
1603 def : MipsInstAlias<"j $rs", (JR GPR32Opnd:$rs), 0>;
1604 let Predicates = [NotInMicroMips] in {
1605 def : MipsInstAlias<"jalr $rs", (JALR RA, GPR32Opnd:$rs), 0>;
1606 }
1607 def : MipsInstAlias<"jalr.hb $rs", (JALR_HB RA, GPR32Opnd:$rs), 1>, ISA_MIPS32;
1608 def : MipsInstAlias<"not $rt, $rs",
1609                     (NOR GPR32Opnd:$rt, GPR32Opnd:$rs, ZERO), 0>;
1610 def : MipsInstAlias<"neg $rt, $rs",
1611                     (SUB GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1612 def : MipsInstAlias<"negu $rt",
1613                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rt), 0>;
1614 def : MipsInstAlias<"negu $rt, $rs",
1615                     (SUBu GPR32Opnd:$rt, ZERO, GPR32Opnd:$rs), 1>;
1616 def : MipsInstAlias<"slt $rs, $rt, $imm",
1617                     (SLTi GPR32Opnd:$rs, GPR32Opnd:$rt, simm16:$imm), 0>;
1618 def : MipsInstAlias<"sltu $rt, $rs, $imm",
1619                     (SLTiu GPR32Opnd:$rt, GPR32Opnd:$rs, simm16:$imm), 0>;
1620 def : MipsInstAlias<"xor $rs, $rt, $imm",
1621                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1622 def : MipsInstAlias<"xor $rs, $imm",
1623                     (XORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1624 def : MipsInstAlias<"or $rs, $rt, $imm",
1625                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rt, uimm16:$imm), 0>;
1626 def : MipsInstAlias<"or $rs, $imm",
1627                     (ORi GPR32Opnd:$rs, GPR32Opnd:$rs, uimm16:$imm), 0>;
1628 let AdditionalPredicates = [NotInMicroMips] in {
1629 def : MipsInstAlias<"nop", (SLL ZERO, ZERO, 0), 1>;
1630 }
1631 def : MipsInstAlias<"mfc0 $rt, $rd", (MFC0 GPR32Opnd:$rt, COP0Opnd:$rd, 0), 0>;
1632 def : MipsInstAlias<"mtc0 $rt, $rd", (MTC0 COP0Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1633 def : MipsInstAlias<"mfc2 $rt, $rd", (MFC2 GPR32Opnd:$rt, COP2Opnd:$rd, 0), 0>;
1634 def : MipsInstAlias<"mtc2 $rt, $rd", (MTC2 COP2Opnd:$rd, GPR32Opnd:$rt, 0), 0>;
1635 let AdditionalPredicates = [NotInMicroMips] in {
1636 def : MipsInstAlias<"b $offset", (BEQ ZERO, ZERO, brtarget:$offset), 0>;
1637 }
1638 def : MipsInstAlias<"bnez $rs,$offset",
1639                     (BNE GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1640 def : MipsInstAlias<"bnezl $rs,$offset",
1641                     (BNEL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1642 def : MipsInstAlias<"beqz $rs,$offset",
1643                     (BEQ GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1644 def : MipsInstAlias<"beqzl $rs,$offset",
1645                     (BEQL GPR32Opnd:$rs, ZERO, brtarget:$offset), 0>;
1646 def : MipsInstAlias<"syscall", (SYSCALL 0), 1>;
1647
1648 def : MipsInstAlias<"break", (BREAK 0, 0), 1>;
1649 def : MipsInstAlias<"break $imm", (BREAK uimm10:$imm, 0), 1>;
1650 let AdditionalPredicates = [NotInMicroMips] in {
1651 def : MipsInstAlias<"ei", (EI ZERO), 1>, ISA_MIPS32R2;
1652 }
1653 def : MipsInstAlias<"di", (DI ZERO), 1>, ISA_MIPS32R2;
1654
1655 def : MipsInstAlias<"teq $rs, $rt",
1656                     (TEQ GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1657 def : MipsInstAlias<"tge $rs, $rt",
1658                     (TGE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1659 def : MipsInstAlias<"tgeu $rs, $rt",
1660                     (TGEU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1661 def : MipsInstAlias<"tlt $rs, $rt",
1662                     (TLT GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1663 def : MipsInstAlias<"tltu $rs, $rt",
1664                     (TLTU GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1665 def : MipsInstAlias<"tne $rs, $rt",
1666                     (TNE GPR32Opnd:$rs, GPR32Opnd:$rt, 0), 1>, ISA_MIPS2;
1667
1668 def  : MipsInstAlias<"sll $rd, $rt, $rs",
1669                      (SLLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1670 def : MipsInstAlias<"sub, $rd, $rs, $imm",
1671                     (ADDi GPR32Opnd:$rd, GPR32Opnd:$rs,
1672                           InvertedImOperand:$imm), 0>, ISA_MIPS1_NOT_32R6_64R6;
1673 def : MipsInstAlias<"sub $rs, $imm",
1674                     (ADDi GPR32Opnd:$rs, GPR32Opnd:$rs, InvertedImOperand:$imm),
1675                     0>, ISA_MIPS1_NOT_32R6_64R6;
1676 def : MipsInstAlias<"subu, $rd, $rs, $imm",
1677                     (ADDiu GPR32Opnd:$rd, GPR32Opnd:$rs,
1678                            InvertedImOperand:$imm), 0>;
1679 def : MipsInstAlias<"subu $rs, $imm", (ADDiu GPR32Opnd:$rs, GPR32Opnd:$rs,
1680                                              InvertedImOperand:$imm), 0>;
1681 def : MipsInstAlias<"sra $rd, $rt, $rs",
1682                     (SRAV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1683 def : MipsInstAlias<"srl $rd, $rt, $rs",
1684                     (SRLV GPR32Opnd:$rd, GPR32Opnd:$rt, GPR32Opnd:$rs), 0>;
1685 def : MipsInstAlias<"sdbbp", (SDBBP 0)>, ISA_MIPS32_NOT_32R6_64R6;
1686 def : MipsInstAlias<"sync",
1687                     (SYNC 0), 1>, ISA_MIPS2;
1688 //===----------------------------------------------------------------------===//
1689 // Assembler Pseudo Instructions
1690 //===----------------------------------------------------------------------===//
1691
1692 class LoadImmediate32<string instr_asm, Operand Od, RegisterOperand RO> :
1693   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1694                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1695 def LoadImm32 : LoadImmediate32<"li", uimm5, GPR32Opnd>;
1696
1697 class LoadAddressFromReg32<string instr_asm, Operand MemOpnd,
1698                            RegisterOperand RO> :
1699   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
1700                      !strconcat(instr_asm, "\t$rt, $addr")> ;
1701 def LoadAddrReg32 : LoadAddressFromReg32<"la", mem, GPR32Opnd>;
1702
1703 class LoadAddressFromImm32<string instr_asm, Operand Od, RegisterOperand RO> :
1704   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1705                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1706 def LoadAddrImm32 : LoadAddressFromImm32<"la", uimm5, GPR32Opnd>;
1707
1708 def JalTwoReg : MipsAsmPseudoInst<(outs GPR32Opnd:$rd), (ins GPR32Opnd:$rs),
1709                       "jal\t$rd, $rs"> ;
1710 def JalOneReg : MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs),
1711                       "jal\t$rs"> ;
1712
1713 let hasDelaySlot = 1 in {
1714 def BneImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1715                                (ins imm64:$imm64, brtarget:$offset),
1716                                "bne\t$rt, $imm64, $offset">;
1717 def BeqImm : MipsAsmPseudoInst<(outs GPR32Opnd:$rt),
1718                                (ins imm64:$imm64, brtarget:$offset),
1719                                "beq\t$rt, $imm64, $offset">;
1720
1721 class CondBranchPseudo<string instr_asm> :
1722   MipsAsmPseudoInst<(outs), (ins GPR32Opnd:$rs, GPR32Opnd:$rt,
1723                                  brtarget:$offset),
1724                     !strconcat(instr_asm, "\t$rs, $rt, $offset")>;
1725 }
1726
1727 def BLT : CondBranchPseudo<"blt">;
1728 def BLE : CondBranchPseudo<"ble">;
1729 def BGE : CondBranchPseudo<"bge">;
1730 def BGT : CondBranchPseudo<"bgt">;
1731 def BLTU : CondBranchPseudo<"bltu">;
1732 def BLEU : CondBranchPseudo<"bleu">;
1733 def BGEU : CondBranchPseudo<"bgeu">;
1734 def BGTU : CondBranchPseudo<"bgtu">;
1735
1736 def Ulhu : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1737                              "ulhu\t$rt, $addr">, ISA_MIPS1_NOT_32R6_64R6;
1738
1739 def Ulw : MipsAsmPseudoInst<(outs GPR32Opnd:$rt), (ins mem:$addr),
1740                             "ulw\t$rt, $addr">, ISA_MIPS1_NOT_32R6_64R6;
1741
1742 //===----------------------------------------------------------------------===//
1743 //  Arbitrary patterns that map to one or more instructions
1744 //===----------------------------------------------------------------------===//
1745
1746 // Load/store pattern templates.
1747 class LoadRegImmPat<Instruction LoadInst, ValueType ValTy, PatFrag Node> :
1748   MipsPat<(ValTy (Node addrRegImm:$a)), (LoadInst addrRegImm:$a)>;
1749
1750 class StoreRegImmPat<Instruction StoreInst, ValueType ValTy> :
1751   MipsPat<(store ValTy:$v, addrRegImm:$a), (StoreInst ValTy:$v, addrRegImm:$a)>;
1752
1753 // Small immediates
1754 let AdditionalPredicates = [NotInMicroMips] in {
1755 def : MipsPat<(i32 immSExt16:$in),
1756               (ADDiu ZERO, imm:$in)>;
1757 def : MipsPat<(i32 immZExt16:$in),
1758               (ORi ZERO, imm:$in)>;
1759 }
1760 def : MipsPat<(i32 immLow16Zero:$in),
1761               (LUi (HI16 imm:$in))>;
1762
1763 // Arbitrary immediates
1764 def : MipsPat<(i32 imm:$imm),
1765           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1766
1767 // Carry MipsPatterns
1768 def : MipsPat<(subc GPR32:$lhs, GPR32:$rhs),
1769               (SUBu GPR32:$lhs, GPR32:$rhs)>;
1770 let AdditionalPredicates = [NotDSP] in {
1771   def : MipsPat<(addc GPR32:$lhs, GPR32:$rhs),
1772                 (ADDu GPR32:$lhs, GPR32:$rhs)>;
1773   def : MipsPat<(addc  GPR32:$src, immSExt16:$imm),
1774                 (ADDiu GPR32:$src, imm:$imm)>;
1775 }
1776
1777 // Support multiplication for pre-Mips32 targets that don't have
1778 // the MUL instruction.
1779 def : MipsPat<(mul GPR32:$lhs, GPR32:$rhs),
1780               (PseudoMFLO (PseudoMULT GPR32:$lhs, GPR32:$rhs))>,
1781       ISA_MIPS1_NOT_32R6_64R6;
1782
1783 // SYNC
1784 def : MipsPat<(MipsSync (i32 immz)),
1785               (SYNC 0)>, ISA_MIPS2;
1786
1787 // Call
1788 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1789               (JAL tglobaladdr:$dst)>;
1790 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1791               (JAL texternalsym:$dst)>;
1792 //def : MipsPat<(MipsJmpLink GPR32:$dst),
1793 //              (JALR GPR32:$dst)>;
1794
1795 // Tail call
1796 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1797               (TAILCALL tglobaladdr:$dst)>;
1798 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1799               (TAILCALL texternalsym:$dst)>;
1800 // hi/lo relocs
1801 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1802 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1803 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1804 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1805 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1806 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1807
1808 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1809 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1810 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1811 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1812 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1813 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1814
1815 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaladdr:$lo)),
1816               (ADDiu GPR32:$hi, tglobaladdr:$lo)>;
1817 def : MipsPat<(add GPR32:$hi, (MipsLo tblockaddress:$lo)),
1818               (ADDiu GPR32:$hi, tblockaddress:$lo)>;
1819 def : MipsPat<(add GPR32:$hi, (MipsLo tjumptable:$lo)),
1820               (ADDiu GPR32:$hi, tjumptable:$lo)>;
1821 def : MipsPat<(add GPR32:$hi, (MipsLo tconstpool:$lo)),
1822               (ADDiu GPR32:$hi, tconstpool:$lo)>;
1823 def : MipsPat<(add GPR32:$hi, (MipsLo tglobaltlsaddr:$lo)),
1824               (ADDiu GPR32:$hi, tglobaltlsaddr:$lo)>;
1825
1826 // gp_rel relocs
1827 def : MipsPat<(add GPR32:$gp, (MipsGPRel tglobaladdr:$in)),
1828               (ADDiu GPR32:$gp, tglobaladdr:$in)>;
1829 def : MipsPat<(add GPR32:$gp, (MipsGPRel tconstpool:$in)),
1830               (ADDiu GPR32:$gp, tconstpool:$in)>;
1831
1832 // wrapper_pic
1833 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1834       MipsPat<(MipsWrapper RC:$gp, node:$in),
1835               (ADDiuOp RC:$gp, node:$in)>;
1836
1837 def : WrapperPat<tglobaladdr, ADDiu, GPR32>;
1838 def : WrapperPat<tconstpool, ADDiu, GPR32>;
1839 def : WrapperPat<texternalsym, ADDiu, GPR32>;
1840 def : WrapperPat<tblockaddress, ADDiu, GPR32>;
1841 def : WrapperPat<tjumptable, ADDiu, GPR32>;
1842 def : WrapperPat<tglobaltlsaddr, ADDiu, GPR32>;
1843
1844 let AdditionalPredicates = [NotInMicroMips] in {
1845 // Mips does not have "not", so we expand our way
1846 def : MipsPat<(not GPR32:$in),
1847               (NOR GPR32Opnd:$in, ZERO)>;
1848 }
1849
1850 // extended loads
1851 def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1852 def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1853 def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1854
1855 // peepholes
1856 def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1857
1858 // brcond patterns
1859 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1860                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1861                       Instruction SLTiuOp, Register ZEROReg> {
1862 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1863               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1864 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1865               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1866
1867 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1868               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1869 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1870               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1871 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1872               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1873 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1874               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1875 def : MipsPat<(brcond (i32 (setgt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1876               (BEQ (SLTiOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1877 def : MipsPat<(brcond (i32 (setugt RC:$lhs, immSExt16Plus1:$rhs)), bb:$dst),
1878               (BEQ (SLTiuOp RC:$lhs, (Plus1 imm:$rhs)), ZERO, bb:$dst)>;
1879
1880 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1881               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1882 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1883               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1884
1885 def : MipsPat<(brcond RC:$cond, bb:$dst),
1886               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1887 }
1888
1889 defm : BrcondPats<GPR32, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1890
1891 def : MipsPat<(brcond (i32 (setlt i32:$lhs, 1)), bb:$dst),
1892               (BLEZ i32:$lhs, bb:$dst)>;
1893 def : MipsPat<(brcond (i32 (setgt i32:$lhs, -1)), bb:$dst),
1894               (BGEZ i32:$lhs, bb:$dst)>;
1895
1896 // setcc patterns
1897 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1898                      Instruction SLTuOp, Register ZEROReg> {
1899   def : MipsPat<(seteq RC:$lhs, 0),
1900                 (SLTiuOp RC:$lhs, 1)>;
1901   def : MipsPat<(setne RC:$lhs, 0),
1902                 (SLTuOp ZEROReg, RC:$lhs)>;
1903   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1904                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1905   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1906                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1907 }
1908
1909 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1910   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1911                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1912   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1913                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1914 }
1915
1916 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1917   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1918                 (SLTOp RC:$rhs, RC:$lhs)>;
1919   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1920                 (SLTuOp RC:$rhs, RC:$lhs)>;
1921 }
1922
1923 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1924   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1925                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1926   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1927                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1928 }
1929
1930 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1931                         Instruction SLTiuOp> {
1932   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1933                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1934   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1935                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1936 }
1937
1938 defm : SeteqPats<GPR32, SLTiu, XOR, SLTu, ZERO>;
1939 defm : SetlePats<GPR32, SLT, SLTu>;
1940 defm : SetgtPats<GPR32, SLT, SLTu>;
1941 defm : SetgePats<GPR32, SLT, SLTu>;
1942 defm : SetgeImmPats<GPR32, SLTi, SLTiu>;
1943
1944 // bswap pattern
1945 def : MipsPat<(bswap GPR32:$rt), (ROTR (WSBH GPR32:$rt), 16)>;
1946
1947 // Load halfword/word patterns.
1948 let AddedComplexity = 40 in {
1949   def : LoadRegImmPat<LBu, i32, zextloadi8>;
1950   def : LoadRegImmPat<LH, i32, sextloadi16>;
1951   let AdditionalPredicates = [NotInMicroMips] in {
1952   def : LoadRegImmPat<LW, i32, load>;
1953   }
1954 }
1955
1956 //===----------------------------------------------------------------------===//
1957 // Floating Point Support
1958 //===----------------------------------------------------------------------===//
1959
1960 include "MipsInstrFPU.td"
1961 include "Mips64InstrInfo.td"
1962 include "MipsCondMov.td"
1963
1964 include "Mips32r6InstrInfo.td"
1965 include "Mips64r6InstrInfo.td"
1966
1967 //
1968 // Mips16
1969
1970 include "Mips16InstrFormats.td"
1971 include "Mips16InstrInfo.td"
1972
1973 // DSP
1974 include "MipsDSPInstrFormats.td"
1975 include "MipsDSPInstrInfo.td"
1976
1977 // MSA
1978 include "MipsMSAInstrFormats.td"
1979 include "MipsMSAInstrInfo.td"
1980
1981 // Micromips
1982 include "MicroMipsInstrFormats.td"
1983 include "MicroMipsInstrInfo.td"
1984 include "MicroMipsInstrFPU.td"
1985
1986 // Micromips r6
1987 include "MicroMips32r6InstrFormats.td"
1988 include "MicroMips32r6InstrInfo.td"
1989
1990 // Micromips64 r6
1991 include "MicroMips64r6InstrFormats.td"
1992 include "MicroMips64r6InstrInfo.td"