lib/Target/Mips/MipsInstrInfo.td

   1 //===- MipsInstrInfo.td - Target Description for Mips Target -*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Mips implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // Mips profiles and nodes
  17 //===----------------------------------------------------------------------===//
  18
  19 def SDT_MipsJmpLink      : SDTypeProfile<0, 1, [SDTCisVT<0, iPTR>]>;
  20 def SDT_MipsCMov         : SDTypeProfile<1, 4, [SDTCisSameAs<0, 1>,
  21                                                 SDTCisSameAs<1, 2>,
  22                                                 SDTCisSameAs<3, 4>,
  23                                                 SDTCisInt<4>]>;
  24 def SDT_MipsCallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  25 def SDT_MipsCallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  26 def SDT_MipsMAddMSub     : SDTypeProfile<0, 4,
  27                                          [SDTCisVT<0, i32>, SDTCisSameAs<0, 1>,
  28                                           SDTCisSameAs<1, 2>,
  29                                           SDTCisSameAs<2, 3>]>;
  30 def SDT_MipsDivRem       : SDTypeProfile<0, 2,
  31                                          [SDTCisInt<0>,
  32                                           SDTCisSameAs<0, 1>]>;
  33
  34 def SDT_MipsThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  35
  36 def SDT_Sync             : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
  37
  38 def SDT_Ext : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  39                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>]>;
  40 def SDT_Ins : SDTypeProfile<1, 4, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  41                                    SDTCisVT<2, i32>, SDTCisSameAs<2, 3>,
  42                                    SDTCisSameAs<0, 4>]>;
  43
  44 def SDTMipsLoadLR  : SDTypeProfile<1, 2,
  45                                    [SDTCisInt<0>, SDTCisPtrTy<1>,
  46                                     SDTCisSameAs<0, 2>]>;
  47
  48 // Call
  49 def MipsJmpLink : SDNode<"MipsISD::JmpLink",SDT_MipsJmpLink,
  50                          [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
  51                           SDNPVariadic]>;
  52
  53 // Tail call
  54 def MipsTailCall : SDNode<"MipsISD::TailCall", SDT_MipsJmpLink,
  55                           [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
  56
  57 // Hi and Lo nodes are used to handle global addresses. Used on
  58 // MipsISelLowering to lower stuff like GlobalAddress, ExternalSymbol
  59 // static model. (nothing to do with Mips Registers Hi and Lo)
  60 def MipsHi    : SDNode<"MipsISD::Hi", SDTIntUnaryOp>;
  61 def MipsLo    : SDNode<"MipsISD::Lo", SDTIntUnaryOp>;
  62 def MipsGPRel : SDNode<"MipsISD::GPRel", SDTIntUnaryOp>;
  63
  64 // TlsGd node is used to handle General Dynamic TLS
  65 def MipsTlsGd : SDNode<"MipsISD::TlsGd", SDTIntUnaryOp>;
  66
  67 // TprelHi and TprelLo nodes are used to handle Local Exec TLS
  68 def MipsTprelHi    : SDNode<"MipsISD::TprelHi", SDTIntUnaryOp>;
  69 def MipsTprelLo    : SDNode<"MipsISD::TprelLo", SDTIntUnaryOp>;
  70
  71 // Thread pointer
  72 def MipsThreadPointer: SDNode<"MipsISD::ThreadPointer", SDT_MipsThreadPointer>;
  73
  74 // Return
  75 def MipsRet : SDNode<"MipsISD::Ret", SDTNone, [SDNPHasChain, SDNPOptInGlue]>;
  76
  77 // These are target-independent nodes, but have target-specific formats.
  78 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_MipsCallSeqStart,
  79                            [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
  80 def callseq_end   : SDNode<"ISD::CALLSEQ_END", SDT_MipsCallSeqEnd,
  81                            [SDNPHasChain, SDNPSideEffect,
  82                             SDNPOptInGlue, SDNPOutGlue]>;
  83
  84 // MAdd*/MSub* nodes
  85 def MipsMAdd      : SDNode<"MipsISD::MAdd", SDT_MipsMAddMSub,
  86                            [SDNPOptInGlue, SDNPOutGlue]>;
  87 def MipsMAddu     : SDNode<"MipsISD::MAddu", SDT_MipsMAddMSub,
  88                            [SDNPOptInGlue, SDNPOutGlue]>;
  89 def MipsMSub      : SDNode<"MipsISD::MSub", SDT_MipsMAddMSub,
  90                            [SDNPOptInGlue, SDNPOutGlue]>;
  91 def MipsMSubu     : SDNode<"MipsISD::MSubu", SDT_MipsMAddMSub,
  92                            [SDNPOptInGlue, SDNPOutGlue]>;
  93
  94 // DivRem(u) nodes
  95 def MipsDivRem    : SDNode<"MipsISD::DivRem", SDT_MipsDivRem,
  96                            [SDNPOutGlue]>;
  97 def MipsDivRemU   : SDNode<"MipsISD::DivRemU", SDT_MipsDivRem,
  98                            [SDNPOutGlue]>;
  99
 100 // Target constant nodes that are not part of any isel patterns and remain
 101 // unchanged can cause instructions with illegal operands to be emitted.
 102 // Wrapper node patterns give the instruction selector a chance to replace
 103 // target constant nodes that would otherwise remain unchanged with ADDiu
 104 // nodes. Without these wrapper node patterns, the following conditional move
 105 // instrucion is emitted when function cmov2 in test/CodeGen/Mips/cmov.ll is
 106 // compiled:
 107 //  movn  %got(d)($gp), %got(c)($gp), $4
 108 // This instruction is illegal since movn can take only register operands.
 109
 110 def MipsWrapper    : SDNode<"MipsISD::Wrapper", SDTIntBinOp>;
 111
 112 def MipsSync : SDNode<"MipsISD::Sync", SDT_Sync, [SDNPHasChain,SDNPSideEffect]>;
 113
 114 def MipsExt :  SDNode<"MipsISD::Ext", SDT_Ext>;
 115 def MipsIns :  SDNode<"MipsISD::Ins", SDT_Ins>;
 116
 117 def MipsLWL : SDNode<"MipsISD::LWL", SDTMipsLoadLR,
 118                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 119 def MipsLWR : SDNode<"MipsISD::LWR", SDTMipsLoadLR,
 120                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 121 def MipsSWL : SDNode<"MipsISD::SWL", SDTStore,
 122                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 123 def MipsSWR : SDNode<"MipsISD::SWR", SDTStore,
 124                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 125 def MipsLDL : SDNode<"MipsISD::LDL", SDTMipsLoadLR,
 126                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 127 def MipsLDR : SDNode<"MipsISD::LDR", SDTMipsLoadLR,
 128                      [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
 129 def MipsSDL : SDNode<"MipsISD::SDL", SDTStore,
 130                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 131 def MipsSDR : SDNode<"MipsISD::SDR", SDTStore,
 132                      [SDNPHasChain, SDNPMayStore, SDNPMemOperand]>;
 133
 134 //===----------------------------------------------------------------------===//
 135 // Mips Instruction Predicate Definitions.
 136 //===----------------------------------------------------------------------===//
 137 def HasSEInReg  :     Predicate<"Subtarget.hasSEInReg()">,
 138                       AssemblerPredicate<"FeatureSEInReg">;
 139 def HasBitCount :     Predicate<"Subtarget.hasBitCount()">,
 140                       AssemblerPredicate<"FeatureBitCount">;
 141 def HasSwap     :     Predicate<"Subtarget.hasSwap()">,
 142                       AssemblerPredicate<"FeatureSwap">;
 143 def HasCondMov  :     Predicate<"Subtarget.hasCondMov()">,
 144                       AssemblerPredicate<"FeatureCondMov">;
 145 def HasFPIdx    :     Predicate<"Subtarget.hasFPIdx()">,
 146                       AssemblerPredicate<"FeatureFPIdx">;
 147 def HasMips32    :    Predicate<"Subtarget.hasMips32()">,
 148                       AssemblerPredicate<"FeatureMips32">;
 149 def HasMips32r2  :    Predicate<"Subtarget.hasMips32r2()">,
 150                       AssemblerPredicate<"FeatureMips32r2">;
 151 def HasMips64    :    Predicate<"Subtarget.hasMips64()">,
 152                       AssemblerPredicate<"FeatureMips64">;
 153 def NotMips64    :    Predicate<"!Subtarget.hasMips64()">,
 154                       AssemblerPredicate<"!FeatureMips64">;
 155 def HasMips64r2  :    Predicate<"Subtarget.hasMips64r2()">,
 156                       AssemblerPredicate<"FeatureMips64r2">;
 157 def IsN64       :     Predicate<"Subtarget.isABI_N64()">,
 158                       AssemblerPredicate<"FeatureN64">;
 159 def NotN64      :     Predicate<"!Subtarget.isABI_N64()">,
 160                       AssemblerPredicate<"!FeatureN64">;
 161 def InMips16Mode :    Predicate<"Subtarget.inMips16Mode()">,
 162                       AssemblerPredicate<"FeatureMips16">;
 163 def RelocStatic :     Predicate<"TM.getRelocationModel() == Reloc::Static">,
 164                       AssemblerPredicate<"FeatureMips32">;
 165 def RelocPIC    :     Predicate<"TM.getRelocationModel() == Reloc::PIC_">,
 166                       AssemblerPredicate<"FeatureMips32">;
 167 def NoNaNsFPMath :    Predicate<"TM.Options.NoNaNsFPMath">,
 168                       AssemblerPredicate<"FeatureMips32">;
 169 def HasStdEnc :       Predicate<"Subtarget.hasStandardEncoding()">,
 170                       AssemblerPredicate<"!FeatureMips16">;
 171
 172 class MipsPat<dag pattern, dag result> : Pat<pattern, result> {
 173   let Predicates = [HasStdEnc];
 174 }
 175
 176 class IsCommutable {
 177   bit isCommutable = 1;
 178 }
 179
 180 class IsBranch {
 181   bit isBranch = 1;
 182 }
 183
 184 class IsReturn {
 185   bit isReturn = 1;
 186 }
 187
 188 class IsCall {
 189   bit isCall = 1;
 190 }
 191
 192 class IsTailCall {
 193   bit isCall = 1;
 194   bit isTerminator = 1;
 195   bit isReturn = 1;
 196   bit isBarrier = 1;
 197   bit hasExtraSrcRegAllocReq = 1;
 198   bit isCodeGenOnly = 1;
 199 }
 200
 201 class IsAsCheapAsAMove {
 202   bit isAsCheapAsAMove = 1;
 203 }
 204
 205 class NeverHasSideEffects {
 206   bit neverHasSideEffects = 1;
 207 }
 208
 209 //===----------------------------------------------------------------------===//
 210 // Instruction format superclass
 211 //===----------------------------------------------------------------------===//
 212
 213 include "MipsInstrFormats.td"
 214
 215 //===----------------------------------------------------------------------===//
 216 // Mips Operand, Complex Patterns and Transformations Definitions.
 217 //===----------------------------------------------------------------------===//
 218
 219 // Instruction operand types
 220 def jmptarget   : Operand<OtherVT> {
 221   let EncoderMethod = "getJumpTargetOpValue";
 222 }
 223 def brtarget    : Operand<OtherVT> {
 224   let EncoderMethod = "getBranchTargetOpValue";
 225   let OperandType = "OPERAND_PCREL";
 226   let DecoderMethod = "DecodeBranchTarget";
 227 }
 228 def calltarget  : Operand<iPTR> {
 229   let EncoderMethod = "getJumpTargetOpValue";
 230 }
 231 def calltarget64: Operand<i64>;
 232 def simm16      : Operand<i32> {
 233   let DecoderMethod= "DecodeSimm16";
 234 }
 235 def simm16_64   : Operand<i64>;
 236 def shamt       : Operand<i32>;
 237
 238 // Unsigned Operand
 239 def uimm16      : Operand<i32> {
 240   let PrintMethod = "printUnsignedImm";
 241 }
 242
 243 def MipsMemAsmOperand : AsmOperandClass {
 244   let Name = "Mem";
 245   let ParserMethod = "parseMemOperand";
 246 }
 247
 248 // Address operand
 249 def mem : Operand<i32> {
 250   let PrintMethod = "printMemOperand";
 251   let MIOperandInfo = (ops CPURegs, simm16);
 252   let EncoderMethod = "getMemEncoding";
 253   let ParserMatchClass = MipsMemAsmOperand;
 254 }
 255
 256 def mem64 : Operand<i64> {
 257   let PrintMethod = "printMemOperand";
 258   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 259   let EncoderMethod = "getMemEncoding";
 260   let ParserMatchClass = MipsMemAsmOperand;
 261 }
 262
 263 def mem_ea : Operand<i32> {
 264   let PrintMethod = "printMemOperandEA";
 265   let MIOperandInfo = (ops CPURegs, simm16);
 266   let EncoderMethod = "getMemEncoding";
 267 }
 268
 269 def mem_ea_64 : Operand<i64> {
 270   let PrintMethod = "printMemOperandEA";
 271   let MIOperandInfo = (ops CPU64Regs, simm16_64);
 272   let EncoderMethod = "getMemEncoding";
 273 }
 274
 275 // size operand of ext instruction
 276 def size_ext : Operand<i32> {
 277   let EncoderMethod = "getSizeExtEncoding";
 278   let DecoderMethod = "DecodeExtSize";
 279 }
 280
 281 // size operand of ins instruction
 282 def size_ins : Operand<i32> {
 283   let EncoderMethod = "getSizeInsEncoding";
 284   let DecoderMethod = "DecodeInsSize";
 285 }
 286
 287 // Transformation Function - get the lower 16 bits.
 288 def LO16 : SDNodeXForm<imm, [{
 289   return getImm(N, N->getZExtValue() & 0xFFFF);
 290 }]>;
 291
 292 // Transformation Function - get the higher 16 bits.
 293 def HI16 : SDNodeXForm<imm, [{
 294   return getImm(N, (N->getZExtValue() >> 16) & 0xFFFF);
 295 }]>;
 296
 297 // Node immediate fits as 16-bit sign extended on target immediate.
 298 // e.g. addi, andi
 299 def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;
 300
 301 // Node immediate fits as 15-bit sign extended on target immediate.
 302 // e.g. addi, andi
 303 def immSExt15  : PatLeaf<(imm), [{ return isInt<15>(N->getSExtValue()); }]>;
 304
 305 // Node immediate fits as 16-bit zero extended on target immediate.
 306 // The LO16 param means that only the lower 16 bits of the node
 307 // immediate are caught.
 308 // e.g. addiu, sltiu
 309 def immZExt16  : PatLeaf<(imm), [{
 310   if (N->getValueType(0) == MVT::i32)
 311     return (uint32_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 312   else
 313     return (uint64_t)N->getZExtValue() == (unsigned short)N->getZExtValue();
 314 }], LO16>;
 315
 316 // Immediate can be loaded with LUi (32-bit int with lower 16-bit cleared).
 317 def immLow16Zero : PatLeaf<(imm), [{
 318   int64_t Val = N->getSExtValue();
 319   return isInt<32>(Val) && !(Val & 0xffff);
 320 }]>;
 321
 322 // shamt field must fit in 5 bits.
 323 def immZExt5 : ImmLeaf<i32, [{return Imm == (Imm & 0x1f);}]>;
 324
 325 // Mips Address Mode! SDNode frameindex could possibily be a match
 326 // since load and store instructions from stack used it.
 327 def addr :
 328   ComplexPattern<iPTR, 2, "SelectAddr", [frameindex], [SDNPWantParent]>;
 329
 330 //===----------------------------------------------------------------------===//
 331 // Instructions specific format
 332 //===----------------------------------------------------------------------===//
 333
 334 // Arithmetic and logical instructions with 3 register operands.
 335 class ArithLogicR<string opstr, RegisterOperand RO, bit isComm = 0,
 336                   InstrItinClass Itin = NoItinerary,
 337                   SDPatternOperator OpNode = null_frag>:
 338   InstSE<(outs RO:$rd), (ins RO:$rs, RO:$rt),
 339          !strconcat(opstr, "\t$rd, $rs, $rt"),
 340          [(set RO:$rd, (OpNode RO:$rs, RO:$rt))], Itin, FrmR> {
 341   let isCommutable = isComm;
 342   let isReMaterializable = 1;
 343   string BaseOpcode;
 344   string Arch;
 345 }
 346
 347 // Arithmetic and logical instructions with 2 register operands.
 348 class ArithLogicI<string opstr, Operand Od, RegisterOperand RO,
 349                   SDPatternOperator imm_type = null_frag,
 350                   SDPatternOperator OpNode = null_frag> :
 351   InstSE<(outs RO:$rt), (ins RO:$rs, Od:$imm16),
 352          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 353          [(set RO:$rt, (OpNode RO:$rs, imm_type:$imm16))], IIAlu, FrmI> {
 354   let isReMaterializable = 1;
 355 }
 356
 357 // Arithmetic Multiply ADD/SUB
 358 class MArithR<string opstr, SDPatternOperator op = null_frag, bit isComm = 0> :
 359   InstSE<(outs), (ins CPURegsOpnd:$rs, CPURegsOpnd:$rt),
 360          !strconcat(opstr, "\t$rs, $rt"),
 361          [(op CPURegsOpnd:$rs, CPURegsOpnd:$rt, LO, HI)], IIImul, FrmR> {
 362   let Defs = [HI, LO];
 363   let Uses = [HI, LO];
 364   let isCommutable = isComm;
 365 }
 366
 367 //  Logical
 368 class LogicNOR<string opstr, RegisterOperand RC>:
 369   InstSE<(outs RC:$rd), (ins RC:$rs, RC:$rt),
 370          !strconcat(opstr, "\t$rd, $rs, $rt"),
 371          [(set RC:$rd, (not (or RC:$rs, RC:$rt)))], IIAlu, FrmR> {
 372   let isCommutable = 1;
 373 }
 374
 375 // Shifts
 376 class shift_rotate_imm<string opstr, Operand ImmOpnd,
 377                        RegisterOperand RC, SDPatternOperator OpNode = null_frag,
 378                        SDPatternOperator PF = null_frag> :
 379   InstSE<(outs RC:$rd), (ins RC:$rt, ImmOpnd:$shamt),
 380          !strconcat(opstr, "\t$rd, $rt, $shamt"),
 381          [(set RC:$rd, (OpNode RC:$rt, PF:$shamt))], IIAlu, FrmR>;
 382
 383 class shift_rotate_reg<string opstr, RegisterOperand RC,
 384                        SDPatternOperator OpNode = null_frag>:
 385   InstSE<(outs RC:$rd), (ins CPURegsOpnd:$rs, RC:$rt),
 386          !strconcat(opstr, "\t$rd, $rt, $rs"),
 387          [(set RC:$rd, (OpNode RC:$rt, CPURegsOpnd:$rs))], IIAlu, FrmR>;
 388
 389 // Load Upper Imediate
 390 class LoadUpper<string opstr, RegisterClass RC, Operand Imm>:
 391   InstSE<(outs RC:$rt), (ins Imm:$imm16), !strconcat(opstr, "\t$rt, $imm16"),
 392          [], IIAlu, FrmI>, IsAsCheapAsAMove {
 393   let neverHasSideEffects = 1;
 394   let isReMaterializable = 1;
 395 }
 396
 397 class FMem<bits<6> op, dag outs, dag ins, string asmstr, list<dag> pattern,
 398           InstrItinClass itin>: FFI<op, outs, ins, asmstr, pattern> {
 399   bits<21> addr;
 400   let Inst{25-21} = addr{20-16};
 401   let Inst{15-0}  = addr{15-0};
 402   let DecoderMethod = "DecodeMem";
 403 }
 404
 405 // Memory Load/Store
 406 class Load<string opstr, SDPatternOperator OpNode, RegisterClass RC,
 407            Operand MemOpnd> :
 408   InstSE<(outs RC:$rt), (ins MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 409          [(set RC:$rt, (OpNode addr:$addr))], NoItinerary, FrmI> {
 410   let DecoderMethod = "DecodeMem";
 411   let canFoldAsLoad = 1;
 412 }
 413
 414 class Store<string opstr, SDPatternOperator OpNode, RegisterClass RC,
 415             Operand MemOpnd> :
 416   InstSE<(outs), (ins RC:$rt, MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 417          [(OpNode RC:$rt, addr:$addr)], NoItinerary, FrmI> {
 418   let DecoderMethod = "DecodeMem";
 419 }
 420
 421 multiclass LoadM<string opstr, RegisterClass RC,
 422                  SDPatternOperator OpNode = null_frag> {
 423   def NAME : Load<opstr, OpNode, RC, mem>, Requires<[NotN64, HasStdEnc]>;
 424   def _P8  : Load<opstr, OpNode, RC, mem64>, Requires<[IsN64, HasStdEnc]> {
 425     let DecoderNamespace = "Mips64";
 426     let isCodeGenOnly = 1;
 427   }
 428 }
 429
 430 multiclass StoreM<string opstr, RegisterClass RC,
 431                   SDPatternOperator OpNode = null_frag> {
 432   def NAME : Store<opstr, OpNode, RC, mem>, Requires<[NotN64, HasStdEnc]>;
 433   def _P8  : Store<opstr, OpNode, RC, mem64>, Requires<[IsN64, HasStdEnc]> {
 434     let DecoderNamespace = "Mips64";
 435     let isCodeGenOnly = 1;
 436   }
 437 }
 438
 439 // Load/Store Left/Right
 440 let canFoldAsLoad = 1 in
 441 class LoadLeftRight<string opstr, SDNode OpNode, RegisterClass RC,
 442                     Operand MemOpnd> :
 443   InstSE<(outs RC:$rt), (ins MemOpnd:$addr, RC:$src),
 444          !strconcat(opstr, "\t$rt, $addr"),
 445          [(set RC:$rt, (OpNode addr:$addr, RC:$src))], NoItinerary, FrmI> {
 446   let DecoderMethod = "DecodeMem";
 447   string Constraints = "$src = $rt";
 448 }
 449
 450 class StoreLeftRight<string opstr, SDNode OpNode, RegisterClass RC,
 451                      Operand MemOpnd>:
 452   InstSE<(outs), (ins RC:$rt, MemOpnd:$addr), !strconcat(opstr, "\t$rt, $addr"),
 453          [(OpNode RC:$rt, addr:$addr)], NoItinerary, FrmI> {
 454   let DecoderMethod = "DecodeMem";
 455 }
 456
 457 multiclass LoadLeftRightM<string opstr, SDNode OpNode, RegisterClass RC> {
 458   def NAME : LoadLeftRight<opstr, OpNode, RC, mem>,
 459              Requires<[NotN64, HasStdEnc]>;
 460   def _P8  : LoadLeftRight<opstr, OpNode, RC, mem64>,
 461              Requires<[IsN64, HasStdEnc]> {
 462     let DecoderNamespace = "Mips64";
 463     let isCodeGenOnly = 1;
 464   }
 465 }
 466
 467 multiclass StoreLeftRightM<string opstr, SDNode OpNode, RegisterClass RC> {
 468   def NAME : StoreLeftRight<opstr, OpNode, RC, mem>,
 469              Requires<[NotN64, HasStdEnc]>;
 470   def _P8  : StoreLeftRight<opstr, OpNode, RC, mem64>,
 471              Requires<[IsN64, HasStdEnc]> {
 472     let DecoderNamespace = "Mips64";
 473     let isCodeGenOnly = 1;
 474   }
 475 }
 476
 477 // Conditional Branch
 478 class CBranch<string opstr, PatFrag cond_op, RegisterClass RC> :
 479   InstSE<(outs), (ins RC:$rs, RC:$rt, brtarget:$offset),
 480          !strconcat(opstr, "\t$rs, $rt, $offset"),
 481          [(brcond (i32 (cond_op RC:$rs, RC:$rt)), bb:$offset)], IIBranch,
 482          FrmI> {
 483   let isBranch = 1;
 484   let isTerminator = 1;
 485   let hasDelaySlot = 1;
 486   let Defs = [AT];
 487 }
 488
 489 class CBranchZero<string opstr, PatFrag cond_op, RegisterClass RC> :
 490   InstSE<(outs), (ins RC:$rs, brtarget:$offset),
 491          !strconcat(opstr, "\t$rs, $offset"),
 492          [(brcond (i32 (cond_op RC:$rs, 0)), bb:$offset)], IIBranch, FrmI> {
 493   let isBranch = 1;
 494   let isTerminator = 1;
 495   let hasDelaySlot = 1;
 496   let Defs = [AT];
 497 }
 498
 499 // SetCC
 500 class SetCC_R<string opstr, PatFrag cond_op, RegisterClass RC> :
 501   InstSE<(outs CPURegsOpnd:$rd), (ins RC:$rs, RC:$rt),
 502          !strconcat(opstr, "\t$rd, $rs, $rt"),
 503          [(set CPURegsOpnd:$rd, (cond_op RC:$rs, RC:$rt))], IIAlu, FrmR>;
 504
 505 class SetCC_I<string opstr, PatFrag cond_op, Operand Od, PatLeaf imm_type,
 506               RegisterClass RC>:
 507   InstSE<(outs CPURegsOpnd:$rt), (ins RC:$rs, Od:$imm16),
 508          !strconcat(opstr, "\t$rt, $rs, $imm16"),
 509          [(set CPURegsOpnd:$rt, (cond_op RC:$rs, imm_type:$imm16))],
 510          IIAlu, FrmI>;
 511
 512 // Jump
 513 class JumpFJ<DAGOperand opnd, string opstr, SDPatternOperator operator,
 514              SDPatternOperator targetoperator> :
 515   InstSE<(outs), (ins opnd:$target), !strconcat(opstr, "\t$target"),
 516          [(operator targetoperator:$target)], IIBranch, FrmJ> {
 517   let isTerminator=1;
 518   let isBarrier=1;
 519   let hasDelaySlot = 1;
 520   let DecoderMethod = "DecodeJumpTarget";
 521   let Defs = [AT];
 522 }
 523
 524 // Unconditional branch
 525 class UncondBranch<string opstr> :
 526   InstSE<(outs), (ins brtarget:$offset), !strconcat(opstr, "\t$offset"),
 527          [(br bb:$offset)], IIBranch, FrmI> {
 528   let isBranch = 1;
 529   let isTerminator = 1;
 530   let isBarrier = 1;
 531   let hasDelaySlot = 1;
 532   let Predicates = [RelocPIC, HasStdEnc];
 533   let Defs = [AT];
 534 }
 535
 536 // Base class for indirect branch and return instruction classes.
 537 let isTerminator=1, isBarrier=1, hasDelaySlot = 1 in
 538 class JumpFR<RegisterClass RC, SDPatternOperator operator = null_frag>:
 539   InstSE<(outs), (ins RC:$rs), "jr\t$rs", [(operator RC:$rs)], IIBranch, FrmR>;
 540
 541 // Indirect branch
 542 class IndirectBranch<RegisterClass RC>: JumpFR<RC, brind> {
 543   let isBranch = 1;
 544   let isIndirectBranch = 1;
 545 }
 546
 547 // Return instruction
 548 class RetBase<RegisterClass RC>: JumpFR<RC> {
 549   let isReturn = 1;
 550   let isCodeGenOnly = 1;
 551   let hasCtrlDep = 1;
 552   let hasExtraSrcRegAllocReq = 1;
 553 }
 554
 555 // Jump and Link (Call)
 556 let isCall=1, hasDelaySlot=1, Defs = [RA] in {
 557   class JumpLink<string opstr> :
 558     InstSE<(outs), (ins calltarget:$target), !strconcat(opstr, "\t$target"),
 559            [(MipsJmpLink imm:$target)], IIBranch, FrmJ> {
 560     let DecoderMethod = "DecodeJumpTarget";
 561   }
 562
 563   class JumpLinkReg<string opstr, RegisterClass RC>:
 564     InstSE<(outs), (ins RC:$rs), !strconcat(opstr, "\t$rs"),
 565            [(MipsJmpLink RC:$rs)], IIBranch, FrmR>;
 566
 567   class BGEZAL_FT<string opstr, RegisterOperand RO> :
 568     InstSE<(outs), (ins RO:$rs, brtarget:$offset),
 569            !strconcat(opstr, "\t$rs, $offset"), [], IIBranch, FrmI>;
 570
 571 }
 572
 573 class BAL_FT :
 574   InstSE<(outs), (ins brtarget:$offset), "bal\t$offset", [], IIBranch, FrmI> {
 575   let isBranch = 1;
 576   let isTerminator = 1;
 577   let isBarrier = 1;
 578   let hasDelaySlot = 1;
 579   let Defs = [RA];
 580 }
 581
 582 // Sync
 583 let hasSideEffects = 1 in
 584 class SYNC_FT :
 585   InstSE<(outs), (ins i32imm:$stype), "sync $stype", [(MipsSync imm:$stype)],
 586          NoItinerary, FrmOther>;
 587
 588 // Mul, Div
 589 class Mult<string opstr, InstrItinClass itin, RegisterOperand RO,
 590            list<Register> DefRegs> :
 591   InstSE<(outs), (ins RO:$rs, RO:$rt), !strconcat(opstr, "\t$rs, $rt"), [],
 592          itin, FrmR> {
 593   let isCommutable = 1;
 594   let Defs = DefRegs;
 595   let neverHasSideEffects = 1;
 596 }
 597
 598 class Div<SDNode op, string opstr, InstrItinClass itin, RegisterOperand RO,
 599           list<Register> DefRegs> :
 600   InstSE<(outs), (ins RO:$rs, RO:$rt),
 601          !strconcat(opstr, "\t$$zero, $rs, $rt"), [(op RO:$rs, RO:$rt)], itin,
 602          FrmR> {
 603   let Defs = DefRegs;
 604 }
 605
 606 // Move from Hi/Lo
 607 class MoveFromLOHI<string opstr, RegisterClass RC, list<Register> UseRegs>:
 608   InstSE<(outs RC:$rd), (ins), !strconcat(opstr, "\t$rd"), [], IIHiLo, FrmR> {
 609   let Uses = UseRegs;
 610   let neverHasSideEffects = 1;
 611 }
 612
 613 class MoveToLOHI<string opstr, RegisterClass RC, list<Register> DefRegs>:
 614   InstSE<(outs), (ins RC:$rs), !strconcat(opstr, "\t$rs"), [], IIHiLo, FrmR> {
 615   let Defs = DefRegs;
 616   let neverHasSideEffects = 1;
 617 }
 618
 619 class EffectiveAddress<string opstr, RegisterClass RC, Operand Mem> :
 620   InstSE<(outs RC:$rt), (ins Mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 621          [(set RC:$rt, addr:$addr)], NoItinerary, FrmI> {
 622   let isCodeGenOnly = 1;
 623   let DecoderMethod = "DecodeMem";
 624 }
 625
 626 // Count Leading Ones/Zeros in Word
 627 class CountLeading0<string opstr, RegisterOperand RO>:
 628   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 629          [(set RO:$rd, (ctlz RO:$rs))], IIAlu, FrmR>,
 630   Requires<[HasBitCount, HasStdEnc]>;
 631
 632 class CountLeading1<string opstr, RegisterOperand RO>:
 633   InstSE<(outs RO:$rd), (ins RO:$rs), !strconcat(opstr, "\t$rd, $rs"),
 634          [(set RO:$rd, (ctlz (not RO:$rs)))], IIAlu, FrmR>,
 635   Requires<[HasBitCount, HasStdEnc]>;
 636
 637
 638 // Sign Extend in Register.
 639 class SignExtInReg<string opstr, ValueType vt, RegisterClass RC> :
 640   InstSE<(outs RC:$rd), (ins RC:$rt), !strconcat(opstr, "\t$rd, $rt"),
 641          [(set RC:$rd, (sext_inreg RC:$rt, vt))], NoItinerary, FrmR> {
 642   let Predicates = [HasSEInReg, HasStdEnc];
 643 }
 644
 645 // Subword Swap
 646 class SubwordSwap<string opstr, RegisterOperand RO>:
 647   InstSE<(outs RO:$rd), (ins RO:$rt), !strconcat(opstr, "\t$rd, $rt"), [],
 648          NoItinerary, FrmR> {
 649   let Predicates = [HasSwap, HasStdEnc];
 650   let neverHasSideEffects = 1;
 651 }
 652
 653 // Read Hardware
 654 class ReadHardware<RegisterClass CPURegClass, RegisterOperand RO> :
 655   InstSE<(outs CPURegClass:$rt), (ins RO:$rd), "rdhwr\t$rt, $rd", [],
 656          IIAlu, FrmR>;
 657
 658 // Ext and Ins
 659 class ExtBase<string opstr, RegisterOperand RO>:
 660   InstSE<(outs RO:$rt), (ins RO:$rs, uimm16:$pos, size_ext:$size),
 661          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 662          [(set RO:$rt, (MipsExt RO:$rs, imm:$pos, imm:$size))], NoItinerary,
 663          FrmR> {
 664   let Predicates = [HasMips32r2, HasStdEnc];
 665 }
 666
 667 class InsBase<string opstr, RegisterOperand RO>:
 668   InstSE<(outs RO:$rt), (ins RO:$rs, uimm16:$pos, size_ins:$size, RO:$src),
 669          !strconcat(opstr, " $rt, $rs, $pos, $size"),
 670          [(set RO:$rt, (MipsIns RO:$rs, imm:$pos, imm:$size, RO:$src))],
 671          NoItinerary, FrmR> {
 672   let Predicates = [HasMips32r2, HasStdEnc];
 673   let Constraints = "$src = $rt";
 674 }
 675
 676 // Atomic instructions with 2 source operands (ATOMIC_SWAP & ATOMIC_LOAD_*).
 677 class Atomic2Ops<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 678   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$incr),
 679            [(set DRC:$dst, (Op PRC:$ptr, DRC:$incr))]>;
 680
 681 multiclass Atomic2Ops32<PatFrag Op> {
 682   def NAME : Atomic2Ops<Op, CPURegs, CPURegs>, Requires<[NotN64, HasStdEnc]>;
 683   def _P8  : Atomic2Ops<Op, CPURegs, CPU64Regs>,
 684              Requires<[IsN64, HasStdEnc]> {
 685     let DecoderNamespace = "Mips64";
 686   }
 687 }
 688
 689 // Atomic Compare & Swap.
 690 class AtomicCmpSwap<PatFrag Op, RegisterClass DRC, RegisterClass PRC> :
 691   PseudoSE<(outs DRC:$dst), (ins PRC:$ptr, DRC:$cmp, DRC:$swap),
 692            [(set DRC:$dst, (Op PRC:$ptr, DRC:$cmp, DRC:$swap))]>;
 693
 694 multiclass AtomicCmpSwap32<PatFrag Op>  {
 695   def NAME : AtomicCmpSwap<Op, CPURegs, CPURegs>,
 696              Requires<[NotN64, HasStdEnc]>;
 697   def _P8  : AtomicCmpSwap<Op, CPURegs, CPU64Regs>,
 698              Requires<[IsN64, HasStdEnc]> {
 699     let DecoderNamespace = "Mips64";
 700   }
 701 }
 702
 703 class LLBase<string opstr, RegisterOperand RO, Operand Mem> :
 704   InstSE<(outs RO:$rt), (ins Mem:$addr), !strconcat(opstr, "\t$rt, $addr"),
 705          [], NoItinerary, FrmI> {
 706   let DecoderMethod = "DecodeMem";
 707   let mayLoad = 1;
 708 }
 709
 710 class SCBase<string opstr, RegisterOperand RO, Operand Mem> :
 711   InstSE<(outs RO:$dst), (ins RO:$rt, Mem:$addr),
 712          !strconcat(opstr, "\t$rt, $addr"), [], NoItinerary, FrmI> {
 713   let DecoderMethod = "DecodeMem";
 714   let mayStore = 1;
 715   let Constraints = "$rt = $dst";
 716 }
 717
 718 class MFC3OP<dag outs, dag ins, string asmstr> :
 719   InstSE<outs, ins, asmstr, [], NoItinerary, FrmFR>;
 720
 721 //===----------------------------------------------------------------------===//
 722 // Pseudo instructions
 723 //===----------------------------------------------------------------------===//
 724
 725 // Return RA.
 726 let isReturn=1, isTerminator=1, hasDelaySlot=1, isBarrier=1, hasCtrlDep=1 in
 727 def RetRA : PseudoSE<(outs), (ins), [(MipsRet)]>;
 728
 729 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 730 def ADJCALLSTACKDOWN : MipsPseudo<(outs), (ins i32imm:$amt),
 731                                   [(callseq_start timm:$amt)]>;
 732 def ADJCALLSTACKUP   : MipsPseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 733                                   [(callseq_end timm:$amt1, timm:$amt2)]>;
 734 }
 735
 736 let usesCustomInserter = 1 in {
 737   defm ATOMIC_LOAD_ADD_I8   : Atomic2Ops32<atomic_load_add_8>;
 738   defm ATOMIC_LOAD_ADD_I16  : Atomic2Ops32<atomic_load_add_16>;
 739   defm ATOMIC_LOAD_ADD_I32  : Atomic2Ops32<atomic_load_add_32>;
 740   defm ATOMIC_LOAD_SUB_I8   : Atomic2Ops32<atomic_load_sub_8>;
 741   defm ATOMIC_LOAD_SUB_I16  : Atomic2Ops32<atomic_load_sub_16>;
 742   defm ATOMIC_LOAD_SUB_I32  : Atomic2Ops32<atomic_load_sub_32>;
 743   defm ATOMIC_LOAD_AND_I8   : Atomic2Ops32<atomic_load_and_8>;
 744   defm ATOMIC_LOAD_AND_I16  : Atomic2Ops32<atomic_load_and_16>;
 745   defm ATOMIC_LOAD_AND_I32  : Atomic2Ops32<atomic_load_and_32>;
 746   defm ATOMIC_LOAD_OR_I8    : Atomic2Ops32<atomic_load_or_8>;
 747   defm ATOMIC_LOAD_OR_I16   : Atomic2Ops32<atomic_load_or_16>;
 748   defm ATOMIC_LOAD_OR_I32   : Atomic2Ops32<atomic_load_or_32>;
 749   defm ATOMIC_LOAD_XOR_I8   : Atomic2Ops32<atomic_load_xor_8>;
 750   defm ATOMIC_LOAD_XOR_I16  : Atomic2Ops32<atomic_load_xor_16>;
 751   defm ATOMIC_LOAD_XOR_I32  : Atomic2Ops32<atomic_load_xor_32>;
 752   defm ATOMIC_LOAD_NAND_I8  : Atomic2Ops32<atomic_load_nand_8>;
 753   defm ATOMIC_LOAD_NAND_I16 : Atomic2Ops32<atomic_load_nand_16>;
 754   defm ATOMIC_LOAD_NAND_I32 : Atomic2Ops32<atomic_load_nand_32>;
 755
 756   defm ATOMIC_SWAP_I8       : Atomic2Ops32<atomic_swap_8>;
 757   defm ATOMIC_SWAP_I16      : Atomic2Ops32<atomic_swap_16>;
 758   defm ATOMIC_SWAP_I32      : Atomic2Ops32<atomic_swap_32>;
 759
 760   defm ATOMIC_CMP_SWAP_I8   : AtomicCmpSwap32<atomic_cmp_swap_8>;
 761   defm ATOMIC_CMP_SWAP_I16  : AtomicCmpSwap32<atomic_cmp_swap_16>;
 762   defm ATOMIC_CMP_SWAP_I32  : AtomicCmpSwap32<atomic_cmp_swap_32>;
 763 }
 764
 765 //===----------------------------------------------------------------------===//
 766 // Instruction definition
 767 //===----------------------------------------------------------------------===//
 768 //===----------------------------------------------------------------------===//
 769 // MipsI Instructions
 770 //===----------------------------------------------------------------------===//
 771
 772 /// Arithmetic Instructions (ALU Immediate)
 773 def ADDiu : ArithLogicI<"addiu", simm16, CPURegsOpnd, immSExt16, add>,
 774             ADDI_FM<0x9>, IsAsCheapAsAMove;
 775 def ADDi  : ArithLogicI<"addi", simm16, CPURegsOpnd>, ADDI_FM<0x8>;
 776 def SLTi  : SetCC_I<"slti", setlt, simm16, immSExt16, CPURegs>, SLTI_FM<0xa>;
 777 def SLTiu : SetCC_I<"sltiu", setult, simm16, immSExt16, CPURegs>, SLTI_FM<0xb>;
 778 def ANDi  : ArithLogicI<"andi", uimm16, CPURegsOpnd, immZExt16, and>,
 779             ADDI_FM<0xc>;
 780 def ORi   : ArithLogicI<"ori", uimm16, CPURegsOpnd, immZExt16, or>,
 781             ADDI_FM<0xd>;
 782 def XORi  : ArithLogicI<"xori", uimm16, CPURegsOpnd, immZExt16, xor>,
 783             ADDI_FM<0xe>;
 784 def LUi   : LoadUpper<"lui", CPURegs, uimm16>, LUI_FM;
 785
 786 /// Arithmetic Instructions (3-Operand, R-Type)
 787 def ADDu : ArithLogicR<"addu", CPURegsOpnd, 1, IIAlu, add>, ADD_FM<0, 0x21>;
 788 def SUBu : ArithLogicR<"subu", CPURegsOpnd, 0, IIAlu, sub>, ADD_FM<0, 0x23>;
 789 def MUL  : ArithLogicR<"mul", CPURegsOpnd, 1, IIImul, mul>, ADD_FM<0x1c, 2>;
 790 def ADD  : ArithLogicR<"add", CPURegsOpnd>, ADD_FM<0, 0x20>;
 791 def SUB  : ArithLogicR<"sub", CPURegsOpnd>, ADD_FM<0, 0x22>;
 792 def SLT  : SetCC_R<"slt", setlt, CPURegs>, ADD_FM<0, 0x2a>;
 793 def SLTu : SetCC_R<"sltu", setult, CPURegs>, ADD_FM<0, 0x2b>;
 794 def AND  : ArithLogicR<"and", CPURegsOpnd, 1, IIAlu, and>, ADD_FM<0, 0x24>;
 795 def OR   : ArithLogicR<"or", CPURegsOpnd, 1, IIAlu, or>, ADD_FM<0, 0x25>;
 796 def XOR  : ArithLogicR<"xor", CPURegsOpnd, 1, IIAlu, xor>, ADD_FM<0, 0x26>;
 797 def NOR  : LogicNOR<"nor", CPURegsOpnd>, ADD_FM<0, 0x27>;
 798
 799 /// Shift Instructions
 800 def SLL  : shift_rotate_imm<"sll", shamt, CPURegsOpnd, shl, immZExt5>,
 801            SRA_FM<0, 0>;
 802 def SRL  : shift_rotate_imm<"srl", shamt, CPURegsOpnd, srl, immZExt5>,
 803            SRA_FM<2, 0>;
 804 def SRA  : shift_rotate_imm<"sra", shamt, CPURegsOpnd, sra, immZExt5>,
 805            SRA_FM<3, 0>;
 806 def SLLV : shift_rotate_reg<"sllv", CPURegsOpnd, shl>, SRLV_FM<4, 0>;
 807 def SRLV : shift_rotate_reg<"srlv", CPURegsOpnd, srl>, SRLV_FM<6, 0>;
 808 def SRAV : shift_rotate_reg<"srav", CPURegsOpnd, sra>, SRLV_FM<7, 0>;
 809
 810 // Rotate Instructions
 811 let Predicates = [HasMips32r2, HasStdEnc] in {
 812   def ROTR  : shift_rotate_imm<"rotr", shamt, CPURegsOpnd, rotr, immZExt5>,
 813               SRA_FM<2, 1>;
 814   def ROTRV : shift_rotate_reg<"rotrv", CPURegsOpnd, rotr>, SRLV_FM<6, 1>;
 815 }
 816
 817 /// Load and Store Instructions
 818 ///  aligned
 819 defm LB  : LoadM<"lb", CPURegs, sextloadi8>, LW_FM<0x20>;
 820 defm LBu : LoadM<"lbu", CPURegs, zextloadi8>, LW_FM<0x24>;
 821 defm LH  : LoadM<"lh", CPURegs, sextloadi16>, LW_FM<0x21>;
 822 defm LHu : LoadM<"lhu", CPURegs, zextloadi16>, LW_FM<0x25>;
 823 defm LW  : LoadM<"lw", CPURegs, load>, LW_FM<0x23>;
 824 defm SB  : StoreM<"sb", CPURegs, truncstorei8>, LW_FM<0x28>;
 825 defm SH  : StoreM<"sh", CPURegs, truncstorei16>, LW_FM<0x29>;
 826 defm SW  : StoreM<"sw", CPURegs, store>, LW_FM<0x2b>;
 827
 828 /// load/store left/right
 829 defm LWL : LoadLeftRightM<"lwl", MipsLWL, CPURegs>, LW_FM<0x22>;
 830 defm LWR : LoadLeftRightM<"lwr", MipsLWR, CPURegs>, LW_FM<0x26>;
 831 defm SWL : StoreLeftRightM<"swl", MipsSWL, CPURegs>, LW_FM<0x2a>;
 832 defm SWR : StoreLeftRightM<"swr", MipsSWR, CPURegs>, LW_FM<0x2e>;
 833
 834 def SYNC : SYNC_FT, SYNC_FM;
 835
 836 /// Load-linked, Store-conditional
 837 let Predicates = [NotN64, HasStdEnc] in {
 838   def LL : LLBase<"ll", CPURegsOpnd, mem>, LW_FM<0x30>;
 839   def SC : SCBase<"sc", CPURegsOpnd, mem>, LW_FM<0x38>;
 840 }
 841
 842 let Predicates = [IsN64, HasStdEnc], DecoderNamespace = "Mips64" in {
 843   def LL_P8 : LLBase<"ll", CPURegsOpnd, mem64>, LW_FM<0x30>;
 844   def SC_P8 : SCBase<"sc", CPURegsOpnd, mem64>, LW_FM<0x38>;
 845 }
 846
 847 /// Jump and Branch Instructions
 848 def J       : JumpFJ<jmptarget, "j", br, bb>, FJ<2>,
 849               Requires<[RelocStatic, HasStdEnc]>, IsBranch;
 850 def JR      : IndirectBranch<CPURegs>, MTLO_FM<8>;
 851 def B       : UncondBranch<"b">, B_FM;
 852 def BEQ     : CBranch<"beq", seteq, CPURegs>, BEQ_FM<4>;
 853 def BNE     : CBranch<"bne", setne, CPURegs>, BEQ_FM<5>;
 854 def BGEZ    : CBranchZero<"bgez", setge, CPURegs>, BGEZ_FM<1, 1>;
 855 def BGTZ    : CBranchZero<"bgtz", setgt, CPURegs>, BGEZ_FM<7, 0>;
 856 def BLEZ    : CBranchZero<"blez", setle, CPURegs>, BGEZ_FM<6, 0>;
 857 def BLTZ    : CBranchZero<"bltz", setlt, CPURegs>, BGEZ_FM<1, 0>;
 858
 859 def BAL_BR: BAL_FT, BAL_FM;
 860
 861 def JAL  : JumpLink<"jal">, FJ<3>;
 862 def JALR : JumpLinkReg<"jalr", CPURegs>, JALR_FM;
 863 def BGEZAL : BGEZAL_FT<"bgezal", CPURegsOpnd>, BGEZAL_FM<0x11>;
 864 def BLTZAL : BGEZAL_FT<"bltzal", CPURegsOpnd>, BGEZAL_FM<0x10>;
 865 def TAILCALL : JumpFJ<calltarget, "j", MipsTailCall, imm>, FJ<2>, IsTailCall;
 866 def TAILCALL_R : JumpFR<CPURegs, MipsTailCall>, MTLO_FM<8>, IsTailCall;
 867
 868 def RET : RetBase<CPURegs>, MTLO_FM<8>;
 869
 870 // Exception handling related node and instructions.
 871 // The conversion sequence is:
 872 // ISD::EH_RETURN -> MipsISD::EH_RETURN ->
 873 // MIPSeh_return -> (stack change + indirect branch)
 874 //
 875 // MIPSeh_return takes the place of regular return instruction
 876 // but takes two arguments (V1, V0) which are used for storing
 877 // the offset and return address respectively.
 878 def SDT_MipsEHRET : SDTypeProfile<0, 2, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
 879
 880 def MIPSehret : SDNode<"MipsISD::EH_RETURN", SDT_MipsEHRET,
 881                       [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 882
 883 let Uses = [V0, V1], isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 884   def MIPSeh_return32 : MipsPseudo<(outs), (ins CPURegs:$spoff, CPURegs:$dst),
 885                                 [(MIPSehret CPURegs:$spoff, CPURegs:$dst)]>;
 886   def MIPSeh_return64 : MipsPseudo<(outs), (ins CPU64Regs:$spoff,
 887                                                 CPU64Regs:$dst),
 888                                 [(MIPSehret CPU64Regs:$spoff, CPU64Regs:$dst)]>;
 889 }
 890
 891 /// Multiply and Divide Instructions.
 892 def MULT  : Mult<"mult", IIImul, CPURegsOpnd, [HI, LO]>, MULT_FM<0, 0x18>;
 893 def MULTu : Mult<"multu", IIImul, CPURegsOpnd, [HI, LO]>, MULT_FM<0, 0x19>;
 894 def SDIV  : Div<MipsDivRem, "div", IIIdiv, CPURegsOpnd, [HI, LO]>,
 895             MULT_FM<0, 0x1a>;
 896 def UDIV  : Div<MipsDivRemU, "divu", IIIdiv, CPURegsOpnd, [HI, LO]>,
 897             MULT_FM<0, 0x1b>;
 898
 899 def MTHI : MoveToLOHI<"mthi", CPURegs, [HI]>, MTLO_FM<0x11>;
 900 def MTLO : MoveToLOHI<"mtlo", CPURegs, [LO]>, MTLO_FM<0x13>;
 901 def MFHI : MoveFromLOHI<"mfhi", CPURegs, [HI]>, MFLO_FM<0x10>;
 902 def MFLO : MoveFromLOHI<"mflo", CPURegs, [LO]>, MFLO_FM<0x12>;
 903
 904 /// Sign Ext In Register Instructions.
 905 def SEB : SignExtInReg<"seb", i8, CPURegs>, SEB_FM<0x10, 0x20>;
 906 def SEH : SignExtInReg<"seh", i16, CPURegs>, SEB_FM<0x18, 0x20>;
 907
 908 /// Count Leading
 909 def CLZ : CountLeading0<"clz", CPURegsOpnd>, CLO_FM<0x20>;
 910 def CLO : CountLeading1<"clo", CPURegsOpnd>, CLO_FM<0x21>;
 911
 912 /// Word Swap Bytes Within Halfwords
 913 def WSBH : SubwordSwap<"wsbh", CPURegsOpnd>, SEB_FM<2, 0x20>;
 914
 915 /// No operation.
 916 /// FIXME: NOP should be an alias of "sll $0, $0, 0".
 917 def NOP : InstSE<(outs), (ins), "nop", [], IIAlu, FrmJ>, NOP_FM;
 918
 919 // FrameIndexes are legalized when they are operands from load/store
 920 // instructions. The same not happens for stack address copies, so an
 921 // add op with mem ComplexPattern is used and the stack address copy
 922 // can be matched. It's similar to Sparc LEA_ADDRi
 923 def LEA_ADDiu : EffectiveAddress<"addiu", CPURegs, mem_ea>, LW_FM<9>;
 924
 925 // MADD*/MSUB*
 926 def MADD  : MArithR<"madd", MipsMAdd, 1>, MULT_FM<0x1c, 0>;
 927 def MADDU : MArithR<"maddu", MipsMAddu, 1>, MULT_FM<0x1c, 1>;
 928 def MSUB  : MArithR<"msub", MipsMSub>, MULT_FM<0x1c, 4>;
 929 def MSUBU : MArithR<"msubu", MipsMSubu>, MULT_FM<0x1c, 5>;
 930
 931 def RDHWR : ReadHardware<CPURegs, HWRegsOpnd>, RDHWR_FM;
 932
 933 def EXT : ExtBase<"ext", CPURegsOpnd>, EXT_FM<0>;
 934 def INS : InsBase<"ins", CPURegsOpnd>, EXT_FM<4>;
 935
 936 /// Move Control Registers From/To CPU Registers
 937 def MFC0_3OP : MFC3OP<(outs CPURegsOpnd:$rt),
 938                       (ins CPURegsOpnd:$rd, uimm16:$sel),
 939                       "mfc0\t$rt, $rd, $sel">, MFC3OP_FM<0x10, 0>;
 940
 941 def MTC0_3OP : MFC3OP<(outs CPURegsOpnd:$rd, uimm16:$sel),
 942                       (ins CPURegsOpnd:$rt),
 943                       "mtc0\t$rt, $rd, $sel">, MFC3OP_FM<0x10, 4>;
 944
 945 def MFC2_3OP : MFC3OP<(outs CPURegsOpnd:$rt),
 946                       (ins CPURegsOpnd:$rd, uimm16:$sel),
 947                       "mfc2\t$rt, $rd, $sel">, MFC3OP_FM<0x12, 0>;
 948
 949 def MTC2_3OP : MFC3OP<(outs CPURegsOpnd:$rd, uimm16:$sel),
 950                       (ins CPURegsOpnd:$rt),
 951                       "mtc2\t$rt, $rd, $sel">, MFC3OP_FM<0x12, 4>;
 952
 953 //===----------------------------------------------------------------------===//
 954 // Instruction aliases
 955 //===----------------------------------------------------------------------===//
 956 def : InstAlias<"move $dst,$src", (ADDu CPURegsOpnd:$dst,
 957                   CPURegsOpnd:$src,ZERO)>, Requires<[NotMips64]>;
 958 def : InstAlias<"bal $offset", (BGEZAL RA, brtarget:$offset)>;
 959 def : InstAlias<"addu $rs, $rt, $imm",
 960                 (ADDiu CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm)>;
 961 def : InstAlias<"add $rs, $rt, $imm",
 962                 (ADDi CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm)>;
 963 def : InstAlias<"and $rs, $rt, $imm",
 964                 (ANDi CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm)>;
 965 def : InstAlias<"j $rs", (JR CPURegs:$rs)>, Requires<[NotMips64]>;
 966 def : InstAlias<"not $rt, $rs", (NOR CPURegsOpnd:$rt, CPURegsOpnd:$rs, ZERO)>;
 967 def : InstAlias<"neg $rt, $rs", (SUB CPURegsOpnd:$rt, ZERO, CPURegsOpnd:$rs)>;
 968 def : InstAlias<"negu $rt, $rs", (SUBu CPURegsOpnd:$rt, ZERO,
 969                                   CPURegsOpnd:$rs)>;
 970 def : InstAlias<"slt $rs, $rt, $imm",
 971                 (SLTi CPURegsOpnd:$rs, CPURegs:$rt, simm16:$imm)>;
 972 def : InstAlias<"xor $rs, $rt, $imm",
 973                 (XORi CPURegsOpnd:$rs, CPURegsOpnd:$rt, simm16:$imm)>,
 974                 Requires<[NotMips64]>;
 975 def : InstAlias<"mfc0 $rt, $rd", (MFC0_3OP CPURegsOpnd:$rt,
 976                                   CPURegsOpnd:$rd, 0)>;
 977 def : InstAlias<"mtc0 $rt, $rd", (MTC0_3OP CPURegsOpnd:$rd, 0,
 978                                   CPURegsOpnd:$rt)>;
 979 def : InstAlias<"mfc2 $rt, $rd", (MFC2_3OP CPURegsOpnd:$rt,
 980                                   CPURegsOpnd:$rd, 0)>;
 981 def : InstAlias<"mtc2 $rt, $rd", (MTC2_3OP CPURegsOpnd:$rd, 0,
 982                                   CPURegsOpnd:$rt)>;
 983
 984 //===----------------------------------------------------------------------===//
 985 // Assembler Pseudo Instructions
 986 //===----------------------------------------------------------------------===//
 987
 988 class LoadImm32< string instr_asm, Operand Od, RegisterOperand RO> :
 989   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
 990                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
 991 def LoadImm32Reg : LoadImm32<"li", shamt,CPURegsOpnd>;
 992
 993 class LoadAddress<string instr_asm, Operand MemOpnd, RegisterOperand RO> :
 994   MipsAsmPseudoInst<(outs RO:$rt), (ins MemOpnd:$addr),
 995                      !strconcat(instr_asm, "\t$rt, $addr")> ;
 996 def LoadAddr32Reg : LoadAddress<"la", mem, CPURegsOpnd>;
 997
 998 class LoadAddressImm<string instr_asm, Operand Od, RegisterOperand RO> :
 999   MipsAsmPseudoInst<(outs RO:$rt), (ins Od:$imm32),
1000                      !strconcat(instr_asm, "\t$rt, $imm32")> ;
1001 def LoadAddr32Imm : LoadAddressImm<"la", shamt,CPURegsOpnd>;
1002
1003
1004
1005 //===----------------------------------------------------------------------===//
1006 //  Arbitrary patterns that map to one or more instructions
1007 //===----------------------------------------------------------------------===//
1008
1009 // Small immediates
1010 def : MipsPat<(i32 immSExt16:$in),
1011               (ADDiu ZERO, imm:$in)>;
1012 def : MipsPat<(i32 immZExt16:$in),
1013               (ORi ZERO, imm:$in)>;
1014 def : MipsPat<(i32 immLow16Zero:$in),
1015               (LUi (HI16 imm:$in))>;
1016
1017 // Arbitrary immediates
1018 def : MipsPat<(i32 imm:$imm),
1019           (ORi (LUi (HI16 imm:$imm)), (LO16 imm:$imm))>;
1020
1021 // Carry MipsPatterns
1022 def : MipsPat<(subc CPURegs:$lhs, CPURegs:$rhs),
1023               (SUBu CPURegs:$lhs, CPURegs:$rhs)>;
1024 def : MipsPat<(addc CPURegs:$lhs, CPURegs:$rhs),
1025               (ADDu CPURegs:$lhs, CPURegs:$rhs)>;
1026 def : MipsPat<(addc  CPURegs:$src, immSExt16:$imm),
1027               (ADDiu CPURegs:$src, imm:$imm)>;
1028
1029 // Call
1030 def : MipsPat<(MipsJmpLink (i32 tglobaladdr:$dst)),
1031               (JAL tglobaladdr:$dst)>;
1032 def : MipsPat<(MipsJmpLink (i32 texternalsym:$dst)),
1033               (JAL texternalsym:$dst)>;
1034 //def : MipsPat<(MipsJmpLink CPURegs:$dst),
1035 //              (JALR CPURegs:$dst)>;
1036
1037 // Tail call
1038 def : MipsPat<(MipsTailCall (iPTR tglobaladdr:$dst)),
1039               (TAILCALL tglobaladdr:$dst)>;
1040 def : MipsPat<(MipsTailCall (iPTR texternalsym:$dst)),
1041               (TAILCALL texternalsym:$dst)>;
1042 // hi/lo relocs
1043 def : MipsPat<(MipsHi tglobaladdr:$in), (LUi tglobaladdr:$in)>;
1044 def : MipsPat<(MipsHi tblockaddress:$in), (LUi tblockaddress:$in)>;
1045 def : MipsPat<(MipsHi tjumptable:$in), (LUi tjumptable:$in)>;
1046 def : MipsPat<(MipsHi tconstpool:$in), (LUi tconstpool:$in)>;
1047 def : MipsPat<(MipsHi tglobaltlsaddr:$in), (LUi tglobaltlsaddr:$in)>;
1048 def : MipsPat<(MipsHi texternalsym:$in), (LUi texternalsym:$in)>;
1049
1050 def : MipsPat<(MipsLo tglobaladdr:$in), (ADDiu ZERO, tglobaladdr:$in)>;
1051 def : MipsPat<(MipsLo tblockaddress:$in), (ADDiu ZERO, tblockaddress:$in)>;
1052 def : MipsPat<(MipsLo tjumptable:$in), (ADDiu ZERO, tjumptable:$in)>;
1053 def : MipsPat<(MipsLo tconstpool:$in), (ADDiu ZERO, tconstpool:$in)>;
1054 def : MipsPat<(MipsLo tglobaltlsaddr:$in), (ADDiu ZERO, tglobaltlsaddr:$in)>;
1055 def : MipsPat<(MipsLo texternalsym:$in), (ADDiu ZERO, texternalsym:$in)>;
1056
1057 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaladdr:$lo)),
1058               (ADDiu CPURegs:$hi, tglobaladdr:$lo)>;
1059 def : MipsPat<(add CPURegs:$hi, (MipsLo tblockaddress:$lo)),
1060               (ADDiu CPURegs:$hi, tblockaddress:$lo)>;
1061 def : MipsPat<(add CPURegs:$hi, (MipsLo tjumptable:$lo)),
1062               (ADDiu CPURegs:$hi, tjumptable:$lo)>;
1063 def : MipsPat<(add CPURegs:$hi, (MipsLo tconstpool:$lo)),
1064               (ADDiu CPURegs:$hi, tconstpool:$lo)>;
1065 def : MipsPat<(add CPURegs:$hi, (MipsLo tglobaltlsaddr:$lo)),
1066               (ADDiu CPURegs:$hi, tglobaltlsaddr:$lo)>;
1067
1068 // gp_rel relocs
1069 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tglobaladdr:$in)),
1070               (ADDiu CPURegs:$gp, tglobaladdr:$in)>;
1071 def : MipsPat<(add CPURegs:$gp, (MipsGPRel tconstpool:$in)),
1072               (ADDiu CPURegs:$gp, tconstpool:$in)>;
1073
1074 // wrapper_pic
1075 class WrapperPat<SDNode node, Instruction ADDiuOp, RegisterClass RC>:
1076       MipsPat<(MipsWrapper RC:$gp, node:$in),
1077               (ADDiuOp RC:$gp, node:$in)>;
1078
1079 def : WrapperPat<tglobaladdr, ADDiu, CPURegs>;
1080 def : WrapperPat<tconstpool, ADDiu, CPURegs>;
1081 def : WrapperPat<texternalsym, ADDiu, CPURegs>;
1082 def : WrapperPat<tblockaddress, ADDiu, CPURegs>;
1083 def : WrapperPat<tjumptable, ADDiu, CPURegs>;
1084 def : WrapperPat<tglobaltlsaddr, ADDiu, CPURegs>;
1085
1086 // Mips does not have "not", so we expand our way
1087 def : MipsPat<(not CPURegs:$in),
1088               (NOR CPURegsOpnd:$in, ZERO)>;
1089
1090 // extended loads
1091 let Predicates = [NotN64, HasStdEnc] in {
1092   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu addr:$src)>;
1093   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu addr:$src)>;
1094   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu addr:$src)>;
1095 }
1096 let Predicates = [IsN64, HasStdEnc] in {
1097   def : MipsPat<(i32 (extloadi1  addr:$src)), (LBu_P8 addr:$src)>;
1098   def : MipsPat<(i32 (extloadi8  addr:$src)), (LBu_P8 addr:$src)>;
1099   def : MipsPat<(i32 (extloadi16 addr:$src)), (LHu_P8 addr:$src)>;
1100 }
1101
1102 // peepholes
1103 let Predicates = [NotN64, HasStdEnc] in {
1104   def : MipsPat<(store (i32 0), addr:$dst), (SW ZERO, addr:$dst)>;
1105 }
1106 let Predicates = [IsN64, HasStdEnc] in {
1107   def : MipsPat<(store (i32 0), addr:$dst), (SW_P8 ZERO, addr:$dst)>;
1108 }
1109
1110 // brcond patterns
1111 multiclass BrcondPats<RegisterClass RC, Instruction BEQOp, Instruction BNEOp,
1112                       Instruction SLTOp, Instruction SLTuOp, Instruction SLTiOp,
1113                       Instruction SLTiuOp, Register ZEROReg> {
1114 def : MipsPat<(brcond (i32 (setne RC:$lhs, 0)), bb:$dst),
1115               (BNEOp RC:$lhs, ZEROReg, bb:$dst)>;
1116 def : MipsPat<(brcond (i32 (seteq RC:$lhs, 0)), bb:$dst),
1117               (BEQOp RC:$lhs, ZEROReg, bb:$dst)>;
1118
1119 def : MipsPat<(brcond (i32 (setge RC:$lhs, RC:$rhs)), bb:$dst),
1120               (BEQ (SLTOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1121 def : MipsPat<(brcond (i32 (setuge RC:$lhs, RC:$rhs)), bb:$dst),
1122               (BEQ (SLTuOp RC:$lhs, RC:$rhs), ZERO, bb:$dst)>;
1123 def : MipsPat<(brcond (i32 (setge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1124               (BEQ (SLTiOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1125 def : MipsPat<(brcond (i32 (setuge RC:$lhs, immSExt16:$rhs)), bb:$dst),
1126               (BEQ (SLTiuOp RC:$lhs, immSExt16:$rhs), ZERO, bb:$dst)>;
1127
1128 def : MipsPat<(brcond (i32 (setle RC:$lhs, RC:$rhs)), bb:$dst),
1129               (BEQ (SLTOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1130 def : MipsPat<(brcond (i32 (setule RC:$lhs, RC:$rhs)), bb:$dst),
1131               (BEQ (SLTuOp RC:$rhs, RC:$lhs), ZERO, bb:$dst)>;
1132
1133 def : MipsPat<(brcond RC:$cond, bb:$dst),
1134               (BNEOp RC:$cond, ZEROReg, bb:$dst)>;
1135 }
1136
1137 defm : BrcondPats<CPURegs, BEQ, BNE, SLT, SLTu, SLTi, SLTiu, ZERO>;
1138
1139 // setcc patterns
1140 multiclass SeteqPats<RegisterClass RC, Instruction SLTiuOp, Instruction XOROp,
1141                      Instruction SLTuOp, Register ZEROReg> {
1142   def : MipsPat<(seteq RC:$lhs, RC:$rhs),
1143                 (SLTiuOp (XOROp RC:$lhs, RC:$rhs), 1)>;
1144   def : MipsPat<(setne RC:$lhs, RC:$rhs),
1145                 (SLTuOp ZEROReg, (XOROp RC:$lhs, RC:$rhs))>;
1146 }
1147
1148 multiclass SetlePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1149   def : MipsPat<(setle RC:$lhs, RC:$rhs),
1150                 (XORi (SLTOp RC:$rhs, RC:$lhs), 1)>;
1151   def : MipsPat<(setule RC:$lhs, RC:$rhs),
1152                 (XORi (SLTuOp RC:$rhs, RC:$lhs), 1)>;
1153 }
1154
1155 multiclass SetgtPats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1156   def : MipsPat<(setgt RC:$lhs, RC:$rhs),
1157                 (SLTOp RC:$rhs, RC:$lhs)>;
1158   def : MipsPat<(setugt RC:$lhs, RC:$rhs),
1159                 (SLTuOp RC:$rhs, RC:$lhs)>;
1160 }
1161
1162 multiclass SetgePats<RegisterClass RC, Instruction SLTOp, Instruction SLTuOp> {
1163   def : MipsPat<(setge RC:$lhs, RC:$rhs),
1164                 (XORi (SLTOp RC:$lhs, RC:$rhs), 1)>;
1165   def : MipsPat<(setuge RC:$lhs, RC:$rhs),
1166                 (XORi (SLTuOp RC:$lhs, RC:$rhs), 1)>;
1167 }
1168
1169 multiclass SetgeImmPats<RegisterClass RC, Instruction SLTiOp,
1170                         Instruction SLTiuOp> {
1171   def : MipsPat<(setge RC:$lhs, immSExt16:$rhs),
1172                 (XORi (SLTiOp RC:$lhs, immSExt16:$rhs), 1)>;
1173   def : MipsPat<(setuge RC:$lhs, immSExt16:$rhs),
1174                 (XORi (SLTiuOp RC:$lhs, immSExt16:$rhs), 1)>;
1175 }
1176
1177 defm : SeteqPats<CPURegs, SLTiu, XOR, SLTu, ZERO>;
1178 defm : SetlePats<CPURegs, SLT, SLTu>;
1179 defm : SetgtPats<CPURegs, SLT, SLTu>;
1180 defm : SetgePats<CPURegs, SLT, SLTu>;
1181 defm : SetgeImmPats<CPURegs, SLTi, SLTiu>;
1182
1183 // bswap pattern
1184 def : MipsPat<(bswap CPURegs:$rt), (ROTR (WSBH CPURegs:$rt), 16)>;
1185
1186 //===----------------------------------------------------------------------===//
1187 // Floating Point Support
1188 //===----------------------------------------------------------------------===//
1189
1190 include "MipsInstrFPU.td"
1191 include "Mips64InstrInfo.td"
1192 include "MipsCondMov.td"
1193
1194 //
1195 // Mips16
1196
1197 include "Mips16InstrFormats.td"
1198 include "Mips16InstrInfo.td"
1199
1200 // DSP
1201 include "MipsDSPInstrFormats.td"
1202 include "MipsDSPInstrInfo.td"
1203