lib/Target/Mips/MipsInstrFPU.td

   1 //===- MipsInstrFPU.td - Mips FPU Instruction Information --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Mips FPU instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Floating Point Instructions
  16 // ------------------------
  17 // * 64bit fp:
  18 //    - 32 64-bit registers (default mode)
  19 //    - 16 even 32-bit registers (32-bit compatible mode) for
  20 //      single and double access.
  21 // * 32bit fp:
  22 //    - 16 even 32-bit registers - single and double (aliased)
  23 //    - 32 32-bit registers (within single-only mode)
  24 //===----------------------------------------------------------------------===//
  25
  26 // Floating Point Compare and Branch
  27 def SDT_MipsFPBrcond : SDTypeProfile<0, 2, [SDTCisInt<0>,
  28                                             SDTCisVT<1, OtherVT>]>;
  29 def SDT_MipsFPCmp : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>, SDTCisFP<1>,
  30                                          SDTCisVT<2, i32>]>;
  31 def SDT_MipsCMovFP : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  32                                           SDTCisSameAs<1, 2>]>;
  33 def SDT_MipsBuildPairF64 : SDTypeProfile<1, 2, [SDTCisVT<0, f64>,
  34                                                 SDTCisVT<1, i32>,
  35                                                 SDTCisSameAs<1, 2>]>;
  36 def SDT_MipsExtractElementF64 : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  37                                                      SDTCisVT<1, f64>,
  38                                                      SDTCisVT<2, i32>]>;
  39
  40 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp, [SDNPOutGlue]>;
  41 def MipsCMovFP_T : SDNode<"MipsISD::CMovFP_T", SDT_MipsCMovFP, [SDNPInGlue]>;
  42 def MipsCMovFP_F : SDNode<"MipsISD::CMovFP_F", SDT_MipsCMovFP, [SDNPInGlue]>;
  43 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  44                           [SDNPHasChain, SDNPOptInGlue]>;
  45 def MipsBuildPairF64 : SDNode<"MipsISD::BuildPairF64", SDT_MipsBuildPairF64>;
  46 def MipsExtractElementF64 : SDNode<"MipsISD::ExtractElementF64",
  47                                    SDT_MipsExtractElementF64>;
  48
  49 // Operand for printing out a condition code.
  50 let PrintMethod = "printFCCOperand" in
  51   def condcode : Operand<i32>;
  52
  53 //===----------------------------------------------------------------------===//
  54 // Feature predicates.
  55 //===----------------------------------------------------------------------===//
  56
  57 def IsFP64bit        : Predicate<"Subtarget.isFP64bit()">;
  58 def NotFP64bit       : Predicate<"!Subtarget.isFP64bit()">;
  59 def IsSingleFloat    : Predicate<"Subtarget.isSingleFloat()">;
  60 def IsNotSingleFloat : Predicate<"!Subtarget.isSingleFloat()">;
  61
  62 //===----------------------------------------------------------------------===//
  63 // Instruction Class Templates
  64 //
  65 // A set of multiclasses is used to address the register usage.
  66 //
  67 // S32 - single precision in 16 32bit even fp registers
  68 //       single precision in 32 32bit fp registers in SingleOnly mode
  69 // S64 - single precision in 32 64bit fp registers (In64BitMode)
  70 // D32 - double precision in 16 32bit even fp registers
  71 // D64 - double precision in 32 64bit fp registers (In64BitMode)
  72 //
  73 // Only S32 and D32 are supported right now.
  74 //===----------------------------------------------------------------------===//
  75
  76 // Instructions that convert an FP value to 32-bit fixed point.
  77 multiclass FFR1_W_M<bits<6> funct, string opstr> {
  78   def _S   : FFR1<funct, 16, opstr, "w.s", FGR32, FGR32>;
  79   def _D32 : FFR1<funct, 17, opstr, "w.d", FGR32, AFGR64>,
  80              Requires<[NotFP64bit]>;
  81   def _D64 : FFR1<funct, 17, opstr, "w.d", FGR32, FGR64>,
  82              Requires<[IsFP64bit]>;
  83 }
  84
  85 // Instructions that convert an FP value to 64-bit fixed point.
  86 let Predicates = [IsFP64bit] in
  87 multiclass FFR1_L_M<bits<6> funct, string opstr> {
  88   def _S   : FFR1<funct, 16, opstr, "l.s", FGR64, FGR32>;
  89   def _D64 : FFR1<funct, 17, opstr, "l.d", FGR64, FGR64>;
  90 }
  91
  92 // FP-to-FP conversion instructions.
  93 multiclass FFR1P_M<bits<6> funct, string opstr, SDNode OpNode> {
  94   def _S   : FFR1P<funct, 16, opstr, "s", FGR32, FGR32, OpNode>;
  95   def _D32 : FFR1P<funct, 17, opstr, "d", AFGR64, AFGR64, OpNode>,
  96              Requires<[NotFP64bit]>;
  97   def _D64 : FFR1P<funct, 17, opstr, "d", FGR64, FGR64, OpNode>,
  98              Requires<[IsFP64bit]>;
  99 }
 100
 101 multiclass FFR2P_M<bits<6> funct, string opstr, SDNode OpNode, bit isComm = 0> {
 102   let isCommutable = isComm in {
 103   def _S   : FFR2P<funct, 16, opstr, "s", FGR32, OpNode>;
 104   def _D32 : FFR2P<funct, 17, opstr, "d", AFGR64, OpNode>,
 105              Requires<[NotFP64bit]>;
 106   def _D64 : FFR2P<funct, 17, opstr, "d", FGR64, OpNode>,
 107              Requires<[IsFP64bit]>;
 108   }
 109 }
 110
 111 //===----------------------------------------------------------------------===//
 112 // Floating Point Instructions
 113 //===----------------------------------------------------------------------===//
 114 defm ROUND_W : FFR1_W_M<0xc, "round">;
 115 defm ROUND_L : FFR1_L_M<0x8, "round">;
 116 defm TRUNC_W : FFR1_W_M<0xd, "trunc">;
 117 defm TRUNC_L : FFR1_L_M<0x9, "trunc">;
 118 defm CEIL_W  : FFR1_W_M<0xe, "ceil">;
 119 defm CEIL_L  : FFR1_L_M<0xa, "ceil">;
 120 defm FLOOR_W : FFR1_W_M<0xf, "floor">;
 121 defm FLOOR_L : FFR1_L_M<0xb, "floor">;
 122 defm CVT_W   : FFR1_W_M<0x24, "cvt">;
 123 defm CVT_L   : FFR1_L_M<0x25, "cvt">;
 124
 125 def CVT_S_W : FFR1<0x20, 20, "cvt", "s.w", FGR32, FGR32>;
 126
 127 let Predicates = [NotFP64bit] in {
 128   def CVT_S_D32 : FFR1<0x20, 17, "cvt", "s.d", FGR32, AFGR64>;
 129   def CVT_D32_W : FFR1<0x21, 20, "cvt", "d.w", AFGR64, FGR32>;
 130   def CVT_D32_S : FFR1<0x21, 16, "cvt", "d.s", AFGR64, FGR32>;
 131 }
 132
 133 let Predicates = [IsFP64bit] in {
 134  def CVT_S_D64 : FFR1<0x20, 17, "cvt", "s.d", FGR32, FGR64>;
 135  def CVT_S_L   : FFR1<0x20, 21, "cvt", "s.l", FGR32, FGR64>;
 136  def CVT_D64_W : FFR1<0x21, 20, "cvt", "d.w", FGR64, FGR32>;
 137  def CVT_D64_S : FFR1<0x21, 16, "cvt", "d.s", FGR64, FGR32>;
 138  def CVT_D64_L : FFR1<0x21, 21, "cvt", "d.l", FGR64, FGR64>;
 139 }
 140
 141 defm FABS    : FFR1P_M<0x5, "abs",  fabs>;
 142 defm FNEG    : FFR1P_M<0x7, "neg",  fneg>;
 143 defm FSQRT   : FFR1P_M<0x4, "sqrt", fsqrt>;
 144
 145 // The odd-numbered registers are only referenced when doing loads,
 146 // stores, and moves between floating-point and integer registers.
 147 // When defining instructions, we reference all 32-bit registers,
 148 // regardless of register aliasing.
 149 let fd = 0 in {
 150   /// Move Control Registers From/To CPU Registers
 151   def CFC1  : FFR<0x11, 0x0, 0x2, (outs CPURegs:$rt), (ins CCR:$fs),
 152                   "cfc1\t$rt, $fs", []>;
 153
 154   def CTC1  : FFR<0x11, 0x0, 0x6, (outs CCR:$rt), (ins CPURegs:$fs),
 155                   "ctc1\t$fs, $rt", []>;
 156
 157   def MFC1  : FFR<0x11, 0x00, 0x00, (outs CPURegs:$rt), (ins FGR32:$fs),
 158                   "mfc1\t$rt, $fs",
 159                   [(set CPURegs:$rt, (bitconvert FGR32:$fs))]>;
 160
 161   def MTC1  : FFR<0x11, 0x00, 0x04, (outs FGR32:$fs), (ins CPURegs:$rt),
 162                   "mtc1\t$rt, $fs",
 163                   [(set FGR32:$fs, (bitconvert CPURegs:$rt))]>;
 164 }
 165
 166 def FMOV_S   : FFR1<0x6, 16, "mov", "s", FGR32, FGR32>;
 167 def FMOV_D32 : FFR1<0x6, 17, "mov", "d", AFGR64, AFGR64>,
 168                Requires<[NotFP64bit]>;
 169 def FMOV_D64 : FFR1<0x6, 17, "mov", "d", FGR64, FGR64>,
 170                Requires<[IsFP64bit]>;
 171
 172 /// Floating Point Memory Instructions
 173 let Predicates = [IsNotSingleFloat] in {
 174   def LDC1 : FFI<0b110101, (outs AFGR64:$ft), (ins mem:$addr),
 175                  "ldc1\t$ft, $addr", [(set AFGR64:$ft, (load addr:$addr))]>;
 176
 177   def SDC1 : FFI<0b111101, (outs), (ins AFGR64:$ft, mem:$addr),
 178                  "sdc1\t$ft, $addr", [(store AFGR64:$ft, addr:$addr)]>;
 179 }
 180
 181 // LWC1 and SWC1 can always be emitted with odd registers.
 182 def LWC1  : FFI<0b110001, (outs FGR32:$ft), (ins mem:$addr), "lwc1\t$ft, $addr",
 183                [(set FGR32:$ft, (load addr:$addr))]>;
 184 def SWC1  : FFI<0b111001, (outs), (ins FGR32:$ft, mem:$addr),
 185                "swc1\t$ft, $addr", [(store FGR32:$ft, addr:$addr)]>;
 186
 187 /// Floating-point Aritmetic
 188 defm FADD : FFR2P_M<0x10, "add", fadd, 1>;
 189 defm FDIV : FFR2P_M<0x03, "div", fdiv>;
 190 defm FMUL : FFR2P_M<0x02, "mul", fmul, 1>;
 191 defm FSUB : FFR2P_M<0x01, "sub", fsub>;
 192
 193 //===----------------------------------------------------------------------===//
 194 // Floating Point Branch Codes
 195 //===----------------------------------------------------------------------===//
 196 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 197 // They must be kept in synch.
 198 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 199 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 200
 201 /// Floating Point Branch of False/True (Likely)
 202 let isBranch=1, isTerminator=1, hasDelaySlot=1, base=0x8, Uses=[FCR31] in
 203   class FBRANCH<PatLeaf op, string asmstr> : FFI<0x11, (outs),
 204         (ins brtarget:$dst), !strconcat(asmstr, "\t$dst"),
 205         [(MipsFPBrcond op, bb:$dst)]>;
 206
 207 def BC1F  : FBRANCH<MIPS_BRANCH_F,  "bc1f">;
 208 def BC1T  : FBRANCH<MIPS_BRANCH_T,  "bc1t">;
 209
 210 //===----------------------------------------------------------------------===//
 211 // Floating Point Flag Conditions
 212 //===----------------------------------------------------------------------===//
 213 // Mips condition codes. They must correspond to condcode in MipsInstrInfo.h.
 214 // They must be kept in synch.
 215 def MIPS_FCOND_F    : PatLeaf<(i32 0)>;
 216 def MIPS_FCOND_UN   : PatLeaf<(i32 1)>;
 217 def MIPS_FCOND_OEQ  : PatLeaf<(i32 2)>;
 218 def MIPS_FCOND_UEQ  : PatLeaf<(i32 3)>;
 219 def MIPS_FCOND_OLT  : PatLeaf<(i32 4)>;
 220 def MIPS_FCOND_ULT  : PatLeaf<(i32 5)>;
 221 def MIPS_FCOND_OLE  : PatLeaf<(i32 6)>;
 222 def MIPS_FCOND_ULE  : PatLeaf<(i32 7)>;
 223 def MIPS_FCOND_SF   : PatLeaf<(i32 8)>;
 224 def MIPS_FCOND_NGLE : PatLeaf<(i32 9)>;
 225 def MIPS_FCOND_SEQ  : PatLeaf<(i32 10)>;
 226 def MIPS_FCOND_NGL  : PatLeaf<(i32 11)>;
 227 def MIPS_FCOND_LT   : PatLeaf<(i32 12)>;
 228 def MIPS_FCOND_NGE  : PatLeaf<(i32 13)>;
 229 def MIPS_FCOND_LE   : PatLeaf<(i32 14)>;
 230 def MIPS_FCOND_NGT  : PatLeaf<(i32 15)>;
 231
 232 /// Floating Point Compare
 233 let Defs=[FCR31] in {
 234   def FCMP_S32 : FCC<0x0, (outs), (ins FGR32:$fs, FGR32:$ft, condcode:$cc),
 235                      "c.$cc.s\t$fs, $ft",
 236                      [(MipsFPCmp FGR32:$fs, FGR32:$ft, imm:$cc)]>;
 237
 238   def FCMP_D32 : FCC<0x1, (outs), (ins AFGR64:$fs, AFGR64:$ft, condcode:$cc),
 239                      "c.$cc.d\t$fs, $ft",
 240                      [(MipsFPCmp AFGR64:$fs, AFGR64:$ft, imm:$cc)]>,
 241                      Requires<[NotFP64bit]>;
 242 }
 243
 244
 245 // Conditional moves:
 246 // These instructions are expanded in
 247 // MipsISelLowering::EmitInstrWithCustomInserter if target does not have
 248 // conditional move instructions.
 249 // flag:int, data:float
 250 let usesCustomInserter = 1, Constraints = "$F = $dst" in
 251 class CondMovIntFP<RegisterClass RC, bits<5> fmt, bits<6> func,
 252                    string instr_asm> :
 253   FFR<0x11, func, fmt, (outs RC:$dst), (ins RC:$T, CPURegs:$cond, RC:$F),
 254       !strconcat(instr_asm, "\t$dst, $T, $cond"), []>;
 255
 256 def MOVZ_S : CondMovIntFP<FGR32, 16, 18, "movz.s">;
 257 def MOVN_S : CondMovIntFP<FGR32, 16, 19, "movn.s">;
 258
 259 let Predicates = [NotFP64bit] in {
 260   def MOVZ_D : CondMovIntFP<AFGR64, 17, 18, "movz.d">;
 261   def MOVN_D : CondMovIntFP<AFGR64, 17, 19, "movn.d">;
 262 }
 263
 264 defm : MovzPats<FGR32, MOVZ_S>;
 265 defm : MovnPats<FGR32, MOVN_S>;
 266
 267 let Predicates = [NotFP64bit] in {
 268   defm : MovzPats<AFGR64, MOVZ_D>;
 269   defm : MovnPats<AFGR64, MOVN_D>;
 270 }
 271
 272 let usesCustomInserter = 1, Uses = [FCR31], Constraints = "$F = $dst" in {
 273 // flag:float, data:int
 274 class CondMovFPInt<SDNode cmov, bits<1> tf, string instr_asm> :
 275   FCMOV<tf, (outs CPURegs:$dst), (ins CPURegs:$T, CPURegs:$F),
 276         !strconcat(instr_asm, "\t$dst, $T, $$fcc0"),
 277         [(set CPURegs:$dst, (cmov CPURegs:$T, CPURegs:$F))]>;
 278
 279 // flag:float, data:float
 280 class CondMovFPFP<RegisterClass RC, SDNode cmov, bits<5> fmt, bits<1> tf,
 281                   string instr_asm> :
 282   FFCMOV<fmt, tf, (outs RC:$dst), (ins RC:$T, RC:$F),
 283          !strconcat(instr_asm, "\t$dst, $T, $$fcc0"),
 284          [(set RC:$dst, (cmov RC:$T, RC:$F))]>;
 285 }
 286
 287 def MOVT : CondMovFPInt<MipsCMovFP_T, 1, "movt">;
 288 def MOVF : CondMovFPInt<MipsCMovFP_F, 0, "movf">;
 289 def MOVT_S : CondMovFPFP<FGR32, MipsCMovFP_T, 16, 1, "movt.s">;
 290 def MOVF_S : CondMovFPFP<FGR32, MipsCMovFP_F, 16, 0, "movf.s">;
 291
 292 let Predicates = [NotFP64bit] in {
 293   def MOVT_D : CondMovFPFP<AFGR64, MipsCMovFP_T, 17, 1, "movt.d">;
 294   def MOVF_D : CondMovFPFP<AFGR64, MipsCMovFP_F, 17, 0, "movf.d">;
 295 }
 296
 297 //===----------------------------------------------------------------------===//
 298 // Floating Point Pseudo-Instructions
 299 //===----------------------------------------------------------------------===//
 300 def MOVCCRToCCR : MipsPseudo<(outs CCR:$dst), (ins CCR:$src),
 301                              "# MOVCCRToCCR", []>;
 302
 303 // This pseudo instr gets expanded into 2 mtc1 instrs after register
 304 // allocation.
 305 def BuildPairF64 :
 306   MipsPseudo<(outs AFGR64:$dst),
 307              (ins CPURegs:$lo, CPURegs:$hi), "",
 308              [(set AFGR64:$dst, (MipsBuildPairF64 CPURegs:$lo, CPURegs:$hi))]>;
 309
 310 // This pseudo instr gets expanded into 2 mfc1 instrs after register
 311 // allocation.
 312 // if n is 0, lower part of src is extracted.
 313 // if n is 1, higher part of src is extracted.
 314 def ExtractElementF64 :
 315   MipsPseudo<(outs CPURegs:$dst),
 316              (ins AFGR64:$src, i32imm:$n), "",
 317              [(set CPURegs:$dst,
 318                (MipsExtractElementF64 AFGR64:$src, imm:$n))]>;
 319
 320 //===----------------------------------------------------------------------===//
 321 // Floating Point Patterns
 322 //===----------------------------------------------------------------------===//
 323 def fpimm0 : PatLeaf<(fpimm), [{
 324   return N->isExactlyValue(+0.0);
 325 }]>;
 326
 327 def fpimm0neg : PatLeaf<(fpimm), [{
 328   return N->isExactlyValue(-0.0);
 329 }]>;
 330
 331 def : Pat<(f32 fpimm0), (MTC1 ZERO)>;
 332 def : Pat<(f32 fpimm0neg), (FNEG_S (MTC1 ZERO))>;
 333
 334 def : Pat<(f32 (sint_to_fp CPURegs:$src)), (CVT_S_W (MTC1 CPURegs:$src))>;
 335 def : Pat<(f64 (sint_to_fp CPURegs:$src)), (CVT_D32_W (MTC1 CPURegs:$src))>;
 336
 337 def : Pat<(i32 (fp_to_sint FGR32:$src)), (MFC1 (TRUNC_W_S FGR32:$src))>;
 338 def : Pat<(i32 (fp_to_sint AFGR64:$src)), (MFC1 (TRUNC_W_D32 AFGR64:$src))>;
 339
 340 let Predicates = [NotFP64bit] in {
 341   def : Pat<(f32 (fround AFGR64:$src)), (CVT_S_D32 AFGR64:$src)>;
 342   def : Pat<(f64 (fextend FGR32:$src)), (CVT_D32_S FGR32:$src)>;
 343 }
 344