lib/Target/Mips/MipsInstrFPU.td

   1 //===- MipsInstrFPU.td - Mips FPU Instruction Information --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Mips FPU instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Floating Point Instructions
  16 // ------------------------
  17 // * 64bit fp:
  18 //    - 32 64-bit registers (default mode)
  19 //    - 16 even 32-bit registers (32-bit compatible mode) for
  20 //      single and double access.
  21 // * 32bit fp:
  22 //    - 16 even 32-bit registers - single and double (aliased)
  23 //    - 32 32-bit registers (within single-only mode)
  24 //===----------------------------------------------------------------------===//
  25
  26 // Floating Point Compare and Branch
  27 def SDT_MipsFPBrcond : SDTypeProfile<0, 2, [SDTCisInt<0>,
  28                                             SDTCisVT<1, OtherVT>]>;
  29 def SDT_MipsFPCmp : SDTypeProfile<0, 3, [SDTCisSameAs<0, 1>, SDTCisFP<1>,
  30                                          SDTCisVT<2, i32>]>;
  31 def SDT_MipsCMovFP : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  32                                           SDTCisSameAs<1, 2>]>;
  33 def SDT_MipsBuildPairF64 : SDTypeProfile<1, 2, [SDTCisVT<0, f64>,
  34                                                 SDTCisVT<1, i32>,
  35                                                 SDTCisSameAs<1, 2>]>;
  36 def SDT_MipsExtractElementF64 : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  37                                                      SDTCisVT<1, f64>,
  38                                                      SDTCisVT<2, i32>]>;
  39
  40 def MipsFPCmp : SDNode<"MipsISD::FPCmp", SDT_MipsFPCmp, [SDNPOutGlue]>;
  41 def MipsCMovFP_T : SDNode<"MipsISD::CMovFP_T", SDT_MipsCMovFP, [SDNPInGlue]>;
  42 def MipsCMovFP_F : SDNode<"MipsISD::CMovFP_F", SDT_MipsCMovFP, [SDNPInGlue]>;
  43 def MipsFPBrcond : SDNode<"MipsISD::FPBrcond", SDT_MipsFPBrcond,
  44                           [SDNPHasChain, SDNPOptInGlue]>;
  45 def MipsBuildPairF64 : SDNode<"MipsISD::BuildPairF64", SDT_MipsBuildPairF64>;
  46 def MipsExtractElementF64 : SDNode<"MipsISD::ExtractElementF64",
  47                                    SDT_MipsExtractElementF64>;
  48
  49 // Operand for printing out a condition code.
  50 let PrintMethod = "printFCCOperand" in
  51   def condcode : Operand<i32>;
  52
  53 //===----------------------------------------------------------------------===//
  54 // Feature predicates.
  55 //===----------------------------------------------------------------------===//
  56
  57 def IsFP64bit        : Predicate<"Subtarget.isFP64bit()">;
  58 def NotFP64bit       : Predicate<"!Subtarget.isFP64bit()">;
  59 def IsSingleFloat    : Predicate<"Subtarget.isSingleFloat()">;
  60 def IsNotSingleFloat : Predicate<"!Subtarget.isSingleFloat()">;
  61
  62 //===----------------------------------------------------------------------===//
  63 // Instruction Class Templates
  64 //
  65 // A set of multiclasses is used to address the register usage.
  66 //
  67 // S32 - single precision in 16 32bit even fp registers
  68 //       single precision in 32 32bit fp registers in SingleOnly mode
  69 // S64 - single precision in 32 64bit fp registers (In64BitMode)
  70 // D32 - double precision in 16 32bit even fp registers
  71 // D64 - double precision in 32 64bit fp registers (In64BitMode)
  72 //
  73 // Only S32 and D32 are supported right now.
  74 //===----------------------------------------------------------------------===//
  75
  76 multiclass FFR1_1<bits<6> funct, string asmstr>
  77 {
  78   def _S32 : FFR<0x11, funct, 0x0, (outs FGR32:$fd), (ins FGR32:$fs),
  79       !strconcat(asmstr, ".s\t$fd, $fs"), []>;
  80
  81   def _D32  : FFR<0x11, funct, 0x1, (outs FGR32:$fd), (ins AFGR64:$fs),
  82       !strconcat(asmstr, ".d\t$fd, $fs"), []>, Requires<[NotFP64bit]>;
  83 }
  84
  85 multiclass FFR1_2<bits<6> funct, string asmstr, SDNode FOp>
  86 {
  87   def _S32 : FFR<0x11, funct, 0x0, (outs FGR32:$fd), (ins FGR32:$fs),
  88                  !strconcat(asmstr, ".s\t$fd, $fs"),
  89                  [(set FGR32:$fd, (FOp FGR32:$fs))]>;
  90
  91   def _D32  : FFR<0x11, funct, 0x1, (outs AFGR64:$fd), (ins AFGR64:$fs),
  92                  !strconcat(asmstr, ".d\t$fd, $fs"),
  93                  [(set AFGR64:$fd, (FOp AFGR64:$fs))]>, Requires<[NotFP64bit]>;
  94 }
  95
  96 class FFR1_3<bits<6> funct, bits<5> fmt, RegisterClass RcSrc,
  97               RegisterClass RcDst, string asmstr>:
  98   FFR<0x11, funct, fmt, (outs RcSrc:$fd), (ins RcDst:$fs),
  99       !strconcat(asmstr, "\t$fd, $fs"), []>;
 100
 101
 102 multiclass FFR1_4<bits<6> funct, string asmstr, SDNode FOp, bit isComm = 0> {
 103   let isCommutable = isComm in {
 104   def _S32 : FFR<0x11, funct, 0x0, (outs FGR32:$fd),
 105                  (ins FGR32:$fs, FGR32:$ft),
 106                  !strconcat(asmstr, ".s\t$fd, $fs, $ft"),
 107                  [(set FGR32:$fd, (FOp FGR32:$fs, FGR32:$ft))]>;
 108
 109   def _D32 : FFR<0x11, funct, 0x1, (outs AFGR64:$fd),
 110                  (ins AFGR64:$fs, AFGR64:$ft),
 111                  !strconcat(asmstr, ".d\t$fd, $fs, $ft"),
 112                  [(set AFGR64:$fd, (FOp AFGR64:$fs, AFGR64:$ft))]>,
 113                  Requires<[NotFP64bit]>;
 114   }
 115 }
 116
 117 //===----------------------------------------------------------------------===//
 118 // Floating Point Instructions
 119 //===----------------------------------------------------------------------===//
 120
 121 let ft = 0 in {
 122   defm FLOOR_W : FFR1_1<0b001111, "floor.w">;
 123   defm CEIL_W  : FFR1_1<0b001110, "ceil.w">;
 124   defm ROUND_W : FFR1_1<0b001100, "round.w">;
 125   defm TRUNC_W : FFR1_1<0b001101, "trunc.w">;
 126   defm CVTW    : FFR1_1<0b100100, "cvt.w">;
 127
 128   defm FABS    : FFR1_2<0b000101, "abs",  fabs>;
 129   defm FNEG    : FFR1_2<0b000111, "neg",  fneg>;
 130   defm FSQRT   : FFR1_2<0b000100, "sqrt", fsqrt>;
 131
 132   /// Convert to Single Precison
 133   def CVTS_W32 : FFR1_3<0b100000, 0x2, FGR32,  FGR32,  "cvt.s.w">;
 134
 135   let Predicates = [IsNotSingleFloat] in {
 136     /// Ceil to long signed integer
 137     def CEIL_LS   : FFR1_3<0b001010, 0x0, FGR32, FGR32, "ceil.l">;
 138     def CEIL_LD   : FFR1_3<0b001010, 0x1, AFGR64, AFGR64, "ceil.l">;
 139
 140     /// Round to long signed integer
 141     def ROUND_LS  : FFR1_3<0b001000, 0x0, FGR32, FGR32, "round.l">;
 142     def ROUND_LD  : FFR1_3<0b001000, 0x1, AFGR64, AFGR64, "round.l">;
 143
 144     /// Floor to long signed integer
 145     def FLOOR_LS  : FFR1_3<0b001011, 0x0, FGR32, FGR32, "floor.l">;
 146     def FLOOR_LD  : FFR1_3<0b001011, 0x1, AFGR64, AFGR64, "floor.l">;
 147
 148     /// Trunc to long signed integer
 149     def TRUNC_LS  : FFR1_3<0b001001, 0x0, FGR32, FGR32, "trunc.l">;
 150     def TRUNC_LD  : FFR1_3<0b001001, 0x1, AFGR64, AFGR64, "trunc.l">;
 151
 152     /// Convert to long signed integer
 153     def CVTL_S    : FFR1_3<0b100101, 0x0, FGR32, FGR32, "cvt.l">;
 154     def CVTL_D    : FFR1_3<0b100101, 0x1, AFGR64, AFGR64, "cvt.l">;
 155
 156     /// Convert to Double Precison
 157     def CVTD_S32 : FFR1_3<0b100001, 0x0, AFGR64, FGR32, "cvt.d.s">;
 158     def CVTD_W32 : FFR1_3<0b100001, 0x2, AFGR64, FGR32, "cvt.d.w">;
 159     def CVTD_L32 : FFR1_3<0b100001, 0x3, AFGR64, AFGR64, "cvt.d.l">;
 160
 161     /// Convert to Single Precison
 162     def CVTS_D32 : FFR1_3<0b100000, 0x1, FGR32, AFGR64, "cvt.s.d">;
 163     def CVTS_L32 : FFR1_3<0b100000, 0x3, FGR32, AFGR64, "cvt.s.l">;
 164   }
 165 }
 166
 167 // The odd-numbered registers are only referenced when doing loads,
 168 // stores, and moves between floating-point and integer registers.
 169 // When defining instructions, we reference all 32-bit registers,
 170 // regardless of register aliasing.
 171 let fd = 0 in {
 172   /// Move Control Registers From/To CPU Registers
 173   def CFC1  : FFR<0x11, 0x0, 0x2, (outs CPURegs:$rt), (ins CCR:$fs),
 174                   "cfc1\t$rt, $fs", []>;
 175
 176   def CTC1  : FFR<0x11, 0x0, 0x6, (outs CCR:$rt), (ins CPURegs:$fs),
 177                   "ctc1\t$fs, $rt", []>;
 178
 179   def MFC1  : FFR<0x11, 0x00, 0x00, (outs CPURegs:$rt), (ins FGR32:$fs),
 180                   "mfc1\t$rt, $fs",
 181                   [(set CPURegs:$rt, (bitconvert FGR32:$fs))]>;
 182
 183   def MTC1  : FFR<0x11, 0x00, 0x04, (outs FGR32:$fs), (ins CPURegs:$rt),
 184                   "mtc1\t$rt, $fs",
 185                   [(set FGR32:$fs, (bitconvert CPURegs:$rt))]>;
 186 }
 187
 188 def FMOV_S32 : FFR<0x11, 0b000110, 0x0, (outs FGR32:$fd), (ins FGR32:$fs),
 189                    "mov.s\t$fd, $fs", []>;
 190 def FMOV_D32 : FFR<0x11, 0b000110, 0x1, (outs AFGR64:$fd), (ins AFGR64:$fs),
 191                    "mov.d\t$fd, $fs", []>;
 192
 193 /// Floating Point Memory Instructions
 194 let Predicates = [IsNotSingleFloat] in {
 195   def LDC1 : FFI<0b110101, (outs AFGR64:$ft), (ins mem:$addr),
 196                  "ldc1\t$ft, $addr", [(set AFGR64:$ft, (load addr:$addr))]>;
 197
 198   def SDC1 : FFI<0b111101, (outs), (ins AFGR64:$ft, mem:$addr),
 199                  "sdc1\t$ft, $addr", [(store AFGR64:$ft, addr:$addr)]>;
 200 }
 201
 202 // LWC1 and SWC1 can always be emitted with odd registers.
 203 def LWC1  : FFI<0b110001, (outs FGR32:$ft), (ins mem:$addr), "lwc1\t$ft, $addr",
 204                [(set FGR32:$ft, (load addr:$addr))]>;
 205 def SWC1  : FFI<0b111001, (outs), (ins FGR32:$ft, mem:$addr),
 206                "swc1\t$ft, $addr", [(store FGR32:$ft, addr:$addr)]>;
 207
 208 /// Floating-point Aritmetic
 209 defm FADD : FFR1_4<0x10, "add", fadd, 1>;
 210 defm FDIV : FFR1_4<0x03, "div", fdiv>;
 211 defm FMUL : FFR1_4<0x02, "mul", fmul, 1>;
 212 defm FSUB : FFR1_4<0x01, "sub", fsub>;
 213
 214 //===----------------------------------------------------------------------===//
 215 // Floating Point Branch Codes
 216 //===----------------------------------------------------------------------===//
 217 // Mips branch codes. These correspond to condcode in MipsInstrInfo.h.
 218 // They must be kept in synch.
 219 def MIPS_BRANCH_F  : PatLeaf<(i32 0)>;
 220 def MIPS_BRANCH_T  : PatLeaf<(i32 1)>;
 221
 222 /// Floating Point Branch of False/True (Likely)
 223 let isBranch=1, isTerminator=1, hasDelaySlot=1, base=0x8, Uses=[FCR31] in
 224   class FBRANCH<PatLeaf op, string asmstr> : FFI<0x11, (outs),
 225         (ins brtarget:$dst), !strconcat(asmstr, "\t$dst"),
 226         [(MipsFPBrcond op, bb:$dst)]>;
 227
 228 def BC1F  : FBRANCH<MIPS_BRANCH_F,  "bc1f">;
 229 def BC1T  : FBRANCH<MIPS_BRANCH_T,  "bc1t">;
 230
 231 //===----------------------------------------------------------------------===//
 232 // Floating Point Flag Conditions
 233 //===----------------------------------------------------------------------===//
 234 // Mips condition codes. They must correspond to condcode in MipsInstrInfo.h.
 235 // They must be kept in synch.
 236 def MIPS_FCOND_F    : PatLeaf<(i32 0)>;
 237 def MIPS_FCOND_UN   : PatLeaf<(i32 1)>;
 238 def MIPS_FCOND_OEQ  : PatLeaf<(i32 2)>;
 239 def MIPS_FCOND_UEQ  : PatLeaf<(i32 3)>;
 240 def MIPS_FCOND_OLT  : PatLeaf<(i32 4)>;
 241 def MIPS_FCOND_ULT  : PatLeaf<(i32 5)>;
 242 def MIPS_FCOND_OLE  : PatLeaf<(i32 6)>;
 243 def MIPS_FCOND_ULE  : PatLeaf<(i32 7)>;
 244 def MIPS_FCOND_SF   : PatLeaf<(i32 8)>;
 245 def MIPS_FCOND_NGLE : PatLeaf<(i32 9)>;
 246 def MIPS_FCOND_SEQ  : PatLeaf<(i32 10)>;
 247 def MIPS_FCOND_NGL  : PatLeaf<(i32 11)>;
 248 def MIPS_FCOND_LT   : PatLeaf<(i32 12)>;
 249 def MIPS_FCOND_NGE  : PatLeaf<(i32 13)>;
 250 def MIPS_FCOND_LE   : PatLeaf<(i32 14)>;
 251 def MIPS_FCOND_NGT  : PatLeaf<(i32 15)>;
 252
 253 /// Floating Point Compare
 254 let Defs=[FCR31] in {
 255   def FCMP_S32 : FCC<0x0, (outs), (ins FGR32:$fs, FGR32:$ft, condcode:$cc),
 256                      "c.$cc.s\t$fs, $ft",
 257                      [(MipsFPCmp FGR32:$fs, FGR32:$ft, imm:$cc)]>;
 258
 259   def FCMP_D32 : FCC<0x1, (outs), (ins AFGR64:$fs, AFGR64:$ft, condcode:$cc),
 260                      "c.$cc.d\t$fs, $ft",
 261                      [(MipsFPCmp AFGR64:$fs, AFGR64:$ft, imm:$cc)]>,
 262                      Requires<[NotFP64bit]>;
 263 }
 264
 265
 266 // Conditional moves:
 267 // These instructions are expanded in
 268 // MipsISelLowering::EmitInstrWithCustomInserter if target does not have
 269 // conditional move instructions.
 270 // flag:int, data:float
 271 let usesCustomInserter = 1, Constraints = "$F = $dst" in
 272 class CondMovIntFP<RegisterClass RC, bits<5> fmt, bits<6> func,
 273                    string instr_asm> :
 274   FFR<0x11, func, fmt, (outs RC:$dst), (ins RC:$T, CPURegs:$cond, RC:$F),
 275       !strconcat(instr_asm, "\t$dst, $T, $cond"), []>;
 276
 277 def MOVZ_S : CondMovIntFP<FGR32, 16, 18, "movz.s">;
 278 def MOVN_S : CondMovIntFP<FGR32, 16, 19, "movn.s">;
 279
 280 let Predicates = [NotFP64bit] in {
 281   def MOVZ_D : CondMovIntFP<AFGR64, 17, 18, "movz.d">;
 282   def MOVN_D : CondMovIntFP<AFGR64, 17, 19, "movn.d">;
 283 }
 284
 285 defm : MovzPats<FGR32, MOVZ_S>;
 286 defm : MovnPats<FGR32, MOVN_S>;
 287
 288 let Predicates = [NotFP64bit] in {
 289   defm : MovzPats<AFGR64, MOVZ_D>;
 290   defm : MovnPats<AFGR64, MOVN_D>;
 291 }
 292
 293 let usesCustomInserter = 1, Uses = [FCR31], Constraints = "$F = $dst" in {
 294 // flag:float, data:int
 295 class CondMovFPInt<SDNode cmov, bits<1> tf, string instr_asm> :
 296   FCMOV<tf, (outs CPURegs:$dst), (ins CPURegs:$T, CPURegs:$F),
 297         !strconcat(instr_asm, "\t$dst, $T, $$fcc0"),
 298         [(set CPURegs:$dst, (cmov CPURegs:$T, CPURegs:$F))]>;
 299
 300 // flag:float, data:float
 301 class CondMovFPFP<RegisterClass RC, SDNode cmov, bits<5> fmt, bits<1> tf,
 302                   string instr_asm> :
 303   FFCMOV<fmt, tf, (outs RC:$dst), (ins RC:$T, RC:$F),
 304          !strconcat(instr_asm, "\t$dst, $T, $$fcc0"),
 305          [(set RC:$dst, (cmov RC:$T, RC:$F))]>;
 306 }
 307
 308 def MOVT : CondMovFPInt<MipsCMovFP_T, 1, "movt">;
 309 def MOVF : CondMovFPInt<MipsCMovFP_F, 0, "movf">;
 310 def MOVT_S : CondMovFPFP<FGR32, MipsCMovFP_T, 16, 1, "movt.s">;
 311 def MOVF_S : CondMovFPFP<FGR32, MipsCMovFP_F, 16, 0, "movf.s">;
 312
 313 let Predicates = [NotFP64bit] in {
 314   def MOVT_D : CondMovFPFP<AFGR64, MipsCMovFP_T, 17, 1, "movt.d">;
 315   def MOVF_D : CondMovFPFP<AFGR64, MipsCMovFP_F, 17, 0, "movf.d">;
 316 }
 317
 318 //===----------------------------------------------------------------------===//
 319 // Floating Point Pseudo-Instructions
 320 //===----------------------------------------------------------------------===//
 321 def MOVCCRToCCR : MipsPseudo<(outs CCR:$dst), (ins CCR:$src),
 322                              "# MOVCCRToCCR", []>;
 323
 324 // This pseudo instr gets expanded into 2 mtc1 instrs after register
 325 // allocation.
 326 def BuildPairF64 :
 327   MipsPseudo<(outs AFGR64:$dst),
 328              (ins CPURegs:$lo, CPURegs:$hi), "",
 329              [(set AFGR64:$dst, (MipsBuildPairF64 CPURegs:$lo, CPURegs:$hi))]>;
 330
 331 // This pseudo instr gets expanded into 2 mfc1 instrs after register
 332 // allocation.
 333 // if n is 0, lower part of src is extracted.
 334 // if n is 1, higher part of src is extracted.
 335 def ExtractElementF64 :
 336   MipsPseudo<(outs CPURegs:$dst),
 337              (ins AFGR64:$src, i32imm:$n), "",
 338              [(set CPURegs:$dst,
 339                (MipsExtractElementF64 AFGR64:$src, imm:$n))]>;
 340
 341 //===----------------------------------------------------------------------===//
 342 // Floating Point Patterns
 343 //===----------------------------------------------------------------------===//
 344 def fpimm0 : PatLeaf<(fpimm), [{
 345   return N->isExactlyValue(+0.0);
 346 }]>;
 347
 348 def fpimm0neg : PatLeaf<(fpimm), [{
 349   return N->isExactlyValue(-0.0);
 350 }]>;
 351
 352 def : Pat<(f32 fpimm0), (MTC1 ZERO)>;
 353 def : Pat<(f32 fpimm0neg), (FNEG_S32 (MTC1 ZERO))>;
 354
 355 def : Pat<(f32 (sint_to_fp CPURegs:$src)), (CVTS_W32 (MTC1 CPURegs:$src))>;
 356 def : Pat<(f64 (sint_to_fp CPURegs:$src)), (CVTD_W32 (MTC1 CPURegs:$src))>;
 357
 358 def : Pat<(i32 (fp_to_sint FGR32:$src)), (MFC1 (TRUNC_W_S32 FGR32:$src))>;
 359 def : Pat<(i32 (fp_to_sint AFGR64:$src)), (MFC1 (TRUNC_W_D32 AFGR64:$src))>;
 360
 361 let Predicates = [NotFP64bit] in {
 362   def : Pat<(f32 (fround AFGR64:$src)), (CVTS_D32 AFGR64:$src)>;
 363   def : Pat<(f64 (fextend FGR32:$src)), (CVTD_S32 FGR32:$src)>;
 364 }
 365